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KR102713129B1 - 반도체 패키지 및 이를 포함하는 안테나 모듈 - Google Patents

반도체 패키지 및 이를 포함하는 안테나 모듈 Download PDF

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KR102713129B1
KR102713129B1 KR1020180131681A KR20180131681A KR102713129B1 KR 102713129 B1 KR102713129 B1 KR 102713129B1 KR 1020180131681 A KR1020180131681 A KR 1020180131681A KR 20180131681 A KR20180131681 A KR 20180131681A KR 102713129 B1 KR102713129 B1 KR 102713129B1
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KR
South Korea
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layer
metal
wiring
semiconductor package
semiconductor chip
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KR1020180131681A
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이용군
강명삼
고영관
고영찬
이창배
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삼성전자주식회사
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Abstract

본 개시는 제1관통홀을 가지며 개구부를 갖는 프레임과 개구부에 배치된 수동부품과 프레임 및 수동부품을 캡슐화하는 제1봉합재와 제1 및 개구부의 내측면을 각각 덮는 제1 및 제2금속층을 포함하는 코어구조체, 제1관통홀에 배치된 반도체칩, 코어구조체 및 반도체칩을 캡슐화하는 제2봉합재, 코어구조체 및 반도체칩 상에 배치되며 반도체칩 및 수동부품과 전기적으로 연결된 재배선층을 포함하는 연결구조체, 및 제2봉합재 상에 배치된 금속패턴층을 포함하며, 제1 및 제2금속층은 각각 제1봉합재 및 프레임 각각의 금속패턴층과 마주하는 면으로 연장되어 배치되며, 제1 및 제2금속층은 각각 서로 높이가 다른 제1 및 제2금속비아를 통하여 금속패턴층과 연결된 반도체 패키지와, 반도체 패키지를 포함하는 안테나 모듈에 관한 것이다.

Description

반도체 패키지 및 이를 포함하는 안테나 모듈{SEMICONDUCTOR PACKAGE AND ANTENNA MODULE COMPRISING THE SAME}
본 개시는 반도체 패키지 및 이를 포함하는 안테나 모듈에 관한 것이다.
IT(Information Technology) 기기의 증가에 따라 전자부품은 복잡해지고 있으며, 또한 고성능화로 고속의 데이터의 처리가 가능한 환경으로 변화되고 있다. 또한, RF(Radio Frequency) 제품의 경우 사용 주파수가 높아지고, 밴드(band)의 폭이 넓어 지며, 멀티 밴드가 증가되고 있다. 이러한 환경에서, 소형 패키지 또는 모듈 제품은 높은 클락(Clock)을 갖는 AP(Application Processor) chip 또는 주파수가 높은 RF chip과 같은 상호 간섭이 발생할 수 있는 부품을 포함하고 있을 경우 블록(Block)간 격리(Isolation)가 가능한 구조가 필요하다.
본 개시의 여러 목적 중 하나는 다수의 칩과 부품을 포함함에도 이종의 블록들 사이의 전자파 상호 간섭을 효과적으로 차단할 수 있으며, 동시에 방열 효과도 개선할 수 있고, 나아가 안테나 모듈에 적용되는 경우 안테나와 칩 간의 신호 경로의 최단 설계가 가능하고, 전 방향 커버리지 특성 확보가 가능하며, 안테나 수신 감도를 향상시킬 수 있는 반도체 패키지 및 안테나 모듈을 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 개구부 및 관통홀을 갖는 코어구조체를 도입하여 부품과 칩을 각각 포함하는 이종의 블록들을 구현하며, 이때 각각의 개구부 및 관통홀의 내벽에 금속층을 형성하고, 봉합재 상에도 금속층을 형성하며, 또한 이들 금속층을 연결하는 금속 비아층을 형성하여, 이종 블록들간 전자파 상호 간섭을 차단하면서 동시에 방열 효과를 개선하는 것이며, 또한 컴팩트한 반도체 패키지의 설계를 도모하는 것이다.
예를 들면, 본 개시에서 제안하는 일례에 따른 반도체 패키지는, 제1관통홀을 가지며, 개구부를 갖는 프레임과 상기 개구부에 배치된 수동부품과 상기 프레임 및 상기 수동부품 각각의 적어도 일부를 덮으며 상기 개구부의 적어도 일부를 채우는 제1봉합재와 상기 제1관통홀의 내측면에 배치된 제1금속층과 상기 개구부의 내측면에 배치된 제2금속층을 포함하는 코어구조체; 상기 제1관통홀에 배치되며, 제1접속패드가 배치된 제1활성면 및 상기 제1활성면의 반대측에 배치된 제1비활성면을 갖는 제1반도체칩; 상기 코어구조체 및 상기 제1반도체칩 각각의 적어도 일부를 덮으며, 상기 제1관통홀의 적어도 일부를 채우는 제2봉합재; 상기 코어구조체 및 상기 제1반도체칩의 제1활성면 상에 배치되며, 상기 제1접속패드 및 상기 수동부품과 전기적으로 연결된 재배선층을 포함하는 연결구조체; 및 상기 제2봉합재 상에 배치된 금속패턴층; 을 포함하며, 상기 제1 및 제2금속층은 각각 상기 제1봉합재 및 상기 프레임 각각의 상기 금속패턴층과 마주하는 면으로 연장되어 배치되며, 상기 제1 및 제2금속층은 각각 서로 높이가 다른 제1 및 제2금속비아를 통하여 상기 금속패턴층과 연결된 것일 수 있다.
또한, 본 개시에서 제안하는 일례에 따른 안테나 모듈은, 상술한 반도체 패키지 및 상기 반도체 패키지 상에 배치된 안테나 기판; 을 포함하며, 상기 안테나 기판은 피딩 패턴을 포함하는 배선구조체, 및 상기 배선구조체 상에 배치되며 안테나 패턴과 그라운드 패턴을 포함하는 안테나구조체를 포함하며, 상기 반도체 패키지 및 상기 안테나 기판은 상기 연결구조체 및 상기 배선구조체 사이에 배치된 복수의 전기연결금속을 통하여 서로 연결된 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 다수의 칩과 부품을 포함함에도 이종의 블록들 사이의 전자파 상호 간섭을 효과적으로 차단할 수 있으며, 동시에 방열 효과도 개선할 수 있고, 나아가 안테나 모듈에 적용되는 경우 안테나와 칩 간의 신호 경로의 최단 설계가 가능하고, 전 방향 커버리지 특성 확보가 가능하며, 안테나 수신 감도를 향상시킬 수 있는 반도체 패키지 및 안테나 모듈을 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 안테나 모듈의 일례를 개략적으로 나타난 단면도다.
도 10은 도 9의 안테나 모듈에 적용된 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 11은 도 9의 안테나 모듈에 적용된 반도체 패키지의 개략적인 전자파 차폐 블록도다.
도 12는 도 9의 안테나 모듈에 적용된 안테나 기판의 일례를 개략적으로 나타낸 사시도다.
도 13은 도 9의 안테나 모듈에 적용된 안테나 기판의 다른 일례를 개략적으로 나타낸 사시도다.
도 14는 도 9의 안테나 모듈에 적용된 안테나 기판의 패치 안테나의 일례를 개략적으로 나타낸 사시도다.
도 15 및 도 16은 도 9의 안테나 모듈에 적용된 반도체 패키지의 제조 일례를 개략적으로 나타낸 공정도다.
도 17은 안테나 모듈의 다른 일례를 개략적으로 나타난 단면도다.
도 18은 안테나 모듈의 다른 일례를 개략적으로 나타난 단면도다.
도 19는 안테나 모듈의 다른 일례를 개략적으로 나타난 단면도다.
도 20은 안테나 모듈의 다른 일례를 개략적으로 나타난 단면도다.
도 21 및 도 22은 도 20의 안테나 모듈에 적용된 반도체 패키지의 제조 일례를 개략적으로 나타낸 공정도다.
도 23은 안테나 모듈의 다른 일례를 개략적으로 나타난 단면도다.
도 24는 안테나 모듈의 다른 일례를 개략적으로 나타난 단면도다.
도 25는 안테나 모듈의 다른 일례를 개략적으로 나타난 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 전자부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 전자부품이 포함될 수 있음은 물론이다. 또한, 이들 전자부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 전자부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 전자부품(1020) 및/또는 네트워크 관련 전자부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품을 포함할 수 있다. 다른 전자부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 전자부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 전자기기는 예를 들면 스마트 폰(1100)일 수 있다. 스마트 폰(1100)에는 무선 주파수 집적회로(RFIC)가 반도체 패키지 형태로 적용될 수 있으며, 또한 안테나(Antenna)가 기판 또는 모듈 형태로 적용될 수 있다. 스마튼 폰(1100) 내에서 무선 주파수 집적회로와 안테나가 전기적으로 연결됨으로써, 다양한 방향으로 안테나 신호의 방사(R)가 가능하다. 무선 주파수 집적회로를 포함하는 반도체 패키지와 안테나를 포함하는 기판 또는 모듈은 다양한 형태로 스마트 폰 등의 전자기기에 적용될 수 있다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 전자부품 실장 패드의 크기 및 전자부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 금속 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연 수지(PID: Photo Image-able Dielectric)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 BGA(Ball Grid Array) 기판 등의 인쇄회로기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인쇄회로기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인쇄회로기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인쇄회로기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인쇄회로기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인쇄회로기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인쇄회로기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인쇄회로기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인쇄회로기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인쇄회로기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인쇄회로기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
안테나 모듈
도 9는 안테나 모듈의 일례를 개략적으로 나타난 단면도다.
도 10은 도 9의 안테나 모듈에 적용된 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 11은 도 9의 안테나 모듈에 적용된 반도체 패키지의 개략적인 전자파 차폐 블록도다.
도면을 참조하면, 일례에 따른 안테나 모듈(300A)은 반도체 패키지(100A) 및 반도체 패키지(100A) 상에 배치된 안테나 기판(200)을 포함하며, 이때 반도체 패키지(100A)와 안테나 기판(200)이 이들 사이에 배치된 복수의 제2전기연결금속(180)을 통하여 연결되어 있으며, 또한 서로 전기적으로 연결된다.
먼저, 일례에 따른 반도체 패키지(100A)는 제1관통홀(110HA)을 갖는 코어구조체(110), 제1관통홀(110HA)에 배치되며 제1접속패드(121P)가 배치된 제1활성면과 제1활성면의 반대측인 제1비활성면을 갖는 제1반도체칩(121), 코어구조체(110)와 제1반도체칩(121) 각각의 적어도 일부를 덮으며 제1관통홀(110HA) 각각의 적어도 일부를 채우는 제2봉합재(130), 코어구조체(110) 및 제1반도체칩(121)의 제1활성면 상에 배치되며 제1접속패드(121P)와 전기적으로 연결된 재배선층(142)을 포함하는 연결구조체(140), 및 제2봉합재(130) 상에 배치된 금속패턴층(132)을 포함한다.
코어구조체(110)는 개구부(111H)를 갖는 프레임(111), 개구부(111H)에 배치되며 재배선층(142)과 전기적으로 연결된 제1 및 제2수동부품(112A, 112B), 프레임(111) 및 제1 및 제2수동부품(112A, 112B) 각각의 적어도 일부를 덮으며 개구부(111H)의 적어도 일부를 채우는 제1봉합재(113), 제1관통홀(110HA)의 내측면에 배치된 제1금속층(115A), 및 개구부(111H)의 내측면에 배치된 제2금속층(115B)을 포함한다. 이때, 제1 및 제2금속층(115A, 115B)은 각각 제1봉합재(113) 및 프레임(111) 각각의 금속패턴층(132)과 마주하는 면으로 연장되어 배치되며, 제1 및 제2금속층(115A, 115B)은 각각 서로 높이가 다른 제1 및 제2금속비아(133A, 133B)를 통하여 금속패턴층(132)과 연결된다. 예를 들면, 금속패턴층(132)은 제2봉합재(130) 상의 제1반도체칩(121)의 제1비활성면 및 제1 및 제2수동부품(112A, 112B) 각각의 직상의 영역을 덮도록 배치되고, 제2봉합재(130)는 제1봉합재(113)의 금속패턴층(132)과 마주하는 면을 덮으며, 제1금속비아(133A)는 제2봉합재(130)를 관통하고, 제2금속비아(133B)는 제1 및 제2봉합재(113, 130)를 관통하며, 제2금속비아(133B)는 제1금속비아(133A) 보다 높이가 클 수 있다.
코어구조체(110)는 개구부(111H) 내에 형성된 제2관통홀(110H)을 더 가질 수 있으며, 제2관통홀(110HB)의 내측면에 배치된 제3금속층(115C)을 더 포함할 수 있다. 제2관통홀(110HB)에는 제2접속패드(122P)가 배치된 제2활성면과 제2활성면의 반대측에 배치된 제2비활성면을 갖는 제2반도체칩(122)이 배치될 수 있다. 제2봉합재(130)는 제2반도체칩(122)의 적어도 일부도 덮을 수 있으며, 제2관통홀(110HB)의 적어도 일부도 채울 수 있다. 연결구조체(140)는 제2반도체칩(122)의 활성면 상에도 배치될 수 있으며, 재배선층(142)은 제2접속패드(122P)와 전기적으로 연결될 수 있다. 금속패턴층(132)은 제2봉합재(130) 상의 제2반도체칩(122)의 제2비활성면의 직상의 영역도 덮도록 배치될 수 있다. 제3금속층(115C)은 제1봉합재(113)의 금속패턴층(132)과 마주하는 면으로 연장되어 배치될 수 있으며, 제1금속비아(133A)는 제3금속층(115C) 및 금속패턴층(132)도 연결할 수 있다.
이와 같이, 일례에 따른 반도체 패키지(100A)는 제1 및 제2관통홀(110HA, 110HB)과 개구부(111H)를 통하여 제1 및 제2반도체칩(121, 122)과 제1 및 제2수동부품(112A, 112B)을 각각 포함하는 이종의 블록들(B1, B2, B3)을 구현하며, 이때 제1 및 제2관통홀(110HA, 110HB)의 내벽에 형성된 제1 및 제3금속층(115A, 115C)과 개구부(1110H) 내벽에 형성된 제2금속층(115B)과 봉합재(130) 상에 형성된 금속패턴층(132)과 이들을 연결하는 제1 및 제2금속비아(133A, 133B)를 통하여 이종의 블록 (B1, B2, B3)을 서로 격리시킴으로써, 전자파 상호 간섭을 효과적으로 차단할 수 있으며, 또한 방열 효과도 개선할 수 있다.
특히, 일례에 따른 반도체 패키지(100A)는 컴팩트한 설계를 위하여 제1 및 제2수동부품(112A, 112B)을 코어구조체(110) 내에 매립한 형태를 가지며, 이때 전자파 차폐가 크게 요구되는 제1반도체칩(121)이 배치되는 블록(B1)은 제1 및 제2수동부품(112A, 112B)이 배치되는 블록(B2)과 소정거리 이격하여 블록(B1, B2) 사이에 배치된 이층 또는 삼층 이상의 멀티층을 구성하는 제1 및 제2금속층(115A, 115B)을 통하여 전자파를 차폐하고 있으며, 제1 및 제2수동부품(112A, 112B)과의 신호 패스를 짧게 하는 것이 중요한 제2반도체칩(122)이 배치되는 블록(B3)의 경우는 제1 및 제2수동부품(112A, 112B)이 배치되는 블록(B2) 내에 배치하되 블록(B2, B3) 사이에 배치된 한층의 제3금속층(115C)을 통하여 전자파를 차폐하고 있다. 즉, 제1 및 제2반도체칩(121, 122)의 종류에 따라서 제1 및 제2수동부품(112A, 112B)과의 관계에 있어서 최적화된 설계를 도모하고 있다. 일례로써, 제1반도체칩(121)은 무선 주파수 집적회로(RFIC)를 포함할 수 있고, 제2반도체칩(122)은 전력관리 집적회로(PMIC)를 포함할 수 있으며, 제1 및 제2수동부품(112A, 112B)은 커패시터(112A) 및/또는 인덕터(112B)를 포함할 수 있다.
한편, 제2금속층(115B)은 개구부(111H)를 기준으로 프레임(111)의 외면에도 배치될 수 있으며, 이 경우 제1관통홀(110HA)의 내측면의 적어도 일부는 제2금속층(115B)일 수 있고, 따라서 제1관통홀(110HA)의 내측면에서 제2금속층(115B)은 제1금속층(115A)과 물리적으로 접할 수 있다. 이 경우, 제1반도체칩(121)이 배치된 블록(B1)의 전자파 차폐 및 방열 효과를 더욱 극대화시킬 수 있음은 물론이며, 금속간 연결을 통하여 제1금속층(115A)의 코어구조체(110)에 대한 밀착력이 더욱 우수해질 수 있다. 반면, 제2금속층(115B)은 개구부(111H) 내에서 제3금속층(115C)과는 물리적으로 소정거리 이격될 수 있으며, 제2 및 제3금속층(115B, 115C) 사이에는 제1봉합재(113)가 배치될 수 있다. 이 경우, 코어구조체(110) 내에서 보다 컴팩트하게 이종의 블록들(B2, B3)의 전자파 차폐 설계가 가능할 수 있다.
한편, 코어구조체(110)는 제1 및 제2수동부품(112A, 112B)의 연결구조체(140)와 마주하는 면 상에 배치된 절연층(116), 절연층(116) 상에 배치된 배선층(117), 및 절연층(116)을 관통하며 배선층(117) 및 제1 및 제2수동부품(112A, 112B)을 전기적으로 연결하는 배선비아(118)를 더 포함할 수 있다. 이때, 제1 및 제2반도체칩(121, 122) 각각의 제1 및 제2활성면과 배선층(117)의 연결구조체(140)와 접하는 면이 서로 코플레너(Coplanar) 할 수 있다. 즉, 제1 및 제2관통홀(110HA, 110HB)은 절연층(116) 역시 관통할 수 있기 때문에, 프레임(111)만 관통하는 개구부(111H) 보다 깊이가 깊을 수 있으며, 따라서 제1 및 제2관통홀(110HA, 110HB)의 바닥면은 개구부(111H)의 바닥면과 단차를 가질 수 있고, 그 결과 제1 및 제2반도체칩(121, 122) 각각의 제1 및 제2활성면과 배선층(117)의 연결구조체(140)와 접하는 면이 서로 코플레너 할 수 있다.
이 경우, 제1 및 제2반도체칩(121, 122)과 무관하게 절연층(116)의 재료를 선택할 수 있으며, 예컨대, 감광성 절연물질(PID)이 아닌 무기필러를 포함하는 비감광성 절연 물질, 예컨대 ABF(Ajinomoto Build-up Film) 등을 사용할 수 있다. 이러한 필름 타입의 비감광성 절연 물질은 평탄성이 우수하기 때문에 제1 및 제2수동부품(112A, 112B)의 돌출전극에 의한 언듈레이션 문제나 크랙 발생 문제를 개선할 수 있다. 또한, 이러한 비감광성 절연 물질은 레이저 비아로 개구를 형성하는바, 설사 제1 및 제2수동부품(112A, 112B)의 전극에 제1봉합재(113)의 물질이 블리딩된다 하여도, 레이저 비아를 통하여 효과적으로 전극을 오픈시킬 수 있다. 따라서, 전극 오픈 불량에 따른 문제도 해결할 수 있다.
더불어, 연결구조체(140)의 절연층(141)으로는 통상의 경우와 마찬가지로 감광성 절연물질(PID)을 사용할 수 있으며, 이 경우 포토 비아를 통한 파인 피치의 도입도 가능해지는바, 제1 및 제2반도체칩(121, 122)의 수십 내지 수백만의 제1 및 제2접속패드(121P, 122P)를 통상의 경우와 마찬가지로 매우 효과적으로 재배선할 수 있다. 즉, 배선층(117) 및 배선비아(118)가 형성되는 절연층(116)과 재배선층(142) 및 접속비아(143)가 형성되는 절연층(141)의 물질을 선택적으로 제어하는 것이 가능하여 우수한 시너지 효과를 가질 수 있다.
한편, 일례에 따른 반도체 패키지(100A)는 다수의 제1 및 제2수동부품(112A, 112B)이 제1 및 제2반도체칩(121, 122)과 함께 하나의 패키지 내에 배치되어 모듈화 되어 있다. 따라서, 부품간 간격을 최소화할 수 있는바 메인보드와 같은 인쇄회로기판에서의 실장 면적을 최소화할 수 있다. 또한, 제1 및 제2반도체칩(121, 122)과 제1 및 제2수동부품(112A, 112B) 사이의 전기적인 경로를 최소화할 수 있는바, 노이즈 문제를 개선할 수 있다. 또한, 제1 및 제2수동부품(112A, 112B)이 먼저 제1봉합재(113)로 캡슐화되고, 이후 제1 및 제2반도체칩(121, 122)이 제2봉합재(130)로 캡슐화된다. 즉, 두 단계 이상의 봉합 과정(113, 130)을 거며, 따라서 제1 및 제2수동부품(112A, 112B)의 실장 불량에 따른 제1 및 제2반도체칩(121, 122)의 수율 문제를 해결할 수 있으며, 제1 및 제2수동부품(112A, 112B)이 제1 및 제2반도체칩(121, 122)에 미치는 이물 영향을 최소화할 수 있다.
다음으로, 일례에 따른 안테나 기판(200)은 유전체층(211)을 기준으로 상면에 안테나 패턴(212aA)을 포함하는 제1패턴층(212a)이 배치되고 하면에 그라운드 패턴(212bG)을 포함하는 제2패턴층(212b)이 배치되며 유전체층(211)에 유전체층(211)을 관통하며 안테나 패턴(212aA)과 전기적으로 연결된 피딩 라인용 비아(213F)를 포함하는 도체비아층(213)이 형성된 안테나구조체(210), 및 안테나구조체(210)의 하부에 배치되며 피딩 라인용 비아(213F)와 전기적으로 연결된 피딩 패턴(222F)을 포함하는 배선층(222)을 포함하는 배선구조체(220)를 포함한다. 안테나구조체(210)는 배선구조체(220) 보다 두꺼울 수 있다.
한편, RFIC와 함께 안테나를 하나의 복합 모듈로 형성하는 경우, 안테나의 공진주파수와 대역폭을 결정짓기 위해서 안테나, 그라운드, 유전물질, 피딩 라인 등의 구현을 어떻게 해야 할지 고려해야 한다. 예컨대, 안테나 특성에 민감한 영향을 주는 안테나와 그라운드 간의 거리, 즉 공기층의 두께 또는 유전물질의 두께를 일정하게 유지 및 관리를 해야 안정적인 안테나의 방사특성을 확보할 수 있다.
종래의 경우, 반도체 패키지의 재배선층에 안테나를 형성하되, 그라운드는 메인보드에 형성하는 방식을 사용한바 있으나, 이 경우 안테나와 그라운드 간의 두께 또는 거리를 패키지의 솔더볼의 높이로 확보를 해야 하며, 따라서 메인보드에 패키지를 실장 하였을 때, 솔더볼이 주저 않는 높이 정도에 따라 두께 차이가 발생할 수 있는 문제점이 있다. 또한, 이 경우 공기층을 유전물질로 사용하였기 때문에 안테나의 사이즈가 커지는 단점을 가지고 있다. 또한, 이 경우 안테나와 그라운드 사이의 공간에 플럭스(Flux) 또는 이물질이 삽입될 수 있으며, 그 결과 안테나의 특성이 크게 영향을 받을 수 있다. 또한, 이 경우, RFIC에서 열이 발생되는 경우, 충분한 방열 경로를 확보하기 힘들기 때문에, 많은 전력을 사용하는 제품에는 적용하는데 한계성을 가지고 있다.
반면, 일례에 따른 안테나 모듈(300A)의 경우는, RFIC 및/또는 PMIC 등의 제1 및 제2반도체칩(121, 122)을 페이스-업 형태로 패키징한 반도체 패키지(100A)를 다이폴 안테나 또는 패치 안테나 등의 안테나 패턴(212aA)을 포함하는 안테나 기판(200)과 POP(Package on Package) 형태로 연결한 구조이다. 이때, 안테나 기판(200)에 도입된 안테나구조체(210)는 유전체층(211)을 기준으로 양면에 안테나 패턴(212aA)과 그라운드 패턴(212bG)을 가지며, 유전체층(211)을 관통하는 도체비아층(213) 등을 통하여 피딩 라인용 비아(213F)를 구현하고 있다. 따라서, 외부환경 변화에 관계없이 단일 복합 모듈(300A) 내에서 안테나 패턴(212aA)과 그라운드 패턴(212bG) 간의 거리를 안정적으로 확보하여 안테나 패턴(212aA)의 방사특성을 유지할 수 있으며, 그럼에도 불구하고 안테나 패턴(212aA)과 제1 및 제2반도체칩(121, 122) 간의 신호 경로를 최소화하여 안정적인 RF 특성 등을 확보할 수 있다.
또한, 안테나 기판(200)의 안테나구조체(210)의 유전체층(211)의 유전률(Dk)과 반도체 패키지(100A)의 코어구조체(110)의 프레임(111)의 유전률(Dk)을 적절히 이용함으로써 안테나의 크기를 소형화하여 전체 모듈의 구조를 절감하여 공간적인 효율성을 높임과 동시에 코스트 절감도 가능하다. 또한, 안테나 패턴(212aA)과 그라운드 패턴(212bG) 사이의 공간의 이물의 영향에 의한 안테나 패턴(212aA) 성능 저하도 방지할 수 있다. 또한, 코어구조체(110)의 도입으로 안테나 모듈(300A)의 강성을 부가할 수 있음은 물론이며, 코어구조체(110)가 전기적인 연결 경로를 제공함으로써 메인보드 등에 연결되기 위한 제1전기연결금속(170)까지의 안테나 모듈(300A) 내의 신호적 경로를 효과적으로 제공할 수 있다. 또한, 제1 및 제2수동부품(112A, 112B)이 반도체 패키지(100A)에 제1 및 제2반도체칩(121, 122)과 함께 내장되어 있는바, 신호 및 파워 등의 로스 최소화도 가능하다.
이하에서는, 일례에 안테나 모듈(300A)의 구성요소에 대하여 도면을 참조하여 보다 자세히 설명한다.
먼저, 상술한 바와 같이 일례에 따른 반도체 패키지(100A)는 프레임(111)과 제1 및 제2수동부품(112A, 112B)과 제1봉합재(113)와 제1 내지 제3금속층(115A, 115B, 115C)과 절연층(116)과 배선층(117)과 배선비아(118)를 포함하는 코어구조체(110), 제1 및 제2반도체칩(121, 122), 제2봉합재(130), 금속패턴층(132), 제1 및 제2금속비아(133A, 133B), 및 연결구조체(140)를 포함할 수 있다. 또한, 일례에 따른 반도체 패키지(100A)는 백사이드 배선층(134), 백사이드 배선비아(135), 제1패시베이션층(150), 제2패시베이션층(160), 제1전기연결금속(170), 및 제2전기연결금속(180)을 더 포함할 수 있다. 한편, 여기서 사용된 백사이드는 제1 및 제2반도체칩(121, 122)을 기준으로 판단하며, 예컨대 제1 및 제2비활성면이 향하는 방향을 의미하며, 이하에서도 마찬가지이다.
코어구조체(110)는 기본적으로 제1관통홀(110HA)을 가진다. 제1관통홀(110HA) 내에는 제1반도체칩(121)이 제1관통홀(110HA)의 벽면과 소정거리 이격되어 배치된다. 제1관통홀(110HA)은 코어구조체(110)를 완전히 관통하는 형태일 수 있으며, 제1관통홀(110HA)의 벽면은 제1반도체칩(121)을 둘러싸도록 연속적으로 형성될 수 있다. 다만, 이는 일례에 불과하며 제1관통홀(110HA)의 형태는 다른 형태로 다양하게 변형될 수 있다.
코어구조체(110)는 개구부(111H)를 갖는 프레임(111), 개구부(111H)에 배치되며 재배선층(142)과 전기적으로 연결된 제1 및 제2수동부품(112A, 112B), 프레임(111) 및 제1 및 제2수동부품(112A, 112B) 각각의 적어도 일부를 덮으며 개구부(111H)의 적어도 일부를 채우는 제1봉합재(113), 제1관통홀(110HA)의 내측면에 배치되며 코어구조체(110)의 상하면으로 연장되어 배치될 수 있는 제1금속층(115A), 및 개구부(111H)의 내측면에 배치되며 프레임(111)의 상하면으로 연장되어 배치될 수 있는 제2금속층(115B)을 포함한다.
프레임(111)은 복수의 코어 배선층(111-2a, 111-2b)을 포함하는바 연결구조체(140)의 재배선층(142)의 층수를 감소시킬 수 있다. 또한, 프레임(111)은 코어 배선층(111-2a, 111-2b)을 전기적으로 연결하는 코어 배선비아층(111-3)을 포함하는바, 상하 전기적 연결을 위한 연결구조체로도 기능할 수 있다. 필요에 따라서는, 코어층(111-1)의 구체적인 재료에 따라 반도체 패키지(100A)의 강성을 보다 개선시킬 수 있으며, 제1봉합재(113)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 프레임(111)은 개구부(111H)를 가지며, 개구부(111H) 내에는 수동부품(125A, 125B)이 개구부(111H)의 벽면과 소정거리 이격되어 배치된다. 개구부(111H)는 프레임(111)을 완전히 관통하는 형태일 수 있으며, 개구부(111H)의 벽면은 수동부품(125A, 125B)을 둘러싸도록 연속적으로 형성될 수 있다. 다만, 이는 일례에 불과하며 프레임(111) 및 개구부(111H)의 형태는 다른 형태로 다양하게 변형될 수 있다.
프레임(111)은 코어층(111-1), 코어층(111-1)의 상면 상에 배치된 제1코어 배선층(111-2a), 코어층(111-1)의 하면 상에 배치된 제2코어 배선층(111-2b), 및 코어층(111-1)을 관통하며 제1 및 제2코어 배선층(111-2a, 111-2b)을 연결하는 코어 배선비아층(111-3)을 포함한다. 도면에는 구체적으로 도시되지 않았으나, 프레임(111)의 제1 및 제2코어 배선층(111-2a, 111-2b)은 연결구조체(140)의 재배선층(142) 대비 두께가 두꺼울 수 있다. 프레임(111)의 제1 및 제2코어 배선층(111-2a, 111-2b)은 제1 및 제2반도체칩(121, 122)의 스케일에 맞춰 기판 공정을 통하여 보다 큰 사이즈로 형성할 수 있다. 반면, 연결구조체(140)의 재배선층(142)은 미세 설계 및 고밀도 설계를 위하여 보다 작은 사이즈로 형성할 수 있다.
코어층(111-1)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예컨대, 프리프레그(prepreg), ABF, FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(PID) 수지를 사용할 수도 있다. 예컨대, 코어층(111-1)의 재료로는 요구되는 자재 특성에 따라 Low Df & Low Dk의 일반 동박 적층판(CCL) 또는 Low Df & High Dk의 글래스나 세라믹 계열의 절연재를 적용할 수 있다.
제1 및 제2코어 배선층(111-2a, 111-2b)은 제1 및 제2반도체칩(121, 122)의 접속패드(121P, 122P)를 재배선하는 역할을 수행할 수 있다. 또한, 반도체 패키지(100A)를 상부 및 하부의 다른 구성요소와 전기적으로 연결할 때 연결패턴으로 사용될 수 있다. 제1 및 제2코어 배선층(111-2a, 111-2b)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제1 및 제2코어 배선층(111-2a, 111-2b)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드 등을 포함할 수 있다.
코어 배선비아층(111-3)은 서로 다른 층에 형성된 제1 및 제2코어 배선층(111-2a, 111-2b)을 전기적으로 연결시키며, 그 결과 프레임(111) 내에 전기적 경로를 형성시킨다. 코어 배선비아층(111-3) 역시 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 코어 배선비아층(111-3)는 금속 물질로 완전히 충전된 필드 타입일 수 있으며, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입일 수도 있다. 또한, 모래시계 형상이나 원통 형상 등 공지된 모든 형상이 적용될 수 있다. 코어 배선비아층(111-3) 역시 신호를 위한 비아, 그라운드를 위한 비아 등을 포함할 수 있다.
제1 및 제2수동부품(112A, 112B)은 개구부(111H)에 배치되며, 제1 및 제2반도체칩(121, 122)과 나란하게 배치된다. 제1 및 제2수동부품(112A, 112B)은 커패시터, 인덕터 등의 공지의 수동부품일 수 있다. 제한되지 않는 일례로서, 제1수동부품(112A)은 커패시터 일 수 있고, 제2수동부품(112B)은 인덕터일 수 있다. 제1 및 제2수동부품(112A, 112B)은 연결구조체(140)의 재배선층(142)을 통하여 제1 및 제2반도체칩(121, 122)과 전기적으로 연결될 수 있다. 또한, 연결구조체(140)를 통하여 안테나 기판(200)과도 전기적으로 연결될 수 있다. 제1 및 제2수동부품(112A, 112B)의 수는 특별히 한정되지 않는다.
제1봉합재(113)는 프레임(111) 및 제1 및 제2수동부품(112A, 112B) 등을 보호하며 절연영역을 제공하기 위한 구성이다. 봉합형태는 특별히 제한되지 않으며, 프레임(111) 및 제1 및 제2수동부품(112A, 112B) 각각의 적어도 일부를 덮으며, 개구부(111H)의 적어도 일부를 채울 수 있다. 제1봉합재(113)의 구체적인 물질은 특별히 한정되는 않으며, 예를 들면, ABF나 PIE(Photo Imageable Encapsulant)를 사용할 수 있으며, 이에 한정되는 것도 아니다.
제1 및 제2금속층(115A, 115B)은 각각 제1관통홀(110HA) 및 개구부(111H)의 내측면에 전면 형성이 되어 제1반도체칩(121)과 제1 및 제2수동부품(112A, 112B)을 둘러쌀 수 있다. 또한, 제1금속층(115A)은 코어구조체(110)의 상하면, 즉 제1봉합재(113)의 하면과 절연층(116)의 상면으로 연장되어 배치될 수 있으며, 제2금속층(115B)은 프레임(111)의 상하면, 즉 코어층(111-1)의 상하면으로 연장되어 배치될 수 있다. 제2금속층(115B)은 프레임(111)의 외측면, 즉 코어층(111-1)의 외측면에도 전면 형성될 수 있다. 이를 통하여, 방열 특성을 개선할 수 있음은 물론이며, 전자파 차폐의 효과를 가질 수도 있다. 제1 및 제2금속층(115A, 115B)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제1 및 제2금속층(115A, 115B)은 각각 제1코어 배선층(111-2a) 및/또는 제2코어 배선층(111-2b)의 그라운드 패턴, 그리고 재배선층(142)의 그라운드 패턴과 전기적으로 연결되어 그라운드 면으로 사용될 수도 있다.
코어구조체(110)는 제1 및 제2수동부품(112A, 112B)의 연결구조체(140)와 마주하는 면 상에 배치된 절연층(116), 절연층(116) 상에 배치된 배선층(117), 및 절연층(116)을 관통하며 배선층(117) 및 제1 및 제2수동부품(112A, 112B)을 전기적으로 연결하는 배선비아(118)를 더 포함할 수 있다. 이때, 제1반도체칩(121)의 제1활성면과 배선층(117)의 연결구조체(140)와 접하는 면이 서로 코플레너 할 수 있다. 즉, 제1 및 제2관통홀(110HA, 110HB)은 절연층(116) 역시 관통할 수 있기 때문에, 프레임(111)만 관통하는 개구부(111H) 보다 깊이가 깊을 수 있으며, 따라서 제1 및 제2관통홀(110HA, 110HB)의 바닥면은 개구부(111H)의 바닥면과 단차를 가질 수 있고, 그 결과 제1 및 제2반도체칩(121, 122) 각각의 제1 및 제2활성면과 배선층(117)의 연결구조체(140)와 접하는 면이 서로 코플레너 할 수 있다.
코어구조체(110)는 개구부(111H) 내에 형성된 제2관통홀(110H)을 더 가질 수 있다. 제2관통홀(110HB) 내에는 제2반도체칩(122)이 제2관통홀(110HB)의 벽면과 소정거리 이격되어 배치될 수 있다. 제2관통홀(110HB)은 코어구조체(110)를 완전히 관통하는 형태일 수 있으며, 제2관통홀(110HB)의 벽면은 제2반도체칩(122)을 둘러싸도록 연속적으로 형성될 수 있다. 다만, 이는 일례에 불과하며 제2관통홀(110HB)의 형태는 다른 형태로 다양하게 변형될 수 있다.
코어구조체(110)는 제2관통홀(110HB)의 내측면에 배치된 제3금속층(115C)을 더 포함할 수 있다. 제3금속층(115C)은 제2관통홀(110HB)의 내측면에 전면 형성이 되어 제2반도체칩(122)을 둘러쌀 수 있다. 또한, 코어구조체(110)의 상하면, 보다 구체적으로는 제1봉합재(113)의 하면과 절연층(116)의 상면으로 연장되어 배치될 수 있다. 제3금속층(115C)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제3금속층(115C)은 제1코어 배선층(111-2a) 및/또는 제2코어 배선층(111-2b)의 그라운드 패턴, 그리고 재배선층(142)의 그라운드 패턴과 전기적으로 연결되어 그라운드 면으로 사용될 수도 있다.
제2금속층(115B)의 적어도 일부는 제1관통홀(110HA)의 내측면을 구성할 수 있으며, 이때 제1관통홀(110HA)의 내측면에서 제1 및 제2금속층(115A, 115B)이 물리적으로 접할 수 있다. 반면, 개구부(111H) 내에서 제2 및 제3금속층(115B, 115C)은 물리적으로 소정거리 이격될 수 있으며, 이들 사이는 대부분 제1봉합재(113)로 채워질 수 있다. 제1 및 제3금속층(115A, 115C)은 각각 제2금속층(115B) 보다 높이가 클 수 있다. 필요에 따라서는 제1 및 제3금속층(115A, 115C)은 각각 제2금속층(115B) 보다 폭 역시 더 두꺼울 수 있으나, 이에 한정되는 것은 아니다.
제1반도체칩(121)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 베어 상태의 집적회로(IC)일 수 있다. 다만, 필요에 따라서는 패키지드 집적회로(Packaged IC)일 수도 있다. 집적회로(IC)는, 예를 들면, RFIC(Radio-Frequency Integrated Circuit)일 수 있다. 즉, 일례에 따른 안테나 모듈(300A)은 RFIC와 mmWave/5G Antenna를 포함하는 복합 모듈일 수 있다. 제1반도체칩(121)은 각종 회로가 형성된 바디를 포함할 수 있으며, 바디의 활성면에는 제1접속패드(121P)가 형성될 수 있다. 바디는, 예를 들면, 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 제1접속패드(121P)는 제1반도체칩(121)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 금속 물질, 바람직하게는 구리(Cu)나 알루미늄(Al)을 사용할 수 있으나, 이에 한정되는 것은 아니다. 제1반도체칩(121)은 제1접속패드(121P)가 배치된 면이 제1활성면, 그 반대측이 제1비활성면이 된다. 제1반도체칩(121)의 제1활성면 상에는 제1접속패드(121P)의 적어도 일부를 노출시키는 홈을 갖는 산화막 및/또는 질화막 등으로 구성되는 패시베이션막이 형성될 수 있다. 이 경우, 제1활성면의 다른 구성요소와의 위치 관계의 판단은 패시베이션막을 기준으로 한다. 제1반도체칩(121)은 페이스-업 형태로 배치되며, 따라서 후술하는 안테나 패턴(212aA)과의 최소의 신호 경로를 가질 수 있다.
제2반도체칩(122) 역시 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 베어 상태의 집적회로(IC)일 수 있다. 다만, 필요에 따라서는 패키지드 집적회로(Packaged IC)일 수도 있다. 집적회로(IC)는, 예를 들면, PMIC(Power Management Integrated Circuit)일 수 있다. 즉, 일례에 따른 안테나 모듈(300A)은 RFIC와 PMIC를 모두 포함하는 복합 모듈일 수 있다. 제2반도체칩(122)은 각종 회로가 형성된 바디를 포함할 수 있으며, 바디의 활성면에는 제2접속패드(122P)가 형성될 수 있다. 바디는, 예를 들면, 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 제2접속패드(122P)는 제2반도체칩(122)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 금속 물질, 바람직하게는 구리(Cu)나 알루미늄(Al)을 사용할 수 있으나, 이에 한정되는 것은 아니다. 제2반도체칩(122)은 제2접속패드(122P)가 배치된 면이 제2활성면, 그 반대측이 제2비활성면이 된다. 제2반도체칩(122)의 제2활성면 상에는 제2접속패드(122P)의 적어도 일부를 노출시키는 홈을 갖는 산화막 및/또는 질화막 등으로 구성되는 패시베이션막이 형성될 수 있다. 이 경우, 제2활성면의 다른 구성요소와의 위치 관계의 판단은 패시베이션막을 기준으로 한다. 제2반도체칩(122)은 페이스-업 형태로 배치되며, 따라서 후술하는 그라운드 패턴(212bG)과의 최소의 신호 경로를 가질 수 있다.
제2봉합재(130)는 코어구조체(110)와 제1 및 제2반도체칩(121, 122) 등을 보호하며 절연영역을 제공하기 위한 구성이다. 봉합형태는 특별히 제한되지 않으며, 코어구조체(110) 및 제1 및 제2반도체칩(121, 122) 각각의 적어도 일부도 덮을 수 있으며, 제1 및 제2관통홀(110HA, 110HB) 각각의 적어도 일부도 채울 수 있다. 제2봉합재(130)의 구체적인 물질 또한 특별히 한정되는 않으며, 예를 들면, ABF나 PIE를 사용할 수 있으며, 이에 한정되는 것도 아니다.
금속패턴층(132)은 제1 및 제2반도체칩(121, 122)과 제1 및 제2수동부품(112A, 112B)의 백사이드 측으로의 전자파 차폐를 효과적으로 차단하며, 그 결과 각각의 블록들(B1, B2, B3)을 격리시킬 수 있다. 또한, 금속패턴층(132)은 제1 및 제2반도체칩(121, 122)과 제1 및 제2수동부품(112A, 112B)의 백사이드 측으로의 방열 효과 역시 개선할 수 있다. 금속패턴층(132)은 이를 위하여 제2봉합재(130) 상의 제1 및 제2반도체칩(121, 122)의 제1 및 제2비활성면과 제1 및 제2수동부품(112A, 112B)의 각각의 직상의 영역을 덮도록 판(Plate) 형태로 배치될 수 있다. 즉, 금속패턴층(132)은 하나의 판 형태일 수 있으며, 필요에 따라서는 복수의 판 형태일 수 있다. 금속패턴층(132)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 금속패턴층(132)은 제1코어 배선층(111-2a) 및/또는 제2코어 배선층(111-2b)의 그라운드 패턴, 그리고 재배선층(142)의 그라운드 패턴과 전기적으로 연결되어 그라운드 면으로 사용될 수도 있다. 금속패턴층(132)은 제1전기연결금속(170)을 위한 패드 역시 제공할 수 있으며, 이때 금속패턴층(132)과 연결되는 제1전기연결금속(170)은 파워 또는 그라운드를 위한 것일 수 있다.
제1 및 제2금속비아(133A, 133B)는 제1 내지 제3금속층(115A, 115B, 115C)을 금속패턴층(132)과 연결시킴으로써 제1 및 제2반도체칩(121, 122)과 제1 및 제2수동부품(112A, 112B)의 백사이드 측으로의 전자파 차폐를 효과적으로 차단하며, 그 결과 각각의 블록들(B1, B2, B3)을 격리시킬 수 있다. 또한, 제1 및 제2반도체칩(121, 122)과 제1 및 제2수동부품(112A, 112B)의 백사이드 측으로의 방열 효과 역시 개선할 수 있다. 제1 및 제2금속비아(133A, 133B)는 이를 위하여 서로 단차를 가질 수 있으며, 구체적으로는 제2금속비아(133B)의 높이가 제1금속비아(133A)의 높이보다 클 수 있다. 또한, 제1 및 제2금속비아(133A, 133B)는 각각 트렌치 형태로 형성된 비아홀에 금속물질이 채워진 소정의 길이를 갖는 라인비아 형태일 수 있으며, 이 경우 각각 연속적으로 제1 내지 제3금속층(115A, 115B, 115C)을 금속패턴층(132)과 연결시킬 수 있는바, 전자파 차폐 효과를 더욱 개선할 수 있다. 제1 및 제2금속비아(133A, 133B) 역시 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제1 및 제2금속비아(133A, 133B) 역시 제1코어 배선층(111-2a) 및/또는 제2코어 배선층(111-2b)의 그라운드 패턴, 그리고 재배선층(142)의 그라운드 패턴과 전기적으로 연결되어 그라운드 면으로 사용될 수도 있다.
백사이드 배선층(134)은 코어구조체(110)의 프레임(111)의 제1 및 제2코어 배선층(111-2a, 111-2b)과 전기적으로 연결되며 또한 제1전기연결금속(170) 중 신호를 위한 것들과 연결되는 패드의 역할을 수행하는바, 안테나 모듈(300A)이 메인보드 등에 실장 되었을 때, 신호의 연결 경로를 제공할 수 있다. 백사이드 배선층(134)은 제1 및 제2반도체칩(121, 122)의 제1 및 제2접속패드(121P, 122P)를 재배선할 수도 있다. 백사이드 배선층(134)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 백사이드 배선층(134)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 신호 패턴 등을 포함할 수 있다. 또한, 비아 패드, 전기연결금속 패드 등을 포함할 수 있다.
백사이드 배선비아(135)는 서로 다른 층에 형성된 백사이드 배선층(134)과 제2코어 배선층(111-2b) 등을 전기적으로 연결시킨다. 백사이드 배선비아(135) 역시 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 백사이드 배선비아(135) 역시 금속 물질로 완전히 충전된 필드 타입일 수 있으며, 또는 금속 물질이 비아의 벽을 따라서만 형성된 컨포멀 타입일 수도 있다. 또한, 형상이 연결구조체(140)의 접속비아(143)와는 반대 방향의 테이퍼 형상일 수 있다
연결구조체(140)는 제1 및 제2반도체칩(121, 122)의 제1 및 제2접속패드(121P, 122P)를 재배선할 수 있다. 또한, 제1 및 제2반도체칩(121, 122)의 제1 및 제2접속패드(121P, 122P)를 제1 및 제2수동부품(112A, 112B)와 전기적으로 연결할 수 있다. 연결구조체(140)를 통하여 다양한 기능을 가지는 수십 내지 수백만의 제1 및 제2반도체칩(121, 122)의 제1 및 제2접속패드(121P, 122P)가 각각 재배선 될 수 있다. 또한, 연결구조체(140)는 후술하는 배선구조체(220)와 연결되는바 반도체 패키지(100A)와 안테나 기판(200)의 전기적인 연결 경로를 제공할 수 있다. 연결구조체(140)는 절연층(141), 절연층(141) 상에 배치된 재배선층(142), 및 절연층(141)을 관통하며 재배선층(142)과 연결된 접속비아(143)를 포함한다. 연결구조체(140)는 도면 보다 적은 수의 층으로, 또는 많은 수의 층으로 설계될 수 있다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(141)은 감광성 절연층일 수 있다. 절연층(141)이 감광성의 성질을 가지는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 접속비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)은 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 겨우, 이들은 공정에 따라 일체화 되어 경계가 불분명할 수도 있다.
재배선층(142)은 실질적으로 접속패드(121P, 122P)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등을 포함할 수 있다. 재배선층(142)은 피딩 라인(223F)과 전기적으로 연결된 피딩 패턴을 포함할 수 있다.
접속비아(143)는 서로 다른 층에 형성된 재배선층(142), 제1 및 제2접속패드(121P, 122P), 제1 및 제2수동부품(112A, 112B) 등을 전기적으로 연결시키며, 그 결과 반도체 패키지(100A) 내에 전기적 경로를 형성시킨다. 접속비아(143)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 접속비아(153)는 금속 물질로 완전히 충전된 필드 타입일 수 있으며, 또는 금속 물질이 비아의 벽을 따라 형성된 컨포멀 타입일 수도 있다. 또한, 형상이 백사이드 배선비아(135)와 반대 방향인 테이퍼 형상일 수 있다. 접속비아(143)는 피딩 라인(223F)과 전기적으로 연결된 피딩 라인을 포함할 수 있다.
제1패시베이션층(150)은 금속패턴층(132)과 백사이드 배선층(134)을 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제1패시베이션층(150)은 절연수지 및 무기필러를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들면, 제1패시베이션층(150)은 ABF일 수 있으나, 이에 한정되는 것은 아니며, PID나 공지의 솔더 레지스트(SR: Solder Resist) 등일 수도 있다.
제2패시베이션층(160)은 연결구조체(140)의 재배선층(142)을 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제2패시베이션층(160)은 절연수지 및 무기필러를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들면, 제2패시베이션층(160)은 ABF일 수 있으나, 이에 한정되는 것은 아니며, PID나 공지의 솔더 레지스트(SR) 등일 수도 있다.
제1전기연결금속(170)은 반도체 패키지(100A) 및/또는 안테나 모듈(300A)을 외부와 물리적 및/또는 전기적으로 연결시킬 수 있다. 예를 들면, 반도체 패키지(100A) 및/또는 안테나 모듈(300A)은 제1전기연결금속(170)을 통하여 전자기기의 메인보드에 실장 될 수 있다. 제1전기연결금속(170)은 저융점 금속, 예컨대 주석(Sn)을 포함하는 물질, 보다 구체적으로는 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 제1전기연결금속(170)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 제1전기연결금속(170)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 제1전기연결금속(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 제1전기연결금속(170)과 연결된 금속패턴층(132) 및/또는 백사이드 배선층(134)의 제1패시베이션층(150)으로부터 노출되는 표면에는 필요에 따라서 니켈(Ni)/금(Au) 등의 표면처리층(P)이 형성될 수 있다.
제1전기연결금속(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 제1 및 제2반도체칩(121, 122)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다. 즉, 반도체 패키지(100A)는 팬-아웃 반도체 패키지(100A)일 수 있다.
제2전기연결금속(180)은 반도체 패키지(100A)와 안테나 기판(200)을 연결시킴으로써 복합 모듈인 안테나 모듈(300A)을 제공할 수 있게 한다. 제2전기연결금속(180)을 통하여 안테나 모듈(300A)의 전기적 연결 경로가 제공될 수 있다. 제2전기연결금속(180) 역시 저융점 금속, 예컨대 주석(Sn)을 포함하는 물질, 보다 구체적으로는 솔더 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 제2전기연결금속(180) 역시 랜드, 볼, 핀 등일 수 있으며, 다중층 또는 단일층으로 형성될 수 있다. 또한, 제2전기연결금속(180)의 개수, 간격, 배치 형태 등도 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다.
다음으로, 상술한 바와 같이, 안테나 기판(200)은 안테나구조체(210)와 배선구조체(220)를 포함한다. 필요에 따라서, 안테나 기판(200)은 안테나구조체(210)의 상부에 배치되며 제1배선층(212a)을 덮는 제1커버층(230)과 배선구조체(220)의 하부에 배치되며 배선층(222)을 덮는 제2커버층(250)을 더 포함할 수 있다. 안테나구조체(210)는 배선구조체(220) 보다 두껍다. 배선구조체(220)와 연결구조체(140)는 전기연결금속 등 없이 서로 물리적으로 접하는, 즉 일체화 될 수 있다. 안테나 기판(200)은 안테나구조체(210)를 기준으로 비대칭 구조를 가질 수 있다.
안테나구조체(210)는 mmWave/5G Antenna를 구현할 수 있는 영역으로, 유전체층(211), 절연층의 상면에 형성된 제1패턴층(212a), 유전체층(211)의 하면에 형성된 제2패턴층(212b), 유전체층(211)을 관통하며 제1 및 제2패턴층(212a, 212b)을 전기적으로 연결하는 도체비아층(213)을 포함한다. 안테나구조체(210)는 제1패턴층(212a)이 안테나 패턴(212aA)을 포함하고, 제2패턴층(212b)이 그라운드 패턴(212bG)을 포함하며, 이들 사이에 유전체층(211)이 배치되는바, 외부환경 변화에 관계없이 단일 복합 모듈 내에서 안테나와 그라운드 면 간의 거리를 안정적으로 확보하여 안테나의 방사특성을 유지할 수 있다. 또한, 유전체층(211)의 유전률(Dk)을 적절히 이용함으로써 안테나의 크기를 소형화하여 전체 모듈의 구조를 절감하여 공간적인 효율성을 높임과 동시에 코스트 절감도 가능하다. 예를 들면, 안테나구조체(210)의 유전체층(211)의 유전률(Dk)은 프레임(111)의 코어층(111-1)의 유전률(Dk) 대비 높을 수 있다. 안테나구조체(210)의 유전체층(211)의 유전률(Dk)은 모듈(300A) 내의 다른 절연층이나 유전층 대비 유전률(Dk)이 높을 수 있다.
유전체층(211)의 재료로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들과 함께 유리섬유 및/또는 무기필러와 같은 보강재를 포함하는 재료, 예를 들면, 프리프레그, ABF, FR-4, BT 등이 사용될 수 있다. 예를 들면, 유전체층(211)의 재료로는 요구되는 자재 특성에 따라 Low Df & Low Dk의 일반 동박 적층판(CCL) 또는 Low Df & High Dk의 글래스나 세라믹 계열의 절연재를 적용할 수 있다. 또는, LCP(Liquid Crystal Polymer)를 사용할 수도 있다. 유전체층(211)의 재료로 유리나 세라믹 계열의 High Dk & Low Df 자재를 사용하는 경우 보다 소형화가 가능한 안테나 형성을 도모할 수 있다. LCP를 사용하는 경우에는 소형화에도 불구하고 더욱 우수한 성능을 갖는 안테나의 형성이 가능하다. 유전체층(211)의 두께는 임피던스 매칭 특성에 따라서 자유롭게 변경할 수 있다.
제1배선층(212a)은 실질적으로 mmWave/5G Antenna 등을 구현하는 안테나 패턴(212aA)을 포함하며, 기타 그라운드 패턴(212aG) 등을 포함할 수 있다. 안테나 패턴(212aA)은 다이폴 안테나(Dipole antenna), 패치 안테나(Patch antenna) 등일 수 있다. 이러한 안테나 패턴(212aA)의 주위는 그라운드 패턴으로 둘러싸일 수 있으나, 이에 한정되는 것은 아니다. 제1배선층(212a)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제2배선층(212b)은 안테나 패턴(212aA)을 위한 그라운드 패턴(212bG)을 포함하며, 기타 신호 패턴 등을 포함할 수 있다. 그라운드 패턴(212bG)은 그라운드 면의 형태일 수 있다. 제2배선층(212b)의 형성물질로도 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다.
도체비아층(213)은 서로 다른 층에 형성된 제1 및 제2패턴층(212a, 212b)을 전기적으로 연결시키며, 그 결과 안테나구조체(210) 내에 전기적인 경로를 제공한다. 도체비아층(213)은 피딩 라인용 비아(213F)를 포함하며, 기타 그라운드 비아(213G) 등을 포함할 수 있다. 피딩 라인용 비아(213F)는 안테나 패턴(212aA)과 전기적으로 연결된다. 그라운드 비아(213G)는 이러한 피딩 라인용 비아(213F) 주위를 촘촘히 둘러쌀 수 있다. 도체비아층(213)의 형성물질로도 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 도체비아층(213)은 금속 물질로 완전히 충전된 필드 타입 수 있으며, 또는 도면에서와 달리 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입일 수도 있다. 또한, 원통형상, 모래시계 형상 등 공지된 모든 수직 단면 형상이 적용될 수 있다.
배선구조체(220)는 절연층(221), 절연층(221) 상에 형성된 배선층(222), 절연층(221)을 관통하며 서로 다른 층에 형성된 배선층(222)을 전기적으로 연결하거나 또는 배선층(222)을 다른 부재의 패턴층이나 재배선층과 전기적으로 연결하는 배선비아(223)를 포함한다. 배선구조체(220)는 보다 많은 수의 배선층을 가질 수도 있고, 또는 단지 하나의 배선층을 가질 수도 있다.
절연층(221)의 재료로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 ABF, PID 등이 사용될 수 있다. 절연층(221)이 복수인 경우에는 각 층의 경계가 불분명할 수 있으나, 반드시 이에 한정되는 것은 아니다. 배선층(222)은 피딩 라인용 비아(213F)와 전기적으로 연결되는 피딩 패턴(222F)을 포함하며, 기타 그라운드 패턴(222G) 등을 포함할 수 있다. 배선층(222)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 배선비아(223)는 서로 다른 층에 형성된 배선층(222)을 전기적으로 연결하거나 또는 배선층(222)을 다른 부재의 패턴층이나 재배선층과 전기적으로 연결하여 전기적 경로를 제공한다. 배선비아(223)는 피딩 패턴(222F)과 전기적으로 연결된 피딩 라인(223F)을 포함한다. 배선비아(223)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다.
제1 및 제2커버층(230, 250)은 각각 안테나구조체(210) 및 배선구조체(220)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제1 및 제2커버층(230, 250)은 각각 절연수지 및 무기필러를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들면, 제1 및 제2커버층(230, 250)은 각각 ABF일 수 있으나, 이에 한정되는 것은 아니며, PID 일 수도 있고, 솔더 레지스트(SR) 등일 수도 있다.
도 12는 도 9의 안테나 모듈에 적용된 안테나 기판의 일례를 개략적으로 나타낸 사시도다.
도 13은 도 9의 안테나 모듈에 적용된 안테나 기판의 다른 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 안테나 기판(200A)은 복수의 다이폴 안테나(210DA)와 복수의 패치 안테나(210PA)를 포함하는 형태일 수 있다. 또는, 안테나 기판(200B)은 보다 많은 수의 패치 안테나(210PA)를 포함하는 형태일 수도 있다. 즉, 안테나 기판(200A, 200B)은 설계에 따라서 다양한 형태의 안테나를 포함할 수 있다.
도 14는 도 9의 안테나 모듈에 적용된 안테나 기판의 패치 안테나의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 패치 안테나(210PA)는 안테나 패턴(212bA)과 피딩 라인용 비아(213F)가 촘촘하게 형성된 그라운드 비아(213G)에 의하여 둘러싸인 형태를 가질 수 있다. 안테나 패턴(212bA)과 그라운드 비아(213G) 사이는 제1커버층(230) 등의 절연물질이 배치될 수 있다. 피딩 라인용 비아(213F)는 피딩 패턴(222F)과 전기적으로 연결될 수 있으며, 결과적으로 접속패드(121P, 122P)와 전기적으로 연결될 수 있다.
도 15 및 도 16은 도 9의 안테나 모듈에 적용된 반도체 패키지의 제조 일례를 개략적으로 나타낸 공정도다.
도 15를 참조하면, 먼저 프레임(111)을 준비한다. 구체적으로, 동박적층판(111-1) 등을 통하여 코어층(111-1)을 준비하고, 코어층(111-1)에 도금 공정으로 코어 배선층(111-2a, 111-2b)과 코어 배선비아층(111-3)을 형성하며, 또한 코어층(111-1)에 레이저 드릴 등으로 개구부(111H)를 형성하고, 도금 공정으로 제2금속층(115B)을 형성하면, 제2금속층(115B)이 형성된 프레임(111)을 준비할 수 있다. 다음으로, 테이프 등을 이용하여 개구부(111H)에 제1 및 제2수동부품(112A, 112B)을 배치시키고, 제1봉합재(113)로 프레임(111)과 제1 및 제2수동부품(112A, 112B)을 캡슐화한다. 다음으로, 절연층(116)과 배선층(117)과 배선비아(118)를 형성하고, 레이저 드릴 등으로 절연층(116)과 제1봉합재(113)를 관통하는 제1 및 제2관통홀(110HA, 110HB)을 형성하고, 도금 공정으로 제1 및 제3금속층(115A, 115C)을 형성한다. 일련의 과정으로 코어구조체(110)가 제조된다.
도 16을 참조하면, 다음으로 테이프 등을 이용하여 제1 및 제2관통홀(110HA, 110HB)에 각각 제1 및 제2반도체칩(121, 122)을 배치시키고, 제2봉합재(130)로 코어구조체(110)와 제1 및 제2반도체칩(121, 122)을 캡슐화한다. 제2봉합재(130) 상에는 동박(미도시)이 형성되어 있을 수 있다. 그 후, 절연층(141)과 재배선층(142)과 접속비아(143)를 일부 형성한다. 다음으로, 제2봉합재(130) 상에 동박(미도시)을 시드층으로 이용하여 도금 공정으로 금속패턴층(132)과 백사이드 배선층(134)을 형성한다. 또한, 도금 공정으로 제1 및 제2금속비아(133A, 133B)와 백사이드 배선비아(135)를 형성한다. 이때, 추가적으로 절연층(141)과 재배선층(142)과 접속비아(143)를 더 형성할 수 있으며, 결과적으로 연결구조체(140)를 형성할 수 있다. 다음으로, 제1 및 제2패시베이션층(150, 160)을 각각 적층하며, 필요에 따라 표면처리층(P)을 형성하고, 그 후 제1 및 제2전기연결금속(170, 180)을 각각 형성하면, 상술한 일례에 따른 반도체 패키지(100A)를 제조할 수 있다.
그 외에 다른 구성에 대한 설명은 도 9 내지 도 14를 통하여 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 17은 안테나 모듈의 다른 일례를 개략적으로 나타난 단면도다.
도면을 참조하면, 다른 일례에 따른 안테나 모듈(300B)은 반도체 패키지(100B)의 프레임(111)이 연결구조체(140)와 접하는 제1빌드업층(111-1a), 연결구조체(140)와 접하며 제1빌드업층(111-1a)에 매립된 제1빌드업 배선층(111-2a), 제1빌드업층(111-1a)의 제1빌드업 배선층(111-2a)이 매립된측의 반대측 상에 배치된 제2빌드업 배선층(111-2b), 제1빌드업층(111-1a) 상에 배치되며 제2빌드업 배선층(111-2b)을 덮는 제2빌드업층(111-1b), 및 제2빌드업층(111-1b) 상에 배치된 제3빌드업 배선층(111-2c)을 포함한다. 제1 내지 제3빌드업 배선층(111-2a, 111-2b, 111-2c)은 제1 및 제2접속패드(121P, 122P)와 전기적으로 연결된다. 제1 및 제2빌드업 배선층(111-2a, 111-2b)과 제2 및 제3빌드업 배선층(111-2b, 111-2c)은 각각 제1 및 제2빌드업층(111-1a, 111-1b)을 관통하는 제1 및 제2빌드업 배선비아층(111-3a, 111-3b)을 통하여 전기적으로 연결된다. 이와 같이, 프레임(111)이 보다 많은 수의 배선층(111-2a, 111-2b, 111-2c)을 포함하는 경우, 연결구조체(140)의 설계를 보다 간소화할 수 있으며, 따라서 연결구조체(140) 형성 과정에서 발생하는 제1 및 제2반도체칩(121, 122)의 수율 문제를 개선할 수 있다.
제1 내지 제3코어 배선층(111-2a, 111-2b, 111-2c) 중 적어도 하나의 층은 안테나 패턴(212aA)과 전기적으로 연결된 필터패턴(미도시)을 포함할 수 있으며, 이 경우 안테나구조체(210)의 절연물질은 안테나의 소형화를 위하여 고유전율의 재료를 사용할 수 있고, 프레임(111)의 절연물질은 필터 손실 최소화를 위하여 저유전율의 재료를 사용할 수 있으나, 이에 한정되는 것은 아니다.
제1빌드업 배선층(111-2a)을 제1빌드업층(111-1a) 내에 매립하는 경우, 제1빌드업 배선층(111-2a)의 두께에 의하여 발생하는 단차가 최소화 되는바, 연결구조체(140)의 절연거리가 일정해진다. 즉, 연결구조체(140)의 재배선층(142)으로부터 제1빌드업층(111-1a)의 상면까지의 거리와, 연결구조체(140)의 재배선층(142)로부터 제1 및 제2접속패드(121P, 122P)의 상면까지의 거리의 차이는, 제1빌드업 배선층(111-2a)의 두께보다 작을 수 있다. 따라서, 연결구조체(140)의 고밀도 배선 설계가 용이할 수 있다.
프레임(111)의 제1빌드업 배선층(111-2a)과 연결구조체(140)의 재배선층(142) 사이의 거리는 연결구조체(140)의 재배선층(142)과 제1 및 제2접속패드(121P, 122P) 사이의 거리보다 클 수 있다. 이는, 제1빌드업 배선층(111-2a)이 제1빌드업층(111-1a)의 내부로 리세스될 수 있기 때문이다. 이와 같이, 제1빌드업 배선층(111-2a)이 제1빌드업층(111-1a) 내부로 리세스되어 제1빌드업층(111-1a)의 상면과 제1빌드업 배선층(111-2a)의 상면이 단차를 가지는 경우, 봉합재(130) 형성물질이 블리딩되어 제1빌드업 배선층(111-2a)을 오염시키는 것을 방지할 수도 있다. 프레임(111)의 제2빌드업 배선층(111-2b)은 제1 및 제2반도체칩(121, 122) 각각의 활성면과 비활성면 사이에 위치할 수 있다. 프레임(111)은 상당한 두께로 형성할 수 있으며, 따라서 프레임(111) 내부에 형성된 제2빌드업 배선층(111-2b)은 제1 및 제2반도체칩(121, 122) 각각의 활성면과 비활성면 사이의 레벨에 배치될 수 있다.
도면에는 구체적으로 도시되지 않았으나, 프레임(111)의 제1 내지 제3빌드업 배선층(111-2a, 111-2b, 111-2c)의 각각의 두께는 연결구조체(140)의 재배선층(142)의 각각의 두께보다 두꺼울 수 있다. 프레임(111)은 상당한 두께를 가질 수 있는바, 제1 내지 제3빌드업 배선층(111-2a, 111-2b, 111-2c) 역시 그 스케일에 맞춰 보다 큰 사이즈로 형성할 수 있다. 반면, 연결구조체(140)의 재배선층(142)은 미세 회로 설계를 위하여 제1 내지 제3빌드업 배선층(111-2a, 111-2b, 111-2c) 보다 상대적으로 작은 사이즈로 형성할 수 있다.
제1 및 제2빌드업층(111-1a, 111-1b)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유 등의 심재에 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(PID) 수지를 사용할 수도 있다.
제1 내지 제3빌드업 배선층(111-2a, 111-2b, 111-2c)은 제1 및 제2반도체칩(121, 122)의 제1 및 제2접속패드(121P, 122P)를 재배선하는 역할을 수행할 수 있으며, 프레임(111)이 연결구조체의 기능을 수행하도록 할 수 있다. 제1 내지 제3빌드업 배선층(111-2a, 111-2b, 111-2c)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제1 내지 제3빌드업 배선층(111-2a, 111-2b, 111-2c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 신호 비아 패드나 그라운드 비아 패드 등을 포함할 수 있다.
제1 및 제2빌드업 배선비아층(111-3a, 111-3b)은 서로 다른 층에 형성된 제1 내지 제3빌드업 배선층(111-2a, 111-2b, 111-2c)을 전기적으로 연결시키며, 그 결과 프레임(111) 내에 전기적 경로를 형성시킨다. 제1 및 제2빌드업 배선비아층(111-3a, 111-3b) 역시 형성물질로는 금속 물질을 사용할 수 있다. 제1 및 제2빌드업 배선비아층(111-3a, 111-3b)은 금속 물질로 완전히 충전된 필드 타입일 수 있으며, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입일 수도 있다. 또한, 테이퍼 형상을 가질 수 있다. 제1빌드업 배선비아층(111-3a)을 위한 홀을 형성할 때 제1빌드업 배선층(111-2a)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제1빌드업 배선비아층(111-3a)은 아랫면의 폭이 윗면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1빌드업 배선비아층(111-3a)은 제2빌드업 배선층(111-2b)의 패드 패턴과 일체화될 수 있다. 또한, 제2빌드업 배선비아층(111-3b)을 위한 홀을 형성할 때 제2빌드업 배선층(111-2b)의 일부 패드가 스토퍼 역할을 수행할 수 있는바, 제2빌드업 배선비아층(111-3b)은 아랫면의 폭이 윗면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제2빌드업 배선비아층(111-3b)은 제3빌드업 배선층(111-2c)의 패드 패턴과 일체화될 수 있다.
그 외에 다른 구성에 대한 설명은 도 9 내지 도 16을 통하여 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 18은 안테나 모듈의 다른 일례를 개략적으로 나타난 단면도다.
도면을 참조하면, 다른 일례에 따른 안테나 모듈(300C)은 반도체 패키지(100C)의 프레임(111)이 코어층(111-1a), 코어층(111-1a)의 양면에 배치된 제1코어 배선층(111-2a) 및 제2코어 배선층(111-2b), 제1절연층(111-2a) 상에 배치되며 제1코어 배선층(111-2a)을 덮는 제1빌드업층(111-1b), 제1빌드업층(111-1b) 상에 배치된 제1빌드업 배선층(111-1c), 코어층(111-1a) 상에 배치되어 제2코어 배선층(111-2b)을 덮는 제2빌드업층(111-1c), 및 제2빌드업층(111-1c) 상에 배치된 제2빌드업 배선층(111-2d)을 포함한다. 제1 및 제2코어 배선층(111-2a, 111-2b)과 제1 및 제2빌드업 배선층(111-2c, 111-2d)은 제1 및 제2접속패드(121P, 122P)와 전기적으로 연결된다. 프레임(111)이 더 많은 수의 배선층(111-2a, 111-2b, 111-2c, 111-2d)을 포함하는바, 연결구조체(140)를 더욱 간소화할 수 있다. 제1 및 제2코어 배선층(111-2a, 111-2b)과 제1 및 제2빌드업 배선층(111-2c, 111-2d)은 코어층(111-1a)과 제1 및 제2빌드업층(111-1b, 111-1c)을 각각 관통하는 코어 배선비아층(111-3a)과 제1 및 제2빌드업 배선비아층(111-3b, 111-3c)을 통하여 전기적으로 연결될 수 있다.
제1 및 제2코어 배선층(111-2a, 111-2b)과 제1 및 제2빌드업 배선층(111-2c, 111-2d) 중 적어도 하나의 층은 안테나 패턴(212aA)과 전기적으로 연결된 필터패턴(미도시)을 포함할 수 있으며, 이 경우 안테나구조체(210)의 절연물질은 안테나의 소형화를 위하여 고유전율의 재료를 사용할 수 있고, 프레임(111)의 절연물질은 필터 손실 최소화를 위하여 저유전율의 재료를 사용할 수 있으나, 이에 한정되는 것은 아니다.
코어층(111-1a)은 제1빌드업층(111-1b) 및 제2빌드업층(111-1c)보다 두께가 두꺼울 수 있다. 코어층(111-1a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제1빌드업층(111-1b) 및 제2빌드업층(111-1c)은 더 많은 수의 제1 및 제2빌드업 배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 유사한 관점에서, 코어층(111-1a)을 관통하는 제1코어 배선비아층(111-3a)은 제1 및 제2빌드업층(111-1b, 111-1c)을 관통하는 제1 및 제2빌드업 배선비아층(111-3b, 111-3c) 보다 평균직경이 클 수 있다.
도면에는 구체적으로 도시되지 않았으나, 제1 및 제2코어 배선층(111-2a. 111-2b)의 두께와 제1 및 제2빌드업 배선층(111-2c, 111-2d) 각각의 두께는 연결구조체(140)의 재배선층(142) 각각의 두께보다 두꺼울 수 있다. 프레임(111)은 상당한 두께를 가질 수 있는바, 제1 및 제2코어 배선층(111-2a, 111-2b)과 제1 및 제2빌드업 배선층(111-2c, 111-2d) 역시 보다 큰 사이즈로 형성할 수 있다. 반면, 연결구조체(140)의 재배선층(142)은 미세 회로 설계를 위하여 보다 상대적으로 작은 사이즈로 형성할 수 있다.
그 외에 다른 구성에 대한 설명은 도 9 내지 도 17을 통하여 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 19는 안테나 모듈의 다른 일례를 개략적으로 나타난 단면도다.
도면을 참조하면, 다른 일례에 따른 안테나 모듈(300D)은 반도체 패키지(100D)의 제1 및 제3금속층(115A, 115C)이 제1수동부품(112A)의 직상의 영역은 덮되 제2수동부품(112B)의 직상의 영역은 덮지 않도록 제1봉합재(113) 상에 선택적으로 연장되어 배치된다. 제1금속비아(133A) 중 일부는 제1수동부품(112A)의 직상의 영역에서 제1 및 제3금속층(115A, 115C)을 각각 금속패턴층(132)과 연결할 수 있다. 제1수동부품(112A)은 커패시터일 수 있고, 제2수동부품(112B)은 인덕터일 수 있다. 즉, 특히 발열이 요구되는 제1수동부품(112A)의 직상의 영역을 선택적으로 금속물질로 덮을 수 있으며, 금속비아를 통하여 효과적으로 열을 방출시킬 수 있다. 반면, 금속물질과의 이격이 필요한 제2수동부품(112B)의 경우는 선택적으로 직상의 영역을 금속물질로 덮지 않을 수 있다. 필요에 따라서, 제1 및 제3금속층(115A, 115C)은 제1봉합재(113) 상에서 서로 연결되어 일체화될 수 있다.
그 외에 다른 구성에 대한 설명은 도 9 내지 도 18을 통하여 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다. 도 19에서 설명한 안테나 모듈(300D)의 반도체 패키지(100D)가 도 17 및 도 18에서 설명한 안테나 모듈(300B, 300C)의 반도체 패키지(100B, 100C)와 조합될 수 있음은 물론이다.
도 20은 안테나 모듈의 다른 일례를 개략적으로 나타난 단면도다.
도면을 참조하면, 다른 일례에 따른 안테나 모듈(300E)은 반도체 패키지(100E)의 제1 및 제2반도체칩(121, 122)의 제1 및 제2비활성면이 금속패턴층(132)과 물리적으로 접하며, 제2봉합재(130)의 금속패턴층(132)과 접하는 면과 코플래너하다. 이 경우, 제1 및 제2반도체칩(121, 122)으로부터 발생하는 열이 금속패턴층(132)을 통하여 보다 효과적으로 방출될 수 있다. 즉, 열적인 경로(Thermal path)의 면적이 넓어지며, 다이렉트로 열 방출이 가능한바, 방열효과를 더욱 개선할 수 있다.
그 외에 다른 구성에 대한 설명은 도 9 내지 도 19를 통하여 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 21 및 도 22은 도 20의 안테나 모듈에 적용된 반도체 패키지의 제조 일례를 개략적으로 나타낸 공정도다.
도 21을 참조하면, 먼저 상술한 바와 같이 제1 및 제2관통홀(110HA, 110HB)을 갖는 코어구조체(110)를 형성하고, 이후 테이프(190)를 이용하여 제1 및 제2반도체칩(121, 122)을 각각 제1 및 제2관통홀(110HA, 110HB)에 배치시키고, 제2봉합재(130)로 코어구조체(110)와 제1 및 제2반도체칩(121, 122)을 캡슐화한다. 다음으로, 그라인딩(Grinding) 공정으로 제1 및 제2반도체칩(121, 122)의 제1 및 제2비활성면이 노출되도록 제2봉합재(130)를 그라인딩 처리한다. 다음으로 테이프(190)를 제거하고, 절연층(141)과 재배선층(142)과 접속비아(143)를 원하는 만큼 형성하여, 연결구조체(140)를 형성한다.
도 22를 참조하면, 다음으로 제2봉합재(130) 상에 비아홀(133a, 133b, 135a)을 형성하고, 시드층(130s)을 형성한다. 다음으로, 시드층(130s)을 이용하여 도금 공정으로 금속패턴층(132)과 백사이드 배선층(134)을 형성한다. 또한, 도금 공정으로 제1 및 제2금속비아(133A, 133B)와 백사이드 배선비아(135)를 형성한다. 다음으로, 제1 및 제2패시베이션층(150, 160)을 각각 적층하며, 필요에 따라 표면처리층(P)을 형성하고, 그 후 제1 및 제2전기연결금속(170, 180)을 각각 형성하면, 상술한 다른 일례에 따른 반도체 패키지(100E)를 제조할 수 있다.
그 외에 다른 구성에 대한 설명은 도 9 내지 도 20을 통하여 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 23은 안테나 모듈의 다른 일례를 개략적으로 나타난 단면도다.
도면을 참조하면, 다른 일례에 따른 안테나 모듈(300F)은 반도체 패키지(100F)의 프레임(111)이 연결구조체(140)와 접하는 제1빌드업층(111-1a), 연결구조체(140)와 접하며 제1빌드업층(111-1a)에 매립된 제1빌드업 배선층(111-2a), 제1빌드업층(111-1a)의 제1빌드업 배선층(111-2a)이 매립된측의 반대측 상에 배치된 제2빌드업 배선층(111-2b), 제1빌드업층(111-1a) 상에 배치되며 제2빌드업 배선층(111-2b)을 덮는 제2빌드업층(111-1b), 및 제2빌드업층(111-1b) 상에 배치된 제3빌드업 배선층(111-2c)을 포함한다. 제1 내지 제3빌드업 배선층(111-2a, 111-2b, 111-2c)은 제1 및 제2접속패드(121P, 122P)와 전기적으로 연결된다. 제1 및 제2빌드업 배선층(111-2a, 111-2b)과 제2 및 제3빌드업 배선층(111-2b, 111-2c)은 각각 제1 및 제2빌드업층(111-1a, 111-1b)을 관통하는 제1 및 제2빌드업 배선비아층(111-3a, 111-3b)을 통하여 전기적으로 연결된다.
그 외에 다른 구성에 대한 설명은 도 9 내지 도 22를 통하여 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 24는 안테나 모듈의 다른 일례를 개략적으로 나타난 단면도다.
도면을 참조하면, 다른 일례에 따른 안테나 모듈(300G)은 반도체 패키지(100G)의 프레임(111)이 코어층(111-1a), 코어층(111-1a)의 양면에 배치된 제1코어 배선층(111-2a) 및 제2코어 배선층(111-2b), 제1절연층(111-2a) 상에 배치되며 제1코어 배선층(111-2a)을 덮는 제1빌드업층(111-1b), 제1빌드업층(111-1b) 상에 배치된 제1빌드업 배선층(111-1c), 코어층(111-1a) 상에 배치되어 제2코어 배선층(111-2b)을 덮는 제2빌드업층(111-1c), 및 제2빌드업층(111-1c) 상에 배치된 제2빌드업 배선층(111-2d)을 포함한다. 제1 및 제2코어 배선층(111-2a, 111-2b)과 제1 및 제2빌드업 배선층(111-2c, 111-2d)은 제1 및 제2접속패드(121P, 122P)와 전기적으로 연결된다. 제1 및 제2코어 배선층(111-2a, 111-2b)과 제1 및 제2빌드업 배선층(111-2c, 111-2d)은 코어층(111-1a)과 제1 및 제2빌드업층(111-1b, 111-1c)을 각각 관통하는 코어 배선비아층(111-3a)과 제1 및 제2빌드업 배선비아층(111-3b, 111-3c)을 통하여 전기적으로 연결될 수 있다.
그 외에 다른 구성에 대한 설명은 도 9 내지 도 23을 통하여 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 25는 안테나 모듈의 다른 일례를 개략적으로 나타난 단면도다.
도면을 참조하면, 다른 일례에 따른 안테나 모듈(300H)은 반도체 패키지(100H)의 제1 및 제3금속층(115A, 115C)이 제1수동부품(112A)의 직상의 영역은 덮되 제2수동부품(112B)의 직상의 영역은 덮지 않도록 제1봉합재(113) 상에 선택적으로 연장되어 배치된다. 제1금속비아(133A) 중 적어도 하나는 제1수동부품(112A)의 직상의 영역에서 제1 및 제3금속층(115A, 115C)을 각각 금속패턴층(132)과 연결할 수 있다. 제1수동부품(112A)은 커패시터일 수 있고, 제2수동부품(112B)은 인덕터일 수 있다. 즉, 특히 발열이 요구되는 제1수동부품(112A)의 직상의 영역을 선택적으로 금속물질로 덮을 수 있으며, 금속비아를 통하여 효과적으로 열을 방출시킬 수 있다. 반면, 금속물질과의 이격이 필요한 제2수동부품(112B)의 경우는 선택적으로 직상의 영역을 금속물질로 덮지 않을 수 있다.
그 외에 다른 구성에 대한 설명은 도 9 내지 도 24를 통하여 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다. 도 25에서 설명한 안테나 모듈(300H)의 반도체 패키지(100H)가 도 23 및 도 24에서 설명한 안테나 모듈(300F, 300G)의 반도체 패키지(100F, 100G)와 조합될 수 있음은 물론이다.
본 개시에서 사용된 결합 이라는 표현은 두 구성요소가 서로 접하도록 일체화된 경우와 두 구성요소가 매개체를 이용하여 적층된 형태를 포함하는 개념이다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 예를 들면, 물리적으로 연결되지 않았으나 신호적으로 연결되는 경우를 포함한다. 또한, 제 1, 제 2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제 1 구성요소는 제 2 구성요소로 명명될 수도 있고, 유사하게 제 2 구성요소는 제 1 구성요소로 명명될 수도 있다.
본 개시에서 상부, 하부, 상측, 하측, 상면, 하면 등은 첨부된 도면을 기준으로 판단한다. 예를 들면, 제1연결부재는 재배선층 보다 상부에 위치한다. 다만, 특허청구범위가 이에 한정되는 것은 아니다. 또한, 수직 방향은 상술한 상부 및 하부 방향을 의미하며, 수평 방향은 이와 수직한 방향을 의미한다. 이때, 수직 단면은 수직 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에 도시한 단면도를 그 예로 들 수 있다. 또한, 수평 단면은 수평 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에서 도시한 평면도를 그 예로 들 수 있다.

Claims (20)

  1. 제1관통홀을 가지며, 개구부를 갖는 프레임과 상기 개구부에 배치된 수동부품과 상기 프레임 및 상기 수동부품 각각의 적어도 일부를 덮으며 상기 개구부의 적어도 일부를 채우는 제1봉합재와 상기 제1관통홀의 내측면에 배치된 제1금속층과 상기 개구부의 내측면에 배치된 제2금속층을 포함하는 코어구조체;
    상기 제1관통홀에 배치되며, 제1접속패드가 배치된 제1활성면 및 상기 제1활성면의 반대측에 배치된 제1비활성면을 갖는 제1반도체칩;
    상기 코어구조체 및 상기 제1반도체칩 각각의 적어도 일부를 덮으며, 상기 제1관통홀의 적어도 일부를 채우는 제2봉합재;
    상기 코어구조체 및 상기 제1활성면 상에 배치되며, 상기 제1접속패드 및 상기 수동부품과 전기적으로 연결된 재배선층을 포함하는 연결구조체; 및
    상기 제2봉합재 상에 배치된 금속패턴층; 을 포함하며,
    상기 제1 및 제2금속층은 각각 상기 제1봉합재 및 상기 프레임 각각의 상기 금속패턴층과 마주하는 면으로 연장되어 배치되며,
    상기 제1 및 제2금속층은 각각 서로 높이가 다른 제1 및 제2금속비아를 통하여 상기 금속패턴층과 연결된,
    반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제2봉합재는 상기 제1봉합재의 상기 금속패턴층과 마주하는 면을 덮으며,
    상기 제1금속비아는 상기 제2봉합재를 관통하고,
    상기 제2금속비아는 상기 제1 및 제2봉합재를 관통하며,
    상기 제2금속비아는 상기 제1금속비아 보다 높이가 큰,
    반도체 패키지.
  3. 제 1 항에 있어서,
    상기 코어구조체는 상기 개구부 내에 형성된 제2관통홀을 더 가지며, 상기 제2관통홀의 내측면에 배치된 제3금속층을 더 포함하며,
    상기 제2관통홀에는 제2접속패드가 배치된 제2활성면 및 상기 제2활성면의 반대측에 배치된 제2비활성면을 갖는 제2반도체칩이 배치되며,
    상기 제2봉합재는 상기 제2반도체칩의 적어도 일부도 덮으며, 상기 제2관통홀의 적어도 일부도 채우며,
    상기 연결구조체는 상기 제2활성면 상에도 배치되며, 상기 재배선층은 상기 제2접속패드와도 전기적으로 연결된,
    반도체 패키지.
  4. 제 3 항에 있어서,
    상기 금속패턴층은 상기 제2봉합재 상에서 상기 제1 및 제2비활성면 각각의 직상의 영역과 상기 수동부품의 직상의 영역을 덮도록 배치된,
    반도체 패키지.
  5. 제 3 항에 있어서,
    상기 제3금속층은 상기 제1봉합재의 상기 금속패턴층과 마주하는 면으로 연장되어 배치되며,
    상기 제1금속비아 중 일부는 상기 제3금속층을 상기 금속패턴층과 연결하는,
    반도체 패키지.
  6. 제 3 항에 있어서,
    상기 제2금속층의 적어도 일부는 상기 제1관통홀의 내측면을 구성하며,
    상기 제1관통홀의 내측면에서 상기 제1 및 제2금속층은 물리적으로 접하는,
    반도체 패키지.
  7. 제 6 항에 있어서,
    상기 개구부 내에서 상기 제2 및 제3금속층은 물리적으로 이격된,
    반도체 패키지.
  8. 제 3 항에 있어서,
    상기 제1반도체칩은 무선 주파수 집적회로(RFIC)를 포함하고,
    상기 제2반도체칩은 전력관리 집적회로(PMIC)를 포함하며,
    상기 수동부품은 인덕터 및 커패시터 중 적어도 하나를 포함하는,
    반도체 패키지.
  9. 제 8 항에 있어서,
    상기 수동부품은 상기 인덕터 및 상기 커패시터를 포함하며,
    상기 제1 및 제3금속층은 상기 커패시터의 직상의 영역은 덮되 상기 인덕터의 직상의 영역은 덮지 않도록 상기 제1봉합재 상에 연장되어 배치되며,
    상기 제1금속비아 중 일부는 상기 커패시터의 직상의 영역에서 상기 제1 및 제3금속층을 상기 금속패턴층과 연결하는,
    반도체 패키지.
  10. 제 1 항에 있어서,
    상기 코어구조체는 상기 수동부품의 상기 연결구조체와 마주하는 면 상에 배치된 절연층, 상기 절연층 상에 배치된 배선층, 및 상기 절연층을 관통하며 상기 배선층 및 상기 수동부품을 전기적으로 연결하는 배선비아를 더 포함하며,
    상기 제1활성면과 상기 배선층의 상기 연결구조체와 접하는 면이 서로 코플레너(Coplanar)한,
    반도체 패키지.
  11. 제 1 항에 있어서,
    상기 프레임은 복수의 배선층을 포함하며,
    상기 프레임의 복수의 배선층은 상기 재배선층과 전기적으로 연결되며,
    상기 프레임의 복수의 배선층 중 적어도 하나는 상기 프레임 내부에 매립된,
    반도체 패키지.
  12. 제 11 항에 있어서,
    상기 제2봉합재 상에 상기 금속패턴층과 나란하게 배치된 백사이드 배선층; 및
    상기 프레임의 복수의 배선층을 상기 백사이드 배선층과 전기적으로 연결하는 백사이드 배선비아; 를 더 포함하며,
    상기 백사이드 배선비아는 상기 제2금속비아와 높이가 동일한,
    반도체 패키지.
  13. 제 12 항에 있어서,
    상기 금속패턴층 및 상기 백사이드 배선층 상에 배치되며, 상기 금속패턴층 및 상기 백사이드 배선층과 전기적으로 연결된 복수의 전기연결금속; 을 더 포함하며,
    상기 복수의 전기연결금속 중 일부는 팬-아웃 영역에 배치된,
    반도체 패키지.
  14. 제 1 항에 있어서,
    상기 제1비활성면은 상기 금속패턴층과 물리적으로 접하며, 상기 제2봉합재의 상기 금속패턴층과 접하는 면과 코플래너한,
    반도체 패키지.
  15. 제 1 항 내지 제 14 항 중 어느 한 항의 반도체 패키지; 및
    상기 반도체 패키지 상에 배치된 안테나 기판; 을 포함하며,
    상기 안테나 기판은 피딩 패턴을 포함하는 배선구조체, 및 상기 배선구조체 상에 배치되며 안테나 패턴과 그라운드 패턴을 포함하는 안테나구조체를 포함하며,
    상기 반도체 패키지 및 상기 안테나 기판은 상기 연결구조체 및 상기 배선구조체 사이에 배치된 복수의 전기연결금속을 통하여 서로 연결된,
    안테나 모듈.
  16. 제 15 항에 있어서,
    상기 안테나구조체는, 유전체층, 상기 유전체층의 상기 배선구조체와 마주하는 면의 반대면에 배치되며 상기 안테나 패턴을 포함하는 제1패턴층, 상기 유전체층의 상기 배선구조체와 마주하는 면에 배치되며 상기 그라운드 패턴을 포함하는 제2패턴층, 및 상기 유전체층을 관통하며 상기 안테나 패턴과 전기적으로 연결된 피딩 라인용 비아를 포함하는 도체비아층을 포함하는,
    안테나 모듈.
  17. 제1반도체칩, 제2반도체칩, 및 수동부품들이 내장된 코어구조체;
    상기 코어구조체의 제1면에 배치되고, 상기 제1반도체칩, 상기 제2반도체칩, 및 상기 수동부품들을 덮고, 상기 제1반도체칩의 제1접속패드, 상기 제2반도체칩의 제2접속패드, 및 상기 수동부품들과 전기적으로 연결되는 재배선층을 포함하는 연결구조체; 및
    상기 코어구조체의 상기 제1면과 대향하는 제2면에 배치되며, 상기 제1반도체칩, 상기 제2반도체칩, 및 상기 수동부품들을 덮는 금속패턴층;을 포함하고,
    상기 코어구조체는,
    상기 제1반도체칩의 측면들을 둘러싸는 제1금속층;
    상기 제1금속층과 접촉하고, 상기 제1반도체칩의 상기 측면들을 둘러싸는 제2금속층;
    상기 수동부품들 및 상기 제2반도체칩의 측면들을 둘러싸는 제3금속층; 및
    상기 제3금속층과 이격되고, 상기 제2반도체칩의 상기 측면들을 둘러싸는 제4금속층;을 포함하고,
    상기 금속패턴층은, 각각의 상기 제1 내지 제3금속층들과 전기적으로 연결되는,
    반도체 패키지.
  18. 제 17 항에 있어서,
    상기 제1금속층의 두께와 상기 제3금속층의 두께는 서로 동일하고,
    상기 제2금속층의 두께와상기 제4금속층의 두께는 서로 동일한 반도체 패키지.
  19. 제 17 항에 있어서,
    상기 제1금속층의 두께와 상기 제2금속층의 두께의 합은, 상기 제3금속층의 두께 및 상기 제4금속층의 두께보다 큰 반도체 패키지.
  20. 제 17 항에 있어서,
    상기 제1 및 제3금속층들은 상기 코어구조체의 프레임의 하면에 배치된 제1금속연장부에 의해 서로 연결되고,
    상기 금속패턴층과 상기 제1금속연장부를 연결하는 제1비아;
    상기 금속패턴층과 상기 코어구조체의 하면에 배치된 제2금속층의 제2금속연장부를 연결하는 제2비아; 및
    상기 금속패턴층과 상기 코어구조체의 하면에 배치된 제3금속층의 제3금속연장부를 연결하는 제3비아;를 더 포함하는 반도체 패키지.
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