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KR102691710B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

반도체 디바이스 및 그 제조 방법 Download PDF

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KR102691710B1
KR102691710B1 KR1020230129307A KR20230129307A KR102691710B1 KR 102691710 B1 KR102691710 B1 KR 102691710B1 KR 1020230129307 A KR1020230129307 A KR 1020230129307A KR 20230129307 A KR20230129307 A KR 20230129307A KR 102691710 B1 KR102691710 B1 KR 102691710B1
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semiconductor die
encapsulating material
block
substrate
layer
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이원걸
도원철
이지훈
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앰코 테크놀로지 인코포레이티드
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Abstract

본 개시의 다양한 양태는 반도체 디바이스 및 반도체 디바이스를 제조하는 방법을 제공한다. 비제한적인 예시로서, 본 개시의 다양한 양태는 스택된 다이 구조를 포함하는 반도체 디바이스와 그 제조방법을 제공한다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THEREOF}
본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것이다.
현재의 반도체 디바이스들 및 반도체 디바이스를 제조하는 방법들은 예를 들어, 제조 공정이 너무 시간 소모적이거나 및/또는 비용이 많이 들도록 유발하고, 차선의 크기를 갖는 신뢰할 수 없는 연결 및/또는 상호연결 구조를 갖는 반도체 패키지들을 유발하여 적절하지 않다. 종래 및 전통적인 접근들의 추가적인 제약 및 단점들은 도면을 참조하여 본 출원의 이하에서 기재되는 본 개시의 이러한 접근들과의 비교를 통해 본 기술 분야에서 통상의 지식을 가진 사람에게 명백하게 될 것이다.
본 개시의 다양한 양태들은 반도체 디바이스 및 반도체 디바이스를 제조하는 방법을 제공한다. 비제한적인 예시로서, 본 개시의 다양한 양태들은 스택된 다이 구조를 포함하는 반도체 디바이스 및 그 제조방법을 제공한다.
더 작고 더 ?塚? 전자 제품을 향한 현재의 트렌드에 따라, 일반적으로 이러한 전자 제품에 채용된 반도체 디바이스들은 증가된 기능 및 감소된 크기를 갖는 것이 바람직하다. 이러한 목표들은 다양한 반도체 패키징 기술들의 개발에서 결과한다. 이러한 패키징 기술들의 예시들은 반도체 패키지가 다른 패키지 상에 스택된 PoP (Package-on-Package) 구성들, 반도체 패키지가 다른 패키지 내에 실장된 PiP (Package-in-Package) 구성들 등을 포함한다. 그러나, 이러한 패키징 기술들은 증가된 패키지(또는 디바이스) 두께 및 예를 들어, 증가된 사이클 시간, 증가된 비용, 결함에 대한 증가된 기회 등을 포함하는 상대적으로 복잡한 제조 공정과 일반적으로 관련된다.
본 개시의 다양한 양태들은 또한 여기서 감소된 두께를 갖고, 반도체 다이들의 스택을 가능하게 하는 반도체 패키지로서 언급될 수 있는 반도체 디바이스 및 그 제조 방법을 제공한다.
본 개시의 다양한 양태들은 제 1 서브스트레이트; 제 1 서브스트레이트의 제 1 측 상의 제 1 금속 필러; 제 1 서브스트레이트의 제 1 측에 결합된 제 1 반도체 다이; 제 1 금속 필러 상의 제 2 금속 필러; 제 1 반도체 다이에 결합된 제 2 반도체 다이; 제 2 금속 필러 및 제 2 반도체 다이 상의 제 2 서브스트레이트; 및 제 1 서브스트레이트와 제 2 서브스트레이트의 사이에 위치하고 제 1 금속 필러, 제 1 반도체 다이, 제 2 금속 필러 및 제 2 반도체 다이를 인캡슐레이팅하는 인캡슐레이팅 물질(encapsulating material)을 포함하는 반도체 디바이스를 제공한다.
다양한 예시적인 구현예에서, 인캡슐레이팅 물질은 예를 들어, 제 1 서브스트레이로부터 제 1 금속 필러와 동일한 높이를 갖는 제 1 인캡슐레이팅 물질; 및 제 2 서브스트레이트로부터 제 2 금속 필러와 동일한 높이를 갖는 제 2 인캡슐레이팅 물질을 포함할 수 있다. 제 1 인캡슐레이팅 물질 및 제 2 인캡슐레이팅 물질은 동일한 물질로 이루어질 수 있다. 제 1 인캡슐레이팅 물질 및 제 2 인캡슐레이팅 물질은 다른 물질로 이루어질 수 있다. 제 1 인캡슐레이팅 물질은 예를 들어, 제 1 서브스트레이트로부터 제 1 반도체 다이의 그것보다 큰 높이를 가질 수 있고, 제 1 반도체 다이의 제 1 측을 인캡슐레이트할 수 있다.
다양한 예시적인 구현예들에서, 반도체 디바이스는 예를 들어, 제 1 및 제 2 반도체 다이들을 서로 결합하는 접착 부재를 포함할 수 있다. 예시적인 구현예에서, 인캡슐레이팅 물질은 제 1 서브스트레이트로부터 제 1 금속 필러와 동일한 높이를 갖는 제 1 인캡슐레이팅 물질; 및 제 2 서브스트레이트로부터 제 2 금속 필러와 동일한 높이를 갖고 접착 부재를 감싸는 제 2 인캡슐레이팅 물질을 포함할 수 있다. 접착 부재는 예를 들어, 제 2 서브스트레이트로부터 제 2 인캡슐레이팅 물질과 동일한 높이를 가질 수 있다.
다양한 예시적인 구현예들에서, 제 1 반도체 다이의 액티브측(active side)은 적어도 제 1 서브스트레이트, 제 1 금속 필러, 제 2 금속 필러 및 제 2 서브스트레이트를 통해 제 2 반도체 다이의 액티브측에 전기적으로 결합될 수 있다.
다양한 예시적인 구현예들에서, 제 1 금속 필러 및 제 2 금속 필러는 제 1 금속 필러 및 제 2 금속 필러가 스택되는 스택 방향에 대해 수직한 방향에서 서로에 대해 어긋날 수 있고; 및 제 2 반도체 디바이스는 제 1 금속 필러 및 제 2 금속 필러를 전기적으로 연결하는 필러 재배선 구조를 포함한다. 인캡슐레이팅 물질은 예를 들어, 제 1 서브스트레이트로부터 제 1 금속 필러와 동일한 높이를 갖는 제 1 인캡슐레이팅 물질; 및 제 1 인캡슐레이팅 물질과 제 2 서브스트레이트의 사이에 위치한 제 2 인캡슐레이팅 물질을 포함할 수 있고, 필러 재배선 구조는 제 1 인캡슐레이팅 물질의 상부에 있고 금속 재배선 구조의 적어도 일부는 제 2 인캡슐레이팅 물질에 임베디드된다.
다양한 예시적인 구현예들에서, 제 2 반도체 다이는 제 1 반도체 다이 및 제 2 반도체 다이가 스택된 스택 방향에 수직한 방향에서 제 1 반도체 다이로부터 어긋날 수 있다. 또한, 다양한 예시적인 구현예들에서, 제 1 및 제 2 금속 필러의 사이에 어떠한 중간개재층도 없을 수 있다.
본 개시의 다양한 양태는 제 1 서브스트레이트; 제 1 서브스트레이트의 제 1 측 상에 도금된 제 1 금속 필러; 서브스트레이트로부터 멀어지도록 향하는 제 1 측; 및 서브스트레이트를 대향하는 제 2측을 포함하고, 도전성 범프에 서브스트레이트의 제 1 측을 연결하는 패드를 포함하는 제 1 반도체 다이; 제 1 금속 필러 상에 도금된 제 2 금속 필러; 제 1 반도체 다이로부터 멀어지도록 향하고 패드를 포함하는 제 1 측; 및 제 1 반도체 다이의 제 1 측에 결합된 제 2 측을 포함하는 제 2 반도체 다이; 제 2 반도체 다이로부터 멀어지도록 향하는 제 1 측; 및 제 1 반도체 다이를 대향하고 제 2 반도체 다이의 다이 패드에 연결된 도전층을 포함하는 제 2 측을 포함하는 제 2 서브스트레이트; 및 제 1 서브스트레이트와 제 2 서브스트레이트의 사이에 위치하고, 제 1 금속 필러, 제 1 반도체 다이, 제 2 금속 필러 및 제 2 반도체 다이의 적어도 측부를 인캡슐레이팅하는 인캡슐레이팅 물질을 포함하는 반도체 디바이스를 제공한다.
다양한 예시적인 구현예에서, 인캡슐레이팅 물질은 제 1 서브트레이트로부터 제 1 금속 필러와 동일한 높이를 갖는 제 1 인캡슐레이팅 물질; 및 제 1 인캡슐레이팅 물질과 제 2 서브스트레이트의 사이에서 완전하게 연장되는 제 2 인캡슐레이팅 물질을 포함할 수 있다.
다양한 예시적인 구현예에서, 반도체 디바이스는 제 1 및 제 2 반도체 다이를 서로에 대해 결합시키는 접착 부재를 포함할 수 있다. 인캡슐레이팅 물질은 예를 들어, 제 1 인캡슐레이팅 물질 및 제 2 서브스트레이트로부터 접착 부재와 동일한 높이를 갖는 제 2 인캡슐레이팅 물질을 포함할 수 있다.
다양한 예시적인 구현예에서, 제 2 금속 필러는 제 1 금속 필러 상에 직접적으로 도급될 수 있다. 다양한 예시적인 구현예에서, 반도체 디바이스는 이를 통해 제 1 금속 필러와 제 2 금속 필러가 전기적으로 연결된 필러 재배선 구조를 포함할 수 있다.
본 개시의 다양한 양태는 반도체 디바이스의 제조 방법을 제공하고, 제조 방법은 제 1 서브스트레이트를 구비하고; 제 1 서브스트레이트의 제 1 측 상에 제 1 금속 필러를 형성하고; 제 1 서브스트레이트의 제 1 측에 제 1 반도체 다이를 결합하고; 제 1 금속 필러 상에 제 2 금속 필러를 형성하고; 제 1 반도체 다이에 제 2 반도체 다이를 결합하고; 제 2 금속 필러와 제 2 반도체 다이 상에 제 2 서브스트레이트를 형성하고; 제 1 서브스트레이트와 제 2 서브스트레이트의 사이에 제 1 금속 필러, 제 1 반도체 다이, 제 2 금속 필러 및 제 2 반도체 다이 각각의 적어도 측부를 인캡슐레이트하는 인캡슐레이팅 물질을 형성하는 것을 포함한다.
본 개시의 다양한 양태들은 또한 여기서 감소된 두께를 갖고, 반도체 다이들의 스택을 가능하게 하는 반도체 패키지로서 언급될 수 있는 반도체 디바이스 및 그 제조 방법을 제공한다.
도 1은 본 개시의 다양한 양태에 따른 반도체 디바이스를 제조하는 예시적인 방법의 플로우 다이어그램을 도시한다.
도 2a 내지 2j는 본 개시의 다양한 양태에 따른 반도체 디바이스를 제조하는 다양한 단계들을 도시한 단면도를 도시한다.
도 3은 본 개시의 다양한 양태에 따른 예시적인 반도체 디바이스의 단면도를 도시한다.
도 4는 본 개시의 다양한 양태에 따른 예시적인 반도체 디바이스의 단면도를 도시한다.
도 5는 본 개시의 다양한 양태에 따른 예시적인 반도체 디바이스의 단면도를 도시한다.
후속하는 논의는 본 개시의 다양한 양태들을 그 예시를 제공하는 것에 의해 제시한다. 이러한 예시들은 비제한적이고, 따라서 본 개시의 다양한 양태의 범위는 제공된 예시들의 어떠한 특정 특징에 의해 반드시 제한되어서는 안된다. 후속하는 논의에서 "예를 들어", "e.g." 및 "예시적인"의 문구들은 비제한적이며 일반적으로 "제한이 아닌 예시의 방법에 의해", "예시적이고 제한적이지 않은" 등과 같은 의미이다.
이하에서 사용될 것처럼, "및/또는"은 "및/또는"에 연결된 리스트에서 어떠한 하나 또는 이상을 의미한다. 예로서, "x 및/또는 y"는 3개의 구성 세트 {(x), (y), (x, y)}의 어느 구성을 의미한다. 즉, "x 및/또는 y"는 "x 및 y의 하나 또는 전체"를 의미한다. 다른 예에서, "x, y 및/또는 z"는 7개의 구성 세트 {(x), (y), (z), (x, y), (x, z), (y, z), (x, y, z)}의 어느 구성을 의미한다. 즉, "x, y 및/또는 z"는 "x, y 및 z의 하나 또는 이상"을 의미한다.
여기서 사용된 용어는 단지 특정 예시들을 설명하기 위한 목적인 것이며, 본 개시의 제한을 의도한 것이 아니다. 여기서 사용된 것처럼, 단수 형태들은 문맥이 명확하게 그렇지 않음을 나타내지 않는 이상, 역시 복수 형태를 포함하도록 의도된 것이다. 본 명세서에서 "포함한다", "구비한다", "포함하는", "구비하는", "갖는다", "갖는"의 용어들은 언급된 특성, 숫자, 단계, 동작, 구성 및/또는 부품의 존재를 명시하는 것이나, 하나 또는 이상의 다른 특성, 숫자, 단계, 동작, 구성, 부품 및/또는 그들의 그룹의 존재나 추가를 배제하는 것이 아니다.
제 1, 제 2 등의 용어들이 여기서 다양한 구성들을 설명하기 위해 사용될 수 있으나, 이러한 구성들은 이러한 용어에 의해 제한되지 않아야 함이 이해될 것이다. 이러한 용어들은 단지 하나의 구성을 다른 구성과 구분하기 위해 사용된다. 따라서, 예를 들어, 아래에서 논의될 제 1 구성, 제 1 부품 또는 제 1 부분은 본 개시로부터 벗어남이 없이 제 2 구성, 제 2 부품 또는 제 2 부분으로 통칭될 수 있다. 유사하게, "상부", "하부", "측부" 등과 같은 다양한 공간적인 용어들은 하나의 구성을 다른 구성으로부터 상대적인 방식에서 구별하기 위해 사용될 수 있다. 그러나, 예를 들어, 반도체 디바이스가 그 "상부" 면이 수평 방향을 향하고, 그 "측부" 면이 수직 방향으로 향하도록 옆으로 회전될 수 있는 것과 같이, 부품들은 본 개시로부터 벗어남이 없이 다양한 방식으로 지향될 수 있다.
결합된, 연결된, 부착된 등과 같은 용어들은 명시적으로 다르게 지칭되지 않는 이상 직접 및 간접(예를 들어, 중간개재 구성을 구비)적인 결합, 연결, 부착 등을 포함한다. 예를 들어, 구성 A가 구성 B에 결합되면, 구성 A는 구성 B에 중간 신호 배선 구조를 통해 간접적으로 결합될 수 있고, 구성 A는 구성 B에 직접적으로 결합(예를 들어, 직접적으로 부착, 직접적으로 솔더링, 금속 대 금속 본딩으로 부착 등)될 수 있다.
도면에서, 구조들, 층들, 영역들 등(예를 들어, 절대적 및/또는 상대적 차원들)은 설명의 명확성을 위해 과장될 수 있다. 이러한 차원들은 일반적으로 예시적인 구현예를 나타내지만, 제한되지 않는다. 예를 들어, 구조 A가 영역 B에 비해 더 큰 것으로 도시되면, 이것은 예시적인 구현예를 일반적으로 나타내는 것이지만, 다르게 설명되지 않는 한, 구조 A는 일반적으로 구조 B에 비해 더 클 것이 요구되지 않는다. 추가적으로, 도면에서, 유사한 도면부호들은 설명을 통해 유사한 구성들을 언급할 수 있다.
본 개시의 다양한 양태는 본 기술 분야에서 통상의 지식을 가진 사람에 의해 용이하게 실시될 수 있도록, 수반하는 도면을 참조하여 상세하게 설명될 것이다.
도 1은 본 개시의 다양한 양태에 따라, 반도체 디바이스를 제조하는 예시적인 방법 100의 플로우 다이어그램을 도시한다. 도 2a 내지 도 2j는 도 1의 예시적인 방법 100에 따른 제조 동안 예시적인 반도체 디바이스의 단면도를 도시한다. 후술하는 논의는 도 1 및 도 2a 내지 도 2j를 함께 전반적으로 참조할 것이다.
도 1을 참조하면, 반도체 디바이스를 제조하는 예시적인 방법 100은 (S1) 제 1 서스트르레이트를 형성하고, (S2) 제 1 금속 필러를 형성하고, (S3) 제 1 반도체 다이를 부착하고, (S4) 제 1 인캡슐레이팅 물질을 형성하고, (S5) 제 1 박화(thinning)을 수행하고, (S6) 제 2 금속 필러를 형성하고, (S7) 제 2 반도체 다이를 부착하고, (S8) 제 2 인캡슐레팅 물질을 형성하고, (S9) 제 2 박화를 수행하고, (S10) 제 2 서브스트레이트를 형성하고, (S11) 중간연결 구조(interconnection structures)를 부착하고, (S12) 싱귤레이팅하는 것을 포함할 수 있다. 도 1에 도시된 예시적인 방법 100의 다양한 블록(또는 단계, 스테이지, 공정 등)들은 도 2a 내지 도 2j를 참조하여 설명될 것이다.
도 1 및 도 2a의 예시적인 구조(200a)를 참조하면, 예시적인 방법 100은 블록 S1에서, 캐리어(105)를 형성(또는 구비, 수신 등)하고 캐리어(105) 상에 제 1 서브스트레이트(110)를 형성하는 것을 포함한다. 캐리어(105)는 다양한 특성의 어느 것도 포함할 수 있고, 비제한적인 예시들이 여기서 제공된다. 캐리어(105)는 예를 들어, 하나의 반도체 디바이스(또는 패키지)를 위한 캐리어를 포함할 수 있고, 또는 예를 들어, 어떠한 수량의 반도체 디바이스(또는 패키지)가 그 상부에 형성되는 웨이퍼 또는 패널을 포함할 수 있다. 캐리어(105)는 또한 예를 들어, 글래스 웨이퍼 또는 패널 금속 웨이퍼 또는 패널, 세라믹 웨이퍼 또는 패널, 플라스틱 웨이퍼 또는 패널 등을 포함할 수 있다.
예시적인 시나리오에서, 캐리어(105)는 그 상부에 이미 형성된 제 1 서브스트레이트(110)와 함께 수신될 수 있다. 이러한 시나리오에서, 제 1 서브스트레이트(110)는 블록 S1에서 형성될 필요가 없다. 다른 예시적인 시나리오에서, 캐리어(105)는 그 상부에 형성된 제 1 서브스트레이트(110)(또는 그 일부)를 구비하지 않은 채 수신될 수 있고, 블록 S1은 그 상부에 제 1 서브스트레이트(110)(또는 잔존하는 영역)을 형성하는 겻을 포함할 수 있다. 제 1 서브스트레이트(110)는 또한 인터포저로서 여기서 언급될 수도 있음을 주지하여야 한다.
예시적인 시나리오에서, 캐리어(105)는 그 상부에 이미 형성된 제 1 서브스트레이트(110)와 함께 수신될 수 있다. 이러한 시나리오에서, 제 1 서브스트레이트(110)는 블록 S1에서 형성될 필요가 없다. 다른 예시적인 시나리오에서, 캐리어(105)는 그 상부에 형성된 제 1 서브스트레이트(110)(또는 그 일부)를 구비하지 않은 채 수신될 수 있고, 블록 S1은 그 상부에 제 1 서브스트레이트(110)(또는 잔존하는 영역)을 형성하는 것을 포함할 수 있다. 제 1 서브스트레이트(110)는 또한 인터포저로서 여기서 언급될 수도 있음을 주지하여야 한다.
블록 S1은 예를 들어, 다양한 수량의 유전층 및 도전층(예를 들어, 신호 재배선층, 패드층, 도전성 비아, 언더범프 금속화(underbump metallization) 등))을 갖는 제 1 서브스트레이트(110)를 형성하는 것을 포함할 수 있다. 예시적인 구현예에서, 제 1 서브스트레이트(110)는 캐리어(105) 상에 형성될 수 있는 신호 배선층(112), 유전층(111) 및 패드(또는 비아)층(113)을 포함한다.
여기서 재배선층, 배선층, 도전층, 트레이스층(trace layer) 등으로서도 언급될 수 있는 신호 배선층(112)은 다양한 금속(예를 들어, 구리, 알루미늄, 니켈, 철, 은, 금, 티타늄, 크롬, 텅스텐, 팔라듐, 그 조합, 그 합금, 그 등가물 등)의 어느 것을 포함할 수 있으나, 본 개시의 범위는 그에 제한되지 않는다.
블록 S1은 여기서 제시되는 다양한 방식의 어느 것으로 신호 배선층(112)을 형성하는 것을 포함할 수 있고, 그 비제한적인 예시가 여기서 제공된다. 예를 들어, 블록 S1은 다양한 공정(예를 들어, 전해 도금, 무전해 도금, 화학적 기상 증착(CVD), 금속 유기 화학적 기상 증착(MOCVD), 스퍼터링 또는 물리적 기상 증착(PVD), 원자층 증착(ALD), 플라스마 증착, 프린팅, 스크린 프린팅, 리소그래피 등)의 어느 하나 이상을 이용하여 신호 배선층(112)을 형성하는 것을 포함할 수 있다. 신호 배선층(112)은 예를 들어, 캐리어(105) 상에, 또는 중간개재(intervening) 유전층 상 등에 직접 형성될 수 있다.
다양한 예시적인 시나리오에서, 예를 들어 신호 배선층(112)은 전해도금될 수 있고, 블록 S1은 신호 배선층(112)를 전해도금하기에 앞서 하나 이상의 시드층을 형성하는 것을 포함할 수 있다. 예를 들어, 비록 도 2a에 도시되지 않았지만, 블록 S1은 캐리어(105)의 상면 상에 하나 이상의 시드층을 형성하는 것을 포함할 수 있다. 이러한 시드층은 다양한 물질의 어느 것도 포함할 수 있다. 예를 들어 시드층은 구리를 포함할 수 있다. 또한, 예를 들어, 시드층은 다양한 금속(예를 들어, 은, 금, 알루미늄, 텅스텐, 티타늄, 니켈, 몰리브뎀 등)의 어느 것의 하나 이상의 층을 포함할 수 있다. 시드층은 다양한 기법(예를 들어, 스퍼터링 또는 다른 물리적 기상 증착(PVD) 기법, 화학적 기상 증착(CVD), 무전해 도금, 전해 도금 등)의 어느 것을 사용하여 형성될 수 있다. 시드층은 예를 들어, 후속하는 전해도금 공정 동안 사용될 수 있다.
다양한 예시적인 구현예에서, 캐리어(105)는 그 상부에 산화 및/또는 질화층(또는 다른 유전 물질)을 갖도록 구비(또는 형성)될 수 있고, 이 경우 블록 105은 서브스트레이트(110)를 형성하기에 앞서 이러한 층을 제거하고, 이러한 층 상에 서브스트레이트(110)를 형성하고, 서브스트레이트(110)를 형성하기에 앞서 캐리어(105) 상에 다른 층을 형성하는 것 등을 포함할 수 있음을 주지하여야 한다.
유전층(111)은 예를 들어, 무기 유전 물질(예를 들어, Si3N4, SiO2, SiON, SiN, 산화물, 질화물, 그 조합 그 등가물 등) 및/또는 유기 유전 물질(예를 들어, 폴리머, 폴리이미드(PI), 벤조사이클로부텐(BCB), 폴리벤조올사졸(PBO), 비스말레이미드 트라이진(BT), 몰딩 물질, 페놀릭 레진, 에폭시, 실리콘, 아크릴레이트 폴리머, 그 조합, 그 등가물 등)의 다양한 유전 물질의 어느 것의 하나 이상을 포함할 수 있으나, 본 개시의 범위는 그에 제한되지 않는다.
블록 S1은 다양한 공정(예를 들어, 스핀 코팅, 스프레이 코팅, 프린팅, 신터링, 열적 산화, 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 원자층 증착(ALD), 저압 화학적 기상 증착(LPCVD), 플라스마 향상 화학적 기상 증착(PECVD), 플라스마 기상 증착(PVD), 시트 라미네이션, 증착 등)의 어느 하나 이상을 사용하여 유전층(111)을 형성하는 것을 포함할 수 있으나, 본 개시의 범위는 그에 제한되지 않는다.
블록 S1 은 예를 들어, 유전층(111)을 패터닝하는 것, 예를 들어, 여기서 논의된 다양한 도전층(예를 들어, 신호 배선층(112), 다른 신호 배선층, 도전층, 패드층 등)의 다양한 영역을 노출시키는 개구를 형성하는 것을 포함할 수 있다. 예를 들어, 블록 S1은 개구를 절삭(ablating)(예를 들어, 레이저 절삭을 이용, 기계적 절삭을 이용, 에칭을 이용 등)하는 것을 포함할 수 있다. 또한, 예를 들어, 블록 S1은 원하는 개구를 갖는 유전층(111)을 근본적으로 형성(예를 들어, 증착 등)하는 것을 포함할 수 있다.
여기서 패드, 비아, 트레이스, 랜드, 본드 패드층, 도전층, 트레이스층 등으로 언급될 수도 있는 패드(또는 비아)층(113)은 다양한 물질(예를 들어, 구리, 알루미늄, 니켈, 철, 은, 금, 티타늄, 크롬, 텅스텡, 팔라듐, 그 조합, 그 합금, 그 등가물 등)의 어느 것을 포함할 수 있으나, 본 개시의 범위를 그에 한정하지 않는다.
블록 S1은 다양한 방법의 어느 것으로 패드(또는 비아)층(113)을 형성하는 것을 포함할 수 있고, 그 비제한적인 예시가 여기서 제공된다. 예를 들어, 블록 S1은 다양한 공정(예를 들어, 전해 도금, 무전해 도금, 화학적 기상 증착(CVD), 금속 유기 화학 기상 증착(MOCVD), 스퍼터링 또는 물리적 기상 증착(PVD), 원자층 증착(ALD), 플라스마 기상 증착, 프린팅, 스크린 프린팅, 리소그래피 등)의 어느 하나 이상을 이용하여 패드층(113)을 형성하는 것을 포함할 수 있으나, 본 개시의 범위를 그에 제한하는 것은 아니다. 블록 S1은 예를 들어, 유전층(111) 등의 영역들 상에 유전층(111)에서 개구에 의해 노출된 신호 배선층(112)의 영역들 상에 패드층(113)을 형성하는 것을 포함할 수 있다.
신호 배선층(112) 또는 여기서 언급된 어느 도전층과 함께로서, 블록 S1은 패드(또는 비아)층(113)을 형성하는 단계의 일부로서 하나 이상의 시드층을 형성(예를 들어, 패드층(113) 등을 전해도금하기에 앞서)하는 것을 포함할 수 있다. 예를 들어, 도 2a에 도시되지 않았지만, 블록 S1은 신호 배선층(112)의 상면 상에, 유전층(111) 등의 상면 및/또는 개구면 상에 하나 이상의 시드층을 형성하는 것을 포함할 수 있다.
비록 도전층 및 유전층의 세트가 도면에 도시되지 않았지만, 블록 S1은 어떠한 수량 의 이러한 도전 및/또는 유전층을 갖도록 제 1 서브스트레이트(110)를 형성하는 것을 포함할 수 있음을 주지하여야 한다.
여기서 언급된 것처럼, 캐리어(105)는 실리콘(또는 다른 반도체) 웨이퍼를 포함할 수 있다. 이러한 경우, 신호 배선층(112), 유전층(111), 및 패드(또는 비아)층(113)은 반도체 웨이퍼 제조 공정(예를 들어, 웨이퍼 제조 설비 등)에서 형성될 수 있다. 또한, 예를 들어, 어느 또는 모든 이러한 층은 예를 들어, 패키징 공정에 대해 입력으로서 반도체 웨이퍼를 수신할 수 있는 패키징 공정(예를 들어, 반도체 디바이스 패키징 설비 등)에서 형성될 수 있다.
예시적인 방법 100의 어느 다양한 단계에서, 캐리어(105)의 적어도 일부(및 일부 예시적인 구현예에서, 캐리어 전체)는 제거될 수 있다. 이러한 제거는 다양한 방법(예를 들어, 캐리어(105)의 후면 또는 그 일부를 기계적으로 그라인딩하는 것에 의해, 캐리어(105)의 후면 또는 그 일부를 화학적 에칭하는 것에 의해, 화학적/기계적 평탄화(CMP)를 수행하는 것에 의해 등)의 어느 것으로 수행될 수 있다. 다른 예시적인 구현예에서, 캐리어(105) 또는 그 일부는 필링(peeling), 풀링(pulling), 전단가공(shearing) 등에 의해 제거될 수 있다. 따라서, 본 개시의 범위는 캐리어(105)의 전체 또는 일부를 제거하는 어떠한 특정 방법에 의해 제한되어서는 안된다. 비록 캐리어(105)가 도면에서 얇은 층으로서 전반적으로 도시되어 있으나, 캐리어(105)는 그것이 박화 및/또는 제거될 때까지 상대적으로 두꺼울(예를 들어, 패키징 공정의 다양한 스테이지 동안 구조적 서포트를 제공) 수 있음을 주지하여야 한다.
일반적으로, 블록 S1은 캐리어(105) 및/또는 제 1 서브스트레이트(110)를 형성(또는 구비 또는 수신)하는 것을 포함할 수 있다. 따라서, 본 개시의 범위는 어떠한 특정 캐리어, 서브스트레이트의 특징에 의해 또는 이러한 캐리어 또는 서브스트레이트를 형성하는 어떠한 특정 방법의 특징에 의해 제한되어서는 안된다.
도 1 및 도 2b의 예시적인 구조(200b)를 참조하면, 예시적인 방법(100)은 블록 S2에서, 제 1 금속(또는 도전) 필러, 또는 그 복수를 형성하는 것을 포함할 수 있다. 제 1 금속 필러(120)는 예를 들어, 제 1 서브스트레이트(110) 상에(예를 들어, 그 패드층(113) 상에, 그 신호 배선층(112) 상에 등) 형성될 수 있다.
예시적은 구현예에서, 블록 S2는 제 1 서브스트레이트(110)의 패드층(113)(또는 재배선층(112))으로부터 수직으로 연장되도록 제 1 금속 필러(120)를 형성하는 것을 포함할 수 있다 이러한 형성은 여기서 제공되는 다양한 방법, 비제한적인 예시들에서 이루어질 수 있다.
예시적인 구현예에서, 블록 S2는 예를 들어, 패드층(113)(예를 들어, 블록 S1에서 형성되거나 수신된 것과 같이)의 각 상호연결 패드 상에 또는 다른 도전층 영역 상에 제 1 금속 필러(120)를 형성하는 것을 포함할 수 있다. 여기서 논의된 것처럼, 각 상호연결 패드는 예를 들어, 다양한 도전 물질(예를 들어, 구리, 알루미늄, 은, 금, 니켈, 그 합금 등)의 어느 것을 포함할 수 있다. 각 연결 패드는 예를 들어, 유전층(111) 또는 다른 유전층에서 개구를 통해 노출될 수 있다. 유전층(111)은 예를 들어, 각 상호연결 패드의 측면들 및/또는 각 상호연결 패드의 상면의 외주를 커버할 수 있다.
예시적인 구현예에서, 언더-범프 금속화(UBM) 구조(110a)는 형성될 수 있고, 제 1 금속 필러(120)가 이후 상부에 형성될 수 있다. UBM 구조(110a)는 또한 여기서 필러 시드층(110a)으로서 언급될 수 있다.
예시적인 구현예에서, 블록 S2(또는 블록 S1)는 유전층(111)이 상부 및/또는 유전층(111)에서 개구를 통해 노출된 패드층(112)의 각 상호연결 패드의 영역의 상부에 UBM 구조(110a)의 UBM 시드를 형성하는 것을 포함할 수 있다 UBM 시드는 예를 들어, 다양한 도전 물질(예를 들어, 구리, 금, 은, 금속 등)의 어느 것을 포함할 수 있다. UBM 시드층은 다양한 방법(예를 들어, 스퍼터링, 무전해 도금, 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 플라스마 기상 증착 등)의 어느 것으로 형성될 수 있다.
블록 S2는 예를 들어, UBM 구조(110a)의 하나 이상의 UBM 층 및/E는 제 1 금속 필러(120)(또는 다른 상호연결 구조)가 형성되는 영역(또는 볼륨)을 정의하기 위해 UBM 시드의 상부에 마스크(또는 템플릿)을 형성하는 것을 포함할 수 있다. 예를 들어, 마스크는 포토레지스트(PR) 물질 또는 다른 물질을 포함할 수 있고, UBM층 및/또는 제 1 금속 필러(120)가 형성되는 영역 이외의 영역을 커버하도록 패턴될 수 있다. 블록 S2는 그리고 나서 예를 들어, 마스크를 통해 노출된 UBM 시드층 상에 하나 이상의 UBM을 형성하는 것을 포함할 수 있다. UBM층은 다양한 물질(예를 들어, 티타늄, 크롬, 알루미늄, 티타늄/텅스텐, 티타늄/니켈, 구리, 그 합금 등)의 어느 것을 포함할 수 있다. 블록 S2는 다양한 방법(예를 들어, 전해도금, 스퍼터링, 무전해 도금, 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 플라스마 기상 증착 등)의 어느 것으로 UBM 시드층 상에 UBM층을 형성하는 것을 포함할 수 있다.
블록 S2는 이후, 예를 들어, UBM 구조(110a)(또는 필러 시드층) 상에 제 1 금속 필러(120)(또는 포스트 또는 다른 상호연결 구조)를 형성하는 것을 포함할 수 있다 제 1 금속 필러(120)는 다양한 특성들의 어느 것을 포함할 수 있다. 예를 들어, 제 1 금속 필러(120)는 원통 형상, 타원 기둥 형상, 사각 기둥 형상 등일 수 있다. 제 1 금속 필러(120)는 예를 들어, 도전층에 대해 여기서 언급된 물질의 어느 것을 포함할 수 있다. 예시적인 구현예에서, 제 1 금속 필러(120)는 구리(예를 들어, 순수 구리, 일부 불순물을 갖는 구리 등), 구리 합금 등을 포함할 수 있다. 예시적인 구현예에서, 블록 S2(또는 예시적인 방법 100의 다른 블록)은 제 1 금속 필러(120) 상에 솔더 캡(또는 돔)을 형성하는 것을 또한 포함할 수 있다. 블록 S2는 다양한 방법(예를 들어, 전해 도금, 무전해 도금, 화학적 기상 증착(CVD), 금속 유기 화학적 기상 증착(MOCVD), 스퍼터링 또는 물리적 기상 증착(PVD), 원자층 증착(ALD), 플라스마 증착, 프린팅, 스크린 프린팅, 리소그래피 등)의 어느 것으로 제 1 금속 필러(120)를 형성하는 것을 포함할 수 있으나, 본 개시의 범위는 그에 제한되지 않는다.
제 1 금속 필러(120)를 형성한 이후, 만약 마스크가 사용되었다면, 블록(S2)은 마스크를 벗겨내거나 제거하는 것(예를 들어, 화학적 스트리핑, 에싱 등)을 포함할 수 있다. 추가적으로, 블록 S2은 UBM 시드층의 적어도 일부를 제거(예를 들어, 제 1 금속 필러(120)에 의해 커버되지 않은 적어도 일부)(화학적 에칭 등에 의해))하는 것을 포함할 수 있다. UBM 시드층의 에칭 동안, UBM층의 하부의 적어도 UBM 시드층의 측부 가장자리 영역은 예를 들어 에칭될 수 있다. 이러한 에칭은 예를 들어, 제 1 금속 필러(120) 및 UBM 구조(110a)의 UBM층의 하부에 언더컷을 유발할 수 있다.
도 1 및 도 2c의 예시적인 구조를 참조하면, 예시적인 방법 100은 블록 S3에서, 제 1 서브스트레이트(110)의 상면(또는 일부) 상에 제 1 반도체 다이(130)를 부착하는 것을 포함할 수 있다. 제 1 반도체 다이(130)는 예를 들어, 액티브측(131)(예를 들어, 반도체가 그 상부에 전반적으로 형성된)이 제 1 서브스트레이트(110)를 향하고, 액티브측(131)의 반대인 인액티브측이 제 1 서브스트레이트(110)로부터 멀어지도록 향하는 방식으로 배열될 수 있다. 액티브측(131)은 또한 도전측(예를 들어, 다이의 반도체 회로에 전기적으로 연결된 다이 본드 패드를 포함하는)으로 언급될 수 있고, 인액티브측은 또한 비도전측(또는 비패턴측)으로서 언급될 수 있음을 주지하여야 한다. 예를 들어, 도 2c에 도시된 것처럼, 반도체 다이(130)의 하측은 도전성 범프(132)(예를 들어, C4 범프, 마이크로범프, 금속 폴리, 도전성 볼 등)로 패드층(112)의 상호연결 패드에 부착된다. 블록 S3는 다양한 방법(예를 들어, 매스 리플로우, 열압착 본딩, 직접적인 금속대 금속 금속간화합물 본딩, 레이저 솔더링, 도전성 에폭시 본딩 등)의 어느 것으로 제 1 서브스트레이트(110)의 상측에 제 1 반도체 다이(130)를 부착하는 것을 포함할 수 있다.
제 1 반도체 다이(130)는 예를 들어, 서브스트레이트(110) 상에서 중앙에 있을 수 있으나, 또한 수평적으로 오프셋될 수도 있다. 예를 들어, 다수의 반도체 다이(130)가 동일하게 패키지된 반도체 디바이스에 포함되기 위한 서브스트레이트(110)에 부착될 수 있다.
반도체 다이(130)는 예를 들어, 서브스트레이트(110)에 부착된 때, 제 1 금속 필러(120)에 비해 더 크거나, 제 1 금속 필러(120)에 비해 더 짧거나, 또는 제 1 금속 필러(120)와 전체적으로 동일한 높이일 수 있다. 여기서 논의된 것처럼, 반도체 다이(130) 및/또는 제 1 금속 필러(120)의 상부는 방법 100의 다양한 단계 중 어느 것에서 평탄화될 수 있다.
제 1 반도체 다이(130)(여기서 논의된 제 2 반도체 다이(160)과 함께로서)는 다양한 회로 특성들의 어느 것을 포함할 수 있다. 예를 들어, 제 1 반도체 다이(130)는 중앙 처리 장치(CPUs), 디지털 신호 프로세서(DSPs), 네트워크 프로세서, 전력 매니지먼트 유닛, 오디오 프로세서, PF 회로, 무선 베이스밴드 시스템 온 칩(SoC) 프로세서, 센서, 전기 회로, 응용 주문형 집적회로(application specific integrated circuits, ASICs), 휘발성 및/또는 비휘발성 메모리 등과 같은 전기 회로를 포함할 수 있다.
도 1과 도 2d의 예시적인 구조(200d)를 참조하면, 예시적인 방법 100은 블록 S4에서, 제 1 인캡슐레이팅 물질(140)을 형성하는 것을 포함할 수 있다. 블록 S4는 다양한 방법의 어느 것으로 제 1 인캡슐레이팅 물질(140)(또는 인캡슐런트)를 형성하는 것을 포함할 수 있다.
제 1 인캡슐런트 물질(140)은 다양한 인캡슐레이팅 또는 몰딩 물질(예를 들어, 레진, 폴리머, 폴리머 복합 물질, 필러를 갖는 폴리머, 에폭시 레진, 필러를 갖는 에폭시 레진, 필러를 갖는 에폭시 아크릴레이트, 실리콘 레진, 그 조합, 그 등가물 등)의 어느 것을 포함할 수 있다. 제 1 인캡슐런트 물질(140)은 또한 예를 들어, 여기서 논의된 유전 물질(예를 들어, 유전층(111)에 관해서 등)의 어느 것을 포함할 수 있다.
블록 S4는 다양한 방식(예를 들어, 압착 몰딩, 트랜스퍼 몰딩, 액체 인캡슐런트 몰딩, 진공 라미네이션, 페이스트 프린팅, 필름 어시스트 몰딩 등)의 어느 것으로 제 1 인캡슐레이팅 물질(140)를 형성하는 것을 포함할 수 있다. 또한, 예를 들어, 블록 S4는 그 예시가 여기서 제공(예를 들어, 유전층(111)을 형성하는 것과 관련 등)된 유전층을 형성하는데 사용될 수 있는 다양한 방법들의 어느 것을 사용하여 제 1 인캡슐레이팅 물질(140)를 형성하는 것을 포함할 수 있다.
도 2d에 도시된 것과 같이, 제 1 인캡슐레이팅 물질(140)은 서브스트레이트(110)의 상측(예를 들어, 서브스트레이트(110)의 상측에 노출된 어떠한 유전 및/또는 도전층) 을 커버할 수 있다. 제 1 인캡슐레이팅 물질(140)은 또한 제 1 반도체 다이(130)(또는 그 다수) 및/또는 제 1 금속 필러(120)의 측부(또는 그 다수)를 전체로서 또는 부분적으로서 커버할 수 있다. 제 1 인캡슐레이팅 물질(140)은 제 1 반도체 다이(130) 및/또는 제 1 금속 필러(120)의 상측을 또한 커버할 수 있다. 비록 여기서의 도 2d 및 다른 도면들은 단지 제 1 서브스트레이트(130)의 상측만을 커버하는 제 1 인캡슐레이팅 물질(140)을 도시하였지만, 제 1 인캡슐레이팅 물질(140)은 또한 제 1 서브스트레이트(110)의 측부를 커버(예를 들어, 웨이퍼 또는 패널 또는 다른 서브스트레이트 세트로부터 제 1 서브스트레이트(130)의 후속하는 분리)할 수 있음이 이해되어야 한다.
제 1 인캡슐레이팅 물질(140)은 또한 제 1 반도체 다이(130)를 언더필할 수 있고, 및/또는 제 1 인캡슐레이팅 물질(140)로부터 분리된 언더필이 제 1 반도체 다이(130)의 부착 동안 및/또는 이후 적용될 수 있다. 예를 들어, 이러한 언더필은 예를 들어, 에폭시, 열가소성 물질, 열 경화성 물질, 폴리이미드, 폴리우레탄, 폴리머 물질, 필드, 필드 에폭시, 필드 에폭시(filled epoxy), 필드 열가소성 물질(filled thermoplastic material), 필드 열 경화성 물질(filled thermally curable material), 필드 폴리이미드(filled polyimide), 필드 폴리우레탄(filled polyurethane), 필드 폴리머 물(filled polymeric material), 플럭싱 언더필, 그 등가물과 같은 다양한 타입들 중 어느 것을 포함할 수 있으나, 그에 제안되지 않는다. 이러한 언더필링은 캐필러리 언더필 프로세스를 이용하고, 미리 적용된 언더필(pre-applied underfill) 등을 이용하여 수행될 수 있다.
도 1과 도 2e의 예시적인 구조 200e를 참조하면, 예시적인 방법 100은 블록 S5에서, 블록 S4에서 인캡슐레이트된 어셈블리를 박화(예를 들어, 제 1 박화 동작 등을 수행)하는 것하는 것을 포함할 수 있다. 예들 들어, 블록 S5는 원하는 두께로 제 1 인캡슐레이팅 물질(140)을 박화(예를 들어, 기계적 그라인딩, 화학적 에칭, 쉐이빙(shaving) 또는 전단가공(shearing), 필링(peeling), 그 어느 조합 등)하는 것을 포함할 수 있다. 도 2e에 도시된 예시적인 구현예에서, 블록 S5는 예를 들어, 제 1 반도체 다이(130)(또는 그 다수) 및/또는 제 2 금속 필러(120)(또는 그 다수)를 박화(예를 들어, 기계적 그라인딩, 화학적 에칭, 쉐이빙(shaving), 필링(peeling), 그 어느 조합 등)하는 것을 포함할 수 있다. 따라서, 반도체 다이(130) 및 제 1 금속 필러(120)의 적어도 각 상면은 제 1 인캡슐레?? 물질(140)의 상면으로부터(또는 그 상에) 노출된다. 비록 예시적인 구현예는 제 1 인캡슐레이팅 물질(140)로부터 노출된 제 1 반도체 다이(130)의 상측을 도시하였지만, 이러한 노출은 필요하지 않음을 주지하여야 한다. 예를 들어, 다양한 구현예에서, 제 1 반도체 다이(130)의 상측을 커버하는 제 1 인캡슐레이팅 물질(140)의 얇은 층은 잔존할 수 있다.
다양한 예시적인 구현예에서, 블록 S1-S5(및/또는 그 결과한 구조)는 2016.08.11.에 출원되고 "Semiconductor Package and Fabricating Method Thereof"로 명칭된 미국 특허 출원 14/823,689에 도시된 전체적으로 유사한 블록들과 어떠한 또는 모든 특성들을 공유할 수 있고, 그 전체는 모든 목적을 위해 그 전체로서 참조로서 여기에 병합된다.
도 1 및 도 2f의 예시적인 구조 200f를 참조하면, 예시적인 방법 100은 블록 S6에서, 제 2 금속 필러(또는 그 다수)를 형성하는 것을 포함할 수 있다. 제 2 금속 필러(150)는 예를 들어, 제 1 금속 필러(120)의 상에 형성(예를 들어, 하나 이상의 중간개재층 등의 상에 직접적으로, 간접적으로)될 수 있다. 또한 예를 들어, 다수의 제 2 금속 필러의 각각은 다수의 제 1 금속 필러(120)의 각각 하나 상에 형성될 수 있다.
예시적인 구현예에서, 블록 S6은 제 1 금속 필러(120)로부터 수직으로 연장되도록 제 2 금속 필러(150)를 형성하는 것을 포함할 수 있다. 이러한 형성은 다양한 방법 중 어느 것으로 수행될 수 있고, 그 비제한적인 예시가 여기서 제공된다. 예를 들어, 블록 S6은 제 1 금속 필러(120)가 블록 S2에서 형성된 것과 동일한 방식으로 제 2 금속 필러(150)를 형성하는 것을 포함할 수 있다. 또한, 예를 들어, 블록 S6은 제 1 금속 필러(120)가 형성된 것과 다른 방식으로 제 2 금속 필러(150)를 형성하는 것을 포함할 수 있다.
예시적인 구현예에서, 블록 S6은 예를 들어, 각 제 1 금속 필러(120) 상(직접적으로 또는 간접적으로)에 제 2 금속 필러(150)를 형성하는 것을 포함할 수 있다. 여기서 논의된 것처럼, 제 1 금속 필러(120)는 예를 들어, 다양한 도전성 물질(예를 들어, 구리, 알루미늄, 은, 금, 니켈, 그 합금 등) 중 어느것을 포함할 수 있다. 제 1 금속 필러(120)(예를 들어, 그 상면, 그 수평면의 상부 영역)은 예를 들어, 제 1 인캡슐레이팅 물질(140)의 상면에서 노출될 수 있다. 제 1 인캡슐레이팅 물질(140)은 예를 들어, 제 1 금속 필러(120)의 수평 측면의 하부 영역 또는 전체를 커버할 수 있고 및/또는 제 1 금속 필러(120)의 상면의 외주를 커버할 수 있다.
예시적인 구현예에서, 블록 S6은 제 1 금속 필러(120)의 상면 상에 직접적으로 제 2 금속 필러(150)를 형성하는 것을 포함할 수 있다. 제 2 금속 필러(150)의 수평 및/또는 수직 치수(및/또는 형상)는 각 제 1 금속 필러(120)의 수평 및/또는 수직 치수와 매칭될 수 있으나, 반드시 그럴 필요는 없다. 예를 들어, 제 2 금속 필러(150)는 제 1 금속 필러(120)의 그것에 비해 작거나 큰 수평 및/또는 수직 치수를 포함할 수 있다.
다른 예시적인 구현예에서, 언더-범프 금속화(UBM) 구조(또는 인터페이스층 구조)는 제 1 금속 필러(120) 상에 형성될 수 있고, 제 2 금속 필러(150)는 이후 UBM 구조 상에 형성될 수 있다. 만약 형성되었다면, 블록 S6은 블록 S2에서 형성될 수 있는 UBM 구조(110a)에 관해 여기서 논의된 것과 동일한 방법으로 예를 들어 동일하거나 유사한 마스킹 프로세스, 금속 형성 프로세스, 마스킹 및/또는 금속 제거 프로세스 등을 사용하여, 이러한 UBM 구조(또는 인터페이스층 구조)를 형성하는 것을 포함할 수 있다.
제 2 금속 필러(150)는 다양한 특성들을 포함할 수 있다. 예를 들어, 제 2 금속 필러(150)는 원통 형상, 타원형 원통 형상, 직사각 기둥 형상 등일 수 있다. 제 2 금속 필러(150)는 예를 들어, 평평한 상부(및/또는 하부) 단부, 오목한 상부(및/또는 하부) 단부, 또는 볼록한 상부(및/또는 하부) 단부를 포함할 수 있다. 제 2 금속 필러(150)는 예를 들어, 제 1 금속 필러(120) 등과 관련하여, 도전층에 관해 여기서 논의된 물질들의 어느 것을 포함할 수 있다. 예시적인 구현예에서, 제 2 금속 필러(150)는 구리(예를 들어, 순수 구리, 일부 불순물을 갖는 구리 등), 구리 합금 등을 포함할 수 있다. 예시적인 구현예에서, 블록 S6(또는 예시적인 방법 100의 다른 블록)은 제 2 금속 필러(150) 상에 솔더캡(또는 돔) 또는 다른 금속의 층을 형성하는 것을 포함할 수 있다. 블록 S6은 다양한 방법(예를 들어, 전해 도금, 무전해 도금, 화학적 기상 증착(CVD), 금속 유기 화학적 기상 증착(MOCVD), 스퍼터링 또는 물리적 기상 증착(PVD), 원자층 증착(ALD), 플라스마 증착, 프린팅, 스크린 프린팅, 리소그래피 등)의 어느 것으로 제 2 금속 필러(150)를 형성하는 것을 포함할 수 있으나, 본 개시의 범위는 그에 제한되지 않는다.
여기서 논의된 것처럼, 제 2 금속 필러(150)(또는 그 다수)는 각 제 1 금속 필러와 정확하게 정렬될 수 있으나, 이러한 정렬은 또한 오정렬(예를 들어, 제조 오차에 대한 또는 그로 인한 설계에 의해)될 수 있다. 따라서, 제 2 금속 필러(150)와 제 1 금속 필러(120)사이의 표면 불균일(예를 들어, 단차, 급커브 등)이 있을 수 있다. 여기서 논의된 것처럼, 제 2 금속 필러(150)는 제 1 금속 필러(120)로부터 수평적으로 어긋날 수 있기 때문에 제 2 금속 필러(150)와 제 1 금속 필러(120)의 사이의 직접적인 수직 오버랩(예를 들어, 제 2 금속 필러(150)와 제 1 금속 필러(120)를 전기적으로 연결하는 신호 배선 구조를 형성)이 없을 수 있다.
여기서 논의된 것처럼, 제 2 금속 필러(150)는 다양한 높이(또는 수직) 치수의 어느 것을 갖도록 형성될 수 있다. 예를 들어, 블록 S6은 제 2 필러(150)를 원하는 최종 높이에 비해 큰 높이를 갖도록(예를 들어, 제조 오차 등을 보상하기 위해) 형성하는 것을 포함할 수 있다. 또한 예를 들어, 블록 S6은 제 2 금속 필러(150)를 제 2 반도체 다이의 예상되는 높이이거나 또는 그보다 큰 높이를 갖도록 형성하는 것을 포함할 수 있다.
도 1 및 도 2g를 참조하면, 예시적인 방법 100은 블록 S7에서, 제 1 반도체 다이(130)의 상측(또는 일부)에 대해 제 2 반도체 다이(160)(또는 그 다수)를 부착하는 것을 포함할 수 있다. 블록 S7은 예를 들어, 블록 S3과 어떠한 또는 모든 특성들을 공유할 수 있다.
예시적인 구현예에서, 제 2 반도체 다이(160)는 예를 들어, 반도체 다이(160)의 액티브측(161)이 제 1 반도체 다이(130)로부터 멀어지도록 향하고, 반도체 다이(160)의 인액티브측이 제 1 반도체 다이(130)를 향하도록 하는 방식으로 배열될 수 있다. 예를 들어, 제 1 및 제 2 반도체 다이(130, 160)의 각 인액티브측은 서로 대면할 수 있다. 제 2 반도체 다이(160)는 예를 들어, 제 1 반도체 다이(130)의 상부에서 중앙에 있을 수 있다. 제 2 반도체 다이(160)는 예를 들어, 제 1 반도체 다이(130)의 크기에 비해 동일하거나, 보다 작거나 또는 보다 큰 크기를 가질 수 있다. 여기서 논의된 것처럼, 제 2 반도체 다이(160)는 제 1 반도체 다이(130)에 비해 상대적으로 수평적으로 어긋날 수 있다. 또한, 하나 이상의 제 1 반도체 다이(130)(동일하거나 다른 타입의) 및 하나 이상의 제 2 반도체 다이(동일하거나 다른 타입의)가 있을 수 있다.
제 2 반도체 다이(160)(여기서 논의된 제 1 반도체 다이(130)을 구비하는)는 다양한 회로 특성들의 어느 것을 포함할 수 있다. 예를 들어, 제 2 반도체 다이(160)는 중앙 처리 장치(CPUs), 디지털 신호 프로세서(DSPs), 네트워크 프로세서, 전력 매니지먼트 유닛, 오디오 프로세서, PF 회로, 무선 베이스밴드 시스템 온 칩(SoC) 프로세서, 센서, 전기 회로, 응용 주문형 집적회로(application specific integrated circuits, ASICs), 휘발성 및/또는 비휘발성 메모리 등과 같은 전기 회로를 포함할 수 있다. 예시적인 구현예에서, 제 2 반도체 다이(160)는 제 1 반도체 다이(130)와 동일한 기능을 수행(예를 들어, 둘다 메모리 기능을 수행하고, 둘다 프로세싱 기능을 수행하는 등) 할 수 있다. 다른 예시적인 구현예에서, 제 2 반도체 다이(160)는 제 1 반도체 다이(130)와 다른 기능을 수행할 수 있다. 그러나, 이러한 다른 각 기능들은 보완적(예를 들어, 프로세싱 기능을 수행하는 하나, 메모리 기능을 수행하는 하나, 통신 기능을 수행하는 다른 다이, 센서 기능을 수행하는 다른 다이 등)일 수 있다.
예를 들어, 도 2g에 도시된 것과 같이, 제 2 반도체 다이(160)의 하측은 접착 부재(160a)로 제 1 반도체 다이(130)의 상측에 부착될 수 있다. 접착 부재(160)는 예를 들어, 접착성 페이스트, 액체 접착제의 층, 미리 형성된 양면의 접착 테이프 또는 시트(예를 들어, 다이 어태치 테이프) 등일 수 있다. 접착 부재(160a)는 예를 들어, 제 2 반도체 다이(160)의 하측을 부분적으로 또는 완전히 커버할 수 있다. 접착 부재(160a)는 또한 예를 들어, 제 1 반도체 다이(130)의 상측을 부분적으로 또는 완전히 커버할 수 있다. 예를 들어, 도 2g에는 도시되지 않았지만, 접착 부재(160a)는 제 1 인캡슐레이팅 물질(140)의 상측의 적어도 일부, 예를 들어 제 1 인캡슐레이팅 물질(140)의 상측의 일부는 제 1 반도체 다이(130)의 주변 둘레이고 제 1 반도체 다이(130)에 바로 인접한 제 1 인캡슐레이팅 물질(140)의 상측의 일부를 커버할 수 있다. 접착 부재(160a)는 예를 들어, 제 1 반도체 다이(130) 및 제 2 반도체 다이(160)의 사이의 전기적 연결을 방지하는 유전 물질을 포함할 수 있다. 접착 부재(160a)는 그러나, 열적으로 도전적일 수 있다. 절연 부재(160a)는 다양한 예시적인 구현예에서, 전기적으로 도전적일 수 있음을 주지하여야 한다.
제 2 반도체 다이(160)는 예를 들어, 제 1 반도체 다이(130)에 부착되었을 때, 제 2 금속 필러(150)에 비해 크고, 제 2 금속 필러(150)에 비해 작고, 또는 전반적으로 제 2 금속 플러(150)와 동일한 높이일 수 있다. 예시적인 구현예에서, 제 2 반도체 다이(160)는 상부 방향으로 연장되는 액티브측(161) 상에 도전성 범프(162)(또는 패드, 필러, 볼 다른 중간연결 구조 등)을 포함할 수 있다. 이러한 구현예에서, 제 2 금속 필러(150)의 높이는 적어도 이러한 도전성 범프(162)의 하부 단부만큼 높을 수 있다. 이러한 구성에서, 제 2 금속 필러(150) 및 제 2 반도체 다이(160)의 도전성 범프(162)는 제 2 반도체 다이(160)의 액티브측(161) 상의 액티브 회로에 손상을 주지 않고 평탄화(예를 들어, 블록 S9 등)될 수 있다. 도전성 범프(162), 제 2 반도체 다이(160) 및/또는 제 2 금속 필러(150)의 상부는 방법 100의 다양한 단계 중 어느 것에서 평탄화될 수 있다.
도 1에 명확하게 도시되지 않았지만, 테스팅 동작이 블록 S7에서 제 2 반도체 다이가 부착되기 전에 어셈블리 상에서 수행될 수 있다.
도 1 및 도 2h의 예시적인 구조 200h를 참조하면, 예시적인 방법 100은 블록 S8에서, 제 2 인캡슐레이팅 물질(170)를 형성하는 것을 포함할 수 있다. 블록 S8은 다양한 방법 중 어느 것으로 제 2 인캡슐레이팅 물질(170)(또는 인캡슐런트)를 형성하는 것을 포함할 수 있고, 그 비제한적인 예시가 여기서 제공된다. 블록 S8은 예를 들어, 여기서 논의된 블록 S4와 어떠한 또는 모든 특성들을 공유할 수 있다.
제 2 인캡슐레이팅 물질(170)은 다양한 인캡슐레이팅 또는 몰딩 물질(예를 들어, 레진, 폴리머, 폴리머 복합 물질, 필러를 갖는 폴리머, 에폭시 레진, 필러를 갖는 에폭시 레진, 필러를 갖는 에폭시 아크릴레이트, 실리콘 레진, 그 조합, 그 등가물 등)의 어느 것을 포함할 수 있다. 제 2 인캡슐레이팅 물질(170)은 또한, 예를 들어, 여기서 논의된(예를 들어, 유전층(111) 등에 대해서 등) 유전 물질의 어느 것을 포함할 수 있다. 인캡슐레이팅 물질(170)은 예를 들어, 제 1 인캡슐레이팅 물질(140)과 동일한 물질을 포함할 수 있다. 그러나, 제 2 인캡슐레이팅 물질(170)은 제 1 인캡슐레이팅 물질(140)과 다른 물질, 예를 들어 다른 물리적 특성(예를 들어, 다른 열 팽창 계수(CTE), 탄성 계수, 수축률 등)을 갖는 물질일 수 있음을 주지하여야 한다. 이러한 구현예는 예를 들어, 휨력(예를 들어, 반도체 디바이스의 다양한 구성의 다른 각각의 열 팽창 계수에 의해서 등)을 조율함에 의해 반도체 패키지의 휨을 줄이거나 제거하는데 사용될 수 있다.
블록 S8은 다양한 방법(예를 들어, 압착 몰딩, 트랜스퍼 몰딩, 액체 인캡슐런트 몰딩, 진공 라미네이션, 페이스트 프린팅, 필름 어시스트 몰딩 등)의 어느 것으로 제 2 인캡슐레이팅 물질(170)를 형성하는 것을 포함할 수 있다. 또한, 예를 들어, 블록 S8은 그 예시가 여기서 제공(예를 들어, 유전층(111)을 형성하는 것과 관련 등)된 유전층을 형성하는데 사용될 수 있는 다양한 방법들의 어느 것을 사용하여 제 2 인캡슐레이팅 물질(170)를 형성하는 것을 포함할 수 있다.
도 2h에 도시된 것처럼, 제 2 인캡슐레이팅 물질(170)은 제 1 인캡슐레이팅 물질(140)의 상측을 커버할 수 있다. 제 2 인캡슐레이팅 물질(170)은 또한 제 2 반도체 다이(160)의 측부 및/또는 제 2 금속 필러(150)의 측부를 전체로 또는 부분적으로 커버할 수 있다. 제 2 인캡슐레이팅 물질(170)은 접착 부재(160a)의 수평 및/또는 상측을 추가적으로 커버할 수 있다. 제 2 인캡슐레이팅 물질(170)은 제 2 반도체 다이(160)의 상측(예를 들어, 그 상측 상에 유전층, 그 상측 상에 도전층, 그 상측 상에 도전성 범프 등의 어떠한 또는 전부)을 또한 커버하도록 형성될 수 있다. 도 2h에 도시된 것처럼, 제 2 인캡슐레이팅 물질(170)은 제 2 반도체 다이(160)의 액티브측(161) 상에서 도전성 범프(162)의 수평측을 커버할 수 있고, 한편 도전성 범프(162)의 상부 단부는 노출될 수 있다. 블록 S4에서 형성된 제 1 인캡슐레이팅 물질(140)로서, 제 2 인캡슐레이팅 물질(170)은 다수의 반도체 패키지들을 위한 웨이퍼 또는 패널 레벨에서 동시에 형성될 수 있고, 또는 개별적인 패키지 레벨에서 형성될 수 있다.
제 2 반도체 다이(160) 및 제 1 반도체 다이(130) 또는 제 1 인캡슐레이팅 물질(140)의 사이에 공간(예를 들어, 접착 부재(160a)는 이러한 공간을 전체적으로 채우지 않는 등)이 있는 예시적인 구현예에서, 제 2 인캡슐레이팅 물질(170)은 또한 제 2 반도체 다이(160) 및 제 1 반도체 다이(130) 및/또는 제 2 인캡슐레이팅 물질(140)의 사이에서 제 2 반도체 다이(160)를 언더필할 수 있다.
도 1 및 도 2h를 여전히 참조하면, 예시적인 방법 100은 블록 S9에서, 블록 S8에서 인캡슐레이트된 어셈블리를 박화하는 것(예를 들어, 제 2 박화 동작을 수행하는 등)을 포함할 수 있다. 예를 들어, 블록 S9은 제 2 인캡슐레이팅 물질(170)의 상측, 제 2 금속 필러(150) 및/또는 제 2 반도체 다이(160)의 상측(예를 들어, 제 2 반도체 다이(160)의 액티브측(161) 상에 도전성 범프(162))를 원하는 두께로 박화(예를 들어, 기계적 그라인딩, 화학적 에칭, 쉐이빙(shaving) 또는 전단가공(shearing), 필링(peeling), 그 어느 조합 등)하는 것을 포함할 수 있다. 블록 S9은 예를 들어, 블록 S5의 어떠한 또는 모든 특성들을 공유할 수 있다.
도 2h에 도시된 예시적인 구현예에서, 블록 S9은 제 2 인캡슐레이팅 물질(170), 제 2 반도체 다이(160)(예를 들어, 그 액티브측(161) 상에서 도전성 범프(162) 또는 다른 중간연결 구조 등) 및/또는 제 2 금속 필러(150)의 동일 평면인 상면들을 야기하는 방식으로 박화를 수행하는 것을 포함한다. 따라서, 적어도 제 2 반도체 다이(160) 및 제 2 금속 필러(150)의 상측 상에서 도전성 범프(162)의 각 상면들(및/또는 적어도 수평측면들의 상부 영역)은 제 2 인캡슐레이팅 물질(170)의 상면으로부터(또는 상면에서) 노출된다.
여기서 논의된 것처럼, 제 2 금속 필러(150)는 일부 구현예에서, 그 상부 단부 상에 인터페이스층(예를 들어, 솔더층, UBM층, 인터페이스 금속화 등)을 갖도록 형성될 수 있다. 도 2h에 도시된 예시적인 구현예에서, 블록 S9은 이러한 인터페이스층을 제 2 금속 필러(150)의 상부 단부에서 노출하거나 및/또는 평탄화하는 것을 또한 포함할 수 있다.
여기서 논의된 것처럼, 제 2 인캡슐레이팅 물질(170)은 다양한 두께의 어느 것을 갖고록 근본적으로 형성될 수 있다. 제 2 인캡슐레이팅 물질(170)이 그 원하는 두께로 형성되고 상부 측부 도전체들이 원하는 것처럼 제 2 인캡슐레이팅 물질(170)로부터 노출된(예를 들어, 필름 어시스트 몰딩(film-assisted molding), 스핀 코팅 등을 이용하여) 예시적인 구현예에서, 블록 S9에서의 박화는 스킵될 수 있다.
도 1 및 도 2i의 예시적인 구조를 참조하면, 예시적인 방법 100은 블록 S10에서, 제 2 서브스트레이트(180)를 형성하는 것을 포함할 수 있다. 블록 S10은 예를 들어, 제 2 인캡슐레이팅 물질(170), 제 2 금속 필러(150) 및/또는 제 2 반도체 다이(160)의 상부에서 제 2 서브스트레이트(180)를 형성하는 것을 포함할 수 있다.
블록 S10은 여기서 인터포저로서도 언급될 수 있는 제 2 서브스트레이트(180)를 다양한 방법 중 어느 것으로 형성하는 것을 포함할 수 있고, 그 비제한적인 예시가 여기서 제시된다. 예를 들어, 블록 S10은 블록 S1의 어떠한 또는 모든 특성들을 공유할 수 있다. 블록 S10은 예를 들어, 2016.08.11.에 출원되고 "Semiconductor Package and Fabricating Method Thereof"로 명칭된 미국 특허 출원 14/823,689에 도시된 전체적으로 유사한 블록들(및/또는 그 결과적인 구조들)과 어떠한 또는 모든 특성들을 공유할 수 있고, 그 전체는 모든 목적을 위해 그 전체로서 참조로서 여기에 병합된다.
블록 S10은 예를 들어, 어떠한 수의 유전층 및 도전층(예를 들어, 신호 배선층, 패드층, 도전성 비아, 언더범프 금속화, 랜드층 등)을 갖도록 제 2 서브스트레이트(180)를 형성할 수 있다. 예시적인 구현예에서, 신호 배선층(182), 유전층(181) 및 패드(또는 비아)층(183)을 포함하는 제 2 서브스트레이트(180)가 형성될 수 있다. 제 2 서브스트레이트(180)는 제 2 서브스트레이트(110)와 전반적으로 차이가 있을 수 있지만, 어떠한 또는 모든 특성들을 동일할 수 있고 수직적으로 및/또는 수평적으로 대칭일 수 있는 등을 주지하여야 한다.
여기서 패드, 비아, 트레이스, 랜드, 본드패드층, 도전성 층, 트레이스층 등으로도 언급될 수 있는 패드(또는 비아)층(183)은 다양한 물질(예를 들어, 구리, 알루미늄, 니켈, 철, 은, 금, 티타늄, 크롬, 텅스텐, 팔라듐, 그 조합, 그 합금, 그 등가물 등)의 어느 것을 포함할 수 있으나, 본 개시의 범위는 그에 제한되지 않는다.)
블록 S10은 다양한 방법 중 어느 것으로 패드(또는 비아)층(183)을 형성하는 것을 포함할 수 있고, 그 비제한적인 예시적이 여기서 제시된다. 예를 들어, 블록 S10은 다양한 프로세스(예를 들어, 전해 도금, 무전해 도금, 화학적 기상 증착(CVD), 금속 유기 화학적 기상 증착(MOCVD), 스퍼터링 또는 물리적 기상 증착(PVD), 원자층 증착(ALD), 플라스마 증착, 프린팅, 스크린 프린팅, 리소그래피 등)의 어느 하나 이상을 이용하여 패드(또는 비아)층(183)을 형성하는 것을 포함할 수 있으나, 본 개시의 범위는 그에 제한되지 않는다. 블록 S10은 예를 들어, 제 2 금속 필러(150)의 상측, 도전성 범프(162)의 상측 등의 상에 패드층(183)을 형성하는 것을 포함할 수 있다.
여기서 논의된 도전층들의 어느 것으로, 블록 S10은 패드(또는 비아)층(183)(예를 들어, 패드층(183)을 전해도금하기에 앞서서 등)을 형성하는 공정의 일부로서 하나 이상의 시드층을 형성하는 것을 포함할 수 있다. 예를 들어, 도 2i에 도시되지 않았지만, 블록 S10은 제 2 금속 플러(150), 도전성 범프(162), 제 2 인캡슐레이팅 물질(170) 등의 상면 상에 하나 이상의 시드층을 형성하는 것을 포함할 수 있다.
다양한 예시적인 구현예에서, 패드(또는 비아)층(183)을 형성하는 것에 앞서서, 하나 이상의 유전층이 제 2 인캡슐레이팅 물질(170), 제 2 반도체 다이(160) 및/또는 제 2 금속 필러(150)의 상면의 상부에 형성될 수 있다.
유전층(181)은 다양한 물질, 무기 유전 물질(예를 들어, Si3N4, SiO2, SiON, SiN, 산화물, 질화물, 그 조합 그 등가물 등) 및/또는 유기 유전 물질(예를 들어, 폴리머, 폴리이미드(PI), 벤조사이클로부텐(BCB), 폴리벤조올사졸(PBO), 비스말레이미드 트라이진(BT), 몰딩 물질, 페놀릭 레진, 에폭시, 실리콘, 아크릴레이트 폴리머, 그 조합, 그 등가물 등)의 다양한 유전 물질의 어느 것의 하나 이상을 포함할 수 있으나, 본 개시의 범위는 그에 제한되지 않는다.
블록 S10은 다양한 공정(예를 들어, 스핀 코팅, 스프레이 코팅, 프린팅, 신터링, 열적 산화, 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 원자층 증착(ALD), 저압 화학적 기상 증착(LPCVD), 플라스마 향상 화학적 기상 증착(PECVD), 플라스마 기상 증착(PVD), 시트 라미네이션, 증착 등)의 어느 하나 이상을 사용하여 유전층(111)을 형성하는 것을 포함할 수 있으나, 본 개시의 범위는 그에 제한되지 않는다.
블록 S10은 예를 들어, 유전층(181)을 패터닝, 예를 들어, 여기서 논의된 다양한 도전층(예를 들어, 패드층(183), 신호 배선층 등)의 다양한 영역을 노출시키는 개구를 형성하는 것을 포함할 수 있다. 예를 들어, 블록 S10은 개구를 절삭(ablating)(예를 들어, 레이저 절삭을 이용, 기계적 절삭을 이용, 에칭을 이용 등)하는 것을 포함할 수 있다. 또한, 예를 들어, 블록 S10은 원하는 개구를 갖는 유전층(181)을 근본적으로 형성(예를 들어, 증착 등)하는 것을 포함할 수 있다.
여기서 재배선층, 배선층, 도전층, 트레이스층(trace layer) 등으로서도 언급될 수 있는 신호 배선층(182)은 다양한 금속(예를 들어, 구리, 알루미늄, 니켈, 철, 은, 금, 티타늄, 크롬, 텅스텐, 팔라듐, 그 조합, 그 합금, 그 등가물 등)의 어느 것을 포함할 수 있으나, 본 개시의 범위는 그에 제한되지 않는다. 신호 배선층(182)(또는 제 2 서브스트레이트(180)는 예를 들어, 제 2 반도체 다이(160) 및/또는 각 제 2 금속 필러(120) 및/또는 각 랜드(184)의 터미널의 사이에서 전기적인 신호 경로를 제공할 수 있다.
블록 S10은 다양한 방법 중 어느 것으로 신호 배선층(182)를 형성하는 것을 포함할 수 있고, 그 비제한적인 예시가 여기서 제시된다. 예를 들어, 블록 S10은 다양한 공정(예를 들어, 전해 도금, 무전해 도금, 화학적 기상 증착(CVD), 금속 유기 화학적 기상 증착(MOCVD), 스퍼터링 또는 물리적 기상 증착(PVD), 원자층 증착(ALD), 플라스마 증착, 프린팅, 스크린 프린팅, 리소그래피 등)의 어느 하나 이상을 이용하여 신호 배선층(182)을 형성하는 것을 포함할 수 있으나, 본 개시의 범위는 그에 제한되지 않는다.
예를 들어 신호 배선층(182)가 전해도금된 다양한 예시적인 시나리오에서, 블록 S10은 신호 배선층(182)을 전해도금하기에 앞서 하나 이상의 시드층을 형성하는 것을 포함할 수 있다. 예를 들어, 도 2i에 도시되지 않았지만, 블록 S10은 제 2 인캡슐레이팅 물질(170), 제 2 반도체 다이(160) 및/또는 제 2 금속 필러(150)의 상면 상에 하나 이상의 시드층을 형성하는 것을 포함할 수 있다. 이러한 시드층은 다양한 물질의 어느 것을 포함할 수 있다. 예를 들어, 시드층은 구리를 포함할 수 있다. 또한, 예를 들어, 시드층은 다양한 금속(예를 들어, 은, 금, 알루미늄, 텅스텐, 티타늄, 니켈, 몰리브뎀 등)의 어느 것의 하나 이상의 층을 포함할 수 있다. 시드층은 다양한 기법(예를 들어, 스퍼터링 또는 다른 물리적 기상 증착(PVD) 기법, 화학적 기상 증착(CVD), 무전해 도금, 전해 도금 등)의 어느 것을 사용하여 형성될 수 있다. 시드층은 예를 들어, 후속하는 전해도금 공정 동안 사용될 수 있다.
블록 S10은 제 2 서브스트레이트(180)의 어떠한 수의 도전 및 유전층을 형성하는 것을 포함할 수 있다. 도 2i에 도시된 예시적인 구현예에서, 블록 S10은 제 2 유전층(185) 및 랜드층(184)을 형성하는 것을 포함할 수 있다. 제 2 유전층(185) 및/또는 그 형성은 여기서 언급된 다른 유전층 및/또는 그 형성과 어떠한 또는 모든 특성들을 공유할 수 있다. 랜드층(184) 및/또는 그 형성은 여기서 언급된 다른 도전층 및/또는 그 형성과 어떠한 또는 모든 특성들을 공유할 수 있다. 랜드층(184)은 예를 들어, 도전층, 패드, 랜드, 신호 배선층 구조 등으로서도 언급될 수 있다.
예를 들어, 예시적인 구현예에서, 랜드층(184)은 여기서 논의된 언더 범프 금속화를 포함할 수 있다. 예를 들어, 블록 S10은 예를 들어, 블록 S11에서 부착되는 것처럼 상호연결 구조(예를 들어, 도전성 볼, 도전성 필러 또는 포스트 등)의 부착에 대해 도전적인 하나 이상의 금속화층(metallization layers)을 갖도록 랜드층(184)을 형성하는 것을 포함할 수 있다. 랜드층(184)은 예를 들어, 제 2 서브스트레이트(180)(예를 들어, 제 2 유전층(185) 등)의 상면에서 노출될 수 있다.
신호 배선층(182) 또는 여기서 논의된 어떠한 도전층에 대해, 블록 S10은 랜드층(184)을 형성하는 공정의 일부로서 하나 이상의 시드층을 형성(예를 들어, 랜드층(184)를 전해도금하기에 앞서서 등)하는 것을 포함할 수 있다. 예를 들어, 도 2i에는 도시되지 않았지만, 블록 S10은 신호 배선층(182)의 상면 및/또는 유전층(181)의 개구 표면 등의 상에 하나 이상의 시드층을 형성하는 것을 포함할 수 있다.
비록 도전층 및 유전층의 도시적인 세트가 도면에 도시되지 않았지만, 블록 S10은 어떠한 수의 이러한 도전 및/또는 유전층을 갖도록 제 2 서브스트레이트(180)를 형성하는 것을 포함할 수 있다.
여기서 논의된 것처럼, 제 1 서브스트레이트(110)(또는 인터포저), 또는 그 일부는 반도체 웨이퍼 제조 공정(semiconductor wafer fabrication process)예를 들어, 웨이퍼 제조 설비(wafer fab facility) 등)에서 형성될 수 있다. 또한, 예를 들어, 제 1 서브스트레이트(110)의 어떠한 또는 모든 층은 예를 들어, 반도체 웨이퍼를 패키징 공정에 대한 입력으로서 수신하는 패키징 공정에서 수행될 수 있다. 예시적인 구현예에서, 제 2 서브스트레이트(180)의 층(예를 들어, 도전층, 유전층 등)은 패키징 공정에서 수행될 수 있다. 따라서, 다양한 예시적인 구현예에서, 하나 이상의 서브스트레이트 영역은 반도체 웨이퍼 제조 공정에서 형성될 수 있고, 하나 이상의 서브스트레이트 영역은 반도체 디바이스 패키징 공정에서 형성될 수 있다.
전반적으로, 블록 S10은 제 2 서브스트레이트(180)(또는 인터포저)를 형성하는 것을 포함할 수 있다. 따라서, 본 개시의 범위는 어떠한 특정 캐리어 또는 서브스트레이트의 특성에 의해 또는 이러한 캐리어 또는 서브스트레이트를 형성하는 어떠한 특정 방법의 특성에 의해 제한되어서는 안된다.
도 1 및 도 2i의 예시적인 구조 200i를 참조하면, 예시적인 방법 100은 블록 S11에서, 제 2 서브스트레이트(180) 상에 도전성 상호연결 구조(190)를 형성하는 것을 포함할 수 있다.
도전성 상호연결 구조(190)는 다양한 특성의 어느 것을 포함할 수 있다. 예를 들어, 상호연결 구조(190)는 도전성 볼 또는 범프(예를 들어, 솔더 볼 또는 범프, 웨이퍼 범프, 솔리드 코어 또는 구리 코어 솔더 볼(solid core or copper core solder ball) 등)을 포함할 수 있다. 예를 들어, 솔더 볼 또는 범프를 포함하는 예시적인 구현예에서, 솔더 볼 또는 범프는 주석, 은, 납, Sn-Pb, Sn37-Pb, Sn95-Pb, Sn-Pb-Ag, Sn-Pb-Bi, Sn-Cu, Sn-Ag, Sn-Au, Sn-Bi, Sn-Ag-Cu, Sn-Ag-Bi, Sn-Zn, Sn-Zn-Bi, 그 조합, 그 등가물 등을 포함할 수 있으나, 본 개시의 범위는 그에 한정되지 않는다. 도전성 상호연결 구조(190)는 또한 도전성 필러 또는 포스트, 와이어, 랜드 등을 포함할 수 있고, 예를 들어 여기서 논의된 도전성 물질(예를 들어, 도전성 접착제 등)의 어느 것을 포함할 수 있다.
도전성 상호연결 구조(190)는 다양한 구성의 어느 것으로 구성될 수 있다. 예를 들어, 도전성 상호연결 구조(190)는 볼 그리드 어레이 구성, 랜드 그리드 어레이 구성 등으로 구성될 수 있다.
블록 S11은 다양한 방법의 어느 것으로 이러한 상호연결 구조(190)를 형성하는 것을 포함할 수 있고, 그 비제한적인 예시가 여기서 제시된다. 예를 들어, 블록 S11은 볼-드롭핑(ball-dropping), 범핑, 금속 도금, 페이스트 및 리플로우 등에 의해 이러한 상호 연결 구조(190)를 형성(또는 부착)하는 것을 포함할 수 있다. 예를 들어, 블록 S11은 랜드층(184)(또는 패드) 상에 도전성 볼을 드롭핑하고, 리플로우 및 냉각하는 것을 포함할 수 있다.
단계 S11는 또한 예를 들어, 제 2 서브스트레이트(180)의 랜드층(184) 상에 컴포넌트(191)(예를 들어, 수동 컴포넌트, 능동 컴포넌트 등)을 형성(또는 부착)하는 것을 포함할 수 있다. 예시적인 구현예에서, 컴포넌트(191)는 도전성 상호연결 구조(190)에 비해 더 작은 높이를 가질 수 있다. 예를 들어, 컴포넌트(191)는 솔더볼 도전성 상호연결 구조(190)에 비해 더 작은 높이, 솔더볼 상호연결 구조(190)의 솔리드 코어(예를 들어, 구리 코어 등)에 비해 더 작은 높이 등을 가질 수 있다. 이러한 구현예에서, 도전성 상호연결 구조(190)는 도전성 상호연결 구조(190)가 다른 서브스트레이트 또는 컴포넌트에 부착될 때 컴포넌트(191)를 위한 공간을 유지하기 위한 스탠드오프(standoff)를 제공할 수 있다.
도 1 및 도 2i의 예시적인 구조를 참조하면, 예시적인 방법 100은 블록 S12에서 다수의 연결된 패키지로부터 반도체 디바이스 패키지를 싱귤레이팅하는 것을 포함할 수 있다.
여기서 언급된 것처럼, 예시적인 방법 100의 어떠한 또는 모든 블록은 예를 들어, 다수의 반도체 패키지를 동시에 형성하도록 웨이퍼 또는 패널 레벨에서 수행될 수 있다. 웨이퍼 또는 패널은 그리고나서, 예를 들어 개별적인 패키지로 싱귤레이트될 수 있다. 이러한 싱귤레이팅은 예를 들어, 하나 이상의 기계적 컷팅(예를 들어, 소잉(sawing), 컷팅, 연마(abrading), 스냅핑(snapping) 등), 에너지 컷팅(예를 들어, 레이저 컷팅, 플라스마 컷팅 등), 화학적 컷팅(예를 들어, 에칭, 용해(dissolving) 등) 등의 어느 하나 이상에 의해 수행될 수 있다. 예시적인 구현예에서, 이러한 싱귤레이션은 패키지의 동일 평면의 수평 측면을 형성할 수 있다. 예를 들어, 제 1 서브스트레이트(110), 제 1 인캡슐레이팅 물질(140), 제 2 인캡슐레이팅 물질(170) 및/또는 제 2 서브스트레이트(180)의 수평 측면의 하나 이상은 싱귤레이트된 반도체 패키지의 하나 이상의 수평 측면과 동일 평면일 수 있다.
도 2j에 도시된 예시적인 반도체 디바이스 패키지는 여기서 논의된 도 1의 예시적인 방법 100으로부터 결과된 것일 수 있다. 본 개시의 범위를 벗어남이 없이, 예를 들어 컴포넌트를 추가하거나 제거하는 것과 같이 다른 방법 단계들이 예시적인 패키지 200 상에서 수행될 수 있음을 주지하여야 한다. 예시적인 반도체 디바이스 200(또는 여기서 논의된 어떠한 디바이스)는 반도체 패키지, 전자 디바이스, 전자 패키지, 디바이스, 패키지 등으로서 언급될 수 있음을 주지하여야 한다.
여기서 논의된 것처럼, 예시적인 구현예에서, 블록 S5는 스킵되거나, 제 1 반도체 다이(130)에 비해 더 높은 높이를 갖는 제 1 인캡슐레이팅 물질(140)를 남겨두는 정도로 수행될 수 있다. 예를 들어, 제 1 인캡슐레이팅 물질(140)의 상면 및 제 1 금속 필러(120)의 상면은 동일 평면일 수 있는 반면, 제 1 반도체 다이(130)의 상면은 제 1 인캡슐레이팅 물질(140)에 의해 커버되어 잔존할 수 있다. 이러한 예시적인 구현예에서, 블록 S7은 접착 부재(160a)를 사용하여 제 1 인캡슐레이팅 물질(140)의 상면에 대해 제 2 반도체 다이(160)를 부착하는 것을 포함(예를 들어, 제 1 반도체 다이(130) 상의 직접 상부에 및 중앙에, 부분적으로 직접 상부에 및 부분적으로 제 1 반도체 다이(130)의 직접 상부가 아니도록, 제 1 반도체 다이(130)로부터 측부로 완전히 오프셋되는 등)할 수 있다. 도 3은 이러한 공정에서 결과한 예시적인 반도체 디바이스(300)를 나타낸다.
보다 특히, 도 3은 본 개시의 다양한 양태에 따른 예시적인 반도체 디바이스(300)의 단면도를 도시한다. 예시적인 디바이스(300)는 여기서 논의된 다른 예시적인 디바이스, 예를 들어 도 2a 내지 2j, 도 4 및 도 5에서 도시된 다른 예시적인 디바이스와 어떠한 또는 모든 특성을 공유할 수 있음이 이해되어야 한다.
도 3에 도시된 것처럼, 예시적인 반도체 디바이스(300)에서, 제 1 인캡슐레이팅 물질(240)의 상부 영역은 제 1 반도체 다이(130)의 상측을 커버한다. 제 1 금속 필러(120)는 제 1 반도체 다이(130)에 비해 높다. 제 1 금속 필러(120)의 상부 단부와 제 1 인캡슐렝팅 물질(140)의 상측은 예를 들어 동일 평면일 수 있다. 접착 유닛(160a)은 제 1 인캡슐레이팅 물질(140)의 상측을 접촉하고 제 2 반도체 다이(160)의 하측을 접촉한다.
공정 동안, 제 1 인캡슐레이팅 물질(240)은 예를 들어, 이물질이 제 1 반도체 다이(130) 상에 형성되는 것을 방지할 수 있다. 예를 들어, 제 1 금속 필러(120)으 형성 이후 제 1 금속 필러(120)를 노출시키기 위해 그라인딩이 수행된다면, 제 1 금속 필러(120)를 그라인딩하는 것으로부터 금속의 파티클(예를 들어, 구리 파티클 등)이 제 1 반도체 다이(130)를 향하여 분산될 가능성이 있다. 그러나, 제 1 인캡슐레이팅 물질(240)이 제 1 반도체 다이(130)의 상측(또는 일부)를 인캡슐레이팅하고 있기 때문에, 제 1 인캡슐레이팅 물질(240)은 금속 파티클이 제 1 반도체 다이(130) 상에 직접 접촉하거나 및/또는 실장되는 것을 방지한다. 따라서, 인캡슐레이팅 물질(240)은 충격이 제 1 반도체 다이(130)에 유발되는 것을 방지할 수 있다.
다른 예시적인 구현예에서, 예시적인 방법 100의 블록 S4 및/또는 S5는 스킵될 수 있다. 예를 들어, 블록 S8은 제 1 인캡슐레이팅 단계의 대신 제 1 인캡슐레이팅 단계를 수행하는 것을 포함할 수 있다. 예를 들어, 블록 S8은 도 1의 예시적인 방법 100에서 블록 S4에서 제 1 인캡슐레이팅과 블록 S8에서 제 2 인캡슐레이팅을 조합할 수 있다. 이러한 예시적인 구현예에서, 블록 S8은 제 1 인캡슐레이팅 물질(140)과 제 2 인캡슐레이팅 물질(170) 모두에 대해 여기서 논의된 것처럼 반도체 디바이스의 다양한 구성을 커버하는 단일한 집적된 인캡슐레이팅 물질을 형성하는 것을 포함할 수 있다. 예를 들어, 단일한 집적된 인캡슐레이팅 물질은 제 2 금속 필러(120), 제 1 반도체 다이(130), 제 2 금속 필러(150) 및 제 2 반도체 다이(160)를 인캡슐레이트할 수 있다. 도 4는 이러한 공정에서 결과한 예시적인 반도체 디바이스(400)를 나타낸다.
보다 특히, 도 4는 본 개시의 다양한 양태에 따른 예시적인 반도체 디바이스(400)의 단면도를 도시한다. 예시적인 디바이스(400)는 여기서 논의된 다른 예시적인 디바이스, 예를 들어 도 2a 내지 2j, 도 3 및 도 5에서 도시된 다른 예시적인 디바이스와 어떠한 또는 모든 특성을 공유할 수 있음이 이해되어야 한다.
도 4에 도시된 것처럼, 단일한 통합적인 및 연속적인 인캡슐레이팅 물질(370)은 다양한 다른 구현예들의 제 1 인캡슐레이팅 물질(140) 및 제 2 인캡슐레이팅 물질(170)을 대체한다. 예를 들어, 인캡슐레이팅 물질(370)은 비록 단일한 통합적인 연속적인 인캡슐레이팅 물질일지라도, 여기서 논의된 제 1 인캡슐레이팅 물질(140) 및 제 2 인캡슐레이팅 물질과 어떠한 또는 모든 특성을 공유할 수 있다.
예시적인 구현예에서, 예를 들어 예시적인 방법 100(예를 들어, 블록 4를 스킵함 등)의 블록 S8에서, 인캡슐런트(370)는 제 1 금속 필러(120), 제 1 반도체 다이(130), 제 2 금속 필러(150), 제 2 반도체 다이(160)가 제 1 서브스트레이트(110)의 상측에 모두 형성된 이후 형성될 수 있다. 블록 S8은 예를 들어, 반도체 디바이스(100)의 제 1 인캡슐레이팅 물질(140) 및 제 2 인캡슐레이팅 물질(170)를 동시에 형성함에 의해 인캡슐런트(370)를 형성하는 것을 포함할 수 있다.
이러한 구현예에서, 인캡슐런트(370)는 단순화된 방법으로 형성될 수 있고, 따라서 반도체 디바이스(400)의 제조를 위해 공정 단계 및 시간의 수를 줄일 수 있다.
또 다른 예시적인 구현예에서, 여기서 논의된 것처럼, 제 1 금속 필러(120) 및 제 2 금속 필러(150)는 서로로부터 수평으로 오프셋될 수 있고, 예를 들어 신호 분배 구조에 의해 서로에 대해 전기적으로 결합될 수 있다. 추가적으로, 어떠한 수의 반도체 다이(또는 다른 전기적 컴포넌트)도 사용될 수 있다. 도 5는 이러한 공정에 결과한 예시적인 반도체 디바이스(500)를 나타낸다.
보다 특히, 도 5는 본 개시의 다양한 양태에 따른 예시적인 반도체 디바이스(500)의 단면도를 도시한다. 예시적인 디바이스(500)는 여기서 논의된 다른 예시적인 디바이스, 예를 들어 도 2a 내지 2j, 도 3 및 도 4에서 도시된 다른 예시적인 디바이스와 어떠한 또는 모든 특성을 공유할 수 있음이 이해되어야 한다.
예를 들어, 신호 배선 구조(450a)는 예를 들어, 도 1의 예시적인 방법 100의 블록 S5 및 S6의 사이에 형성될 수 있다. 예를 들어, 블록 S5의 이후, 신호 배선 구조(450a)은 제 1 인캡슐레이팅 물질(140), 제 2 금속 필러(120) 및/또는 제 1 반도체 다이(130)의 상에(또는 상부에) 형성될 수 있다. 신호 배선 구조(450a)는 또한 필러 재배선층, 재배선층, 필러 재배선 구조, 트레이스 등으로서 언급될 수 있다.
신호 배선 구조(450a)는 여기서 논의된 제 1 서브스트레이트(110) 및/또는 제 2 서브스트레이트(180)와 어떠한 또는 모든 특성을 공유할 수 있다. 신호 배선 구조(450a)는 예를 들어, 블록 S1에서 제 1 서브스트레이트(110)의 형성 및/또는 블록 S10에서 제 2 서브스트레이트(180)의 형성과 어떠한 또는 모든 특성을 공유하는 방법으로 형성될 수 있다. 신호 배선 구조(450a)는 예를 들어, 제 1 금속 필러(120)에 연결되도록 형성될 수 있다. 신호 배선 구조(450a)는 예를 들어, 제 1 금속 필러(120)로 및/또는 이로부터 전기적 신호를 수평적으로 재배선하는 도전층을 포함할 수 있다. 신호 배선 구조(450a)는 예를 들어, 제 2 금속 필러(150)가 이후 블록 S6에서 형성될 수 있는 패드층(또는 다른 도전층, UBM층 등)을 포함할 수 있다.
신호 배선 구조(450a)는 제 1 금속 필러(120), 제 1 반도체 다이(130) 및 제 1 인캡슐레이팅 물질(140)의 상부 상에 형성될 수 있다. 예시적인 구현예에서, 제 2 인캡슐레이팅 물질(170)은 신호 배선 구조(450a)를 커버하도록 형성될 수 있다. 예를 들어, 신호 배선 구조(450a)의 상부 및/또는 측부 영역은 제 2 인캡슐레이팅 물질(170)에 의해 커버될 수 있다.
추가적으로, 여기서 논의된 것처럼, 다수의 반도체 다이가 도시의 명확성을 위해 여기서 단일한 다이로서 제시된 단일 반도체 다이를 대신하여 반도체 디바이스(또는 패키지)의 각 레벨상에서 사용될 수 있다. 예시로서, 반도체 디바이스(500)는 다른 구현예의 제 2 반도체 다이(160)의 대신 다수의 반도체 다이를 포함할 수 있다.
특히, 제 2 반도체 다이(460)는 예를 들어, 접착 부재(460a)로 제 1 반도체 다이에 부착될 수 있고, 제 3 반도체 다이(465)는 예를 들어, 접착 부재(465a)로 제 1 반도체 다이에 부착될 수 있다. 접착 부재(460a, 465a)는 예를 들어, 도 1 및 도 2a 내지 도 2h에 관해 여기서 언급된 접착 부재(160a)와 어떠한 또는 모든 특성을 공유할 수 있다.
제 2 반도체 다이(460)는 예를 들어, 제 2 서브스트레이트(180)에 부착된 도전성 범프를 갖는 액티브층(461)을 포함할 수 있고, 제 3 반도체 다이(465)는 예를 들어, 제 2 서브스트레이트(180)에 부착된 도전성 범프를 갖는 액티브측(466)을 포함할 수 있다. 이러한 도전성 범프 및/또는 제 2 서브스트레이트(180)에 대한 그 연결은 예를 들어, 다른 도전성 범프 및/또는 여기서 논의된 그 연결과 어떠한 또는 모든 특성을 공유할 수 있다.
여기서 논의된 것처럼, 제 2 반도체 다이(460) 및 제 3 반도체 다이(465)는 제 1 반도체 다이(460)로부터 수평적으로 오프셋(부분적으로 또는 전체로)될 수 있음을 주지하여야 한다. 예를 들어, 제 2 반도체 다이(460)는 제 1 반도체 다이(130)의 상측과 제 1 인캡슐레이팅 물질(140)의 상측상에 부착되고, 제 1 반도체 다이(130)의 적어도 하나의 수평측을 돌출한다. 따라서, 제 1 인캡슐레이팅 물질(140)은 수직적으로 제 2 반도체 다이(460)의 영역의 바로 하부에 위치한다. 또한 예를 들어, 제 3 반도체 다이(165)는 제 1 반도체 다이(130)의 수평 측부로부터 내부로 수평하게 위치되고, 따라서, 제 2 인캡슐레이팅 물질(170)의 일부는 제 1 반도체 다이(130)의 부분의 직접 상부에 있다.
요약하면, 이러한 개시의 다양한 양태는 반도체 디바이스와 반도체 디바이스를 제조하는 방법을 제공한다. 비제한적인 예시로서 이러한 개시의 다양한 양태는 스택된 다이 구조를 포함하는 반도체 디바이스 및 그 제조 방법을 제공한다. 비록 앞서 특정 양태 및 예시를 참조하여 설명되었지만, 본 기술 분야에서 통상의 지식을 갖는 사람에 의해 개시의 범위로부터 벗어남이 없이 다양한 변경이 이루어질 수 있고 등가물로 대체될 수 있음이 이해될 것이다. 또한, 많은 변경들이 그 범위로부터 벗어남이 없이 개시의 기재에 특정 상황 또는 물질을 적용하기 위해 이루어질 수 있다. 따라서, 본 개시가 개시된 특정 실시예로 제약되지 않고, 개시는 후속하는 청구항의 범위 내에서 모든 예시들을 포함할 것이다.

Claims (10)

  1. 제 1 신호 분배 구조와 제 1 유전 구조를 포함하는 제 1 서브스트레이트(S1), 상기 제 1 서브스트레이트의 제 1 방향을 향하는 제 1 S1 측, 상기 제 1 방향에 반대인 제 2 방향을 향하는 제 2 S1 측, 상기 제 1 및 제 2 S1 측의 사이에서 연장되는 수평 S1 측을 포함하고;
    상기 제 1 S1 측 상의 수직 인터커넥트, 상기 수직 인터커넥트는 상기 제 1 방향을 향하는 제 1 인터커넥트 단부, 상기 제 2 방향을 향하고 상기 제 1 S1 측에 결합되는 제 2 인터커넥트 단부, 및 수평 인터커넥트 측부를 포함하고;
    상기 제 1 방향을 향하는 제 1 SD1 측, 상기 제 2 방향을 향하는 제 2 SD1 측, 및 상기 제 1 및 제 2 SD1 측들의 사이에서 연장되는 수평 SD1 측을 포함하는 제 1 반도체 다이(SD1);
    상기 제 2 SD1 측을 상기 제 1 S1 측에 결합하는 제 1 도전성 범프;
    상기 제 1 방향을 향하는 제 1 SD2 측, 상기 제 2 방향을 향하는 제 2 SD2 측, 및 상기 제 1 및 제 2 SD2 측들의 사이에서 연장되는 수평 SD2 측을 포함하는 제 2 반도체 다이(SD2), 상기 제 2 SD2 측은 상기 제 1 SD1 측에 결합되고; 및
    상기 제 1 S1 측 상의 인캡슐레이팅 물질, 상기 인캡슐레이팅 물질은
    적어도 수평 인터커넥트 측부, 수평 SD1 측, 및 수평 SD2 측을 인캡슐레이트하고, 상기 인캡슐레이팅 물질은 상기 제 1 유전 구조를 접촉하고 커버하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 수직 인터커넥트는 상기 인캡슐레이팅 물질을 걸쳐 있는 걸쳐 있는 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 수직 인터커넥트는 제 1 금속의 제 1 부분과, 상기 제 1 부분 상의 제 2 금속의 제 2 부분을 포함하는 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 인캡슐레이팅 물질은 하나의 단일한 인캡슐레이팅 물질인 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 수직 인터커넥트는 상기 수직 인터커넥트와 제 1 서브스트레이트의 사이에서 언더컷을 포함하고, 상기 인캡슐레이팅 물질은 상기 언더컷에 위치하는 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 제 2 SD2 측을 상기 제 1 SD1 측에 직접 접촉하는 접착제를 포함하고, 상기 접착제는 상기 제 2 SD2 측과 제 1 SD1 측 사이의 전기 전도성을 억제하는 반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 제 2 SD1 측은 액티브 측을 포함하고, 상기 제 1 SD2 측은 액티브 측을 포함하는 반도체 디바이스.
  8. 제 7 항에 있어서,
    상기 제 2 SD2 측에 결합된 제 1 접착제 측, 상기 제 1 SD1 측에 결합된 제 2 접착제 측, 및 제 1 및 제 2 접착제 측의 사이에 연장되는 수평 접착제 측을 포함하고, 상기 인캡슐레이팅 물질이 수평 SD1 측, 수평 SD2 측 및 수평 접착제 측과 직접 접촉하는 전기적 비전도성 접착제를 포함하는 반도체 디바이스.
  9. 제 1 항에 있어서,
    상기 인캡슐레이팅 물질로부터 구별되고 상기 제 1 반도체 다이 및 제 1 서브스트레이트의 사이에서 직접 위치하는 언더필 물질을 포함하는 반도체 디바이스.
  10. 제 1 항에 있어서,
    제 2 S1 측 상에, 상기 제 1 반도체 다이의 풋프린트(footprint) 및 상기 제 2 반도체 다이의 풋프린트(footprint) 내에 수평하게 위치한 도전성 볼을 포함하는 반도체 디바이스.
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