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KR102682440B1 - 수직형 메모리 장치 - Google Patents

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KR102682440B1
KR102682440B1 KR1020180152388A KR20180152388A KR102682440B1 KR 102682440 B1 KR102682440 B1 KR 102682440B1 KR 1020180152388 A KR1020180152388 A KR 1020180152388A KR 20180152388 A KR20180152388 A KR 20180152388A KR 102682440 B1 KR102682440 B1 KR 102682440B1
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channel
channel connection
substrate
memory device
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KR1020180152388A
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김성길
김정환
김찬형
이우성
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삼성전자주식회사
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Abstract

수직형 메모리 장치는, 기판 상에 형성된 채널 연결 패턴, 상기 채널 연결 패턴 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 서로 이격되도록 순차적으로 적층되며, 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들, 및 상기 게이트 전극들 및 상기 채널 연결 패턴을 관통하도록 상기 기판 상에 상기 제1 방향으로 연장된 채널을 포함할 수 있으며, 상기 채널 연결 패턴은 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 말단부의 상면이 상기 채널에 인접한 부분을 제외한 나머지 부분들의 상면보다 높을 수 있다.

Description

수직형 메모리 장치{VERTICAL MEMORY DEVICES}
본 발명은 수직형 메모리 장치에 관한 것이다.
VNAND flash memory 장치의 제조 방법에서, 기판과 및 몰드 사이에 희생막을 형성하고, 상기 몰드 및 희생막을 관통하는 채널을 형성한 후, 상기 몰드 및 희생막을 관통하는 개구를 형성하고, 상기 개구에 의해 노출된 상기 희생막을 제거하여 갭을 형성한 다음 상기 갭을 폴리실리콘 막으로 채움으로써 상기 채널들을 서로 연결하는 방법이 개발되었다. 이때, 상기 폴리실리콘 막이 상기 갭을 모두 채우지 못하여, 상기 폴리실리콘 막 내에 보이드가 발생할 수 있다.
본 발명의 과제는 우수한 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치는, 기판 상에 형성된 채널 연결 패턴, 상기 채널 연결 패턴 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 서로 이격되도록 순차적으로 적층되며, 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들, 및 상기 게이트 전극들 및 상기 채널 연결 패턴을 관통하도록 상기 기판 상에 상기 제1 방향으로 연장된 채널을 포함할 수 있으며, 상기 채널 연결 패턴은 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 말단부의 상면이 상기 채널에 인접한 부분을 제외한 나머지 부분들의 상면보다 높을 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치는, 기판 상에 형성된 채널 연결 패턴, 상기 채널 연결 패턴 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 서로 이격되도록 순차적으로 적층되며, 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들, 및 상기 게이트 전극들 및 상기 채널 연결 패턴을 관통하도록 상기 기판 상에 상기 제1 방향으로 연장된 채널을 포함할 수 있으며, 상기 채널 연결 패턴은 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 말단부의 상기 제1 방향으로의 두께가 상기 채널에 인접한 부분을 제외한 나머지 부분들의 상기 제1 방향으로의 두께보다 클 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는, 기판 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 각각 연장된 채널들, 상기 기판 상에 형성되어 상기 채널들의 외측벽에 접촉함으로써 상기 채널들을 서로 연결하는 채널 연결 패턴, 상기 채널 연결 패턴 상에 형성되어 상기 제1 방향으로 서로 이격되도록 순차적으로 적층되며, 상기 기판 상면에 평행한 제2 방향으로 각각 연장되어 상기 채널들을 둘러싸는 게이트 전극들, 및 상기 기판 상에 상기 제2 방향으로 연장되어, 상기 게이트 전극들 및 상기 채널 연결 패턴을 상기 제3 방향으로 분리시키는 공통 소스 라인(CSL)을 포함할 수 있으며, 상기 채널 연결 패턴은 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 말단부 상면의 기울기의 절대값이 상기 CSL로부터의 거리가 멀어질수록 점차 증가할 수 있다.
예시적인 실시예들에 따른 수직형 메모리 장치에서, 채널들을 서로 연결시키는 채널 연결 패턴이 내부에 에어 갭을 포함할 수 있으나, 상기 에어 갭은 CSL에 인접하는 부분에는 형성되지 않으므로, 게이트 전극에 포함된 금속 성분이 상기 에어 갭으로 침투하여 발생하는 특성 저하를 방지할 수 있다.
도 1 내지 도 3은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다.
도 4 내지 도 21은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 22는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 23 내지 도 26은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 27a 및 27b는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 28 및 29는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 30 및 31은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 32 및 33은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 34 및 35는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 이하에서는, 기판 상면에 수직한 방향을 제1 방향으로 정의하고, 상기 기판 상면에 평행하고 서로 교차하는 2 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제2 및 제3 방향들은 서로 직교할 수 있다.
도 1 내지 도 3은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다. 이때, 도 2 및 3은 각각 도 1의 A-A'선을 따라 절단한 단면도들이다.
도 1 및 2를 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 형성된 채널 연결 패턴(325), 채널 연결 패턴(325) 상에 형성되어 상기 제1 방향으로 서로 이격되도록 순차적으로 적층되며, 상기 제2 방향으로 각각 연장된 게이트 전극들, 상기 게이트 전극들 및 채널 연결 패턴(325)을 관통하도록 기판(100) 상에 상기 제1 방향으로 연장된 채널(240), 및 기판(100) 상에 상기 제2 방향으로 연장되어 상기 게이트 전극들 및 채널 연결 패턴(325)을 상기 제3 방향으로 분리시키는 공통 소스 라인(CSL)(400)을 포함할 수 있다.
또한, 상기 수직형 메모리 장치는 기판(100) 상부에 형성된 불순물 영역(105), 기판(100) 상에 형성되어 채널 연결 패턴(325)의 측벽과 접촉하는 지지 패턴(140), 채널 연결 패턴(325) 및 지지 패턴(140)과 상기 게이트 전극들 중 최하층 게이트 전극 사이에 형성된 지지막(150), 상기 게이트 전극들 사이에 형성된 절연 패턴(165), 채널(240)의 외측벽 및 저면을 커버하는 전하 저장 구조물(230), 채널(240)이 정의하는 공간을 채우는 충전 패턴(250), 채널(240), 충전 패턴(250) 및 전하 저장 구조물(230) 상에 형성된 캐핑 패턴(260), CSL(400)의 측벽을 커버하는 제2 스페이서(390), 상기 게이트 전극들의 상하면 및 일부 측벽을 커버하는 제2 블로킹 패턴(350), 상기 게이트 전극들 상에 순차적으로 적층된 제1 내지 제4 층간 절연막들(180, 270, 410, 430), 제2 및 제3 층간 절연막들(270, 410)을 관통하여 캐핑 패턴(260) 상면에 접촉하는 콘택 플러그(420), 및 제4 층간 절연막(430)을 관통하여 콘택 플러그(420)에 접촉하는 비트 라인(440)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
채널 연결 패턴(325)은 상기 제2 방향으로 연장될 수 있으며, CSL(400) 및 이의 상기 제3 방향으로의 양 측벽들을 커버하는 제2 스페이서(390)에 의해 상기 제3 방향으로 서로 분리된 복수의 채널 연결 패턴들(325)이 기판(100) 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 채널 연결 패턴(325)의 상기 제3 방향으로의 말단부, 즉 CSL(400)에 인접한 부분의 상기 제1 방향으로의 제1 두께(T1)는 채널(240)에 인접한 부분을 제외한 나머지 부분들의 상기 제1 방향으로의 제2 두께(T2)보다 클 수 있다. 예시적인 실시예들에 있어서, 채널 연결 패턴(325)에서 상기 말단부의 상면은 채널(240)에 인접한 부분을 제외한 나머지 부분들의 상면보다 높을 수 있다. 또한, 채널 연결 패턴(325)에서 상기 말단부의 저면은 채널(240)에 인접한 부분을 제외한 나머지 부분들의 저면보다 낮을 수 있다. 이에 비해, 채널 연결 패턴(325)에서 채널(240)에 인접한 부분을 제외한 나머지 부분들은 기판(100) 상면에 평행한 상면 및 저면을 가질 수 있다.
예시적인 실시예들에 있어서, 채널 연결 패턴(325)의 상기 말단부는 상기 제1 방향으로의 가운데 부분을 중심으로 상기 상면과 상기 저면이 서로 대칭적 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 채널 연결 패턴(325)의 상기 말단부는 그 상면 기울기의 절대값이 CSL(400)로부터의 거리가 멀어질수록 점차 증가할 수 있다. 또한, 채널 연결 패턴(325)의 상기 말단부는 그 저면 기울기의 절대값도 CSL(400)로부터의 거리가 멀어질수록 점차 증가할 수 있다.
채널 연결 패턴(325)은 복수의 채널들(240)의 외측벽에 접촉하여 이들을 서로 연결할 수 있다. 이때, 각 채널들(240)에 인접하는 채널 연결 패턴(325) 부분은 이에 이웃하는 부분에 비해 상기 제1 방향을 따라 상부 및 하부로 돌출될 수 있다. 이에 따라, 채널(240)에 인접하는 채널 연결 패턴(325)의 상기 부분의 상면은 상부에 형성된 지지막(150)의 저면보다 높을 수 있으며, 상기 부분의 저면은 하부에 형성된 기판(100)의 상면보다 낮을 수 있다.
도 3을 참조하면, 채널(240)에 인접하는 채널 연결 패턴(325)의 상기 부분의 상면이 지지막(150)의 상면과 동일한 높이에 형성되고, 상기 부분의 저면이 채널(240)의 저면을 커버하는 전하 저장 구조물(230)의 저면과 동일한 높이에 형성된 것이 도시되어 있다.
채널 연결 패턴(325)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 채널 연결 패턴(325)은 내부에 에어 갭(330)을 가질 수 있다. 하지만, 에어 갭(330)은 CSL(400)에 인접한 부분, 예를 들어, 상기 말단부 내에는 형성되지 않을 수 있으며, CSL(400)로부터 멀리 떨어진 부분에만 형성될 수 있다.
지지 패턴(140)은 기판(100) 상에서 채널 연결 패턴(325)과 실질적으로 동일한 높이에 형성될 수 있으며, 이에 따라 그 측벽이 채널 연결 패턴(325)의 측벽과 접촉할 수 있다. 지지 패턴(140)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
지지막(150)은 채널 연결 패턴(325) 및 지지 패턴(140) 상에 형성될 수 있으며, 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 일정하지 않는 높이에 형성된 채널 연결 패턴(325)의 상면과 접촉하는 지지막(150)의 저면은 이에 대응하여 일정하지 않는 높이에 형성될 수 있으나, 그 상면은 일정한 높이에 형성될 수 있다.
상기 게이트 전극들은 상기 제1 방향을 따라 서로 이격된 복수 개의 층들에 각각 형성될 수 있으며, 상기 복수 개의 층들에 형성된 상기 게이트 전극들은 게이트 전극 구조물을 형성할 수 있다. 이때, 상기 각 층들에 형성된 게이트 전극들 사이에는 절연 패턴(165)이 형성되어, 이들을 서로 절연시킬 수 있다. 절연 패턴(165)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 게이트 전극 구조물은 기판(100) 상면으로부터 상기 제1 방향을 따라 순차적으로 적층된 하나 이상의 제1 게이트 전극(382), 복수의 제2 게이트 전극들(384), 및 하나 이상의 제3 게이트 전극(386)을 포함할 수 있다. 상기 게이트 전극 구조물은 상기 제2 방향으로 연장된 CSL(400)에 의해 상기 제3 방향으로 서로 이격되도록 복수 개로 형성될 수 있다.
상기 각 게이트 전극들은 게이트 도전 패턴 및 이의 표면을 커버하는 게이트 배리어 패턴을 포함할 수 있다. 이때, 상기 게이트 도전 패턴은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있으며, 상기 게이트 배리어 패턴은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
채널(240)은 예를 들어, 컵 형상을 가질 수 있으며, 그 외측벽은 전하 저장 구조물(230)에 의해 커버되고, 내부에 정의되는 공간은 충전 패턴(250)이 채울 수 있다. 채널(240)은 예를 들어, 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있으며, 충전 패턴(250)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 채널(240)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 어레이가 정의될 수 있다. 이때, 상기 제3 방향으로 서로 이웃하는 CSL들(400) 사이에 형성된 하나의 게이트 전극 구조물이 둘러싸는 채널들(240)을 포함하는 상기 채널 어레이는 채널 연결층(325)에 의해 서로 연결될 수 있다.
전하 저장 구조물(230)은 채널(240)의 대부분의 외측벽을 커버하며 상기 게이트 전극들을 관통하는 상부와, 채널(240)의 저면을 커버하며 기판(100) 상부에 형성된 하부를 포함할 수 있다. 즉, 전하 저장 구조물(230)의 상부 및 하부는 채널(240)의 하부 외측벽에 접촉하는 채널 연결 패턴(325) 부분에 의해 상기 제1 방향으로 서로 이격될 수 있다. 이때, 전하 저장 구조물(230) 상부의 저면 및 하부의 상면은 채널 연결 패턴(325)에 각각 접촉할 수 있다.
전하 저장 구조물(230)은 채널(240)의 외측벽으로부터 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴(220), 전하 저장 패턴(210), 및 제1 블로킹 패턴(200)을 포함할 수 있다. 예를 들어, 터널 절연 패턴(220), 전하 저장 패턴(210), 및 제1 블로킹 패턴(200) 은 각각 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물, 및 실리콘 산화물과 같은 산화물을 포함할 수 있다.
캐핑 패턴(260)은 채널(240), 전하 저장 구조물(230) 및 충전 패턴(250) 상에 형성될 수 있으며, 이에 따라 채널(240)에 연결될 수 있다. 캐핑 패턴(260)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
공통 소스 라인(CSL)(400)은 기판(100) 상에서 상기 제1 방향으로 연장될 수 있으며, 또한 상기 제2 방향으로 연장될 수 있다. CSL(400)은 예를 들어, 텅스텐, 구리, 알루미늄과 같은 금속을 포함할 수 있다.
CSL(400)의 상기 제3 방향으로의 측벽은 제2 스페이서(390)에 의해 커버될 수 있으며, 이에 따라 CSL(400)은 인접하는 상기 게이트 전극들과 절연될 수 있다. 제2 스페이서(390)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
불순물 영역(105)은 CSL(400)의 저면과 접촉하는 기판(100) 상부에 형성될 수 있다. 불순물 영역(105)은 예를 들어, n형 불순물이 도핑된 단결정 실리콘을 포함할 수 있다. 예시적인 실시예들에 있어서, 불순물 영역(105)은 채널 연결 패턴(325)의 저면과 접촉할 수 있으며, 이에 따라 CSL(400)로부터 인가되는 전압에 의한 전류가 불순물 영역(105) 및 채널 연결 패턴(325)을 통해 채널(240)로 흐를 수 있다.
제2 블로킹 패턴(350)은 상기 게이트 전극들의 상하면 및 일부 측벽을 커버할 수 있으며, 전하 저장 구조물(230)에 포함된 제1 블로킹 패턴(200)과 함께 블로킹 패턴 구조물을 형성할 수 있다. 이에 따라, 채널(240)과 상기 게이트 전극 사이에는 터널 절연 패턴(220), 전하 저장 패턴(210) 및 상기 블로킹 패턴 구조물이 개재될 수 있다.
제1 내지 제4 층간 절연막들(180, 270, 410, 430)은 각각 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 이에 따라 이들은 서로 병합될 수도 있다.
콘택 플러그(420)는 캐핑 패턴(260) 상에 형성될 수 있으며, 비트 라인(440)으로부터 인가되는 전압에 의해 전류가 콘택 플러그(420) 및 캐핑 패턴(260)을 통해 채널(240)로 흐를 수 있다.
비트 라인(440)은 제4 층간 절연막(430)을 관통하여 상기 제3 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
상기 수직형 메모리 장치에서 채널들(240)을 서로 연결하는 채널 연결 패턴(325) 내에는 에어 갭(330)이 형성될 수 있으나, 이는 CSL(400) 및 제2 스페이서(390)로부터 인접한 영역에는 형성되지 않고 이로부터 이격되어 형성될 수 있다. 이에 따라, 에어 갭(330) 내에 금속 성분 등이 침투하여 특성을 저하시키는 것이 방지될 수 있으며, 이에 대해서는 이후 도 4 내지 도 21을 참조로 설명되는 수직형 메모리 장치 제조 방법에서 보다 자세히 설명하도록 한다.
도 4 내지 도 21은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 4, 7 및 10은 평면도들이고, 도 5-6, 8-9 및 11-21은 각 대응하는 평면도들의 A-A'선을 따라 절단한 단면도들이다.
도 4 및 5를 참조하면, 기판(100) 상에 제1 내지 제3 희생막들(110, 120, 130)을 순차적으로 적층하고, 제1 내지 제3 희생막들(110, 120, 130)을 부분적으로 제거하여 기판(100) 상에 지지 패턴(140)을 형성한 후, 제3 희생막(130) 및 지지 패턴(140) 상에 지지막(150)을 형성할 수 있다.
제1 및 제3 희생막들(110, 130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 희생막(120)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
지지 패턴(140)은 제1 내지 제3 희생막들(110, 120, 130)을 부분적으로 제거하여 제1 개구를 형성한 후, 상기 제1 개구를 채우도록 형성될 수 있다. 이에 따라, 지지 패턴(140)은 제1 내지 제3 희생막들(110, 120, 130)을 포함하는 구조물과 동일한 높이에 형성될 수 있으며, 그 측벽은 제1 내지 제3 희생막들(110, 120, 130)의 측벽과 접촉할 수 있다.
예시적인 실시예들에 있어서, 지지 패턴(140) 및 지지막(150)은 제1 내지 제3 희생막들(110, 120, 130)에 대해 식각 선택비를 갖는 물질, 예를 들어, 불순물이 도핑되거나 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다. 다만, 지지 패턴(140) 및 지지막(150)은 먼저 비정질 실리콘을 증착한 후, 별도의 열처리 공정을 수행하거나 혹은 이후 다른 막들의 증착 공정에서 발생하는 열에 의해 결정화되어, 폴리실리콘을 포함하도록 형성될 수도 있다.
지지 패턴(140)은 도 10 및 11을 참조로 설명될 제2 개구(280)가 형성되는 영역에 오버랩되도록 형성될 수 있다. 제2 개구(280)는 상기 제2 방향으로 연장되고 상기 제3 방향을 따라 복수 개로 형성될 수 있으며, 이에 따라 지지 패턴(140)은 상기 제2 방향으로 하나 혹은 복수 개로 형성될 수 있으며, 또한 상기 제3 방향을 따라 복수 개로 형성될 수 있다.
도 6을 참조하면, 지지막(150) 상에 절연막(160) 및 제4 희생막(170)을 상기 제1 방향을 따라 교대로 반복적으로 적층하여 몰드를 형성할 수 있다.
예시적인 실시예들에 있어서, 절연막(160)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제4 희생막(170)은 절연막(160)에 대해 높은 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
절연막(160) 및 제4 희생막(170)은, 예를 들어, 화학 기상 증착(CVD) 공정, 플라스마 화학 기상 증착(PECVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
도 7 및 8을 참조하면, 최상층 절연막(160) 상에 제1 층간 절연막(180)을 형성한 후, 건식 식각 공정을 통해 제1 층간 절연막(180), 상기 몰드, 지지막(150), 및 제1 내지 제3 희생막들(110, 120, 130)을 관통하는 채널 홀(190)을 형성할 수 있다.
제1 층간 절연막(180)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 건식 식각 공정은 채널 홀(190)이 기판(100)의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 채널 홀(190)은 기판(100)의 상부 일부까지 관통하도록 형성될 수 있다.
채널 홀(190)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 홀 어레이가 정의될 수 있다.
도 9를 참조하면, 채널 홀(190) 내에 전하 저장 구조물(230), 채널(240), 충전 패턴(250), 및 캐핑 패턴(260)을 형성할 수 있다.
구체적으로, 채널 홀(190)의 측벽, 채널 홀(190)에 의해 노출된 상기 기판(100) 상면, 및 제1 층간 절연막(180)의 상면에 전하 저장 구조물 막 및 채널막을 순차적으로 형성하고, 상기 채널막 상에 채널 홀(190)의 나머지 부분을 채우는 충전막을 형성한 후, 상기 제1 층간 절연막(180) 상면이 노출될 때까지 상기 충전막, 상기 채널막, 및 상기 전하 저장 구조물 막을 평탄화할 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 통해 수행될 수 있다.
상기 평탄화 공정에 의해서, 채널 홀(190)의 측벽 및 기판(100)의 상면에 순차적으로 적층되며 각각 컵 형상을 갖는 전하 저장 구조물(230) 및 채널(240)이 형성될 수 있으며, 채널(240)이 형성하는 내부 공간을 충전 패턴(250)이 채울 수 있다.
한편, 채널(240)이 형성되는 채널 홀(190)이 상기 채널 홀 어레이를 정의함에 따라, 채널 홀(190) 내에 형성되는 채널(240) 역시 이에 대응하여 채널 어레이를 정의할 수 있다.
예시적인 실시예들에 있어서, 전하 저장 구조물(230)은 순차적으로 적층된 제1 블로킹 패턴(200), 전하 저장 패턴(210), 및 터널 절연 패턴(220)을 포함할 수 있다. 예를 들어, 제1 블로킹 패턴(200), 전하 저장 패턴(210), 및 터널 절연 패턴(220)은 각각 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물, 및 실리콘 산화물과 같은 산화물을 포함할 수 있다.
또한, 채널(240)은 예를 들어, 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있으며, 충전 패턴(250)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 충전 패턴(250), 채널(240), 및 전하 저장 구조물(230)의 상부를 제거하여 리세스를 형성하고, 상기 리세스를 채우는 캐핑막을 제1 층간 절연막(180) 상에 형성한 후, 상기 제1 층간 절연막(180)의 상면이 노출될 때까지 상기 캐핑막을 평탄화함으로써, 캐핑 패턴(260)을 형성할 수 있다. 캐핑 패턴(260)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 10 및 11을 참조하면, 제1 층간 절연막(180) 및 캐핑 패턴(260) 상에 제2 층간 절연막(270)을 형성한 후, 건식 식각 공정을 통해 제1 및 제2 층간 절연막들(180, 270), 및 상기 몰드를 관통하는 제2 개구(280)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 건식 식각 공정은 제2 개구(280)가 지지막(150)의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 지지막(150)의 상부 일부까지 관통하도록 형성될 수 있다. 제2 개구(280)가 형성됨에 따라서, 제2 개구(280)의 측벽에 의해 상기 몰드에 포함된 절연막(160) 및 제4 희생막(170)이 노출될 수 있다.
예시적인 실시예들에 있어서, 제2 개구(280)는 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 제2 개구(280)가 형성됨에 따라서, 절연막(160)은 상기 제2 방향으로 연장되는 절연 패턴(165)으로 변환될 수 있으며, 제4 희생막(170)은 상기 제2 방향으로 연장되는 제4 희생 패턴(175)으로 변환될 수 있다.
도 12를 참조하면, 제2 개구(280)의 측벽 상에 제1 스페이서(290)를 형성한 후, 제2 개구(280)의 저면에 의해 노출된 지지막(150) 부분 및 그 하부의 제1 내지 제3 희생막들(110, 120, 130) 부분을 제거함으로써 제2 개구(280)를 하부로 확장할 수 있으며, 이에 따라 형성되는 제3 개구(285)는 기판(100) 상면을 노출시킬 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(290)는 제2 개구(280)의 내벽 및 제2 층간 절연막(270) 상면을 커버하는 제1 스페이서 막을 형성한 후, 이를 이방성 식각하여 형성할 수 있다. 제1 스페이서(290)는 예를 들어, 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다.
제3 개구(285)는 기판(100) 상면을 노출시킬 뿐만 아니라, 기판(100) 상부 일부까지도 관통할 수 있다. 한편, 제3 개구(285)는 지지 패턴(140)의 상면을 노출시킬 수 있으며, 지지 패턴(140)의 상부 일부도 관통할 수 있다.
예시적인 실시예들에 있어서, 제3 개구(285)를 형성할 때 제2 개구(280)의 측벽 상에는 제1 스페이서(290)가 형성되어 있으므로, 제2 개구(280)가 하부로 확장되어 형성된 부분 즉, 제3 개구(285)의 하부는 제2 개구(280)의 폭 즉, 제3 개구(285)의 상부의 폭보다 작을 수 있다.
또한, 제1 내지 제3 희생막들(110, 120, 130)을 부분적으로 제거할 때, 제2 개구(280)의 측벽은 제1 스페이서(290)에 의해 커버되므로, 상기 몰드에 포함된 절연 패턴(165) 및 제4 희생 패턴(175)은 제거되지 않을 수 있다.
도 13을 참조하면, 제3 개구(285)에 의해 노출된 제1 및 제3 희생막들(110, 130)을 부분적으로 제거하여, 제1 갭들(302)을 각각 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 갭들(302)은 제1 및 제3 희생막들(110, 130) 중에서 제3 개구(285)의 측벽에 인접한 부분만 제거하여 형성할 수 있으며, 예를 들어 불산(HF)을 사용한 습식 식각 공정 혹은 불화수소(HF)를 사용한 건식 식각 공정을 통해 제거될 수 있다.
제1 갭들(302)이 형성됨에 따라서, 제3 개구(285)에 인접한 지지막(150) 하부 및 기판(100) 상부가 노출될 수 있다.
도 14를 참조하면, 제1 갭들(302)에 의해 노출된 상기 지지막(150) 하부 및 기판(100) 상부를 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 노출된 지지막(150) 하부 및 기판(100) 상부는 예를 들어, SC1 용액을 사용하는 습식 식각 공정을 통해 제거될 수 있으며, 이에 따라 제1 및 제3 희생막들(110, 130)을 제거하여 형성된 제1 갭들(302)이 각각 하부 및 상부로 확장되어 제2 갭들(304)이 형성될 수 있다.
예시적인 실시예들에 있어서, 기판(100) 및 지지막(150)은 동일하게 실리콘을 포함하므로 상하부의 제2 갭들(304)은 서로 대칭적인 형상을 가질 수 있다. 다만, 예를 들어 기판(100)은 불순물이 도핑되지 않은 단결정 실리콘을 포함하고 지지막(150)은 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 이에 따라 상하부의 제2 갭들(304)은 미세하게 서로 다른 형상을 갖도록 형성될 수도 있다.
상기 습식 식각 공정은 등방성 식각일 수 있으며, 이에 따라 상부에 형성된 제2 갭(304)은 제3 개구(285)로부터 상기 제3 방향을 따라 점차 멀어질수록 그 상면의 기울기의 절대값이 점차 증가할 수 있으며, 하부에 형성된 제2 갭(304)은 제3 개구(285)로부터 상기 제3 방향을 따라 점차 멀어질수록 그 저면의 기울기의 절대값이 점차 증가할 수 있다.
한편, 상기 습식 식각 공정에서 지지 패턴(140)의 상부도 부분적으로 제거될 수 있다. 또한, 상기 습식 식각 공정에서 제3 개구(285)의 측벽 상에 형성된 제1 스페이서(290)도 다소 제거될 수 있으나, 여전히 제3 개구(285)의 측벽을 커버할 수 있다.
도 15를 참조하면, 제3 개구(285) 및 제2 갭들(304)에 의해 노출된 제2 희생막(120)을 제거한 후, 잔류하는 제1 및 제3 희생막들(110, 130)을 제거하여 제3 갭(310)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 희생막(120)은 인산(H3PO4)을 사용하는 습식 식각 공정에 의해 제거될 수 있으며, 제1 및 제3 희생막들(110, 130)은 불산(HF)을 사용한 습식 식각 공정을 통해 제거될 수 있다.
도 14를 참조하여 설명한 바와 같이, 제1 갭들(302)에 의해 노출된 상기 지지막(150) 하부 및 기판(100) 상부를 미리 제거하였으므로, 제3 갭(310) 내에서 제3 개구(285)에 인접한 부분의 상기 제1 방향으로의 폭은 다른 부분의 상기 제1 방향으로의 폭보다 클 수 있다.
한편, 제3 갭(310)이 형성됨에 따라서, 채널(240)의 하부 외측벽을 커버하는 전하 저장 구조물(230) 부분이 노출될 수 있으며, 상기 노출된 전하 저장 구조물(230) 부분을 추가적으로 제거하여, 채널(240)의 상기 하부 외측벽을 노출시킬 수 있다.
상기 전하 저장 구조물(230) 부분은 예를 들어, 인산(H3PO4)을 사용하는 습식 식각 공정에 의해 제거되거나, 불산(HF)을 사용한 습식 식각 공정을 통해 제거될 수 있다. 상기 전하 저장 구조물(230) 부분이 제거됨에 따라서, 전하 저장 구조물(230)이 상하부 2개로 분리될 수 있다. 즉, 전하 저장 구조물(230)의 상부는 상기 몰드를 관통하여 채널(240)의 대부분의 외측벽을 커버할 수 있으며, 전하 저장 구조물(230)의 하부는 기판(100) 상면에 형성되어 채널(240)의 저면을 커버할 수 있다.
제3 갭(310)은 채널(240)의 외측벽에 인접하는 부분의 상면이 지지막(150)의 저면보다 높아질 수 있으며, 또한 채널(240)의 외측벽에 인접하는 부분의 저면이 기판(100) 상면보다 낮아질 수 있다. 한편, 도 16에는 제3 갭(310)에서 채널(240)의 외측벽에 인접하는 부분의 상면이 지지막(150)의 상면과 동일한 높이에 형성되고, 채널(240)의 외측벽에 인접하는 부분의 저면이 전하 저장 구조물(230) 하부의 저면과 동일한 높이에 형성된 것이 도시되어 있다.
제3 갭(310)이 형성될 때 지지 패턴(140)은 제거되지 않을 수 있으며, 이에 따라 상기 몰드는 무너지지 않을 수 있다. 또한, 제3 갭(310)이 형성될 때 지지막(150)에 의해 상기 몰드의 저면이 커버되므로, 상기 몰드의 하부가 제거되지 않을 수 있다.
도 17을 참조하면, 제3 갭(310)을 채우는 채널 연결층(320)을 형성할 수 있다.
채널 연결층(320)은 제3 갭(310)을 채울 뿐만 아니라, 제3 개구(285)의 측벽 및 저면, 및 제2 층간 절연막(270) 상면에도 형성될 수 있다. 제3 갭(310)을 채우는 채널 연결층(320)이 형성됨에 따라서, 상기 채널 어레이를 형성하는 채널들(240)이 서로 연결될 수 있다.
제3 갭(310) 내의 채널 연결층(320) 부분은 내부에 에어 갭(330)을 포함할 수 있다. 예시적인 실시예들에 있어서, 에어 갭(330)은 제3 개구(285)로부터 상기 제3 방향으로 멀리 떨어진 곳에 형성될 수 있다. 이에 따라, 에어 갭(330)은 예를 들어, 제2 갭들(304) 및 이들 사이에 대응하는 영역에는 형성되지 않을 수 있다. 이는, 제3 갭(310) 내에서 제3 개구(285)에 인접한 부분의 상기 제1 방향으로의 폭이 다른 부분의 상기 제1 방향으로의 폭보다 크므로, 상기 부분이 다른 부분에 비해 상대적으로 채널 연결층(320)에 의해 잘 채워지기 때문이다.
채널 연결층(320)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 18을 참조하면, 채널 연결층(320)을 부분적으로 제거하여 제3 갭(310) 내에만 채널 연결 패턴(325)을 형성할 수 있다.
예시적인 실시예들에 있어서, 채널 연결 패턴(325)은 에치 백 공정을 수행하여 제3 개구(285) 내에 형성된 채널 연결층(320) 부분을 제거함으로써 형성될 수 있다. 상기 에치 백 공정 시, 제3 개구(285)의 측벽에 형성된 제1 스페이서(290)도 함께 제거될 수 있다.
전술한 바와 같이, 제3 갭(310)이 내부에 에어 갭(330)을 포함하더라도, 제3 갭(310) 내에서 에어 갭(330)은 제3 개구(285)에 인접한 부분에는 형성되지 않을 수 있다. 이에 따라, 상기 에치 백 공정 시, 제3 개구(285) 내에 형성된 채널 연결층(320)이 제거되더라도, 에어 갭(330)이 외부로 노출되지 않을 수 있다.
이후, 제3 개구(285)에 의해 노출된 기판(100) 상부에 불순물을 도핑하여 불순물 영역(105)을 형성할 수 있다. 예시적인 실시예들에 있어서, 불순물 영역(105)은 채널 연결 패턴(325)의 저면에 접촉할 수 있으며, 이에 따라 불순물이 도핑된 폴리실리콘을 포함하는 채널 연결 패턴(325)과 전기적으로 연결될 수 있다.
도 19를 참조하면, 제3 개구(285)에 의해 노출된 제4 희생 패턴들(175)을 제거하여, 각 층에 형성된 절연 패턴들(165) 사이에 제4 갭(340)을 형성할 수 있으며, 제4 갭(340)에 의해서 제1 블로킹 패턴(200)의 외측벽 일부가 노출될 수 있다.
예시적인 실시예들에 따르면, 인산(H3PO4) 혹은 황산(H2SO4)을 사용하는 습식 식각 공정을 통해 제4 희생 패턴들(175)을 제거할 수 있다.
도 20을 참조하면, 노출된 제1 블로킹 패턴(200)의 외측벽, 제4 갭들(340)의 내벽, 절연 패턴들(165), 지지막(150) 및 채널 연결층(320)의 측벽들, 기판(100)의 상면, 지지 패턴(140)의 상면, 및 제2 층간 절연막(270)의 상면에 제2 블로킹 패턴(350)을 형성하고, 제2 블로킹 패턴(350) 상에 게이트 전극막을 형성할 수 있다.
상기 게이트 전극막은 순차적으로 적층된 게이트 배리어 막 및 게이트 도전막을 포함할 수 있다. 상기 게이트 도전막은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있으며, 상기 게이트 배리어 막은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
이후, 상기 게이트 전극막을 부분적으로 제거함으로써, 각 제4 갭들(340) 내부에 게이트 전극을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 게이트 전극막은 습식 식각 공정을 통해 부분적으로 제거될 수 있으며, 이에 따라 형성되는 상기 게이트 전극은 각 제4 갭들(340)의 일부 혹은 전부를 채우도록 형성될 수 있다.
상기 게이트 전극은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 제2 방향으로 연장되는 상기 게이트 전극들은 제3 개구(285)에 의해 서로 이격될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 상기 제1 방향을 따라 서로 이격된 복수 개의 층들에 각각 형성될 수 있으며, 상기 복수 개의 층들에 형성된 상기 게이트 전극들은 게이트 전극 구조물을 형성할 수 있다. 상기 게이트 전극 구조물은 기판(100) 상면으로부터 상기 제1 방향을 따라 순차적으로 적층된 하나 이상의 제1 게이트 전극(382), 복수의 제2 게이트 전극들(384), 및 하나 이상의 제3 게이트 전극(386)을 포함할 수 있다. 각 제1 내지 제3 게이트 전극들(382, 384, 386)이 형성되는 층수는 제4 희생막들(170)의 층수에 의해 변동될 수 있다.
도 21을 참조하면, 제2 블로킹 패턴(350) 상에 제2 스페이서 막을 형성한 후, 상기 제2 스페이서 막을 이방성 식각함으로써, 제3 개구(285)의 측벽 상에 제2 스페이서(390)를 형성할 수 있으며, 이에 따라 제2 블로킹 패턴(350)의 상면이 부분적으로 노출될 수 있다.
이후, 제2 스페이서(390)를 식각 마스크로 사용하여 이에 의해 커버되지 않는 제2 블로킹 패턴(350) 부분을 식각할 수 있으며, 제2 층간 절연막(270) 상면의 제2 블로킹 패턴(350) 부분도 함께 제거될 수 있다. 이때, 기판(100) 즉, 불순물 영역(105)의 상부 및 지지 패턴(140)도 부분적으로 제거될 수 있다.
이후, 기판(100) 즉, 불순물 영역(105) 상면, 지지 패턴(140) 상면, 제2 스페이서(390), 및 제2 층간 절연막(270) 상에 제3 개구(285)의 나머지 부분을 채우는 도전막을 형성한 후, 제2 층간 절연막(270)의 상면이 노출될 때까지 상기 도전막을 평탄화함으로써, 공통 소스 라인(CSL)(400)을 형성할 수 있다. CSL(400)은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있다.
예시적인 실시예들에 있어서, CSL(400)은 상기 제1 방향으로 연장될 수 있으며, 또한 상기 제2 방향으로도 연장될 수 있다. 한편, CSL(400)의 저면은 기판(100) 즉, 불순물 영역(105) 및 지지 패턴(140)에 의해 커버될 수 있다. 다만, CSL(400)은 지지 패턴(140)을 관통하여 하부의 기판(100) 부분에 의해 커버될 수도 있다.
다시 도 1 내지 도 3을 참조하면, 제2 층간 절연막(270), CSL(400), 제2 스페이서(390), 및 제2 블로킹 패턴(350) 상에 제3 층간 절연막(410)을 형성한 후, 제2 및 제3 층간 절연막들(270, 410)을 관통하여 캐핑 패턴(260)의 상면에 접촉하는 콘택 플러그(420)를 형성할 수 있다. 이후, 제3 층간 절연막(410) 및 콘택 플러그(420) 상에 제4 층간 절연막(430)을 형성한 후, 제4 층간 절연막(430)을 관통하여 콘택 플러그(420) 상면에 접촉하는 비트 라인(440)을 형성하여 상기 수직형 메모리 장치를 완성할 수 있다.
전술한 바와 같이, 기판(100) 상에 제1 내지 제3 희생막들(110, 120, 130), 지지막(150), 및 교대로 반복적으로 적층된 절연막(160) 및 제4 희생막(170)을 갖는 몰드를 형성하고, 상기 몰드, 지지막(150), 및 제1 내지 제3 희생막들(110, 120, 130)을 관통하는 채널(240) 및 제3 개구(285)를 형성하고, 제3 개구(285)를 통해 제1 및 제3 희생막들(110, 130)을 제거하여 제1 갭들(302)을 형성하고, 제1 갭들(302)을 통해 지지막(150) 하부 및 기판(100) 상부를 제거하여 제2 갭들(304)을 형성하고, 제3 개구(285) 및 제2 갭들(304)을 통해 제1 내지 제3 희생막들(110, 120, 130) 및 전하 저장 구조물(230)의 일부를 제거하여 제3 갭(310)을 형성하고, 제3 갭(310) 및 제3 개구(285) 내에 채널 연결층(320)을 형성하고, 제3 개구(285) 내에 형성된 채널 연결층(320) 부분을 제거하여 제3 갭(310)을 채우는 채널 연결 패턴(325)을 형성하고, 제4 희생막(170)을 게이트 전극으로 대체하는 공정 등을 수행함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
제3 갭(310) 형성 이전에, 제1 갭들(302)에 의해 노출된 상기 지지막(150) 하부 및 기판(100) 상부를 미리 제거하여 제2 갭들(304)을 형성하였으므로, 제3 갭(310) 내에서 제3 개구(285)에 인접한 부분의 상기 제1 방향으로의 폭은 다른 부분의 상기 제1 방향으로의 폭보다 클 수 있다. 이에 따라, 제3 갭(310) 내의 채널 연결층(320) 부분이 내부에 에어 갭(330)을 포함하더라도, 에어 갭(330)은 제3 개구(285)에 인접하는 영역에는 형성되지 않고 이로부터 상기 제3 방향으로 멀리 떨어진 곳에 형성될 수 있다.
따라서 제3 개구(285) 내의 채널 연결층(320) 부분을 제거하여 채널 연결 패턴(325)을 형성할 때, 에어 갭(330)이 외부로 노출되지 않을 수 있으며, 이후 제4 희생막(170)을 게이트 전극으로 대체하는 공정에서, 금속 성분이 상기 노출된 에어 갭(330) 내로 침투하여 불량이 발생하는 것을 방지할 수 있다.
도 22는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 상기 수직형 메모리 장치는 채널 연결 패턴의 형상을 제외하고는, 도 1 내지 도 3을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 반복적인 설명은 생략한다.
도 22를 참조하면, 채널(240)에 인접한 부분을 제외한 채널 연결 패턴(325)의 나머지 부분들의 저면은 일정한 높이를 가질 수 있다. 즉, CSL(400)에 인접한 채널 연결 패턴(325)의 말단부조차도 그 저면이 이웃하는 부분의 저면과 실질적으로 동일한 평면 상에 형성될 수 있다.
다만, 채널 연결 패턴(325)의 상기 말단부는 그 상면이 채널(240)에 인접한 부분을 제외한 나머지 부분들의 상면보다는 높을 수 있다. 이에 따라, 채널 연결 패턴(325)의 상기 말단부의 상기 제1 방향으로의 제1 두께(T1)는 채널 연결 패턴(325)의 채널(240)에 인접한 부분을 제외한 나머지 부분들의 제2 두께(T2)보다는 클 수 있다.
도 23 내지 도 26은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 4 내지 도 21 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있으며, 이에 따라 이들에 대한 반복적인 설명은 생략한다.
도 23을 참조하면, 도 4 내지 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 제3 개구(285)는 기판(100) 상면을 노출시키는 대신에, 제2 희생막(120)을 노출시킬 수 있으며, 제2 희생막(120) 상부 일부도 관통할 수 있다. 하지만 제1 희생막(110) 및 기판(100)은 노출시키지 않을 수 있다.
도 24를 참조하면, 도 13 및 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 제3 개구(285)에 의해 제1 희생막(110) 및 기판(100)이 노출되지 않으므로, 제3 희생막(130)의 일부 및 그 상부의 지지막(150) 부분만이 제거되어 제2 갭(304)이 형성될 수 있으며, 제1 희생막(110) 및 기판(100) 상부에는 제2 갭(304)이 형성되지 않을 수 있다.
도 25를 참조하면, 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 기판(100) 상면과 지지막(150) 저면 사이에 제3 갭(310)이 형성될 수 있으며, 다만 제3 갭(310) 내에서 제3 개구(285)에 인접한 부분의 저면은 채널(240)에 인접한 부분을 제외한 나머지 부분들의 저면과 실질적으로 동일한 평면 상에 형성될 수 있다. 하지만, 제3 갭(310) 내에서 제3 개구(285)에 인접한 부분의 상면은 채널(240)에 인접한 부분을 제외한 나머지 부분들의 상면보다 높을 수 있으며, 이에 따라 상기 제1 방향으로의 폭이 더 클 수 있다.
도 26을 참조하면, 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제3 갭(310) 및 제3 개구(285) 내에 채널 연결층(320)이 형성될 수 있으며, 제3 갭(310)의 채널 연결층(320) 부분은 내부에 에어 갭(330)을 포함할 수 있다. 이때, 제3 갭(310) 내에서 제3 개구(285)에 인접한 부분의 상기 제1 방향으로의 폭이 다른 부분의 상기 제1 방향으로의 폭보다 여전히 크므로, 에어 갭(330)은 제3 개구(285)에 인접한 영역에는 형성되지 않고 이로부터 상기 제3 방향으로 멀리 떨어진 곳에 형성될 수 있다.
다시 도 22를 참조하면, 도 18 내지 도 21 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
도 27a 및 27b는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 이때, 도 27b는 도 27a의 X 영역에 대한 확대 단면도이다.
상기 수직형 메모리 장치는 채널 연결 패턴의 형상을 제외하고는, 도 1 내지 도 3을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 반복적인 설명은 생략한다.
도 27a 및 27b를 참조하면, CSL(400)에 인접한 채널 연결 패턴(325)의 상기 제3 방향으로의 말단부는 그 상면의 높이가 채널(240)에 인접한 부분을 제외한 나머지 부분들의 상면의 높이보다 높을 수 있다. 즉, CSL(400)에 인접한 채널 연결 패턴(325)의 상기 제3 방향으로의 말단부는 그 상면이 편평하지 않고 곡률을 가질 수 있다.
하지만 예시적인 실시예들에 있어서 채널 연결 패턴(325)의 상기 말단부는 그 저면의 높이가 채널(240)에 인접한 부분을 제외한 나머지 부분들의 저면의 높이와 동일한 제1 부분(325a), 및 그 저면의 높이가 채널(240)에 인접한 부분을 제외한 나머지 부분들의 저면의 높이보다 낮은 제2 부분(325b)을 포함할 수 있다.
이에 따라, 채널 연결 패턴(325) 말단부의 제1 부분(325a)이 갖는 상기 제1 방향으로의 제3 두께(T3)에 비해서 채널 연결 패턴(325) 말단부의 제2 부분(325b)이 갖는 상기 제1 방향으로의 제4 두께(T4)가 더 클 수 있다. 하지만, 채널 연결 패턴(325) 말단부의 제1 부분(325a)이 갖는 제3 두께(T3)는 여전히 채널(240)에 인접한 부분을 제외한 나머지 부분들의 제2 두께(T2)보다는 클 수 있다.
다만, 채널 연결 패턴(325)의 말단부의 저면을 채널(240)에 인접한 부분을 제외한 나머지 부분들보다 낮은 부분의 저면으로만 정의할 수도 있다. 이때, 채널 연결 패턴(325)의 말단부의 저면은 편평하지 않고 곡률을 가질 수 있다. 예시적인 실시예들에 있어서, 채널 연결 패턴(325)의 말단부의 상면으로부터 채널(240) 혹은 전하 저장 구조물(230)에 이르는 거리는 채널 연결 패턴(325)의 말단부의 저면으로부터 채널(240) 혹은 전하 저장 구조물(230)에 이르는 거리보다 작을 수 있다.
한편, 채널 연결 패턴(325) 말단부의 상면이 갖는 곡률은 채널 연결 패턴(325) 말단부의 저면이 갖는 곡률과 다를 수 있다. 예시적인 실시예들에 있어서, 채널 연결 패턴(325) 말단부의 상면이 갖는 곡률은 채널 연결 패턴(325) 말단부의 저면이 갖는 곡률보다 작을 수 있다.
도 28 및 29는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 4 내지 도 21 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있으며, 이에 따라 이들에 대한 반복적인 설명은 생략한다.
도 28을 참조하면, 도 4 내지 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 제3 개구(285)는 기판(100) 상면을 노출시키는 대신에, 제2 희생막(120) 상면을 노출시킬 수 있으며, 기판(100) 상면은 노출시키지 않을 수 있다.
도 29를 참조하면, 도 13 및 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 제3 개구(285)에 제3 희생막(130)은 부분적으로 제거되었지만 제1 희생막(110)은 제거되지 않았으므로, 도 13을 참조로 설명한 공정을 통해 제1 및 제3 희생막들(110, 130)을 각각 제거하여 형성되는 상하부의 제1 갭들(302)은 상기 제3 방향으로 서로 다른 폭을 가질 수 있다. 즉, 상부의 제1 갭(302)은 하부의 제1 갭(302)에 비해 상기 제3 방향으로의 폭이 더 클 수 있다.
이에 따라, 도 14를 참조로 설명한 공정을 통해 제1 갭들(302)에 의해 노출된 지지막(150) 및 기판(100)을 각각 제거하여 형성되는 상하부의 제2 갭들(304) 역시 상기 제3 방향으로의 폭이 서로 다를 수 있다. 즉, 상부의 제2 갭(304)이 하부의 제2 갭(304)에 비해 상기 제3 방향으로의 폭이 더 클 수 있다. 따라서, 상부의 제2 갭(304)으로부터 채널(240) 혹은 전하 저장 구조물(230)에 이르는 거리는 하부의 제2 갭(304) 으로부터 채널(240) 혹은 전하 저장 구조물(230)에 이르는 거리보다 작을 수 있다.
예시적인 실시예들에 있어서, 상부의 제2 갭(304)이 갖는 곡률은 하부의 제2 갭(304)이 갖는 곡률과 다를 수 있다. 즉, 하부의 제2 갭(304)은 제1 갭(302)에 의해 노출된 기판(100)의 상면 부분만이 제거되어 형성되는데 비해, 상부의 제2 갭(304)은 제1 갭(302)에 의해 노출된 지지막(150)의 저면 부분뿐만 아니라 제3 개구(285)에 의해 노출된 지지막(150)의 측벽 부분도 함께 제거되어 형성되므로, 상부의 제2 갭(304)이 갖는 곡률은 하부의 제2 갭(304)이 갖는 곡률보다 작을 수 있다.
다시 도 27a 및 27b를 참조하면, 도 15 내지 도 21 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
도 30 및 31은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 4 내지 도 21 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있으며, 이에 따라 이들에 대한 반복적인 설명은 생략한다.
도 30을 참조하면, 도 4 내지 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이후, 실리콘을 포함하며 외부로 노출된 막 구조물 부분들 즉, 지지막(150)의 저면 및 측벽, 기판(100) 상면, 및 제1 스페이서(290)의 표면에 산화 공정을 수행하여 제1 및 제2 실리콘 산화막들(500, 510)을 형성할 수 있다.
이때, 제1 실리콘 산화막(500)은 지지막(150) 및 제1 스페이서(290)의 표면에 상기 제1 방향으로 연장되도록 형성될 수 있으며, 제2 실리콘 산화막(510)은 기판(100) 상면에 형성될 수 있다.
도 31을 참조하면, 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 제1 내지 제3 희생막들(110, 120, 130)을 제거할 수 있으며, 이때 제1 및 제2 실리콘 산화막들(500, 510)도 함께 제거될 수 있다.
이후 도 16 내지 도 21 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 도 1 내지 도 3을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사한 수직형 메모리 장치가 완성될 수 있다.
도 32 및 33은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 23 내지 도 26 및 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있으며, 이에 따라 이들에 대한 반복적인 설명은 생략한다.
도 32를 참조하면, 도 23 및 24를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이후, 실리콘을 포함하며 외부로 노출된 막 구조물 부분들 즉, 지지막(150)의 저면 및 측벽 및 제1 스페이서(290)의 표면에 산화 공정을 수행하여 제1 실리콘 산화막(500)을 형성할 수 있다.
도 33을 참조하면, 도 25를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 제1 내지 제3 희생막들(110, 120, 130)을 제거할 수 있으며, 이때 제1 실리콘 산화막(500)도 함께 제거될 수 있다.
이후 도 26 및 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 도 22를 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사한 수직형 메모리 장치가 완성될 수 있다.
도 34 및 35는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 28 내지 도 29, 및 도 27a 및 27b를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있으며, 이에 따라 이들에 대한 반복적인 설명은 생략한다.
도 34를 참조하면, 도 28 및 29를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이후, 실리콘을 포함하며 외부로 노출된 막 구조물 부분들 즉, 지지막(150)의 저면 및 측벽, 기판(100) 상면, 및 제1 스페이서(290)의 표면에 산화 공정을 수행하여 제1 및 제2 실리콘 산화막들(500, 510)을 형성할 수 있다.
도 35를 참조하면, 도 27a 및 27b를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 수직형 메모리 장치를 완성할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판
110, 120, 130, 170: 제1 내지 제4 희생막 140: 지지 패턴
150: 지지막 160: 절연막
165: 절연 패턴 175: 제4 희생 패턴
180, 270, 410, 430: 제1 내지 제4 층간 절연막
190: 채널 홀 200, 350: 제1, 제2 블로킹 패턴
210: 전하 저장 패턴 220: 터널 절연 패턴
230: 전하 저장 구조물 240: 채널
250: 충전 패턴 260: 캐핑 패턴
280, 285: 제2, 제3 개구
302, 304, 310, 340: 제1 내지 제4 갭 320: 채널 연결층
325: 채널 연결 패턴 330: 에어 갭
382, 384, 386: 제1 내지 제3 게이트 전극 290, 390: 제1, 제2 스페이서
400: CSL 420: 콘택 플러그
440: 비트 라인

Claims (21)

  1. 기판 상에 형성된 채널 연결 패턴;
    상기 채널 연결 패턴 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 서로 이격되도록 순차적으로 적층되며, 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들; 및
    상기 게이트 전극들 및 상기 채널 연결 패턴을 관통하도록 상기 기판 상에 상기 제1 방향으로 연장된 채널을 포함하며,
    상기 채널 연결 패턴은 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 말단부의 상면이 상기 채널에 인접한 부분을 제외한 나머지 부분들의 상면보다 높고,
    상기 채널 연결 패턴 말단부의 저면은 상기 채널에 인접한 부분을 제외한 나머지 부분들의 저면보다 낮은 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 채널 연결 패턴 말단부의 저면은 상기 채널에 인접한 부분을 제외한 나머지 부분들의 저면과 동일한 평면에 형성된 수직형 메모리 장치.
  3. 삭제
  4. 제1항에 있어서, 상기 채널 연결 패턴 말단부는 상기 제1 방향으로의 가운데 부분을 중심으로 상기 상면과 상기 저면이 대칭적 형상을 갖는 수직형 메모리 장치.
  5. 제1항에 있어서, 상기 채널 연결 패턴 말단부의 상면으로부터 상기 채널에 이르는 거리는 상기 채널 연결 패턴 말단부의 저면이 상기 채널에 이르는 거리보다 작은 수직형 메모리 장치.
  6. 제1항에 있어서, 상기 채널 연결 패턴 말단부의 상면이 갖는 곡률은 상기 채널 연결 패턴 말단부의 저면이 갖는 곡률과 다른 수직형 메모리 장치.
  7. 제6항에 있어서, 상기 채널 연결 패턴 말단부의 상면이 갖는 곡률은 상기 채널 연결 패턴 말단부의 저면이 갖는 곡률보다 작은 수직형 메모리 장치.
  8. 삭제
  9. 제1항에 있어서, 상기 채널의 적어도 일부 외측벽을 커버하는 전하 저장 구조물을 더 포함하는 수직형 메모리 장치.
  10. 제9항에 있어서, 상기 채널 연결 패턴은 상기 채널의 일부 외측벽을 커버하며, 상기 전하 저장 구조물과 접촉하는 수직형 메모리 장치.
  11. 제1항에 있어서, 상기 채널 연결 패턴은 불순물이 도핑된 폴리실리콘을 포함하는 수직형 메모리 장치.
  12. 제1항에 있어서, 상기 채널 연결 패턴과 상기 게이트 전극들 중 최하층의 게이트 전극 사이에 형성되며 불순물이 도핑된 폴리실리콘을 포함하는 지지막을 더 포함하는 수직형 메모리 장치.
  13. 제1항에 있어서, 상기 기판 상에 상기 제2 방향으로 연장되어, 상기 게이트 전극들 및 상기 채널 연결 패턴을 상기 제3 방향으로 분리시키는 공통 소스 라인(CSL)을 더 포함하는 수직형 메모리 장치.
  14. 제1항에 있어서, 상기 채널은 상기 제2 및 제3 방향들을 따라 복수 개로 형성되며, 상기 채널 연결 패턴은 상기 채널들을 서로 연결하는 수직형 메모리 장치.
  15. 기판 상에 형성된 채널 연결 패턴;
    상기 채널 연결 패턴 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 서로 이격되도록 순차적으로 적층되며, 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들; 및
    상기 게이트 전극들 및 상기 채널 연결 패턴을 관통하도록 상기 기판 상에 상기 제1 방향으로 연장된 채널을 포함하며,
    상기 채널 연결 패턴은 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 말단부의 상기 제1 방향으로의 두께가 상기 채널에 인접한 부분을 제외한 나머지 부분들의 상기 제1 방향으로의 두께보다 크고,
    상기 채널 연결 패턴 말단부의 저면은 상기 채널에 인접한 부분을 제외한 나머지 부분들의 저면보다 낮은 수직형 메모리 장치.
  16. 제15항에 있어서, 상기 채널 연결 패턴 말단부의 상면은 상기 채널에 인접한 부분을 제외한 나머지 부분들의 상면보다 높은 수직형 메모리 장치.
  17. 삭제
  18. 제15항에 있어서, 상기 채널 연결 패턴 말단부는 저면의 높이가 상기 채널에 인접한 부분을 제외한 나머지 부분들의 저면의 높이와 동일한 제1 부분, 및 저면의 높이가 상기 채널에 인접한 부분을 제외한 나머지 부분들의 저면의 높이보다 낮은 제2 부분을 포함하는 수직형 메모리 장치.
  19. 기판 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 각각 연장된 채널들;
    상기 기판 상에 형성되어 상기 채널들의 외측벽에 접촉함으로써 상기 채널들을 서로 연결하는 채널 연결 패턴;
    상기 채널 연결 패턴 상에 형성되어 상기 제1 방향으로 서로 이격되도록 순차적으로 적층되며, 상기 기판 상면에 평행한 제2 방향으로 각각 연장되어 상기 채널들을 둘러싸는 게이트 전극들; 및
    상기 기판 상에 상기 제2 방향으로 연장되어, 상기 게이트 전극들 및 상기 채널 연결 패턴을 상기 제2 방향과 교차하는 제3 방향으로 분리시키는 공통 소스 라인(CSL)을 포함하며,
    상기 채널 연결 패턴은 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 말단부 상면의 기울기의 절대값이 상기 CSL로부터의 거리가 멀어질수록 점차 증가하는 수직형 메모리 장치.
  20. 제19항에 있어서, 상기 채널 연결 패턴 말단부 저면의 기울기의 절대값은 상기 CSL로부터의 거리가 멀어질수록 점차 증가하는 수직형 메모리 장치.

  21. 기판 상에 형성된 채널 연결 패턴;
    상기 채널 연결 패턴 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 서로 이격되도록 순차적으로 적층되며, 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들; 및
    상기 게이트 전극들 및 상기 채널 연결 패턴을 관통하도록 상기 기판 상에 상기 제1 방향으로 연장된 채널을 포함하며,
    상기 채널 연결 패턴은 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 말단부의 상면이 상기 채널에 인접한 부분을 제외한 나머지 부분들의 상면보다 높고,
    상기 채널 연결 패턴의 내부에는 에어 갭이 형성된 수직형 메모리 장치.


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