KR102670396B1

KR102670396B1 - 하전 입자에 대한 다중 셀 검출기

Info

Publication number: KR102670396B1
Application number: KR1020227021245A
Authority: KR
Inventors: 조 왕; 용신 왕; 중웨이 첸; 슈에랑 후
Original assignee: 에이에스엠엘 네델란즈 비.브이.
Priority date: 2017-09-29
Filing date: 2018-09-28
Publication date: 2024-05-30
Also published as: IL273527B1; KR20200044100A; EP3688786A1; IL273527A; US20200286708A1; WO2019063794A1; US11784024B2; US20220246391A1; IL273527B2; JP7179839B2; TWI778667B; KR20220093266A; TW202213757A; CN111164728B; TWI734035B; TW201929025A; CN111164728A; US11222766B2; JP2020535586A

Abstract

다중 셀 검출기는 제1 전도성 타입의 영역을 갖는 제1 층 및 제2 전도성 타입의 복수의 영역을 포함하는 제2 층을 포함할 수도 있다. 제2 층은 또한 제1 전도성 타입의 하나 이상의 영역을 포함할 수도 있다. 제2 전도성 타입의 복수의 영역은 제2 층의 제1 전도성 타입의 하나 이상의 영역에 의해 서로 구획될 수도 있다. 제2 전도성 타입의 복수의 영역은 제2 층에서 제1 전도성 타입의 하나 이상의 영역과는 떨어져 이격될 수도 있다. 검출기는 제1 층과 제2 층 사이에 진성 층을 더 포함할 수도 있다.

Description

하전 입자에 대한 다중 셀 검출기{MULTI-CELL DETECTOR FOR CHARGED PARTICLES}

관련 출원에 대한 교차 참조

본 출원은 2017년 9월 29일자로 출원된 그리고 참조에 의해 그 전체가 본원에 통합되는 미국 출원 제62/566,102호의 우선권을 주장한다.

기술 분야

본 개시는 일반적으로 하전 입자 검출(charged particle detection)에 관한 것으로, 더욱 상세하게는 하전 입자의 다중 셀 검출기(multi-cell detector) 및 그에 기초한 시스템, 방법 및 장치에 관한 것이다.

검출기는 물리적으로 관찰 가능한 현상을 감지하기 위해 다양한 분야에서 사용된다. 예를 들면, 전자 현미경은 샘플의 표면 지형(topography) 및 조성을 관찰하기 위한 유용한 툴이다. 1 나노미터 미만에 이르기까지의 분해능에 대응하는, 주사 전자 현미경(scanning electron microscope; SEM)과 같은 하전 입자(예를 들면, 전자) 빔 현미경은, 예를 들면, 100 나노미터 미만의 피쳐(feature) 사이즈를 갖는 집적 회로(integrated circuit; IC) 컴포넌트를 검사하기 위한 실용적인 툴로서 역할을 할 수도 있다. 그러한 하전 입자 빔 툴은 샘플로부터 투영되는 하전 입자를 수신하고 검출 신호를 출력하는 검출기를 포함할 수도 있다. 샘플에 부딪친 이후, 이차(secondary) 전자, 후방 산란 전자(backscattered electron), 오제 전자(auger electron), x 선, 가시광, 등등이 방출될 수도 있다. 방출된 에너지는 검출기에 입사하는 빔을 형성할 수도 있다. 검출 신호는 샘플의 이미지를 재구성하기 위해 사용될 수도 있고, 예를 들면, 샘플의 결함을 드러내기 위해 사용될 수도 있다.

몇몇 애플리케이션에서, 검출기에 입사하는 하나 이상의 빔이 있을 수도 있다. 예를 들면, 다중 빔 SEM에서, 복수의 일차(primary) 전자 빔이 사용되어 검사 하에 있는 웨이퍼의 상이한 영역을 동시에 스캔할 수도 있다. 웨이퍼는, 일차 전자 빔을 수신한 이후, 검출기를 향해 지향되는 이차 전자를 방출할 수도 있다. 이차 전자의 강도는 웨이퍼의 내부 또는 외부 구조체의 속성(property)에 기초하여 변할 수도 있다. 그와 같이, 이차 전자는 웨이퍼의 내부 또는 외부 구조체의 다양한 피쳐를 결정하기 위해 검출 및 분석될 수도 있고 웨이퍼에 존재할 수도 있는 임의의 결함을 드러내기 위해 사용될 수도 있다.

그러나, 샘플로부터 방출되는 인접 빔으로부터의 전자가 검출기 표면의 실질적으로 동일한 위치에 도달하도록 지향될 수도 있다. 결과적으로, 인접한 전자 빔에 의해 형성되는 빔 스팟은 서로 매우 가까워질 수도 있고, 몇몇 경우에 부분적으로 중첩되어, 크로스토크(crosstalk)로 이어질 수도 있다. 크로스토크의 영향은 전자 검출기의 출력 신호에 노이즈로서 추가될 수도 있다. 따라서, 전자 검출기의 출력 신호는 검사 하에 있는 특정한 샘플 구조체와 상관되지 않는 노이즈 성분을 포함할 수도 있고, 이미지 재구성의 충실도가 저하될 수도 있다.

정확한 검사를 보장하기 위해, 다중 빔 SEM은 상이한 일차 전자 빔에 의해 생성되는 이차 전자를 구별할 수 있어야 한다. 현존하는 시스템에서, 복수의 별개의 전자 감지 엘리먼트를 포함하는 검출기가 제공될 수도 있다. 예를 들면, 검출기 어레이에는 서로 물리적으로 떨어져 이격되는 감지 엘리먼트를 구비할 수도 있다. 복수의 일차 전자 빔의 각각은 검출기 어레이에서 대응하는 전자 감지 엘리먼트를 가질 수도 있다. 상이한 일차 전자 빔에 의해 생성되는 이차 전자를 그들의 대응하는 전자 감지 엘리먼트로 편향시키기 위해, 편향기 어레이가 또한 사용될 수도 있다. 그와 같이, 편향기 어레이는 각각의 전자 감지 엘리먼트에 대해 상이한 편향 방향(또는 각도)을 제공할 수도 있다. 그러나, 다중 빔 SEM이 많은 수의 일차 전자 빔 및 따라서 전자 감지 엘리먼트를 사용할 필요가 있는 경우, 편향기 어레이에 의해 제공될 수도 있는 상이한 편향 방향의 부족이 종종 있다. 비록 편향기 어레이가 더 많은 편향 방향을 제공하도록 확장될 수 있지만, 이것은 편향기 어레이에 구조적 복잡성을 추가할 뿐만 아니라, 또한, 검출기 어레이를 전자 감지 엘리먼트와 정렬시키는 것의 어려움을 증가시킨다.

본 개시의 실시형태는 다중 빔 검사 시스템에서 사용될 수도 있는 다중 셀 검출기에 관한 것이다. 몇몇 실시형태에서, 검출기가 제공된다. 검출기는 제1 전도성 타입의 제1 영역을 포함하는 제1 층을 포함할 수도 있다. 검출기는 또한 제2 전도성 타입의 복수의 제2 영역 및 제1 전도성 타입의 하나 이상의 제3 영역을 포함하는 제2 층을 포함할 수도 있다. 제2 전도성 타입의 복수의 제2 영역은 제2 층의 제1 전도성 타입의 하나 이상의 제3 영역에 의해 서로 구획될(partitioned) 수도 있다. 제2 전도성 타입의 복수의 제2 영역은 제2 층에서 제1 전도성 타입의 하나 이상의 제3 영역과는 떨어져 이격될 수도 있고 물리적으로 접촉하지 않을 수도 있다. 검출기는 제1 층과 제2 층 사이에 진성(intrinsic) 층을 더 포함할 수도 있다.

몇몇 실시형태에서, 하전 입자 빔 장치가 제공된다. 하전 입자 빔 장치는 하전 입자 빔 시스템의 일부로서 제공될 수도 있다. 장치는, 샘플의 표면 상에 투영될 수도 있고 샘플로 하여금 이차 하전 입자를 생성하게 할 수도 있는 하전 입자의 하나 이상의 빔을 생성하도록 구성되는 하전 입자 소스를 포함할 수도 있다. 장치는 또한 다음의 것을 포함하는 검출기를 포할 수도 있다: 제1 전도성 타입의 제1 영역을 포함하는 제1 층, 제2 전도성 타입의 복수의 제2 영역을 포함하는 제2 층, 및 제1 층과 제2 층 사이의 진성 영역. 복수의 제2 영역은 서로 구획될 수도 있다. 또한, 복수의 제2 영역은 수신된 하전 입자에 기초하여 전기 신호를 출력하도록 구성될 수도 있다. 장치는 복수의 제2 영역에 의해 출력되는 전기 신호를 증폭하고 증폭된 전기 신호를 컨트롤러로 포워딩하도록 구성되는 증폭기를 더 포함할 수도 있다. 컨트롤러는 데이터 프로세싱 시스템을 포함할 수도 있다.

몇몇 실시형태에서, 방법이 제공된다. 이 방법은 검출기의 제1 층의 제1 전도성 타입의 제1 영역에 제1 바이어스를 인가하는 것 및 검출기의 제2 층의 복수의 제2 영역에 제2 바이어스를 인가하는 것을 포함할 수도 있다. 검출기는 제1 층과 제2 층 사이에서 진성 영역을 포함할 수도 있다. 검출기 내의 복수의 제2 영역은 하나 이상의 구획 영역에 의해 서로 구획될 수도 있다. 방법은 또한 제2 층으로부터 출력 신호를 수신하는 것 및 수신된 출력 신호에 기초하여 하전 입자 신호를 결정하는 것을 포함할 수도 있다.

개시되는 실시형태의 추가적인 목적 및 이점은 다음의 설명에서 부분적으로 기술될 것이고, 부분적으로는 설명으로부터 명백해질 것이거나, 또는 실시형태의 실시에 의해 학습될 수도 있다. 개시되는 실시형태의 목적 및 이점은 청구범위에서 기술되는 엘리먼트 및 조합에 의해 실현 및 달성될 수도 있다.

전술한 일반적인 설명 및 하기의 상세한 설명 둘 모두는 단지 예시적이고 설명적인 것이며, 청구되는 바와 같이, 개시된 실시형태를 제한하지는 않는다는 것이 이해되어야 한다.

본 개시의 상기 및 다른 양태는 첨부하는 도면과 연계하여 취해지는 예시적인 실시형태의 설명으로부터 더욱 명백해질 것인데, 첨부하는 도면에서:
도 1은, 본 개시의 실시형태와 부합하는, 예시적인 전자 빔 검사(electron-beam inspection; EBI) 시스템을 예시하는 개략도이다.
도 2는, 본 개시의 실시형태와 부합하는, 도 1의 예시적인 EBI 시스템의 일부일 수 있는 예시적인 e 빔(e-beam) 툴을 예시하는 개략도이다.
도 3은, 본 개시의 실시형태와 부합하는, 예시적인 전자 검출기의 센서 표면을 예시하는 도면이다.
도 4는, 본 개시의 실시형태와 부합하는, 전자 검출기의 두께 방향에서 단면을 따라 취해진 전자 검출기의 예시적인 구조체를 예시하는 표현이다.
도 5는, 본 개시의 실시형태와 부합하는, 도 4에서 도시되는 전자 검출기의 제1 금속 층의 상면도를 예시하는 도면이다.
도 6은, 본 개시의 실시형태와 부합하는, 도 4에서 도시되는 전자 검출기의 반도체 층의 평면도를 예시하는 도면이다.
도 7은, 본 개시의 실시형태와 부합하는, 도 4에서 도시되는 전자 검출기의 제2 금속 층의 평면도를 예시하는 도면이다.
도 8은, 본 개시의 실시형태와 부합하는, 도 4에서 도시되는 전자 검출기의 절연 층의 평면도를 예시하는 도면이다.
도 9a 내지 도 9d는 도 4의 전자 검출기의 단면의 일부의 확대를 예시하는 도면이다.
도 10은, 본 개시의 실시형태와 부합하는, 예시적인 검출기의 단면의 일부의 확대를 예시하는 도면이다.
도 11은, 본 개시의 실시형태와 부합하는, 단면에서의 검출기의 예시적인 구조체를 예시하는 도면이다.
도 12는, 본 개시의 실시형태와 부합하는, 도 11에서 도시되는 전자 검출기의 제1 금속 층의 상면도를 예시하는 도면이다.
도 13은, 본 개시의 실시형태와 부합하는, 도 11에서 도시되는 전자 검출기의 반도체 층의 평면도를 예시하는 도면이다.
도 14는, 본 개시의 실시형태와 부합하는, 도 11에서 도시되는 전자 검출기의 다른 반도체 층의 평면도를 예시하는 도면이다.
도 15는, 본 개시의 실시형태와 부합하는, 도 11에서 도시되는 전자 검출기의 제2 금속 층의 평면도를 예시하는 도면이다.
도 16은, 본 개시의 실시형태와 부합하는, 도 11에서 도시되는 전자 검출기의 단면의 일부의 확대를 예시하는 도면이다.
도 17은, 본 개시의 실시형태와 부합하는, 예시적인 방법을 나타내는 플로우차트이다.

이제, 예시적인 실시형태에 대한 참조가 이루어질 것인데, 그 예는 첨부하는 도면에서 예시된다. 다음의 설명은 첨부의 도면을 참조하는데, 첨부의 도면에서, 달리 표현되지 않는 한, 상이한 도면에서의 동일한 번호는 동일한 또는 유사한 엘리먼트를 나타낸다. 예시적인 실시형태의 다음의 설명에서 기술되는 구현예는 개시되는 주제와 부합하는 모든 구현예를 나타내는 것은 아니다. 대신, 그들은 첨부된 청구범위에 언급되는 바와 같은 주제에 관련되는 양태와 부합하는 장치, 시스템, 및 방법의 예에 불과하다. 예를 들면, 비록 몇몇 실시형태가 전자 빔을 활용하는 시스템의 맥락에서 설명되지만, 본 개시는 그렇게 제한되지는 않는다. 다른 타입의 하전 입자 빔이 유사하게 적용될 수도 있다. 더구나, 검출을 위한 장치, 시스템, 및 방법은, 광학 이미징(optical imaging), 광 검출(photo detection), x 선 검출, 이온 검출, 등등과 같은 다른 이미징 시스템에서 사용될 수도 있다.

본 출원의 양태는 주사 전자 현미경(SEM)과 같은 검사 툴에 유용할 수도 있는 다중 셀 검출기에 관한 것이다. 집적 회로(integrated circuit; IC) 컴포넌트의 제조 프로세스에서 검사 툴이 사용될 수도 있다. 최신 전자 디바이스의 향상된 컴퓨팅 파워를 실현하기 위해, IC 칩 상에서 트랜지스터, 커패시터, 다이오드, 등등과 같은 회로 컴포넌트의 패킹 밀도가 크게 증가하는 동안, 디바이스의 물리적 사이즈는 축소될 수도 있다. 예를 들면, 스마트폰에서, IC 칩(이것은 엄지손톱의 사이즈일 수도 있음)은 20 억 개가 넘는 트랜지스터를 포함할 수도 있는데, 각각의 트랜지스터의 사이즈는 사람의 머리카락의 1/1000보다 더 작다. 놀랍게도, 반도체 IC 제조는 수백 개의 개개의 단계를 갖는 복잡한 프로세스이다. 심지어 하나의 단계에서의 에러도 최종 제품의 기능에 극적으로 영향을 끼칠 잠재성을 갖는다. 심지어 하나의 "킬러 결함(killer defect)"이 디바이스 고장을 일으킬 수 있다. 제조 프로세스의 목표는 프로세스의 전체 수율을 향상시키는 것이다. 예를 들면, 50 단계 프로세스가 75 %의 수율을 얻기 위해서는, 각각의 개개의 단계의 수율이 99.4 %보다 더 커야 하며, 개개의 단계 수율이 95 %인 경우, 전체 프로세스 수율은 7 %로 떨어진다.

높은 스루풋(예를 들면, 시간당 웨이퍼 프로세스의 수로서 정의됨)을 유지하면서, 높은 정확도 및 높은 분해능을 가지고 결함을 검출하는 능력을 보장하는 것이 점점 중요해지고 있다. 특히, 오퍼레이터 개입이 수반되는 경우, 결함의 존재에 의해, 높은 프로세스 수율과 높은 웨이퍼 스루풋은 영향을 받을 수도 있다. 따라서, 검사 툴(예를 들면, SEM)에 의한 마이크로 및 나노 사이즈의 결함의 검출 및 식별은, 높은 수율 및 저렴한 비용을 유지하는 데 중요하다.

몇몇 검사 툴에서, 샘플 표면에 걸쳐 고 에너지 전자의 빔을 스캐닝하는 것에 의해 샘플이 검사될 수도 있다. 샘플 표면에서의 상호 작용에 기인하여, 샘플로부터 이차 전자가 생성될 수도 있는데, 그 이차 전자는, 그 다음, 검출기에 의해 검출될 수도 있다. 스루풋을 증가시키기 위해, 몇몇 검사 툴은 샘플 표면의 상이한 영역 위에서 동시에 스캐닝되는 다수의 전자 빔을 활용할 수도 있고, 따라서, 검출기를 향해 지향되는 다수의 이차 전자 빔을 생성할 수도 있다. 분석을 위해 이들 다수의 이차 전자 빔을 동시에 캡쳐하기 위해, 각각의 이차 전자 빔이 그 자신의 검출 셀에 도달하도록 다중 셀 검출기가 제공될 수도 있다. 따라서, 상이한 전자 빔으로부터 유래되는 전자는 상이한 검출 셀에 진입할 수도 있고, 그 결과, 각각의 전자 빔에 대응하는 신호가 개별적으로 분석될 수도 있다.

몇몇 애플리케이션에서, 상이한 빔으로부터의 전자가 서로 간섭하지 않도록 검출기에 도달하는 전자를 분리하는 것이 바람직할 수도 있다. 그러한 간섭은 "크로스토크"에 기여할 수도 있으며 증가된 노이즈와 같은, 출력 신호에 바람직하지 않은 영향을 끼칠 수도 있다. 따라서, 검출기의 출력 신호는 검사 하에 있는 특정한 샘플 구조체와 상관되지 않는 노이즈 성분을 포함할 수도 있고, 이미지 재구성의 충실도는 저하될 수도 있다.

전자가 검출기의 전면에 도달하는 경우, 그들은 검출기 내의 다양한 층과 상호 작용할 수도 있다. 예를 들면, 전자는 최상부(top) 표면 알루미늄 층을 통과할 수도 있고 반도체 영역과 상호 작용할 수도 있다. 그러나, 그러한 상호 작용은 잘 제어되지 않을 수도 있다. 예를 들면, 전자는 랜덤 방향으로 산란될 수도 있다. 하나 이상의 반도체 영역과의 상호 작용에 기인하여, 전자는 검출기의 매체를 통해 반드시 똑바로 아래로 이동하지 않을 수도 있다. 전자가 검출기의 반대 측에 도달하는 그때, 상이한 전자 빔으로부터의 전자는 동일한 위치에서 끝날 수도 있다. 따라서, 심지어 검출기가 복수의 별개의 검출기 셀로 물리적으로 분할되더라도, 상이한 전자 빔으로부터의 전자는 상이한 검출기 셀로 적절하게 분리되지 않을 수도 있다.

본 개시의 몇몇 양태에서, 검출기는 연속하는 반도체 영역을 포함할 수도 있다. 영역은 p 형 및 n 형 반도체 층을 포함하는 다이오드일 수도 있다. 다이오드는, 인력장(attractive field)이 다이오드 내에 형성되도록 바이어싱될(biased) 수도 있다. 그러한 장은 전자를 검출기의 적절한 섹션으로 안내하는 것을 도울 수도 있다. 따라서, 상이한 전자 빔으로부터의 전자는 대응하는 검출기 셀의 출력 섹션으로 지향될 수도 있고, 크로스토크의 영향이 감소될 수도 있다.

본원에 사용될 때, 달리 구체적으로 언급되지 않는 한, 용어 "또는"은, 실행 불가능한 경우를 제외한, 모든 가능한 조합을 포괄한다. 예를 들면, 데이터베이스가 A 또는 B를 포함할 수 있다는 것이 언급되는 경우, 달리 구체적으로 언급되지 않는 한 또는 실행 불가능하지 않는 한, 데이터베이스는 A, 또는 B, 또는 A 및 B를 포함할 수 있다. 제2 예로서, 데이터베이스가 A, B, 또는 C를 포함할 수 있다는 것이 언급되는 경우, 달리 구체적으로 언급되지 않는 한 또는 실행 불가능하지 않는 한, 데이터베이스는 A, 또는 B, 또는 C, 또는 A 및 B, 또는 A 및 C, 또는 B 및 C, 또는 A 및 B 및 C를 포함할 수 있다.

도 1은, 본 개시의 실시형태와 부합하는, 검출기를 포함할 수도 있는 예시적인 전자 빔 검사(EBI) 시스템(100)을 예시하는 개략도이다. EBI 시스템(100)은 하전 입자 이미징을 위해 사용될 수도 있다. 도 1에서 도시되는 바와 같이, EBI 시스템(100)은 메인 챔버(101), 로드/락 챔버(load/lock chamber)(102), 전자 빔(e 빔) 툴(104), 및 기기 프론트 엔드 모듈(equipment front end module; EFEM)(106)을 포함한다. 전자 빔 툴(104)은 메인 챔버(101) 내에 위치된다.

EFEM(106)은 제1 로딩 포트(106a) 및 제2 로딩 포트(106b)를 포함한다. EFEM(106)은 추가적인 로딩 포트(들)를 포함할 수도 있다. 제1 로딩 포트(106a) 및 제2 로딩 포트(106b)는, 검사될 웨이퍼(예를 들면, 반도체 웨이퍼 또는 다른 재료(들)로 제조되는 웨이퍼) 또는 샘플을 포함하는 웨이퍼 전방 개방 통합 포드(wafer front opening unified pod; FOUP)를 수용할 수도 있다(웨이퍼 및 샘플은, 이하, 일괄적으로 "웨이퍼"로 지칭될 수도 있음). EFEM(106) 내의 하나 이상의 로봇 암(도시되지 않음)은 웨이퍼를 로드/락 챔버(102)로 이송할 수도 있다.

로드/락 챔버(102)는, 대기압 아래의 제1 압력에 도달하도록 로드/락 챔버(102) 내의 가스 분자를 제거하는 로드/락 진공 펌프 시스템(도시되지 않음)에 연결된다. 제1 압력에 도달한 이후, 하나 이상의 로봇 암(도시되지 않음)은 웨이퍼를 로드/락 챔버(102)로부터 메인 챔버(101)로 이송할 수도 있다. 메인 챔버(101)는, 제1 압력 아래의 제2 압력에 도달하도록 메인 챔버(101) 내의 가스 분자를 제거하는 메인 챔버 진공 펌프 시스템(도시되지 않음)에 연결된다. 제2 압력에 도달한 이후, 웨이퍼는 e 빔 툴(104)에 의한 검사를 받게 된다. 전자 빔 툴(104)은 단일 빔 시스템 또는 다중 빔 시스템일 수도 있다. 컨트롤러(109)는 e 빔 툴(104)에 전기적으로 연결된다. 컨트롤러(109)는 EBI 시스템(100)의 다양한 제어를 실행하도록 구성되는 컴퓨터일 수도 있다. 컨트롤러(109)가 메인 챔버(101), 로드/락 챔버(102), 및 EEFM(106)을 포함하는 구조체의 외부에 있는 것으로 도 1에서 도시되어 있지만, 컨트롤러(109)는 구조체의 일부일 수도 있다는 것이 인식된다.

도 2는, 개시된 실시형태와 부합하는, 예시적인 e 빔 툴(104)을 예시한다. 도 2를 참조하면, e 빔 툴(104)은 전동 스테이지(motorized stage)(260) 및 전동 스테이지(260)에 의해 지지되는 웨이퍼 홀더(wafer holder)(262)를 포함한다. e 빔 툴(104)은 전자 소스(202), 건 어퍼쳐(gun aperture)(204), 집광 렌즈(206), 소스 변환 유닛(208), 일차 투영 광학 시스템(220), 이차 광학 시스템(230), 및 전자 검출기(240)를 더 포함한다. 일차 투영 광학 시스템(220)은 빔 분리기(beam separator)(222), 편향 주사 유닛(226) 및 대물 렌즈(228)를 포함할 수도 있다.

개시된 실시형태에서, 전자 소스(202), 건 어퍼쳐(204), 집광 렌즈(206), 소스 변환 유닛(208), 빔 분리기(222), 편향 주사 유닛(226) 및 대물 렌즈(228)는 e 빔 툴(104)의 주 광학 축(250)과 정렬될 수도 있다. 이차 광학 시스템(230) 및 전자 검출기(240)는 e 빔 툴(104)의 이차 광학 축(252)과 정렬될 수도 있다.

e 빔 툴(104)이 동작할 때, 검사될 웨이퍼(264)가 웨이퍼 홀더(262) 상에 장착되거나 또는 배치된다. 전자 소스(202)는 캐소드, 및 추출기 또는 애노드를 포함한다. 애노드/추출기와 캐소드 사이에 전압이 인가되고, 그 결과, 일차 전자가 캐소드로부터 방출되고 추출 또는 가속되어 높은 에너지(예를 들면, 8 내지 20keV), 높은 각도 강도(예를 들면, 0.1 내지 1 mA/sr), 및 교차점(crossover)(가상 또는 실제)(210)를 갖는 일차 전자 빔(270)을 형성한다. 일차 전자 빔(270)은 교차점(210)로부터 방출되는 것으로 시각화될 수도 있다. 건 어퍼쳐(204)는 Coulomb(쿨롱) 효과를 감소시키기 위해 일차 전자 빔(270)의 주변 전자를 차단할 수도 있다.

소스 변환 유닛(208)은 이미지 형성 엘리먼트의 어레이(도 2에서 도시되지 않음) 및 빔 제한 어퍼쳐의 어레이(도 2에서 도시되지 않음)를 포함할 수도 있다. 이미지 형성 엘리먼트의 어레이는 마이크로 편향기 또는 마이크로 렌즈의 어레이를 포함할 수도 있다. 이미지 형성 엘리먼트의 어레이는 일차 전자 빔(270)을 복수의 일차 빔릿(beamlet)(272-1, 272-2, ..., 272-n)으로 분할할 수도 있다. 예시적 목적만을 위해, 도 2는 세 개의 일차 빔릿을 도시한다. 그러나, 일차 빔릿의 수는 세 개로 제한되지 않으며, 이미지 형성 엘리먼트의 어레이는 일차 전자 빔(270)을 더 많은 수의 일차 빔릿으로 분할하도록 구성될 수도 있다. 또한, 이미지 형성 엘리먼트의 어레이는 교차점(210)의 복수의 병렬 이미지(가상 또는 실제)를 형성할 수도 있다. 복수의 일차 빔릿(272-1, 272-2, ..., 272-n)의 각각은 교차점(210)의 복수의 평행 이미지 중 하나로부터 방출되는 것으로 시각화될 수도 있다. 빔 제한 어퍼쳐의 어레이는 복수의 일차 빔릿(272-1, 272-2, ..., 272-n)의 사이즈를 제한하거나 또는 조정할 수도 있다.

집광 렌즈(206)는 일차 전자 빔(210)을 집속할 수도 있다. 그와 같이, 소스 변환 유닛(208)의 하류의 일차 빔릿(272-1, 272-2, ..., 272-n)의 전류는 집광 렌즈(206)의 집속력(focusing power)을 조정하는 것에 의해 또는 빔 제한 어퍼쳐의 어레이 내의 대응하는 빔 제한 어퍼쳐의 반경 방향 사이즈를 변경하는 것에 의해 변경될 수도 있다. 대물 렌즈(228)는 검사를 위해 일차 빔릿(272-1, 272-2, ..., 272-n)을 웨이퍼(264) 상으로 집속할 수도 있고 복수의 프로브 스팟(274-1, 274-2, ..., 274-n)을 웨이퍼(264)의 표면 상에 형성할 수도 있다.

편향 주사 유닛(226)은 일차 빔릿(272-1, 272-2, ..., 272-n)을 편향시켜 웨이퍼(264)의 표면 영역에 걸쳐 프로브 스팟(274-1, 274-2, ..., 274-n)을 스캐닝할 수도 있다. 프로브 스팟(274-1, 274-2, ..., 274-n)에서의 일차 빔릿(272-1, 272-2, ..., 272-n)의 입사에 응답하여, 이차 전자가 웨이퍼(264)로부터 방출될 수도 있다. 이차 전자는 이차 전자(에너지 ≤ 50 eV) 및 후방 산란 전자(50 eV와 일차 빔릿(272-1, 272-2, ..., 272-n)의 랜딩 에너지(landing energy) 사이의 에너지)를 포함하는 에너지의 분포를 갖는 전자를 포함할 수도 있다.

빔 분리기(222)는 정전기 쌍극자 필드(electrostatic dipole field) 및 자기 쌍극자 필드(magnetic dipole field)를 생성하는 Wien(빈) 필터 타입의 빔 분리기일 수도 있다. 몇몇 실시형태에서, 정전기 쌍극자 필드 및 자기 쌍극자 필드가 인가되면, 일차 빔릿(272-1, 272-2, ..., 272-n)의 전자에 대해 정전기 쌍극자 필드에 의해 가해지는 힘은 자기 쌍극자 장에 의해 전자에 대해 가해지는 힘과 크기에서 동일할 수도 있고 방향에서 반대일 수도 있다. 일차 빔릿(272-1, 272-2, ..., 272-n)은, 따라서, 제로 편향 각도를 가지고 빔 분리기(222)를 똑바로 통과할 수도 있다. 그러나, 빔 분리기(222)에 의해 생성되는 일차 빔릿(272-1, 272-2, ..., 272-n)의 총 분산은 제로가 아닐 수도 있다. 빔 분리기(222)의 분산 평면(224)에 대해, 예를 들면, 도 2는 공칭 에너지 V₀ 및 에너지 확산 ΔV를 갖는 빔릿(274-2)의, 에너지 V₀에 대응하는 빔릿 부분(276), 에너지 V₀ + ΔV/2에 대응하는 빔릿 부분(277), 및 에너지 V₀ - ΔV/2에 대응하는 빔릿 부분(278)으로의 분산을 도시한다. 그와 같이, 이차 전자 상에 대해 빔 분리기(222)에 의해 가해지는 총 힘은 제로가 아니다. 따라서, 빔 분리기(222)는 이차 전자를 일차 빔릿(272-1, 272-2, ..., 272-n)로부터 분리하고 이차 전자를 이차 광학 시스템(230)을 향해 지향시킬 수도 있다.

전자 검출기(240)는 복수의 검출 셀(242-1, 242-2, ..., 242-n)을 포함한다. 이차 광학 시스템(230)은 이차 전자를 복수의 이차 전자 빔(280-1, 280-2, ..., 280-n)으로 집속시키고, 이들 이차 전자 빔을 검출 셀(242-1, 242-2, ..., 242-n) 중 하나 이상으로 투영할 수도 있다. 검출 셀(242-1, 242-2, ..., 242-n)은, 이차 전자 빔(280-1, 280-2, ..., 280-n)을 검출하여 웨이퍼(264)의 표면 영역의 이미지를 재구성하기 위해 사용되는 대응 신호를 생성하도록 구성될 수도 있다. 컨트롤러는 전자 검출기(240)에 커플링될 수도 있다.

도 3은, 본 개시의 몇몇 실시형태에 따른, 전자 검출기(240)의 센서 표면(300)을 예시하는 도면이다. 도 3에서 도시되는 예를 참조하면, 전자 검출기(240)는 아홉 개의 검출 셀(242-1, 242-2, ..., 242-9)로 분할될 수도 있는데, 이들은 도 3에서 점선에 의해 개념적으로 예시되는 바와 같이 격자로 배열될 수도 있다.

검출 셀(242-1, 242-2, ..., 242-9)은 센서 표면(300) 상의 아홉 개의 검출 하위 영역에 대응할 수도 있다. 몇몇 개시된 실시형태와 부합하여, 센서 표면(300)은 검출 하위 영역으로 물리적으로 분할될 필요가 없다. 즉, 도 3에서의 점선은 센서 표면(300) 상에서의 어떤 실제 구조체를 나타내지 않을 수도 있다. 오히려, 하기에서 더 상세하게 설명되는 바와 같이, 검출 셀은 전자 검출기(240)의 저부(bottom)에 형성될 수도 있다. 게다가, 전자 검출기(240)는 내부 전기장을 형성할 수 있는 구조체를 가질 수도 있는데, 이것은 각각의 검출 하위 영역에 입사하는 전자를 대응하는 검출 셀로 안내하도록 구성될 수도 있다. 검출기가 입사 전자를 분리하기 위해 센서 표면(300) 상에서 어떤 특정한 구조체를 요구하지 않을 수도 있기 때문에, 전체 센서 표면(300)은 전자를 수신하기 위해 사용될 수도 있다. 센서 표면(300) 상에서의 데드 영역(dead area)이 실질적으로 제거될 수도 있다.

하나 이상의 이차 전자 빔(280)은, 도 2에서 도시되는 바와 같이, 전자 검출기(240)의 센서 표면(300) 상에 복수의 빔 스팟(282-1, 282-2, ..., 282-n)을 형성할 수도 있다. 예를 들면, 아홉 개의 빔 스팟(282-1, 282-2, ..., 282-9)이 형성될 수도 있다. 각각의 검출 셀(242)은 대응하는 빔 스팟(282)을 수신할 수 있을 수도 있고, 수신된 빔 스팟(282)의 강도를 나타내는 신호(예를 들면, 전압, 전류, 등등)를 생성할 수 있고, 웨이퍼(264)의 영역의 이미지를 생성하기 위한 데이터 프로세싱 시스템에 신호를 제공할 수 있다.

일차 빔릿(272)에 관한 설명과 유사하게, 본 개시는 이차 전자 빔(280)의 수를 제한하지 않는다. 그와 같이, 본 개시는 또한 전자 검출기(240) 내의 검출 셀(242)의 수뿐만 아니라, 전자 검출기(240)에 의해 검출 가능한 빔 스팟(282)의 수를 제한하지 않는다. 예를 들면, 개시된 실시형태와 부합하여, 전자 검출기(240)는 센서 표면(300)을 따라 매트릭스로 배열될 수도 있는 2×2, 4×5, 또는 20×20 검출 셀(242)의 어레이를 포함할 수도 있다.

또한, 비록 도 3이 센서 표면(300)에 평행한 평면에서 3×3 직사각형 격자로서 배열되는 검출 셀(242-1, 242-2, ..., 242-9)을 도시하지만, 검출 셀은 임의의 방식으로 배치될 수도 있다는 것, 또는, 검출 셀의 형상이 임의적일 수도 있다는 것이 인식된다. 예를 들면, 몇몇 실시형태에서, 검출 셀은 삼각형 또는 육각형 형상을 가질 수도 있다.

예시적인 실시형태에서, 각각의 검출 셀(242)은 하나 이상의 전자 감지 엘리먼트를 포함한다. 감지 엘리먼트는 다이오드를 포함할 수도 있다. 예를 들면, 각각의 전자 감지 엘리먼트는 PiN 또는 NiP 다이오드를 포함할 수도 있다. 감지 엘리먼트는 또한, 입사 에너지를 측정 가능한 신호로 변환할 수 있는 다이오드와 유사한 엘리먼트일 수도 있다. 몇몇 실시형태에서, 각각의 전자 감지 엘리먼트는, 전자 감지 엘리먼트의 활성 영역에서 수신되는 전자와 상응하는 전류 신호를 생성할 수도 있다. 사전 프로세싱 회로는 전류 신호를 증폭시키고 증폭된 전류 신호를 (수신된 전자의 강도를 나타내는) 전압 신호로 변환할 수도 있다. 사전 프로세싱 회로는, 예를 들면, 전하 전달 증폭기(charge transfer amplifier; CTA), 트랜스임피던스 증폭기(transimpedance amplifier; TIA), 또는 CTA 또는 TIA와 커플링되는 임피던스 변환 회로와 같은 프리 앰프 회로를 포함할 수도 있다. 프로세싱 시스템은, 예를 들면, 센서 영역 내에 위치되는 전자 감지 엘리먼트에 의해 생성되는 전류를 합산하는 것에 의해 전자 빔 스팟의 강도 신호를 생성할 수도 있고, 강도 신호를 웨이퍼에 입사하는 일차 전자 빔의 스캔 경로 데이터와 상관시킬 수도 있고, 상관에 기초하여 웨이퍼의 이미지를 구성할 수도 있다.

도 4는, 본 개시의 몇몇 실시형태에 따른 전자 검출기(240)의 두께 방향에서 단면을 따라 취해지는 전자 검출기(240)의 예시적인 구조체를 예시하는 도면이다. 예를 들면, 단면은 검출기의 면(side) 중 하나에 평행한 평면(예를 들면, 도 3의 평면(310))을 따라 전자 검출기(240)를 절단하는 것에 의해 형성될 수도 있다. 도 4를 참조하면, 전자 검출기(240)는 전자 검출기(240)의 두께 방향을 따라 층(410, 420, 430, 440, 450 및 460)을 포함하는 적층식 구조체를 가질 수도 있다.

구체적으로, 층(410)은 제1 금속 층(412)을 포함할 수도 있다. 제1 금속 층(412)은 이차 전자 빔(280-1, 280-2, ..., 280-n)(도 2, 일괄적으로 이차 전자 빔(280)으로 지칭됨)과 같은 전자 검출기(240)에 입사하는 전자를 수신하기 위한 층이다. 따라서, 제1 금속 층(412)은 전자 검출기(240)의 전자 입사 표면으로서 구성된다. 예를 들면, 제1 금속 층(412)의 재료는 알루미늄 또는 고도로 전도성이며 신호 전자에 의해 쉽게 침투 가능한 다른 금속(예를 들면, 작은 원자 번호를 갖는 금속)일 수도 있다. 또한, 층(410)은, 제1 금속 층(412)을 보호하기 위해, 제1 금속 층(412) 주위에 형성되는, 실리콘 이산화물(SiO₂)과 같은 절연체(416)를 포함할 수도 있다.

몇몇 실시형태에서, 예를 들면, 도 4에서 도시되는 바와 같이, 제1 금속 층(412)은 중심 부분(413)과 경계 부분(414)으로 분할될 수도 있다. 중심 부분(413)은 입사하는 이차 전자 빔을 수신하기 위해 사용될 수도 있고, 한편, 경계 부분(414)은 제1 금속 층(412)에 인가될 바이어스 전압을 수신하기 위해 사용될 수도 있다. 경계 부분(414)은, 바이어스 전압의 수신을 용이하게 하기 위해, 중심 부분(413)보다 더 두껍게 만들어질 수도 있다. 예를 들면, 중앙 부분(413)의 두께는 10 내지 200 nm의 범위 내에 있을 수도 있고, 경계 부분(414)은 1 내지 10 ㎛의 범위 내에 있을 수도 있다. 중심 부분(413)의 두께는, 이차 전자와 같은 입사 전자가 방해받지 않고 통과하는 것을 허용하면서, 미리 결정된 양의 전류가 중심 부분(413)을 통해 전도되는 것을 허용하는 것의 고려에 기초하여 설정될 수도 있다. 중심 부분(413)은 입사 전자에 대해 실질적으로 투과 가능하게 유지되도록 설정될 수도 있다. 중심 부분(413)의 두께는 노이즈를 감소시키기 위해 입사 전자 이외의 입자의 차단의 고려에 기초하여 설정될 수도 있다. 경계 부분(414)의 두께는 낮은 저항률 전도를 허용하는 것의 고려에 기초하여 설정될 수도 있다.

도 5는, 본 개시의 몇몇 실시형태와 부합하는, 제1 금속 층(412)의 상면도를 예시하는 도면이다. 도 5에서 도시되는 바와 같이, 제1 금속 층(412)의 중심 부분(413)은 입사하는 이차 전자 빔을 수신하기 위한 단일의 검출 표면을 형성하고, 한편, 제1 금속 층(412)의 경계 부분(414)은 그 코너에서 하나 이상의 전극에 연결된다. 제1 금속 층(412)은, 예를 들면, 6×6 mm의 치수를 갖는 실질적으로 정사각형 영역을 형성할 수도 있다. 경계 부분(414)의 폭은, 예를 들면, 0.1 mm일 수도 있다.

도 4를 다시 참조하면, 층(420)은 층(410)에 인접하여 형성되고 p 형 반도체 영역(422)을 포함할 수도 있다. 예를 들면, p 형 반도체 영역(422)은, 자유 정공(free hole)을 생성하기 위해, 붕소, 알루미늄, 갈륨, 등등과 같은 3가 불순물로 도핑될 수도 있다. P 형상 반도체 영역(422)은 P+ 영역과 같은 강하게 도핑된 영역일 수도 있다. 제1 금속 층(412)은 p 형 반도체 영역(422)의 최상부에 퇴적될 수도 있다. 따라서, p 형 반도체 영역(422)은 제1 금속 층(412)에 의해 코팅될 수도 있다.

층(430)은 층(420)에 인접하여 형성되며 진성 반도체 영역(432)일 수도 있다. 예를 들면, 진성 반도체 영역(432)은, 어떠한 유의미한 도펀트 종도 존재하지 않는 상태에서, 약하게 n 도핑되거나 또는 p 도핑될 수도 있다. 진성 반도체 영역(432)은 전자 검출기(240)의 다른 부분의 도핑 농도보다 더 낮은 도핑 농도를 가질 수도 있다. 진성 반도체 영역(432)은, 약하게 도핑되는 것의 결과로서 높은 저항을 가지도록 설정되는 도핑 농도를 가질 수도 있다. 전자 검출기(240)는 실리콘 웨이퍼로부터 형성될 수도 있는데, 예를 들면, 이 경우 진성 반도체 영역(432)은 N 영역일 수도 있다. 층(420 및 440) 사이의 진성 반도체 영역(432)의 두께는, 예를 들면, 175 ㎛일 수도 있다.

층(440)은 층(430)에 인접하여 형성되며 복수의 n 형 반도체 영역(444) 및 하나 이상의 p 형 반도체 영역(442)을 포함할 수도 있다. 층(440)은 층(420)과는 떨어져 이격된다. 층(440) 내의 하나 이상의 p 형 반도체 영역(442)은 층(420) 내의 p 형 반도체 영역(422)과 유사하게 도핑될 수도 있다. 복수의 n 형 반도체 영역(444)은, 자유 전자를 생성하기 위해, 인, 안티몬, 비소, 등등과 같은 5가 불순물로 도핑될 수도 있다. N 형 반도체 영역(444)은 N+ 영역과 같은 강하게 도핑된 영역일 수도 있다. 도 4에서 도시되는 바와 같이, 하나 이상의 p 형 반도체 영역(442)은 복수의 n 형 반도체 영역(444)과는 떨어져 이격되어 있고, 따라서, 하나 이상의 p 형 반도체 영역(442)은 복수의 n 형 반도체 영역(444)에 물리적으로 접촉하지 않는다. 몇몇 실시형태에서, 층(440)은, 복수의 n 형 반도체 영역(444)과 하나 이상의 p 형 반도체 영역(442) 사이의 전도성을 방해하기 위해, 하나 이상의 p 형 반도체 영역(442)으로부터 복수의 n 형 반도체 영역(444)을 분리하는 복수의 진성 영역(446)을 포함할 수도 있다. 복수의 진성 영역(446)은 진성 반도체 영역(432)과 유사하게 도핑될 수도 있다. 몇몇 실시형태에서, 복수의 진성 영역(446) 및 진성 반도체 영역(432)은 단일 조각의 진성 영역을 형성할 수도 있고 동일한 기판으로부터 제조될 수도 있다. 다수의 진성 영역(446 및 432)을 형성하는 진성 반도체는 인접할 수도 있다.

도 6은 층(440)의 평면도를 예시하는 도면이다. 도 6을 참조하면, 층(440)은 직사각형 격자로 배열되는 아홉 개의 n 형 반도체 영역(444)과 같은 복수의 별개의 n 형 반도체 영역(444)을 포함한다. 하기에서 더 상세하게 설명되는 바와 같이, 아홉 개의 n 형 반도체 영역(444)의 각각은 전자 검출기(240)의 검출 셀(242)에 대응할 수도 있다. 또한, 복수의 n 형 반도체 영역(444)은 하나 이상의 p 형 반도체 영역(442)에 의해 서로 구획된다. 예를 들면, 각각의 n 형 반도체 영역(444)은 p 형 반도체 영역(442)에 의해 둘러싸일 수도 있다. 또한, 복수의 n 형 반도체 영역(444)은 진성 영역(446)에 의해 하나 이상의 p 형 반도체 영역(442)으로부터 분리될 수도 있다.

도 4를 다시 참조하면, 층(450)은, 복수의 n 형 반도체 영역(444) 및 하나 이상의 p 형 반도체 영역(442) 상에 퇴적될 수도 있는 제2 금속 층(452)을 포함한다. 제2 금속 층(452)의 재료는, 금 또는 구리와 같은 높은 표면 전도성을 갖는 금속일 수도 있다. 제1 금속 층(412)과는 달리, 제2 금속 층(452)은 고도로 전자 투과 가능할 필요는 없다. 따라서, 제2 금속 층(452)의 재료의 원자 번호는 제1 금속 층(412)의 원자 번호보다 더 높을 수도 있다. 제2 금속 층(452)은 복수의 n 형 반도체 영역(444)의 각각으로부터 전류를 전달하기 위한 출력 라인(도 4에서는 도시되지 않음)을 포함할 수도 있다. 출력 라인은, 나중에 설명될 바와 같이, n 형 반도체 영역(444)에 바이어스를 인가하기 위한 것과 동일할 수도 있다.

제2 금속 층(452)은 서로 분리되는 제2 금속 영역(453, 454)을 포함할 수도 있다. 제2 금속 영역(453, 454)은 n 형 또는 p 형 반도체 영역 상에 직접적으로 형성될 수도 있다. 따라서, 기저의(underlying) n 형 또는 p 형 반도체 영역과 외부 전압 소스 사이에 전기적 연결이 형성될 수도 있다. 제2 금속 영역(453 및 454)은 독립적으로 전기적으로 제어될 수도 있다. 더구나, 에지 금속 영역(456)은 진성 반도체 영역(432) 상에 직접적으로 형성될 수도 있다. 진성 반도체 영역(432)은 매우 약하게 도핑될 수도 있고, 따라서, 매우 높은 저항률을 가질 수도 있으며, 따라서, 금속 영역(456)과 진성 반도체 영역(432) 사이의 임의의 전기적 연결은 고도로 저항성일 수도 있다. 몇몇 실시형태에서, 리드 와이어는 금속 영역의 저부 면에 부착될 수도 있다.

도 7은 층(440) 상에 퇴적될 수도 있는 제2 금속 층(452)의 평면도를 예시하는 도면이다. 도 7을 참조하면, 제2 금속 층(452)은 복수의 n 형 반도체 영역(444)의 표면 상에 퇴적되어 복수의 제2 금속 영역(453)을 형성하고, 하나 이상의 p 형 반도체 영역(442) 상에 퇴적되어 하나 이상의 제2 금속 영역(454)을 형성할 수도 있다. 복수의 n 형 반도체 영역(444)과 하나 이상의 p 형 반도체 영역(442) 사이의 전도성을 방해하기 위해, 제2 금속 영역(453)은 하나 이상의 제2 금속 영역(454)과 물리적으로 접촉하지 않는다. 제2 금속 영역(453)과 제2 금속 영역(454) 사이의 갭은 빈 상태로 유지되거나 또는 진성 영역(446)과 같은 진성 반도체 재료로 채워질 수도 있다. 전자 검출기(240)의 동작 동안, 하나 이상의 p 형 반도체 영역(442)은 패드(510)와 같은 하나 이상의 전극에 연결되어 바이어스 전압을 수신할 수도 있고, 그 결과, 하나 이상의 p 형 반도체 영역(442)에 바이어스 전압이 인가될 수도 있다. 바이어스 전압은 제2 금속 영역(454)을 통해 하나 이상의 p 형 반도체 영역(442)에 인가될 수도 있다.

도 4를 다시 참조하면, 층(460)은, 복수의 n 형 반도체 영역(444) 상에 퇴적되는 제2 금속과 하나 이상의 p 형 반도체 영역(442) 상에 퇴적되는 제2 금속 사이의 갭을 덮을 수도 있는 절연 층(462)을 포함한다. 절연 층(462)은 절연 층(416)과 동일한 재료로 만들어진다. 절연 층(462)은 제2 금속 영역(453)과 제2 금속 영역(454) 사이의 갭과 중첩될 수도 있거나 또는 그 갭을 채울 수도 있다. 절연 층(462)을 구성하는 재료는 절연체(416)의 재료, 예를 들면, SiO₂와 유사할 수도 있다.

도 8은 제2 금속 층(452) 상에 퇴적될 수도 있는 절연 층(462)의 평면도를 예시하는 도면이다. 도 8을 참조하면, 제2 금속 영역(453)과 제2 금속 영역(454) 사이의 단락을 방지하기 위해, 절연 층(462)이 사용되어 제2 금속 영역(453)과 제2 금속 영역(454) 사이의 갭을 덮을 수도 있다. 예시적인 실시형태에서, 전자 빔 툴(예를 들면, 전자 빔 툴(104))에 사용되는 경우, 전자 검출기(240)는 세라믹 기판 또는 인쇄 회로 기판에 패키징될 수도 있다. 출력 라인은, 출력 신호를 데이터 프로세싱 시스템으로 지향시키도록, 각각의 제2 금속 영역(453)으로부터 연장될 수도 있다. 도 8에서 나타내어지는 바와 같은 섹션(240b)은, 도 9a에서 확대되고 더 상세하게 도시되는 바와 같이, 부분(240a)에 대응할 수도 있다.

도 4를 다시 참조하면, 층(440) 및 p 형 층(422)의 적어도 일부 내의 각각의 n 형 영역(444)은 PiN 다이오드를 형성할 수도 있다. p 형 반도체 영역과 n 형 반도체 영역이 서로 물리적으로 분리될 수도 있기 때문에, 인력장이 그들 사이에서 형성될 수도 있다. 예를 들면, 전하 캐리어는, 농도 구배에 기인하여, p 형 반도체 영역과 n 형 반도체 영역 사이에서 유동하는 경향을 가질 수도 있다. PiN 다이오드는 전자 검출기(240)의 검출 셀(242)의 일부를 구성할 수도 있다. 예를 들면, 도 4는 세 개의 검출 셀(즉, PiN 다이오드)(242-1, 242-2 및 242-3)을 도시한다. 검출기(240)의 동작 동안, PiN 다이오드 양단에 전압이 인가될 수도 있다. 예를 들면, 제1 금속 층(412)의 경계 부분(414)을 통해 p 형 반도체 층(422)에 바이어스(436)가 인가될 수도 있다. 제2 금속 영역(452)을 통해 층(440) 내의 하나 이상의 p 형 반도체 영역(442)에 바이어스(437)가 인가될 수도 있다. 또한, 제2 금속 영역(453)을 통해 층(440) 내의 복수의 n 형 반도체 영역(444)의 각각에 바이어스(438)가 인가될 수도 있다. 바이어스는, PiN 다이오드가 역방향 바이어스 모드(reverse bias mode)에서 동작하도록, 인가될 수도 있다. 바이어스(436 및 438)는 고정될 수도 있고, 한편 바이어스(437)는 가변적이다. 하나의 예에서, 바이어스는 다음과 같이 적용된다:

바이어스(436) = 0 V

바이어스(437) = 가변(도 7에서 도시되는 바와 같이 패드(510)에 의해 제공됨)

바이어스(438) = +30 V

가변 바이어스(437)는, 예를 들면, -5 내지 -100 V의 범위 내에서 조정 가능할 수도 있다. 그와 같이, 검출 셀(예를 들면, PiN 다이오드)(242-1, 242-2, 및 242-3)은 진성 반도체 영역(432)에서 필드가 형성되도록 제어될 수도 있다. p 형 반도체 층(422)에, 층(440) 내의 p 형 반도체 영역(442)에, 그리고 n 형 영역(444)에 인가되는 바이어스 때문에, 전자로 하여금 n 형 영역(444)으로 이끌리게 하는 전기장이 형성될 수도 있다. 이차 전자 빔(280)이 제1 금속 층(412)의 최상부 표면에 입사할 때, 하나의 검출 셀의 영역 내의 제1 금속 층(412) 상에 떨어지는 이차 전자 빔(280)은, 대응하는 n 형 영역(444)에 도달하도록 하는 방향으로 이동하게 될 수도 있다. 그 다음, N 형 반도체 영역(444)은 수신된 이차 전자 빔(280)과 상응하는 전류 신호를 사전 프로세싱 회로에 출력할 수도 있다. 바이어스(437)는 인접한 검출 셀 사이의 크로스토크를 최소화하도록 제어될 수도 있다. n 형 반도체 영역(444)으로부터의 출력 신호는 바이어스(437)를 조정하기 위한 피드백 제어에서 사용될 수도 있다. 따라서, 바이어스(437)는 실시간으로 조정 가능할 수도 있다.

전자 검출기(240)의 부분(240a)은 도 9a 내지 도 9f에서 확대되고 더욱 상세하게 도시된다. 이제, 검출기(240)의 일부를 구성하는 부분(240a)의 층 구조체를 예시하는 도 9a에 대한 참조가 이루어진다. 도 9a는 하나의 완전 검출 셀(242-2)의 단면도를 도시한다. 전자 검출기(240)의 복수의 검출 셀은 복수의 n 형 반도체 영역(444)에서의 불연속성에 의해 경계가 정해지는 것으로 간주될 수도 있다. 예를 들면, 검출 셀은, 도 9a에서 점선에 의해 도시되는 바와 같이, 하나 이상의 p 형 반도체 영역(442)에 의해 경계가 정해지는 것으로 간주될 수도 있다. 단일의 검출 셀은 인접한 반도체 영역(442) 사이의 영역으로서 정의될 수도 있다. 복수의 n 형 반도체 영역(444) 중 하나의 영역은 하나의 검출 셀과 관련될 수도 있다.

전자 검출기(240)는 복수의 층을 포함하는 평면 구조체를 포함할 수도 있다. 층은 전자 검출기(240)의 두께 방향에 수직인 이차원 평면에서 연장될 수도 있다. 폭 방향은 두께 방향에 수직일 수도 있다. 예를 들면, p 형 반도체 층(422)은 반도체 기판의 최상부 표면에서 실질적으로 평면인 층에 의해 구성될 수도 있다. 도핑 불순물이 반도체 기판에 도입된 이후, 제1 금속 층(412)이 p 형 반도체 층(422)의 최상부 상에 퇴적될 수도 있다. 별개의 프로세싱 단계에서, 도핑 불순물이 반도체 기판의 후면 상에 도입될 수도 있다. 예를 들면, 층(440)은 층(420)을 형성하기 이전 또는 이후에 형성될 수도 있다.

전자 검출기(240)는 그 저부 면에서 층(440)을 포함할 수도 있다(층(440)의 예가 도 4에서 예시됨). 층(440)은 반도체 기판을 패턴화하는 것에 의해 형성될 수도 있다. 예를 들면, 층(440)은, 다른 것들 중에서도, 마스크에 의해 상이한 종의 도핑 불순물을 선택적으로 도입하는 것에 의해 형성될 수도 있다. 층(440)은, 도 9a에서 도시되는 바와 같이, 복수의 n 형 반도체 영역(444) 및 하나 이상의 p 형 반도체 영역(442)을 포함할 수도 있다. 복수의 n 형 반도체 영역(444) 및 하나 이상의 p 형 반도체 영역(442)은 동일 평면에 있을 수도 있다. 몇몇 실시형태에서, 복수의 n 형 반도체 영역(444) 및 하나 이상의 p 형 반도체 영역(442)의 각각의 두께는 동일할 수도 있다. 몇몇 실시형태에서, 각각의 영역의 두께는 상이할 수도 있다. 예를 들면, n 형 반도체 영역 또는 p 형 반도체 영역의 깊이가 조절될 수도 있도록 도핑 프로세스가 제어될 수도 있다. 복수의 n 형 반도체 영역(444)의 각각의 폭은 하나 이상의 p 형 반도체 영역(442)의 폭보다 더 클 수도 있다.

복수의 n 형 반도체 영역(444)은 서로 구획될 수도 있다. 예를 들면, 복수의 n 형 반도체 영역(444) 의 각각 사이에서 전자 검출기(240)의 두께 방향에 수직인 방향으로 구획 영역(445)이 제공될 수도 있다. 복수의 n 형 반도체 영역을 서로로부터 구획하는 구획 영역(445)은 하나 이상의 p 형 반도체 영역(442)을 포함할 수도 있다. 더구나, 도 4에서 도시되는 바와 같이, 복수의 n 형 반도체 영역(444)의 각각은 하나 이상의 p 형 반도체 영역(442)을 포함하는 영역에 의해 둘러싸일 수도 있다. 도 6에서 도시되는 바와 같이, 평면도에서, 복수의 n 형 반도체 영역(444) 모두를 둘러싸는 하나 이상의 p 형 반도체 영역(442)을 포함하는 주변의 연속하는 외부 부분이 있을 수도 있다. N 형 반도체 영역과 p 형 반도체 영역은 교대로 제공될 수도 있다.

이제, 도 9b에 대한 참조가 이루어질 것이다. 전자 검출기(240)의 복수의 검출 셀(242)을 다이오드로서 동작시키는 경우, 전자 검출기(240)의 다양한 부분에 바이어스가 인가될 수도 있다. 도 9b는 바이어스(437)가 인가되는 동안 p 형 반도체 영역으로부터 나오는 전기장(472)의 등전위 전기장 라인을 도시한다. 구조체의 에지 근처의 것을 비롯하여, 도시되는 필드의 형상은 단지 개략적이며, 예를 들면, 에지 효과에 기인하여 왜곡될 수도 있다는 것이 이해된다.

바이어스(437)가 변함에 따라, 전기장(472)이 조작될 수도 있다. 예를 들면, 바이어스(437)는 전기장(472)이 더 크게 되도록 조정될 수도 있다. 도 9c는 전기장을 증가시키는 것의 효과(472)를 도시한다. 몇몇 실시형태에서, 파라미터는, 전자 검출기(240)의 두께 치수에서 수직 영역 내의 진성 영역을 실질적으로 채우는 전기장이 형성되도록 조정될 수도 있다.

몇몇 실시형태에서, 바이어스(436 및 438)는 일정하게 유지될 수도 있고, 한편 바이어스(437)는 조정 가능하다. 바이어스(437)는, 전자 검출기(240)의 검출기 셀(242-1 및 242-2)과 같은 검출기 셀 사이의 크로스토크를 최소화하도록 변경될 수 있다. 제1 검출기 셀의 영역에 진입하는 전자, 예를 들면, 검출기 셀(242-1)의 영역으로 들어가는 이차 전자 빔(280-1)의 전자, 또는 제1 검출기 셀의 영역 내의 임의의 전자가, 검출기 셀(242-2)과 같은 제2 검출기 셀로 전달되는 것을 방해하기 위해 전기장(472)을 조정하도록 바이어스(437)가 변경될 수 있다. 하나 이상의 p 형 반도체 영역(442)에 인가되는 전압은 세그먼트 분리의 폭을 제어하기 위해 웨이퍼 바이어스와는 별개로 제어될 수도 있다. 전자 검출기(240)의 다이오드 내에 형성되는 전기장의 특성은, 예를 들면, 바이어스(437)를 변경하는 것에 의해 조작될 수도 있다.

이제, 이차 전자 빔(280)으로부터의 입사 전자가 전자 검출기(240)의 검출 셀 상에 떨어지는 상황을 예시하는 도 9d를 참조한다. 동작에서, 금속 층(412)의 최상부 표면에 입사하는 전자는 금속 층(412)을 통과할 수도 있고 p 형 반도체 영역(422)에 진입할 수도 있다. p 형 반도체 영역(422)에 도달하면, 입사 전자는 p 형 반도체 영역(422)과 상호 작용할 수도 있거나, 또는 다르게는 다른 전자와 충돌할 수도 있거나, 등등일 수도 있고, 따라서, 산란하여 랜덤 방향으로 이동하도록 지향될 수도 있다. 그러나, 예를 들면, 422, 442, 444에 적절한 바이어스가 인가되면, p 형 반도체 영역(422)과의 상호 작용에 기인하여, 각각의 검출 셀 내의 복수의 n 형 반도체 영역(444)의 각각을 향해 전자가 끌어당겨질 수도 있다. 예를 들면, p 형 반도체 영역(422)이 양전하 캐리어(정공)로 고도로 도핑될 수도 있기 때문에, 초과 정공이 존재한다. 고 에너지 전자가 p 형 반도체 영역(422)과 진성 영역(432) 사이의 접합부 부근의 영역에 부딪치면, 전자는 p 형 반도체 영역(422)의 격자에 흡수될 수도 있다. 이것은 공백을 생성할 수도 있고, 따라서, 또 다른 전하 캐리어를 생성할 수도 있다. 전자 검출기(240)의 다이오드에서 생성되는 전하 캐리어는 필드 전도성에 기인하여 분리될 수도 있는데, 이 경우, 정공은 p 형 반도체 영역(422)을 향해 이동하는 경향이 있고, 한편 전자는 바이어스(436 및 438)에 기인하여 복수의 n 형 반도체 영역(444) 중 가장 가까운 영역을 향해 끌어당겨진다. 더구나, 전기장(472)은 접근하는 전자의 반발 작용을 야기할 수도 있다. 예를 들면, 도 9d에서 도시되는 바와 같이, 유입하는 전자(281)는, p 형 반도체 영역(422)에 진입시, 인접한 검출 셀을 향해 지향될 수도 있다. 그러나, 전기장(472)은, 전자(281)가 다른 검출 셀로 넘어가기 위해 진성 영역(432)을 통해 이동하는 것을 방해할 수도 있다. 대신, 전자(281)는, 복수의 n 형 반도체 영역(444) 중, 전자(281)가 최초로 도달한 검출 셀과 관련되는 각각의 영역을 향해 끌어당겨질 수도 있다. 이러한 방식으로, 인접한 검출 셀 사이의 크로스토크가 감소될 수도 있다. 바이어스(437)는, 전자를 각각의 검출 셀 내에 한정하는 장벽을 전기장(472)이 생성하도록 제어될 수도 있고, 따라서, 크로스토크를 방지할 수도 있다. 더구나, 전자는 일반적으로 정공보다 더 높은 이동도를 갖는다. 따라서, 상기에서 논의되는 모드에서 다이오드와 함께 동작하는 검출기(240)는, 전자 검출기(240)의 대역폭 및 응답 시간을 증가시키는 데 유리할 수도 있다.

몇몇 실시형태에서, 전자 검출기(240)를 구성하는 다이오드에서의 입사 전자의 거동은 도핑 농도, 다이오드의 동작 파라미터, 등등에 의해 영향을 받을 수도 있다. 예를 들면, 전자 속도를 비롯한 그러한 거동은, 드리프트 속도에 대한 것과 같은 수학식에 의해 설명될 수도 있다.

신호 출력은 복수의 n 형 반도체 영역(444)의 각각으로부터 수집될 수도 있다. 복수의 n 형 반도체 영역(444)의 각각으로부터 전류를 전달하기 위한 신호 라인이 제공될 수도 있다. 몇몇 실시형태에서, 출력 신호에 대해 사용되는 라인은 바이어스(438)를 인가하기 위해 사용되는 것과 동일할 수도 있다. 입사 전자는, 수신된 전자 빔의 강도를 나타내는 신호로서 사용될 수도 있는 DC 신호 변동을 야기할 수도 있다.

상기의 설명으로부터, 전자 검출기(240)는 다수의 검출 셀을 형성하기 위해 상이한 메커니즘을 활용할 수도 있다는 것을 알 수 있다. 먼저, 예를 들면, 전자 검출기(240)의 저부(예를 들면, 층(440))는 상이한 전자를 수집하기 위한 다수의 n 형 영역(444)으로 구획될 수도 있다. 둘째, 진성 반도체 영역(432)에서의 전기장은, 입사 전자를 각각의 검출 셀로 지향시킬뿐만 아니라, 또한, 상이한 검출 셀에 속하는 전자 사이에 크로스토크가 없음을 보장하는 것을 도울 수도 있다. 몇몇 실시형태에서, 전자 검출기(240)의 센서 표면은 구획되지 않을 수도 있고, 제1 금속 층(412)의 전체 중심 부분(413)은 입사 전자를 수신하기 위해 사용될 수도 있으며, 그 결과, 중심 부분(413) 상에는 데드 영역이 없다. 따라서, 높은 검출 효율성을 갖는 전자 검출기가 제공될 수 있다.

몇몇 실시형태에 따르면, 전자 검출기(240)의 센서 표면의 상이한 영역에 입사하는 이차 전자는 대응하는 n 형 영역으로 정확하게 지향될 수도 있다. 그와 같이, 전자 검출기(240)는, 많은 수의 일차 전자 빔을 활용하는 다중 빔 검사 시스템에서의 사용에 대해 특히 적합할 수도 있다.

전자 검출기(240)는 이차 전자를 수신하는 것으로 설명되지만, 다중 셀 검출기는 양으로 하전된 입자와 같은 다른 타입의 하전 입자를 검출하기 위해 또한 사용될 수도 있다는 것이 쉽게 인식된다. 또한, 본 개시에 따른 다중 셀 검출기는 p 형 및 n 형 반도체로 구성되는 것으로 제한되지는 않는다. 오히려, 개시된 실시형태와 부합하여, 상이한 전도성을 갖는 재료가 상기에서 설명된 p 형 및 n 형 반도체의 동일한 기능을 이행하기 위해 사용될 수도 있다. 그와 같이, 본원에서 사용되는 바와 같은 "p 형"은 제1 전도성 타입으로서 일반화될 수도 있고, 본원에서 사용되는 바와 같은 "n 형"은 제2 전도성 타입으로서 일반화될 수도 있다.

이제, 도 10을 참조하여, 대안적인 실시형태가 논의된다. 몇몇 실시형태에서, p 형 반도체 및 n 형 반도체의 영역은 반전될 수도 있다. 도 10은 도 4 내지 도 9와 관련하여 상기에서 논의되는 것과 유사한 전자 검출기(240)의 일부를 예시한다. 도 10의 실시형태는 p 형 반도체 영역 및 n 형 반도체 영역이 스위칭된다는 점에서, 예를 들면, 도 4의 것과는 상이하다. 따라서, 전자 검출기(240)는 n 형 반도체 영역(522), 하나 이상의 n 형 반도체 영역(542), 및 복수의 p 형 반도체 영역(544)을 제공받을 수도 있다. 도 10에서 도시되는 바와 같이, 층(440) 내의 복수의 p 형 영역(544) 및 n 형 반도체 영역(522)의 적어도 일부의 각각은 NiP 다이오드를 형성할 수도 있다. NiP 다이오드의 각각은 전자 검출기(240)의 검출 셀(242)의 일부를 구성할 수도 있다. 예를 들면, 도 10은 검출 셀(242-2)(예를 들면, NiP 다이오드)의 뷰를 도시한다. 검출기(240)의 동작 동안, 전압이 NiP 다이오드 양단에 인가될 수도 있다. 예를 들면, 제1 금속 층(412)을 통해 n 형 반도체 영역(522)에 바이어스가 인가될 수도 있다. 예를 들면, 도 4와 관련하여 상기에서 논의되는 하나 이상의 p 형 반도체 영역(442)에 바이어스(437)가 인가되는 것과 유사한 방식으로, 제2 금속 영역(452)을 통해 하나 이상의 n 형 반도체 영역(542)에 바이어스가 또한 인가될 수도 있다. 또한, 층(440) 내의 복수의 p 형 반도체 영역(544)의 각각에 다른 바이어스가 인가될 수도 있다. 다이오드가 이러한 방식으로 동작될 때, 예를 들면, 높은 감도를 달성하는 전자 검출기가 제공될 수도 있다.

이제, 다른 예시적인 실시형태를 예시하는 도 11에 대한 참조가 이루어진다. 본 개시의 몇몇 실시형태에서, 도 11에서 도시되는 것과 같은 검출기는 검출기의 최상부 층 상에서 검출 셀의 물리적 분리를 포함할 수도 있다. 도 11은 전자 검출기(600)의 두께 방향에서 단면을 따라 취해진 전자 검출기(600)의 예시적인 구조체를 도시한다. 전자 검출기(600)는, 검출기(240)와 유사하게, 장치(104)에서 사용될 수도 있으며, 따라서, 복수의 이차 전자 빔(280-1, 280-2, 및 280-3)을 수신할 수도 있다.

전자 검출기(600)는 전자 검출기(600)의 두께 방향을 따라 층(610, 620, 630, 640, 및 650)을 포함하는 적층식 구조체를 가질 수도 있다. 구체적으로, 층(610)은 제1 금속 층(612)을 포함할 수도 있다. 제1 금속 층(612)은, 이차 전자 빔(280-1, 280-2, ..., 280-n)과 같은 전자 검출기(600)에 입사하는 전자를 수신하기 위한 층이다. 이차 전자 빔(280-1, 280-2, ..., 280-n) 중 하나를 수신하기 위한 복수의 영역이 제공될 수도 있는데, 영역의 각각은 제1 금속 층(612)을 제공받는다. 예를 들면, 전자 검출기(600)는 복수의 검출 셀(642-1, 642-2, ..., 642-n)을 포함할 수도 있다. 도 11에서, 세 개의 검출 셀(642-1, 642-2, 및 642-3)이 도시된다. 제1 금속 층(612)은 전자 검출기(600)의 전자 입사 표면으로서 구성된다. 예를 들면, 제1 금속 층(612)의 재료는 알루미늄 또는 고도로 전도성이며 신호 전자에 의해 쉽게 투과 가능한 다른 금속(예를 들면, 작은 원자 번호를 갖는 금속)일 수도 있다. 또한, 층(610)은 제1 금속 층(612) 주위에 형성되는, 실리콘 이산화물(SiO₂)과 같은 절연체(616)를 포함할 수도 있다.

몇몇 실시형태에서, 예를 들면, 도 11에서 도시되는 바와 같이, 제1 금속 층(612)은 중심 부분(613)과 경계 부분(614)으로 분할될 수도 있다. 중심 부분(613)은 입사하는 이차 전자 빔을 수신하기 위해 사용될 수도 있고, 한편, 경계 부분(614)은 제1 금속 층(612) 상에 인가될 바이어스 전압을 수신하기 위해, 또는 전자 검출기(600)로부터 출력되는 신호를 운반하기 위해 사용될 수도 있다. 경계 부분(614)은, 전류 또는 전압을 전달하기 위해, 중심 부분(613)보다 더 두껍게 만들어질 수도 있다. 예를 들면, 중심 부분(613)의 두께는 10 내지 200 nm의 범위 내에 있을 수도 있고 경계 부분(614)은 1 내지 10 ㎛의 범위 내에 있을 수도 있다. 바이어스(636)가 제1 금속 층(612)에 인가될 수도 있다.

도 12는, 본 개시의 실시형태와 부합하는, 제1 금속 층(612)의 상면도를 예시하는 도면이다. 도 12에서 도시되는 바와 같이, 제1 금속 층(612)의 중심 부분(613)은 입사하는 이차 전자 빔을 수신하기 위한 검출 표면을 형성하고, 한편, 제1 금속 층(612)의 경계 부분(614)은 하나 이상의 출력 라인(512)에 연결된다. 제1 금속 층(612)은, 복수의 p 형 반도체 영역(622)의 각각에 대응하는 복수의 별개의 금속 부분(612-1, 612-2, ... 612-n)을 포함할 수도 있다. 금속 부분, 예를 들면, 612-1, 612-2, 및 612-3은 각각의 검출 셀에 대응할 수도 있다. 금속 부분(612-1, 612-2, 및 612-3) 각각은 완전히 둘러싸인 중심 부분(613) 및 경계 부분(614)을 가질 수도 있다. 금속 부분(612-1, 612-2, 및 612-3)은 서로 떨어져 이격될 수도 있다. 전자 검출기(600)의 외주부(outer periphery) 상의 영역은 출력 라인(512)을 통해 연결될 수도 있고, 한편, 내부 상의 영역은 출력 라인(514)을 통해 연결될 수도 있다. 바이어스(636)는 출력 라인(512 또는 514)을 통해 인가될 수도 있다. 감소된 영역을 위해, 출력 라인(514)은 출력 라인(512)보다 더 얇게 만들어질 수도 있다. 예를 들면, 출력 라인(514)은 0.05 mm의 폭을 가질 수도 있고 출력 라인(512)은 0.1 mm의 폭을 가질 수도 있다. 내부 상의 하나의 검출 셀에 대해 두 개의 출력 라인(514)이 제공될 수도 있고, 한편, 다이 형성 전자 검출기(600)의 주변 상의 하나의 검출 셀에 대해 하나의 출력 라인(512)이 제공될 수도 있다. 경계 부분(614)에 의해 경계가 정해지는 각각의 검출 셀은 1.9×1.9 mm의 치수를 가질 수도 있다. 도 12에서 나타내어지는 바와 같은 섹션(600b)은, 도 16에서 확대되고 더 상세하게 도시되는 바와 같이, 부분(600a)에 대응할 수도 있다.

도 11을 다시 참조하면, 층(620)은 층(610)에 인접하여 형성되고 복수의 p 형 반도체 영역(622)을 포함할 수도 있다. 복수의 p 형 반도체 영역(622)은, 예를 들면, 자유 정공을 생성하기 위해, 붕소, 알루미늄, 갈륨, 등등과 같은 3가 불순물로 도핑될 수도 있다. 복수의 p 형 반도체 영역(622)은 P+ 영역과 같은 강하게 도핑된 영역일 수도 있다. 복수의 p 형 반도체 영역(622)의 각각은 하나의 검출 셀에 대응할 수도 있다.

층(630)은 층(620)에 인접하여 형성되며 진성 반도체 영역(632)일 수도 있다. 진성 반도체 영역(632)은, 예를 들면, 어떠한 유의미한 도펀트 종도 존재하지 않는 상태에서, 약하게 n 도핑되거나 또는 p 도핑될 수도 있다. 전자 검출기(600)는 실리콘 웨이퍼로부터 형성될 수도 있는데, 예를 들면, 이 경우 진성 반도체 영역(632)은 N 영역일 수도 있다.

도 11에서 도시되는 바와 같이, 복수의 p 형 반도체 영역(622)은 서로 물리적으로 접촉하지 않을 수도 있다. 복수의 p 형 반도체 영역(622)은 균일한 간격을 가지고 떨어져 이격될 수도 있다. 몇몇 실시형태에서, 층(620)은 복수의 p 형 반도체 영역(622)을 서로 분리하기 위한 복수의 진성 영역(646)을 포함할 수도 있다. 복수의 진성 영역(646) 및 진성 반도체 영역(632)은 단일 조각의 진성 영역을 형성할 수도 있고 동일한 기판으로부터 제조될 수도 있다.

층(640)은 층(630)에 인접하여 형성되고 n 형 반도체 영역(644)을 포함할 수도 있다. n 형 반도체 영역(644)은, 자유 전자를 생성하기 위해, 인, 안티몬, 비소, 등등과 같은 5가 불순물로 도핑될 수도 있다. N 형 반도체 영역(644)은 N+ 영역과 같은 강하게 도핑된 영역일 수도 있다.

도 13은 층(620)의 평면도를 예시하는 도면이다. 도 13을 참조하면, 층(620)은 직사각형 격자로 배열되는 아홉 개의 p 형 반도체 영역(622)과 같은 복수의 별개의 p 형 반도체 영역(622)을 포함한다. 하기에서 더 상세히 설명되는 바와 같이, 아홉 개의 p 형 반도체 영역(622)의 각각은 전자 검출기(600)의 검출 셀(642)에 대응한다. 또한, 복수의 p 형 반도체 영역(622)은 서로로부터 떨어져 이격된다. 몇몇 실시형태에서, 복수의 p 형 반도체 영역(622)은 진성 영역(646)에 의해 서로 분리될 수도 있다(도 11에서 도시됨). 더구나, 절연체(616)의 것과 유사한 재료를 포함하는 절연 층이 진성 영역(646)의 최상부 상에 형성될 수도 있다.

도 14는 층(640)의 평면도를 예시하는 도면이다. 층(640)은 n 형 반도체 영역(644)을 포함한다. N 형 반도체 영역(644)은 검출기(600)를 형성하는 기판의 하나의 면의 전체 표면을 구성할 수도 있다. 층(640)은 검출기(240)의 층(420)과 유사하게 형성될 수도 있다.

도 11을 다시 참조하면, 층(650)은, n 형 반도체 영역(644) 상에 퇴적될 수도 있는 제2 금속 층(652)을 포함한다. 제2 금속 층(652)의 재료는, 금 또는 구리와 같은 높은 표면 전도성을 갖는 금속일 수도 있다. 제1 금속 층(612)과는 달리, 제2 금속 층(652)은 고도로 전자 투과 가능할 필요는 없다. 따라서, 제2 금속 층(652)의 재료의 원자 번호는 제1 금속 층(612)의 원자 번호보다 더 높을 수도 있다. 제2 금속 층(652)은 n 형 반도체 영역(644)에 바이어스를 인가하기 위한 출력 라인(도 11에서 도시되지 않음)을 포함할 수도 있다. 예를 들면, 바이어스(637)는 제2 금속 층(652)을 통해 n 형 반도체 영역(644)에 인가될 수도 있다.

도 15는, 층(640) 상에 퇴적될 수도 있는 제2 금속 층(652)의 평면도를 예시하는 도면이다. 도 15를 참조하면, 제2 금속 층(652)은 n 형 반도체 영역(644)의 표면 상에 퇴적되어 단일의 연속하는 표면을 형성할 수도 있다. 제2 금속 층(652)의 코너에는 전극(도시되지 않음)이 제공될 수도 있다. 몇몇 실시형태에서, 제2 금속 층(652)은 검출기(600)를 구성하는 기판의 에지까지 연장될 수도 있다. 진성 반도체 영역(632) 상에 제2 금속 층(652)이 제공될 수도 있다. 몇몇 실시형태에서, 제2 금속 층은 n 형 반도체 영역(644) 상에만 제공될 수도 있다. 도 11과 관련하여 상기에서 논의되는 바와 같이, 전자 검출기(600)의 동작 동안, 복수의 p 형 반도체 영역(622)은 하나 이상의 전극에 연결되어 바이어스(636)와 같은 바이어스 전압을 수신할 수도 있다. 바이어스 전압은 제1 금속 층(612)을 통해 복수의 p 형 반도체 영역(622)에 인가될 수도 있다. 출력 라인은, 출력 신호를 데이터 프로세싱 시스템으로 지향시키도록, 각각의 검출 셀로부터 연장될 수도 있다. 한편, 바이어스(637)는 n 형 반도체 영역(644)에 인가될 수도 있다.

층(620) 내의 복수의 p 형 반도체 영역(622) 및 n 형 반도체 영역(644)의 적어도 일부의 각각은 PiN 다이오드를 형성할 수도 있다. PiN 다이오드는 전자 검출기(600)의 검출 셀(642)의 일부를 구성할 수도 있다. 예를 들면, 도 11은 세 개의 검출 셀(즉, PiN 다이오드)(642-1, 642-2 및 642-3)를 도시한다. 몇몇 실시형태에서, n 형 반도체 영역(644)은 검출 셀의 각각에 대응하는 복수의 별개의 섹션으로서 제공될 수도 있다. 전자 검출기(600)의 동작 동안, 전압이 PiN 다이오드 양단에 인가될 수도 있다. 예를 들면, 바이어스(636)는 제1 금속 층(612)의 경계 부분(614)을 통해 복수의 p 형 반도체 영역(622)의 각각에 인가될 수도 있다. 바이어스(637)는 제2 금속 층(652)을 통해 층(640) 내의 n 형 반도체 영역(644)에 적용될 수도 있다. 바이어스는, n 형 반도체 영역(644)과 제2 금속 층(652) 사이의 전위차가 -5 내지 -100의 범위 내에 있도록, 소정의 값으로 고정될 수도 있다. 바이어스는 애플리케이션, 예를 들면, 대역폭 요구에 기초하여 설정될 수도 있다. 몇몇 실시형태에서, 더 높은 대역폭을 달성하기 위해 더 높은 전압이 사용될 수도 있다. 하나의 예에서, 바이어스는 다음과 같이 적용된다:

바이어스(636) = -30 V

바이어스(637) = 0 V

그와 같이, 검출 셀(642-1, 642-2, 642-3)은 PiN 다이오드로서 역할을 할 수도 있다. 바이어스가 그러한 극성을 가지고 층(620) 내의 복수의 p 형 반도체 영역(622) 및 층(640) 내의 n 형 반도체 영역(644)에 인가되기 때문에, 다이오드는 자신을 통해 흐르는 전류에 대해 덜 저항적으로 될 수도 있다. 전하 캐리어는 다이오드에 걸쳐 연속적으로 수행될 수도 있다. 예를 들면, 정공은 n 형 반도체 영역(644)을 향해 끌어당겨질 수도 있고, 한편, 전자는 복수의 p 형 영역(622) 중 각각의 영역을 향해 끌어당겨질 수도 있다. 이차 전자 빔(280)이 제1 금속 층(612)의 최상부 표면에 입사할 때, 제1 금속 층(612)의 상이한 영역 상에 떨어지는 이차 전자 빔(280)은 복수의 p 형 반도체 영역(622)과 상호 작용할 수도 있다. p 형 반도체 영역(622)과의 상호 작용에 기인하여, 정공은 n 형 반도체 영역(644)을 향해 하방의 방향으로 이동하게 될 수도 있고, 한편, 신호 전자는 상방으로 지향된다. 신호 전자는 제1 금속 층(612)을 향해 가속될 수도 있는데, 여기서, 그들은 수신된 이차 전자 빔(280)과 상응하는 전류 신호로서 사전 프로세싱 회로에 출력될 수도 있다.

도 16에서 전자 검출기(600)의 부분(600a)이 확대되어 더 상세하게 도시된다. 도 16은, 검출기(600)의 일부를 구성하며 하나의 전체 검출 셀(642-2)의 단면도를 도시하는 부분(600a)의 층 구조체를 예시한다. 전자 검출기(600)의 복수의 검출 셀은 복수의 p 형 반도체 영역(622)에서의 불연속성에 의해 경계가 정해지는 것으로 간주될 수도 있다. 예를 들면, 검출 셀은, 도 16에서 점선으로 도시되는 바와 같이, 복수의 p 형 반도체 영역(622)의 에지에 의해 경계가 정해지는 것으로 간주될 수도 있다. 단일의 검출 셀은, 복수의 p 형 반도체 영역(622)의 측면 에지 사이의 영역으로서 정의될 수도 있다. 복수의 p 형 반도체 영역(622)은 서로 구획될 수도 있다. 예를 들면, 전자 검출기(600)의 두께 방향에 수직인 방향에서 복수의 p 형 반도체 영역(622)의 각각 사이에 구획 영역(645)이 제공될 수도 있다. 복수의 p 형 반도체 영역을 서로 구획하는 구획 영역(645)은 진성 반도체 재료를 포함할 수도 있다. 예를 들면, 진성 영역(632) 및 층(620) 내의 복수의 p 형 반도체 영역(622) 사이의 부분을 포함하는 모놀리식 진성 영역(monolithic intrinsic region)이 있을 수도 있다. SiO₂와 같은 절연체가 구획 영역(645)의 최상부 상에 제공될 수도 있다. 더구나, 몇몇 실시형태에서, 단일의 검출 셀이 구획 영역(645)에서의 인접한 중간 지점 사이의 영역으로서 정의될 수도 있다. n 형 반도체 영역(644)의 상이한 부분은 상이한 검출 셀과 관련될 수도 있다.

전자 검출기(600)는 복수의 층을 포함하는 평면의 구조체를 포함할 수도 있다. 층은 전자 검출기(600)의 두께 방향에 수직인 이차원 평면에서 연장될 수도 있다. 예를 들면, n 형 반도체 영역(644)은 반도체 기판의 하나의 표면 상의 실질적으로 평면인 층에 의해 구성될 수도 있다. 도핑 불순물이 반도체 기판 내로 도입된 이후 n 형 반도체 층(644)의 최상부에 제2 금속 층(652)이 퇴적될 수도 있다. 별도의 프로세싱 단계에서, 도핑 불순물이 반도체 기판의 반대 표면 상에 도입될 수도 있다. 예를 들면, 층(620)은 층(640)을 형성하기 이전 또는 이후에 형성될 수도 있다.

전자 검출기(600)의 동작에서, 전자가 제1 금속 층(612)의 최상부 표면에 입사되는 경우, 진성 영역(632)은 복수의 p 형 반도체 영역(622)으로부터의 전하 캐리어로 넘칠 수도 있다. 전자-정공 쌍이 형성될 수도 있는데, 정공은 n 형 반도체 영역(644)을 향해 지향되고 전자는 반대 방향으로(즉, 상방으로) 지향된다. 복수의 p 형 반도체 영역(622)의 두께가 매우 얇을 수도 있기 때문에, 그러면, 전자는 제1 금속 층(612)으로 매우 빠르게 이동할 수도 있다. 제1 금속 층(612)에 도달하면, 전자는 출력 라인(512 또는 514)을 통해 출력될 수도 있다(도 12에서 도시됨). 다이오드 내의 전자가 정공보다 더 높은 이동도를 가질 수도 있기 때문에, 이러한 방식으로 동작하는 전자 검출기(600)는 높은 대역폭을 달성할 수도 있다.

몇몇 실시형태에서, 본원에서 개시되는 바와 같은 검출기를 포함하는 장치가 제공될 수도 있다. 예를 들면, 샘플의 표면 상에 투영될 하전 입자의 하나 이상의 빔을 생성하도록 구성되는 하전 입자 소스를 포함하는 하전 입자 빔 장치가 제공될 수도 있다. 장치는, 제1 전도성 타입의 영역을 포함하는 제1 층 및 제2 전도성 타입의 복수의 영역을 포함하는 제2 층을 포함하는 검출기를 더 포함할 수도 있다. 하전 입자 소스로부터 생성되는 하전 입자의 하나 이상의 빔은 샘플에 부딪칠 수도 있고 그 다음, 검출기를 향해 지향되는, 이차 하전 입자 또는 후방 산란 하전 입자와 같은 하전 입자를 생성할 수도 있다. 전자 검출기(240) 또는 전자 검출기(600)와 같은 검출기가 제공될 수도 있다. 검출기에 연결될 수도 있는 증폭기가 제공될 수도 있다. 증폭기는 검출기의 제2 전도성 타입의 복수의 영역으로부터 출력되는 전기 신호를 증폭하도록 구성될 수도 있다. 증폭기는 증폭된 신호를 데이터 프로세싱 시스템으로 포워딩할 수도 있다. 데이터 프로세싱 시스템을 포함할 수도 있는 컨트롤러(109)와 같은 컨트롤러가 제공될 수도 있다.

이제, 예시적인 검출 방법의 플로우차트를 예시하는 도 17에 대한 참조가 이루어진다. 컨트롤러는 도 17의 플로우차트의 하나 이상의 블록을 포함하는 방법을 구현하도록 프로그래밍될 수도 있다. 도 17의 프로세싱은 미리 결정된 간격에서 반복될 수도 있다. 단계 S101에서, 하전 입자 이미징이 시작될 수도 있다. 예를 들면, 도 2와 관련하여 상기에서 논의되는 것과 부합하는 하전 입자 이미징 프로세스에서, 하전 입자 빔을 방출하도록 명령어가 하전 입자 소스로 전송될 수도 있다. 몇몇 실시형태에서, 전자 소스(202)로부터 나오는 전자 빔은, 건 어퍼쳐(204), 집광 렌즈(206), 소스 변환 유닛(208), 빔 분리기(222), 편향 주사 유닛(226), 및 대물 렌즈(228)를 통과하게 될 수도 있고 샘플의 표면에 충돌할 하나 이상의 프로브 스팟으로 집속될 수도 있다. 하나 이상의 프로브 스팟은 샘플의 표면에 걸쳐 스캔될 수도 있다. 샘플 표면으로부터 나오는 이차 하전 입자는, 전자 검출기(240 또는 640)와 같은 검출기에 의해 수집되어, 샘플 상의 주목 영역의 이미지를 형성하기 위해 사용될 수도 있다.

단계 S102에서, 검출기의 하나 이상의 p 형 또는 n 형 반도체 영역에 바이어스가 인가될 수도 있다. 단계 S102는, 검출기의 제1 층의 제1 전도성 타입의 제1 영역에 바이어스를 인가하는 것 및 검출기의 제2 층의 제2 전도성 타입의 복수의 제2 영역에 바이어스를 인가하는 것을 포함할 수도 있는데, 검출기는 제1 층과 제2 층 사이에서 진성 영역을 포함한다.

몇몇 실시형태에서, 단계 S102는, p 형 반도체 영역(422)에 바이어스(436)를 인가하는 것, 하나 이상의 p 형 반도체 영역(442)에 바이어스(437)를 인가하는 것, 및 복수의 n 형 반도체 영역(444)에 바이어스(438)를 인가하는 것을 포함할 수도 있다. 몇몇 실시형태에서, 단계 S102는 바이어스(636)를 복수의 p 형 반도체 영역(622)에 적용하는 것 바이어스(637)를 n 형 반도체 영역(644)에 적용하는 것을 포함할 수도 있다. 단계 S102는 다이오드를 역방향 바이어스에서 동작시키는 것을 포함할 수도 있다. 몇몇 실시형태에서, 단계 S102는 순방향 바이어스에서 다이오드를 동작시키는 것을 포함할 수도 있다.

단계 S103에서, 출력 신호는 검출기의 하나 이상의 p 형 또는 n 형 반도체 영역으로부터 송신될 수도 있다. 몇몇 실시형태에서, 복수의 n 형 반도체 영역은 수신되는 전자와 상응하는 전기 신호를 출력할 수도 있다. 몇몇 실시형태에서, 복수의 p 형 반도체 영역은 수신되는 전자와 상응하는 전기 신호를 출력할 수도 있다. 단계 S103은, 컨트롤러에 의해, 검출기의 출력 신호를 수신하는 것을 포함할 수도 있다. 예를 들면, 컨트롤러(109)는 검출기(240)의 복수의 n 형 반도체 영역(444)으로부터 전기 신호를 수신할 수도 있거나, 또는 검출기(600)의 복수의 p 형 반도체 영역(622)으로부터 전기 신호를 수신할 수도 있다.

단계 S104에서, 단계 S103에서 컨트롤러에 의해 수신되는 출력 신호가 적절한지의 여부에 관한 결정이 이루어질 수도 있다. 단계 S104는 하전 입자 검출 시스템에 이상이 존재하는지 또는 존재하지 않는지의 여부를 결정하는 것을 포함할 수도 있다. 예를 들면, 단계 S104는 검출기의 출력 신호를, 역방향 바이어스 다이오드 또는 순방향 바이어스 다이오드의 정상 동작에 대응하는 값에 비교하는 것을 포함할 수도 있다.

단계 S104에서 부정적인 결정이 이루어지면(즉, 출력 신호가 적절하지 않으면), 프로세스는 단계 S105로 진행할 수도 있다. 단계 S105에서, 조정이 이루어질 수도 있다. 조정은 검출기에 적용될 바이어스의 값을 변경하는 것을 포함할 수도 있다. 예를 들면, 단계 S105는 검출기(240)의 하나 이상의 p 형 반도체 영역(442)에 바이어스(437)로서 인가되는 가변 바이어스를 조정하는 것을 포함할 수도 있다. 조정을 행한 이후, 프로세스는 단계 S102로 복귀하여 조정되는 대로의 바이어스를 인가할 수도 있다.

단계 S104에서 긍정적인 결정이 이루어지면(즉, 출력 신호가 적절하면), 프로세싱은 단계 S106으로 진행할 수도 있다. 단계 S106에서, 하전 입자 신호는 단계 S103에서 수신되는 출력 신호에 기초하여 결정될 수도 있다. 단계 S103은 수신된 출력 신호를 증폭시키는 것을 포함할 수도 있다. 그 후, 프로세스는 단계 S107로 진행할 수도 있다. 단계 S107에서, 프로세스는 종료될 수도 있다. 몇몇 실시형태에서, 다른 프로세스는 단계 S106을 따를 수도 있다. 예를 들면, 이미지 프로세싱은 검출기의 출력 신호에 기초하여 수행될 수도 있다.

몇몇 실시형태에서, 검출기는 하전 입자 빔 시스템을 제어하는 컨트롤러와 통신할 수도 있다. 컨트롤러는 하전 입자 빔 시스템의 컴포넌트에게, 하전 입자 빔을 생성하도록 하전 입자 소스를 제어하는 것 및 하전 입자 빔을 스캔하도록 편향기를 제어하는 것과 같은 다양한 기능을 수행할 것을 지시할 수도 있다. 또한, 컨트롤러는 다양한 사후 프로세싱(post-processing) 기능, 이미지 세분화, 이미지 프로세싱, 윤곽 생성, 획득된 이미지 상에 표시자를 중첩시키는 것, 및 등등을 수행할 수도 있다. 몇몇 실시형태에서, 모듈은 검출기에 대한 전용 컨트롤러로서 제공될 수도 있고, 한편, 다른 컨트롤러는 하전 입자 빔 시스템의 다른 컴포넌트를 제어한다.

개시된 실시형태와 부합하는 컨트롤러는, 하드 디스크, 랜덤 액세스 메모리(random access memory; RAM), 클라우드 스토리지, 다른 타입의 컴퓨터 판독 가능 메모리, 및 등등과 같은 저장 매체인 스토리지를 포함할 수도 있다. 스토리지는 원본 이미지로서의 스캔된 원시(raw) 이미지 데이터 및 사후 프로세싱된 이미지를 저장하기 위해 사용될 수도 있다. 하전 입자 빔 검출, 이미지 프로세싱, 또는 본 개시와 부합하는 다른 기능 및 방법을 수행하기 위해 컨트롤러의 프로세서에 대한 명령어를 저장하는 비일시적 컴퓨터 판독 가능 매체가 제공될 수도 있다. 비일시적 매체의 일반적인 형태는, 예를 들면, 플로피 디스크, 플렉시블 디스크, 하드 디스크, 솔리드 스테이트 드라이브, 자기 테이프, 또는 임의의 다른 자기 데이터 저장 매체, CD-ROM, 임의의 다른 광학 데이터 저장 매체, 구멍의 패턴을 갖는 임의의 물리적 매체, RAM, PROM, 및 EPROM, FLASH-EPROM 또는 임의의 다른 플래시 메모리, NVRAM, 캐시, 레지스터, 임의의 다른 메모리 칩 또는 카트리지, 및 이들의 네트워크화된 버전(예컨대 클라우드 스토리지)을 포함한다.

실시형태는 조항(clause)의 다음의 제1 세트를 사용하여 추가로 설명될 수도 있다. 조항의 이 제1 세트 내의 조항에 대한 참조는 조항의 이 제1 세트 내의 다른 조항에 대한 것이다.

1. 검출기로서,

제1 전도성 타입의 영역을 포함하는 제1 층;

제2 전도성 타입의 복수의 영역 및 제1 전도성 타입의 하나 이상의 영역을 포함하는 제2 층 - 제2 전도성 타입의 복수의 영역은 제2 층의 제1 전도성 타입의 하나 이상의 영역에 의해 서로 구획되고, 제2 전도성 타입의 복수의 영역은 제2 층에서 제1 전도성 타입의 하나 이상의 영역과 물리적으로 접촉하지 않음 - ;

제1 층과 제2 층 사이의 진성 층을 포함한다.

2. 조항 1의 검출기로서, 제1 전도성 타입은 n 형이고 제2 전도성 타입은 p 형이다.

3. 조항 2의 검출기로서, 제2 층은 제2 층의 하나 이상의 n 형 영역으로부터 복수의 p 형 영역의 각각을 분리하기 위한 하나 이상의 진성 영역을 더 포함한다.

4. 조항 3의 검출기로서, 복수의 p 형 영역의 각각은 제2 층에서 하나 이상의 진성 영역에 의해 둘러싸인다.

5. 조항 3 및 조항 4 중 임의의 하나의 검출기로서, 복수의 p 형 영역의 각각은 제2 층에서 하나 이상의 n 형 영역에 의해 둘러싸인다.

6. 조항 2 내지 조항 5 중 임의의 하나의 검출기로서, 진성 층은 n 도핑되고, 진성 층은 제1 및 제2 층의 도핑 농도보다 더 낮은 도핑 농도를 제공한다.

7. 조항 2 내지 조항 6 중 임의의 하나의 검출기로서,

제1 층의 n 형 영역은 제1 금속으로 코팅되고; 그리고

제2 층의 복수의 p 형 영역 및 하나 이상의 n 형 영역은 제2 금속으로 코팅된다.

8. 조항 7의 검출기로서, 제1 금속의 원자 번호는 제2 금속의 원자 번호보다 더 작다.

9. 조항 7 및 조항 8 중 임의의 하나의 검출기로서, 제1 금속은 알루미늄이다.

10. 조항 7 내지 조항 9 중 임의의 하나의 검출기로서, 제2 금속은 금이다.

11. 조항 7 내지 조항 10 중 임의의 하나의 검출기로서,

제2 금속 상에 퇴적되며 제2 층의 복수의 p 형 영역과 하나 이상의 n 형 영역 사이의 갭을 오버레이하도록 구성되는 절연 층을 더 포함한다.

12. 조항 2 내지 조항 11 중 임의의 하나의 검출기로서,

복수의 p 형 영역에 연결되는 복수의 신호 출력 라인을 더 포함한다.

13. 장치로서,

시료의 표면 상에 투영될 복수의 하전 입자 빔을 생성하도록 그리고 시료로 하여금 전자 신호를 생성하게 하도록 구성되는 하전 입자 소스;

검출기 - 검출기는:

제1 전도성 타입의 영역을 포함하는 제1 층;

제2 전도성 타입의 복수의 영역 및 제1 전도성 타입의 하나 이상의 영역을 포함하는 제2 층 - 제2 전도성 타입의 복수의 영역은 제2 층의 제1 전도성 타입의 하나 이상의 영역에 의해 서로 구획됨 - ; 및

제1 층과 제2 층 사이의 진성 층을 포함하되,

제1 층에서의 제1 전도성 타입의 영역은 전자 신호를 수신하고, 제2 전도성 타입의 복수의 영역은 수신된 전자 신호에 기초하여 전기 신호를 출력함 - ; 및

제2 전도성 타입의 복수의 영역에 의해 출력되는 전기 신호를 증폭하고 증폭된 전기 신호를 데이터 프로세싱 시스템으로 포워딩하도록 구성되는 증폭기를 포함한다.

14. 조항 13의 장치로서, 제1 전도성 타입은 n 형이고 제2 전도성 타입은 p 형이다.

15. 조항 14의 장치로서, 제2 층은 제2 층의 하나 이상의 n 형 영역으로부터 복수의 p 형 영역의 각각을 분리하기 위한 하나 이상의 진성 영역을 더 포함한다.

16. 조항 15의 장치로서, 복수의 p 형 영역의 각각은 제2 층에서 하나 이상의 진성 영역에 의해 둘러싸인다.

17. 조항 15 및 조항 16 중 임의의 하나의 장치로서, 복수의 p 형 영역의 각각은 제2 층에서 하나 이상의 n 형 영역에 의해 둘러싸인다.

18. 조항 14 내지 조항 17 중 임의의 하나의 장치로서, 진성 층은 n 도핑되고, 진성 층은 제1 및 제2 층의 도핑 농도보다 더 낮은 도핑 농도를 제공한다.

19. 조항 14 내지 조항 18 중 임의의 하나의 장치로서,

제1 층의 n 형 영역은 제1 금속으로 코팅되고; 그리고

20. 조항 19의 장치로서, 제1 금속의 원자 번호는 제2 금속의 원자 번호보다 더 작다.

21. 조항 19 및 조항 20 중 임의의 하나의 장치로서, 제1 금속은 알루미늄이다.

22. 조항 19 내지 조항 21 중 임의의 하나의 장치로서, 제2 금속은 금이다.

23. 조항 19 내지 조항 22 중 임의의 하나의 장치로서,

24. 조항 14 내지 조항 23 중 임의의 하나의 장치로서,

25. 방법으로서,

검출기의 제1 층의 n 형 영역 및 검출기의 제2 층 - 검출기는 제1 층과 제2 층 사이에 진성 층을 포함함 - 의 하나 이상의 n 형 영역에 양의 전압을 인가하는 것;

제1 층 상에서 전자 신호를 수신하는 것; 및

수신된 전자 신호에 기초하여 복수의 p 형 영역으로부터 전기 신호를 출력하는 것을 포함하되,

복수의 p 형 영역은 제2 층의 하나 이상의 n 형 영역에 의해 서로 구획되고, 복수의 p 형 영역은 제2 층에서 하나 이상의 n 형 영역과 물리적으로 접촉하지 않는다.

26. 조항 25의 방법으로서, 제2 층은 제2 층의 하나 이상의 n 형 영역으로부터 복수의 p 형 영역의 각각을 분리하기 위한 하나 이상의 진성 영역을 더 포함한다.

27. 조항 26의 방법으로서, 복수의 p 형 영역의 각각은 제2 층에서 하나 이상의 진성 영역에 의해 둘러싸인다.

28. 조항 25 내지 조항 27 중 임의의 하나의 방법으로서, 복수의 p 형 영역의 각각은 제2 층에서 하나 이상의 n 형 영역에 의해 둘러싸인다.

29. 조항 25 내지 조항 28 중 임의의 하나의 방법으로서, 진성 층은 n 도핑되고, 진성 층은 제1 및 제2 층의 도핑 농도보다 더 낮은 도핑 농도를 제공한다.

30. 조항 25 내지 조항 29 중 임의의 하나의 방법으로서,

제1 층의 n 형 영역은 제1 금속으로 코팅되고; 그리고

31. 조항 30의 방법으로서, 제1 금속의 원자 번호는 제2 금속의 원자 번호보다 더 작다.

32. 조항 30 및 조항 31 중 임의의 하나의 방법으로서, 제1 금속은 알루미늄이다.

33. 조항 30 내지 조항 32 중 임의의 하나의 방법으로서, 제2 금속은 금이다.

실시형태는 조항의 다음의 제2 세트를 사용하여 추가적으로 설명될 수도 있다. 조항의 이 제2 세트 내의 조항에 대한 참조는 조항의 이 제2 세트 내의 다른 조항에 대한 것이다.

1. 기판으로서,

제1 전도성 타입의 제1 영역을 포함하는 제1 층;

제2 전도성 타입의 복수의 제2 영역 및 제1 전도성 타입의 하나 이상의 제3 영역 - 복수의 제2 영역은 하나 이상의 제3 영역에 의해 서로 구획되고, 복수의 제2 영역은 하나 이상의 제3 영역으로부터 떨어져 이격됨 - 을 포함하는 제2 층; 및

제1 층과 제2 층 사이의 진성 층을 포함한다.

2. 조항 1의 기판으로서, 제1 전도성 타입은 p 형 반도체이고, 제2 전도성 타입은 n 형 반도체이다.

3. 조항 1 또는 조항 2 중 하나의 기판으로서, 제2 층은 제2 층의 하나 이상의 제3 영역으로부터 복수의 제2 영역의 각각을 분리하는 진성 영역을 더 포함한다.

4. 조항 1 내지 조항 3 중 임의의 하나의 기판으로서, 복수의 제2 영역의 각각은 제2 층에서 진성 영역에 의해 둘러싸인다.

5. 조항 1 내지 조항 4 중 임의의 하나의 기판으로서, 복수의 제2 영역의 폭은 하나 이상의 제3 영역의 폭보다 더 크다.

6. 조항 1 내지 조항 5 중 임의의 하나의 기판으로서, 진성 층은 n 도핑되되, 진성 층은 제1 영역, 복수의 제2 영역, 및 하나 이상의 제3 영역의 도핑 농도보다 더 낮은 도핑 농도를 갖는다.

7. 조항 1 내지 조항 5 중 임의의 하나의 기판으로서, 진성 층은 p 도핑되되, 진성 층은 제1 영역, 복수의 제2 영역, 및 하나 이상의 제3 영역의 도핑 농도보다 더 낮은 도핑 농도를 갖는다.

8. 조항 1 내지 조항 7 중 임의의 하나의 기판으로서,

제1 영역은 제1 금속으로 코팅되고; 그리고

복수의 제2 영역 및 하나 이상의 제3 영역은 제2 금속으로 코팅된다.

9. 조항 8의 기판으로서, 제1 금속의 원자 번호는 제2 금속의 원자 번호보다 더 작다.

10. 조항 8 또는 조항 9 중 하나의 기판으로서, 제1 금속은 알루미늄이다.

11. 조항 8 내지 조항 10 중 임의의 하나의 기판으로서, 제2 금속은 금이다.

12. 조항 8 내지 조항 11 중 임의의 하나의 기판으로서,

제2 금속 상에 퇴적되며 제2 층의 복수의 제2 영역과 하나 이상의 제3 영역 사이의 갭을 덮는 절연 층을 더 포함한다.

13. 조항 1 내지 조항 12 중 임의의 하나의 기판으로서,

복수의 제2 영역에 연결되는 복수의 신호 출력 라인을 더 포함한다.

14. 기판으로서,

제1 전도성 타입의 제1 영역을 포함하는 제1 층;

제2 전도성 타입의 복수의 제2 영역 - 복수의 제2 영역은 구획 영역에 의해 서로 구획됨 - 을 포함하는 제2 층; 및

제1 층과 제2 층 사이의 진성 층을 포함한다.

15. 조항 14의 기판으로서, 구획 영역은 복수의 제2 영역의 각각을 서로 분리하는 진성 영역을 포함한다.

16. 조항 14 또는 조항 15 중 하나의 기판으로서, 제1 전도성 타입은 n 형 반도체이고, 제2 전도성 타입은 p 형 반도체이다.

17. 조항 15 또는 조항 16 중 하나의 기판으로서, 복수의 제2 영역의 각각은 제2 층에서 진성 영역에 의해 둘러싸인다.

18. 조항 14 내지 조항 17 중 임의의 하나의 기판으로서, 진성 층은 n 도핑되되, 진성 층은 제1 영역 및 복수의 제2 영역의 도핑 농도보다 더 낮은 도핑 농도를 갖는다.

19. 조항 14 내지 조항 18 중 임의의 하나의 기판으로서,

제1 영역은 제1 금속으로 코팅되고; 그리고

복수의 제2 영역은 제2 금속으로 코팅된다.

20. 조항 19의 기판으로서, 제2 금속은 복수의 제2 영역의 각각에 대응하는 복수의 금속 부분을 포함한다.

21. 조항 19 또는 조항 20 중 하나의 기판으로서,

제2 금속을 통해 복수의 제2 영역에 연결되는 복수의 신호 출력 라인을 더 포함한다.

22. 조항 19 내지 조항 21 중 임의의 하나의 기판으로서, 제2 금속의 원자 번호는 제1 금속의 원자 번호보다 더 작다.

23. 조항 19 내지 조항 22 중 임의의 하나의 기판으로서, 제1 금속은 금이다.

24. 조항 19 내지 조항 23 중 임의의 하나의 기판으로서, 제2 금속은 알루미늄이다.

25. 조항 14의 기판으로서,

제2 층은:

제1 전도성 타입의 하나 이상의 제3 영역을 더 포함하되,

복수의 제2 영역은 하나 이상의 제3 영역에 의해 서로 구획되고, 복수의 제2 영역은 하나 이상의 제3 영역으로부터 떨어져 이격된다.

26. 조항 14 또는 조항 25 중 하나의 기판으로서, 제1 전도성 타입은 p 형 반도체이고, 제2 전도성 타입은 n 형 반도체이다.

27. 장치로서,

하나 이상의 하전 입자 빔을 생성하도록 구성되는 하전 입자 소스;

검출기 - 검출기는:

제1 전도성 타입의 제1 영역을 포함하는 제1 층;

제2 전도성 타입의 복수의 제2 영역 - 복수의 제2 영역이 서로 구획됨 - 을 포함하는 제2 층;

제1 층과 제2 층 사이의 진성 층을 포함하되,

복수의 제2 영역은 수신된 하전 입자에 기초하여 전기 신호를 출력하도록 구성됨 - ; 및

복수의 제2 영역에 의해 출력되는 전기 신호를 증폭하도록 그리고 증폭된 전기 신호를 컨트롤러로 포워딩하도록 구성되는 증폭기를 포함한다.

28. 조항 27의 장치로서, 검출기의 제2 층은:

제1 전도성 타입의 하나 이상의 제3 영역을 더 포함하되, 복수의 제2 영역은 하나 이상의 제3 영역에 의해 서로 구획되고, 복수의 제2 영역은 하나 이상의 제3 영역과는 떨어져 이격된다.

29. 조항 27 및 조항 28 중 하나의 장치로서, 검출기의 제1 층 내의 제1 영역은 검출기의 센서 표면에 입사되는 하전 입자를 수신하도록 구성된다.

30. 조항 27 내지 조항 29 중 임의의 하나의 기판으로서, 제1 전도성 타입은 p 형 반도체이고, 제2 전도성 타입은 n 형 반도체이다.

31. 조항 27의 장치로서, 검출기의 제2 층 내의 복수의 제2 영역은 검출기의 센서 표면 상에 입사되는 하전 입자를 수신하도록 구성된다.

32. 조항 27 또는 조항 31 중 하나의 장치로서, 제1 전도성 타입은 n 형 반도체이고, 제2 전도성 타입은 p 형 반도체이다.

33. 방법으로서,

검출기의 제1 층의 제1 전도성 타입의 제1 영역에 제1 바이어스를 그리고 검출기의 제2 층의 제2 전도성 타입의 복수의 제2 영역에 제2 바이어스를 인가하는 것 - 검출기는 제1 층과 제2 층 사이의 진성 영역을 포함하고, 복수의 제2 영역은 구획 영역에 의해 서로 구획됨 - ;

제2 층으로부터 출력 신호를 수신하는 것; 및

수신된 출력 신호에 기초하여 하전 입자 신호를 결정하는 것을 포함한다.

34. 조항 33의 방법으로서, 제1 바이어스 또는 제2 바이어스 중 적어도 하나를 조정하는 것을 더 포함한다.

35. 조항 33 또는 조항 34 중 하나의 방법으로서, 제1 바이어스 및 제2 바이어스를 인가하는 것은 순방향 바이어싱을 포함한다.

36. 조항 33 또는 조항 34 중 하나의 방법으로서, 제1 바이어스 및 제2 바이어스를 인가하는 것은 역방향 바이어싱을 포함한다.

37. 조항 33 내지 조항 36 중 임의의 하나의 방법으로서, 구획 영역은 복수의 제2 영역의 각각을 서로 분리하는 진성 영역을 포함한다.

38. 조항 33 내지 조항 37 중 임의의 하나의 방법으로서, 제1 전도성 타입은 n 형 반도체이고, 제2 전도성 타입은 p 형 반도체이다.

39. 조항 33 내지 조항 38 중 임의의 하나의 방법으로서, 진성 층은 n 도핑되되, 진성 층은 제1 영역 및 복수의 제2 영역의 도핑 농도보다 더 낮은 도핑 농도를 갖는다.

40. 조항 33의 방법으로서, 제2 층은:

41. 조항 33 또는 조항 40 중 하나의 방법으로서, 제1 전도성 타입은 p 형 반도체이고, 제2 전도성 타입은 n 형 반도체이다.

도면에서의 블록 다이어그램은 본 개시의 다양한 예시적인 실시형태에 따른 시스템, 방법, 및 컴퓨터 하드웨어/소프트웨어 제품의 가능한 구현예의 아키텍쳐, 기능성(functionality), 및 동작을 예시한다. 이와 관련하여, 개략도의 각각의 블록은 전자 회로와 같은 하드웨어를 사용하여 구현될 수도 있는 소정의 산술 또는 논리 연산 프로세싱을 나타낼 수도 있다 블록은 또한, 명시되는 논리 기능을 구현하기 위한 하나 이상의 실행 가능한 명령어를 포함하는 모듈, 세그먼트 또는 코드의 일부를 나타낼 수도 있다. 몇몇 대안적인 구현예에서, 블록으로 나타내어지는 기능은 도면에서 표기되는 순서를 벗어나서 발생할 수도 있다는 것이 이해되어야 한다. 예를 들면, 연속하여 도시되는 두 개의 블록은 실질적으로 동시에 실행 또는 구현될 수도 있거나, 또는 수반되는 기능성에 따라, 두 개의 블록은 때때로 역순으로 실행될 수도 있다. 몇몇 블록은 또한 생략될 수도 있다. 블록도의 각각의 블록, 및 블록의 조합은 명시된 기능 또는 동작을 수행하는 특수 목적의 하드웨어 기반의 시스템, 또는 특수 목적의 하드웨어 및 컴퓨터 명령어의 조합에 의해 구현될 수도 있다는 것이 또한 이해되어야 한다.

본 개시의 실시형태는 상기에서 설명되고 첨부하는 도면에서 예시되는 정확한 구성으로 제한되지는 않으며, 그 범위를 벗어나지 않으면서 다양한 수정 및 변경이 이루어질 수 있다는 것이 인식될 것이다. 예를 들면, 몇몇 실시형태가 다중 빔 장치의 맥락에서 논의되었지만, 다중 셀 검출기는, 샘플에 부딪치는 단일의 빔으로부터 복수의 빔이 생성될 수도 있는 단일 빔 장치에 유사하게 적용될 수도 있다.

Claims

기판으로서,
제1 전도성 타입의 제1 영역을 포함하는 제1 층;
제2 전도성 타입의 복수의 제2 영역 및 상기 제1 전도성 타입의 하나 이상의 제3 영역을 포함하는 제2 층 - 상기 복수의 제2 영역은 상기 하나 이상의 제3 영역에 의해 서로 구획됨(partitioned) - ; 및
상기 제1 층과 상기 제2 층 사이의 진성(intrinsic) 층을 포함하고,
상기 제1 층은 샘플 표면으로부터 생성되는 복수의 이차 전자 빔을 수신하도록 구성되고,
상기 복수의 이차 전자 빔 각각은 다중 빔 디바이스의 상이한 빔과 연관되고,
상기 제1 영역은 제1 금속으로 코팅되고, 상기 복수의 제2 영역 및 상기 하나 이상의 제3 영역은 제2 금속으로 코팅되는, 기판.
제1항에 있어서,
상기 제1 전도성 타입은 p 형 반도체이고, 상기 제2 전도성 타입은 n 형 반도체이며, 상기 복수의 제2 영역은 상기 하나 이상의 제3 영역과는 떨어져 이격되는, 기판.
제1항에 있어서,
상기 제2 층은 상기 제2 층의 상기 하나 이상의 제3 영역으로부터 상기 복수의 제2 영역의 각각을 분리하는 진성 영역을 더 포함하는, 기판.
제3항에 있어서,
상기 복수의 제2 영역의 각각은 상기 제2 층에서 상기 진성 영역에 의해 둘러싸이는, 기판.
제1항에 있어서,
상기 복수의 제2 영역의 폭은 상기 하나 이상의 제3 영역의 폭보다 더 큰, 기판.
제1항에 있어서,
상기 진성 층은 n 도핑되고, 상기 진성 층은 상기 제1 영역, 상기 복수의 제2 영역, 및 상기 하나 이상의 제3 영역의 도핑 농도보다 더 낮은 도핑 농도를 갖는, 기판.
제1항에 있어서,
상기 진성 층은 p 도핑되고, 상기 진성 층은 상기 제1 영역, 상기 복수의 제2 영역, 및 상기 하나 이상의 제3 영역의 도핑 농도보다 더 낮은 도핑 농도를 갖는, 기판.
제1항에 있어서,
상기 제1 금속의 원자 번호는 상기 제2 금속의 원자 번호보다 더 작은, 기판.
제1항에 있어서,
상기 제1 금속은 알루미늄인, 기판.
제1항에 있어서,
상기 제2 금속은 금인, 기판.
제1항에 있어서,
상기 제2 금속 상에 퇴적되며 상기 제2 층의 상기 복수의 제2 영역과 상기 하나 이상의 제3 영역 사이의 갭을 덮는 절연 층을 더 포함하는, 기판.
제1항에 있어서,
상기 복수의 제2 영역에 연결되는 복수의 신호 출력 라인을 더 포함하는, 기판.
장치로서,
하나 이상의 하전 입자 빔(charged particle beam)을 생성하도록 구성되는 하전 입자 소스;
검출기 - 상기 검출기는:
제1 전도성 타입의 제1 영역을 포함하는 제1 층;
제2 전도성 타입의 복수의 제2 영역 및 상기 제1 전도성 타입의 하나 이상의 제3 영역을 포함하는 제2 층 - 상기 복수의 제2 영역은 상기 하나 이상의 제3 영역에 의해 서로 구획됨 - ; 및
상기 제1 층과 상기 제2 층 사이의 진성 층을 포함하고,
상기 복수의 제2 영역은 수신된 하전 입자에 기초하여 전기 신호를 출력하도록 구성되고, 상기 제1 층은 샘플 표면으로부터 생성되는 복수의 이차 전자 빔을 수신하도록 구성되고, 상기 복수의 이차 전자 빔 각각은 다중 빔 디바이스의 상이한 빔과 연관됨 - ; 및
상기 복수의 제2 영역에 의해 출력되는 상기 전기 신호를 증폭하도록 그리고 상기 증폭된 전기 신호를 컨트롤러로 포워딩하도록 구성되는 증폭기를 포함하고,
상기 제1 영역은 제1 금속으로 코팅되고, 상기 복수의 제2 영역 및 상기 하나 이상의 제3 영역은 제2 금속으로 코팅되는, 장치.
방법으로서,
검출기의 제1 층의 제1 전도성 타입의 제1 영역에 제1 바이어스를, 그리고 상기 검출기의 제2 층의 제2 전도성 타입의 복수의 제2 영역 및 상기 제1 전도성 타입의 하나 이상의 제3 영역에 제2 바이어스를 인가하는 단계 - 상기 검출기는 상기 제1 층과 상기 제2 층 사이의 진성 영역을 포함하고, 상기 복수의 제2 영역은 상기 하나 이상의 제3 영역에 의해 서로 구획되고, 상기 제1 층은 샘플 표면으로부터 생성되는 복수의 이차 전자 빔을 수신하도록 구성되고, 상기 복수의 이차 전자 빔 각각은 다중 빔 디바이스의 상이한 빔과 연관됨 - ;
상기 제2 층으로부터 출력 신호를 수신하는 단계; 및
상기 수신된 출력 신호에 기초하여 하전 입자 신호를 결정하는 단계를 포함하고,
상기 제1 영역은 제1 금속으로 코팅되고, 상기 복수의 제2 영역 및 상기 하나 이상의 제3 영역은 제2 금속으로 코팅되는, 방법.
명령어들의 세트를 저장한 비-일시적 컴퓨터 판독가능 매체로서,
상기 명령어들은 하나 이상의 디바이스의 프로세서에 의해 수행되어 상기 하나 이상의 디바이스로 하여금 제14항의 방법을 수행하도록 하는, 비-일시적 컴퓨터 판독가능 매체.