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KR102664438B1 - 표시 장치 - Google Patents

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KR102664438B1
KR102664438B1 KR1020160122451A KR20160122451A KR102664438B1 KR 102664438 B1 KR102664438 B1 KR 102664438B1 KR 1020160122451 A KR1020160122451 A KR 1020160122451A KR 20160122451 A KR20160122451 A KR 20160122451A KR 102664438 B1 KR102664438 B1 KR 102664438B1
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Abstract

표시 장치는 표시 패널과 감지 전극 및 연결 배선을 포함하는 센서 유닛을 포함하고, 감지 전극 및 연결 배선 중 적어도 하나는 도전 패턴층을 포함하며, 도전 패턴층은 베이스부, 베이스부를 기준으로 돌출되어 랜덤하게 배치된 복수 개의 돌출부들, 및 베이스부를 기준으로 함몰되어 랜덤하게 배치된 복수 개의 홀들을 포함하여 유연성을 개선할 수 있다.

Description

표시 장치{DISPLAY APPARATUS}
본 발명은 표시 장치에 대한 발명으로, 보다 상세하게는 유연성을 갖는 도전 패턴층을 포함하는 표시 장치에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 표시 장치들이 개발되고 있다. 표시 장치들의 입력장치로써 키보드 또는 마우스 등을 포함한다. 또한, 최근에 표시 장치들은 입력장치로써 터치 감지 유닛 등의 센싱 유닛을 구비한다.
본 발명은 유연성을 갖는 도전 패턴층을 포함하는 표시 장치를 제공하는 것을 목적으로 한다.
일 실시예는 표시 패널; 및 상기 표시 패널 상에 배치된 센서 유닛; 을 포함하고, 상기 센서 유닛은 감지 전극 및 상기 감지 전극에 연결된 연결 배선을 포함하고, 상기 감지 전극 및 상기 연결 배선 중 적어도 하나는 도전 패턴층을 포함하는 표시 장치를 제공한다. 상기 도전 패턴층은 베이스부; 상기 베이스부 상에 배치되고, 상기 베이스부를 기준으로 돌출되어 랜덤하게 배치된 복수 개의 돌출부들; 및 상기 베이스부를 기준으로 함몰되어 랜덤하게 배치된 복수 개의 홀들; 을 포함한다.
상기 도전 패턴층은 Ag 또는 Ag 합금을 포함하는 것일 수 있다.
상기 Ag 합금은 In, Zn, Au, Ni, Co, Cu, Bi, Sb 및 Al 중 적어도 하나를 포함하는 것일 수 있다.
상기 Ag 또는 상기 Ag 합금은 (220) 방향 결정면에 대한 (111) 방향 결정면의 X선 회절 강도가 3배 이상일 수 있다.
상기 감지 전극 및 상기 연결 배선 중 적어도 하나는 상기 도전 패턴층의 상부면 및 하부면 중 적어도 하나의 면에 배치되는 투명 도전층을 더 포함할 수 있다.
상기 투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide) 및 ITZO(indium tin zinc oxide) 중 적어도 하나를 포함하는 것일 수 있다.
상기 베이스부의 두께는 60Å 이상 460 Å 이하일 수 있다.
상기 돌출부들은 0.3 개/㎛2 이상 10 개/㎛2 이하의 분포 밀도를 가질 수 있다.
상기 홀들은 5 개/㎛2 이상 100 개/㎛2 이하의 분포 밀도를 가질 수 있다.
상기 돌출부들의 평균 크기는 10nm 이상 1000nm 이하일 수 있다.
상기 홀들의 평균 크기는 2nm 이상 3000nm 이하일 수 있다.
상기 표시 패널은 베이스 기판; 및 상기 베이스 기판 상에 배치되고 복수 개의 전극들 및 복수 개의 배선들을 포함하는 회로층; 을 포함하고, 상기 전극들 및 상기 배선들 중 적어도 하나는 상기 도전 패턴층을 포함할 수 있다.
상기 회로층은 게이트 배선, 데이터 배선, 구동 전압 배선, 박막 트랜지스터, 반도체 패턴 및 커패시터를 포함하며, 상기 게이트 배선, 상기 데이터 배선, 상기 구동 전압 배선, 상기 박막 트랜지스터, 상기 반도체 패턴 및 상기 커패시터 중 적어도 하나는 상기 도전 패턴층을 포함할 수 있다.
상기 표시 패널은 표시 벤딩부 및 상기 표시 벤딩부에 인접한 표시 비벤딩부를 포함하고, 상기 센서 유닛은 상기 표시 벤딩부에 대응하여 배치되는 터치 벤딩 부 및 상기 표시 비벤딩부에 대응하여 배치된 터치 비벤딩부를 포함할 수 있다.
상기 도전 패턴층은 상기 터치 벤딩부에 포함되는 것일 수 있다.
상기 표시 패널 및 상기 센서 유닛은 제1 모드에서 벤딩축을 기준으로 벤딩되고, 제2 모드에서 펼쳐지는 것일 수 있다. 상기 제1 모드는 벤딩축을 기준으로 어느 한 방향으로 벤딩되는 제1 벤딩 모드; 및 상기 벤딩축을 기준으로 상기 어느 한 방향과 반대 방향으로 벤딩되는 제2 벤딩 모드; 를 포함할 수 있다.
일 실시예의 표시 장치는 복수 개의 돌출부들과 복수 개의 홀들을 포함하는 특이 나노구조를 갖는 도전 패턴층을 포함하여 개선된 유연성을 가질 수 있다.
도 1은 일 실시예의 표시 장치의 사시도이다.
도 2는 도 1의 I-I`선에 대응하는 단면도이다
도 3은 일 실시예에 포함된 센서 유닛의 평면도이다.
도 4a는 도 3의 센서 유닛에서의 하나의 감지 전극에 대한 확대 평면도이다.
도 4b는 도 4a에서 II-II`영역을 절단한 단면도이다.
도 4c는 일 실시예에서의 도전 패턴층의 평면도이다.
도 5a 내지 도 5c는 일 실시예에서의 도전 패턴층에 대한 SEM 이미지이다.
도 6은 일 실시예에서의 도전 패턴층의 단면도이다.
도 7은 일 실시예에서 도전 패턴층에 대한 X선 분석 결과이다.
도 8은 일 실시예에 따른 표시 장치에 포함되는 표시 패널의 화소들 중 하나의 회로도이다.
도 9는 일 실시예에 따른 표시 장치에 포함되는 표시 패널에 포함되는 화소들 중 하나를 나타낸 평면도이다.
도 10은 도 9의 III-III'선에 대응하는 개략적인 단면도이다.
도 11a는 일 실시예에 따른 표시 장치의 제1 동작에 따른 사시도이다.
도 11b는 일 실시예에 따른 표시 장치의 제2 동작에 따른 사시도이다.
도 12 내지 도 13은 일 실시예의 표시 장치에 사용된 도전 패턴층에 대한 유연성 평가 결과이다.
도 14a 내지 도 14c는 일 실시예의 표시 장치에 사용된 도전 패턴층에 대한 유연성을 평가한 시뮬레이션 결과이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "하에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 출원에서 "상에" 배치된다고 하는 것은 상부뿐 아니라 하부에 배치되는 경우도 포함하는 것일 수 있다.
이하, 도면들을 참조하여 본 발명의 일 실시예에 따른 표시 장치에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치(DD)의 사시도이다. 도 2는 도 1의 표시 장치에서 I-I'에 대응하는 면의 단면도이다.
도 1 및 도 2를 참조하면, 표시 장치(DD)는 표시 패널(DP) 및 센서 유닛(TSU)을 포함할 수 있다. 센서 유닛(TSU)은 표시 패널(DP) 상에 제공될 수 있다. 표시 패널(DP)은 이미지를 제공하며, 센서 유닛(TSU)은 사용자의 직접 터치, 사용자의 간접 터치, 물체의 직접 터치 또는 물체의 간접 터치를 인식하는 것일 수 있다.
한편, 센서 유닛(TSU)는 외부에서 인가되는 터치의 위치 및 터치의 세기(압력) 중 적어도 어느 하나를 감지할 수 있다. 본 발명의 일 실시예에 따른 센서 유닛(TSU)은 다양한 구조를 갖거나 다양한 물질로 구성될 수 있으며, 어느 하나의 실시예로 한정되지 않는다. 예를 들어, 일 실시예의 표시 장치(DD)에서 센서 유닛(TSU)은 터치를 감지하는 터치 감지 유닛일 수 있다.
이하에서 표시 패널(DP)은 유기 발광 표시 패널인 것을 예를 들어 설명하나, 실시예가 이에 한정되는 것은 아니며, 표시 패널(DP)은 액정 표시 패널(liquid crystal display panel), 플라즈마 표시 패널(plasma display panel), 전기영동 표시 패널(electrophoretic display panel), MEMS 표시 패널(microelectromechanical system display panel) 및 일렉트로웨팅 표시 패널(electrowetting display panel) 등일 수도 있다.
도 2는 표시 장치(DD)의 단면을 개략적으로 나타낸 것으로, 표시 장치(DD)의 표시 패널(DP)은 베이스 기판(SUB), 베이스 기판(SUB) 상에 배치된 회로층(CL), 회로층(CL) 상에 배치된 유기 전계 발광 소자(OEL), 및 유기 전계 발광 소자(OEL) 상에 배치되는 봉지층(TFE)을 포함할 수 있다. 봉지층(TFE)는 유기 전계 발광 소자(OEL)를 보호하는 것일 수 있으며, 봉지층(TFE)은 유기 전계 발광 소자(OEL)를 감싸고 배치되는 것일 수 있다. 봉지층(TFE)의 복수의 층으로 구성되는 것일 수 있다. 봉지층(TFE)은 무기층과 유기층을 포함할 수 있다. 봉지층(TFE)은 적어도 2개의 무기층들과 그 사이에 배치된 유기층을 포함할 수 있다. 무기층은 수분/산소로부터 유기 전계 발광 소자(OEL)를 보호하고, 유기층은 먼지 입자와 같은 이물질로부터 유기 전계 발광 소자(OEL)를 보호한다. 무기층은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층 및 실리콘 옥사이드층 등을 포함할 수 있다. 유기층은 아크릴 계열 유기물질을 포함할 수 있고, 이에 제한되지 않는다. 무기층은 증착 방법으로 제공될 수 있고, 유기층은 코팅 공정을 이용하여 제공될 수 있으나 실시예가 이에 한정되는 것은 아니다.
예를 들어, 표시 패널(DP)은 플렉서블(flexible)한 것일 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 표시 패널(DP)은 리지드(rigid)한 것일 수 있다.
표시 패널(DP) 상에 센서 유닛(TSU)이 배치될 수 있다. 센서 유닛(TSU)은 표시 패널(DP) 상에 직접 배치될 수 있다. 또한, 센서 유닛(TSU) 및 표시 패널(DP) 사이에는 접착 부재(미도시) 등이 더 배치될 수도 있다.
또한, 센서 유닛(TSU)은 표시 패널(DP)의 봉지층(TFE) 상에 직접 배치될 수 있다. 예를 들어, 센서 유닛(TSU)은 별도의 접착부재를 사용하지 않고, 연속공정에 의해 봉지층 상에 직접 형성되는 것일 수 있다. 다만, 이에 한정되는 것은 아니며, 봉지층(TFE) 상에 버퍼층(미도시)이 배치되고, 버퍼층(미도시) 상에 센서 유닛(TSU)이 배치될 수 있다. 버퍼층(미도시)은 유기층 또는 무기층일 수 있다.
도 3은 일 실시예의 표시 장치에 포함되는 센서 유닛(TSU)의 평면도를 나타낸 것이다. 센서 유닛(TSU)은 감지 전극(TE) 및 연결 배선(TL)을 포함할 수 있다. 또한, 센서 유닛(TSU)의 일단에는 터치패드(PD1, PD2)를 포함할 수 있다. 연결 배선(TL)은 감지 전극(TE)과 터치패드(PD1, PD2)를 연결하는 것일 수 있다. 또한, 센서 유닛(TSU)은 이웃하는 감지 전극들(TE)을 서로 연결하는 브릿지(BD1, BD2)를 더 포함할 수 있다.
센서 유닛(TSU)은 복수 개의 감지 전극들(TE)을 포함할 수 있다. 감지 전극들(TE)은 복수 개의 제1 감지 전극들(Rx)과 복수 개의 제2 감지 전극들(Tx)을 포함할 수 있다. 제1 감지 전극들(Rx) 및 제2 감지 전극들(Tx) 각각은 서로 전기적으로 절연된다. 제1 감지 전극들(Rx) 및 제2 감지 전극들(Tx) 각각은 대략적으로 마름모, 정사각형, 직사각형, 원 또는 정형화되지 않은 모양(예를 들면, 덴드라이트(dendrite) 구조와 같이 나뭇가지들이 얽혀 있는 모양) 등의 다양한 형상을 가질 수 있다. 제1 감지 전극들(Rx) 및 제2 감지 전극들(Tx) 각각은 메쉬(mesh) 형상을 갖는 것일 수도 있다.
제1 감지 전극들(Rx) 및 제2 감지 전극들(Tx)은 서로 동일한 층 상에 제공될 수 있다. 제1 감지 전극들(Rx) 및 제2 감지 전극들(Tx) 각각은 표시 패널(DP) 상에 제공될 수 있다. 예를 들어, 제1 감지 전극들(Rx) 및 제2 감지 전극들(Tx)을 포함하는 센서 유닛(TSU)은 표시 패널(DP)의 봉지층(TFE, 도 2) 상에 직접 배치될 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 센서 유닛(TSU)은 별도로 제공되어 접착 부재(미도시)를 이용하여 표시 패널(DP) 상에 배치되도록 결합될 수 있다. 이때, 센서 유닛(TSU)은 감지 전극(TE) 및 감지 전극(TE)이 제공되는 기판(미도시)을 포함하는 것일 수 있다.
센서 유닛(TSU)의 제1 감지 전극들(Rx) 및 제2 감지 전극들(Tx) 각각은 평면상에서 서로 이격된다. 본 명세서에 있어서, "평면상에서"란 본 발명의 일 실시예에 따른 표시 장치(DD)를 두께 방향(예를 들어, 도 1의 DR4)로 바라보았을 때를 의미하는 것일 수 있다.
제1 감지 전극들(Rx)은 제2 방향(DR2) 및 제3 방향(DR3)으로 이격되어 제공될 수 있다. 제2 방향(DR2)으로 이격된 제1 감지 전극들(Rx)은 제1 브릿지(BD1)에 의해 연결된다. 제2 감지 전극들(Tx)은 제2 방향(DR2) 및 제3 방향(DR3)으로 이격되어 제공될 수 있다. 제3 방향(DR3)으로 이격된 제2 감지 전극들(Tx)은 제2 브릿지(BD2)에 의해 연결된다. 제2 브릿지(BD2)는 제1 브릿지(BD1) 상에 제공될 수 있다. 도시하지는 않았으나, 제2 브릿지(BD2) 및 제1 브릿지(BD1) 사이에는 절연층(미도시)이 제공될 수 있다.
한편, 도면에 도시되지는 않았으나, 제1 감지 전극(Rx)과 제2 감지 전극(Tx)은 서로 다른 층에 제공되는 것일 수 있다. 서로 다른 층에 제공되는 제1 감지 전극(Rx)과 제2 감지 전극(Tx) 사이에는 절연층(미도시)이 제공될 수 있다.
도 3을 참조하면, 센서 유닛(TSU)은 감지 전극(TE)과 전기적으로 연결된 연결 배선(TL)을 포함한다. 연결 배선(TL)은 제1 연결 배선(TL1) 및 제2 연결 배선(TL2)을 포함할 수 있다. 제1 연결 배선(TL1)은 제1 감지 전극(Rx)과 연결될 수 있다. 제2 연결 배선(TL2)은 제2 감지 전극(Tx)과 연결될 수 있다.
또한, 연결 배선(TL)은 터치패드부(PD)와 전기적으로 연결된다. 터치패드부(PD)는 제1 터치패드(PD1) 및 제2 터치패드(PD2)를 포함할 수 있다. 제1 연결 배선(TL1)은 제1 감지 전극(Rx) 및 제1 터치패드(PD1)를 서로 연결하고, 제2 연결 배선(TL2)은 제2 감지 전극(Tx) 및 제2 터치패드(PD2)를 서로 연결한다.
도 3의 센서 유닛(TSU)의 감지 전극(TE) 및 연결 배선(TL) 중 적어도 하나는 나노 구조의 도전 패턴층을 포함하는 것일 수 있다. 도전 패턴층은 베이스부, 복수 개의 돌출부들 및 복수 개의 홀들을 포함하는 것일 수 있다.
도 4a는 도 3의 센서 유닛(TSU)의 하나의 감지 전극(TE)을 확대하여 나타낸 평면도이다. 도 4b는 도 4a의 감지 전극(TE)의 "AA"영역에서 II-II'에 대응하는 면의 단면도이다.
도 4a 내지 도 4b를 참조하면, 감지 전극(TE)은 도전 패턴층(CP)을 포함할 수 있다. 도전 패턴층(CP)은 베이스부(BP), 복수 개의 돌출부들(EP), 및 복수 개의 홀들(HP)을 포함하는 것일 수 있다. 도전 패턴층(CP)은 표시 패널(DP) 상에 제공되는 것일 수 있다. 한편, 도면에 도시되지는 않았으나, 도전 패턴층(CP)은 표시 패널(DP)의 봉지층(TFE, 도 2) 상에 배치되는 것일 수 있다.
도전 패턴층(CP)에서 베이스부(BP)는 소정의 두께(t1)를 갖는 평탄층일 수 있다. 베이스부(BP)는 60Å 이상 460Å 이하의 두께(t1)를 가질 수 있다. 구체적으로, 베이스부(BP)는 100Å 이상 200Å 이하의 두께를 갖는 것일 수 있다.
베이스부(BP)의 두께가 60Å 보다 작은 경우 도전 패턴층(CP)이 안정적으로 형성되지 않아 전기적 단락의 문제가 발생할 수 있으며, 베이스부(BP)의 두께가 460Å 보다 큰 경우 도전 패턴층(CP)의 유연성이 확보되지 않을 수 있다.
도전 패턴층(CP)에서 돌출부들(EP)은 베이스부(BP) 상에서 랜덤하게 배치되는 것일 수 있다. 돌출부들(EP)은 베이스부(BP)를 기준으로 두께 방향으로 돌출되어 제공되는 것일 수 있다. 예를 들어, 돌출부들(EP)은 제1 방향(DR1)으로 돌출된 부분일 수 있다. 돌출부들(EP)은 평면상에서 볼 때 원형, 타원형 또는 다각형 형상일 수 있다. 또한, 돌출부들(EP) 및 홀들(HP)은 랜덤하게 배치되며 무정형인 것일 수 있다.
도전 패턴층(CP)은 전도성 물질로 이루어지는 것이 수 있다. 도전 패턴층(CP)은 Ag를 포함하는 것일 수 있다. 또한, 도전 패턴층(CP)은 Ag 합금을 포함하는 것일 수 있다. 예를 들어, Ag 합금은 Ag를 필수 성분으로 하고, 추가적으로 In, Zn, Au, Ni, Co, Cu, Bi, Sb 및 Al 중 적어도 하나를 포함하는 것일 수 있다. 구체적으로 도전 패턴층(CP)은 Ag 및 In의 합금으로 이루어진 것일 수 있다.
도전 패턴층(CP)은 증착 방법으로 제공될 수 있다. 도전 패턴층(CP)은 스퍼터(Sputter)를 이용하여 Ag 또는 Ag 합금을 증착하여 형성될 수 있다. 도전 패턴층(CP) 형성시 Ag 또는 Ag 합금을 증착한 후 열처리 공정이 진행될 수 있다. 열처리 공정은 150℃ 이상에서 수행되는 것일 수 있다. 예를 들어, 열처리 공정은 150℃ 이상 250℃ 이하의 온도에서 진행될 수 있다. 열처리 시간은 10분 이상 30분 미만으로 진행되는 것일 수 있다. 열처리 시간이 10분 미만인 경우 나노 구조의 돌출부들 및 홀들이 형성되지 않을 수 있다. 또한, 열처리 시간이 30분 초과된 경우에는 표면 저항값이 급격하게 증가되어 도전 패턴층(CP)의 전기적 특성이 저하될 수 있다. 구체적으로 열처리 공정은 230℃에서 20분 동안 진행되는 것일 수 있다.
증착 후 열처리 공정이 수행된 이후에 도전 패턴층(CP)은 돌출부들(EP) 및 홀들(HP)을 포함할 수 있다. 즉, 고온 열처리 공정이 수행되면서 증착된 도전 물질인 Ag 또는 Ag 합금 물질이 자기 조립(self-assembling)되며, 이에 따라 도전 패턴층(CP)이 복수 개의 돌출부들(EP)과 복수 개의 홀들(HP)을 포함하는 특이 나노 구조를 가지도록 할 수 있다.
한편, 도전 패턴층(CP) 증착 공정은 고온에서 진행되는 것일 수 있다. 도전 패턴층(CP)의 증착 공정은 80℃ 이상 200℃ 이하에서 진행되는 것일 수 있다. 예를 들어, 도전 패턴층(CP)을 형성하는 Ag 또는 Ag 합금이 증착되는 베이스 부재의 온도를 80℃ 이상 200℃ 이하로 조절할 수 있다. 예를 들어, 베이스 부재는 봉지층(TFE, 도 2)일 수 있으나 실시예가 이에 한정되는 것은 아니다.
Ag 또는 Ag 합금을 80℃ 이상 200℃ 이하에서 증착한 경우 증착된 도전 물질인 Ag 또는 Ag 합금 물질이 자기 조립(self-assembling)되며, 이에 따라 도전 패턴층(CP)이 복수 개의 돌출부들(EP)과 복수 개의 홀들(HP)을 포함하는 특이 나노 구조를 가지도록 할 수 있다.
한편, 고온 증착 공정에 의하여 Ag 또는 Ag 합금을 포함하는 도전 패턴층(CP)을 형성하는 경우 상술한 열처리 공정은 생략될 수 있다. 즉, 증착 공정 이후에 추가 열처리 공정 없이도 도전 패턴층(CP)은 복수 개의 돌출부들(EP)과 복수 개의 홀들(HP)을 포함하는 특이 나노 구조를 가질 수 있다.
도전 패턴층(CP)에 포함된 돌출부들(EP) 및 홀들(HP)은 도전 패턴층(CP)의 유연성을 증가시킬 수 있다. 예를 들어, 돌출부들(EP) 및 홀들(HP)은 도전 패턴층(CP)에 가해지는 스트레스를 완화하는 기능을 할 수 있다. 돌출부들(EP) 및 홀들(HP)은 도전 패턴층(CP)에서 스트레스가 전달되지 않도록 하는 댐(dam) 역할을 하는 것일 수 있다.
도전 패턴층(CP)에서 돌출부들(EP)은 1㎛2 면적 내에서 0.3개 이상 10개 이하의 밀도로 분포될 수 있다. 도전 패턴층(CP)에서 돌출부들(EP)의 분포 밀도가 0.3 개/㎛2 보다 작거나 10 개/㎛2 보다 큰 경우 도전 패턴층(CP)의 유연성이 확보되지 않을 수 있다.
또한, 돌출부들(EP)의 평균 크기는 10nm 이상 1000nm 이하일 수 있다. 돌출부들(EP)의 크기는 평면상에서 볼 때 돌출부들(EP)의 최대 폭의 크기를 측정한 것이다. 도 4b에서 돌출부들(EP)의 크기(W1)는 단면 상에서의 돌출부들(EP) 각각이 최대 폭을 갖는 부분의 크기일 수 있다. 돌출부들(EP)의 크기는 서로 상이할 수 있다. 도전 패턴층(CP)에서 돌출부들(EP)의 크기(W1)가 10nm 보다 작거나 1000nm 보다 큰 경우 도전 패턴층(CP)의 유연성이 확보되지 않을 수 있다.
돌출부들(EP)은 베이스부(BP)를 기준으로 돌출되어 배치되는 것일 수 있다. 돌출부들(EP)의 돌출된 평균 두께(t2)는 30nm 이상 300nm 이하일 수 있다. 도 4b를 참조할 때, 돌출부들(EP)의 두께(t2)는 베이스부(BP)를 기준으로 한 돌출부들(EP) 각각의 최대 높이에 해당하는 것일 수 있다. 돌출부들(EP)의 두께(t2)가 30nm 미만인 경우 스트레스 전달을 막는 댐 역할을 하지 못할 수 있으며, 돌출부들(EP)의 두께(t2)가 300nm 보다 큰 경우 도전 패턴층(CP)의 전체 두께가 증가되어 유연성이 감소될 수 있다.
홀들(HP)은 베이스부(BP)를 기준으로 함몰된 것일 수 있다. 홀들(HP)에서 베이스부(BP)가 완전히 제거되어 도전 패턴층(CP) 아래의 표시 패널(DP)이 노출될 수 있다. 또한, 이와 달리 일부 홀들(HP)은 베이스부(BP)의 일부만이 제거된 상태로 제공될 수 있다.
베이스부(BP)가 완전히 제거된 경우 홀들(HP)의 깊이(t3)는 베이스부(BP)의 두께(t1)에 대응하는 것일 수 있다. 또한, 베이스부(HP)가 모두 제거되지 않은 일부 홀들(HP)의 깊이(t3)는 베이스부(BP) 두께(t1)보다 작은 것일 수 있다.
도전 패턴층(CP)에서 홀들(HP)은 1㎛2 면적 내에서 5개 이상 100개 이하의 밀도로 분포될 수 있다. 도전 패턴층(CP)에서 홀들(HP)의 분포 밀도가 5 개/㎛2 보다 작거나 100 개/㎛2 보다 큰 경우 도전 패턴층(CP)의 유연성이 확보되지 않을 수 있다.
또한, 홀들(HP)의 평균 크기는 2nm 이상 3000nm 이하일 수 있다. 홀들(HP)의 크기는 평면상에서 볼 때의 홀들(HP)의 최대 폭의 크기를 측정한 것이다. 도 4b에서 홀들(HP)의 크기(W2)는 단면 상에서의 홀들(HP) 각각이 최대 폭을 갖는 부분의 크기일 수 있다. 홀들(HP)의 크기는 서로 상이할 수 있다. 도전 패턴층(CP)에서 홀들(HP)의 크기(W2)가 2nm 보다 작은 경우 도전 패턴층(CP)의 유연성이 확보되지 않을 수 있다. 또한, 도전 패턴층(CP)에서 홀들(HP)의 크기(W2)가 3000nm 보다 큰 경우 도전 패턴층(CP)의 전기적 특성이 저하되어 단성이 생기거나 또는 저항값이 높아질 수 있다.
도 4c는 도전 패턴층(CP)의 다른 실시예에 대한 평면도이다. 도 4c를 참조하면, 도전 패턴층(CP)은 베이스부(BP), 복수 개의 돌출부들(EP), 및 복수 개의 홀들(HP)을 포함하며, 돌출부들(EP) 및 홀들(HP)의 형상은 무정형일 수 있다. 도전 패턴층(CP)이 무정형이며 랜덤하게 배치된 복수 개의 돌출부들(EP) 및 복수 개의 홀들(HP)을 포함하도록 형성되어, 도전 패턴층(CP)을 포함하는 전극 및 배선은 유연성을 가질 수 있다.
즉, 돌출부들(EP)과 홀들(HP)을 동시에 포함하는 도전 패턴층(CP)을 이용하여 감지 전극(TE)을 형성한 경우 감지 전극(TE)은 유연성을 가질 수 있다.
한편, 도 4a 내지 도 4c에서는 센서 유닛(TSU, 도 3)의 감지 전극(TE)이 도전 패턴층(CP)을 포함하는 경우에 대하여 예를 들어 설명하였으나, 실시예가 이에 한정되는 것은 아니다. 상술한 도전 패턴층(CP)은 연결 배선(TL, 도 3)에 포함되는 것일 수 있다.
일 실시예에서 센서 유닛(TSU, 도 3)의 연결 배선(TL, 도 3)은 베이스부(BP), 복수 개의 돌출부들(EP), 및 복수 개의 홀들(HP)을 포함하는 도전 패턴층(CP)을 포함하도록 형성될 수 있다. 연결 배선(TL, 도 3)은 돌출부들(EP) 및 홀들(HP)을 동시에 포함하는 특이 나노 구조의 도전 패턴층(CP)을 포함하여 유연성을 가질 수 있다.
또한, 일 실시예에서 센서 유닛(TSU, 도 3)의 감지 전극(TE, 도 3) 및 연결 배선(TL, 도 3)은 모두 복수 개의 돌출부들(EP), 및 복수 개의 홀들(HP)을 포함하는 도전 패턴층(CP)을 포함하도록 형성될 수 있다. 따라서, 일 실시예에서 센서 유닛(TSU)은 유연성을 가지며, 이를 포함하는 일 실시예의 표시 장치(DD, 도 1) 역시 유연성을 가질 수 있다.
도 5a 내지 도 5c는 일 실시예에서 도전 패턴층(CP)의 평면을 나타낸 주사 전자 현미경(Scanning Electron Microscope) 이미지를 나타낸 것이다. 도 5a는 베이스부(BP)가 100Å인 경우, 도 5b는 베이스부(BP)가 150Å인 경우 및 도 5c는 베이스부(BP)가 200Å인 경우 에서의 도전 패턴층의 평면을 각각 30,000배와 150,000배의 배율로 나타낸 이미지이다. 도 5a 내지 도 5c에서 각각 좌측의 이미지는 30,000배의 배율로 촬영한 도전 패턴층(CP)의 표면을 나타낸 것이고, 우측의 이미지는 150,000배의 배율로 촬영한 도전 패턴층(CP)의 표면을 나타낸 것이다.
도 5a 내지 도 5c를 참조하면, 도전 패턴층(CP)은 베이스부(BP) 및 랜덤하게 배치된 돌출부들(EP) 및 랜덤하게 배치된 홀들(HP)을 포함하며, 돌출부들(EP) 및 홀들(HP)의 형상 역시 랜덤하며, 무정형인 것을 확인할 수 있다.
한편, 도 3에 도시된 일 실시예에서 센서 유닛(TSU)의 감지 전극(TE) 및 연결 배선(TL) 중 적어도 하나는 도전 패턴층 및 투명 도전층을 포함할 수 있다. 도 6을 참조하면, 투명 도전층(OE1, OE2)은 도전 패턴층(CP)의 상부면 및 하부면 중 적어도 하나의 면에 더 배치되는 것일 수 있다. 예를 들어, 제1 투명 도전층(OE1)은 도전 패턴층(CP) 및 표시 패널(DP) 사이에 배치될 수 있다. 또한, 제2 투명 도전층(OE2)은 도전 패턴층(CP)의 상부면 상에 배치되어 도전 패턴층(CP)을 보호할 수 있다. 일 실시예에서 감지 전극(TE) 또는 연결 배선(TL)은 도전 패턴층(CP) 및 투명 도전층(OE1, OE2)이 적층된 구조로 제공될 수 있다.
감지 전극(TE) 또는 연결 배선(TL)은 제1 투명 도전층(OE1) 및 도전 패턴층(CP)이 적층된 구조를 가질 수 있다. 또는, 감지 전극(TE) 또는 연결 배선(TL)은 제1 투명 도전층(OE1), 도전 패턴층(CP) 및 제2 투명 도전층(OE2)이 제1 방향으로 적층된 구조를 가질 수 있다.
투명 도전층(OE1, OE2)은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide) 및 ITZO(indium tin zinc oxide) 중 적어도 하나를 포함하는 것일 수 있다. 투명 도전층(OE1, OE2)의 두께는 도전 패턴층(CP)의 두께보다 작은 것일 수 있다. 예를 들어, 투명 도전층(OE1, OE2)의 두께는 50Å 이상 100Å 이하일 수 있다. 투명 도전층(OE1, OE2)의 두께가 50Å 미만인 경우 도전 패턴층을 보호하는 효과를 나타낼 수 없다. 또한, 투명 도전층(OE1, OE2)의 두께가 100 Å 초과인 경우 표시 장치의 유연성을 감소시킬 수 있다.
도 6에서 투명 도전층(OE1, OE2)은 도전 패턴층(CP)의 상부면 및 하부면에 각각 배치될 수 있다. 도 6의 일 실시예에서 도전 패턴층(CP)과 표시 패널(DP) 사이의 투명 도전층을 제1 투명 도전층(OE1)이라고 하고, 도전 패턴층(CP)의 상부면 상에 배치된 투명 도전층을 제2 투명 도전층(OE2)이라고 할 때, 제1 투명 도전층(OE1) 및 제2 투명 도전층(OE2)는 동일한 전극 물질을 포함하는 것일 수 있다. 또는, 제1 투명 도전층(OE1) 및 제2 투명 도전층(OE2)은 서로 다른 물질을 포함하는 것일 수 있다.
제1 투명 도전층(OE1) 및 제2 투명 도전층(OE2)은 동일한 두께를 갖는 것일 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 제1 투명 도전층(OE1) 및 제2 투명 도전층(OE2)은 서로 상이한 두께로 제공되는 것일 수 있다.
예를 들어, 제1 투명 도전층(OE1) 및 제2 투명 도전층(OE2)은 모두 ITO 전극층일 수 있다. 또한, 제1 투명 도전층(OE1) 및 제2 투명 도전층(OE2)은 모두 약 70Å 두께를 갖는 것일 수 있다.
즉, 일 실시예의 표시 장치에서 감지 전극 또는 연결 배선은 투명 도전층을 포함하여 복수의 층으로 제공된 경우에 있어서, 도전 패턴층이 베이스부, 돌출부들 및 홀들을 포함하는 나노 구조를 가짐으로써 유연성을 가질 수 있다.
또한, 일 실시예에서 Ag 또는 Ag 합금의 도전 패턴층은 (111) 방향의 결정성장이 우세한 것일 수 있다. 예를 들어, 도전 패턴층에서 Ag 또는 Ag 합금은 (220) 방향 결정면에 대한 (111) 방향 결정면의 X선 회절 강도가 3배 이상일 수 있다.
도 7은 일 실시예에서 도전 패턴층(CP, 도 6)의 X선 분석 결과를 나타낸 것이다. 도전 패턴층의 Ag는 (111)방향으로의 선호 결정성을 가질 수 있다. 도 7에서는 투명 도전층, Ag/In합금을 포함하는 도전 패턴층, 및 투명 도전층의 순서로 적층된 시료에 대하여 Ag의 결정성장 방향을 평가하였다.
도 7에서 "Edge"는 테스트 시료의 가장자리 부분을 나타낸 것이고, "Center"는 테스트 시료의 중간 부분을 나타내는 것이다. 또한, "열처리전"은 도전 패턴층을 증착한 이후를 나타낸 것이고, "열처리후"는 도전 패턴층 증착 후 고온에서 열처리한 이후를 나타내는 것이다. 또한, 도전 패턴층의 두께가 150Å인 경우와 1000Å인 경우에 대하여 X선 분석을 하였다.
도 7의 결과를 참조하면, 고온 열처리 전후에 관계없이 Ag는 (111) 방향으로 결정 성장이 우세한 것을 알 수 있다. 특히, 150Å 두께를 갖는 도전 패턴층(CP)의 경우 열처리 후에는 (111) 방향의 결정성을 나타내는 X선 회절 강도(Intensity)가 더 커진 것을 확인할 수 있다.
도 8 내지 도 10는 도 1 내지 도 2에서 도시된 표시 패널(DP)에 포함된 화소에 대한도면들이다. 도 8은 일 실시예에 따른 표시 장치(DD)에서 표시 패널(DP)에 포함되는 화소들 중 하나의 화소에 대한 회로도이다. 도 9은 표시 패널(DP)에 포함된 화소들 중 하나를 나타낸 평면도이고, 도 10은 도 9의 III-III'선에 대응하는 단면도이다.
도 8 및 도 9를 참조하면, 화소들(PX) 각각은 게이트 배선들(GL), 데이터 배선들(DL) 및 구동 전압 배선들(DVL)으로 이루어진 배선부와 연결될 수 있다. 화소들(PX) 각각은 배선부에 연결된 박막 트랜지스터(TFT1, TFT2), 박막 트랜지스터(TFT1, TFT2)에 연결된 유기 전계 발광 소자(OEL) 및 커패시터(Cst)를 포함한다.
본 발명의 일 실시예에서는 하나의 화소(PX)가 하나의 게이트 배선(GL), 하나의 데이터 배선(DL) 및 하나의 구동 전압 배선(DVL)과 연결되는 것을 예를 들어 도시하였으나, 이에 한정하는 것은 아니고, 복수 개의 화소들(PX)이 하나의 게이트 배선, 하나의 데이터 배선 및 하나의 구동 전압 배선과 연결될 수 있다. 또한, 하나의 화소는 적어도 하나의 게이트 배선, 적어도 하나의 게이트 배선 및 적어도 하나의 구동 전압 배선과 연결될 수도 있다.
게이트 배선들(GL)은 제2 방향(DR2)으로 연장된다. 데이터 배선들(DL)은 게이트 배선들(GL)과 교차하는 제3 방향(DR3)으로 연장된다. 구동 전압 배선들(DVL)은 데이터 배선들(DL)과 실질적으로 동일한 방향, 즉 제3 방향(DR3)으로 연장된다. 게이트 배선들(GL)은 박막 트랜지스터(TFT1, TFT2)에 주사 신호를 전달하고, 데이터 배선들(DL)은 박막 트랜지스터(TFT1, TFT2)에 데이터 신호를 전달하며, 구동 전압 배선들(DVL)은 박막 트랜지스터(TFT1, TFT2)에 구동 전압을 제공한다.
화소들(PX) 각각은 특정 컬러의 광, 예를 들어, 적색광, 녹색광, 청색광 중 하나를 출사할 수 있다. 컬러 광의 종류는 상기한 것에 한정된 것은 아니며, 예를 들어, 백색광, 시안광, 마젠타광, 옐로우광 등이 추가될 수 있다.
박막 트랜지스터(TFT1, TFT2)는 유기 전계 발광 소자(OEL)를 제어하기 위한 구동 박막 트랜지스터(TFT2)와, 구동 박막 트랜지스터(TFT2)를 스위칭 하는 스위칭 박막 트랜지스터(TFT1)를 포함할 수 있다. 본 발명의 일 실시예에서는 화소들(PX) 각각이 두 개의 박막 트랜지스터(TFT1, TFT2)를 포함하는 것을 설명하나, 이에 한정되는 것은 아니고, 화소들(PX) 각각이 하나의 박막 트랜지스터와 커패시터를 포함할 수도 있고, 화소들(PX) 각각이 셋 이상의 박막 트랜지스터와 둘 이상의 커패시터를 구비할 수도 있다.
스위칭 박막 트랜지스터(TFT1)는 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함한다. 제1 게이트 전극(GE1)은 게이트 배선들(GL)에 연결되며, 제1 소스 전극(SE1)은 데이터 배선들(DL)에 연결된다. 제1 드레인 전극(DE1)은 제5 콘택홀(CH5)에 의해 제1 공통 전극(CE1)과 연결된다. 스위칭 박막 트랜지스터(TFT1)는 게이트 배선들(GL)에 인가되는 주사 신호에 따라 데이터 배선들(DL)에 인가되는 데이터 신호를 구동 박막 트랜지스터(TFT2)에 전달한다.
구동 박막 트랜지스터(TFT2)는 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함한다. 제2 게이트 전극(GE2)은 제1 공통 전극(CE1)에 연결된다. 제2 소스 전극(SE2)은 구동 전압 배선들(DVL)에 연결된다. 제2 드레인 전극(DE2)은 제3 콘택홀(CH3)에 의해 제1 전극(EL1)과 연결된다.
제1 전극(EL1)은 구동 박막 트랜지스터(TFT2)의 제2 드레인 전극(DE2)과 연결된다. 제2 전극(EL2)에는 공통 전압이 인가되며, 발광층(EML)은 구동 박막 트랜지스터(TFT2)의 출력 신호에 따라 광을 출사함으로써 영상을 표시한다. 제1 전극(EL1) 및 제2 전극(EL2)에 대해서는 보다 구체적으로 후술한다.
커패시터(Cst)는 구동 박막 트랜지스터(TFT2)의 제2 게이트 전극(GE2)과 제2 소스 전극(SE2) 사이에 연결되며, 구동 박막 트랜지스터(TFT2)의 제2 게이트 전극(GE2)에 입력되는 데이터 신호를 충전하고 유지한다. 커패시터(Cst)는 제1 드레인 전극(DE1)과 제6 콘택홀(CH6)에 의해 연결되는 제1 공통 전극(CE1) 및 구동 전압 배선들(DVL)과 연결되는 제2 공통 전극(CE2)을 포함할 수 있다.
한편, 도 3 내지 도 5를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(DD)에 포함되는 표시 패널(DP)은 베이스 기판(SUB), 베이스 기판(SUB) 상에 제공된 박막 트렌지스터(TFT1, TFT2) 및 박막 트렌지스터(TFT1, TFT2)와 연결되는 유기 전계 발광 소자(OEL)를 포함할 수 있다.
베이스 기판(SUB)은 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함하는 것일 수 있다. 플라스틱 기판은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 베이스 기판(SUB)은 플렉서블한 기판일 수 있다. 또는 베이스 기판(SUB)은 리지드한 기판일 수 있다. 베이스 기판(SUB)은 당 기술분야에서 통상적으로 사용하는 것이라면 특별히 한정하지 않으며, 베이스 기판(SUB)은 기계적 강도, 열적 안정성, 투명성, 표면 평활성, 취급 용이성, 방수성 등을 고려하여 선택될 수 있다. 베이스 기판(SUB)은 투명한 것일 수 있다.
베이스 기판(SUB) 상에는 기판 버퍼층(미도시)이 제공될 수 있다. 기판 버퍼층(미도시)은 스위칭 박막 트랜지스터(TFT1) 및 구동 박막 트랜지스터(TFT2)에 불순물이 확산되는 것을 방지한다. 기판 버퍼층(미도시)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등으로 형성될 수 있으며, 베이스 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
베이스 기판(SUB) 상에는 제1 반도체 패턴(SM1)과 제2 반도체 패턴(SM2)이 제공된다. 제1 반도체 패턴(SM1)과 제2 반도체 패턴(SM2)은 반도체 소재로 형성되며, 각각 스위칭 박막 트랜지스터(TFT1)와 구동 박막 트랜지스터(TFT2)의 활성층으로 동작한다. 제1 반도체 패턴(SM1)과 제2 반도체 패턴(SM2)은 각각 소스부(SA), 드레인부(DA) 및 소스부(SA)과 드레인부(DA) 사이에 제공된 채널부(CA)을 포함한다. 제1 반도체 패턴(SM1)과 제2 반도체 패턴(SM2)은 각각 무기 반도체 또는 유기 반도체로부터 선택되어 형성될 수 있다. 소스부(SA) 및 드레인부(DA)은 n형 불순물 또는 p형 불순물이 도핑될 수 있다.
제1 반도체 패턴(SM1) 및 제2 반도체 패턴(SM2) 상에는 게이트 절연층(GI)이 제공된다. 게이트 절연층(GI)은 제1 반도체 패턴(SM1) 및 제2 반도체 패턴(SM2)을 커버한다. 게이트 절연층(GI)은 무기 절연물로 이루어질 수 있다.
게이트 절연층(GI) 상에는 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)이 제공된다. 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)은 각각 제1 반도체 패턴(SM1)과 제2 반도체 패턴(SM2)의 드레인부(DA)에 대응되는 영역을 커버하도록 형성된다.
제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2) 상에는 기판 절연층(IL)이 제공된다. 기판 절연층(IL)은 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)을 커버한다. 기판 절연층(IL)은 무기 절연물 또는 무기 절연물로 이루어질 수 있다.
기판 절연층(IL) 상에는 제1 소스 전극(SE1)과 제1 드레인 전극(DE1), 제2 소스 전극(SE2)과 제2 드레인 전극(DE2)이 제공된다. 제2 드레인 전극(DE2)은 게이트 절연층(GI) 및 기판 절연층(IL)에 형성된 제1 콘택홀(CH1)에 의해 제2 반도체 패턴(SM2)의 드레인부(DA)과 접촉하고, 제2 소스 전극(SE2)은 게이트 절연층(GI) 및 기판 절연층(IL)에 형성된 제2 콘택홀(CH2)에 의해 제2 반도체 패턴(SM2)의 소스부(SA)과 접촉한다. 제1 소스 전극(SE1)은 게이트 절연층(GI) 및 기판 절연층(IL)에 형성된 제4 콘택홀(CH4)에 의해 제1 반도체 패턴(SM1)의 소스부(미도시)과 접촉하고, 제1 드레인 전극(DE1)은 게이트 절연층(GI) 및 기판 절연층(IL)에 형성된 제5 콘택홀(CH5)에 의해 제1 반도체 패턴(SM1)의 드레인부(미도시)과 접촉한다.
제1 소스 전극(SE1)과 제1 드레인 전극(DE1), 제2 소스 전극(SE2)과 제2 드레인 전극(DE2) 상에는 패시베이션층(PL)이 제공된다. 패시베이션층(PL)은 스위칭 박막 트랜지스터(TFT1) 및 구동 박막 트랜지스터(TFT2)를 보호하는 보호막의 역할을 할 수도 있고, 그 상면을 평탄화시키는 평탄화막의 역할을 할 수도 있다.
패시베이션층(PL) 상에는 제1 전극(EL1)이 제공되며, 제1 전극(EL1)은 패시베이션층(PL)에 형성되는 제3 콘택홀(CH3)을 통해 구동 박막 트랜지스터(TFT2)의 제2 드레인 전극(DE2)에 연결된다.
패시베이션층(PL) 상에는 화소들(PX) 각각에 대응하도록 발광층(EML)을 구획하는 화소 정의막(PDL)이 제공된다. 화소 정의막(PDL)은 제1 전극(EL1)의 상면을 노출하며, 베이스 기판(SUB)으로부터 돌출된다. 화소 정의막(PDL)은 이에 한정하는 것은 아니나, 금속-불소 이온 화합물을 포함할 수 있다. 예를 들어, 화소 정의막(PDL)은 LiF, BaF2, 및 CsF 중 어느 하나의 금속-불소 이온 화합물로 구성될 수 있다. 금속-불소 이온 화합물은 소정의 두께를 가질 경우, 절연 특성을 갖는다. 화소 정의막(PDL)의 두께는 예를 들어, 10 nm 내지 100 nm일 수 있다.
화소 정의막(PDL)에 의해 둘러싸인 영역에는 유기 전계 발광 소자(OEL)가 제공된다. 유기 전계 발광 소자(OEL)는 순차적으로 적층된 제1 전극(EL1), 유기층(OL) 및 제2 전극(EL2)을 포함한다. 유기층(OL)은 정공 수송 영역(HTR), 발광층(EML) 및 전자 수송 영역(ETR)을 포함할 수 있다.
제1 전극(EL1)은 도전성을 갖는다. 제1 전극(EL1)은 화소 전극 또는 양극일 수 있다. 제1 전극(EL1)은 투과형 전극, 반투과형 전극 또는 반사형 전극일 수 있다. 제1 전극(EL1)이 투과형 전극인 경우, 제1 전극(EL1)은 투명 금속 산화물, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등으로 이루어질 수 있다. 제1 전극(EL1)이 반투과형 전극 또는 반사형 전극인 경우, 제1 전극(EL1)은 Al, Cu, Ti, Mo, Ag, Mg, Pt, Pd, Au, Ni, Nd, Ir 및 Cr 중 적어도 하나를 포함할 수 있다.
제1 전극(EL1) 상에는 유기층(OL)이 제공된다. 유기층(OL)은 발광층(EML)을 포함한다. 유기층(OL)은 정공 수송 영역(HTR) 및 전자 수송 영역(ETR)을 더 포함할 수 있다.
정공 수송 영역(HTR)은 제1 전극(EL1) 상에 제공된다. 정공 수송 영역(HTR)은, 정공 주입층, 정공 수송층, 버퍼층 및 전자 저지층 중 적어도 하나를 포함할 수 있다. 정공 수송 영역(HTR)은 단일 물질로 이루어진 단일층, 복수의 서로 다른 물질로 이루어진 단일층 또는 복수의 서로 다른 물질로 이루어진 복수의 층을 갖는 다층 구조를 가질 수 있다.
예를 들어, 정공 수송 영역(HTR)은, 복수의 서로 다른 물질로 이루어진 단일층들의 구조를 갖거나, 제1 전극(EL1)으로부터 차례로 적층된 정공 주입층/정공 수송층, 정공 주입층/정공 수송층/버퍼층, 정공 주입층/버퍼층, 정공 수송층/버퍼층 또는 정공 주입층/정공 수송층/전자 저지층들의 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
정공 수송 영역(HTR)이 정공 주입층을 포함할 경우, 정공 수송 영역(HTR)은 구리프탈로시아닌(copper phthalocyanine) 등의 프탈로시아닌(phthalocyanine) 화합물; DNTPD (N,N'-diphenyl-N,N'-bis-[4-(phenyl-m-tolyl-amino)-phenyl]-biphenyl-4,4'-diamine), m-MTDATA(4,4',4"-tris(3-methylphenylphenylamino) triphenylamine), TDATA(4,4'4"-Tris(N,N-diphenylamino)triphenylamine), 2TNATA(4,4',4"-tris{N,-(2-naphthyl)-N-phenylamino}-triphenylamine), PEDOT/PSS(Poly(3,4-ethylenedioxythiophene)/Poly(4-styrenesulfonate), PANI/DBSA(Polyaniline/Dodecylbenzenesulfonic acid), PANI/CSA(Polyaniline/Camphor sulfonicacid), PANI/PSS((Polyaniline)/Poly(4-styrenesulfonate) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
정공 수송 영역(HTR)이 정공 수송층을 포함할 경우, 정공 수송 영역(HTR)은 N-페닐카바졸, 폴리비닐카바졸 등의 카바졸계 유도체, 플루오렌(fluorene)계 유도체, TPD(N,N'-bis(3-methylphenyl)-N,N'-diphenyl-[1,1-biphenyl]-4,4'-diamine), TCTA(4,4',4"-tris(N-carbazolyl)triphenylamine) 등과 같은 트리페닐아민계 유도체, NPB(N,N'-di(1-naphthyl)-N,N'-diphenylbenzidine), TAPC(4,4'-Cyclohexylidene bis[N,N-bis(4-methylphenyl)benzenamine]) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
발광층(EML)은 정공 수송 영역(HTR) 상에 제공된다. 발광층(EML)은 단일 물질로 이루어진 단일층, 복수의 서로 다른 물질로 이루어진 단일층 또는 복수의 서로 다른 물질로 이루어진 복수의 층을 갖는 다층 구조를 가질 수 있다.
발광층(EML)은 통상적으로 사용하는 물질이라면 특별히 한정되지 않으나, 예를 들어, 적색, 녹색 및 청색을 발광하는 물질로 이루어질 수 있으며, 형광 물질 또는 인광물질을 포함할 수 있다. 또한, 발광층(EML)은 호스트 및 도펀트를 포함할 수 있다.
호스트는 통상적으로 사용하는 물질이라면 특별히 한정하지 않으나, 예를 들어, Alq3(tris(8-hydroxyquinolino)aluminum), CBP(4,4'-bis(N-carbazolyl)-1,1'-biphenyl), PVK(poly(n-vinylcabazole), ADN(9,10-di(naphthalene-2-yl)anthracene), TCTA(4,4',4''-Tris(carbazol-9-yl)-triphenylamine), TPBi(1,3,5-tri(1-phenyl-1H- benzo[d]imidazole-2-yp)benzen), TBADN(3-tert-butyl-9,10-di(naphth-2-yl)anthracene), DSA(distyrylarylene), CDBP(4,4'-bis(9-carbazolyl)-2,2′'-dimethyl-biphenyl), MADN(2-Methyl-9,10-bis(naphthalen-2-yl)anthracene) 등을 사용될 수 있다.
발광층(EML)이 적색을 발광할 때, 발광층(EML)은 예를 들어, PBD:Eu(DBM)3(Phen)(tris(dibenzoylmethanato)phenanthoroline europium) 또는 퍼릴렌(Perylene)을 포함하는 형광 물질을 포함할 수 있다. 발광층(EML)이 적색을 발광할 때, 발광층(EML)에 포함되는 도펀트는 예를 들어, PIQIr(acac)(bis(1-phenylisoquinoline)acetylacetonate iridium), PQIr(acac)(bis(1-phenylquinoline)acetylacetonate iridium), PQIr(tris(1-phenylquinoline)iridium) 및 PtOEP(octaethylporphyrin platinum)과 같은 금속 착화합물(metal complex) 또는 유기 금속 착체(organometallic complex)에서 선택할 수 있다.
발광층(EML)이 녹색을 발광할 때, 발광층(EML)은 예를 들어, Alq3(tris(8-hydroxyquinolino)aluminum)을 포함하는 형광 물질을 포함할 수 있다. 발광층(EML)이 녹색을 발광할 때, 발광층(EML)에 포함되는 도펀트는 예를 들어, Ir(ppy)3(fac-tris(2-phenylpyridine)iridium)와 같은 금속 착화합물(metal complex) 또는 유기 금속 착체(organometallic complex)에서 선택할 수 있다.
발광층(EML)이 청색을 발광할 때, 발광층(EML)은 예를 들어, 스피로-DPVBi(spiro-DPVBi), 스피로-6P(spiro-6P), DSB(distyryl-benzene), DSA(distyryl-arylene), PFO(Polyfluorene)계 고분자 및 PPV(poly(p-phenylene vinylene)계 고분자로 이루어진 군에서 선택된 어느 하나를 포함하는 형광 물질을 포함할 수 있다. 발광층(EML)이 청색을 발광할 때, 발광층(EML)에 포함되는 도펀트는 예를 들어, (4,6-F2ppy)2Irpic와 같은 금속 착화합물(metal complex) 또는 유기 금속 착체(organometallic complex)에서 선택할 수 있다. 발광층(EML)에 대해서는 보다 구체적으로 후술하도록 한다.
전자 수송 영역(ETR)은 발광층(EML) 상에 제공된다. 전자 수송 영역은, 정공 저지층, 전자 수송층 및 전자 주입층 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
전자 수송 영역이 전자 수송층을 포함할 경우, 전자 수송 영역은 Alq3(Tris(8-hydroxyquinolinato)aluminum), TPBi(1,3,5-Tri(1-phenyl-1H-benzo[d]imidazol-2-yl)phenyl), BCP(2,9-Dimethyl-4,7-diphenyl-1,10-phenanthroline), Bphen(4,7-Diphenyl-1,10-phenanthroline), TAZ(3-(4-Biphenylyl)-4-phenyl-5-tert-butylphenyl-1,2,4-triazole), NTAZ(4-(Naphthalen-1-yl)-3,5-diphenyl-4H-1,2,4-triazole), tBu-PBD(2-(4-Biphenylyl)-5-(4-tert-butylphenyl)-1,3,4-oxadiazole), BAlq(Bis(2-methyl-8-quinolinolato-N1,O8)-(1,1'-Biphenyl-4-olato)aluminum), Bebq2(berylliumbis(benzoquinolin-10-olate), ADN(9,10-di(naphthalene-2-yl)anthracene) 및 이들의 혼합물을 포함할 수 있으나, 이에 한정되는 것은 아니다.
전자 수송 영역이 전자 주입층을 포함할 경우, 전자 수송 영역은 LiF, LiQ (Lithium quinolate), Li2O, BaO, NaCl, CsF, Yb와 같은 란타넘족 금속, 또는 RbCl, RbI와 같은 할로겐화 금속 등이 사용될 수 있으나 이에 한정되는 것은 아니다. 전자 주입층은 또한 전자 수송 물질과 절연성의 유기 금속염(organo metal salt)이 혼합된 물질로 이루어질 수 있다. 유기 금속염은 에너지 밴드 갭(energy band gap)이 대략 4eV 이상의 물질이 될 수 있다. 구체적으로 예를 들어, 유기 금속염은 금속 아세테이트(metal acetate), 금속 벤조에이트(metal benzoate), 금속 아세토아세테이트(metal acetoacetate), 금속 아세틸아세토네이트(metal acetylacetonate) 또는 금속 스테아레이트(stearate)를 포함할 수 있다. 전자 주입층들의 두께는 약 1Å 내지 약 100Å, 약 3Å 내지 약 90Å일 수 있다. 전자 주입층들의 두께가 전술한 바와 같은 범위를 만족할 경우, 실질적인 구동 전압 상승 없이 만족스러운 정도의 전자 주입 특성을 얻을 수 있다.
제2 전극(EL2)은 전자 수송 영역(ETR) 상에 제공된다. 제2 전극(EL2)은 공통 전극 또는 음극일 수 있다. 제2 전극(EL2)는 투과형 전극, 반투과형 전극 또는 반사형 전극일 수 있다. 제2 전극(EL2)가 투과형 전극인 경우, 제2 전극(EL2)는 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, BaF, Ba, Ag 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물)을 포함할 수 있다.
제2 전극(EL2)이 반투과형 전극 또는 반사형 전극인 경우, 제2 전극(EL2)는 Ag, Mg, Cu, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, LiF/Ca, LiF/Al, Mo, Ti 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물)을 포함할 수 있다. 제2 전극(EL2)는 Ag, Mg, Cu, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, LiF/Ca, LiF/Al, Mo, Ti 또는 이들의 화합물이나 혼합물로 형성된 반사막이나 반투과막 및 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등으로 형성된 투명 도전막을 포함하는 복수의 층 구조일 수 있다.
제2 전극(EL2)은 보조 전극과 연결될 수 있다. 보조 전극은 발광층(EML)을 향하도록 Ag, Mg, Cu, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, LiF/Ca, LiF/Al, Mo, Ti 또는 이들의 화합물이나 혼합물을 증착하여 형성된 막, 및 상기 막 상에 투명 금속 산화물, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), Mo, Ti 등을 포함할 수 있다.
유기 전계 발광 소자(OEL)가 전면 발광형일 경우, 제1 전극(EL1)는 반사형 전극이고, 제2 전극(EL2)는 투과형 전극 또는 반투과형 전극일 수 있다. 유기 전계 발광 소자(OEL)가 배면 발광형일 경우, 제1 전극(EL1)는 투과형 전극 또는 반투과형 전극이고, 제2 전극(EL2)는 반사형 전극일 수 있다.
유기 전계 발광 소자(OEL)에서, 제1 전극(EL1)와 제2 전극(EL2)에 각각 전압이 인가됨에 따라 제1 전극(EL1)으로부터 주입된 정공(hole)은 정공 수송 영역(HTR)을 거쳐 발광층(EML)으로 이동되고, 제2 전극(EL2)으로부터 주입된 전자가 전자 수송 영역(ETR)을 거쳐 발광층(EML)으로 이동된다. 전자와 정공은 발광층(EML)에서 재결합하여 여기자(exciton)을 생성하며, 여기자가 여기 상태에서 바닥 상태로 떨어지면서 발광하게 된다.
한편, 도 2에 도시된 일 실시예의 표시 장치(DD)에서 표시 패널(DP)은 회로층(CL)을 포함하며, 회로층(CL)은 도 4 a 내지 도 7에서 상술한 도전 패턴층(CP)을 포함하는 것일 수 있다. 즉, 일 실시예의 표시 장치에서 회로층(CL)은 돌출부들(EP) 및 홀들(HP)을 포함하는 도전 패턴층(CP)을 포함하도록 제공되어 표시 장치(DD)의 유연성을 개선할 수 있다.
또한, 도 8 내지 도 10에 대한 설명에서, 게이트 배선들(GL), 데이터 배선들(DL), 구동 전압 배선들(DVL), 스위칭 박막 트랜지스터(TFT1), 구동 박막 트랜지스터(TFT2), 커패시터(Cst), 제1 반도체 패턴(SM1), 제2 반도체 패턴(SM2), 제1 전극(EL1) 및 제2 전극(EL2)은 도 2의 일 실시예의 표시 장치의 단면도에서 회로층(CL)에 해당하는 것일 수 있다.
도 8 내지 도 10에서 게이트 배선들(GL), 데이터 배선들(DL), 구동 전압 배선들(DVL), 스위칭 박막 트랜지스터(TFT1), 구동 박막 트랜지스터(TFT2), 커패시터(Cst), 제1 반도체 패턴(SM1), 제2 반도체 패턴(SM2), 제1 전극(EL1) 및 제2 전극(EL2) 중 적어도 하나는 도 4 a 내지 도 7에서 상술한 도전 패턴층(CP)을 포함하는 것일 수 있다. 이때, 구동 박막 트랜지스터(TFT2)는 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함할 수 있다. 커패시터(Cst)는 제1 공통 전극(CE1) 및 제2 공통 전극(CE2)을 포함할 수 있다.
또한, 도 11a 내지 도 11b는 일 실시예의 표시 장치(DD-1)의 사시도를 나타낸 것이다. 도 11a 내지 도 11b의 일 실시예의 표시 장치(DD-1)에 대한 설명에 대하여서는 상술한 도 1 내지 도 10에서 설명한 내용과 중복되는 내용은 다시 설명하지 않으며, 차이점을 위주로 설명한다.
일 실시예의 표시 장치(DD-1)는 플렉서블(flexible) 표시 장치일 수 있다. 도 11a 내지 도 11b에서는 플렉서블 표시 장치의 일 예시로서 폴더블(foldable) 표시 장치를 도시하고 있으나 플렉서블 표시 장치의 예시가 이에 한정되는 것은 아니다. 예를 들어, 표시 장치(DD-1)는 롤러블(rollable) 표시 장치이거나 또는 표시 장치의 일부분이 벤딩(bending)된 표시 장치일 수 있다. 본 명세서에 있어서, "벤딩"이란 외력에 의해 표시 패널(DP), 센서 유닛(TSU) 등이 특정 형태로 휜 것을 의미하는 것일 수 있다.
도 11a 내지 도 11b를 참조하면, 일 실시예의 표시 장치(DD-1)는 벤딩축(BX)을 기준으로 벤딩되는 폴더블 표시 장치일 수 있다. 일 실시예의 표시 장치(DD-1)에서 표시 패널(DP)은 표시 벤딩부(DP-BA) 및 표시 비벤딩부(DP-NBA)를 포함하고, 센서 유닛(TSU)은 터치 벤딩부(TSU-BA) 및 터치 비벤딩부(TSU-NBA)를 포함할 수 있다. 표시 비벤딩부(DP-NBA)는 표시 벤딩부(DP-BA)에 연결된다. 터치 비벤딩부(TSU-NBA)는 터치 벤딩부(TSU-BA)에 연결된다. 도 11a 내지 도 11b에서 표시 비벤딩부(DP-NBA)는 표시 벤딩부(DP-BA)를 사이에 두고 양측에 배치되고, 터치 비벤딩부(TSU-NBA)는 터치 벤딩부(TSU-BA)를 사이에 두고 양측에 배치되는 것으로 도시되었다. 하지만, 실시예가 이에 한정되는 것은 아니며, 표시 비벤딩부(DP-NBA) 및 터치 비벤딩부(TSU-NBA)는 각각 표시 벤딩부(DP-BA) 및 터치 벤딩부(TSU-BA)의 일측에만 배치되는 것일 수 있다.
일 실시예의 표시 장치(DD-1)는 제1 모드에서 벤딩축(BX)을 기준으로 어느 한 방향으로 벤딩되고, 제2 모드에서 벤딩이 펼쳐지는 것일 수 있다. 제1 모드 및 제2 모드에서 표시 비벤딩부(DP-NBA) 및 터치 비벤딩부(TSU-NBA)는 벤딩되지 않는 부분일 수 있다. 또한, 표시 벤딩부(DP-BA) 및 터치 벤딩부(TSU-BA)는 제1 모드에서 벤딩되고 제2 모드에서 벤딩이 펼쳐지는 부분일 수 있다.
도 11a는 펼쳐진 상태의 표시 장치(DD-1)를 나타낸 것이며, 도 11b는 폴딩된 상태의 표시 장치(DD-1)를 나타낸 것이다. 즉, 도 11b는 제1 모드의 표시 장치(DD-1)이고, 도 11a는 제2 모드의 표시 장치(DD-1)를 나타낸 것일 수 있다. 도 11b를 참조하면, 표시 장치(DD-1)의 표시 패널(DP) 및 센서 유닛(TSU)은 제2 방향(DR2)으로 연장된 벤딩축(BX)을 기준으로 벤딩되는 것일 수 있다.
도 11b에서는 표시 장치(DD-1)가 벤딩축(BX)을 기준으로 벤딩되었을 때, 벤딩되어 서로 마주보는 센서 유닛(TSU) 사이의 거리와 벤딩되어 서로 마주보는 표시 패널(DP) 사이의 거리 각각이 일정한 것을 예를 들어 도시하였으나, 실시예가 이에 한정하는 것은 아니고 벤딩되어 서로 마주보는 센서 유닛(TSU) 사이의 거리와 벤딩되어 서로 마주보는 표시 패널(DP) 사이의 거리 각각은 일정하지 않을 수도 있다.
또한, 도 11b에서는 표시 장치(DD-1)가 벤딩축(BX)을 기준으로 벤딩되었을 때, 벤딩되어 서로 마주보는 센서 유닛(TSU)의 터치 비벤딩부(TSU-NBA) 사이의 간격이 서로 마주보는 표시 패널(DP)의 표시 비벤딩부(DP-NBA) 사이의 간격보다 큰 경우를 도시하고 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 일 실시예의 표시 장치(DD-1)는 표시 패널(DP)이 외부에 노출되도록, 즉 벤딩되어 서로 마주보는 서로 마주보는 표시 비벤딩부(DP-NBA) 사이의 간격이 터치 비벤딩부(TSU-NBA) 사이의 간격이 보다 크게 되도록 벤딩되는 것일 수 있다.
도 11b에서 표시 벤딩부(DP-BA)의 일면은 제1 곡률 반경(R1)을 갖는 것일 수 있다. 제1 곡률 반경(R1)은 예를 들어, 약 1 mm(밀리미터) 내지 약 10 mm(밀리미터)일 수 있다.
도 11a 내지 도 11b에 도시된 일 실시예의 표시 장치(DD-1)는 상술한 도 3에서 설명한 센서 유닛(TSU)을 포함하는 것일 수 있다. 도 11a 내지 도 11b에 도시된 일 실시예의 표시 장치에서 센서 유닛(TSU)은 도 4a 내지 도 7에 대한 설명에서 상술한 도전 패턴층(CP)을 포함하는 감지 전극(TE) 및 연결 배선(TL)을 포함하는 것일 수 있다.
일 실시예에서 센서 유닛(TSU)의 감지 전극(TE) 및 연결 배선(TL) 중 적어도 하나는 베이스부(BP), 돌출부들(EP) 및 홀들(HP)을 포함하는 도전 패턴층(CP)을 포함하는 것일 수 있다. 한편, 감지 전극(TE) 및 연결 배선(TL) 중 적어도 하나는 도전 패턴층(CP)의 상부면 및 하부면 중 적어도 하나의 면에 제공된 투명 도전층(OE1, OE2)을 더 포함하는 것일 수 있다. 또한, 도 11a 내지 도 11b에 도시된 일 실시예에서 도전 패턴층(CP)은 터치 벤딩부(TSU-BA)에 배치되는 것일 수 있다.
도 11a 내지 도 11b에 도시된 일 실시예의 표시 장치(DD-1)에서 도전 패턴층(CP)은베이스부(BP), 베이스부(BP)에서 돌출된 돌출부들(EP) 및 베이스부(BP)를 기준으로 함몰된 홀들(HP)을 포함하여 도전 패턴층(CP)을 포함하는 감지 전극(TE) 또는 연결 배선(TL)의 유연성을 증가시킬 수 있다.
즉, 도 11b에서와 같이 벤딩된 상태에서도 표시 장치(DD-1)의 도전 패턴층(CP)이 유연성을 가지므로 감지 전극(TE) 또는 연결 배선(TL)에서의 크랙(Crack)을 방지할 수 있다. 또한, 벤딩된 상태와 펼쳐진 상태가 반복되는 경우에도 유연성을 갖는 도전 패턴층(CP)으로 인하여 감지 전극(TE) 또는 연결 배선(TL)의 전기적 특성이 저하되지 않는다.
이하 도 12 내지 도 13에서는 일 실시예의 표시 장치의 유연성을 평가하기 위한 평가결과를 나타내었다. 도 12 내지 도 13의 평가 결과는 일 실시예의 표시 장치에 포함되는 도전 패턴층의 유연성을 주로 평가한 것이다.
도 12 및 도 13은 도전 패턴층의 유연성을 실험한 결과를 나타낸 그래프로 폴딩(folding) 횟수에 따른 저항값의 변화 비율을 나타낸 것이다. 도 12 및 도 13의 그래프에서 X축은 폴딩 횟수를 나타낸 것이고, Y축은 저항값의 변화비율을 나타낸 것이다. Y축 값에서, Ro는 초기의 저항값이고, R은 폴딩 테스트 후의 저항값을 나타낸 것이다. 도 12 및 도 13에서는 도전 패턴층을 Ag 및 In의 합금물질을 이용하여 형성하였다. 이때. In의 함량은 Ag를 기준으로 할 때, 0.4wt%로 하였다.
도 12은 도전 패턴층의 유연성을 실험한 것으로, 도 12에서 실시예 1은 폴리이미드(polyimide) 기판 상에 도전 패턴층을 형성하여 폴딩 테스트를 한 것이다. 또한, 비교예 1은 폴리이미드 기판 상에 Ag/In 합금 물질을 하나의 층으로 증착하여 폴딩 테스트를 한 것이다. 표 1은 비교예 1 및 실시예 1의 시료의 준비 조건 및 저항값의 변화 비율에 대한 결과를 정리한 표이다. 표 1에서 실시예 1의 도전 패턴층의 두께는 도전 패턴층의 베이스부의 평균 두께를 나타낸 것이다. 초기 저항값은 폴딩 테스트 시작 전의 저항값을 나타낸 것이다.
도전 패턴층 두께(Å) 초기 저항값 (Ω/㎠) 폴딩 횟수에 따른 저항값의 변화 비율 (R-R0)/R0 (%)
50,000 100,000 150,000 200,000
실시예 1 150 5.29 3.59 5.67 2.65 2.46
비교예 1 150 4.79 8.59 18.23 15.10 12.76
표 1 및 도 12의 그래프를 참조하면, 실시예 1의 경우 폴딩 횟수가 증가되더라도 저항값의 증가 비율이 10% 미만으로 유지되었다. 이와 비교하여 비교예 1의 경우 폴딩 횟수가 50,000회 이하일 때 까지만 저항값의 증가 비율이 10% 미만으로 유지되었다. 즉, 상술한 나노 구조의 도전 패턴층을 포함하도록 형성된 전극 또는 연결 배선의 경우 폴딩 횟수가 증가되더라도 저항값의 증가가 커지지 않으며, 이에 따라 폴딩 테스트에서와 같이 도전 패턴층에 인장력이 가해지는 경우에도 전극 또는 연결 배선의 전기적 특성이 유지되는 것을 알 수 있다.
도 13에서 실시예 2-1 내지 실시예 2-3은 도전 패턴층의 유연성을 실험하기 위한 실시예들로, 도전 패턴층을 사이에 두고 양측에 투명 도전층이 각각 배치된 경우의 실시예들이다. 실시예들은 폴리 이미드를 베이스 기판으로 하여, 폴리 이미드 기판 상에 도전 패턴층을 포함하며, 도전 패턴층을 사이에 두고 양측에 모두 투명 도전층이 배치된 경우이다. 이때, 도전 패턴층은 Ag/In의 합금층이고, 투명 도전층은 ITO층이다. 도전 패턴층을 사이에 두고 상부면 및 하부면에 각각 배치된 투명 도전층들의 두께는 각각 70Å로 하였다. 또한, 투명 도전층들과 도전 패턴층은 폴리 이미드 기판 상에 순차적으로 형성하였다. 표 2에서 실시예 2-1 내지 실시예 2-3의 도전 패턴층의 두께는 도전 패턴층의 베이스부의 평균 두께를 나타낸 것이다. 초기 저항값은 폴딩 테스트 시작 전의 저항값을 나타낸 것이다.
도전 패턴층 두께(Å) 초기 저항값 (Ω/㎠) 폴딩 횟수에 따른 저항값의 변화 비율 (R-R0)/R0 (%)
50,000 100,000 150,000 200,000
실시예 2-1 100 23.4 0.18 2.43 4.49 6.01
실시예 2-2 150 8.81 0.48 2.88 4.63 7.03
실시예 2-3 200 3.99 0.85 1.41 5.07 5.92
비교예 2 150 4.46 0 6.06 31.30 85.10
표 2 및 도 13의 그래프에 도시된 결과를 참조하면, 도전 패턴층의 상부면 및 하부면에 각각 투명 도전층을 포함하는 경우에 있어서도 실시예 2-1 내지 실시예 2-3의 유연성이 비교예 2에 비하여 우수한 것을 확인할 수 있다. 실시예 2-1 내지 실시예 2-3의 경우 폴딩 횟수가 증가되더라도 저항값의 증가 비율이 10% 미만으로 유지되었다. 이와 비교하여 비교예 2의 경우 폴딩 횟수가 100,000회 이하일 때 까지만 저항값의 증가 비율이 10% 미만으로 유지되었다. 즉, 상술한 나노 구조의 도전 패턴층을 포함하며, 투명 도전층을 추가로 포함하도록 형성된 전극 또는 연결 배선의 경우 폴딩 횟수가 증가되더라도 저항값의 증가가 커지지 않으며, 이에 따라 폴딩 테스트에서와 같이 도전 패턴층 및 투명 도전층에 인장력이 가해지는 경우에도 전극 또는 연결 배선의 전기적 특성이 유지되는 것을 알 수 있다.
도 14a 내지 도 14c는 도전 패턴층의 구조에 따라 도전 패턴층이 받는 인장 스트레스를 시뮬레이션하여 CAE(Computer Aided Engineering) 해석한 것을 나타낸 도면이다.
도 14a는 기판(BS) 상에 Ag로 하나의 도전 패턴층(CP')을 형성한 경우에서의 스트레스 값의 분포를 나타낸 것이다. 도 14b는 기판(BS) 상에 배치된 도전 패턴층(CP")이 베이스부(BP")와 베이스부(BP") 상에 배치된 돌출부들(EP")만 포함하는 경우에서의 스트레스 값의 분포를 나타내었다. 도 14c는 일 실시예의 표시 장치에 포함되는 도전 패턴층(CP)과 같이 베이스부(BP), 베이스부(BP) 상에 배치된 돌출부들(EP) 및 베이스부(BP)에서 함몰된 홀들(HP)을 포함하는 도전 패턴층(CP)이 기판(BS) 상에 형성된 경우에서의 스트레스 값의 분포를 나타내었다.
도 14a 내지 도 14c에서 도전 패턴층(CP)이 형성된 기판(BS)은 플라스틱 기판으로 시뮬레이션에서는 폴리이미드 기판인 경우로 조건을 제한하였다. 또한, 폴리이미드 기판의 두께는 10㎛로 하였다.
도 14a에서 도전 패턴층(CP')은 150Å의 두께를 갖는 경우이다. 도 14b에서 도전 패턴층(CP")은 베이스부(BP")의 두께(t1)는 100Å, 베이스부(BP")를 기준으로 한 돌출부들(EP")의 최대 높이(t2)가 1600 Å이고, 돌출부들(EP")의 최대 폭(W1)이 5000Å 경우이다.
도 14c에서 도전 패턴층(CP)은 베이스부(BP)의 두깨(t1)는 100Å, 베이스부(BP)를 기준으로 한 돌출부들(EP)의 최대 높이(t2)가 1600 Å이고, 돌출부들(EP)의 최대 폭(w1)이 5000Å 이며, 홀들(HP)의 최대 폭(W2)이 2500Å인 경우이다.
도 14a 내지 도 14c는 도전 패턴층(CP)에 인장력이 작용되도록 폴딩되는 경우, 즉 도전 패턴층(CP)이 외부로 노출되도록 폴딩되는 경우, 예를 들어 도 10b에서와 같이 폴딩되는 경우에 있어서의 스트레스 값의 분포를 나타낸 것이다.
도 14a의 경우에는 하나의 층을 형성하는 도전 패턴층(CP') 내에서 균일하게 최대 스트레스 값을 갖는 부분(SV')이 나타났다. 즉, 도전 패턴층(CP')이 별도의 나노 구조를 갖지 않고 하나의 층을 이루어 형성된 경우에는 도전 패턴층(CP') 전체에 인장 스트레스가 가해지는 것을 알 수 있다. 도 14a에서 최대 스트레스 값을 나타내는 부분(SV')에서의 스트레스 값은 약 11Mpa 정도로 나타났다.
도 14b에 예시된 도전 패턴층(CP")은 돌출부들(EP") 사이의 베이스부(BP") 상에서 최대 스트레스 값을 갖는 부분(SV")이 나타났다. 즉, 도 14b에서와 같이 돌출부들(EP")만을 포함하는 도전 패턴층(CP")의 경우에는 돌출부들(EP") 사이에서 최대 스트레스 값을 나타내므로 돌출부들(EP") 사이에서 서로 크랙이 전파되는 문제가 발생할 수 있다. 다만, 도 14b에서 돌출부들(EP") 내부로 스트레스가 전달되지 않은 것으로부터 돌출부들(EP")은 크랙이 전파되는 것을 막아주는 댐 역할을 하는 것을 알 수 있다.
도 14c에서는 최대 스트레스 값을 나타내는 부분(SV)은 돌출부들(EP) 각각의 엣지 부분에 해당하는 것으로 나타났다. 다만, 도 14b의 경우와 비교하여 최대 스트레스 값을 나타내는 부분(SV)이 돌출부들(EP) 사이에서 확산되지 않았으며, 홀들(HP)의 주변에서 스트레스가 완화되는 경향을 나타내었다. 즉, 도전 패턴층(CP)의 홀들(HP)은 돌출부들(EP) 사이에서 스트레스를 완화시켜 도전 패턴층(CP) 내에서 크랙이 전달되는 것을 막아주는 완충 역할을 할 수 있다.
즉, 도 14a 내지 도 14c의 결과를 참조할 때, 도전 패턴층(CP)은 돌출부들(EP)뿐 아니라 홀들(HP)을 같이 포함함으로써 폴딩시의 스트레스를 완화시킬 수 있다. 도전 패턴층(CP)은 돌출부들(EP) 및 홀들(HP)을 같이 포함하는 나노 구조를 가짐으로써 유연성이 개선될 수 있다.
따라서, 도 14c에서와 같은 나노 구조의 도전 패턴층을 갖는 표시 장치의 경우 표시 장치가 벤딩되는 등의 스트레스가 가해지는 경우에도 돌출부들 및 홀들에서 스트레스가 완화되고 크랙 전달이 차단될 수 있어 스트레스에 대한 표시 장치의 수명 및 품질을 개선할 수 있다.
일 실시예의 표시 장치는 돌출부들과 홀들을 동시에 포함하는 도전 패턴층을 포함하여, 전극 및 연결 배선들의 유연성이 확보될 수 있다. 즉, 표시 장치가 어느 한 방향으로 벤딩, 또는 어느 한 "?향?? 반대 방향으로 벤딩되는 것이 반복적으로 발생하는 경우에도, 도전 패턴층에서의 크랙 또는 단선이 발생하는 빈도를 현저히 낮출 수 있어 표시 장치의 기계적 물성 및 전기적 물성을 개선할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DD, DD-1 : 표시 장치 DP : 표시 패널
TSU : 센서 유닛 CP : 도전 패턴층

Claims (17)

  1. 표시 패널; 및
    상기 표시 패널 상에 배치된 센서 유닛; 을 포함하고,
    상기 센서 유닛은 감지 전극 및 상기 감지 전극에 연결된 연결 배선을 포함하고,
    상기 감지 전극 및 상기 연결 배선 중 적어도 하나는 도전 패턴층을 포함하며,
    상기 도전 패턴층은
    베이스부;
    상기 베이스부 상에 배치되고, 상기 베이스부를 기준으로 돌출되어 랜덤하게 배치된 복수 개의 돌출부들; 및
    상기 베이스부를 기준으로 함몰되어 랜덤하게 배치된 복수 개의 홀들; 을 포함하고,
    상기 도전 패턴층은 Ag 또는 Ag 합금을 포함하고,
    상기 Ag 합금은 금속 M을 포함하고,
    상기 금속 M은 In, Zn, Au, Ni, Co, Cu, Bi, Sb, 및 Al 중 적어도 하나를 포함하고,
    상기 Ag 합금의 중량을 기준으로 Ag의 중량비는 상기 금속 M의 중량비보다 큰 표시 장치.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 Ag 또는 상기 Ag 합금은 (220) 방향 결정면에 대한 (111) 방향 결정면의 X선 회절 강도가 3배 이상인 표시 장치.
  5. 제 1항에 있어서,
    상기 감지 전극 및 상기 연결 배선 중 적어도 하나는 상기 도전 패턴층의 상부면 및 하부면 중 적어도 하나의 면에 배치되는 투명 도전층을 더 포함하는 표시 장치.
  6. 제 5항에 있어서,
    상기 투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide) 및 ITZO(indium tin zinc oxide) 중 적어도 하나를 포함하는 것인 표시 장치.
  7. 제 1항에 있어서,
    상기 베이스부의 두께는 60Å 이상 460 Å 이하인 표시 장치.
  8. 제 1항에 있어서,
    상기 돌출부들은 0.3 개/㎛2 이상 10 개/㎛2 이하의 분포 밀도를 갖는 표시 장치.
  9. 제 1항에 있어서,
    상기 홀들은 5 개/㎛2 이상 100 개/㎛2 이하의 분포 밀도를 갖는 표시 장치.
  10. 제 1항에 있어서,
    상기 돌출부들의 평균 크기는 10nm 이상 1000nm 이하인 표시 장치.
  11. 제 1항에 있어서,
    상기 홀들의 평균 크기는 2nm 이상 3000nm 이하인 표시 장치.
  12. 제 1항에 있어서,
    상기 표시 패널은 베이스 기판; 및
    상기 베이스 기판 상에 배치되고, 복수 개의 전극들 및 복수 개의 배선들을 포함하는 회로층; 을 포함하고,
    상기 전극들 및 상기 배선들 중 적어도 하나는 상기 도전 패턴층을 포함하는 표시 장치.
  13. 제 12항에 있어서,
    상기 회로층은 게이트 배선, 데이터 배선, 구동 전압 배선, 박막 트랜지스터, 반도체 패턴, 및 커패시터를 포함하며,
    상기 게이트 배선, 상기 데이터 배선, 상기 구동 전압 배선, 상기 박막 트랜지스터, 상기 반도체 패턴, 및 상기 커패시터 중 적어도 하나는 상기 도전 패턴층을 포함하는 표시 장치.
  14. 제 1항에 있어서,
    상기 표시 패널은 표시 벤딩부 및 상기 표시 벤딩부에 인접한 표시 비벤딩부를 포함하고,
    상기 센서 유닛은 상기 표시 벤딩부에 대응하여 배치되는 터치 벤딩 부 및 상기 표시 비벤딩부에 대응하여 배치된 터치 비벤딩부를 포함하는 표시 장치.
  15. 제 14항에 있어서,
    상기 도전 패턴층은 상기 터치 벤딩부에 포함되는 것인 표시 장치.
  16. 제 14항에 있어서,
    상기 표시 패널 및 상기 센서 유닛은 제1 모드에서 벤딩축을 기준으로 벤딩되고, 제2 모드에서 펼쳐지는 것인 표시 장치.
  17. 제 16항에 있어서,
    상기 제1 모드는
    벤딩축을 기준으로 어느 한 방향으로 벤딩되는 제1 벤딩 모드; 및
    상기 벤딩축을 기준으로 상기 어느 한 방향과 반대 방향으로 벤딩되는 제2 벤딩 모드; 를 포함하는 표시 장치.
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