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KR102652889B1 - 게이트 구동 회로, 이를 포함하는 표시 장치 및 표시 장치의 구동 방법 - Google Patents

게이트 구동 회로, 이를 포함하는 표시 장치 및 표시 장치의 구동 방법 Download PDF

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KR102652889B1
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삼성디스플레이 주식회사
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Abstract

표시 장치는 복수의 화소, 상기 복수의 화소에 연결된 복수의 스캔 라인에 스캔 신호를 인가하는 게이트 구동부, 및 상기 복수의 화소에 연결된 복수의 데이터 라인에 데이터 전압을 인가하는 데이터 구동부를 포함하고, 상기 게이트 구동부는 복수의 게이트 구동 회로 블록을 포함하고, 상기 복수의 게이트 구동 회로 블록 각각은, 제1 입력 단자를 통해 제1 제어 노드에 인가되는 신호 및 캐리 클록 입력 단자에 입력되는 캐리 클록 신호에 동기하여 다음단의 게이트 구동 회로 블록의 제1 입력 단자로 전달되는 캐리 신호를 출력하고, 상기 제1 제어 노드에 인가되는 신호 및 제1 스캔 클록 입력 단자에 입력되는 스캔 클록 신호에 동기하여 제1 스캔 라인에 스캔 신호를 출력하고, 상기 제1 제어 노드에 인가되는 신호 및 제2 스캔 클록 입력 단자에 입력되는 스캔 클록 신호에 동기하여 제2 스캔 라인에 스캔 신호를 출력하도록 구성된다.

Description

게이트 구동 회로, 이를 포함하는 표시 장치 및 표시 장치의 구동 방법{GATE DRIVING CIRCUIT, DISPLAY DEVICE INCLUDING THE SAME AND DRIVING METHOD THEREOF}
본 발명은 게이트 구동 회로, 이를 포함하는 표시 장치 및 표시 장치의 구동 방법에 관한 것으로, 보다 상세하게는 복수의 게이트 라인을 구동할 수 있는 게이트 구동 회로, 이를 포함하는 표시 장치 및 표시 장치의 구동 방법에 관한 것이다.
표시 장치의 표시 영역에 위치하는 박막 트랜지스터의 제조 공정시에 표시 장치의 주변 영역에 게이트 구동 회로를 동시에 형성하는 ASG(Amorphous Silicon Gate) 기술이 적용되고 있다. 표시 장치의 주변 영역에 복수의 게이트 구동 회로를 형성함에 따라 별도의 게이트 구동용 칩을 사용할 필요가 없어 표시 장치의 제조 원가를 절감할 수 있다.
최근, 표시 장치의 영상이 표시되지 않는 데드 스페이스(dead space)를 줄이기 위한 기술이 개발되고 있다. 표시 장치의 데드 스페이스를 줄이기 위해서는 주변 영역을 줄여야 한다. 복수의 게이트 구동 회로는 하나의 화소행(또는 스캔 라인) 당 하나씩 형성된다. 즉, 복수의 게이트 구동 회로는 화소행의 수(또는 스캔 라인의 수)에 대응하는 많은 수로 마련된다. 많은 수의 게이트 구동 회로는 표시 장치의 주변 영역을 줄이는데 제한이 될 수 있다. 즉, 표시 장치의 데드 스페이스를 줄이는데 제한이 있다.
표시 장치의 데드 스페이스를 줄이기 위해서 복수의 게이트 구동 회로가 차지하는 영역을 줄일 수 있어야 한다. 복수의 게이트 구동 회로가 차지하는 영역을 줄이기 위해서는 게이트 구동 회로에 포함되는 트랜지스터나 커패시터가 차지하는 면적을 줄어야 하는데, 이러한 경우 게이트 구동 회로가 노이즈에 취약해질 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 표시 장치의 데드 스페이스를 줄일 수 있고, 노이즈에 강인한 게이트 구동 회로 및 이를 포함하는 표시 장치를 제공함에 있다.
본 발명의 일 실시예에 따른 표시 장치는 복수의 화소, 상기 복수의 화소에 연결된 복수의 스캔 라인에 스캔 신호를 인가하는 게이트 구동부, 및 상기 복수의 화소에 연결된 복수의 데이터 라인에 데이터 전압을 인가하는 데이터 구동부를 포함하고, 상기 게이트 구동부는 복수의 게이트 구동 회로 블록을 포함하고, 상기 복수의 게이트 구동 회로 블록 각각은, 제1 입력 단자를 통해 제1 제어 노드에 인가되는 신호 및 캐리 클록 입력 단자에 입력되는 캐리 클록 신호에 동기하여 다음단의 게이트 구동 회로 블록의 제1 입력 단자로 전달되는 캐리 신호를 출력하고, 상기 제1 제어 노드에 인가되는 신호 및 제1 스캔 클록 입력 단자에 입력되는 스캔 클록 신호에 동기하여 제1 스캔 라인에 스캔 신호를 출력하고, 상기 제1 제어 노드에 인가되는 신호 및 제2 스캔 클록 입력 단자에 입력되는 스캔 클록 신호에 동기하여 제2 스캔 라인에 스캔 신호를 출력하도록 구성된다.
상기 캐리 클록 신호의 전압 레벨은 상기 제1 스캔 클록 입력 단자에 입력되는 스캔 클록 신호의 전압 레벨 및 상기 제2 스캔 클록 입력 단자에 입력되는 스캔 클록 신호의 전압 레벨과 서로 다를 수 있다.
상기 복수의 게이트 구동 회로 블록 각각은, 상기 제1 입력 단자를 통해 상기 제1 제어 노드에 인가된 신호의 전압을 상기 제1 스캔 클록 입력 단자에 입력되는 스캔 클록 신호를 이용하여 부트스트랩한 후 상기 제2 스캔 클록 입력 단자에 입력되는 스캔 클록 신호를 이용하여 부트스트랩하도록 구성될 수 있다.
상기 복수의 게이트 구동 회로 블록 각각은, 상기 캐리 클록 신호로 상기 제1 제어 노드의 전압을 부트스트랩하지 않고 상기 캐리 클록 신호를 상기 캐리 신호로서 출력하도록 구성될 수 있다.
상기 캐리 클록 신호는 제1 노드의 전압이 부트스트랩되는 시간 동안 온 전압으로 인가될 수 있다.
상기 게이트 구동부는 상기 복수의 화소에 연결된 센싱 라인에 상기 복수의 화소에 흐르는 전류를 측정하기 위한 센싱 신호를 인가하고, 상기 복수의 게이트 구동 회로 블록 각각은, 제1 센싱 클록 입력 단자에 입력되는 센싱 클록 신호에 동기하여 제1 센싱 라인에 센싱 신호를 출력하고, 제2 센싱 클록 입력 단자에 입력되는 센싱 클록 신호에 동기하여 제2 센싱 라인에 센싱 신호를 출력하도록 구성될 수 있다.
상기 복수의 게이트 구동 회로 블록 각각은, 상기 제1 입력 단자를 통해 상기 제1 제어 노드에 인가된 신호의 전압을 상기 제1 센싱 클록 입력 단자에 입력되는 센싱 클록 신호를 이용하여 부트스트랩한 후 상기 제2 센싱 클록 입력 단자에 입력되는 센싱 클록 신호를 이용하여 부트스트랩하도록 구성될 수 있다.
상기 게이트 구동부의 동작에 이용되는 스캔 클록 신호와 센싱 클록 신호의 전체 개수는 상기 복수의 게이트 구동 회로 블록 각각이 출력하는 스캔 신호 및 센싱 신호의 개수와 상기 게이트 구동부의 동작에 이용되는 캐리 클록 신호의 전체 개수를 곱한 값에 대응할 수 있다.
상기 복수의 게이트 구동 회로 블록의 개수는 상기 복수의 스캔 라인의 개수의 1/2일 수 있다.
본 발명의 다른 실시예에 따른 게이트 구동 회로는 제1 입력 단자를 통해 제1 제어 노드에 인가되는 신호 및 캐리 클록 입력 단자에 입력되는 캐리 클록 신호에 동기하여 다음단의 게이트 구동 회로의 제1 입력 단자로 전달되는 캐리 신호를 출력하는 캐리 신호 출력부, 상기 제1 제어 노드에 인가되는 신호 및 제1 스캔 클록 입력 단자에 입력되는 스캔 클록 신호에 동기하여 제1 스캔 라인에 스캔 신호를 출력하는 제1 스캔 신호 출력부, 및 상기 제1 제어 노드에 인가되는 신호 및 제2 스캔 클록 입력 단자에 입력되는 스캔 클록 신호에 동기하여 제2 스캔 라인에 스캔 신호를 출력하는 제2 스캔 신호 출력부를 포함한다.
상기 제1 스캔 신호 출력부는, 상기 제1 제어 노드에 연결된 게이트 전극, 상기 제1 스캔 클록 입력 단자에 연결된 제1 전극 및 상기 제1 스캔 라인에 연결된 제1 스캔 출력 단자에 연결된 제2 전극을 포함하는 제1 풀업 트랜지스터, 및 상기 제1 제어 노드에 연결된 제1 전극 및 상기 제1 스캔 출력 단자에 연결된 제2 전극을 포함하는 제1 커패시터를 포함할 수 있다.
상기 제2 스캔 신호 출력부는, 상기 제1 제어 노드에 연결된 게이트 전극, 상기 제2 스캔 클록 입력 단자에 연결된 제1 전극 및 상기 제2 스캔 라인에 연결된 제2 스캔 출력 단자에 연결된 제2 전극을 포함하는 제3 풀업 트랜지스터, 및 상기 제1 제어 노드에 연결된 제1 전극 및 상기 제2 스캔 출력 단자에 연결된 제2 전극을 포함하는 제3 커패시터를 포함할 수 있다.
상기 캐리 신호 출력부는, 상기 제1 제어 노드에 연결된 게이트 전극, 상기 캐리 클록 입력 단자에 연결된 제1 전극 및 상기 다음단의 게이트 구동 회로의 제1 입력 단자에 연결된 캐리 출력 단자에 연결되는 제2 전극을 포함하는 제5 풀업 트랜지스터를 포함할 수 있다.
상기 제1 제어 노드에 인가되는 신호 및 제1 센싱 클록 입력 단자에 입력되는 센싱 클록 신호에 동기하여 제1 센싱 라인에 센싱 신호를 출력하는 제1 센싱 신호 출력부, 및 상기 제1 제어 노드에 인가되는 신호 및 제2 센싱 클록 입력 단자에 입력되는 센싱 클록 신호에 동기하여 제2 센싱 라인에 센싱 신호를 출력하는 제2 센싱 신호 출력부를 더 포함할 수 있다.
상기 제1 센싱 신호 출력부는, 상기 제1 제어 노드에 연결된 게이트 전극, 상기 제1 센싱 클록 입력 단자에 연결된 제1 전극 및 상기 제1 센싱 라인에 연결된 제1 센싱 출력 단자에 연결된 제2 전극을 포함하는 제2 풀업 트랜지스터, 및 상기 제1 제어 노드에 연결된 제1 전극 및 상기 제1 센싱 출력 단자에 연결된 제2 전극을 포함하는 제2 커패시터를 포함할 수 있다.
상기 제2 센싱 신호 출력부는, 상기 제1 제어 노드에 연결된 게이트 전극, 상기 제2 센싱 클록 입력 단자에 연결된 제1 전극 및 상기 제2 센싱 라인에 연결된 제2 센싱 출력 단자에 연결된 제2 전극을 포함하는 제4 풀업 트랜지스터, 및 상기 제1 제어 노드에 연결된 제1 전극 및 상기 제2 센싱 출력 단자에 연결된 제2 전극을 포함하는 제4 커패시터를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 복수의 화소에 연결된 복수의 스캔 라인에 스캔 신호를 인가하는 게이트 구동부를 포함하고, 상기 게이트 구동부는 복수의 게이트 구동 회로 블록을 포함하는 표시 장치의 구동 방법은, 전단의 게이트 구동 회로 블록에서 출력되는 캐리 신호가 제1 입력 단자를 통해 제1 제어 노드에 인가되어 상기 제1 제어 노드를 선충전하는 단계, 상기 제1 제어 노드의 전압에 의해 캐리 클록 입력 단자에 입력되는 캐리 클록 신호에 동기하여 다음단의 게이트 구동 회로 블록의 제1 입력 단자로 전달되는 캐리 신호를 출력하는 단계, 상기 제1 제어 노드의 전압에 의해 제1 스캔 클록 입력 단자에 입력되는 스캔 클록 신호에 동기하여 제1 스캔 라인에 스캔 신호를 출력하는 단계, 및 상기 제1 제어 노드의 전압에 의해 제2 스캔 클록 입력 단자에 입력되는 스캔 클록 신호에 동기하여 제2 스캔 라인에 스캔 신호를 출력하는 단계를 포함한다.
상기 제1 스캔 클록 입력 단자에 입력되는 스캔 클록 신호에 의해 상기 제1 제어 노드의 전압이 부트스트랩된 후 상기 제2 스캔 클록 입력 단자에 입력되는 스캔 클록 신호에 의해 상기 제1 제어 노드의 전압이 부트스트랩될 수 있다.
상기 제1 스캔 라인에 스캔 신호를 출력하는 기간은 상기 제2 스캔 라인에 스캔 신호를 출력하는 기간과 일부 중첩할 수 있다.
표시 장치의 구동 방법은, 상기 제1 제어 노드의 전압에 의해 제1 센싱 클록 입력 단자에 입력되는 센싱 클록 신호에 동기하여 제1 센싱 라인에 센싱 신호를 출력하는 단계, 및 상기 제1 제어 노드의 전압에 의해 제2 센싱 클록 입력 단자에 입력되는 센싱 클록 신호에 동기하여 제2 센싱 라인에 센싱 신호를 출력하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따른 복수의 게이트 구동 회로 각각은 복수의 스캔 라인에 대해 스캔 신호를 출력할 수 있다. 이에 따라 표시 장치에 포함되는 게이트 구동 회로의 개수를 줄일 수 있다. 게이트 구동 회로의 개수가 줄어듦에 따라 게이트 구동 회로가 차지하는 영역이 줄어들고, 이에 따라 표시 장치의 데드 스페이스를 줄일 수 있다.
또한, 게이트 구동 회로의 부트스트랩(boot strap)을 강화하여 노이즈에 강인한 게이트 구동 회로를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치에 포함되는 일 실시예에 따른 화소를 나타내는 회로도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 게이트 구동부에 포함되는 복수의 게이트 구동 회로 블록을 나타내는 블록도이다.
도 5은 본 발명의 일 실시예에 따른 게이트 구동 회로 블록을 나타내는 회로도이다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 구동 방법을 나타내는 타이밍도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치는 신호 제어부(100), 게이트 구동부(200), 데이터 구동부(300), 보상 회로부(400) 및 표시부(600)를 포함한다.
신호 제어부(100)는 외부 장치로부터 영상 신호(ImS) 및 동기 신호를 수신한다. 영상 신호(ImS)는 복수의 화소(PX)의 휘도(luminance) 정보를 담고 있다. 휘도는 정해진 수효, 예를 들어, 1024(=210), 256(=28) 또는 64(=26)개의 계조 레벨(gray level)를 가지고 있다. 동기 신호는 수평 동기 신호(Hsync) 및 수직 동기 신호(Vsync)를 포함할 수 있다.
신호 제어부(100)는 수직 동기 신호(Vsync)에 따라 프레임 단위로 영상 신호(ImS)를 구분하고, 수평 동기 신호(Hsync)에 따라 스캔 라인(SCL1-SCLn) 단위로 영상 신호(ImS)를 구분할 수 있다. 신호 제어부(100)는 영상 신호(ImS)와 동기 신호를 기초로 영상 신호(ImS)를 표시부(600) 및 데이터 구동부(300)의 동작 조건에 맞게 적절히 처리하고 영상 데이터 신호(DAT), 제1 제어 신호(CONT1) 및 제2 제어 신호(CONT2)를 생성할 수 있다. 신호 제어부(100)는 제1 제어 신호(CONT1)를 게이트 구동부(200)에 전달한다. 신호 제어부(100)는 제2 제어 신호(CONT2) 및 영상 데이터 신호(DAT)를 데이터 구동부(300)에 전달한다.
표시부(600)는 복수의 스캔 라인(SCL1-SCLn), 복수의 센싱 라인(SSL1-SSLn), 복수의 데이터 라인(DL1-DLm), 복수의 수신 라인(RL1-RLm) 및 복수의 화소(PX)를 포함한다. 복수의 화소(PX)는 복수의 스캔 라인(SL1-SLn), 복수의 센싱 라인(SSL1-SSLn), 복수의 데이터 라인(DL1-DLm) 및 복수의 수신 라인(RL1-RLm)에 연결될 수 있다. 복수의 스캔 라인(SCL1-SCLn)은 대략 행 방향으로 연장되어 서로가 거의 평행할 수 있다. 복수의 센싱 라인(SSL1-SSLn)은 대략 행 방향으로 연장되어 서로가 거의 평행할 수 있다. 복수의 데이터 라인(DL1-DLm)은 대략 열 방향으로 연장되어 서로가 거의 평행할 수 있다. 복수의 수신 라인(RL1-RLm)은 대략 열 방향으로 연장되어 서로가 거의 평행할 수 있다. 표시부(600)는 영상이 표시되는 표시 영역에 대응될 수 있다.
도시하지 않았으나, 표시부(600)에는 제1 전원 전압(도 2의 ELVDD 참조) 및 제2 전원 전압(도 2의 ELVSS 참조)이 공급될 수 있다. 제1 전원 전압(ELVDD)은 복수의 화소(PX) 각각에 포함된 발광 다이오드(도 2의 LED 참조)의 애노드 전극에 제공되는 하이 레벨 전압일 수 있다. 제2 전원 전압(ELVSS)은 복수의 화소(PX) 각각에 포함된 발광 다이오드(LED)의 캐소드 전극에 제공되는 로우 레벨 전압일 수 있다. 제1 전원 전압(ELVDD)과 제2 전원 전압(ELVSS)은 복수의 화소(PX)를 발광시키기 위한 구동 전압이다.
게이트 구동부(200)는 복수의 스캔 라인(SCL1-SCLn) 및 복수의 센싱 라인(SSL1-SSLn)에 연결된다. 게이트 구동부(200)는 제1 제어 신호(CONT1)에 따라 게이트 온 전압과 게이트 오프 전압의 조합으로 이루어진 스캔 신호를 복수의 스캔 라인(SCL1-SCLn)에 인가하고, 게이트 온 전압과 게이트 오프 전압의 조합으로 이루어진 센싱 신호를 복수의 센싱 라인(SSL1-SSLn)에 인가한다. 게이트 구동부(200)는 게이트 온 전압의 스캔 신호를 복수의 스캔 라인(SCL1-SCLn)에 순차적으로 인가할 수 있다. 게이트 구동부(200)는 게이트 온 전압의 센싱 신호를 복수의 센싱 라인(SSL1-SSLn)에 순차적으로 인가할 수 있다.
게이트 구동부(200)는 복수의 게이트 구동 회로 블록(도 3 및 도 4의 210_1, 210_2, 210_3, ... 210_(n/2) 참조) 및 더미 회로 블록(210_(n/2+1), 210_(n/2+2) 참조)을 포함할 수 있다. 복수의 게이트 구동 회로 블록 각각은 2개 이상의 스캔 라인과 2개 이상의 센싱 라인에 스캔 신호 및 센싱 신호를 인가할 수 있다. 복수의 게이트 구동 회로 블록의 개수는 전체의 스캔 라인(SCL1-SCLn)의 개수, 전체의 센싱 라인(SSL1-SSLn)의 개수 또는 화소행의 개수보다 작을 수 있다. 예를 들어, 스캔 라인(SCL1-SCLn), 센싱 라인(SSL1-SSLn) 및 화소행 중 적어도 하나의 개수가 n개일 때, 복수의 게이트 구동 회로 블록의 개수는 더미 회로 블록을 제외하고 n/2 개일 수 있다. 여기서, n은 2이상의 정수이다. 이에 대한 상세한 설명은 도 3 및 도 4를 참조하여 후술한다.
데이터 구동부(300)는 복수의 데이터 라인(DL1-DLm)에 연결되고, 제2 제어 신호(CONT2)에 따라 영상 데이터 신호(DAT)를 샘플링 및 홀딩하고, 복수의 데이터 라인(DL1-DLm)에 데이터 전압(도 2의 Vdat 참조)을 인가한다. 데이터 구동부(300)는 게이트 온 전압의 게이트 신호에 대응하여 복수의 데이터 라인(DL1-DLm)에 소정의 전압 범위를 갖는 데이터 전압(Vdat)을 인가할 수 있다.
보상 회로부(400)는 복수의 수신 라인(RL1-RLm)에 연결되고, 복수의 수신 라인(RL1-RLm)을 통해 복수의 화소(PX)에 흐르는 전류를 수신한다. 보상 회로부(400)는 수신된 전류를 기반으로 복수의 화소(PX) 각각에 포함된 구동 트랜지스터(도 2의 TR1 참조)의 문턱 전압을 측정하고, 문턱 전압의 변동량을 산출할 수 있다. 보상 회로부(400)는 구동 트랜지스터(TR1)의 문턱 전압의 변동량을 기반으로 복수의 화소(PX)에 포함된 복수의 구동 트랜지스터(TR1) 각각의 열화 및 복수의 구동 트랜지스터(TR1) 간의 편차를 산출할 수 있다. 보상 회로부(400)는 복수의 구동 트랜지스터(TR1)의 열화 및 편차를 기반으로 보상값(CV)을 생성하여 신호 제어부(100)에 제공할 수 있다.
신호 제어부(100)는 영상 신호(ImS)에 보상값(CV)를 적용하여 영상 데이터 신호(DAT)를 생성할 수 있다. 신호 제어부(100)는 영상 신호(ImS)에 보상값(CV)를 적용함으로써 구동 트랜지스터(TR1)의 열화에 의한 화질 저하를 개선할 수 있다.
도 1에서는 보상 회로부(400)가 신호 제어부(100)와 별도로 마련되는 것으로 예시하였으나, 실시예에 따라 보상 회로부(400)는 신호 제어부(100)에 포함될 수 있다.
도 2는 도 1의 표시 장치에 포함되는 일 실시예에 따른 화소를 나타내는 회로도이다. 도 1의 표시 장치에 포함되는 복수의 화소(PX) 중에서 n번째 화소행과 m번째 화소열에 위치하는 화소(PX)를 예로 들어 설명한다.
도 2를 참조하면, 화소(PX)는 발광 다이오드(LED) 및 화소 회로(10)를 포함한다.
화소 회로(10)는 제1 전원 전압(ELVDD)으로부터 발광 다이오드(LED)로 흐르는 전류를 제어하도록 구성된다. 화소 회로(10)는 구동 트랜지스터(TR1), 스위칭 트랜지스터(TR2), 센싱 트랜지스터(TR3) 및 유지 커패시터(CS)를 포함할 수 있다.
구동 트랜지스터(TR1)는 제1 노드(N1)에 연결되어 있는 게이트 전극, 제1 전원 전압(ELVDD)에 연결되어 있는 제1 전극 및 제2 노드(N2)에 연결되어 있는 제2 전극을 포함한다. 구동 트랜지스터(TR1)는 제1 전원 전압(ELVDD)과 발광 다이오드(LED) 사이에 연결되고, 제1 노드(N1)의 전압에 대응하여 제1 전원 전압(ELVDD)으로부터 발광 다이오드(LED)로 흐르는 전류량을 제어한다.
스위칭 트랜지스터(TR2)는 스캔 라인(SCLn)에 연결되어 있는 게이트 전극, 데이터 라인(DLm)에 연결되어 있는 제1 전극 및 제1 노드(N1)에 연결되어 있는 제2 전극을 포함한다. 스위칭 트랜지스터(TR2)는 데이터 라인(DLm)과 구동 트랜지스터(TR1) 사이에 연결되고, 스캔 라인(SCLn)에 인가되는 게이트 온 전압의 스캔 신호에 따라 턴 온되어 데이터 라인(DLm)에 인가되는 데이터 전압(Vdat)을 제1 노드(N1)에 전달한다.
센싱 트랜지스터(TR3)는 센싱 라인(SSLn)에 연결되어 있는 게이트 전극, 제2 노드(N2)에 연결되어 있는 제1 전극 및 수신 라인(RLm)에 연결되어 있는 제2 전극을 포함한다. 센싱 트랜지스터(TR3)는 구동 트랜지스터(TR1)의 제2 전극과 수신 라인(RLm) 사이에 연결되고, 센싱 라인(SSLn)에 인가되는 게이트 온 전압의 센싱 신호에 따라 턴 온되어 구동 트랜지스터(TR1)을 통해 흐르는 전류를 수신 라인(RLm)에 전달한다.
구동 트랜지스터(TR1), 스위칭 트랜지스터(TR2) 및 센싱 트랜지스터(TR3)는 n-채널 전계 효과 트랜지스터일 수 있다. n-채널 전계 효과 트랜지스터를 턴 온시키는 게이트 온 전압은 하이 레벨 전압이고, 턴 오프시키는 게이트 오프 전압은 로우 레벨 전압이다. 실시예에 따라, 구동 트랜지스터(TR1), 스위칭 트랜지스터(TR2) 및 센싱 트랜지스터(TR3) 중 적어도 하나는 p-채널 전계 효과 트랜지스터일 수 있다. p-채널 전계 효과 트랜지스터를 턴 온시키는 게이트 온 전압은 로우 레벨 전압이고, 턴 오프시키는 게이트 오프 전압은 하이 레벨 전압이다.
유지 커패시터(CS)는 제1 노드(N1)에 연결되어 있는 제1 전극 및 제2 노드(N2)에 연결되어 있는 제2 전극을 포함한다. 제1 노드(N1)에는 데이터 전압(Vdat)이 전달되고, 유지 커패시터(CS)는 제1 노드(N1)의 전압을 유지하는 역할을 한다.
발광 다이오드(LED)는 제2 노드(N2)에 연결된 애노드 전극 및 제2 전원 전압(ELVSS)에 연결된 캐소드 전극을 포함한다. 발광 다이오드(LED)는 화소 회로(10)와 제2 전원 전압(ELVSS) 사이에 연결되어 화소 회로(10)로부터 공급되는 전류에 대응하는 휘도로 발광할 수 있다. 발광 다이오드(LED)는 유기 발광 물질과 무기 발광 물질 중 적어도 하나를 포함하는 발광층을 포함할 수 있다. 애노드 전극과 캐소드 전극으로부터 각각 정공과 전자가 발광층 내부로 주입되고, 주입된 정공과 전자가 결합한 엑시톤(exciton)이 여기 상태로부터 기저 상태로 떨어질 때 발광이 이루어진다. 발광 다이오드(LED)는 기본색(primary color) 중 하나의 빛 또는 백색의 빛을 낼 수 있다. 기본색의 예로는 적색, 녹색, 청색의 삼원색을 들 수 있다. 기본색의 다른 예로 황색(yellow), 청록색(cyan), 자홍색(magenta) 등을 들 수 있다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 게이트 구동부에 포함되는 복수의 게이트 구동 회로 블록을 나타내는 블록도이다.
도 3 및 도 4를 참조하면, 게이트 구동부(200)는 순차적으로 배열되어 종속적으로 연결된 복수의 게이트 구동 회로 블록(210_1, 210_2, 210_3, ... 210_(n/2)) 및 더미 회로 블록(210_(n/2+1), 210_(n/2+2))을 포함한다. 게이트 구동부(200)에 포함되는 복수의 게이트 구동 회로 블록 중에서 도 3은 순서대로 배열된 제1 내지 제3 게이트 구동 회로 블록(210_1, 210_2, 210_3)을 나타내고, 도 4는 순서대로 배열된 제n/2 게이트 구동 회로 블록(210_(n/2))과 2개의 더미 회로 블록(210_(n/2+1), 210_(n/2+2))을 나타낸다.
복수의 게이트 구동 회로 블록(210_1, 210_2, 210_3, ... 210_(n/2)) 각각은 제1 입력 단자(IN1), 제2 입력 단자(IN2), 캐리 클록 입력 단자(CRCT), 제1 스캔 클록 입력 단자(SCCT1), 제1 센싱 클록 입력 단자(SSCT1), 제2 스캔 클록 입력 단자(SCCT2), 제2 센싱 클록 입력 단자(SSCT2), 온 전압 단자(VDT), 제1 오프 전압 단자(VST1), 제2 오프 전압 단자(VST2), 리셋 단자(RST), 제1 스캔 출력 단자(SC1), 제1 센싱 출력 단자(SS1), 제2 스캔 출력 단자(SC2), 제2 센싱 출력 단자(SS2) 및 캐리 출력 단자(CR)를 포함한다. 더미 회로 블록(210_(n/2+1), 210_(n/2+2))은 게이트 구동 회로 블록(210_1, 210_2, 210_3, ... 210_(n/2))과 동일하게 구성된다.
제1 입력 단자(IN1)는 전단의 게이트 구동 회로 블록의 캐리 출력 단자(CR)에 연결되어 전단의 캐리 신호를 수신한다. 다만, 제1 게이트 구동 회로 블록(210_1)의 제1 입력 단자(IN1)에는 스캔 개시 신호(STVP)가 수신된다.
제2 입력 단자(IN2)는 다다음단의 게이트 구동 회로 블록의 캐리 출력 단자(CR)에 연결되어 다다음단의 캐리 신호를 수신한다.
제(n/2-1) 게이트 구동 회로 블록(미도시) 및 제n/2 게이트 구동 회로 블록(210_(n/2))이 다다음단의 캐리 신호를 수신하기 위해 제1 더미 회로 블록(210_(n/2+1)) 및 제2 더미 회로 블록(210_(n/2+2))이 형성될 수 있다. 제1 더미 회로 블록(210_(n/2+1))의 캐리 출력 단자(CR)는 제(n/2-1) 게이트 구동 회로 블록의 제2 입력 단자(IN2)에 연결되고, 제2 더미 회로 블록(210_(n/2+2))의 캐리 출력 단자(CR)는 제n/2 게이트 구동 회로 블록(210_(n/2))의 제2 입력 단자(IN2)에 연결된다.
제1 더미 회로 블록(210_(n/2+1)) 및 제2 더미 회로 블록(210_(n/2+2))은 스캔 라인 및 센싱 라인에 연결되지 않을 수 있다. 실시예에 따라, 제1 더미 회로 블록(210_(n/2+1)) 및 제2 더미 회로 블록(210_(n/2+2))은 더미 스캔 라인 및 더미 센싱 라인에 연결될 수 있으나, 더미 스캔 라인과 더미 센싱 라인은 영상을 표시하지 않는 더미 화소에 연결되며, 제1 더미 회로 블록(210_(n/2+1)) 및 제2 더미 회로 블록(210_(n/2+2))은 영상을 표시하는데 사용되지 않는다.
캐리 클록 입력 단자(CRCT)에는 3개의 캐리 클록 신호(CRCK1, CRCK2, CRCK3) 중 하나가 입력된다. 3개의 캐리 클록 신호(CRCK1, CRCK2, CRCK3)의 위상은 서로 다를 수 있다. 제1 게이트 구동 회로 블록(210_1)의 캐리 클록 입력 단자(CRCT)에는 제1 캐리 클록 신호(CRCK1)가 입력되고, 제2 게이트 구동 회로 블록(210_2)의 캐리 클록 입력 단자(CRCT)에는 제2 캐리 클록 신호(CRCK2)가 입력되고, 제3 게이트 구동 회로 블록(210_3)의 캐리 클록 입력 단자(CRCT)에는 제3 캐리 클록 신호(CRCK3)가 입력될 수 있다. 즉, 3개의 캐리 클록 신호(CRCK1, CRCK2, CRCK3)가 순서대로 번갈아 복수의 게이트 구동 회로 블록(210_1, 210_2, 210_3, ... 210_(n/2)) 및 더미 회로 블록(210_(n/2+1), 210_(n/2+2))에 대응되어 입력될 수 있다. 예를 들어, 3의 배수에 해당하는 순서의 게이트 구동 회로 블록 및 더미 회로 블록에는 제3 캐리 클록 신호(CRCK3)가 입력되고, 3의 배수+1에 해당하는 순서의 게이트 구동 회로 블록 및 더미 회로 블록에는 제1 캐리 클록 신호(CRCK1)가 입력되고, 3의 배수+2에 해당하는 순서의 게이트 구동 회로 블록 및 더미 회로 블록에는 제2 캐리 클록 신호(CRCK2)가 입력될 수 있다.
제1 스캔 클록 입력 단자(SCCT1) 및 제2 스캔 클록 입력 단자(SCCT2)에는 6개의 스캔 클록 신호(SCCK1, SCCK2, SCCK3, SCCK4, SCCK5, SCCK6) 중 2개가 하나씩 입력될 수 있다. 6개의 스캔 클록 신호(SCCK1, SCCK2, SCCK3, SCCK4, SCCK5, SCCK6)의 위상은 서로 다를 수 있다. 제1 게이트 구동 회로 블록(210_1)의 제1 스캔 클록 입력 단자(SCCT1)와 제2 스캔 클록 입력 단자(SCCT2)에는 제1 스캔 클록 신호(SCCK1)와 제2 스캔 클록 신호(SCCK2)가 각각 입력될 수 있다. 제2 게이트 구동 회로 블록(210_2)의 제1 스캔 클록 입력 단자(SCCT1)와 제2 스캔 클록 입력 단자(SCCT2)에는 제3 스캔 클록 신호(SCCK3)와 제4 스캔 클록 신호(SCCK4)가 각각 입력될 수 있다. 제3 게이트 구동 회로 블록(210_3)의 제1 스캔 클록 입력 단자(SCCT1)와 제2 스캔 클록 입력 단자(SCCT2)에는 제5 스캔 클록 신호(SCCK5)와 제6 스캔 클록 신호(SCCK6)가 각각 입력될 수 있다. 즉, 6개의 스캔 클록 신호(SCCK1, SCCK2, SCCK3, SCCK4, SCCK5, SCCK6)가 2개씩 순서대로 번갈아 복수의 게이트 구동 회로 블록(210_1, 210_2, 210_3, ... 210_(n/2)) 및 더미 회로 블록(210_(n/2+1), 210_(n/2+2))에 대응되어 입력될 수 있다. 예를 들어, 3의 배수에 해당하는 순서의 게이트 구동 회로 블록 및 더미 회로 블록에는 제5 스캔 클록 신호(SCCK5)와 제6 스캔 클록 신호(SCCK6)가 입력되고, 3의 배수+1에 해당하는 순서의 게이트 구동 회로 블록 및 더미 회로 블록에는 제1 스캔 클록 신호(SCCK1)와 제2 스캔 클록 신호(SCCK2)가 입력되고, 3의 배수+2에 해당하는 순서의 게이트 구동 회로 블록 및 더미 회로 블록에는 제3 스캔 클록 신호(SCCK3)와 제4 스캔 클록 신호(SCCK4)가 입력될 수 있다.
제1 센싱 클록 입력 단자(SSCT1) 및 제2 센싱 클록 입력 단자(SSCT2)에는 6개의 센싱 클록 신호(SSCK1, SSCK2, SSCK3, SSCK4, SSCK5, SSCK6) 중 2개가 하나씩 입력될 수 있다. 6개의 센싱 클록 신호(SSCK1, SSCK2, SSCK3, SSCK4, SSCK5, SSCK6)의 위상은 서로 다를 수 있다. 제1 게이트 구동 회로 블록(210_1)의 제1 센싱 클록 입력 단자(SSCT1)와 제2 센싱 클록 입력 단자(SSCT2)에는 제1 센싱 클록 신호(SSCK1)와 제2 센싱 클록 신호(SSCK2)가 각각 입력될 수 있다. 제2 게이트 구동 회로 블록(210_2)의 제1 센싱 클록 입력 단자(SSCT1)와 제2 센싱 클록 입력 단자(SSCT2)에는 제3 센싱 클록 신호(SSCK3)와 제4 센싱 클록 신호(SSCK4)가 각각 입력될 수 있다. 제3 게이트 구동 회로 블록(210_3)의 제1 센싱 클록 입력 단자(SSCT1)와 제2 센싱 클록 입력 단자(SSCT2)에는 제5 센싱 클록 신호(SSCK5)와 제6 센싱 클록 신호(SSCK6)가 각각 입력될 수 있다. 즉, 6개의 센싱 클록 신호(SSCK1, SSCK2, SSCK3, SSCK4, SSCK5, SSCK6)가 2개씩 순서대로 번갈아 복수의 게이트 구동 회로 블록(210_1, 210_2, 210_3, ... 210_(n/2)) 및 더미 회로 블록(210_(n/2+1), 210_(n/2+2))에 대응되어 입력될 수 있다. 예를 들어, 3의 배수에 해당하는 순서의 게이트 구동 회로 블록 및 더미 회로 블록에는 제5 센싱 클록 신호(SSCK5)와 제6 센싱 클록 신호(SSCK6)가 입력되고, 3의 배수+1에 해당하는 순서의 게이트 구동 회로 블록 및 더미 회로 블록에는 제1 센싱 클록 신호(SSCK1)와 제2 센싱 클록 신호(SSCK2)가 입력되고, 3의 배수+2에 해당하는 순서의 게이트 구동 회로 블록 및 더미 회로 블록에는 제3 센싱 클록 신호(SSCK3)와 제4 센싱 클록 신호(SSCK4)가 입력될 수 있다.
온 전압 단자(VDT)에는 하이 레벨의 온 전압(VDD)이 입력된다. 온 전압(VDD)은 복수의 게이트 구동 회로 블록(210_1, 210_2, 210_3, ... 210_(n/2)) 및 더미 회로 블록(210_(n/2+1), 210_(n/2+2))에 공통적으로 입력될 수 있다.
제1 오프 전압 단자(VST1)에는 로우 레벨의 제1 오프 전압(VSS1)이 입력되고, 제2 오프 전압 단자(VST2)에는 로우 레벨의 제2 오프 전압(VSS2)이 입력된다. 제2 오프 전압(VSS2)는 제1 오프 전압(VSS1)보다 낮은 전압일 수 있다. 제1 오프 전압(VSS1) 및 제2 오프 전압(VSS2)은 복수의 게이트 구동 회로 블록(210_1, 210_2, 210_3, ... 210_(n/2)) 및 더미 회로 블록(210_(n/2+1), 210_(n/2+2))에 공통적으로 입력될 수 있다.
이상에서, 온 전압(VDD)이 하이 레벨 전압이고, 제1 오프 전압(VSS1) 및 제2 오프 전압(VSS2)이 로우 레벨 전압인 것으로 예를 들어 설명하였으나, 복수의 게이트 구동 회로 블록(210_1, 210_2, 210_3, ... 210_(n/2)) 및 더미 회로 블록(210_(n/2+1), 210_(n/2+2))에 포함되는 트랜지스터들의 타입에 따라 온 전압(VDD)이 로우 레벨 전압이고, 제1 오프 전압(VSS1) 및 제2 오프 전압(VSS2)이 하이 레벨 전압일 수도 있다.
리셋 단자(RST)에는 리셋 신호(VRST)가 입력된다. 리셋 신호(VRST)는 복수의 게이트 구동 회로 블록(210_1, 210_2, 210_3, ... 210_(n/2)) 및 더미 회로 블록(210_(n/2+1), 210_(n/2+2)) 각각에 포함되는 제1 제어 노드(도 5의 Q 참조)의 전압을 오프 전압으로 리셋하기 위한 신호이다. 리셋 신호(VRST)는 복수의 게이트 구동 회로 블록(210_1, 210_2, 210_3, ... 210_(n/2)) 및 더미 회로 블록(210_(n/2+1), 210_(n/2+2))에 동시에 입력될 수 있다.
제1 스캔 출력 단자(SC1)는 하나의 화소행에 대응하는 스캔 라인에 연결되고, 제2 스캔 출력 단자(SC2)는 다음의 화소행에 대응하는 스캔 라인에 연결된다. 예를 들어, 제1 스캔 출력 단자(SC1)는 홀수 번째의 스캔 라인에 연결되고, 제2 스캔 출력 단자(SC2)는 인접한 짝수 번째의 스캔 라인에 연결될 수 있다. 제1 스캔 출력 단자(SC1)를 통해 홀수 번째의 스캔 라인에 대응하는 스캔 신호가 출력되고, 제2 스캔 출력 단자(SC2)를 통해 짝수 번째의 스캔 라인에 대응하는 스캔 신호가 출력될 수 있다.
그리고 제1 센싱 출력 단자(SS1)는 하나의 화소행에 대응하는 센싱 라인에 연결되고, 제2 센싱 출력 단자(SS2)는 인접한 다음의 화소행에 대응하는 센싱 라인에 연결된다. 예를 들어, 제1 센싱 출력 단자(SS1)는 홀수 번째의 센싱 라인에 연결되고, 제2 센싱 출력 단자(SS2)는 짝수 번째의 센싱 라인에 연결될 수 있다. 제1 센싱 출력 단자(SS1)를 통해 홀수 번째의 센싱 라인에 대응하는 센싱 신호가 출력되고, 제2 센싱 출력 단자(SS2)를 통해 짝수 번째의 센싱 라인에 대응하는 센싱 신호가 출력될 수 있다.
즉, 복수의 게이트 구동 회로 블록(210_1, 210_2, 210_3, ... 210_(n/2)) 각각은 2개의 화소행에 대응하는 스캔 라인 및 센싱 라인에 연결될 수 있다. 복수의 게이트 구동 회로 블록(210_1, 210_2, 210_3, ... 210_(n/2))의 개수는 복수의 스캔 라인 또는 복수의 센싱 라인의 개수(n)의 1/2 일 수 있다.
캐리 출력 단자(CR)는 다음단의 게이트 구동 회로 블록의 제1 입력 단자(IN1) 및 전전단의 제2 입력 단자(IN2)에 연결된다. 캐리 출력 단자(CR)를 통해 출력된 캐리 신호가 다음단의 게이트 구동 회로 블록의 제1 입력 단자(IN1) 및 전전단의 게이트 구동 회로 블록의 제2 입력 단자(IN2)에 입력된다. 다만, 제1 게이트 구동 회로 블록(210_1) 및 제2 게이트 구동 회로 블록(210_2)의 전전단이 없으므로, 제1 게이트 구동 회로 블록(210_1)의 캐리 출력 단자(CR)는 다음단의 제2 게이트 구동 회로 블록(210_2)에만 연결되고, 제2 게이트 구동 회로 블록(210_2)의 캐리 출력 단자(CR)는 다음단의 제3 게이트 구동 회로 블록(210_3)에만 각각 연결된다.
복수의 게이트 구동 회로 블록(210_1, 210_2, 210_3, ... 210_(n/2)) 각각은 제1 입력 단자(IN1)에 입력되는 신호 및 제1 스캔 클록 입력 단자(SCCT1)에 입력되는 스캔 클록 신호에 동기하여 제1 스캔 출력 단자(SC1)를 통해 홀수 번째의 스캔 라인에 스캔 신호를 출력하도록 구성될 수 있다. 제1 스캔 클록 입력 단자(SCCT1)에 입력된 스캔 클록 신호는 제1 입력 단자(IN1)에 입력된 신호의 전압을 부트스트랩(bootstrap)할 수 있다.
복수의 게이트 구동 회로 블록(210_1, 210_2, 210_3, ... 210_(n/2)) 각각은 제1 입력 단자(IN1)에 입력되는 신호 및 제1 센싱 클록 입력 단자(SSCT1)에 입력되는 센싱 클록 신호에 동기하여 제1 센싱 출력 단자(SS1)를 통해 홀수 번째의 센싱 라인에 센싱 신호를 출력하도록 구성될 수 있다. 제1 센싱 클록 입력 단자(SSCT1)에 입력된 센싱 클록 신호는 제1 입력 단자(IN1)에 입력된 신호의 전압을 부트스트랩할 수 있다.
복수의 게이트 구동 회로 블록(210_1, 210_2, 210_3, ... 210_(n/2)) 각각은 제1 입력 단자(IN1)에 입력되는 신호 및 제2 스캔 클록 입력 단자(SCCT2)에 입력되는 스캔 클록 신호에 동기하여 제2 스캔 출력 단자(SC2)를 통해 짝수 번째의 스캔 라인에 스캔 신호를 출력하도록 구성될 수 있다. 제2 스캔 클록 입력 단자(SCCT2)에 입력된 스캔 클록 신호는 제1 입력 단자(IN1)에 입력된 신호의 전압을 부트스트랩할 수 있다.
복수의 게이트 구동 회로 블록(210_1, 210_2, 210_3, ... 210_(n/2)) 각각은 제1 입력 단자(IN1)에 입력되는 신호 및 제2 센싱 클록 입력 단자(SSCT2)에 입력되는 센싱 클록 신호에 동기하여 제2 센싱 출력 단자(SS2)를 통해 짝수 번째의 센싱 라인에 센싱 신호를 출력하도록 구성될 수 있다. 제2 센싱 클록 입력 단자(SSCT2)에 입력된 센싱 클록 신호는 제1 입력 단자(IN1)에 입력된 신호의 전압을 부트스트랩할 수 있다.
복수의 게이트 구동 회로 블록(210_1, 210_2, 210_3, ... 210_(n/2)) 각각은 제1 입력 단자(IN1)에 입력되는 신호 및 캐리 클록 입력 단자(CRCT)에 입력되는 캐리 클록 신호에 동기하여 캐리 출력 단자(CR)를 통해 캐리 신호를 출력하도록 구성될 수 있다. 캐리 클록 입력 단자(CRCT)에 입력되는 캐리 클록 신호는 제1 입력 단자(IN1)에 입력되는 신호의 전압의 부트스트랩에 관여하지 않을 수 있다. 이에 따라, 스캔 클록 신호 또는 센싱 클록 신호보다 낮은 전압 범위를 갖는 신호를 캐리 클록 신호로서 이용할 수 있다. 즉, 캐리 클록 신호의 게이트 온 전압의 전압 레벨은 스캔 클록 신호 또는 센싱 클록 신호의 게이트 온 전압의 전압 레벨보다 작을 수 있다.
한편, 제1 더미 회로 블록(210_(n/2+1)) 및 제2 더미 회로 블록(210_(n/2+2))은 스캔 라인 및 센싱 라인에 연결되지 않은 점을 제외하고, 게이트 구동 회로 블록과 동일하게 구성되어 동일하게 동작할 수 있다.
이와 같이, 복수의 게이트 구동 회로 블록(210_1, 210_2, 210_3, ... 210_(n/2)) 각각은 제1 스캔 출력 단자(SC1)를 통해 출력되는 스캔 신호, 제2 스캔 출력 단자(SC1)를 통해 출력되는 스캔 신호, 제1 센싱 출력 단자(SS1)를 통해 출력되는 센싱 신호 및 제2 센싱 출력 단자(SS2)를 통해 출력되는 센싱 신호가 서로 다른 클록 신호들에 동기되어 출력되도록 구성된다. 또한, 제1 입력 단자(IN1)에 입력되는 신호의 전압이 스캔 클록 신호 및 센싱 클록 신호에 의해 이중으로 부트스트랩될 수 있다. 이에 따라, 스캔 신호 및 센싱 신호가 안정적으로 출력될 수 있고, 게이트 구동 회로 블록 내의 누설 전류나 노이즈 등이 감소될 수 있다.
또한, 복수의 게이트 구동 회로 블록(210_1, 210_2, 210_3, ... 210_(n/2)) 각각의 캐리 출력 단자(CR)를 통해 출력되는 캐리 신호가 스캔 클록 신호와 센싱 클록 신호와 다른 별도의 캐리 클록 신호에 동기되어 출력되고, 캐리 클록 입력 단자(CRCT)에 입력되는 캐리 클록 신호가 제1 입력 단자(IN1)에 입력되는 신호의 전압의 부트스트랩에 관여하지 않도록 구성됨에 따라 캐리 신호가 안정적으로 출력되고, 캐리 신호에 의해 종속적으로 연결되는 복수의 게이트 구동 회로 블록(210_1, 210_2, 210_3, ... 210_(n/2))이 안정적으로 동작할 수 있다.
한편, 복수의 게이트 구동 회로 블록(210_1, 210_2, 210_3, ... 210_(n/2))의 스캔 신호 및 센싱 신호의 출력에 관여하는 스캔 클록 신호와 센싱 클록 신호를 출력 클록 신호라 할 때, 복수의 게이트 구동 회로 블록(210_1, 210_2, 210_3, ... 210_(n/2)) 각각의 스캔 신호 및 센싱 신호의 출력의 개수 NO는 수학식 1과 같이 게이트 구동부(200)의 동작에 이용되는 출력 클록 신호의 전체 개수 NG 및 캐리 클록 신호의 전체 개수 NC에 연동할 수 있다.
도 3 및 도 4에서 예시한 바와 같이, 복수의 게이트 구동 회로 블록(210_1, 210_2, 210_3, ... 210_(n/2)) 각각의 스캔 신호 및 센싱 신호의 출력의 개수 NO는 4이고, 출력 클록 신호의 전체 개수 NG는 12이고, 캐리 클록 신호의 전체 개수 NC는 3 이다. 이와 같이, 출력 클록 신호의 전체 개수 NG(=12)는 복수의 게이트 구동 회로 블록(210_1, 210_2, 210_3, ... 210_(n/2)) 각각의 스캔 신호 및 센싱 신호의 출력의 개수 NO(=4)와 캐리 클록 신호의 전체 개수 NC(=3)를 곱한 값에 대응될 수 있다.
종래에는 하나의 스캔 라인 당 하나의 게이트 구동 회로가 필요하였으나, 상술한 바와 같이, 본 발명의 실시예에 따른 복수의 게이트 구동 회로 블록(210_1, 210_2, 210_3, ... 210_(n/2)) 각각이 2개의 스캔 라인 및 2개의 센싱 라인에 대해 스캔 신호와 센싱 신호를 출력할 수 있으므로, 게이트 구동 회로 블록(210_1, 210_2, 210_3, ... 210_(n/2))의 개수가 종래에 비해 1/2로 줄어들 수 있다. 이에 따라, 주변 영역에서 복수의 게이트 구동 회로 블록(210_1, 210_2, 210_3, ... 210_(n/2))이 차지하는 영역을 줄일 수 있고, 표시 장치의 데드 스페이스를 줄일 수 있다.
이하, 도 5를 참조하여 본 발명의 일 실시예에 따른 게이트 구동 회로에 대하여 설명하고, 도 6을 참조하여 게이트 구동 회로를 포함하는 표시 장치의 구동 방법에 대하여 설명한다.
도 5은 본 발명의 일 실시예에 따른 게이트 구동 회로 블록을 나타내는 회로도이다.
도 5를 참조하면, 게이트 구동부(200)에 포함되는 복수의 게이트 구동 회로 블록 중에서 k 번째 게이트 구동 회로 블록(210_k)을 나타낸다. 여기서, 1 < k ≤ n/2 이다.
게이트 구동 회로 블록(210_k)은 제1 스캔 신호 출력부(211), 제1 센싱 신호 출력부(212), 제2 스캔 신호 출력부(213), 제2 센싱 신호 출력부(214), 캐리 신호 출력부(215), 풀업 제어부(216), 풀다운 제어부(217), 제어 노드 안정화부(218), 온 전압 제공부(219) 및 리셋부(220)를 포함한다.
제1 스캔 신호 출력부(211)는 제1 풀업 트랜지스터(M1), 제1 풀다운 트랜지스터(M6) 및 제1 커패시터(C1)를 포함한다. 제1 풀업 트랜지스터(M1)는 제1 제어 노드(Q)에 연결되어 있는 게이트 전극, 제1 스캔 클록 입력 단자(SCCT1)에 연결되어 있는 제1 전극 및 제1 스캔 출력 단자(SC1)에 연결되어 있는 제2 전극을 포함한다. 제1 풀다운 트랜지스터(M6)는 제2 제어 노드(Qb)에 연결되어 있는 게이트 전극, 제1 오프 전압 단자(VST1)에 연결되어 있는 제1 전극 및 제1 스캔 출력 단자(SC1)에 연결되어 있는 제2 전극을 포함한다. 제1 커패시터(C1)는 제1 제어 노드(Q)에 연결되어 있는 제1 전극 및 제1 스캔 출력 단자(SC1)에 연결되어 있는 제2 전극을 포함한다.
제1 스캔 신호 출력부(211)는 제1 입력 단자(IN1)에 입력되는 신호에 의해 제1 제어 노드(Q)가 온 전압으로 충전될 때 제1 스캔 클록 입력 단자(SCCT1)에 입력되는 스캔 클록 신호에 동기하여 제1 스캔 출력 단자(SC1)를 통해 스캔 클록 신호를 스캔 신호로서 출력한다. 이때, 제1 커패시터(C1)에 의해 제1 제어 노드(Q)의 전압이 부트스트랩될 수 있다.
제1 센싱 신호 출력부(212)는 제2 풀업 트랜지스터(M2), 제2 풀다운 트랜지스터(M7) 및 제2 커패시터(C2)를 포함한다. 제2 풀업 트랜지스터(M2)는 제1 제어 노드(Q)에 연결되어 있는 게이트 전극, 제1 센싱 클록 입력 단자(SSCT1)에 연결되어 있는 제1 전극 및 제1 센싱 출력 단자(SS1)에 연결되어 있는 제2 전극을 포함한다. 제2 풀다운 트랜지스터(M7)는 제2 제어 노드(Qb)에 연결되어 있는 게이트 전극, 제1 오프 전압 단자(VST1)에 연결되어 있는 제1 전극 및 제1 센싱 출력 단자(SS1)에 연결되어 있는 제2 전극을 포함한다. 제2 커패시터(C2)는 제1 제어 노드(Q)에 연결되어 있는 제1 전극 및 제1 센싱 출력 단자(SS1)에 연결되어 있는 제2 전극을 포함한다.
제1 센싱 신호 출력부(212)는 제1 입력 단자(IN1)에 입력되는 신호에 의해 제1 제어 노드(Q)가 온 전압으로 충전될 때 제1 센싱 클록 입력 단자(SSCT1)에 입력되는 센싱 클록 신호에 동기하여 제1 센싱 출력 단자(SS1)를 통해 센싱 클록 신호를 센싱 신호로서 출력한다. 이때, 제2 커패시터(C2)에 의해 제1 제어 노드(Q)의 전압이 부트스트랩될 수 있다.
제2 스캔 신호 출력부(213)는 제3 풀업 트랜지스터(M3), 제3 풀다운 트랜지스터(M8) 및 제3 커패시터(C3)를 포함한다. 제3 풀업 트랜지스터(M3)는 제1 제어 노드(Q)에 연결되어 있는 게이트 전극, 제2 스캔 클록 입력 단자(SCCT2)에 연결되어 있는 제1 전극 및 제2 스캔 출력 단자(SC2)에 연결되어 있는 제2 전극을 포함한다. 제3 풀다운 트랜지스터(M8)는 제2 제어 노드(Qb)에 연결되어 있는 게이트 전극, 제1 오프 전압 단자(VST1)에 연결되어 있는 제1 전극 및 제2 스캔 출력 단자(SC2)에 연결되어 있는 제2 전극을 포함한다. 제3 커패시터(C3)는 제1 제어 노드(Q)에 연결되어 있는 제1 전극 및 제2 스캔 출력 단자(SC2)에 연결되어 있는 제2 전극을 포함한다.
제2 스캔 신호 출력부(213)는 제1 입력 단자(IN1)에 입력되는 신호에 의해 제1 제어 노드(Q)가 온 전압으로 충전될 때 제2 스캔 클록 입력 단자(SCCT2)에 입력되는 스캔 클록 신호에 동기하여 제2 스캔 출력 단자(SC2)를 통해 스캔 클록 신호를 스캔 신호로서 출력한다. 이때, 제3 커패시터(C3)에 의해 제1 제어 노드(Q)의 전압이 부트스트랩될 수 있다.
제2 센싱 신호 출력부(214)는 제4 풀업 트랜지스터(M4), 제4 풀다운 트랜지스터(M9) 및 제4 커패시터(C4)를 포함한다. 제4 풀업 트랜지스터(M4)는 제1 제어 노드(Q)에 연결되어 있는 게이트 전극, 제2 센싱 클록 입력 단자(SSCT2)에 연결되어 있는 제1 전극 및 제2 센싱 출력 단자(SS2)에 연결되어 있는 제2 전극을 포함한다. 제4 풀다운 트랜지스터(M9)는 제2 제어 노드(Qb)에 연결되어 있는 게이트 전극, 제1 오프 전압 단자(VST1)에 연결되어 있는 제1 전극 및 제2 센싱 출력 단자(SS2)에 연결되어 있는 제2 전극을 포함한다. 제4 커패시터(C4)는 제1 제어 노드(Q)에 연결되어 있는 제1 전극 및 제2 센싱 출력 단자(SS2)에 연결되어 있는 제2 전극을 포함한다.
제2 센싱 신호 출력부(214)는 제1 입력 단자(IN1)에 입력되는 신호에 의해 제1 제어 노드(Q)가 온 전압으로 충전될 때 제2 센싱 클록 입력 단자(SSCT2)에 입력되는 센싱 클록 신호에 동기하여 제2 센싱 출력 단자(SS2)를 통해 센싱 클록 신호를 센싱 신호로서 출력한다. 이때, 제4 커패시터(C4)에 의해 제1 제어 노드(Q)의 전압이 부트스트랩될 수 있다.
캐리 신호 출력부(215)는 제5 풀업 트랜지스터(M5) 및 제5 풀다운 트랜지스터(M10)를 포함한다. 제5 풀업 트랜지스터(M5)는 제1 제어 노드(Q)에 연결되어 있는 게이트 전극, 캐리 클록 입력 단자(CRCT)에 연결되어 있는 제1 전극 및 캐리 출력 단자(CR)에 연결되어 있는 제2 전극을 포함한다. 제5 풀다운 트랜지스터(M10)는 제2 제어 노드(Qb)에 연결되어 있는 게이트 전극, 제2 오프 전압 단자(VST2)에 연결되어 있는 제1 전극 및 캐리 출력 단자(CR)에 연결되어 있는 제2 전극을 포함한다.
캐리 신호 출력부(215)는 제1 입력 단자(IN1)에 입력되는 신호에 의해 제1 제어 노드(Q)가 온 전압으로 충전될 때 캐리 클록 입력 단자(CRCT)에 입력되는 캐리 클록 신호에 동기하여 캐리 출력 단자(CR)를 통해 캐리 클록 신호를 캐리 신호로서 출력한다.
풀업 제어부(216)는 제1 입력 제어 트랜지스터(M11)를 포함한다. 제1 입력 제어 트랜지스터(M11)는 제1 입력 단자(IN1)에 연결되어 있는 게이트 전극, 제1 입력 단자(IN1)에 연결되어 있는 제1 전극 및 제1 제어 노드(Q)에 연결되어 있는 제2 전극을 포함한다. 풀업 제어부(216)는 제1 입력 단자(IN1)에 입력되는 온 전압의 신호(전단의 캐리 신호)를 제1 제어 노드(Q)에 전달한다.
풀다운 제어부(217)는 제2 입력 제어 트랜지스터(M12)를 포함한다. 제2 입력 제어 트랜지스터(M12)는 제2 입력 단자(IN2)에 연결되어 있는 게이트 전극, 제2 오프 전압 단자(VST2)에 연결되어 있는 제1 전극 및 제1 제어 노드(Q)에 연결되어 있는 제2 전극을 포함한다. 풀다운 제어부(217)는 제2 입력 단자(IN2)에 입력되는 온 전압의 신호(다다음단의 캐리 신호)에 대응하여 제2 오프 전압 단자(VST2)에 인가되는 제2 오프 전압(VSS2)을 제1 제어 노드(Q)에 전달한다.
제어 노드 안정화부(218)는 제1 안정화 트랜지스터(M13), 제2 안정화 트랜지스터(M14) 및 제3 안정화 트랜지스터(M15)를 포함한다. 제1 안정화 트랜지스터(M13)는 제1 입력 단자(IN1)에 연결되어 있는 게이트 전극, 제2 오프 전압 단자(VST2)에 연결되어 있는 제1 전극 및 제2 제어 노드(Qb)에 연결되어 있는 제2 전극을 포함한다. 제1 안정화 트랜지스터(M13)는 제1 입력 단자(IN1)에 입력되는 온 전압의 신호에 대응하여 제2 오프 전압 단자(VST2)에 인가되는 제2 오프 전압(VSS2)을 제2 제어 노드(Qb)에 전달한다. 제2 안정화 트랜지스터(M14)는 제1 제어 노드(Q)에 연결되어 있는 게이트 전극, 제2 오프 전압 단자(VST2)에 연결되어 있는 제1 전극 및 제2 제어 노드(Qb)에 연결되어 있는 제2 전극을 포함한다. 제2 안정화 트랜지스터(M14)는 제1 제어 노드(Q)의 전압에 대응하여 제2 오프 전압 단자(VST2)에 인가되는 제2 오프 전압(VSS2)을 제2 제어 노드(Qb)에 전달한다. 제3 안정화 트랜지스터(M15)는 제2 제어 노드(Qb)에 연결되어 있는 게이트 전극, 제2 오프 전압 단자(VST2)에 연결되어 있는 제1 전극 및 제1 제어 노드(Q)에 연결되어 있는 제2 전극을 포함한다. 제3 안정화 트랜지스터(M15)는 제2 제어 노드(Qb)의 전압에 대응하여 제2 오프 전압 단자(VST2)에 인가되는 제2 오프 전압(VSS2)을 제1 제어 노드(Q)에 전달한다.
온 전압 제공부(219)는 온 전압 트랜지스터(M16)를 포함한다. 온 전압 트랜지스터(M16)는 온 전압 단자(VDT)에 연결되어 있는 게이트 전극, 온 전압 단자(VDT)에 연결되어 있는 제1 전극 및 제2 제어 노드(Qb)에 연결되어 있는 제2 전극을 포함한다. 온 전압 제공부(219)는 다이오드 연결된 온 전압 트랜지스터(M16)를 통해 온 전압 단자(VDT)에 인가되는 온 전압(VDD)을 제2 제어 노드(Qb)에 제공한다.
리셋부(220)는 리셋 트랜지스터(M17)를 포함한다. 리셋 트랜지스터(M17)는 리셋 단자(RST)에 연결되어 있는 게이트 전극, 제2 오프 전압 단자(VST2)에 연결되어 있는 제1 전극 및 제1 제어 노드(Q)에 연결되어 있는 제2 전극을 포함한다. 리셋부(220)는 리셋 단자(RST)에 인가되는 온 전압의 리셋 신호(VRST)에 대응하여 제1 제어 노드(Q)를 제2 오프 전압(VSS2)으로 리셋한다.
제1 오프 전압 단자(VST1)에 인가되는 제1 오프 전압(VSS1)은 제1 스캔 출력 단자(SC1), 제1 센싱 출력 단자(SS1), 제2 스캔 출력 단자(SC2) 및 제2 센싱 출력 단자(SS2)에 전달되어 스캔 신호 및 센싱 신호의 오프 전압이 된다. 제2 오프 전압 단자(VST2)에 인가되는 제2 오프 전압(VSS2)는 제5 풀다운 트랜지스터(M10)를 통해 캐리 출력 단자(CR)에 전달되어 캐리 신호의 오프 전압이 된다. 그리고 제2 오프 전압(VSS2)은 제1 제어 노드(Q)와 제2 제어 노드(Qb)를 오프 전압으로 리셋하는데 사용될 수 있다. 스캔 신호와 센싱 신호의 출력에 사용되는 제1 오프 전압(VSS1)과 제1 및 제2 제어 노드(Q, Qb)의 리셋에 사용되는 제2 오프 전압(VSS2)을 분리함으로써 스캔 신호와 센싱 신호가 안정적으로 출력되도록 할 수 있다.
제1 스캔 신호 출력부(211), 제1 센싱 신호 출력부(212), 제2 스캔 신호 출력부(213), 제2 센싱 신호 출력부(214) 및 캐리 신호 출력부(215)를 제외하고, 풀업 제어부(216), 풀다운 제어부(217), 제어 노드 안정화부(218), 온 전압 제공부(219) 및 리셋부(220)는 2개의 스캔 신호와 2개의 센싱 신호의 출력을 위해 공용으로 사용된다. 이에 따라, 하나의 스캔 라인 당 하나의 게이트 구동 회로를 형성하는 경우에 비하여 게이트 구동 회로의 개수 및 면적을 줄일 수 있고, 표시 장치의 데드 스페이스를 줄일 수 있다.
이상에서, 게이트 구동 회로 블록(210_k)에 포함되는 복수의 트랜지스터(M1 내지 M17)은 n-채널 전계 효과 트랜지스터일 수 있다. 실시예에 따라, 복수의 트랜지스터(M1 내지 M17) 중 적어도 하나는 n-채널 전계 효과 트랜지스터일 수 있다. 이하, 복수의 트랜지스터(M1 내지 M17)가 n-채널 전계 효과 트랜지스터인 것으로 예를 들어 설명한다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 구동 방법을 나타내는 타이밍도이다. 도 5의 게이트 구동 회로 블록(210_k)이 3의 배수+2 번째에 위치하는 경우를 예로 들어 설명한다.
도 5 및 6을 참조하면, 3의 배수+2 번째에 위치하는 게이트 구동 회로 블록(210_k)에는 제2 캐리 클록 신호(CRCK2), 제3 스캔 클록 신호(SCCK3), 제4 스캔 클록 신호(SCCK4), 제3 센싱 클록 신호(SSCK3) 및 제4 센싱 클록 신호(SSCK4)가 입력된다.
제1 기간(t1) 동안, 게이트 구동 회로 블록(210_k)의 제1 입력단(IN1)에는 제1 캐리 클록 신호(CRCK1)에 동기하여 출력되는 전단의 게이트 구동 회로 블록에서 출력되는 하이 레벨 전압의 캐리 신호가 입력된다. 전단의 캐리 신호에 의해 제1 제어 노드의 전압(Q[k])이 하이 레벨 전압으로 선충전(pre-charging)되고, 제1 제어 노드의 전압(Q[k])에 의해 제1 내지 제5 풀업 트랜지스터(M1, M2, M3, M4, M5)가 턴 온된다. 이때, 제1 안정화 트랜지스터(M13) 및 제2 안정화 트랜지스터(M14)를 통해 제2 오프 전압(VSS2)이 제2 제어 노드(Qb)에 전달되어 제2 제어 노드의 전압(Qb[k])이 제2 오프 전압(VSS2)이 된다.
제2 기간(t2) 동안, 제2 캐리 클록 신호(CRCK2), 제3 스캔 클록 신호(SCCK3) 및 제3 센싱 클록 신호(SSCK3)가 하이 레벨 전압으로 인가된다. 제3 스캔 클록 신호(SCCK3)와 제3 센싱 클록 신호(SSCK3)가 로우 레벨 전압에서 하이 레벨 전압으로 변동될 때, 제1 커패시터(C1) 및 제2 커패시터(C2)에 의해 제1 제어 노드(Q)의 전압이 부트스트랩된다. 제3 스캔 클록 신호(SCCK3)가 (2k-1) 번째 스캔 라인의 스캔 신호(SC[2k-1])로서 제1 스캔 출력 단자(SC1)를 통해 출력된다. 제3 센싱 클록 신호(SSCK3)가 (2k-1) 번째 센싱 라인의 센싱 신호(SS[2k-1])로서 제1 센싱 출력 단자(SS1)를 통해 출력된다. 그리고 제2 캐리 클록 신호(CRCK2)가 캐리 신호(CR[k])로서 캐리 출력 단자(CR)를 통해 출력된다.
제3 기간(t3) 동안, 제4 스캔 클록 신호(SCCK4) 및 제4 센싱 클록 신호(SSCK4)가 하이 레벨 전압으로 인가된다. 제3 기간(t3)은 제2 기간(t2)과 일부 중첩될 수 있다. 예를 들어, 제3 기간(t3)은 제3 기간(t3)의 1/2 만큼 제2 기간(t2)과 중첩할 수 있다. 제4 스캔 클록 신호(SCCK4)가 2k 번째 스캔 라인의 스캔 신호(SC[2k])로서 제2 스캔 출력 단자(SC2)를 통해 출력된다. 제4 센싱 클록 신호(SSCK4)가 2k 번째 센싱 라인의 센싱 신호(SS[2k])로서 제2 센싱 출력 단자(SS2)를 통해 출력된다. 제4 스캔 클록 신호(SCCK4)와 제4 센싱 클록 신호(SSCK4)가 로우 레벨 전압에서 하이 레벨 전압으로 변동될 때, 제3 커패시터(C3) 및 제4 커패시터(C4)에 의해 제1 제어 노드(Q)의 전압이 한번 더 부트스트랩된다. 제1 제어 노드(Q)의 전압은 제2 기간(t2)과 제3 기간(t3)이 중첩하는 기간 동안 가장 높아질 수 있다. 제1 제어 노드(Q)의 전압이 이중으로 부트스트랩됨에 따라 게이트 구동 회로 블록(210_k)의 노이즈 내성이 더욱 향상될 수 있다. 또한, 제1 제어 노드(Q)의 전압이 이중으로 부트스트랩됨에 따라, 스캔 신호와 센싱 신호의 출력을 위한 커패시터들(C1, C2, C3, C4)의 크기를 줄이더라도 제1 제어 노드(Q)의 전압을 원하는 레벨까지 올릴 수 있으므로, 커패시터들(C1, C2, C3, C4)의 크기가 작게 형성될 수 있다.
한편, 캐리 클록 입력 단자(CRCT)에 입력되는 제2 캐리 클록 신호(CRCK2)는 제2 기간(t2) 및 제3 기간(t3)에서 제1 제어 노드(Q)의 전압이 이중으로 부트스트랩되는 시간 동안 하이 레벨 전압으로 인가될 수 있다. 다시 말해, 캐리 클록 신호들(CRCK1, CRCK2, CRCK3) 각각은 2개의 서로 다른 스캔 라인(또는 화소행)에 대응하는 스캔 신호가 출력되는 동안 하이 레벨 전압으로 인가되도록 그 주기가 조절될 수 있다.
제2 기간(t2)이 종료될 때 제3 스캔 클록 신호(SCCK3)와 제3 센싱 클록 신호(SSCK3)가 로우 레벨 전압으로 변동되고, 제3 기간(t3)이 종료될 때 제4 스캔 클록 신호(SCCK4)와 제4 센싱 클록 신호(SSCK4)가 로우 레벨 전압으로 변동됨에 따라 제1 제어 노드(Q)의 전압이 점차 낮아진다.
이후, 제4 기간(t4)에 다다음단의 게이트 구동 회로 블록의 하이 레벨의 캐리 신호(CR[k+2])가 제2 입력 단자(IN2)에 입력된다. 제2 입력 단자(IN2)에 입력된 캐리 신호(CR[k+2])에 의해 제2 입력 제어 트랜지스터(M12)가 턴 온되고, 제1 제어 노드(Q)가 제2 오프 전압(VSS2)으로 리셋된다. 제1 제어 노드(Q)가 제2 오프 전압(VSS2)으로 리셋됨에 따라 제1 내지 제5 풀업 트랜지스터(M1, M2, M3, M4, M5)가 턴 오프된다. 제1 제어 노드(Q)의 전압에 대응하여 제2 안정화 트랜지스터(M14)가 턴 오프되고, 제2 제어 노드(Qb)는 온 전압 트랜지스터(M16)를 통해 제공되는 온 전압(VDD)으로 리셋된다. 제2 제어 노드(Qb)가 온 전압(VDD)으로 리셋됨에 따라 제1 내지 제5 풀다운 트랜지스터(M6, M7, M8, M9, M10)는 턴 온된다. 이때, 제2 제어 노드(Qb)가 온 전압(VDD)에 대응하여 제3 안정화 트랜지스터(M15)가 턴 온되고, 제1 제어 노드(Q)의 전압이 제2 오프 전압(VSS2)으로 유지되도록 한다. 이와 같이, 다다음단의 게이트 구동 회로 블록의 하이 레벨의 캐리 신호(CR[k+2])가 제2 입력 단자(IN2)에 입력됨에 따라, 제1 제어 노드(Q)가 제2 오프 전압(VSS2)으로 리셋되고, 제2 제어 노드(Qb)가 온 전압(VDD)으로 리셋될 수 있다.
한편, 도 6에서는 리셋 단자(RST)에 입력되는 리셋 신호(VRST)에 대하여 예시하지 않았으나, 리셋 신호(VRST)는 복수의 게이트 구동 회로 블록에 동시에 입력되는 신호이므로, 리셋 신호(VRST)가 하이 레벨 전압으로 인가되면 동시에 복수의 게이트 구동 회로 블록의 제1 제어 노드(Q)와 제2 제어 노드(Qb)가 제2 오프 전압(VSS2)과 온 전압(VDD)으로 리셋될 수 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 신호 제어부
200: 게이트 구동부
300: 데이터 구동부
400: 보상 회로부
600: 표시부

Claims (20)

  1. 복수의 화소;
    상기 복수의 화소에 연결된 복수의 스캔 라인에 스캔 신호를 인가하는 게이트 구동부; 및
    상기 복수의 화소에 연결된 복수의 데이터 라인에 데이터 전압을 인가하는 데이터 구동부를 포함하고,
    상기 게이트 구동부는 복수의 게이트 구동 회로 블록을 포함하고,
    상기 복수의 게이트 구동 회로 블록 각각은,
    제1 입력 단자를 통해 제1 제어 노드에 인가되는 신호 및 캐리 클록 입력 단자에 입력되는 캐리 클록 신호에 동기하여 다음단의 게이트 구동 회로 블록의 제1 입력 단자로 전달되는 캐리 신호를 출력하고,
    상기 제1 제어 노드에 인가되는 신호 및 제1 스캔 클록 입력 단자에 입력되는 스캔 클록 신호에 동기하여 제1 스캔 라인에 스캔 신호를 출력하고,
    상기 제1 제어 노드에 인가되는 신호 및 제2 스캔 클록 입력 단자에 입력되는 스캔 클록 신호에 동기하여 제2 스캔 라인에 스캔 신호를 출력하도록 구성되며,
    상기 캐리 클록 신호의 전압 레벨은 상기 제1 스캔 클록 입력 단자에 입력되는 스캔 클록 신호의 전압 레벨 및 상기 제2 스캔 클록 입력 단자에 입력되는 스캔 클록 신호의 전압 레벨과 서로 다른 표시 장치.
  2. 삭제
  3. 복수의 화소;
    상기 복수의 화소에 연결된 복수의 스캔 라인에 스캔 신호를 인가하는 게이트 구동부; 및
    상기 복수의 화소에 연결된 복수의 데이터 라인에 데이터 전압을 인가하는 데이터 구동부를 포함하고,
    상기 게이트 구동부는 복수의 게이트 구동 회로 블록을 포함하고,
    상기 복수의 게이트 구동 회로 블록 각각은,
    제1 입력 단자를 통해 제1 제어 노드에 인가되는 신호 및 캐리 클록 입력 단자에 입력되는 캐리 클록 신호에 동기하여 다음단의 게이트 구동 회로 블록의 제1 입력 단자로 전달되는 캐리 신호를 출력하고,
    상기 제1 제어 노드에 인가되는 신호 및 제1 스캔 클록 입력 단자에 입력되는 스캔 클록 신호에 동기하여 제1 스캔 라인에 스캔 신호를 출력하고,
    상기 제1 제어 노드에 인가되는 신호 및 제2 스캔 클록 입력 단자에 입력되는 스캔 클록 신호에 동기하여 제2 스캔 라인에 스캔 신호를 출력하도록 구성되며,
    상기 복수의 게이트 구동 회로 블록 각각은,
    상기 제1 입력 단자를 통해 상기 제1 제어 노드에 인가된 신호의 전압을 상기 제1 스캔 클록 입력 단자에 입력되는 스캔 클록 신호를 이용하여 부트스트랩한 후 상기 제2 스캔 클록 입력 단자에 입력되는 스캔 클록 신호를 이용하여 부트스트랩하도록 구성되는 표시 장치.
  4. 제3 항에 있어서,
    상기 복수의 게이트 구동 회로 블록 각각은,
    상기 캐리 클록 신호로 상기 제1 제어 노드의 전압을 부트스트랩하지 않고 상기 캐리 클록 신호를 상기 캐리 신호로서 출력하도록 구성되는 표시 장치.
  5. 제4 항에 있어서,
    상기 캐리 클록 신호는 제1 노드의 전압이 부트스트랩되는 시간 동안 온 전압으로 인가되는 표시 장치.
  6. 삭제
  7. 복수의 화소;
    상기 복수의 화소에 연결된 복수의 스캔 라인에 스캔 신호를 인가하는 게이트 구동부; 및
    상기 복수의 화소에 연결된 복수의 데이터 라인에 데이터 전압을 인가하는 데이터 구동부를 포함하고,
    상기 게이트 구동부는 복수의 게이트 구동 회로 블록을 포함하고,
    상기 복수의 게이트 구동 회로 블록 각각은,
    제1 입력 단자를 통해 제1 제어 노드에 인가되는 신호 및 캐리 클록 입력 단자에 입력되는 캐리 클록 신호에 동기하여 다음단의 게이트 구동 회로 블록의 제1 입력 단자로 전달되는 캐리 신호를 출력하고,
    상기 제1 제어 노드에 인가되는 신호 및 제1 스캔 클록 입력 단자에 입력되는 스캔 클록 신호에 동기하여 제1 스캔 라인에 스캔 신호를 출력하고,
    상기 제1 제어 노드에 인가되는 신호 및 제2 스캔 클록 입력 단자에 입력되는 스캔 클록 신호에 동기하여 제2 스캔 라인에 스캔 신호를 출력하도록 구성되며,
    상기 게이트 구동부는 상기 복수의 화소에 연결된 센싱 라인에 상기 복수의 화소에 흐르는 전류를 측정하기 위한 센싱 신호를 인가하고,
    상기 복수의 게이트 구동 회로 블록 각각은,
    제1 센싱 클록 입력 단자에 입력되는 센싱 클록 신호에 동기하여 제1 센싱 라인에 센싱 신호를 출력하고,
    제2 센싱 클록 입력 단자에 입력되는 센싱 클록 신호에 동기하여 제2 센싱 라인에 센싱 신호를 출력하도록 구성되고,
    상기 복수의 게이트 구동 회로 블록 각각은,
    상기 제1 입력 단자를 통해 상기 제1 제어 노드에 인가된 신호의 전압을 상기 제1 센싱 클록 입력 단자에 입력되는 센싱 클록 신호를 이용하여 부트스트랩한 후 상기 제2 센싱 클록 입력 단자에 입력되는 센싱 클록 신호를 이용하여 부트스트랩하도록 구성되는 표시 장치.
  8. 복수의 화소;
    상기 복수의 화소에 연결된 복수의 스캔 라인에 스캔 신호를 인가하는 게이트 구동부; 및
    상기 복수의 화소에 연결된 복수의 데이터 라인에 데이터 전압을 인가하는 데이터 구동부를 포함하고,
    상기 게이트 구동부는 복수의 게이트 구동 회로 블록을 포함하고,
    상기 복수의 게이트 구동 회로 블록 각각은,
    제1 입력 단자를 통해 제1 제어 노드에 인가되는 신호 및 캐리 클록 입력 단자에 입력되는 캐리 클록 신호에 동기하여 다음단의 게이트 구동 회로 블록의 제1 입력 단자로 전달되는 캐리 신호를 출력하고,
    상기 제1 제어 노드에 인가되는 신호 및 제1 스캔 클록 입력 단자에 입력되는 스캔 클록 신호에 동기하여 제1 스캔 라인에 스캔 신호를 출력하고,
    상기 제1 제어 노드에 인가되는 신호 및 제2 스캔 클록 입력 단자에 입력되는 스캔 클록 신호에 동기하여 제2 스캔 라인에 스캔 신호를 출력하도록 구성되며,
    상기 게이트 구동부는 상기 복수의 화소에 연결된 센싱 라인에 상기 복수의 화소에 흐르는 전류를 측정하기 위한 센싱 신호를 인가하고,
    상기 복수의 게이트 구동 회로 블록 각각은,
    제1 센싱 클록 입력 단자에 입력되는 센싱 클록 신호에 동기하여 제1 센싱 라인에 센싱 신호를 출력하고,
    제2 센싱 클록 입력 단자에 입력되는 센싱 클록 신호에 동기하여 제2 센싱 라인에 센싱 신호를 출력하도록 구성되고,
    상기 게이트 구동부의 동작에 이용되는 스캔 클록 신호와 센싱 클록 신호의 전체 개수는 상기 복수의 게이트 구동 회로 블록 각각이 출력하는 스캔 신호 및 센싱 신호의 개수와 상기 게이트 구동부의 동작에 이용되는 캐리 클록 신호의 전체 개수를 곱한 값에 대응하는 표시 장치.
  9. 복수의 화소;
    상기 복수의 화소에 연결된 복수의 스캔 라인에 스캔 신호를 인가하는 게이트 구동부; 및
    상기 복수의 화소에 연결된 복수의 데이터 라인에 데이터 전압을 인가하는 데이터 구동부를 포함하고,
    상기 게이트 구동부는 복수의 게이트 구동 회로 블록을 포함하고,
    상기 복수의 게이트 구동 회로 블록 각각은,
    제1 입력 단자를 통해 제1 제어 노드에 인가되는 신호 및 캐리 클록 입력 단자에 입력되는 캐리 클록 신호에 동기하여 다음단의 게이트 구동 회로 블록의 제1 입력 단자로 전달되는 캐리 신호를 출력하고,
    상기 제1 제어 노드에 인가되는 신호 및 제1 스캔 클록 입력 단자에 입력되는 스캔 클록 신호에 동기하여 제1 스캔 라인에 스캔 신호를 출력하고,
    상기 제1 제어 노드에 인가되는 신호 및 제2 스캔 클록 입력 단자에 입력되는 스캔 클록 신호에 동기하여 제2 스캔 라인에 스캔 신호를 출력하도록 구성되며,
    상기 복수의 게이트 구동 회로 블록의 개수는 상기 복수의 스캔 라인의 개수의 1/2인 표시 장치.
  10. 제1 입력 단자를 통해 제1 제어 노드에 인가되는 신호 및 캐리 클록 입력 단자에 입력되는 캐리 클록 신호에 동기하여 다음단의 게이트 구동 회로의 제1 입력 단자로 전달되는 캐리 신호를 출력하는 캐리 신호 출력부;
    상기 제1 제어 노드에 인가되는 신호 및 제1 스캔 클록 입력 단자에 입력되는 스캔 클록 신호에 동기하여 제1 스캔 라인에 스캔 신호를 출력하는 제1 스캔 신호 출력부; 및
    상기 제1 제어 노드에 인가되는 신호 및 제2 스캔 클록 입력 단자에 입력되는 스캔 클록 신호에 동기하여 제2 스캔 라인에 스캔 신호를 출력하는 제2 스캔 신호 출력부를 포함하며,
    상기 제1 스캔 신호 출력부는,
    상기 제1 제어 노드에 연결된 게이트 전극, 상기 제1 스캔 클록 입력 단자에 연결된 제1 전극 및 상기 제1 스캔 라인에 연결된 제1 스캔 출력 단자에 연결된 제2 전극을 포함하는 제1 풀업 트랜지스터; 및
    상기 제1 제어 노드에 연결된 제1 전극 및 상기 제1 스캔 출력 단자에 연결된 제2 전극을 포함하는 제1 커패시터를 포함하는 게이트 구동 회로.
  11. 삭제
  12. 제10 항에 있어서,
    상기 제2 스캔 신호 출력부는,
    상기 제1 제어 노드에 연결된 게이트 전극, 상기 제2 스캔 클록 입력 단자에 연결된 제1 전극 및 상기 제2 스캔 라인에 연결된 제2 스캔 출력 단자에 연결된 제2 전극을 포함하는 제3 풀업 트랜지스터; 및
    상기 제1 제어 노드에 연결된 제1 전극 및 상기 제2 스캔 출력 단자에 연결된 제2 전극을 포함하는 제3 커패시터를 포함하는 게이트 구동 회로.
  13. 제12 항에 있어서,
    상기 캐리 신호 출력부는,
    상기 제1 제어 노드에 연결된 게이트 전극, 상기 캐리 클록 입력 단자에 연결된 제1 전극 및 상기 다음단의 게이트 구동 회로의 제1 입력 단자에 연결된 캐리 출력 단자에 연결되는 제2 전극을 포함하는 제5 풀업 트랜지스터를 포함하는 게이트 구동 회로.
  14. 삭제
  15. 제1 입력 단자를 통해 제1 제어 노드에 인가되는 신호 및 캐리 클록 입력 단자에 입력되는 캐리 클록 신호에 동기하여 다음단의 게이트 구동 회로의 제1 입력 단자로 전달되는 캐리 신호를 출력하는 캐리 신호 출력부;
    상기 제1 제어 노드에 인가되는 신호 및 제1 스캔 클록 입력 단자에 입력되는 스캔 클록 신호에 동기하여 제1 스캔 라인에 스캔 신호를 출력하는 제1 스캔 신호 출력부;
    상기 제1 제어 노드에 인가되는 신호 및 제2 스캔 클록 입력 단자에 입력되는 스캔 클록 신호에 동기하여 제2 스캔 라인에 스캔 신호를 출력하는 제2 스캔 신호 출력부;
    상기 제1 제어 노드에 인가되는 신호 및 제1 센싱 클록 입력 단자에 입력되는 센싱 클록 신호에 동기하여 제1 센싱 라인에 센싱 신호를 출력하는 제1 센싱 신호 출력부; 및
    상기 제1 제어 노드에 인가되는 신호 및 제2 센싱 클록 입력 단자에 입력되는 센싱 클록 신호에 동기하여 제2 센싱 라인에 센싱 신호를 출력하는 제2 센싱 신호 출력부를 포함하며,
    상기 제1 센싱 신호 출력부는,
    상기 제1 제어 노드에 연결된 게이트 전극, 상기 제1 센싱 클록 입력 단자에 연결된 제1 전극 및 상기 제1 센싱 라인에 연결된 제1 센싱 출력 단자에 연결된 제2 전극을 포함하는 제2 풀업 트랜지스터; 및
    상기 제1 제어 노드에 연결된 제1 전극 및 상기 제1 센싱 출력 단자에 연결된 제2 전극을 포함하는 제2 커패시터를 포함하는 게이트 구동 회로.
  16. 제15 항에 있어서,
    상기 제2 센싱 신호 출력부는,
    상기 제1 제어 노드에 연결된 게이트 전극, 상기 제2 센싱 클록 입력 단자에 연결된 제1 전극 및 상기 제2 센싱 라인에 연결된 제2 센싱 출력 단자에 연결된 제2 전극을 포함하는 제4 풀업 트랜지스터; 및
    상기 제1 제어 노드에 연결된 제1 전극 및 상기 제2 센싱 출력 단자에 연결된 제2 전극을 포함하는 제4 커패시터를 포함하는 게이트 구동 회로.
  17. 복수의 화소에 연결된 복수의 스캔 라인에 스캔 신호를 인가하는 게이트 구동부를 포함하고, 상기 게이트 구동부는 복수의 게이트 구동 회로 블록을 포함하는 표시 장치의 구동 방법에 있어서,
    전단의 게이트 구동 회로 블록에서 출력되는 캐리 신호가 제1 입력 단자를 통해 제1 제어 노드에 인가되어 상기 제1 제어 노드를 선충전하는 단계;
    상기 제1 제어 노드의 전압에 의해 캐리 클록 입력 단자에 입력되는 캐리 클록 신호에 동기하여 다음단의 게이트 구동 회로 블록의 제1 입력 단자로 전달되는 캐리 신호를 출력하는 단계;
    상기 제1 제어 노드의 전압에 의해 제1 스캔 클록 입력 단자에 입력되는 스캔 클록 신호에 동기하여 제1 스캔 라인에 스캔 신호를 출력하는 단계; 및
    상기 제1 제어 노드의 전압에 의해 제2 스캔 클록 입력 단자에 입력되는 스캔 클록 신호에 동기하여 제2 스캔 라인에 스캔 신호를 출력하는 단계를 포함하며,
    상기 제1 스캔 클록 입력 단자에 입력되는 스캔 클록 신호에 의해 상기 제1 제어 노드의 전압이 부트스트랩된 후 상기 제2 스캔 클록 입력 단자에 입력되는 스캔 클록 신호에 의해 상기 제1 제어 노드의 전압이 부트스트랩되는 표시 장치의 구동 방법.
  18. 삭제
  19. 제17 항에 있어서,
    상기 제1 스캔 라인에 스캔 신호를 출력하는 기간은 상기 제2 스캔 라인에 스캔 신호를 출력하는 기간과 일부 중첩하는 표시 장치의 구동 방법.
  20. 삭제
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