KR102655449B1 - 쇼트키 다이오드 및 이의 형성 방법 - Google Patents
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Abstract
쇼트키 다이오드가 개시된다. 상기 쇼트키 다이오드는 전면과 후면을 포함하는 기판, 상기 기판의 상기 전면 위에 형성되는 제1GaN 층, 상기 제1GaN 층 위에 형성되는 AlN 층, 상기 AlN 층 위에 형성되는 AlGaN 층, 상기 AlGaN 층 위에 형성되는 제2GaN 층, 상기 제1GaN 층, 상기 AlN 층, 상기 AlGaN 층, 및 상기 제2GaN 층에 구현된 제1리세션(recession) 안에 형성되는 애노드(anode), 상기 제2GaN 층 위에 형성되는 캐소드(cathode), 및 상기 기판의 후면에 형성된 제2리세션 위에 형성되는 메탈 층을 포함한다.
Description
본 발명은 쇼트키 다이오드 및 이의 형성 방법에 관한 것으로, 상세하게는 RF 소자에서 정류기로 사용하기 위한 쇼트키 다이오드 및 이의 형성 방법에 관한 것이다.
쇼트키 다이오드(Schottky diode)는 반도체와 금속을 접합시켜 형성된 반도체 다이오드이다. 쇼트키 다이오드는 쇼트키 배리어 다이오드(Schottky barrier diode), 또는 핫-캐리어 다이오드(hot-carrier diode)로 호칭될 수 있다. 쇼트키 다이오드는 전류를 한 방향으로만 흐르게 하여 교류를 직류로 변환하기 위한 정류기로 사용될 수 있다. 정류기로 사용되는 쇼트키 다이오드의 성능은 열에 굉장히 민감하다. 따라서 정류기로 사용하기 위해서는 쇼트키 다이오드의 방열이 매우 중요하다. 또한, 요구되는 정류 전력의 높아지고 있어 쇼트키 다이오드의 방열 기술 개발이 요구된다.
본 발명이 이루고자 하는 기술적인 과제는 RF 소자에서 정류기로 사용하기 위해 방열 기술이 구현된 쇼트키 다이오드 및 이의 형성 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 쇼트키 다이오드는 전면과 후면을 포함하는 기판, 상기 기판의 상기 전면 위에 형성되는 제1GaN 층, 상기 제1GaN 층 위에 형성되는 AlN 층, 상기 AlN 층 위에 형성되는 AlGaN 층, 상기 AlGaN 층 위에 형성되는 제2GaN 층, 상기 제1GaN 층, 상기 AlN 층, 상기 AlGaN 층, 및 상기 제2GaN 층에 구현된 제1리세션(recession) 안에 형성되는 애노드(anode), 상기 제2GaN 층 위에 형성되는 캐소드(cathode), 및 상기 기판의 후면에 형성된 제2리세션 위에 형성되는 메탈 층을 포함한다.
상기 제2리세션은 상기 제1GaN 층에는 형성되지 않는다.
상기 쇼트키 다이오드는 상기 애노드와 상기 제2GaN 층 사이에 형성된 절연층을 더 포함한다.
본 발명의 실시 예에 따른 쇼트키 다이오드의 형성 방법은 전면과 후면을 포함하는 기판의 상기 전면 위에 제1GaN 층을 형성하는 단계, 상기 제1GaN 층 위에 AlN 층을 형성하는 단계, 상기 AlN 층 위에 AlGaN 층을 형성하는 단계, 상기 AlGaN 층 위에 제2GaN 층을 형성하는 단계, 상기 제1GaN 층, 상기 AlN 층, 상기 AlGaN 층, 및 상기 제2GaN 층에 구현된 제1리세션(recession) 안에 애노드(anode)를 형성하는 단계, 상기 제2GaN 층 위에 캐소드(cathode)를 형성하는 단계, 상기 기판의 후면에 제2리세션을 형성하는 단계, 및 상기 제2리세션 위에 메탈 층을 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 쇼트키 다이오드 및 이의 형성 방법은 기판의 후면을 식각하고 식각부에 방열 메탈을 증착하여 기판의 두께를 최소화하면서도 방열 특성을 가질 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 쇼트키 다이오드의 단면도를 나타낸다.
도 2는 본 발명의 실시 예에 따른 웨이퍼 레벨의 쇼트키 다이오드의 단면도를 나타낸다.
도 3은 본 발명의 실시 예에 따른 쇼트키 다이오드의 형성 방법을 설명하기 위한 흐름도를 나타낸다.
도 4는 도 1에 도시된 캐소드(cathode)를 형성하기 위한 다이어그램을 나타낸다.
도 5는 도 4에 도시된 캐소드의 전류-전압 특성을 설명하기 위한 그래프를 나타낸다.
도 1은 본 발명의 실시 예에 따른 쇼트키 다이오드의 단면도를 나타낸다.
도 2는 본 발명의 실시 예에 따른 웨이퍼 레벨의 쇼트키 다이오드의 단면도를 나타낸다.
도 3은 본 발명의 실시 예에 따른 쇼트키 다이오드의 형성 방법을 설명하기 위한 흐름도를 나타낸다.
도 4는 도 1에 도시된 캐소드(cathode)를 형성하기 위한 다이어그램을 나타낸다.
도 5는 도 4에 도시된 캐소드의 전류-전압 특성을 설명하기 위한 그래프를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않은 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다." 또는 "가지다." 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1는 본 발명에 따른 GaN cap층을 가지는 AlGaN/GaN 다이오드 소자의 일 실시 형태를 보인 도면이다.
도 1에 따르면, 쇼트키 다이오드(1000)는 전면(1701)과 후면(1703)을 포함하는 기판(1700), 기판(1700)의 전면(1701) 위에 형성되는 제1GaN 층(1600), 제1GaN 층(1600) 위에 형성되는 AlN 층(1500), AlN 층(1500) 위에 형성되는 AlGaN 층(1400), AlGaN 층(1400) 위에 형성되는 제2GaN 층(1300), 제1GaN 층(1600), AlN 층(1500), AlGaN 층(1400), 및 제2GaN 층(1300)에 구현된 제1리세션(recession; 1210) 안에 형성되는 애노드(anode; 1200), 제2GaN 층(1300) 위에 형성되는 캐소드(cathode; 1100), 및 기판(1700)의 후면(1703)에 형성된 제2리세션(1705) 위에 형성되는 메탈 층(1710)을 포함한다.
실시 예에 따라 쇼트키 다이오드(1000)는 기판(1700)과 제1GaN 층(1600) 사이에 버퍼 레이어(미도시)를 더 포함할 수 있다.
메탈 층(1710)이 기판(1700)의 후면(1703)에 형성된 제2리세션(1705) 위에 형성됨으로써 방열 효율이 향상될 수 있다. 따라서 RF 소자에서 정류기로서 사용하기 위한 쇼트키 다이오드(1000)의 성능이 향상될 수 있다. 또한, 기판(1700)의 후면(1703)을 식각하여 제2리세션(1705)을 형성하고, 제2리세션(1705)에 메탈 층(1710)을 적층함으로써 기판(1700)의 두께를 증가시키지 않고, 방열 효율을 향상시킬 수 있다.
기판(1700)은 실리콘으로 구현될 수 있다. 제1GaN 층(1600), 또는 제2GaN 층(1300)은 질화 갈륨으로 구현된다. AlN 층(1500)은 질화 알루미늄으로 구현된다. AlGaN 층(1400)은 알루미늄 갈륨 질화물로 구현된다.
제1리세션(1210), 또는 제2리세션(1705)은 트렌치(trench) 형태, 브이-그루브(V-groove) 형태 및 반원 형태 중 적어도 하나의 형태이다. 애노드(1200)가 제1리세션(1210) 내부에 구현됨으로써 전류 특성이 개선될 수 있다.
제2리세션(1705)은 제1GaN 층(1600)에는 형성되지 않는다.
쇼트키 다이오드(1000)는 애노드(1200)와 제2GaN 층(1300) 사이에 형성된 절연층(1201)을 더 포함한다. 절연층(1201)은 쇼트키 다이오드(1000)의 기생 커패시턴스를 낮추는 역할을 한다. 쇼트키 다이오드(1000)가 RF 소자에서 정류기로 사용될 때, 절연층(1201)은 고주파수 대역을 사용하기 위해 기생 커패시턴스를 낮추는 역할을 한다. 기생 커패시턴스가 높으면 RF 소자에서 고주파수 대역을 사용할 수 없기 때문이다. RF 소자는 수신기, 송신기, 필터, 파워 엠프, 듀플렉서(duplexer), 안테나 스위치, 또는 복조기를 의미한다. 절연층(1201)은 절연체로 호칭될 수 있다. 절연층(1201)은 SiO2, Al2O3, SiNx, Ga2O3 등으로 구현될 수 있다.
애노드(1200)에 의해 제1GaN 층(1600)에 2차원 전자 가스(two-dimensional electron gas, 2DEG)가 형성된다.
본 발명에 따른 접합 특성을 조절할 수 있는 쇼트키(schottkey) 전극은 서로 다른 2종 이상의 물질이 혼합되어 일 함수(work function)가 제어된 혼합 물질로 구성되어, 반도체(예컨대, 1600)의 표면상에 쇼트키 접합(schottkey contact)을 제공함으로써, 순방향 턴온 전압(forward turn on voltage) 및 순방향 저항(forward resistance)을 제어할 수 있다. 상기 반도체는 제1GaN 층(1600)을 의미할 수 있다. 상기 물질은 니켈(Ni), 알루미늄(Al), 크롬(Cr), 타이타늄(Ti), 백금(Pt), 규소(Si), 또는 은(Ag)와 같은 금속을 의미한다. 혼합 물질은 서로 다른 물질의 혼합인 합금을 의미한다. 서로 다른 2종 이상의 금속이 합금될 때, 합금의 일 함수는 각각의 금속의 일 함수와는 다르다. 일 함수의 제어는 서로 다른 2종 이상의 금속이 합금되어 합금의 일 함수의 변화를 의미한다. 본 발명에 따르면, 서로 다른 물질, 즉 서로 다른 일 함수를 가지는 물질의 혼합물은 각 물질의 일 함수와 상이하며, 그 혼합 비율을 조절함으로써, 합금의 일 함수를 조절할 수 있다.
쇼트키 접합은 금속을 반도체 표면에 접합하되, 금속 및 반도체의 페르미 레벨(Fermi-Level)이 일치됨으로써, 반도체의 컨덕션 밴드(conduction band)가 휘어짐으로써 자연스러운 전위 장벽이 형성되고, 이에 따라 평형(equilibrium) 상태를 유지한다.
이때 순방향 전압이 인가되면 컨덕션 밴드(conduction band)에 의한 전위 장벽이 낮아지고 컨덕션 밴드의 다수 캐리어인 전자가 금속을 향하여 이동함으로써, 전류가 발생한다.
따라서 쇼트키 전극의 재료인 금속의 합금의 일 함수를 제어함으로써, 순방향 전압에 따른 턴-온 전압 및 턴-온 이후 전류-전압 특성 즉, 저항 특성을 제어할 수 있다.
본 발명에 따른 접합 특성을 조절할 수 있는 쇼트키 전극에서 혼합 물질의 일 함수는 순방향 턴온 전압이 0.1V 내지 0.7V 사이가 되도록 선택된다. 바람직하게는, 쇼트키 전극은 니켈(Ni), 알루미늄(Al), 크롬(Cr), 타이타늄(Ti), 백금(Pt), 규소(Si), 또는 은(Ag) 중 2개 이상의 합금으로 구현될 수 있다. 예컨대, 쇼트키 전극은 니켈(Ni)과 알루미늄(Al)의 합금, 또는 크롬(Cr)과 타이타늄(Ti)의 합금, 또는 백금(Pt)과 규소(Si)의 합금, 또는 백금(Pt)과 은(Ag)의 합금으로 구현될 수 있다.
실시 예에 따라 쇼트키 전극은 니켈(Ni), 알루미늄(Al), 및 크롬(Cr)의 합금, 또는 타이타늄(Ti), 백금(Pt), 및 규소(Si)의 합금 또는 은(Ag), 니켈(Ni), 및 알루미늄(Al)의 합금으로 구현될 수 있다.
혼합 물질은 니켈(Ni)-크롬(Cr) 혼합 물질, 또는 니켈(Ni)-타이타늄(Ti) 혼합 물질 중 어느 하나로 선택되는 것이 바람직하다.
본 명세서에서 혼합 물질은 합금으로, 물질은 금속으로 호칭될 수 있다.
이때, 애노드(1200)는 상술한 쇼트키 전극으로 형성된다.
도 2는 본 발명의 실시 예에 따른 웨이퍼 레벨의 쇼트키 다이오드의 단면도를 나타낸다.
도 1과 도 2를 참고하면, 쇼트키 다이오드(1000-1, 1000-2, 또는 1000-3)는 웨이퍼 레벨 히트싱크로 형성될 수 있다.
웨이퍼 레벨에서 쇼트키 다이오드(1000-1, 1000-2, 또는 1000-3)를 형성한 후, 웨이퍼를 커팅하여 쇼트키 다이오드(1000-1, 1000-2, 또는 1000-3)을 분리할 수 있다. 도 2에서 점선은 커팅 선을 나타낸다.
실시 예에 따라 제2리세션(1705)의 높이(H1, H2, 또는 H3)는 다양하게 구현될 수 있다. 즉, 기판(1700)는 다양한 높이로 식각될 수 있다.
도 3은 본 발명의 실시 예에 따른 쇼트키 다이오드의 형성 방법을 설명하기 위한 흐름도를 나타낸다.
도 1과 도 3을 참고하면, 전면(1701)과 후면(1703)을 포함하는 기판(1700)의 전면(1701) 위에 제1GaN 층(1600)이 형성된다(S10).
제1GaN 층(1600) 위에 AlN 층(1500)이 형성된다(S20).
AlN 층(1500) 위에 AlGaN 층(1400)이 형성된다(S30).
AlGaN 층(1400) 위에 제2GaN 층(1300)이 형성된다(S40).
제1GaN 층(1600), AlN 층(1500), AlGaN 층(1400), 및 제2GaN 층(1300)에 구현된 제1리세션(recession; 1210) 안에 애노드(1200)가 형성된다(S50).
제2GaN 층(1300) 위에 캐소드(1100)가 형성된다(S60).
기판(1700)의 후면(1703)에 제2리세션(1705)이 형성된다(S70). 이때, 제2리세션(1705)은 Deep RIE 공정을 통해 기판(1700)을 원하는 깊이로 식각하여 형성될 수 있다.
제2리세션(1705) 위에 메탈 층(1710)이 형성된다(S80). 메탈 층(1710)을 제2리세션(1705) 위에 형성하기 위해 도금 공법, E-beam evaporation, 또는 스퍼터링(sputtering) 공법이 이용될 수 있다.
도 4는 도 1에 도시된 캐소드(cathode)를 형성하기 위한 다이어그램을 나타낸다.
도 4를 참고하면, 멀티 레이어(multi layer) 오믹 전극은 제1오믹 전극(100) 및 제2오믹 전극(200)을 포함한다.
제1오믹 전극(100)은 반도체(10)의 상면에 증착된다(S100).
반도체(10)의 상면에 제1오믹 전극(100)이 증착된 후, 제1오믹 전극(100)은 열처리(annealing)된다(S200).
제2오믹 전극(200)은 제1오믹 전극(100)의 위에 증착된다(S300).
제1오믹 전극(100)이 열처리되면, 열처리 과정에서 그레인(grain)에 따른 응집(agglomeration) 현상이 발생하고, 이와 관련되어 표면의 거침(roughness) 현상이 증가한다.
응집(agglomeration) 현상과 거침(roughness) 현상이 나타난 제1오믹 전극(100)의 위에 와이어 본딩(wire bonding) 공정이 진행될 때, 와이어와 제1오믹 전극(100) 사이의 부착(adhesion) 특성이 악화된다.
와이어 본딩(wire bonding)은 볼-본딩(ball-bonding)과 웨지-본딩(wedge-bonding)으로 분류될 수 있다. 볼-본딩과 웨지-본딩은 그 정량적 조건이 다를 뿐, 와이어를 압착하는 압착력과 와이어에 인가하는 초음파 및 열에너지를 인가하여 와이어의 볼과 웨지를 본딩 패드에 접착하는 기본적 원리는 동일하다. 그러나 제1오믹 전극(100)의 표면에 응집(agglomeration) 현상과 거침(roughness) 현상이 나타나면, 정상적인 와이어 본딩 특성을 기대할 수 없다.
와이어 본딩 공정이 완전하게 수행되지 못하면, 와이어(wire)와 제1오믹 전극(100) 사이에 오믹 특성이 나타나지 않기 때문에, 반도체 소자가 다이오드일 경우 턴-온(turn-on) 전압이 증가할 뿐만 아니라, 턴-온 이후 순방향 저항이 증가하는 문제를 야기한다(도 5에서 m100의 경우). 오믹 특성은 옴의 법칙을 따르는 것을 의미한다. 도 5에서 m100은 S200 단계까지 수행될 때, 전류-전압 특성을 나타낸다.
도 5에서 m200은 S300 단계까지 수행될 때, 전류-전압 특성을 나타낸다.
실시형태에 따른 멀티 레이어(multi layer) 오믹 전극은, 제1오믹 전극(100)에서 발생한 응집(agglomeration) 및 거침(roughness) 현상을 개선하기 위해 제2오믹 전극(200)을 제1오믹 전극(100) 위에 추가로 증착한다.
증착된 제2오믹 전극(200)은 응집(agglomeration) 및 거침 (roughness) 현상이 나타난 제1오믹 전극(100)의 상면에 폴리싱(polishig)된 면에 가까운 금속 평탄면을 형성함으로써, 볼-본딩(ball bonding) 또는 웨지-본딩(wedge bonding)이 원활히 수행될 수 있다.
증착된 제2오믹 전극(200)은 거칠어진 표면을 따라 흐르는 누설(leak) 전류가 없어지므로 인가 전류에 대한 저항 성분이 낮아진다.
본 실시형태에 따른 멀티 레이어(multi layer) 오믹 전극에서 제1오믹 전극(100)은 반도체 층(10)과 접합되는 접합 층(Adhesion layer)과, 상기 접합 층 상측에 형성되고 반도체 층(10)과 오믹 접합되는 오믹층(ohmic layer), 상기 오믹층 상측에 형성되는 장벽층(barrier layer)을 포함한다. 실시 예에 따라 제1오믹 전극(100)은 장벽층 상측에 형성되고 열처리 공정에서 장벽층 하측으로 침투하지 못하고 접합층과 오믹층과 접합층을 보호하는 캡층(Cap layer)를 더 포함할 수 있다.
또한, 본 실시형태에 따른 멀티 레이어(multi layer) 오믹 전극에서 상술한 반도체(10)는 AlGaN 층(1400), 또는 제2GaN 층(1300)이고, 제1오믹 전극(100)은 Ti, Al, Ni, 및 Au의 금속 합금 층으로 이루어지고, 이때 제1오믹 전극(100)은 700℃ 이상 2000℃ 이하으로 열처리된다. 상기 반도체층은 반도체(10)를 나타낸다.
제1오믹 전극(100)의 열처리(Annealing) 조건은 제1오믹 전극(100)을 구성하는 금속의 재질 및 증착되는 반도체(10)의 재질에 따라 결정된다.
제1오믹 전극(100)의 열처리 공정은 제1오믹 전극(100)과 반도체(10) 사이 계면에 오믹 접합(ohmic contact)을 형성하게 된다.
열처리 조건이 반도체 층의 물질 특성에 적합하지 않으면, 이상적인 오믹 접합 구조를 얻을 수 없고, 다이오드 접합 또는 숏트키 접합 등, 비선형 전류 - 전압 특성을 가지는 접합이 형성된다.
본 실시형태에 따른 멀티 레이어(multi layer) 오믹 전극에서 제1오믹 전극(100)은 상술한 열처리 온도로 증착된 Ti, Al, 및 Ni, Au의 금속 합금층으로 구성되는 제1오믹 전극(100)을 열처리함으로써 AlGaN 층(1400), 또는 제2GaN 층(1300)으로 구성되는 반도체(10) 사이의 계면에 완전한 오믹 접합을 형성한다.
이때, 제1오믹 전극(100)의 내부 및 상측 외면은 응집(agglomeration) 및 거침(roughness)현상이 발생하고, 이러한 결함을 제2오믹 전극(200)을 이용하여 제1 오믹 전극(100)의 외면을 덮어 메움으로써 정상적인 와이어 본딩 공정을 수행할 수 있도록 한다.
즉, 본 실시형태에 따른 멀티 레이어(multi layer) 오믹 전극에서, 제1오믹전극(100)은 증착 및 열처리 공정을 통해 오믹 전극을 형성해야 하는 반도체(10)의 표면에서 오믹 접합을 제공한다.
그러나 이 과정에서 필수적으로 발생하는 제1오믹 전극(100)의 응집 (agglomeration) 및 거침(roughness) 현상은 제2오믹 전극(200)을 이용함으로써 오믹 전극과 와이어 본딩으로 연결되는 와이어 사이의 물리적 접합 특성을 개선할 수 있다.
이를 정리하면 제1오믹 전극(100)은 반도체와의 계면에 오믹 접합을 형성하고, 제2오믹 전극(200)은 금, 은 또는 알루미늄 와이어와의 물리적 접합 특성을 개선함으로써, 와이어와 제1,2 오믹 전극(100, 200)을 통한 전류 이동성이 개선될 수 있다.
본 실시형태에 따른 멀티 레이어(multi layer) 오믹 전극에서 제2오믹 전극(200)의 금속은 제1오믹 전극(100)의 금속의 일 함수보다 큰 일 함수를 가지는 금속을 재료로 선택할 수 있다.
예컨대, 제1오믹 전극(100)이 리튬(Li), 또는 세슘(Cs)일 때, 제2오믹 전극(200)은 타이타늄(Ti), 또는 크롬(Cr)과 니켈(Ni)의 합금일 수 있다.
제1오믹 전극(100)과 제2오믹 전극(200)의 두께 비율은 1 : 2.5 내지 1: 3.5가 바람직하다.
상술한 두께 비율을 구현함으로써 와이어와 제2오믹 전극(200) 사이의 이상적인 금속 접합이 형성됨과 동시에, 제1오믹 전극(100)과 반도체 층(10) 사이의 이상적인 오믹 접합 특성이 유지될 수 있다.
제2오믹 전극(200)의 두께가 제1오믹 전극(100)의 두께보다 두껍게 형성될때, 상술한 이상적인 접합 특성이 구현되는 이유는 크게 두 가지이다.
첫째, 제2오믹 전극(200)의 두께를 제1오믹 전극(100)의 두께의 2.5배 내지 3.5배로 형성해야 제1오믹 전극(100)에서 발생한 응집현상과 거침현상의 정도가 개선될 수 있기 때문이다.
둘째, 제2오믹 전극(200)의 상측에서 와이어 본딩시 발생하는 압력과 초음파등, 물리적 충격이 제2오믹 전극(200)에 의해 충분히 흡수되어야 하기 때문이다. 응집 및 거침 현상이 발생한 제1오믹 전극(100)은 그 형상의 비정상성 뿐만 아니라 외력이 인가되었을 때, 크랙(crack) 발생 등과 같은 파손 내지 변형이 발생할 가능성이 높다.
제2오믹 전극(200)의 두께를 충분히(2.5배 내지 3.5배) 형성하여 물리적으로 견고하지 못한 제1오믹 전극(100)을 보호함으로써 쇼트키 다이오드(1000)의 형성 공정에서 온전한 접합 특성이 제공될 수 있다.
본 발명에서 제1오믹 전극(100)은 복수의 층들을 포함하는 개념이며, 제2오믹 전극(200)은 금속으로 구현되는 층을 의미하는 개념이다.
본 발명에 따른 캐소드(1100)는 멀티 레이어 오믹 전극으로 구현될 수 있다.
도 5는 도 4에 도시된 캐소드의 전류-전압 특성을 설명하기 위한 그래프를 나타낸다.
도 4와 도 5를 참고하면, 제2오믹 전극(200)까지 증착된 상태에서 전류 - 전압 특성(도 5에서 m200)은 제1오믹 전극(100)이 증착되고 열처리를 거친 상태에서의 전류- 전압 특성(도 5에서 m100)에 비해, 턴온 전압이 감소하고, 동시에 동일 전압에 대한 전류가 높게 형성된다.
본 실시 형태에 따른 멀티 레이어(multi layer) 오믹 전극에서 제2오믹 전극(200)의 금속은 제1오믹 전극(100)의 금속의 일 함수보다 큰 일 함수를 가지는 금속을 재료로 선택할 수 있다. 일 함수는 쇼트키 배리어(Schottky barrier)를 결정하는 물질(예컨대, 금속)의 특성을 의미하며, 상기 물질의 표면에서 전자를 무한히 제거하는 데 필요한 최소 에너지량으로 정의된다.
이에 따라 정공 또는 전자를 포함하는 캐리어(carrier)의 이동을 방해하는 전위 장벽(potential barrier)을 형성하지 않기 때문에, 캐리어의 이동도 (mobility)를 보장할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1000: 쇼트키 다이오드;
1700: 기판;
1600: 제1GaN 층;
1500: AlN 층;
1400: AlGaN 층;
1300: 제2GaN 층;
1200: 애노드;
1210: 제1리세션;
1100: 캐소드;
1705: 제2리세션;
1710: 메탈 층;
1700: 기판;
1600: 제1GaN 층;
1500: AlN 층;
1400: AlGaN 층;
1300: 제2GaN 층;
1200: 애노드;
1210: 제1리세션;
1100: 캐소드;
1705: 제2리세션;
1710: 메탈 층;
Claims (4)
- 전면과 후면을 포함하는 기판;
상기 기판의 상기 전면 위에 형성되는 제1GaN 층;
상기 제1GaN 층 위에 형성되는 AlN 층;
상기 AlN 층 위에 형성되는 AlGaN 층;
상기 AlGaN 층 위에 형성되는 제2GaN 층;
상기 제1GaN 층, 상기 AlN 층, 상기 AlGaN 층, 및 상기 제2GaN 층에 구현된 제1리세션(recession) 안에 형성되는 애노드(anode);
상기 제2GaN 층 위에 형성되는 캐소드(cathode); 및
상기 기판의 후면에 형성된 제2리세션 위에 형성되는 메탈 층을 포함하는 쇼트키 다이오드. - 제1항에 있어서, 상기 제2리세션은,
상기 제1GaN 층에는 형성되지 않는 쇼트키 다이오드. - 제1항에 있어서, 상기 쇼트키 다이오드는,
상기 애노드와 상기 제2GaN 층 사이에 형성된 절연층을 더 포함하는 쇼트키 다이오드. - 전면과 후면을 포함하는 기판의 상기 전면 위에 제1GaN 층을 형성하는 단계;
상기 제1GaN 층 위에 AlN 층을 형성하는 단계;
상기 AlN 층 위에 AlGaN 층을 형성하는 단계;
상기 AlGaN 층 위에 제2GaN 층을 형성하는 단계;
상기 제1GaN 층, 상기 AlN 층, 상기 AlGaN 층, 및 상기 제2GaN 층에 구현된 제1리세션(recession) 안에 애노드(anode)를 형성하는 단계;
상기 제2GaN 층 위에 캐소드(cathode)를 형성하는 단계;
상기 기판의 후면에 제2리세션을 형성하는 단계; 및
상기 제2리세션 위에 메탈 층을 형성하는 단계를 포함하는 쇼트키 다이오드의 형성 방법.
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