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KR102613241B1 - 기판 구조체 및 이를 포함하는 반도체 패키지 - Google Patents

기판 구조체 및 이를 포함하는 반도체 패키지 Download PDF

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KR102613241B1
KR102613241B1 KR1020190059442A KR20190059442A KR102613241B1 KR 102613241 B1 KR102613241 B1 KR 102613241B1 KR 1020190059442 A KR1020190059442 A KR 1020190059442A KR 20190059442 A KR20190059442 A KR 20190059442A KR 102613241 B1 KR102613241 B1 KR 102613241B1
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김기석
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Abstract

본 개시는, 내부에 한층 이상의 배선층이 매립된 기판, 상기 기판 상에 돌출 형태로 각각 배치된 복수의 제1금속패드를 포함하는 제1금속패드 그룹, 및 상기 기판 상에 돌출 형태로 각각 배치된 복수의 제2금속패드를 포함하는 제2금속패드 그룹을 포함하며, 상기 제1금속패드 각각은 상기 기판의 적어도 일부를 각각 관통하는 복수의 제1금속비아를 통하여 상기 배선층과 전기적으로 연결되며, 상기 제2금속패드 각각은 상기 기판의 적어도 일부를 각각 관통하는 복수의 제2금속비아를 통하여 상기 배선층과 전기적으로 연결된, 기판 구조체, 및 이러한 기판 구조체의 구조를 포함하는 반도체 패키지에 관한 것이다.

Description

기판 구조체 및 이를 포함하는 반도체 패키지{SUBSTRATE STRUCTURE AND SEMICONDUCTOR PACKAGE}
본 개시는 전자부품의 표면 실장을 위한 금속패드를 갖는 기판 구조체 및 이를 포함하는 반도체 패키지에 관한 것이다.
이동통신, 반도체, 네트워크 등 IT(Information Technology) 기술의 눈부신 발달에 힘입어, 무선통신, 데이터 통신, 게임 등에서 여러 가지 기능이 하나의 단말기에 통합된 제품에 대한 시장 수요가 급격히 팽창하고 있다. 이에 여러 가지 기능을 가진 다수의 부품이 단일 반도체에 집약된 SOC(System On Chip) 기술이 요구되고 있으나, 제작 기술의 난이도, 제작 속도, 및 가격 측면에서 한계가 있다. 이에, 단일 패키지 또는 모듈에서 대부분의 동작을 구형할 수 있도록, 능동부품 및 수동부품을 한번에 결합시킨, SIP(System In Package) 기술 개발이 요구되고 있다.
한편, SIP 기술에 있어서, 수동부품의 실장은 보통 SMT(Surface Mount Technology) 공정을 이용하며, SMT 공정 이후 보통 몰딩 공정을 진행한다. 이때, 부품의 크기가 작은 경우는 큰 문제가 없지만, 부품의 크기가 큰 경우에는, 몰딩 과정에서 수동부품의 하부에 보이드가 형성될 수 있다. 형성된 보이드에는 많은 습기가 차게 될 수 있으며, 리플로우 시에 수분이 기화되면서 압력이 가해져, 층간 박리를 야기할 수 있다. 이 경우, 박리된 층 사이로 수동부품의 접합에 사용되는 전기연결금속이 침투하거나 흘러나와, 쇼트 불량 등을 발생시킬 수도 있다.
본 개시의 여러 목적 중 하나는 부품 실장 후 문제되는 상술한 몰딩 보이드의 제거 또는 감소 등을 통하여, 신뢰성을 개선할 수 있고, 공정 수율을 향상시킬 수 있는, 기판 구조체 및 이를 포함하는 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는, 부품 실장을 위하여 제공되는 금속패드를 분할하여 기판 상에 각각 돌출 형태로 배치하며, 이때 분할된 금속패드 각각을 복수의 금속비아를 매개로 배선층에 연결하는 것이다.
예를 들면, 일례에 따른 기판 구조체는, 내부에 한층 이상의 배선층이 매립된 기판, 기판 상에 돌출 형태로 각각 배치된 복수의 제1금속패드를 포함하는 제1금속패드 그룹, 및 기판 상에 돌출 형태로 각각 배치된 복수의 제2금속패드를 포함하는 제2금속패드 그룹을 포함하며, 제1금속패드 각각은 기판의 적어도 일부를 각각 관통하는 복수의 제1금속비아를 통하여 배선층과 전기적으로 연결되며, 제2금속패드 각각은 기판의 적어도 일부를 각각 관통하는 복수의 제2금속비아를 통하여 배선층과 전기적으로 연결된 것일 수 있다.
또한, 일례에 따른 반도체 패키지는, 제1측 및 제2측을 가지며, 한층 이상의 재배선층을 포함하는 연결구조체, 연결구조체의 제1측에 배치되며 한층 이상의 재배선층과 각각 전기적으로 연결된 복수의 접속패드를 갖는 반도체칩, 연결구조체의 제1측에 배치되며 반도체칩의 적어도 일부를 덮는 봉합재, 연결구조체의 제2측에 배치되며 한층 이상의 재배선층의 적어도 일부를 덮는 패시베이션층, 패시베이션층 상에 돌출 형태로 각각 배치된 복수의 제1금속패드를 포함하는 제1금속패드 그룹, 및 패시베이션층 상에 돌출 형태로 각각 배치된 복수의 제2금속패드를 포함하는 제2금속패드 그룹을 포함하며, 제1금속패드 각각은 패시베이션층의 적어도 일부를 각각 관통하는 복수의 제1금속비아를 통하여 한층 이상의 재배선층과 전기적으로 연결되며, 제2금속패드 각각은 패시베이션층의 적어도 일부를 각각 관통하는 복수의 제2금속비아를 통하여 한층 이상의 재배선층과 전기적으로 연결된 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 신뢰성을 개선할 수 있고 공정 수율을 향상시킬 수 있는 기판 구조체 및 이를 포함하는 반도체 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 10은 도 9의 반도체 패키지에 적용된 금속패드의 배치의 일례를 개략적으로 나타낸 평면도다.
도 11은 도 10의 금속패드 상에 수동부품이 배치된 것을 개략적으로 나타낸 평면도다.
도 12는 도 11의 개략적인 Ⅰ-Ⅰ' 절단 단면도다.
도 13은 도 11의 개략적인 Ⅱ-Ⅱ' 절단 단면도다.
도 14는 도 12의 변형 예를 개략적으로 나타낸 단면도다.
도 15는 도 13의 변형 예를 개략적으로 나타낸 단면도다.
도 16은 도 12의 다른 변형 예를 개략적으로 나타낸 단면도다.
도 17은 도 9의 반도체 패키지에 적용된 금속패드의 배치의 다른 일례를 개략적으로 나타낸 평면도다.
도 18은 도 17의 금속패드 상에 수동부품이 배치된 것을 개략적으로 나타낸 평면도다.
도 19는 도 9의 반도체 패키지에 적용된 금속패드의 배치의 다른 일례를 개략적으로 나타낸 평면도다.
도 20은 도 20의 금속패드 상에 수동부품이 배치된 것을 개략적으로 나타낸 평면도다.
도 21은 반도체 패키지의 다른 일례를 개략적으로 나타낸다.
도 22는 반도체 패키지의 다른 일례를 개략적으로 나타낸다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱, 비디오 코덱, 전력 증폭기, 나침반, 가속도계, 자이로스코프, 스피커, 대량 저장 장치(예컨대, 하드디스크 드라이브), CD(compact disk), 및 DVD(digital versatile disk) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드 등의 인쇄회로기판(1110)이 수용되어 있으며, 이러한 인쇄회로기판(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 인쇄회로기판(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 예를 들면, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 금속물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결구조체(2240)를 형성한다. 연결구조체(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID: Photo Image-able Dielectric)와 같은 절연 물질로 절연층(2241)을 형성하고, 접속패드(2222)를 노출시키는 비아홀(2243h)을 형성한 후, 배선패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결구조체(2240), 패시베이션층(2250), 및 언더범프금속(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 예를 들면은 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인쇄회로기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인쇄회로기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인쇄회로기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인쇄회로기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인쇄회로기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인쇄회로기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결구조체(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결구조체(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속(2160)이 더 형성될 수 있다. 언더범프금속(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122) 등을 포함하는 집적회로(IC)일 수 있다. 연결구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 배선층(2142), 접속패드(2122)와 배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인쇄회로기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인쇄회로기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인쇄회로기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인쇄회로기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인쇄회로기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 신뢰성을 개선할 수 있고 공정 수율을 향상시킬 수 있는 기판 구조체를 포함하는 반도체 패키지에 대하여 도면을 참조하여 설명한다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 10은 도 9의 반도체 패키지에 적용된 금속패드의 배치의 일례를 개략적으로 나타낸 평면도이며, 도 11은 도 10의 금속패드 상에 수동부품이 배치된 것을 개략적으로 나타낸 평면도다.
도 12 및 도 13은 각각 도 11의 개략적인 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 절단 단면도다.
도면을 참조하면, 일례에 따른 반도체 패키지(100A)는 한층 이상의 재배선층(142)을 포함하는 연결구조체(140), 연결구조체(140)의 하측에 배치되며 한층 이상의 재배선층(142)과 각각 전기적으로 연결된 복수의 접속패드(122)를 갖는 반도체칩(120), 연결구조체(140)의 하측에 배치되며 반도체칩(120)의 적어도 일부를 덮는 봉합재(130), 연결구조체(140)의 상측에 배치되며 한층 이상의 재배선층(142)의 적어도 일부를 덮는 패시베이션층(150), 패시베이션층(150) 상에 돌출 형태로 각각 배치된 복수의 제1금속패드(162a)를 포함하는 제1금속패드 그룹(160a), 및 패시베이션층(150) 상에 돌출 형태로 각각 배치된 복수의 제2금속패드(162b)를 포함하는 제2금속패드 그룹(160b)을 포함한다. 제1 및 제2금속패드 그룹(160a, 160b)은 구분되는 패드 그룹으로, 이들 사이(160g)의 거리는, 예컨대 복수의 제1금속패드 사이(162ag)의 거리 및 복수의 제2금속패드 사이(162bg)의 거리보다 클 수 있다.
또한, 일례에 따른 반도체 패키지(100A)는 패시베이션층(150) 상에 배치되며 제1 및 제2외부전극(152a, 152b)을 포함하는 전자부품(153)을 더 포함할 수 있다. 예컨대, 일례에 따른 반도체 패키지(100A)는 SIP일 수 있다. 전자부품(153)은 커패시터, 인덕터 등과 같은 공지의 수동부품일 수 있다. 제1외부전극(152a)은 패시베이션층(150) 상에 배치되는 제1전기연결금속(155a)을 통하여 제1금속패드 그룹(160a)과 연결될 수 있다. 제2외부전극(152b)은 패시베이션층(150) 상에 배치되는 제2전기연결금속(155b)을 통하여 제2금속패드 그룹(160b)과 연결될 수 있다. 제1 및 제2전기연결금속(155a, 155b)은 솔더(Solder) 등일 수 있으나, 이에 한정되는 것은 아니다. 예컨대, 전자부품(153)은 솔더 페이스트를 이용한 SMT 공정으로 제1 및 제2금속패드 그룹(160a, 160b) 상에 표면실장 될 수 있다. 패시베이션층(150) 상에는 몰딩재(160)가 더 배치될 수 있으며, 몰딩재(160)는 패시베이션층(150) 및 전자부품(153) 각각의 적어도 일부를 덮을 수 있다.
상술한 바와 같이, SIP 기술에 있어서, 수동부품의 실장은 보통 SMT 공정을 이용하며, SMT 공정 이후 보통 몰딩 공정을 진행한다. 이때, 수동부품의 크기가 작은 경우는 큰 문제가 없지만, 수동부품의 크기가 큰 경우에는, 몰딩 과정에서 수동부품의 하부에 보이드가 형성될 수 있다. 형성된 보이드에는 많은 습기가 차게 될 수 있으며, 리플로우 시에 수분이 기화되면서 압력이 가해져, 층간 박리를 야기할 수 있다. 이 경우, 박리된 층 사이로 수동부품의 접합에 사용되는 전기연결금속이 침투하거나 흘러나와, 쇼트 불량 등을 발생시킬 수도 있다.
반면, 일례에 따른 반도체 패키지(100A)는 전자부품(153), 예컨대 외부전극을 갖는 칩 타입의 수동부품의 표면실장을 위한 패드를, 분할된 복수의 제1금속패드(162a)를 포함하는 제1금속패드 그룹(160a) 및 분할된 복수의 제2금속패드(162b)를 포함하는 제2금속패드 그룹(160b)로 제공한다. 이 경우, 복수의 제1금속패드 사이(162a) 및 복수의 제2금속패드 사이(162b)를 통하여 에어 패스(Air path)가 제공될 수 있다. 따라서, 전자부품(153)의 크기가 큰 경우에도, 전자부품(153) 하측에 제공된 상술한 에어 패스를 통하여 몰딩 공정 과정에서 문제되던 기포가 원활하게 빠져나갈 수 있는바, 몰딩 보이드를 제거 또는 감소시킬 수 있다. 따라서, 층간 박리를 방지할 수 있는 등, 신뢰성 개선이 가능하며, 공정 수율을 개선할 수 있다. 더불어, 이러한 분할된 복수의 제1 및 제2금속패드(162a, 162b)는 스트레스 분산을 통하여 이를 완화시킬 수도 있는바, 신뢰성을 더욱 개선할 수 있다.
한편, 제1금속패드(162a) 각각은 패시베이션층(150)의 적어도 일부를 각각 관통하는 복수의 제1금속비아(163a)를 통하여 한층 이상의 재배선층(142)과 전기적으로 연결될 수 있다. 제2금속패드(162b) 각각은 패시베이션층(150)의 적어도 일부를 각각 관통하는 복수의 제2금속비아(163b)를 통하여 한층 이상의 재배선층(142)과 전기적으로 연결될 수 있다. 각각의 제1 및 제2금속패드(162a, 162b)가 복수의 제1 및 제2금속비아(163a, 163b)를 통하여 재배선층(142)과 연결되는 경우, 복수의 제1 및 제2금속비아(163a, 163b)를 통하여 스트레스의 분산 및 완화가 더욱 용이해지며, 그 결과 신뢰성을 더욱 효과적으로 개선할 수 있다.
한편, 평면 상에서 복수의 제1금속패드(162a) 사이의 영역과 중첩되는 적어도 하나의 영역에서, 제1전기연결금속(155a)의 하면은 전자부품(153)을 향하여 리세스될 수 있다. 또한, 평면 상에서 복수의 제2금속패드(162b) 사이의 영역과 중첩되는 적어도 하나의 영역에서, 제2전기연결금속(155b)의 하면은 전자부품(153)을 향하여 리세스될 수 있다. 제1 및 제2전기연결금속(155a, 155b)을 형성하기 위한 페이스트의 양이 후술하는 경우 대비 상대적으로 적은 경우, 이러한 리세스 형태를 가질 수 있다. 이러한 리세스 형태를 통하여 상술한 에어 패스가 더욱 강화되어, 몰딩 보이드를 보다 효과적으로 제거 또는 감소시킬 수 있다. 한편, 이러한 리세스가 형성되는 공간(155av, 155bv)은 몰딩재(160)로 채워질 수도 있고, 채워지지 않을 수도 있으며, 일부만 채워질 수도 있다.
이하, 일례에 따른 팬-아웃 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 도면을 참조하여 보다 자세히 설명한다.
프레임(110)은 절연층(111a, 111b)의 구체적인 재료에 따라 패키지(100A)의 강성을 보다 개선시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 프레임(110)은 절연층(111a, 111b)을 관통하는 관통부(110H)를 가질 수 있다. 관통부(110H)에는 반도체칩(120)이 배치되며, 필요에 따라서는 수동부품이 함께 배치될 수도 있다. 관통부(110H)는 벽면이 반도체칩(120)을 둘러싸는 형태일 수 있으나, 반드시 이에 한정되는 것은 아니다. 예컨대, 프레임(110)이 복수의 유닛으로 구성될 수 있고, 이 경우 관통부(110H)는 복수의 유닛 사이 사이로 연장될 수 있다. 프레임(110)은 절연층(111a, 111b) 외에도 배선층(112a, 112b, 112c)과 배선비아(113a, 113b)를 포함하며, 따라서 상하 전기적 연결 경로를 제공하는 전기연결부재로 기능할 수 있다. 필요에 따라서는, 프레임(110)은 생략될 수 있으며, 프레임(110) 대신 금속 포스트(Metal Post)가 도입될 수도 있다.
프레임(110)은 상면이 연결구조체(140)와 접하는 제1절연층(111a), 제1절연층(111a)에 매립되며 상면이 연결구조체(140)와 접하는 제1배선층(112a), 제1절연층(111a)의 하면 상에 배치된 제2배선층(112b), 제1절연층(111a)의 하면 상에 배치되며 제2배선층(112b)의 적어도 일부를 덮는 제2절연층(111b), 및 제2절연층(111b)의 하면 상에 배치된 제3배선층(112c)을 포함한다. 제1 및 제2배선층(112a, 112b)과 제2 및 제3배선층(112b, 112c)은 각각 제1 및 제2절연층(111a, 111b)을 관통하는 제1 및 제2배선비아(113a, 113b)를 통하여 전기적으로 연결된다. 제1 내지 제3배선층(112a, 112b, 112c)은 연결구조체(140)의 재배선층(142)과 접속비아(143)를 통하여 그 기능에 따라서 복수의 접속패드(122)와 전기적으로 연결될 수 있다.
절연층(111a, 111b)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합된 수지, 예를 들면, ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다. 또는, 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 상술한 수지가 함침된 재료, 예를 들면, 프리프레그(prepreg) 등이 사용될 수 있다.
배선층(112a, 112b, 112c)은 배선비아(113a, 113b)와 함께 패키지의 상/하 전기적 연결 경로를 제공할 수 있으며, 복수의 접속패드(122)를 재배선하는 역할을 수행할 수 있다. 배선층(112a, 112b, 112c)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 배선층(112a, 112b, 112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 그라운드(GND) 패턴과 파워(PWR) 패턴은 동일한 패턴일 수 있다. 또한, 배선층(112a, 112b, 112c)은 각각 다양한 종류의 비아 패드 등을 포함할 수 있다. 배선층(112a, 112b, 112c)은 공지의 도금 공정으로 형성될 수 있으며, 각각 시드층 및 도금층을 포함할 수 있다.
배선층(112a, 112b, 112c) 각각의 두께는 재배선층(142) 각각의 두께보다 두꺼울 수 있다. 프레임(110)은 반도체칩(120) 이상의 두께를 가질 수 있으며, 강성 유지를 위하여 절연층(111a, 111b)의 재료를 프리프레그 등을 선택하는바, 이에 형성되는 배선층(112a, 112b, 112c)의 두께도 상대적으로 두꺼울 수 있다. 반면, 연결구조체(140)는 미세회로 및 고밀도 설계가 요구되며, 따라서 절연층(141)의 재료를 감광성 절연물질 등을 선택하는바, 이에 형성되는 재배선층(142)의 두께도 상대적으로 얇을 수 있다.
제1배선층(112a)의 상면은 제1절연층(111a)의 상면과 단차를 가질 수 있다. 즉, 제1배선층(112a)의 상면은 제1절연층(111a)의 내부로 리세스될 수 있다. 이와 같이, 제1배선층(112a)이 제1절연층(111a) 내부로 리세스되어 제1절연층(111a)의 상면과 제1배선층(112a)의 상면이 단차를 가지는 경우, 봉합재(130)로 반도체칩(120)과 프레임(110)을 덮을 때, 봉합재(130)의 형성 물질이 블리딩되어 제1배선층(112a)의 상면을 오염시키는 것을 방지할 수 있다.
배선비아(113a, 113b)는 서로 다른 층에 형성된 배선층(112a, 112b, 112c)을 전기적으로 연결시키며, 그 결과 프레임(110) 내에 전기적 경로를 형성시킨다. 배선비아(113a, 113b)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 배선비아(113a, 113b)는 신호용 비아, 파워용 비아, 그라운드용 비아 등을 포함할 수 있으며, 파워용 비아와 그라운드용 비아는 동일한 비아일 수 있다. 배선비아(113a, 113b)는 각각 금속 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 또한, 각각 테이퍼 형상을 가질 수 있다. 배선비아(113a, 113b)도 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.
제1배선비아(113a)를 위한 홀을 형성할 때 제1배선층(112a)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제1배선비아(113a)는 윗면의 폭이 아랫면의 폭보다 작은 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1배선비아(113a)는 제2배선층(112b)의 패드 패턴과 일체화될 수 있다. 또한, 제2배선비아(113b)를 위한 홀을 형성할 때 제2배선층(112b)의 일부 패드가 스토퍼 역할을 수행할 수 있는바, 제2배선비아(113b)는 윗면의 폭이 아랫면의 폭보다 작은 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제2배선비아(113b)는 제3배선층(112c)의 패드 패턴과 일체화될 수 있다.
반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니며, 전력관리 집적회로(PMIC: Power Management IC)나, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등일 수도 있다.
반도체칩(120)은 별도의 범프나 배선층이 형성되지 않은 베어(Bare) 상태의 집적회로일 수 있다. 다만, 이에 한정되는 것은 아니며, 필요에 따라서는 패키지드 타입의 집적회로일 수도 있다. 집적회로는 액티브 웨이퍼를 기반으로 형성될 수 있다. 이 경우 반도체칩(120)의 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성 물질로는 각각 구리(Cu), 알루미늄(Al) 등의 금속 물질을 특별한 제한 없이 사용할 수 있다. 바디(121) 상에는 접속패드(122)를 노출시키는 패시베이션막(123)이 형성될 수 있으며, 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 각각 절연막 등이 더 배치될 수도 있다. 한편, 반도체칩(120)은 접속패드(122)가 배치된 면이 활성면이 되며, 그 반대측인 백면이 비활성면이 된다. 다만, 백면에도 접속패드가 배치됨으로써, 양측 모두 활성면일 수도 있다.
봉합재(130)는 프레임(110) 및 반도체칩(120) 각각의 적어도 일부를 덮는다. 또한, 봉합재(130)는 관통부(110H) 각각의 적어도 일부를 채운다. 봉합재(130)는 절연물질을 포함한다. 절연물질로는 비감광성 절연재료, 예컨대 무기필러 및 절연수지를 포함하는 비감광성 절연재료일 수 있다. 예컨대, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 예를 들면 ABF나, EMC(Epoxy Molding Compound)와 같은 비감광성 절연물질일 수 있다. 필요에 따라, 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러와 함께 유리섬유 등에 함침된 재료, 예컨대 프리프레그 등을 사용할 수도 있다. 또한, PIE(Photo Image-able Encapsulant)를 사용할 수도 있다.
봉합재(130)의 하면에는 백사이드 배선층(132)이 배치될 수 있다. 백사이드 배선층(132)은 백사이드 배선 설계를 위하여 도입될 수 있다. 백사이드 배선층(132)도 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 백사이드 배선층(132)도 설계 디자인에 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GND) 패턴용 패드, 파워(PWR) 패턴용 패드, 신호(S) 패턴용 패드 등을 포함할 수 있다. 그라운드(GND) 패턴용 패드와 파워(PWR) 패턴용 패드는 동일한 패턴일 수 있다. 백사이드 배선층(132)은 봉합재(130)의 하면의 전체 영역에 필요에 따라서 골고루 분포되어 배치될 수 있다.
봉합재(130)의 하측에는 봉합재(130)의 적어도 일부를 관통하며 백사이드 배선층(132)을 프레임(110)의 제3배선층(112c)과 전기적으로 연결하는 백사이드 비아(133)가 배치될 수 있다. 백사이드 비아(133) 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 백사이드 비아(133)도 금속 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 또한, 배선비아(113a, 113b)와 동일한 방향의 테이퍼 형상을 가질 수 있다. 백사이드 비아(133)도 신호용 비아, 그라운드용 비아, 파워용 비아 등을 포함할 수 있으며, 파워용 비아와 그라운드용 비아는 동일한 비아일 수 있다.
연결구조체(140)는 반도체칩(120)의 복수의 접속패드(122)를 재배선할 수 있다. 연결구조체(140)를 통하여 다양한 기능을 가지는 수십 내지 수백만의 접속패드(122)가 각각 재배선 될 수 있으며, 전기연결범프(190)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결구조체(140)는 절연층(141), 절연층(141) 상에 배치된 재배선층(142), 절연층(141)을 관통하며 접속패드(122)와 재배선층(142) 및 제1배선층(112a)과 재배선층(142)을 전기적으로 연결하는 접속비아(143)를 포함한다. 절연층(141)과 재배선층(142)과 접속비아(143)는 도면에 도시한 것 보다 많을 수도, 적을 수도 있다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 감광성 절연물질(PID)을 사용할 수 있으며, 이 경우 포토 비아를 통한 파인 피치의 도입도 가능해지는바, 미세회로 및 고밀도 설계에 유리하여, 반도체칩(120)의 수십 내지 수백만의 접속패드(122)를 매우 효과적으로 재배선할 수 있다. 절연층(141)은 서로 경계가 구분될 수도 있고, 경계가 불분명할 수도 있다.
재배선층(142)은 반도체칩(120)의 접속패드(122)를 재배선하여 전기연결범프(190)와 전기적으로 연결시킬 수 있다. 재배선층(142)의 형성물질 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 재배선층(142) 역시 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GND) 패턴, 파워(PWR) 패턴, 신호(S) 패턴 등을 포함할 수 있다. 그라운드(GND) 패턴과 파워(PWR) 패턴은 동일한 패턴일 수 있다. 또한, 재배선층(142)은 다양한 종류의 비아 패드, 전기연결금속 패드 등을 포함할 수 있다. 재배선층(142)도 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.
접속비아(143)는 서로 다른 층에 형성된 재배선층(142)을 전기적으로 연결하며, 또한 반도체칩(120)의 접속패드(122) 및 제1배선층(112a)을 재배선층(142)과 전기적으로 연결한다. 접속비아(143)는 반도체칩(120)이 베어 다이인 경우 접속패드(122)와 물리적으로 접할 수 있다. 접속비아(143)의 형성물질로는 마찬가지로 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 접속비아(143)는 신호용 비아, 파워용 비아, 그라운드용 비아 등을 포함할 수 있으며, 파워용 비아와 그라운드용 비아는 동일한 비아일 수 있다. 접속비아(143) 역시 각각 금속 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 또한, 배선비아(113a, 113b)와는 반대 방향의 테이퍼 형상을 가질 수 있다. 접속비아(143)도 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.
패시베이션층(150)은 연결구조체(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(150)은 열경화성 수지 및 무기필러를 포함할 수 있다. 예컨대, 패시베이션층(150)은 ABF 등일 수 있으나, 이에 한정되는 것은 아니다. 필요에 따라서, 패시베이션층(150)은 SR(Solder Resist)일 수도 있다. 패시베이션층(150)은 재배선층(142) 중 최상측 재배선층(142)의 적어도 일부를 덮을 수 있다. 패시베이션층(150)은 절연층(141) 각각 보다 두꺼울 수 있다.
패시베이션층(150)의 상면 상에는 복수의 제1금속패드(162a)를 포함하는 제1금속패드 그룹(160a)과 복수의 제2금속패드(162b)를 포함하는 제2금속패드 그룹(160b)이 배치된다. 제1 및 제2금속패드 그룹(160a, 160b)은 패시베이션층(150) 상에 표면실장 되는 전자부품(153)의 수에 따라 복수 개일 수 있다. 복수의 제1 및 제2금속패드(162a, 162b)의 형성물질 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 이들은 각각 그라운드(GND) 패턴용 패드, 파워(PWR) 패턴용 패드, 신호(S) 패턴용 패드 등을 포함할 수 있다. 그라운드(GND) 패턴용 패드와 파워(PWR) 패턴용 패드는 동일한 패턴일 수 있다. 패시베이션층(150)의 상면 상에는 제1 및 제2금속패드 그룹(160a, 160b) 외에도 그라운드(GND) 패턴, 파워(PWR) 패턴, 신호(S) 패턴 등이 배치될 수 있다.
패시베이션층(150)에는 패시베이션층(150)의 적어도 일부를 각각 관통하며 각각의 제1 및 제2금속패드(162a, 162b)를 최상측의 재배선층(142)과 연결하는 복수의 제1 및 제2금속비아(163a, 163b)이 배치된다. 금속패드(162a, 162b)와 금속비아(163a, 163b)는 일대 다의 비율로 연결된다. 복수의 제1 및 제2금속비아(163a, 163b) 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 복수의 제1 및 제2금속비아(163a, 163b)도 각각 금속 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 또한, 접속비아(143)와 동일한 방향의 테이퍼 형상을 가질 수 있다. 이들은 각각 신호용 비아, 그라운드용 비아, 파워용 비아 등을 포함할 수 있고, 파워용 비아와 그라운드용 비아는 동일한 비아일 수 있다.
전자부품(153)은 MLCC(Multi Layer Ceramic Capacitor)나 LICC(Low Inductance Chip Capacitor)와 같은 커패시터(capacitor), 파워 인덕터(Power Inductor)와 같은 인덕터(inductor), 또는 비즈(bead) 등의 수동부품 일 수 있다. 전자부품(153)은 각각 바디(151) 및 바디(151) 상에 서로 이격되어 배치된 제1 및 제2외부전극(152a, 152b)를 포함하는 칩 타입의 부품일 수 있다. 바디(151) 내부에는 제1 및 제2외부전극(152a, 152b)과 각각 전기적으로 연결된 복수의 내부전극이 배치될 수 있다. 전자부품(153)은 복수 개일 수 있으며, 이들은 서로 다른 크기 및 두께를 가질 수 있다. 전자부품(153)의 개수는 특별히 한정되지 않으며, 도면에 도시된 것보다 많거나 적을 수도 있다.
전기연결금속(155a, 155b)은 전자부품(153)의 외부전극(152a, 152b)을 금속패드 그룹(160a, 160b)에 연결하여, 패시베이션층(150) 상에 표면실장 시킬 수 있다. 전기연결금속(155a, 155b)는 각각 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다. 예컨대, 전기연결금속(155a, 155b)은 각각 솔더 페이스트 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다.
몰딩재(160)는 전자부품(153)을 보호하기 위한 부가적인 구성이다. 몰딩재(160)는 패시베이션층(150) 및 전자부품(153) 각각의 적어도 일부를 덮을 수 있다. 몰딩재(160)도 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 예를 들면 ABF나, EMC와 같은 비감광성 절연물질일 수 있다. 필요에 따라, 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러와 함께 유리섬유 등에 함침된 재료, 예컨대 프리프레그 등을 사용할 수도 있다. 또한, PIE를 사용할 수도 있다.
금속층(170)은 일례에 따른 반도체 패키지(100A)의 전자파 차폐를 위한 부가적인 구성이다. 금속층(170)은 몰딩재(160)의 외면인 상면 및 측면의 적어도 일부를 덮을 수 있다. 또한, 연결구조체(140)의 외면인 측면의 적어도 일부를 덮도록 연장될 수 있다. 또한, 봉합재(130)의 외면인 측면의 적어도 일부를 덮도록 연장될 수 있다. 금속층(170)은 금속물질을 포함하며, 금속물질은, 예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등일 수 있다. 금속층(170)은 재배선층(142)의 적어도 하나의 그라운드(GND) 패턴과 전기적으로 연결될 수 있다. 금속층(170)은 배선층(112a, 112b, 112c) 각각의 그라운드(GND) 패턴 중 적어도 하나와 전기적으로 연결될 수 있다. 필요에 따라서는, 배선층(112a, 112b, 112c) 각각의 그라운드(GND) 패턴과 모두 전기적으로 연결될 수도 있다.
전기연결범프(190)는 일례에 따른 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 부가적인 구성이다. 일례에 따른 반도체 패키지(100A)는 전기연결범프(190)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결범프(190)는 각각 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다. 예를 들면 솔더 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다.
전기연결범프(190)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결범프(190)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결범프(190)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결범프(190)의 수는 접속패드(122)의 수에 따라서 수십 내지 수백만 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결범프(190) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
한편, 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)의 연결구조체(140)의 상측에 배치된 구성요소들은 기판 구조체로써, 반도체 패키지뿐만 아니라 다른 구조, 예컨대 인쇄회로기판 등에도 적용될 수 있다. 예를 들면, 한층 이상의 재배선층(142)은 배선층일 수 있고, 패시베이션층(150)은 기판일 수 있으며, 이러한 기판 상에 제1 및 제2금속패드 그룹(160a, 160b), 전기연결금속(155a, 155b), 전자부품(153) 등이 배치된 기판 구조체가, 다양한 형태로 적용될 수 있다. 이는 이하에서 설명하는 변형 예들에서도 마찬가지이다.
도 14는 도 12의 변형 예를 개략적으로 나타낸 단면도이며, 도 15는 도 13의 변형 예를 개략적으로 나타낸 단면도다.
도면을 참조하면, 평면 상에서 복수의 제1금속패드(162a) 사이의 영역과 중첩되는 적어도 하나의 영역에서, 제1전기연결금속(155a)의 하면은 패시베이션층(150)을 향하여 돌출될 수 있다. 또한, 평면 상에서 복수의 제2금속패드(162b) 사이의 영역과 중첩되는 적어도 하나의 영역에서, 제2전기연결금속(155b)의 하면은 패시베이션층(150)을 향하여 돌출될 수 있다. 제1 및 제2전기연결금속(155a, 155b)을 형성하기 위한 페이스트의 양이 상술한 경우 대비 상대적으로 많은 경우, 이러한 돌출 형태를 가질 수 있다. 이러한 돌출 형태를 갖는 경우에도 상술한 에어 패스를 통하여 몰딩 보이드를 제거 또는 감소시킬 수 있다. 한편, 이러한 돌출부가 형성되는 공간(155av, 155bv) 역시 몰딩재(160)로 채워질 수도 있고, 채워지지 않을 수도 있으며, 일부만 채워질 수도 있다.
도 16은 도 12의 다른 변형 예를 개략적으로 나타낸 단면도다.
도면을 참조하면, 제1 및 제2금속패드 그룹 사이(160g)의 영역과 평면 상에서 중첩되는 적어도 하나의 영역에서, 패시베이션층(150)은 상면이 단차를 갖도록 하는 리세스부(150h)를 가질 수 있다. 리세스부(150h)를 통해서, 에어 패스의 확장 효과로써, 몰딩 보이드를 보다 효과적으로 제거 또는 감소시킬 수 있다.
도 17은 도 9의 반도체 패키지에 적용된 금속패드의 배치의 다른 일례를 개략적으로 나타낸 평면도이며, 도 18은 도 17의 금속패드 상에 수동부품이 배치된 것을 개략적으로 나타낸 평면도다.
도 19는 도 9의 반도체 패키지에 적용된 금속패드의 배치의 다른 일례를 개략적으로 나타낸 평면도이며, 도 20은 도 20의 금속패드 상에 수동부품이 배치된 것을 개략적으로 나타낸 평면도다.
도면을 참조하면, 복수의 제1금속패드(162a) 및 복수의 제2금속패드(162b)는 각각 일례에서와 같이 반드시 8분할 되어야 하는 것은 아니며, 다른 일례에서와 같이 4분할 또는 2분할 될 수도 있다. 즉, 분할 디자인은 특별히 제한되는 것은 아니다. 4분할 또는 2분할인 경우에도, 각각의 금속패드(162a, 162b)는 복수의 금속비아(163a, 163b)와 연결될 수 있다.
도 21은 반도체 패키지의 다른 일례를 개략적으로 나타낸다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100B)는 일례에 따른 반도체 패키지(100A)에 있어서 프레임(110)이 다른 형태를 가진다. 프레임(110) 외에는 상술한 바와 실질적으로 동일한바, 이하에서는 다른 일례에 따른 반도체 패키지(100B)의 프레임(110)에 대하여만 설명한다.
다른 일례에서는, 프레임(110)은 절연층(111), 절연층(111)의 상면 및 하면 상에 각각 배치된 제1 및 제2배선층(112a, 112b), 및 절연층(111)을 관통하며 제1 및 제2배선층(112a, 112b)을 전기적으로 연결하는 배선비아(113)를 포함한다. 제1 및 제2배선층(112a, 112b)은 모두 절연층(111) 상에 돌출 형태로 배치된다. 배선비아(113)는 모래시계 형상 또는 원기둥 형상을 가질 수 있다. 프레임(110)의 관통부(110H)의 벽면 상에는 금속층(115)이 배치될 수 있다. 금속층(115)은 전자파 차폐 및 방열 효과를 가질 수 있으며, 반도체칩(120)을 둘러싸도록 배치될 수 있다. 금속층(115)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 금속층(115)은 제1 및 제2배선층(112a, 112b)의 그라운드(GND) 패턴 중 적어도 하나와 전기적으로 연결될 수 있다. 그 외에 다른 설명은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 22는 반도체 패키지의 다른 일례를 개략적으로 나타낸다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100B) 역시 일례에 따른 반도체 패키지(100A)에 있어서 프레임(110)이 다른 형태를 가진다. 프레임(110) 외에는 상술한 바와 실질적으로 동일한바, 이하에서는 다른 일례에 따른 반도체 패키지(100B)의 프레임(110)에 대하여만 설명한다.
다른 일례에서는, 프레임(110)은 제1절연층(111a), 제1절연층(111a)의 상면 및 하면 상에 각각 배치된 제1 및 제2배선층(112a, 112b), 제1절연층(111a)을 관통하며 제1 및 제2배선층(112a, 112b)을 전기적으로 연결하는 제1배선비아(113a), 제1절연층(111a)의 상면 및 하면 상에 각각 배치되어 제1 및 제2배선층(112a, 112b) 각각의 적어도 일부를 덮는 제2 및 제3절연층(111b, 111c), 제2절연층(111b)의 상면 상에 배치된 제3배선층(112c), 제2절연층(111b)을 관통하며 제1 및 제3배선층(112a, 112c)을 전기적으로 연결하는 제2배선비아(113b), 제3절연층(111c)의 하면 상에 배치된 제4배서능(112d), 및 제3절연층(111c)을 관통하며 제2 및 제4배선층(112b, 112d)을 전기적으로 연결하는 제3배선비아(113b)를 포함한다. 또한, 프레임(110)의 관통부(110H)의 벽면 상에는 금속층(115)이 배치될 수 있다. 프레임(110)이 더 많은 수의 배선층(112a, 112b, 112c, 112d)을 포함하는바, 연결구조체(140)를 더욱 간소화할 수 있다. 따라서, 연결구조체(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)각각 보다 두께가 두꺼울 수 있다. 유사한 관점에서, 제1절연층(111a)을 관통하는 제1접속비아(113a)는 제2 및 제3절연층(111b, 111c)을 관통하는 제2 및 제3접속비아(113b, 113c) 각각 보다 평균 직경이 클 수 있다. 그 외에 다른 설명은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 아래쪽 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향을 의미하는 것으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이며, 상/하의 개념은 언제든지 바뀔 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (15)

  1. 내부에 한층 이상의 배선층이 매립된 기판;
    상기 기판의 상면을 덮는 패시베이션층;
    상기 패시베이션층 상에, 상기 패시베이션층의 상면의 적어도 일부가 노출되도록 서로 이격되어 배치된 복수의 제1금속패드를 포함하는 제1금속패드 그룹; 및
    상기 패시베이션층 상에, 상기 패시베이션층의 상면의 적어도 일부가 노출되도록 서로 이격되어 배치된 복수의 제2금속패드를 포함하는 제2금속패드 그룹; 을 포함하며,
    상기 제1금속패드 각각은 상기 기판의 적어도 일부를 각각 관통하는 복수의 제1금속비아를 통하여 상기 배선층과 전기적으로 연결되며,
    상기 제2금속패드 각각은 상기 기판의 적어도 일부를 각각 관통하는 복수의 제2금속비아를 통하여 상기 배선층과 전기적으로 연결된,
    기판 구조체.
  2. 제 1 항에 있어서,
    상기 제1 및 제2금속패드 그룹 사이의 거리는, 상기 복수의 제1금속패드 사이의 거리 및 상기 복수의 제2금속패드 사이의 거리보다 큰,
    기판 구조체.
  3. 제 1 항에 있어서,
    상기 기판 상에 배치되며, 상기 제1금속패드 그룹과 전기적으로 연결된 제1외부전극 및 상기 제2금속패드 그룹과 전기적으로 연결된 제2외부전극을 포함하는 전자부품; 을 더 포함하는,
    기판 구조체.
  4. 제 3 항에 있어서,
    상기 전자부품은 커패시터 및 인덕터 중 적어도 하나를 포함하는 수동부품인,
    기판 구조체.
  5. 제 3 항에 있어서,
    상기 기판 상에 배치되며, 상기 제1외부전극을 상기 제1금속패드 그룹과 연결하는 제1전기연결금속; 및
    상기 기판 상에 배치되며, 상기 제2외부전극을 상기 제2금속패드 그룹과 연결하는 제2전기연결금속; 을 더 포함하는,
    기판 구조체.
  6. 제 5 항에 있어서,
    상기 제1 및 제2외부전극은 솔더(Solder)를 포함하는,
    기판 구조체.
  7. 제 5 항에 있어서,
    평면 상에서 상기 복수의 제1금속패드 사이의 영역과 중첩되는 적어도 하나의 영역에서, 상기 제1전기연결금속의 하면은 상기 전자부품을 향하여 리세스되며,
    평면 상에서 상기 복수의 제2금속패드 사이의 영역과 중첩되는 적어도 하나의 영역에서, 상기 제2전기연결금속의 하면은 상기 전자부품을 향하여 리세스된,
    기판 구조체.
  8. 제 5 항에 있어서,
    평면 상에서 상기 복수의 제1금속패드 사이의 영역과 중첩되는 적어도 하나의 영역에서, 상기 제1전기연결금속의 하면은 상기 기판을 향하여 돌출되며,
    평면 상에서 상기 복수의 제2금속패드 사이의 영역과 중첩되는 적어도 하나의 영역에서, 상기 제2전기연결금속의 하면은 상기 기판을 향하여 돌출된,
    기판 구조체.
  9. 제 1 항에 있어서,
    평면 상에서 상기 제1 및 제2금속패드 그룹 사이의 영역과 중첩되는 적어도 하나의 영역에서, 상기 기판은 상면이 단차를 갖도록 하는 리세스부를 갖는,
    기판 구조체.
  10. 제1측 및 상기 제1측의 반대측인 제2측을 가지며, 한층 이상의 재배선층을 포함하는 연결구조체;
    상기 연결구조체의 제1측에 배치되며, 상기 한층 이상의 재배선층과 각각 전기적으로 연결된 복수의 접속패드를 갖는 반도체칩;
    상기 연결구조체의 제1측에 배치되며, 상기 반도체칩의 적어도 일부를 덮는 봉합재;
    상기 연결구조체의 제2측에 배치되며, 상기 한층 이상의 재배선층의 적어도 일부를 덮는 패시베이션층;
    상기 패시베이션층 상에, 상기 패시베이션층의 상면의 적어도 일부가 노출되도록 서로 이격되어 배치된 복수의 제1금속패드를 포함하는 제1금속패드 그룹; 및
    상기 패시베이션층 상에, 상기 패시베이션층의 상면의 적어도 일부가 노출되도록 서로 이격되어 배치된 복수의 제2금속패드를 포함하는 제2금속패드 그룹; 을 포함하며,
    상기 제1금속패드 각각은 상기 패시베이션층의 적어도 일부를 각각 관통하는 복수의 제1금속비아를 통하여 상기 한층 이상의 재배선층과 전기적으로 연결되며,
    상기 제2금속패드 각각은 상기 패시베이션층의 적어도 일부를 각각 관통하는 복수의 제2금속비아를 통하여 상기 한층 이상의 재배선층과 전기적으로 연결된,
    반도체 패키지.
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