Nothing Special   »   [go: up one dir, main page]

KR102572341B1 - 표시장치 - Google Patents

표시장치 Download PDF

Info

Publication number
KR102572341B1
KR102572341B1 KR1020160097494A KR20160097494A KR102572341B1 KR 102572341 B1 KR102572341 B1 KR 102572341B1 KR 1020160097494 A KR1020160097494 A KR 1020160097494A KR 20160097494 A KR20160097494 A KR 20160097494A KR 102572341 B1 KR102572341 B1 KR 102572341B1
Authority
KR
South Korea
Prior art keywords
power
lines
bridge
electrode
power line
Prior art date
Application number
KR1020160097494A
Other languages
English (en)
Other versions
KR20180014395A (ko
Inventor
타니료스케
김도성
권순영
김세영
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020160097494A priority Critical patent/KR102572341B1/ko
Priority to EP17183221.5A priority patent/EP3276599B1/en
Priority to TW106125162A priority patent/TWI644424B/zh
Priority to US15/661,827 priority patent/US10381429B2/en
Priority to CN201710627948.3A priority patent/CN107665913B/zh
Publication of KR20180014395A publication Critical patent/KR20180014395A/ko
Priority to KR1020230111536A priority patent/KR20230129324A/ko
Application granted granted Critical
Publication of KR102572341B1 publication Critical patent/KR102572341B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G3/2096—Details of the interface to the display terminal specific for a flat panel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H10K59/1315—Interconnections, e.g. wiring lines or terminals comprising structures specially adapted for lowering the resistance
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10—Substrates, e.g. flexible substrates
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H10K2102/301—Details of OLEDs
    • H10K2102/341—Short-circuit prevention

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Optics & Photonics (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Geometry (AREA)

Abstract

본 발명은 표시장치의 구동불량을 방지하고 신뢰성을 향상시키기 위해, 기판, 복수의 전원 라인, 복수의 데이터 라인, 및 복수의 브릿지전극을 포함한다. 기판은 표시부 및 표시부 외의 패드부를 포함한다. 복수의 전원 라인은 기판의 패드부 상에 위치하며 표시부로부터 연장되고, 복수의 데이터 라인은 복수의 전원 라인과 나란하며 표시부로부터 연장된다. 복수의 브릿지전극은 복수의 전원 라인들 중 적어도 둘 이상을 연결한다. 복수의 전원 라인들 중 일부는 적어도 끝단에 전원 패드전극을 포함하고 전원 패드전극의 개수는 복수의 전원 라인들의 개수보다 적다.

Description

표시장치{Display Device}
본 발명은 표시장치에 관한 것으로, 보다 자세하게는 구동불량을 방지하고 신뢰성을 향상시킬 수 있는 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동표시장치(Electrophoretic Display Device: ED) 등이 있다.
이 중 유기발광표시장치는 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 특히, 유기발광표시장치는 유연한(flexible) 플라스틱 기판 위에도 형성할 수 있을 뿐 아니라, 플라즈마 디스플레이 패널(Plasma Display Panel)이나 무기 전계발광(EL) 디스플레이에 비해 낮은 전압에서 구동이 가능하고 전력 소모가 비교적 적으며, 색감이 뛰어나다는 장점이 있다.
유기발광표시장치는 복수의 서브 픽셀들로 이루어진 표시부와 표시부 외의 비표시부를 포함한다. 표시부를 구성하는 복수의 서브 픽셀들 중 하나의 서브 픽셀은 게이트 라인과 데이터 라인을 통해 서브 픽셀을 스위칭하는 스위칭 트랜지스터와, 전원 라인을 통해 서브 픽셀을 구동하는 구동 트랜지스터 및 구동 트랜지스터를 통해 광을 발광하는 유기발광 다이오드를 포함한다. 비표시부는 표시부로부터 연장된 게이트 라인, 데이터 라인, 전원 라인 등의 각종 신호 라인들이 연장되어 외부의 회로기판과 접속하기 위한 패드부를 포함한다. 패드부는 FOG 필름(Film on Glass)과 연결되기 위해, 복수의 패드전극이 배치된다. 이러한 패드전극들은 표시부로부터 연장된 신호 라인들 예를 들어, 데이터 라인과 전원 라인에 연결되고 이들의 개수만큼 존재한다.
그러나, 고해상도로 갈수록 패드전극들이 개수가 증가되므로, 패드부에 존재하는 패드전극들의 피치는 감소된다. 또한, 유기발광표시장치의 외부보상 방식을 이용하여 서브 픽셀을 센싱할 경우 센싱 라인도 필요하게 되어 패드전극들의 피치는 더욱 감소된다. 패드부의 패드전극들의 피치가 감소되면, 유리 기판의 그라인딩 공정에서 금속의 이물, 잔사, 도전볼(ACF) 등의 원인으로 패드전극들 간의 미세 쇼트가 발생할 수 있다. 따라서, 유기발광표시장치의 구동불량이 발생하고 신뢰성이 저하되는 문제가 있다.
본 발명은 패드부의 패드전극들의 피치를 증가시킬 수 있는 표시장치를 제공한다.
또한, 본 발명은 표시장치의 구동불량을 방지하고 신뢰성을 향상시킬 수 있는 표시장치를 제공한다.
상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 표시장치는 기판, 복수의 전원 라인, 복수의 데이터 라인, 및 복수의 브릿지전극을 포함한다. 기판은 표시부 및 표시부 외의 패드부를 포함한다. 복수의 전원 라인은 기판의 패드부 상에 위치하며 표시부로부터 연장되고, 복수의 데이터 라인은 복수의 전원 라인과 나란하며 표시부로부터 연장된다. 복수의 브릿지전극은 복수의 전원 라인들 중 적어도 둘 이상을 연결한다. 복수의 전원 라인들 중 일부는 적어도 끝단에 전원 패드전극을 포함하고 전원 패드전극의 개수는 복수의 전원 라인들의 개수보다 적다.
복수의 브릿지전극은 복수의 전원 라인들 및 복수의 데이터 라인들과 교차한다.
복수의 데이터 라인들 사이에 위치하며, 브릿지전극과 연결된 복수의 보조전극을 더 포함한다. 보조전극은 복수의 데이터 라인들과 동일 층 상에 위치한다.
복수의 전원 라인들 중 일부는 제1 전원 라인패턴과 제2 전원 라인패턴으로 분리되며, 제1 전원 라인패턴과 제2 전원 라인패턴은 브릿지전극과 연결된다. 제1 전원 라인패턴과 제2 전원 라인패턴을 각각 포함하는 복수의 전원 라인들은 브릿지전극과의 컨택 면적이 서로 다르다. 전원 라인과 브릿지전극과의 컨택 면적의 조절은 제1 전원 라인패턴과 제2 전원 라인패턴의 이격 거리를 늘리거나 줄임으로써 조절한다.
복수의 브릿지전극은 각각 복수의 개구부와 복수의 브릿지부를 포함하고, 복수의 개구부와 복수의 브릿지부는 복수의 데이터 라인과 교차한다. 복수의 개구부와 복수의 브릿지부는 복수의 전원 라인과 이격된다.
또한, 본 발명의 표시장치는 기판 상에 위치하는 제1 버퍼층, 제1 버퍼층 상에 위치하는 브릿지전극, 브릿지전극 상에 위치하는 제2 버퍼층, 제2 버퍼층 상에 위치하는 게이트 절연막, 게이트 절연막 상에 위치하는 층간 절연막, 및 층간 절연막 상에 위치하는 복수의 전원 라인을 포함하며, 복수의 전원 라인은 제2 버퍼층, 게이트 절연막 및 층간 절연막을 관통하는 브릿지홀을 통해 브릿지전극과 연결된다.
본 발명의 일 실시예에 따른 표시장치는 브릿지전극을 이용하여 복수의 전원 라인에 전원 라인의 개수보다 적은 개수의 전원 패드전극을 구비함으로써, 전원 패드전극이 생략된 영역들만큼 전원 패드전극들이나 데이터 패드전극들의 피치를 증가시킬 수 있다. 따라서, 패드전극들 간의 피치가 좁아 발생할 수 있는 쇼트 등의 방지할 수 있는 이점이 있다. 또한, 본 발명은 브릿지전극과 데이터 라인들 사이에 복수의 절연막을 형성하여, 브릿지전극과 데이터 라인들 간의 쇼트를 방지할 수 있는 이점이 있다.
또한, 본 발명의 일 실시예에 따른 표시장치는 보조전극을 형성하여 브릿지전극을 통해 전달되는 전압이 저하되는 것을 방지할 수 있는 이점이 있다. 또한, 전원 라인과 브릿지전극의 컨택 면적을 조절하여, 전압이 인가되는 전원 라인과 인가되지 않는 전원 라인들 간의 출력 전압을 균일하게 할 수 있는 이점이 있다. 또한, 본 발명의 일 실시예에 따른 표시장치는 브릿지전극에 브릿지부를 형성하여, 브릿지전극과 데이터 라인의 쇼트가 발생하여도 리페어할 수 있는 이점이 있다.
따라서, 본 발명의 일 실시예에 따른 표시장치는 쇼트에 의한 구동불량을 방지하고 신뢰성을 향상시킬 수 있다.
도 1은 유기발광표시장치의 개략적인 블록도.
도 2는 서브 픽셀의 회로 구성을 나타낸 제1 예시도.
도 3은 서브 픽셀의 회로 구성을 나타낸 제2 예시도.
도 4는 본 발명의 제1 실시예에 따른 유기발광표시장치를 나타낸 평면도.
도 5는 유기발광표시장치의 서브픽셀을 나타낸 단면도.
도 6은 데이터 패드부를 확대한 평면도.
도 7은 도 6의 절취선 I-I'에 따라 절취한 단면도.
도 8은 데이터 패드부를 확대한 평면도.
도 9는 도 8의 절취선 Ⅱ-Ⅱ'에 따라 절취한 단면도.
도 10은 본 발명의 제3 실시예에 따른 데이터 패드부를 나타낸 평면도.
도 11은 도 10의 절취선 Ⅲ-Ⅲ'에 따라 절취한 단면도.
도 12는 본 발명의 제4 실시예에 따른 데이터 패드부를 나타낸 평면도.
도 13은 본 발명의 제1 실시예의 데이터 패드부의 구조에 따른 전원 라인들의 전압을 측정하여 나타낸 그래프.
도 14는 본 발명의 제3 실시예의 데이터 패드부의 구조에 따른 전원 라인들의 전압을 측정하여 나타낸 그래프.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
본 발명에 따른 표시장치는 유리 기판(glass substrate) 상에 표시소자가 형성된 플라스틱 표시장치이다. 표시장치의 예로, 유기발광표시장치, 액정표시장치, 전기영동표시장치 등이 사용가능하나, 본 발명에서는 유기발광표시장치를 예로 설명한다. 유기발광표시장치는 애노드인 제1 전극과 캐소드인 제2 전극 사이에 유기물로 이루어진 발광층을 포함한다. 따라서, 제1 전극으로부터 공급받는 정공과 제2 전극으로부터 공급받는 전자가 발광층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고, 여기자가 바닥상태로 돌아오면서 발생하는 에너지에 의해 발광하는 자발광 표시장치이다. 그러나 본 발명에 따른 유기발광표시장치는 유리 기판 외에 플라스틱 기판에 형성될 수도 있다.
이하, 첨부한 도면을 참조하여, 본 발명의 실시예들을 설명하기로 한다.
도 1은 유기발광표시장치의 개략적인 블록도이고, 도 2는 서브 픽셀의 회로 구성을 나타낸 제1 예시도이고, 도 3은 서브 픽셀의 회로 구성을 나타낸 제2 예시도이다.
도 1을 참조하면, 유기발광표시장치는 영상 처리부(10), 타이밍 제어부(20), 데이터 구동부(30), 게이트 구동부(40) 및 표시 패널(50)을 포함한다.
영상 처리부(10)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(10)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다. 영상 처리부(10)는 시스템 회로기판에 IC(Integrated Circuit) 형태로 형성된다.
타이밍 제어부(20)는 영상 처리부(10)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받는다.
타이밍 제어부(20)는 구동신호에 기초하여 게이트 구동부(40)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(30)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다. 타이밍 제어부(20)는 제어 회로기판에 IC 형태로 형성된다.
데이터 구동부(30)는 타이밍 제어부(20)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(20)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(30)는 데이터라인들(DL1 ~ DLn)을 통해 데이터신호(DATA)를 출력한다. 데이터 구동부(30)는 기판 상에 IC 형태로 부착된다.
게이트 구동부(40)는 타이밍 제어부(20)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트전압의 레벨을 시프트시키면서 게이트신호를 출력한다. 게이트 구동부(40)는 게이트라인들(GL1 ~ GLm)을 통해 게이트신호를 출력한다. 게이트 구동부(40)는 게이트 회로기판에 IC 형태로 형성되거나 표시 패널(50)에 게이트인패널(Gate In Panel) 방식으로 형성된다.
표시 패널(50)은 데이터 구동부(30) 및 게이트 구동부(40)로부터 공급된 데이터신호(DATA) 및 게이트신호에 대응하여 영상을 표시한다. 표시 패널(50)은 영상을 표시하는 서브 픽셀들(SP)을 포함한다.
도 2를 참조하면, 하나의 서브 픽셀은 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 보상회로(CC) 및 유기발광 다이오드(OLED)를 포함한다. 유기발광다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.
스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)을 통해 공급된 게이트 신호에 응답하여 제1 데이터 라인(DL1)을 통해 공급되는 데이터 신호가 커패시터(Cst)에 데이터 전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터 전압에 따라 고전위 전원라인(VDD)과 저전위 전원라인(GND) 사이로 구동 전류가 흐르도록 동작한다. 보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위한 회로이다. 또한, 스위칭 트랜지스터(SW)나 구동 트랜지스터(DR)에 연결된 커패시터(Cst)는 보상회로(CC) 내부로 위치할 수 있다.
보상회로(CC)는 하나 이상의 박막 트랜지스터와 커패시터로 구성된다. 보상회로(CC)의 구성은 보상 방법에 따라 매우 다양한 바, 이에 대한 구체적인 예시 및 설명은 생략한다.
또한, 도 3에 도시된 바와 같이, 보상회로(CC)가 포함된 경우 서브 픽셀에는 보상 박막 트랜지스터를 구동함과 더불어 특정 신호나 전원을 공급하기 위한 신호라인과 전원라인 등이 더 포함된다. 제1-1 게이트 라인(GL1a) 외에 추가된 신호라인은 서브 픽셀에 포함된 보상 박막 트랜지스터를 구동하기 위한 제1-2 게이트 라인(GL1b)으로 정의될 수 있다. 그리고 추가된 전원라인은 서브 픽셀의 특정 노드를 특정 전압으로 초기화하기 위한 초기화 전원라인(INIT)으로 정의될 수 있다. 그러나 이는 하나의 예시일 뿐 이에 한정되지 않는다.
한편, 도 2 및 도 3에서는 하나의 서브 픽셀에 보상회로(CC)가 포함된 것을 일례로 하였다. 하지만, 보상의 주체가 데이터 구동부(30) 등과 같이 서브 픽셀의 외부에 위치하는 경우 보상회로(CC)는 생략될 수도 있다. 즉, 하나의 서브 픽셀은 기본적으로 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터 및 유기발광다이오드(OLED)를 포함하는 2T(Transistor)1C(Capacitor) 구조로 구성되지만, 보상회로(CC)가 추가된 경우 3T1C, 4T2C, 5T2C, 6T2C, 7T2C 등으로 다양하게 구성될 수도 있다.
또한, 도 2 및 도 3에서는 보상회로(CC)가 스위칭 트랜지스터(SW)와 구동 트랜지스터(DR) 사이에 위치하는 것으로 도시하였지만, 구동 트랜지스터(DR)와 유기발광 다이오드(OLED) 사이에도 더 위치할 수도 있다. 보상회로(CC)의 위치와 구조는 도 2와 도 3에 한정되지 않는다.
도 4는 본 발명의 제1 실시예에 따른 유기발광표시장치를 나타낸 평면도이고, 도 5는 유기발광표시장치의 서브 픽셀을 나타낸 단면도이며, 도 6은 본 발명의 제1 실시예에 따른 데이터 패드부를 나타낸 평면도이며, 도 7은 도 6의 절취선 I-I'에 따라 절취한 단면도이다
도 4를 참조하면, 유기발광표시장치는 기판(110), 표시부(A/A) 및 표시부(A/A)를 둘러싸는 게이트 패드부(GP)와 데이터 패드부(DP)를 포함한다. 표시부(A/A)는 복수의 서브픽셀(SP)이 배치되어, R, G, B 또는 R, G, B, W를 발광하여 풀컬러를 구현한다. 게이트 패드부(GP)는 표시부(A/A)의 일측 예를 들어 우측 또는 좌측에 배치되어 표시부(A/A)로부터 연장되는 게이트 신호라인(미도시)이 복수의 박막트랜지스터에 연결되는 GIP 구동부일 수 있다. 그러나, 게이트 패드부(GP)는 본 발명의 일례일 뿐, 후술하는 데이터 패드부와 동일하게 FOG 필름이 부착될 수도 있다. 데이터 패드부(DP)는 표시부(A/A)의 일측 예를 들어 하측에 배치되어 표시부(A/A)로부터 연장되는 복수의 신호라인(SL)들이 배치된다. 복수의 신호라인(SL)은 데이터 라인 및 전원 라인일 수 있으며, 센싱 라인이 더 포함될 수도 있다. 복수의 신호라인(SL)들은 데이터 패드부(DP)에 부착된 FOG 필름(FOG)을 통해 데이터 신호 및 전원이 인가된다.
이하, 본 발명의 도 5를 참조하여, 유기발광표시장치의 서브픽셀(SP)의 단면 구조를 살펴본다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 유기발광표시장치는 기판(SUB) 상에 제1 버퍼층(BUF1)이 위치한다. 기판(SUB)은 유리(glass)로 이루어진다. 제1 버퍼층(BUF1)은 기판(SUB)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하는 역할을 한다. 제1 버퍼층(BUF1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
제1 버퍼층(BUF1) 상에 쉴드층(LS)이 위치한다. 쉴드층(LS)은 외부로부터 입사되는 광을 차단하여 박막트랜지스터의 누설 전류가 발생하는 것을 방지하는 역할을 한다. 쉴드층(LS) 상에 제2 버퍼층(BUF2)이 위치한다. 제2 버퍼층(BUF2)은 쉴드층(LS)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하는 역할을 한다. 제2 버퍼층(BUF2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
제2 버퍼층(BUF2) 상에 반도체층(ACT)이 위치한다. 반도체층(ACT)은 실리콘 반도체나 산화물 반도체로 이루어질 수 있다. 실리콘 반도체는 비정질 실리콘 또는 결정화된 다결정 실리콘을 포함할 수 있다. 여기서, 다결정 실리콘은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하여, 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용하거나 화소 내 구동 TFT에 적용할 수 있다. 한편, 산화물 반도체는 오프-전류가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 TFT에 적합하다. 또한, 오프 전류가 작으므로 화소의 전압 유지 기간이 길어서 저속 구동 및/또는 저 소비 전력을 요구하는 표시장치에 적합하다. 또한, 반도체층(ACT)은 p형 또는 n형의 불순물을 포함하는 드레인 영역 및 소스 영역을 포함하고 이들 사이에 채널을 포함한다.
반도체층(ACT) 상에 게이트 절연막(GI)이 위치한다. 게이트 절연막(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 게이트 절연막(GI) 상에 상기 반도체층(ACT)의 일정 영역, 즉 불순물이 주입되었을 경우의 채널과 대응되는 위치에 게이트 전극(GA)이 위치한다. 게이트 전극(GA)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 또한, 게이트 전극(GA)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 게이트 전극(GA)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.
게이트 전극(GA) 상에 게이트 전극(GA)을 절연시키는 층간 절연막(ILD)이 위치한다. 층간 절연막(ILD)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 층간 절연막(ILD) 및 게이트 절연막(GI)의 일부 영역에 반도체층(ACT)의 일부를 노출시키는 콘택홀들(CH)이 위치한다.
층간 절연막(ILD) 상에 드레인 전극(DE)과 소스 전극(SE)이 위치한다. 드레인 전극(DE)은 반도체층(ACT)의 드레인 영역을 노출하는 콘택홀(CH)을 통해 반도체층(ACT)에 연결되고, 소스 전극(SE)은 반도체층(ACT)의 소스 영역을 노출하는 콘택홀(CH)을 통해 반도체층(ACT)에 연결된다. 소스 전극(SE) 및 드레인 전극(DE)은 단일층 또는 다중층으로 이루어질 수 있으며, 상기 소스 전극(SE) 및 드레인 전극(DE)이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 상기 소스 전극(SE) 및 드레인 전극(DE)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 티타늄/알루미늄/티타늄, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다.
따라서, 반도체층(ACT), 게이트 전극(GA), 드레인 전극(DE) 및 소스 전극(SE)을 포함하는 박막트랜지스터(TFT)가 구성된다.
박막트랜지스터(TFT)를 포함하는 기판(SUB) 상에 패시베이션막(PAS)이 위치한다. 패시베이션막(PAS)은 하부의 소자를 보호하는 절연막으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 패시베이션막(PAS) 상에 오버코트층(OC)이 위치한다. 오버코트층(OC)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 오버코트층(OC)은 상기 유기물을 액상 형태로 코팅한 다음 경화시키는 SOG(spin on glass)와 같은 방법으로 형성될 수 있다.
오버코트층(OC)의 일부 영역에는 드레인 전극(DE)을 노출시키는 비어홀(VIA)이 위치한다. 오버코트층(OC) 상에 유기발광 다이오드(OLED)가 위치한다. 보다 자세하게는, 오버코트층(OC) 상에 제1 전극(ANO)이 위치한다. 제1 전극(ANO)은 화소 전극으로 작용하며, 비어홀(VIA)을 통해 박막트랜지스터(TFT)의 드레인 전극(DE)에 연결된다. 제1 전극(ANO)은 애노드로 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어질 수 있다. 제1 전극(ANO)이 반사 전극인 경우, 제1 전극(ANO)은 반사층을 더 포함한다. 반사층은 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이들의 합금으로 이루어질 수 있으며, 바람직하게는 APC(은/팔라듐/구리 합금)으로 이루어질 수 있다.
제1 전극(ANO)을 포함하는 기판(SUB) 상에 화소를 구획하는 뱅크층(BNK)이 위치한다. 뱅크층(BNK)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 뱅크층(BNK)은 제1 전극(ANO)을 노출시키는 화소정의부(OP)가 위치한다. 뱅크층(BNK)의 화소정의부(OP)에는 제1 전극(ANO)에 컨택하는 발광층(EML)이 위치한다. 발광층(EML)은 전자와 정공이 결합하여 발광하는 층으로, 발광층(EML)과 제1 전극(ANO) 사이에 정공주입층 또는 정공수송층을 포함할 수 있으며, 발광층(EML) 상에 전자수송층 또는 전자주입층을 포함할 수 있다.
발광층(EML) 상에 제2 전극(CAT)이 위치한다. 제2 전극(CAT)은 표시부(A/A) 전면에 위치하고, 캐소드 전극으로 일함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다. 제2 전극(CAT)이 투과 전극인 경우 광이 투과될 수 있을 정도로 얇은 두께로 이루어지고, 반사 전극인 경우 광이 반사될 수 있을 정도로 두꺼운 두께로 이루어진다.
한편, 본 발명의 유기발광표시장치의 데이터 패드부를 자세히 살펴보면 다음과 같다.
<제1 실시예>
도 6을 참조하면, 기판(SUB) 상의 표시부(A/A)로부터 연장된 복수의 전원 라인(VL1, VL2, VL3, VL4, VL5)들이 배치되고, 복수의 전원 라인(VL1, VL2, VL3, VL4, VL5)들 중 일부 끝단에는 패드홀(PCH)을 통해 각각 연결된 전원 패드전극(VPE1, VPE2)이 배치된다. 그리고 복수의 전원 라인(VL1, VL2, VL3, VL4, VL5)들의 사이에는 표시부(A/A)로부터 연장된 복수의 데이터 라인(DL1, DL2, DL3, DL4, DL5~DLn)들이 배치되고, 복수의 데이터 라인(DL1, DL2, DL3, DL4, DL5~DLn)들의 끝단에는 데이터홀(DCH)을 통해 각각 연결된 데이터 패드전극(DPE1~DPEn)들이 배치된다. 복수의 전원 라인(VL1, VL2, VL3, VL4, VL5)들은 복수의 전원 라인(VL1, VL2, VL3, VL4, VL5)들과 교차하게 배치된 브릿지전극(LSP)과 각각 컨택하여 연결된다.
보다 자세하게, 도 7을 참조하면, 기판(SUB) 상에 제 버퍼층(BUF1)이 위치하고, 제1 버퍼층(BUF1) 상에 브릿지전극(LSP)이 위치한다. 브릿지전극(LSP)은 서브 픽셀에 구비된 쉴드층과 동일 층 상에 위치하여 동일하게 구성된다. 브릿지전극(LSP) 상에 제2 버퍼층(BUF2)이 위치한다. 제2 버퍼층(BUF2)은 일부에 복수의 홀이 구비되어 브릿지전극(LSP)을 노출한다. 제2 버퍼층(BUF2) 상에 게이트 절연막(GI)이 위치한다. 게이트 절연막(GI)은 일부에 복수의 홀이 구비되어 제2 버퍼층(BUF2)을 통해 노출된 브릿지전극(LSP)을 노출한다. 게이트 절연막(GI) 상에 층간 절연막(ILD)이 위치한다. 층간 절연막(ILD)은 일부에 복수의 홀이 구비되어 제2 버퍼층(BUF2) 및 게이트 절연막(GI)에 의해 노출된 브릿지전극(LSP)을 노출한다. 이들 제2 버퍼층(BUF2), 게이트 절연막(GI) 및 층간 절연막(ILD)에 구비되어 브릿지전극(LSP)을 노출하는 홀은 브릿지홀(VCH1)로 구성된다.
층간 절연막(ILD) 상에 복수의 전원 라인(VL1, VL2)과 복수의 데이터 라인(DL1, DL2, DL3, DL4, DL5)이 위치한다. 복수의 전원 라인(VL1, VL2)은 브릿지홀(VCH1)을 통해 브릿지전극(LSP)에 각각 컨택되어 전기적으로 연결된다. 본 발명에서는 브릿지전극(LSP)과 데이터 라인들(DL1, DL2, DL3, DL4, DL5) 간의 쇼트를 방지하기 위해, 이들 사이에 제2 버퍼층(BUF2), 게이트 절연막(GI) 및 층간 절연막(ILD)을 형성하여 마진을 확보한다.
복수의 전원 라인(VL1, VL2)과 복수의 데이터 라인(DL1, DL2, DL3, DL4, DL5) 상에 패시베이션막(PAS)이 위치하여 데이터 패드부(DP)를 구성한다. 도 7은 도 6에서 4개의 전원 라인(VL1, VL2, VL3, VL4) 중 2개의 전원 라인(VL1, VL2)에 해당하는 단면을 도시하여 설명하였다. 그러나, 도면에 나타나지 않는 다른 전원 라인(VL3, VL4, VL5)들도 브릿지전극(LSP)에 연결된다.
다시 도 6을 참조하면, 본 발명의 제1 실시예는 데이터 패드부의 5개의 전원 라인(VL1, VL2, VL3, VL4, VL5)들을 하나의 브릿지전극(LSP)으로 연결하고 5개의 전원 라인(VL1, VL2, VL3, VL4, VL5)들 중 양 끝의 2개의 전원 라인(VL1, VL5)에 각각 전원 패드전극(VPE1, VPE2)을 가지는 것을 개시하였다. 즉, 5개의 전원 라인(VL1, VL2, VL3, VL4, VL5)이 각각 전원 패드전극을 구비하지 않고 양 끝의 2개의 전원 패드전극(VPE1, VPE2)에 연결되어, 전원 패드전극을 5개에서 2개로 줄일 수 있다. 본 발명은 하나의 전원 라인에 하나의 전원 패드전극이 구비된 구조와는 달리, 복수의 전원 라인에 전원 라인의 개수보다 적은 개수의 전원 패드전극을 구비하는 것을 개시한다. 따라서, 전원 패드전극이 생략된 영역(MA)들만큼 전원 패드전극들이나 데이터 패드전극들의 피치를 증가시킬 수 있다.
본 발명의 실시예에서는 5개의 전원 라인(VL1, VL2, VL3, VL4, VL5)이 하나의 브릿지전극(LSP)에 연결되고 양 끝에 위치한 2개의 전원 라인(VL1, VL5)에 각각 전원 패드전극들(VPE1, VPE2)이 구비된 것을 설명하였다. 그러나, 도면에 도시된 부분은 일부분에 불과하고, 도시되지 않은 나머지 전원 라인들도 마찬가지로 5개의 전원 라인이 하나의 브릿지전극에 연결된다. 또한, 본 발명은 5개의 전원 라인마다 하나의 브릿지전극이 연결된 구조를 설명하였으나, 이에 한정되지 않으며 적어도 둘 이상의 전원 라인마다 하나의 브릿지전극으로 연결될 수도 있다. 또한, 하나의 브릿지전극에 연결된 복수의 전원 라인들은 1개 이상의 전원 패드전극을 구비할 수도 있다.
<제2 실시예>
도 8은 본 발명의 제2 실시예에 따른 데이터 패드부를 나타낸 평면도이며, 도 9는 도 8의 절취선 Ⅱ-Ⅱ'에 따라 절취한 단면도이다.
도 8을 참조하면, 기판(SUB) 상의 표시부(A/A)로부터 연장된 복수의 전원 라인(VL1, VL2, VL3, VL4, VL5)들이 배치되고, 복수의 전원 라인(VL1, VL2, VL3, VL4, VL5)들 중 일부 끝단에는 패드홀(PCH)을 통해 각각 연결된 전원 패드전극(VPE1, VPE2)이 배치된다. 그리고 복수의 전원 라인(VL1, VL2, VL3, VL4, VL5)들의 사이에는 표시부(A/A)로부터 연장된 복수의 데이터 라인(DL1, DL2, DL3, DL4, DL5~DLn)들이 배치되고, 복수의 데이터 라인(DL1, DL2, DL3, DL4, DL5~DLn)들의 끝단에는 데이터홀(DCH)을 통해 각각 연결된 데이터 패드전극(DPE1~DPEn)들이 배치된다.
복수의 전원 라인(VL1, VL2, VL3, VL4, VL5)들은 복수의 전원 라인(VL1, VL2, VL3, VL4, VL5)들과 교차하게 배치된 브릿지전극(LSP)과 각각 컨택하여 연결된다. 본 발명의 실시예에서는 복수의 데이터 라인(DL1, DL2, DL3, DL4, DL5~DLn)들 중 일부 데이터 라인(DL2, DL3, DL4)들 사이마다 보조전극(VAE)들을 추가로 구비한다.
보다 자세하게, 도 9를 참조하면, 기판(SUB) 상에 제 버퍼층(BUF1)이 위치하고, 제1 버퍼층(BUF1) 상에 브릿지전극(LSP)이 위치한다. 브릿지전극(LSP)은 서브 픽셀에 구비된 쉴드층과 동일 층 상에 위치하여 동일하게 구성된다. 브릿지전극(LSP) 상에 제2 버퍼층(BUF2)이 위치한다. 제2 버퍼층(BUF2)은 일부에 복수의 홀이 구비되어 브릿지전극(LSP)을 노출한다. 제2 버퍼층(BUF2) 상에 게이트 절연막(GI)이 위치한다. 게이트 절연막(GI)은 일부에 복수의 홀이 구비되어 제2 버퍼층(BUF2)을 통해 노출된 브릿지전극(LSP)을 노출한다. 게이트 절연막(GI) 상에 층간 절연막(ILD)이 위치한다. 층간 절연막(ILD)은 일부에 복수의 홀이 구비되어 제2 버퍼층(BUF2) 및 게이트 절연막(GI)에 의해 노출된 브릿지전극(LSP)을 노출한다. 이들 제2 버퍼층(BUF2), 게이트 절연막(GI) 및 층간 절연막(ILD)에 구비되어 브릿지전극(LSP)을 노출하는 홀은 브릿지홀(VCH1)과 보조홀(VCH2)로 구성된다.
층간 절연막(ILD) 상에 복수의 전원 라인(VL1, VL2), 복수의 데이터 라인(DL1, DL2, DL3, DL4, DL5) 및 보조전극(VAE)들이 위치한다. 복수의 전원 라인(VL1, VL2)은 브릿지홀(VCH1)을 통해 브릿지전극(LSP)에 각각 컨택되어 전기적으로 연결된다. 보조전극(VAE)들은 보조홀(VCH2)을 통해 브릿지전극(LSP)에 각각 컨택하여 전기적으로 연결된다. 보조전극(VAE)들은 복수의 전원 라인(VL1, VL2), 복수의 데이터 라인(DL1, DL2, DL3, DL4, DL5)들과 동일 층 상에 위치한다. 복수의 전원 라인(VL1, VL2), 복수의 데이터 라인(DL1, DL2, DL3, DL4, DL5) 및 보조전극(VAE) 상에 패시베이션막(PAS)이 위치하여 데이터 패드부(DP)를 구성한다.
다시 도 6을 참조하면, 본 발명에서 브릿지전극(LSP)은 제일 왼쪽에 위치한 첫번째 전원 라인(VL1)과 제일 오른쪽에 위치한 다섯번째 전원 라인(VL5)에서 전압이 인가되기 때문에 가운데 위치한 세번째 전원 라인(VL3)으로 갈수록 전압이 감소된다. 따라서, 본 발명에서는 보조전극(VAE)을 더 구비하여 브릿지전극(LSP)과 전기적으로 연결시킴으로써, 브릿지전극(LSP)의 전압이 감소되는 것을 방지할 수 있다.
<제3 실시예>
도 10은 본 발명의 제3 실시예에 따른 데이터 패드부를 나타낸 평면도이고, 도 11은 도 10의 절취선 Ⅲ-Ⅲ'에 따라 절취한 단면도이다.
도 10을 참조하면, 기판(SUB) 상의 표시부(A/A)로부터 연장된 복수의 전원 라인(VL1, VL2, VL3, VL4, VL5)들이 배치되고, 복수의 전원 라인(VL1, VL2, VL3, VL4, VL5)들 중 일부 끝단에는 패드홀(PCH)을 통해 각각 연결된 전원 패드전극(VPE1, VPE2)이 배치된다. 그리고 복수의 전원 라인(VL1, VL2, VL3, VL4, VL5)들의 사이에는 표시부(A/A)로부터 연장된 복수의 데이터 라인(DL1, DL2, DL3, DL4, DL5~DLn)들이 배치되고, 복수의 데이터 라인(DL1, DL2, DL3, DL4, DL5~DLn)들의 끝단에는 데이터홀(DCH)을 통해 각각 연결된 데이터 패드전극(DPE1~DPEn)들이 배치된다.
복수의 전원 라인(VL1, VL2, VL3, VL4, VL5)들은 복수의 전원 라인(VL1, VL2, VL3, VL4, VL5)들과 교차하게 배치된 브릿지전극(LSP)과 각각 컨택하여 연결된다. 본 발명의 실시예에서는 복수의 전원 라인(VL1, VL2, VL3, VL4, VL5)들 중 일부 전원 라인(VL1, VL2, VL4, VL5)들이 2개 이상의 패턴들로 이루어진다.
보다 자세하게, 도 11을 참조하면, 기판(SUB) 상에 제 버퍼층(BUF1)이 위치하고, 제1 버퍼층(BUF1) 상에 브릿지전극(LSP)이 위치한다. 브릿지전극(LSP) 상에 제2 버퍼층(BUF2)이 위치한다. 제2 버퍼층(BUF2)은 일부에 복수의 홀이 구비되어 브릿지전극(LSP)을 노출한다. 제2 버퍼층(BUF2) 상에 게이트 절연막(GI)이 위치한다. 게이트 절연막(GI)은 일부에 복수의 홀이 구비되어 제2 버퍼층(BUF2)을 통해 노출된 브릿지전극(LSP)을 노출한다. 게이트 절연막(GI) 상에 층간 절연막(ILD)이 위치한다. 층간 절연막(ILD)은 일부에 복수의 홀이 구비되어 제2 버퍼층(BUF2) 및 게이트 절연막(GI)에 의해 노출된 브릿지전극(LSP)을 노출한다. 이들 제2 버퍼층(BUF2), 게이트 절연막(GI) 및 층간 절연막(ILD)에 구비되어 브릿지전극(LSP)을 노출하는 홀은 브릿지홀(VCH1)로 구성된다.
층간 절연막(ILD) 상에 전원 라인(VL1)의 제1 전원 라인패턴(VLP1)과 제2 전원 라인패턴(VLP2)이 위치한다. 제1 전원 라인패턴(VLP1)과 제2 전원 라인패턴(VLP2)은 브릿지홀(VCH1)을 통해 브릿지전극(LSP)에 각각 컨택되어 전기적으로 연결된다. 전원 라인(VL1) 상에 패시베이션막(PAS)이 위치하고, 패시베이션막(PAS)은 일부에 전원 라인(VL1)의 제2 전원 라인패턴(VLP2)을 노출하는 패드홀(PCH)이 구비된다. 패드홀(PCH) 상에 전원 패드전극(VPE)이 위치하여 전원 라인(VL1)의 제2 전원 라인패턴(VLP2)에 연결된다.
도 10과 11을 함께 참조하면, 첫번째 전원 라인(VL1)은 표시부(A/A)에 인접하게 위치하는 제1 전원 라인패턴(VLP1), 및 전원 패드전극(VPE1)에 인접하게 위치하는 제2 전원 라인패턴(VLP2)을 포함한다. 제1 전원 라인패턴(VLP1)과 제2 전원 라인패턴(VLP2)은 하부에 위치한 브릿지전극(LSP)에 연결되기 때문에 서로 분리되어 있어도 전기적으로 연결된다. 제1 전원 라인패턴(VLP1)과 제2 전원 라인패턴(VLP2)은 서로 이격된 거리를 조절하여, 브릿지전극(LSP)과 제1 전원 라인패턴(VLP1)의 컨택면적을 줄임으로써 첫번째 전원 라인(VL1)의 출력 전압을 조절할 수 있다.
또한, 두번째 전원 라인(VL2)은 표시부(A/A)와 일체로 이루어진 제1 전원 라인패턴(VLP1), 기판(SUB) 끝단에 인접하는 제2 전원 라인패턴(VLP2)을 포함한다. 제1 전원 라인패턴(VLP1)과 제2 전원 라인패턴(VLP2)은 하부에 위치한 브릿지전극(LSP)에 연결되기 때문에 서로 분리되어 있어도 전기적으로 연결된다. 제1 전원 라인패턴(VLP1)과 제2 전원 라인패턴(VLP2)은 서로 이격된 거리를 조절하여, 브릿지전극(LSP)과 제1 전원 라인패턴(VLP1)의 컨택면적을 줄임으로써 두번째 전원 라인(VL2)의 출력 전압을 조절할 수 있다.
전술한 것처럼, 브릿지전극(LSP)은 제일 왼쪽에 위치한 첫번째 전원 라인(VL1)과 제일 오른쪽에 위치한 다섯번째 전원 라인(VL5)에서 전압이 인가되기 때문에 가운데 위치한 세번째 전원 라인(VL3)으로 갈수록 전압이 감소된다. 따라서, 본 발명의 실시예에서는 전원이 인가되는 첫번째 전원 라인(VL1)과 다섯번째 전원 라인(VL5)의 저항을 가장 높이고 세번째 전원 라인(VL3)으로 갈수록 저항을 낮추는 구조를 가진다. 이를 위해, 전원이 인가되는 첫번째 전원 라인(VL1)과 다섯번째 전원 라인(VL5)에서 제1 전원 라인패턴(VLP1)과 제2 전원 라인패턴(VLP2)의 이격 거리를 가장 멀리 형성하여 컨택 면적을 줄여 저항을 많이 낮춘다. 그리고, 두번째 전원 라인(VL2)과 네번째 전원 라인(VL4)에서 제1 전원 라인패턴(VLP1)과 제2 전원 라인패턴(VLP2)의 이격 거리를 상대적으로 좁게 형성하여 컨택 면적을 상대적으로 덜 줄여 저항을 조금 낮춘다. 가운데 위치한 세번째 전원 라인(VL3)은 그대로 유지한다. 즉, 전원 라인들과 브릿지전극(LSP)과의 컨택 면적의 조절은 제1 전원 라인패턴(VLP1)과 제2 전원 라인패턴(VLP2)의 이격 거리를 늘리거나 줄임으로써 조절한다. 따라서, 전압이 인가되는 제일 왼쪽에 위치한 첫번째 전원 라인(VL1)과 제일 오른쪽에 위치한 다섯번째 전원 라인(VL5)에서부터 전압이 가장 멀리 전달되는 세번째 전원 라인(VL3)으로 갈수록 전원 라인과 브릿지전극(LSP)의 컨택 면적을 넓혀 저항을 줄일 수 있다.
본 발명의 제3 실시예는 전압이 인가되는 제일 왼쪽에 위치한 첫번째 전원 라인(VL1)과 제일 오른쪽에 위치한 다섯번째 전원 라인(VL5)의 출력 전압을 두번째, 세번째 및 네번째 전원 라인(VL2, VL3, VL4)들의 출력 전압과 유사하게 조절할 수 있다. 그러므로 표시부(A/A)의 각 서브 픽셀의 발광 휘도를 균일하게 조절할 수 있는 이점이 있다.
<제4 실시예>
도 12는 본 발명의 제4 실시예에 따른 데이터 패드부를 나타낸 평면도이다.
도 12를 참조하면, 기판(SUB) 상의 표시부(A/A)로부터 연장된 복수의 전원 라인(VL1, VL2, VL3, VL4, VL5)들이 배치되고, 복수의 전원 라인(VL1, VL2, VL3, VL4, VL5)들 중 일부 끝단에는 패드홀(PCH)을 통해 각각 연결된 전원 패드전극(VPE1, VPE2)이 배치된다. 그리고 복수의 전원 라인(VL1, VL2, VL3, VL4, VL5)들의 사이에는 표시부(A/A)로부터 연장된 복수의 데이터 라인(DL1, DL2, DL3, DL4, DL5~DLn)들이 배치되고, 복수의 데이터 라인(DL1, DL2, DL3, DL4, DL5~DLn)들의 끝단에는 데이터홀(DCH)을 통해 각각 연결된 데이터 패드전극(DPE1~DPEn)들이 배치된다.
복수의 전원 라인(VL1, VL2, VL3, VL4, VL5)들은 복수의 전원 라인(VL1, VL2, VL3, VL4, VL5)들과 교차하게 배치된 브릿지전극(LSP)과 각각 컨택하여 연결된다. 본 발명의 실시예에서는 브릿지전극(LSP)이 복수의 개구부(OPP)와 복수의 브릿지부(BRP)를 포함하여 이루어진다.
보다 자세하게, 브릿지전극(LSP)과 복수의 데이터 라인(DL1~DLn)이 교차하는 영역들에 각각 복수의 개구부(OPP)와 복수의 브릿지부(BRP)가 위치한다. 복수의 브릿지부(BRP)와 복수의 개구부(OPP)는 복수의 데이터 라인(DL1~DLn)과 수직으로 교차하는 방향으로 배치된다. 복수의 브릿지부(BRP)와 복수의 개구부(OPP)는 복수의 전원 라인(VL1, VL2, VL3, VL4, VL5)과 이격되어 배치된다. 브릿지전극(LSP)에 구비된 복수의 개구부(OPP)와 복수의 브릿지부(BRP)는 데이터 라인과의 쇼트가 발생한 경우 이를 리페어하기 위한 구성이다. 예를 들어, 첫번째 전원 라인(VL1)과 두번째 전원 라인(VL2) 사이에서 복수의 데이터 라인(DL1~DLn) 중 어느 하나와 브릿지전극(LSP)이 쇼트되면, 이 쇼트에 의해 브릿지전극(LSP)의 전원 전압이 다른 전원 라인들에 공급되지 않는다. 따라서, 본 발명에서 복수의 브릿지부(BRP)는 어느 하나의 데이터 라인과 쇼트가 발생하였을 때, 해당 브릿지부(BRP)를 레이저로 끊어주어 쇼트를 제거하고 다른 브릿지부(BRP)로 전원 전압이 전달되도록 한다. 그러므로, 본 발명의 제4 실시예에서는 브릿지전극(LSP)에 브릿지부(BRP)와 개구부(OPP)를 구비하여, 브릿지전극(LSP)의 신뢰성을 향상시키고 쇼트에 의한 구동불량을 방지할 수 있다.
전술한 본 발명의 제1 내지 제4 실시예들은 다양한 데이터 패드부의 구조를 나타내었지만, 본 발명의 제1 내지 제4 실시예들은 그들을 각각 개시하거나 이들 실시예들이 서로 조합되어 개시될 수 있다. 예를 들어, 제2 실시예의 구조에 제3 실시예의 전원 라인의 구조들이 조합될 수 있고, 제3 실시예의 브릿지전극의 구조들이 조합될 수 있다.
한편, 본 발명의 도 6에 도시된 제1 실시예의 데이터 패드부의 구조에 따른 전원 라인들의 전압을 측정하여 도 13에 나타내었고, 도 10에 도시된 제3 실시예의 데이터 패드부의 구조에 따른 전원 라인들의 전압을 측정하여 도 14에 나타내었다.
도 13과 도 14는 본 발명의 제3 실시예의 효과로 구현되는 전원 라인들의 전압 차이가 줄어든다는 효과를 증명하기 위한 시뮬레이션 결과이다. 도 13을 참조하면, 전원 전압이 인가되는 전원 라인 1과 전원 라인 5는 전압이 23.45V를 나타내지만, 브릿지전극을 통해 전압이 전달되는 전원 라인 2, 3, 및 4는 점점 전압이 떨어져 최저 23.3V를 나타낸다. 즉, 최고 전압 23.45V와 최저 전압 23.3V 사이 값이 0.15V를 나타낸다. 반면, 도 14를 참조하면, 전원 전압이 인가되는 전원 라인 1과 전원 라인 5는 전압이 23.37V를 나타내지만, 브릿지전극을 통해 전압이 전달되는 전원 라인 2, 3, 및 4는 최저 23.29V를 나타낸다. 즉, 최고 전압 23.37V와 최저 전압 23.29V 사이 값이 0.07V를 나타낸다.
이 결과를 통해, 본 발명의 제3 실시예에서 전원 라인들의 저항을 조절하여 전원 라인들의 출력 전압을 균일하게 할 수 있음을 알 수 있다.
상기와 같이, 본 발명의 일 실시예에 따른 표시장치는 브릿지전극을 이용하여 복수의 전원 라인에 전원 라인의 개수보다 적은 개수의 전원 패드전극을 구비함으로써, 전원 패드전극이 생략된 영역들만큼 전원 패드전극들이나 데이터 패드전극들의 피치를 증가시킬 수 있다. 따라서, 패드전극들 간의 피치가 좁아 발생할 수 있는 쇼트 등의 방지할 수 있는 이점이 있다. 또한, 본 발명은 브릿지전극과 데이터 라인들 사이에 복수의 절연막을 형성하여, 브릿지전극과 데이터 라인들 간의 쇼트를 방지할 수 있는 이점이 있다.
또한, 본 발명의 일 실시예에 따른 표시장치는 보조전극을 형성하여 브릿지전극을 통해 전달되는 전압이 저하되는 것을 방지할 수 있는 이점이 있다. 또한, 전원 라인과 브릿지전극의 컨택 면적을 조절하여, 전압이 인가되는 전원 라인과 인가되지 않는 전원 라인들 간의 출력 전압을 균일하게 할 수 있는 이점이 있다. 또한, 본 발명의 일 실시예에 따른 표시장치는 브릿지전극에 브릿지부를 형성하여, 브릿지전극과 데이터 라인의 쇼트가 발생하여도 리페어할 수 있는 이점이 있다.
따라서, 본 발명의 일 실시예에 따른 표시장치는 쇼트에 의한 구동불량을 방지하고 신뢰성을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경과 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
SUB : 기판 A/A : 표시부
VL1~VL5 : 전원 라인 DL1~DL5 : 데이터 라인
VCH1 : 브릿지홀 VPE1, VPE2 : 전원 패드전극
DPE1~DPEn : 데이터 패드전극 LSP : 브릿지전극

Claims (11)

  1. 표시부 및 상기 표시부 외의 패드부를 포함하는 기판;
    상기 기판의 패드부 상에 위치하며, 상기 표시부로부터 연장된 복수의 전원 라인;
    상기 복수의 전원 라인과 나란하며, 상기 표시부로부터 연장된 복수의 데이터 라인; 및
    상기 복수의 전원 라인들 중 적어도 둘 이상을 연결하는 복수의 브릿지전극;을 포함하며,
    상기 복수의 전원 라인들 중 일부 전원라인은 상기 패드부에 배치된 전원 패드전극을 포함하고, 나머지 전원라인들은 상기 패드부에 전원 패드전극을 포함하지 않으며, 상기 전원 패드전극의 개수는 상기 복수의 전원 라인들의 개수보다 적은 표시장치.
  2. 제1 항에 있어서,
    상기 복수의 브릿지전극은 상기 복수의 전원 라인들 및 상기 복수의 데이터 라인들과 교차하는 표시장치.
  3. 제1 항에 있어서,
    상기 표시부에서, 상기 복수의 데이터 라인들 중 서로 인접한 데이터 라인들 사이에 상기 복수의 데이터 라인들과 나란하게 위치하며 상기 브릿지전극과 연결된 보조전극을 더 포함하는 표시장치.
  4. 제3 항에 있어서,
    상기 보조전극은 상기 복수의 데이터 라인들과 동일 층 상에 위치하는 표시장치.
  5. 제1 항에 있어서,
    상기 복수의 전원 라인들 중 일부는 제1 전원 라인패턴과 제2 전원 라인패턴으로 분리되며, 상기 제1 전원 라인패턴과 상기 제2 전원 라인패턴은 상기 브릿지전극과 연결된 표시장치.
  6. 제5 항에 있어서,
    상기 제1 전원 라인패턴과 상기 제2 전원 라인패턴을 각각 포함하는 상기 복수의 전원 라인들은 상기 브릿지전극과의 컨택 면적이 서로 다른 표시장치.
  7. 제6 항에 있어서,
    상기 전원 라인과 상기 브릿지전극과의 컨택 면적의 조절은 상기 제1 전원 라인패턴과 상기 제2 전원 라인패턴의 이격 거리를 늘리거나 줄임으로써 조절하는 표시장치.
  8. 제1 항에 있어서,
    상기 복수의 브릿지전극은 각각 복수의 개구부와 복수의 브릿지부를 포함하는 표시장치.
  9. 제8 항에 있어서,
    상기 복수의 개구부와 상기 복수의 브릿지부는 상기 복수의 데이터 라인과 교차하는 표시장치.
  10. 제9 항에 있어서,
    상기 복수의 개구부와 상기 복수의 브릿지부는 상기 복수의 전원 라인과 이격된 표시장치.
  11. 제1 항에 있어서,
    상기 기판 상에 위치하는 제1 버퍼층;
    상기 제1 버퍼층 상에 위치하는 상기 브릿지전극;
    상기 브릿지전극 상에 위치하는 제2 버퍼층;
    상기 제2 버퍼층 상에 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하는 층간 절연막; 및
    상기 층간 절연막 상에 위치하는 상기 복수의 전원 라인;을 포함하며,
    상기 복수의 전원 라인은 상기 제2 버퍼층, 상기 게이트 절연막 및 상기 층간 절연막을 관통하는 브릿지홀을 통해 상기 브릿지전극과 연결되는 표시장치.
KR1020160097494A 2016-07-29 2016-07-29 표시장치 KR102572341B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020160097494A KR102572341B1 (ko) 2016-07-29 2016-07-29 표시장치
EP17183221.5A EP3276599B1 (en) 2016-07-29 2017-07-26 Display device
TW106125162A TWI644424B (zh) 2016-07-29 2017-07-26 顯示裝置
US15/661,827 US10381429B2 (en) 2016-07-29 2017-07-27 Display device
CN201710627948.3A CN107665913B (zh) 2016-07-29 2017-07-28 显示设备
KR1020230111536A KR20230129324A (ko) 2016-07-29 2023-08-24 표시장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160097494A KR102572341B1 (ko) 2016-07-29 2016-07-29 표시장치

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020230111536A Division KR20230129324A (ko) 2016-07-29 2023-08-24 표시장치

Publications (2)

Publication Number Publication Date
KR20180014395A KR20180014395A (ko) 2018-02-08
KR102572341B1 true KR102572341B1 (ko) 2023-08-30

Family

ID=59409239

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020160097494A KR102572341B1 (ko) 2016-07-29 2016-07-29 표시장치
KR1020230111536A KR20230129324A (ko) 2016-07-29 2023-08-24 표시장치

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020230111536A KR20230129324A (ko) 2016-07-29 2023-08-24 표시장치

Country Status (5)

Country Link
US (1) US10381429B2 (ko)
EP (1) EP3276599B1 (ko)
KR (2) KR102572341B1 (ko)
CN (1) CN107665913B (ko)
TW (1) TWI644424B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI669816B (zh) * 2018-04-18 2019-08-21 友達光電股份有限公司 拼接用顯示面板及其製造方法
CN109599031B (zh) * 2018-12-13 2021-03-26 合肥鑫晟光电科技有限公司 一种显示基板及其制作方法、显示装置
KR20210027676A (ko) * 2019-08-30 2021-03-11 삼성디스플레이 주식회사 디스플레이 장치
KR20210086441A (ko) * 2019-12-30 2021-07-08 엘지디스플레이 주식회사 표시패널과 그 리페어 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140055702A1 (en) * 2012-08-21 2014-02-27 Young Bae Park Displays with Bent Signal Lines

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003228302A (ja) * 2002-02-04 2003-08-15 Toshiba Electronic Engineering Corp 表示装置及びその製造方法
KR100700650B1 (ko) * 2005-01-05 2007-03-27 삼성에스디아이 주식회사 유기 전계 발광 장치 및 그 제조 방법
TWI323378B (en) * 2005-08-16 2010-04-11 Chi Mei Optoelectronics Corp Pad structure and a display substrate and a liquid crystal display device comprising the same
KR100725492B1 (ko) * 2005-09-24 2007-06-08 삼성전자주식회사 디스플레이장치
KR100713999B1 (ko) * 2005-09-30 2007-05-04 삼성에스디아이 주식회사 전도성 스페이서가 구비된 유기 발광 표시장치 및 이의제조 방법
KR100859691B1 (ko) * 2007-03-07 2008-09-23 삼성에스디아이 주식회사 유기 발광 표시 장치 및 이의 제조 방법
KR100846711B1 (ko) * 2007-03-13 2008-07-16 삼성에스디아이 주식회사 유기 발광 표시 장치 및 그 제조 방법
EP2023195B1 (en) * 2007-08-09 2017-04-05 LG Display Co., Ltd. Liquid crystal display device
KR101308462B1 (ko) * 2007-08-09 2013-09-16 엘지디스플레이 주식회사 액정 표시 장치
KR101015850B1 (ko) * 2009-02-09 2011-02-24 삼성모바일디스플레이주식회사 유기 발광 표시 장치 제조 방법
KR101082300B1 (ko) * 2009-11-04 2011-11-09 삼성모바일디스플레이주식회사 유기전계발광표시장치 및 그의 제조방법
JP5901003B2 (ja) * 2010-05-12 2016-04-06 ルネサスエレクトロニクス株式会社 パワー系半導体装置
CN103578418B (zh) * 2012-07-23 2016-08-10 乐金显示有限公司 显示装置和形成显示装置的方法
KR101398448B1 (ko) * 2012-11-29 2014-05-30 삼성디스플레이 주식회사 유기 발광 표시 장치
GB2510480B (en) * 2012-12-21 2016-02-03 Lg Display Co Ltd Display device
KR102099311B1 (ko) * 2013-05-31 2020-04-10 삼성디스플레이 주식회사 표시장치
KR20150006125A (ko) * 2013-07-08 2015-01-16 삼성디스플레이 주식회사 유기 발광 표시장치 및 유기 발광 표시장치의 제조 방법
CN104716156A (zh) * 2013-12-13 2015-06-17 昆山国显光电有限公司 一种有机发光显示装置及其制备方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140055702A1 (en) * 2012-08-21 2014-02-27 Young Bae Park Displays with Bent Signal Lines

Also Published As

Publication number Publication date
KR20230129324A (ko) 2023-09-08
CN107665913B (zh) 2021-01-29
KR20180014395A (ko) 2018-02-08
TWI644424B (zh) 2018-12-11
EP3276599B1 (en) 2021-09-01
EP3276599A1 (en) 2018-01-31
TW201816999A (zh) 2018-05-01
US20180033852A1 (en) 2018-02-01
CN107665913A (zh) 2018-02-06
US10381429B2 (en) 2019-08-13

Similar Documents

Publication Publication Date Title
KR102387343B1 (ko) 표시장치
CN107664862B (zh) 显示装置及其制造方法
CN111354304B (zh) 显示装置
KR102531312B1 (ko) 표시장치
JP6479748B2 (ja) 表示装置
CN107785392B (zh) 显示装置
KR102553139B1 (ko) 표시장치
KR20230129324A (ko) 표시장치
KR102460917B1 (ko) 표시장치
CN110010658B (zh) 显示装置
JP2018085336A (ja) 表示装置
KR102555624B1 (ko) 표시장치
KR102302661B1 (ko) 표시장치
CN111009552B (zh) 显示装置
KR102505341B1 (ko) 칩 온 필름 및 이를 포함하는 표시장치
KR20230015483A (ko) 표시장치
KR102417452B1 (ko) 표시장치
KR102344142B1 (ko) 표시장치
KR102360353B1 (ko) 표시장치
KR102646400B1 (ko) 표시장치
KR102463164B1 (ko) 표시장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant