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KR102518015B1 - 자기 저항 메모리 소자 및 그 제조 방법 - Google Patents

자기 저항 메모리 소자 및 그 제조 방법 Download PDF

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KR102518015B1
KR102518015B1 KR1020190012659A KR20190012659A KR102518015B1 KR 102518015 B1 KR102518015 B1 KR 102518015B1 KR 1020190012659 A KR1020190012659 A KR 1020190012659A KR 20190012659 A KR20190012659 A KR 20190012659A KR 102518015 B1 KR102518015 B1 KR 102518015B1
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South Korea
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pattern
conductive pattern
conductive
memory device
insulating
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신희주
피웅환
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삼성전자주식회사
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Abstract

자기 저항 메모리 소자는, 스핀 궤도 토크를 발생시키는 물질을 포함하는 제1 도전 패턴이 구비된다. 상기 제1 도전 패턴의 상부면의 일부와 접하는 토크 전달 패턴이 구비된다. 상기 토크 전달 패턴의 측방에 구비되고 상기 제1 도전 패턴을 덮는 절연 패턴이 구비된다. 그리고, 상기 토크 전달 패턴 상에 구비되고, 자유층 패턴, 터널 베리어 패턴 및 고정층 패턴이 순차적으로 적층되는 자기 터널 접합(MTJ) 구조물을 포함한다. 상기 자기 저항 메모리 소자는 우수한 전기적 특성을 가질 수 있다.

Description

자기 저항 메모리 소자 및 그 제조 방법{A MAGNETORESISTIVE RANDOM ACCESS DEVICE MEMORY AND METHOD OF MANUFACTURING THE SAME}
본 발명은 자기 저항 메모리 소자(Magnetoresistive Random Access Memory: MRAM) 및 그 제조 방법에 관한 것으로, 보다 자세하게는 스핀 궤도 토그-자기 저항 메모리 소자(Spin orbit torque-MRAM, SOT-MRAM) 및 그 제조 방법에 관한 것이다.
최근, 전력 소모를 감소시키기 위하여, 스핀 궤도 토그를 이용하여 데이터를 기록하는 SOT-MRAM이 사용되고 있다. 상기 SOT-MRAM는 우수한 데이터 쓰기 특성을 갖는 것이 요구된다. 또한, 상기 SOT-MRAM을 제조할 때 불량이 감소되어야 한다.
본 발명의 일 과제는 우수한 특성을 갖는 자기 저항 메모리 소자를 제공하는 것이다.
본 발명의 일 과제는 우수한 특성을 갖는 자기 저항 메모리 소자의 제조 방법을 제공하는 것이다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 소자는, 스핀 궤도 토크를 발생시키는 물질을 포함하는 제1 도전 패턴이 구비된다. 상기 제1 도전 패턴의 상부면의 일부와 접하는 토크 전달 패턴이 구비된다. 상기 토크 전달 패턴의 측방에 구비되고 상기 제1 도전 패턴을 덮는 절연 패턴이 구비된다. 그리고, 상기 토크 전달 패턴 상에 구비되고, 자유층 패턴, 터널 베리어 패턴 및 고정층 패턴이 순차적으로 적층되는 자기 터널 접합(MTJ) 구조물을 포함한다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 소자는, 스핀 궤도 토크를 발생시키는 물질을 포함하는 제1 도전 패턴이 구비된다. 상기 제1 도전 패턴의 상부면의 일부와 접하고, 상기 제1 도전 패턴의 상부면으로부터 수직 방향으로 돌출되는 토크 전달 패턴이 구비된다. 그리고, 상기 토크 전달 패턴 상에 구비되고, 자유층 패턴, 터널 베리어 패턴 및 고정층 패턴이 적층되는 자기 터널 접합(MTJ) 구조물을 포함하고, 상기 자유층 패턴이 상기 토크 전달 패턴 상부면과 접촉된다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 소자는, 스핀 궤도 토크를 발생시키는 물질을 포함하는 제1 도전 패턴이 구비된다. 상기 제1 도전 패턴의 상부면의 일부와 접하는 토크 전달 패턴이 구비된다. 상기 토크 전달 패턴의 측방에 구비되고 상기 제1 도전 패턴을 덮는 절연 패턴이 구비된다. 상기 토크 전달 패턴 상에 구비되고, 자유층 패턴, 터널 베리어 패턴 및 고정층 패턴이 순차적으로 적층되는 자기 터널 접합(MTJ) 구조물이 구비된다. 그리고, 상기 자기 터널 접합 구조물 상에 구비되는 제2 도전 패턴을 포함한다. 상기 토크 전달 패턴은 상기 자유층 패턴과 접촉하고, 상기 제2 도전 패턴은 상기 고정층 패턴과 전기적으로 연결된다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법으로, 기판 상에 스핀 궤도 토크를 발생시키는 물질을 포함하는 제1 도전 패턴을 형성한다. 상기 제1 도전 패턴 상에 상기 제1 도전 패턴의 상부면의 일부를 노출하는 개구부를 포함하는 절연 패턴을 형성한다. 상기 개구부 내부를 채우고, 상기 제1 도전 패턴의 상부면 일부와 접촉하는 토크 전달 패턴을 형성한다. 그리고, 상기 토크 전달 패턴 상에, 자유층 패턴, 터널 베리어 패턴 및 고정층 패턴이 순차적으로 적층되는 자기 터널 접합(MTJ) 구조물을 형성한다.
상기 자기 저항 메모리 소자는 상기 제1 도전 패턴 및 토크 전달 패턴을 통해 상기 자유층 패턴에 데이터를 기록할 수 있다. 따라서, 상기 자기 저항 메모리 소자는 우수한 데이터 쓰기 특성을 가질 수 있다. 또한, 상기 토크 전달 패턴의 측방으로 절연 패턴이 구비됨으로써, 상기 MTJ 구조물의 형성 시에 발생되는 공정 불량이 감소될 수 있다.
도 1은 예시적인 실시예들에 따른 SOT-자기 저항 메모리 셀 구조물을 설명하기 위한 단면도이다.
도 2 내지 도 9는 예시적인 실시예들에 따른 SOT-자기 저항 메모리 셀 구조물의 제조 방법을 설명하기 위한 단면도들이다.
도 10 및 도 11은 예시적인 실시예들에 따른 SOT-자기 저항 메모리 소자의 사시도 및 단면도이다.
도 12 및 도 13은 예시적인 실시예들에 따른 SOT-자기 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 14는 예시적인 실시예들에 따른 SOT-자기 저항 메모리 소자를 설명하기 위한 단면도이다.
도 15 내지 도 19는 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 SOT-자기 저항 메모리 셀 구조물을 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 SOT-자기 저항 메모리 셀 구조물(이하, 메모리 셀 구조물)은 스핀-홀-효과(spin hall effect)-기반 MRAM 또는 라쉬바 효과(Rashba effect) MRAM에 사용될 수 있다.
상기 메모리 셀 구조물(130)은 제1 도전 패턴(110), 토크 전달 패턴(116a), 절연 패턴(112a), 자기 터널 접합(magnetic tunnel junction, MTJ) 구조물(126a) 및 상부 전극(128a)을 포함할 수 있다. 이에 더하여, 하부 절연 패턴(도시안됨)이 더 포함될 수 있다. 상기 메모리 셀 구조물은 하부 구조물(10) 상에 형성될 수 있다. 일 예로, 상기 하부 구조물(10)은 기판을 포함할 수 있다. 다른 예로, 상기 하부 구조물(10)은 기판 및 기판 상의 하부 소자들을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 도전 패턴(110)은 라인 형상 또는 고립된 패턴 형상을 가질 수 있다. 예시적인 실시예에서, 상기 제1 도전 패턴(110)의 길이 방향은 상기 제1 도전 패턴(110)의 상부면과 수평한 방향인 제1 방향일 수 있다.
상기 MTJ 구조물(126a)은 자유층 패턴(120a), 터널 베리어 패턴(122a) 및 고정층 패턴(124a)을 포함하고, 이들이 적층된 구조를 가질 수 있다. 상기 MTJ 구조물(126a)은 필러 형상을 가질 수 있다.
예시적인 실시예에서, 상기 MTJ 구조물(126a)은 하부 폭이 상부 폭보다 넓을 수 있다. 즉, 상기 MTJ 구조물(126a)은 상부에서 하부로 갈수록 폭이 점진적으로 증가될 수 있다. 상기 MTJ 구조물(126a)의 측벽은 경사를 가질 수 있다. 일부 예시적인 실시예에서, 상기 MTJ 구조물(126a)은 하부 폭과 상부 폭과 동일한 폭을 가질 수 있다. 즉, 상기 MTJ 구조물(126a)의 측벽은 수직할 수 있다.
예시적인 실시예에서, 상기 자유층 패턴(120a)은 자화 방향이 가변적일 수 있다. 즉, 상기 자유층 패턴(120a)에 가해지는 토크에 의해 상기 자유층 패턴의 자화 방향이 변할 수 있다. 예를들어, 상기 자유층 패턴(120a)에 스핀 편극된 전류를 통과시킴으로써 자화 방향이 변하여 데이터를 기록할 수 있다. 상기 스핀 편극된 전류에 의해 스핀홀 효과 및/또는 라쉬바 효과가 발생되어, 상기 MTJ 구조물(126a)에 데이터를 용이하게 기록할 수 있다.
예시적인 실시예에서, 상기 자유층 패턴(120a)은 철(Fe), 코발트(Co), 니켈(Ni), 크롬(Cr), 백금(Pt) 등과 같은 강자성체를 포함할 수 있다. 상기 자유층 패턴(120a)은 붕소(B) 또는 실리콘(Si)을 더 포함할 수도 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다. 예를 들면, 상기 자유층 패턴은 CoFe, NiFe, FeCr, CoFeNi, PtCr, CoCrPt, CoFeB, NiFeSiB, CoFeSiB 등과 같은 복합 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 고정층 패턴(124a)은 고정 패턴, 하부 강자성 패턴, 반강자성 커플링 스페이서 패턴, 상부 강자성 패턴을 포함할 수 있다. 이 때, 상기 고정 패턴은 예를 들어, 망간철(FeMn), 망간이리듐(IrMn), 망간백금(PtMn), 산화망간(MnO), 황화망간(MnS), 텔루르망간(MnTe), 불화망간(MnF2), 불화철(FeF2), 염화철(FeCl2), 산화철(FeO), 염화코발트(CoCl2), 산화코발트(CoO), 염화니켈(NiCl2), 산화니켈(NiO), 크롬(Cr) 등을 포함하도록 형성할 수 있다. 상기 상부 및 하부 강자성 패턴들은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체를 포함하도록 형성할 수 있다. 상기 반강자성 커플링 스페이서 패턴은 예를 들어, 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 중 적어도 하나를 포함하도록 형성할 수 있다.
상기 터널 베리어 패턴(122a)은 자유층 패턴(120a) 및 고정층 패턴(124a) 사이에 배치될 수 있다. 이에 따라, 상기 자유층 패턴(120a) 및 고정층 패턴(124a)은 서로 직접적으로 접촉하지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 터널 베리어 패턴(122a)은 절연성을 갖는 금속 산화물을 포함할 수 있다. 예를 들어, 상기 터널 베리어 패턴(122a)은 마그네슘 산화물(MgOx) 또는 알루미늄 산화물(AlOx)을 포함할 수 있다.
상기 제1 도전 패턴(110)은 상기 MTJ 구조물(126a)에 데이터를 쓰기 위한 패턴일 수 있다. 상기 제1 도전 패턴(110)은 상기 MTJ 구조물(126a) 내에 포함되는 자유층 패턴(120a)과 전기적으로 연결될 수 있다. 즉, 상기 제1 도전 패턴(110)에서 스핀 궤도 토크를 발생시키고, 상기 스핀 궤도 토크를 상기 자유층 패턴(120a)에 가하여 상기 자유층 패턴(120a)의 자화 방향을 변경할 수 있다. 따라서, 상기 제1 도전 패턴(110)은 높은 스핀 궤도 결합 강도를 가지는 물질을 포함할 수 있다. 또한, 상기 제1 도전 패턴(110)은 상기 스핀홀 효과 및/또는 라쉬바 효과가 발생될 수 있는 물질을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 도전 패턴(110)은 수평 자성 물질일 수 있고, 중금속을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 도전 패턴(110)은 Pt, Ta, W, Hf, Ir, CuBi, CuIr, 또는 AuW와 같은 물질을 포함할 수 있다. 이들은 단독으로 사용하거나 2 이상이 적층되는 구조를 가질 수 있다.
상기 제1 도전 패턴(110)은 상기 스핀 홀 및/또는 라쉬바 효과들을 효과적으로 생성하고, 상기 제1 도전 패턴(110)을 통해 흐르는 전류가 감소되도록 하기 위해 얇은 두께를 갖는 것이 바람직할 수 있다. 예시적인 실시예에서, 상기 제1 도전 패턴(110)은 5Å 내지 100Å의 두께를 가질 수 있다. 바람직하게는 상기 제1 도전 패턴(110)은 5Å 내지 50Å의 두께를 가질 수 있다.
도시하지는 않았지만, 상기 제1 도전 패턴(110)의 측방에는 하부 절연 패턴이 더 구비될 수 있다. 예시적인 실시예에서, 상기 하부 절연 패턴은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산 질화물을 포함할 수 있다. 상기 제1 도전 패턴(110) 및 하부 절연 패턴의 상부면들은 실질적으로 동일한 평면에 위치할 수 있다.
상기 토크 전달 패턴(116a)은 상기 제1 도전 패턴(110) 및 상기 MTJ 구조물(126a)에 포함되는 자유층 패턴(120a) 사이에 배치될 수 있다. 즉, 상기 토크 전달 패턴(116a)은 상기 제1 도전 패턴(110) 상부면 및 자유층 패턴(120a)의 저면과 각각 접촉할 수 있다.
상기 토크 전달 패턴(116a)은 상기 제1 도전 패턴(110)에 의해 발생된 스핀 궤도 토크를 자유층 패턴(120a)에 효과적으로 전달하기 위하여 제공될 수 있다. 상기 토크 전달 패턴(116a)은 스핀 궤도 토크의 전달 효율이 우수한 금속 물질을 포함할 수 있다. 상기 토크 전달 패턴(116a)은 상기 제1 도전 패턴(110)과 다른 물질을 포함할 수 있다. 상기 토크 전달 패턴(116a)은 상기 제1 도전 패턴(110)보다 낮은 저항을 가질 수 있다. 상기 토크 전달 패턴(116a)과 제1 도전 패턴(110) 간의 저항 차이가 큰 것이 바람직할 수 있다.
상기 토크 전달 패턴(116a) 상에는 상기 MTJ 구조물(126a)이 구비될 수 있다. 따라서, 상기 토크 전달 패턴(116a)과 상기 MTJ 구조물(126a)은 상기 제1 도전 패턴(110)의 상부면과 수직한 방향인 제3 방향으로 서로 대향하도록 배치될 수 있다. 상기 토크 전달 패턴(116a)은 필러 형상을 가질 수 있다.
예시적인 실시예에서, 상기 MTJ 구조물(126a)의 저면의 제1 폭은 상기 토크 전달 패턴(116a)의 상부면의 제2 폭과 동일하거나 더 클 수 있다. 따라서, 상기 토크 전달 패턴(116a)의 상부면은 상기 MTJ 구조물(126a)에 의해 덮혀있을 수 있다.
예시적인 실시예에서, 상기 토크 전달 패턴(116a)은 구리, 알루미늄, 텅스텐, 은, 금 등의 금속 물질을 포함할 수 있다.
상기 토크 전달 패턴(116a)은 상기 제1 도전 패턴(110)의 상부면의 일부분과 접할 수 있다. 즉, 상기 토크 전달 패턴(116a)은 상기 제1 도전 패턴(110)의 상부면으로부터 수직 방향으로 돌출될 수 있다.
상기 제1 도전 패턴(110)과 상기 토크 전달 패턴(116a)은 상기 제1 도전 패턴(110)으로부터 상기 토크 전달 패턴(116a)을 통해 흐르는 전류의 방향이 수평 방향에서 수직 방향으로 바뀌도록 배치될 수 있다. 즉, 상기 제1 도전 패턴(110)에 의해 상기 제1 방향으로 전류가 흐르다가, 상기 토크 전달 패턴(116a)에서 상기 제3 방향으로 전류의 방향이 바뀔 수 있다. 이와같이, 스핀 편극된 전류의 방향이 바뀌면서 상기 제1 도전 패턴(110)에서 발생된 스핀 토크는 효과적으로 상기 자유층 패턴(120a)에 전달될 수 있다. 따라서, 상기 메모리 셀 구조물은 우수한 쓰기 동작 특성을 가질 수 있다.
이와같이, 상기 제1 도전 패턴(110)과 상기 자유층 패턴(120a)은 직접 접촉하지 않고, 그 사이에 상기 토크 전달 패턴(116a)이 개재될 수 있다.
상기 절연 패턴(112a)은 상기 제1 도전 패턴(110) 및 하부 절연 패턴 상에 구비되고, 상기 토크 전달 패턴(116a)의 측방에 구비될 수 있다. 상기 절연 패턴(112a)은 상기 토크 전달 패턴(116a)의 측벽을 둘러쌀 수 있다. 상기 절연 패턴(112a)은 상기 제1 도전 패턴(110) 및 하부 절연 패턴을 덮을 수 있다. 즉, 상기 제1 도전 패턴(110)의 상부면은 상기 절연 패턴(112a) 및 토크 전달 패턴(116a)에 의해 덮혀있을 수 있다.
상기 절연 패턴(112a) 및 토크 전달 패턴(116a)의 상부면들은 실질적으로 동일한 평면에 위치할 수 있다.
상기 절연 패턴(112a)은 상기 MTJ 구조물을 형성하기 위하여 MTJ막들을 식각하는 공정에서 거의 식각되지 않는 물질을 포함할 수 있다. 따라서, 상기 절연 패턴(112a)은 상기 MTJ막들을 식각하는 공정을 수행할 때 식각 저지막으로 제공될 수 있다.
예시적인 실시예에서, 상기 절연 패턴(112a)은 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물 등을 포함할 수 있다. 이들은 단독으로 사용되거나, 2 이상이 적층된 구조를 가질 수도 있다.
설명한 것과 같이, 상기 제1 도전 패턴(110), 토크 전달 패턴(116a) 및 절연 패턴(116a)을 포함하는 구조물은 스핀 궤도 토크 구조물(118, SOT structure)로 제공될 수 있다. 즉, 상기 제1 도전 패턴(110) 및 토크 전달 패턴(116a)의 적층 구조를 통해 상기 MTJ 구조물(126a)에 포함되는 자유층 패턴(120a)의 자화 방향을 변화시켜 데이터를 기록할 수 있다.
상기 상부 전극(128a)은 상기 MTJ 구조물(126a) 상부면에 위치할 수 있다. 상기 상부 전극(128a)은 상기 MTJ막들을 식각하기 위한 식각 마스크로 제공될 수 있다. 상기 상부 전극(128a)은 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 상부 전극(128a)은 상기 제1 도전 패턴(110)보다 낮은 저항을 가질 수 있다. 예를들어, 상기 상부 전극(128a)은 텅스텐, 구리, 백금, 니켈, 은, 금 등을 포함할 수 있다.
일부 예시적인 실시예에서, 상기 상부 전극은 구비되지 않을 수도 있다.
설명한 것과 같이, 상기 메모리 셀 구조물은 우수한 쓰기 동작 특성을 가질 수 있으며, MTJ 구조물의 불량이 감소될 수 있다.
도 2 내지 도 9는 예시적인 실시예들에 따른 SOT-자기 저항 메모리 셀 구조물의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 하부 구조물(10) 상에 제1 도전 패턴(110)을 형성한다. 상기 제1 도전 패턴(110)의 측방에 하부 절연 패턴(도시안됨)을 형성한다.
예시적인 실시예에서, 상기 제1 도전 패턴(110) 및 하부 절연 패턴은 다마신 공정을 통해 형성할 수 있다. 구체적으로, 하부 절연막을 증착하고, 상기 하부 절연막을 패터닝하여 하부 절연 패턴을 형성한다. 상기 하부 절연 패턴 사이에는 상기 제1 방향으로 연장되는 개구부가 형성될 수 있다. 이 후, 상기 개구부 내부를 채우면서 상기 하부 절연 패턴 상에 제1 도전 막을 형성한다. 상기 하부 절연 패턴 상부면이 노출되도록 상기 제1 도전 막을 평탄화함으로써 상기 개구부 내부에 상기 제1 도전 패턴(110)을 형성한다. 상기 평탄화 공정은 화학 기계적 연마 또는 에치백 공정을 포함할 수 있다.
일부 예시적인 실시예에서, 상기 제1 도전 패턴(110)은 양각 방식의 패터닝 공정을 통해 형성할 수 있다. 즉, 상기 제1 도전막을 형성하고, 이를 패터닝함으로써 상기 제1 도전 패턴(110)을 형성할 수 있다. 또한, 상기 제1 도전 패턴(110)을 덮도록 하부 절연막을 형성하고, 상기 제1 도전 패턴의 상부면이 노출되도록 평탄화함으로써 상기 하부 절연 패턴을 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마 또는 에치백 공정을 포함할 수 있다.
상기 하부 절연 패턴은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산 질화물을 포함할 수 있다. 상기 평탄화 공정을 수행함에 따라, 상기 제1 도전 패턴(110) 및 하부 절연 패턴의 상부면들은 실질적으로 동일한 평면에 위치할 수 있다.
상기 제1 도전 패턴(110)은 높은 스핀 궤도 결합 강도를 가지는 물질을 포함할 수 있다. 상기 제1 도전 패턴(110)은 수평 자성 물질일 수 있고, 중금속을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 도전 패턴(110)은 Pt, Ta, W, Hf, Ir, CuBi, CuIr, 또는 AuW와 같은 물질을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 도전 패턴(110)은 5Å 내지 100Å의 두께를 가질 수 있다. 바람직하게는 상기 제1 도전 패턴(110)은 5Å 내지 50Å의 두께를 가질 수 있다.
도 3을 참조하면, 상기 제1 도전 패턴(110) 및 하부 절연 패턴 상에 제1 절연막(112)을 형성한다.
상기 제1 절연막(112)은 이 후에 수행되는 MTJ막의 식각 공정에서 거의 식각되지 않는 물질을 포함할 수 있다. 따라서, 상기 제1 절연막(112)은 상기 MTJ막을 식각하는 공정을 수행할 때 식각 저지막으로 사용될 수 있다.
예시적인 실시예에서, 상기 제1 절연막(112)은 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물 등을 포함할 수 있다. 이들은 단독으로 사용되거나, 2 이상이 적층된 구조를 가질 수도 있다.
도 4를 참조하면, 상기 제1 절연막(112)의 일부분을 식각함으로써, 상기 제1 도전 패턴(110)의 상부면의 일부분이 노출되는 개구부(114)를 형성할 수 있다. 상기 개구부는 상기 제1 절연막(112)을 관통하는 형상을 가질 수 있다. 즉, 상기 제1 도전 패턴(110) 상에 상기 개구부를 포함하는 절연 패턴(112a)이 형성될 수 있다.
도 5를 참조하면, 상기 절연 패턴(112a) 상에 개구부(114) 내부를 채우도록 토크 전달막(116)을 형성한다. 상기 토크 전달막(116)은 스핀 궤도 토크의 전달 효율이 우수한 금속 물질을 포함할 수 있다. 상기 토크 전달막(116)은 상기 제1 도전 패턴(110)보다 낮은 저항을 가질 수 있다. 상기 토크 전달막(116)과 제1 도전 패턴(110) 간의 저항 차이가 큰 것이 바람직할 수 있다.
예시적인 실시예에서, 상기 토크 전달막(116)은 구리, 알루미늄, 텅스텐, 은, 금 등의 금속 물질을 포함할 수 있다.
도 6을 참조하면, 상기 절연 패턴(112a)이 노출되도록 상기 토크 전달막(116)의 상부면을 평탄화함으로써 상기 개구부(114) 내부에 토크 전달 패턴(116a)을 형성한다. 상기 평탄화 공정은 화학 기계적 연마 또는 에치백 공정을 포함할 수 있다. 따라서, 상기 절연 패턴(112a) 및 토크 전달 패턴(116a)의 상부면들은 동일한 평면에 위치할 수 있다.
상기 토크 전달 패턴(116a)은 상기 제1 도전 패턴(110)의 상부면의 일부분과 접할 수 있다. 또한, 상기 토크 전달 패턴(116a)은 필러 형상을 가질 수 있다.
도 7을 참조하면, 상기 절연 패턴(112a) 및 토크 전달 패턴(116a) 상에 MTJ막(126)을 형성한다. 상기 MTJ막(126) 상에 상부 전극막(128)을 형성한다.
상기 MTJ막(126)은 자유층(120), 터널 베리어막(122) 및 고정층(124)을 포함할 수 있다. 상기 절연 패턴(112a) 및 토크 전달 패턴(116a) 상부면과 접하도록 상기 자유층(120)이 형성될 수 있다. 즉, 상기 절연 패턴(112a) 및 토크 전달 패턴(116a)의 상부면에 상기 자유층(120), 터널 베리어막(122) 및 고정층(124)이 순차적으로 적층될 수 있다.
상기 상부 전극막(128)은 상기 MTJ막(126)을 식각하기 위한 마스크로 제공될 수 있다. 상기 상부 전극막(128)은 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 상부 전극막(128)은 텅스텐, 구리, 백금, 니켈, 은, 금 등을 포함할 수 있다.
도 8을 참조하면, 상기 상부 전극막(128) 상에 하드 마스크(129)를 형성하고, 상기 하드 마스크(129)를 이용하여 상기 상부 전극막(128)을 이방성 식각한다. 따라서, 상기 MTJ막 상에 상부 전극(128a)을 형성할 수 있다.
예시적인 실시예에서, 상기 식각 공정은 반응성 이온 식각(RIE, reactive ion etching) 공정을 포함할 수 있다. 상기 상부 전극(128a)은 상기 토크 전달 패턴의 상부면과 오버랩될 수 있다.
도 9를 참조하면, 상기 하드 마스크(129) 및 상부 전극(128a)을 식각 마스크로 사용하여 MTJ막(126)을 이방성 식각한다. 따라서, 상기 토크 전달 패턴(116a) 상에 MTJ 구조물(126a)을 형성할 수 있다.
상기 식각 공정은 이온빔 식각(Ion beam etching, IBE) 공정과 같은 물리적 식각 공정을 포함할 수 있다. 일 예로, 상기 식각 공정은 아르곤 이온 스퍼터링 방식의 식각을 포함할 수 있다. 예시적인 실시예에서, 상기 식각 공정은 식각 소스로 사용되는 이온빔의 입사각을 변경시키면서 수행할 수 있다.
상기 식각 공정을 수행할 때, 상기 절연 패턴(112a)을 식각 저지막으로 사용할 수 있다. 즉, 상기 절연 패턴(112a)의 상부면이 노출될 때까지 상기 MTJ막(126)을 식각할 수 있다.
상기 MTJ 구조물(126a)은 자유층 패턴(120a), 터널 베리어 패턴(122a) 및 고정층 패턴(124a)이 순차적으로 적층될 수 있다. 상기 MTJ 구조물(126a)은 필러 형상을 가질 수 있다.
예시적인 실시예에서, 상기 MTJ 구조물(126a)은 하부 폭이 상부 폭보다 넓을 수 있다. 즉, 상기 MTJ 구조물(126a)은 상부에서 하부로 갈수록 폭이 점진적으로 증가될 수 있다. 상기 MTJ 구조물(126a)의 측벽은 경사를 가질 수 있다. 일부 예시적인 실시예에서, 상기 MTJ 구조물(126a)은 하부 폭과 상부 폭과 동일한 폭을 가질 수 있다. 즉, 상기 MTJ 구조물의 측벽은 수직할 수 있다.
상기 MTJ 구조물(126a)은 상기 토크 전달 패턴(116a)의 상부면을 덮을 수 있다. 즉, 상기 토크 전달 패턴(116a)의 상부면이 노출되지 않을 수 있다. 또한, 상기 MTJ 구조물(126a)의 저면은 상기 토크 전달 패턴(116a)의 상부면과 동일하거나 더 넓을 수 있다.
상기 식각 공정에서 상기 절연 패턴(112a)을 식각 저지막으로 사용하기 때문에, 정확한 위치까지 용이하게 식각할 수 있다. 따라서, 상기 MTJ 구조물(126a)을 형성하기 위한 상기 식각 공정에서 과도 식각에 의한 불량이 감소될 수 있다. 즉, 상기 식각 공정에서 상기 MTJ 구조물(126a)의 하부에 위치하는 제1 도전 패턴(110)까지 과도 식각되는 등의 불량이 억제될 수 있다. 그러므로, 상기 과도 식각되는 것을 고려하여 상기 제1 도전 패턴(110)의 두께를 증가시킬 필요가 없으며, 이에 따라 상기 제1 도전 패턴(110)의 두께를 원하는 목표 두께까지 감소시킬 수 있다.
또한, 상기 MTJ 구조물(126a)의 식각 공정을 수행한 이 후에 상기 MTJ구조물(126a)의 측방으로 상기 절연 패턴(112a)이 노출될 수 있다. 즉, 상기 MTJ 구조물(126a) 측방에는 도전성의 금속 물질 등이 노출되지 않으며, 이에 따라 상기 식각 공정에서 금속 물질이 MTJ 구조물의 측벽에 재증착되는 것이 감소될 수 있다. 따라서, 상기 재증착된 금속 물질에 의해 야기되는 자유층 패턴(120a) 및 고정층 패턴(124a)의 쇼트 불량이 감소될 수 있다.
상기 식각 공정을 수행하면, 상기 하드 마스크(129)는 제거될 수 있고, 상기 상부 전극(128a)의 상부도 일부 제거될 수 있다.
상기 공정을 수행함에 따라, SOT-자기 저항 메모리 셀 구조물이 형성될 수 있다.
도 10 및 도 11은 예시적인 실시예들에 따른 SOT-자기 저항 메모리 소자의 사시도 및 단면도이다.
상기 SOT-자기 저항 메모리 소자는 도 1을 참조로 설명한 것과 실질적으로 동일한 SOT-자기 저항 메모리 셀 구조물을 포함할 수 있다. 상기 SOT-자기 저항 메모리 소자는 크로스 포인트 어레이를 가질 수 있다.
도 10 및 도 11을 참조하면, 하부 구조물(10) 상에 제1 도전 패턴(110a), 토크 전달 패턴들(106a), 절연 패턴(112a), MTJ 구조물들(126a), 상부 전극들(128a) 및 제2 도전 패턴들(146)이 구비될 수 있다. 또한, 하부 절연 패턴(140), 제1 상부 절연 패턴(142) 및 제2 상부 절연 패턴(144)이 더 구비될 수 있다.
상기 제1 도전 패턴(110a)은 상기 도전 패턴(110a) 상부면과 평행한 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 예시적인 실시예에서, 복수의 상기 제1 도전 패턴들(110a)은 서로 평행하게 배치될 수 있다.
상기 제1 도전 패턴들(110a) 사이의 공간에는 상기 하부 절연 패턴(140)이 구비될 수 있다. 상기 제1 도전 패턴들(110a) 및 하부 절연 패턴(140)의 상부면들은 동일한 평면에 위치할 수 있다.
상기 각 제1 도전 패턴(110a) 상에 상기 토크 전달 패턴들(116a)이 구비될 수 있다. 예시적인 실시예에서, 상기 토크 전달 패턴들(116a)은 필러 형상을 갖고, 서로 이격되면서 규칙적으로 배열될 수 있다.
상기 절연 패턴(112a)은 상기 제1 도전 패턴(110a) 및 하부 절연 패턴(140) 상에 구비되고, 상기 토크 전달 패턴들(116a) 사이를 채울 수 있다. 상기 토크 전달 패턴들(116a) 및 절연 패턴(112a)의 상부면들은 동일한 평면에 위치할 수 있다.
상기 MTJ 구조물들(126a)은 상기 토크 전달 패턴들(116a) 상에 각각 구비될 수 있다. 상기 토크 전달 패턴(116a)의 상부면에는 자유층 패턴(120a)이 접촉될 수 있다.
상기 상부 전극들(128a)은 상기 MTJ 구조물들(126a) 상에 각각 구비될 수 있다.
상기 제1 도전 패턴(110a)은 도 1 및 도 2를 참조로 설명한 제1 도전 패턴과 실질적으로 동일할 수 있다. 다만, 상기 제1 도전 패턴은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 또한, 토크 전달 패턴(116a), 절연 패턴(112a), MTJ 구조물(126a), 상부 전극(128a)은 각각 도 1 및 도 2를 참조로 설명한 토크 전달 패턴, 절연 패턴, MTJ 구조물, 상부 전극과 실질적으로 동일할 수 있다.
상기 MTJ 구조물(126a) 및 상부 전극(128a)의 적층 구조물들 사이를 채우는 상기 제1 상부 절연 패턴(142)이 구비될 수 있다. 예시적인 실시예에서, 상기 제1 상부 절연 패턴(142)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산 질화물을 포함할 수 있다. 예시적인 실시예에서, 상기 상부 전극(128a) 및 제1 상부 절연 패턴(142)의 상부면들은 실질적으로 동일한 평면에 위치할 수 있다.
상기 제2 도전 패턴들(146)은 상기 상부 전극(128a) 상에 형성될 수 있다. 일부 실시예에서, 상기 상부 전극(128a)이 형성되지 않을 수 있으며 이 경우, 상기 제2 도전 패턴들(146)은 상기 MTJ 구조물(126a)의 고정층 패턴(124a) 상에 형성될 수 있다. 따라서, 각각의 제2 도전 패턴들(146)은 상기 제1 방향으로 배치되는 고정층 패턴들(124a)과 전기적으로 연결될 수 있다.
상기 제2 도전 패턴들(146)은 상기 제1 도전 패턴(110a)의 상부면과 평행하면서 상기 제1 방향의 수직하는 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 제2 도전 패턴들(146)은 서로 평행하게 배치될 수 있다.
상기 제2 도전 패턴들(146) 사이를 채우는 상기 제2 상부 절연 패턴(144)이 구비될 수 있다. 예시적인 실시예에서, 상기 제2 상부 절연 패턴(144)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산 질화물을 포함할 수 있다. 상기 제2 도전 패턴들(146) 및 제2 상부 절연 패턴(144)의 상부면들은 실질적으로 동일한 평면에 위치할 수 있다.
상기 제1 도전 패턴(110a) 및 제2 도전 패턴(146)의 크로스 포인트에 각각 MTJ 구조물(126a)이 구비될 수 있다. 따라서, 상기 SOT-자기 저항 메모리 소자는 크로스 포인트 어레이를 가질 수 있다.
상기 SOT-자기 저항 메모리 소자는 상기 제1 도전 패턴(110a) 및 토크 전달 패턴(116a)을 통해 상기 자유층 패턴(120a)에 상기 스핀 편극된 전류를 통과시킴으로써 상기 MTJ 구조물(126a)에 데이터를 기록할 수 있다. 상기 토크 전달 패턴(116a)에 의해 상기 스핀 편극된 전류의 방향이 바뀌면서 상기 제1 도전 패턴(110a)에서 발생된 스핀 토크는 효과적으로 상기 자유층 패턴(120a)에 전달될 수 있다. 이 때, 상기 제2 도전 패턴(146)을 통해 전압을 콘트롤함으로써, 선택된 하나의 MTJ 구조물에만 데이터가 기록되도록 할 수 있다.
도 12 및 도 13은 예시적인 실시예들에 따른 SOT-자기 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 12를 참조하면, 먼저 하부 구조물(10) 상에 도 2 내지 도 9를 참조로 설명한 공정을 동일하게 수행한다. 다만, 상기 제1 도전 패턴들(110a)을 패터닝하는 공정에서, 상기 제1 도전 패턴들(110a)이 상기 제1 방향으로 연장되는 라인 형상을 갖도록 형성할 수 있다. 따라서, 도 9에 도시된 것과 같이, 상기 SOT-자기 저항 메모리 셀 구조물(130)을 형성할 수 있다.
이 후, 상기 절연 패턴(112a) 상에, 상기 MTJ 구조물(126a) 및 상부 전극(128a)의 적층 구조물들 사이를 채우도록 제1 상부 절연막을 형성하고, 상기 상부 전극(128a)의 상부면이 노출되도록 상기 제1 상부 절연막을 평탄화할 수 있다. 따라서, 상기 MTJ 구조물(126a) 및 상부 전극(128a)의 적층 구조물들 사이에 상기 제1 상부 절연 패턴(142)을 형성한다.
도 13을 참조하면, 상기 제1 상부 절연 패턴(142) 및 상부 전극(128a) 상에 상기 제2 방향으로 연장되는 라인 형상을 갖는 제2 도전 패턴(146)들을 형성한다. 상기 제2 도전 패턴들(146) 사이에 제2 상부 절연 패턴들(144)을 형성한다.
예시적인 실시예에서, 상기 제2 도전 패턴들(146) 및 제2 상부 절연 패턴(144)은 다마신 공정을 통해 형성할 수 있다. 구체적으로, 제2 상부 절연막을 증착하고, 상기 제2 상부 절연막을 패터닝하여 제2 상부 절연 패턴들(144)을 형성한다. 이 후, 상기 제2 상부 절연 패턴들(144) 사이를 채우도록 제2 도전막을 형성하고, 상기 제2 상부 절연 패턴들(144)의 상부면이 노출되도록 평탄화함으로써 상기 제2 도전 패턴들(146)을 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마 또는 에치백 공정을 포함할 수 있다.
일부 예시적인 실시예에서, 상기 제2 도전 패턴들(146)은 양각 방식의 패터닝 공정을 통해 형성할 수 있다. 즉, 상기 제2 도전막을 형성하고, 이를 패터닝함으로써 상기 제2 도전 패턴들(146)을 형성할 수 있다. 또한, 상기 제2 도전 패턴들(146)을 덮도록 제2 상부 절연막을 형성하고, 상기 제2 도전 패턴들(146)의 상부면이 노출되도록 평탄화함으로써 상기 제2 상부 절연 패턴들(144)을 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마 또는 에치백 공정을 포함할 수 있다.
도 14는 예시적인 실시예들에 따른 SOT-자기 저항 메모리 소자를 설명하기 위한 단면도이다.
상기 SOT-자기 저항 메모리 소자는 도 1을 참조로 설명한 것과 유사한 구조의 SOT-자기 저항 메모리 셀 구조물을 포함할 수 있다.
도 14를 참조하면, 기판(200)이 구비될 수 있다. 상기 기판(200)은 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함하는 반도체 물질을 포함할 수 있다. 일부 실시예들에 따르면, 기판(200)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
상기 기판(200)에는 소자 분리막(202)이 구비됨으로써, 액티브 영역 및 필드 영역이 구분될 수 있다.
상기 기판(200) 상에는 셀 트랜지스터들(214a, 214b)이 구비될 수 있다. 예시적인 실시예에서, 상기 셀 트랜지스터(214a, 214b)는 기판(200)에 형성된 트렌치 내부에 게이트(210)가 형성되는 매립 게이트형 트랜지스터일 수 있다. 상기 게이트(210)는 상기 제2 방향을 따라 연장되는 라인 형상을 가질 수 있다. 상기 게이트(210) 양측에는 제1 및 제2 불순물 영역(212a, 212b)이 각각 구비될 수 있다. 일부 실시예에서, 상기 셀 트랜지스터(214a, 214b)는 플레너형 트랜지스터 또는 핀 트랜지스터일 수도 있다.
예시적인 실시예에서, 하나의 메모리 셀에는 2개의 셀 트랜지스터들이 연결될 수 있다. 일 예로, 제1 도전 패턴(110b)과 전기적으로 연결되는 제1 트랜지스터(214a)와 고정층 패턴(124a)과 전기적으로 연결되는 제2 트랜지스터(214b)를 포함할 수 있다. 이 경우, 상기 제1 및 제2 트랜지스터들(214a, 214b)의 제1 불순물 영역(212a)은 서로 공유할 수 있다.
상기 기판(200) 상에 상기 제1 및 제2 트랜지스터들(214a, 214b)을 덮는 제1 층간 절연막(220) 및 제2 층간 절연막(222)이 구비될 수 있다. 상기 제1 층간 절연막(220) 내에는, 상기 제1 불순물 영역(212a)과 접촉하면서 연장되는 소스 라인(224)이 구비될 수 있다.
상기 제1 및 제2 층간 절연막들(220, 222)을 관통하고, 상기 제2 불순물 영역(212b)과 접촉하는 콘택 플러그들(226a, 226b)이 구비될 수 있다. 여기서, 상기 제1 트랜지스터(214a)의 제2 불순물 영역(212b)과 접촉하는 콘택 플러그를 제1 콘택 플러그(226a)라 하고, 상기 제2 트랜지스터(214b)의 제2 불순물 영역(212b)과 접촉하는 콘택 플러그를 제2 콘택 플러그(226b)라 할 수 있다.
상기 제2 층간 절연막(222) 상에, 상기 제1 콘택 플러그(226a)와 접촉하는 제1 도전 패턴(110b)이 구비될 수 있다. 상기 제1 도전 패턴(110b)은 도 1을 참조로 설명한 제1 도전 패턴과 동일한 물질을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 도전 패턴(110b)은 상기 게이트(210)의 연장 방향과 수직한 방향을 길이 방향으로 하는 고립된 형상을 가질 수 있다. 즉, 상기 제1 도전 패턴(110b)의 길이 방향은 상기 제1 방향일 수 있다. 상기 제1 도전 패턴(110b)은 상기 제2 콘택 플러그(226b)와 이격될 수 있다.
상기 제1 도전 패턴(110b) 상에 토크 전달 패턴(116a), 절연 패턴(112a), MTJ 구조물(126a) 및 상부 전극(128a)이 구비될 수 있다. 상기 토크 전달 패턴(116a), 절연 패턴(112a), MTJ 구조물(126a) 및 상부 전극(128a)은 각각 도 1 및 도 2에서 설명한 토크 전달 패턴, 절연 패턴, MTJ 구조물 및 상부 전극과 실질적으로 동일할 수 있다.
또한, 상기 제1 도전 패턴(110b)의 측방으로 하부 절연 패턴(140)이 구비되고, 상기 MTJ 구조물(126a) 및 상부 전극(128a)의 측방으로 제1 상부 절연 패턴(230)이 구비될 수 있다.
상기 토크 전달 패턴(116a)은 상기 제1 도전 패턴(110b)의 상부면의 일부분과 접할 수 있다. 상기 제1 도전 패턴(110b)과 상기 토크 전달 패턴(116a)은 상기 제1 도전 패턴(110b)으로부터 상기 토크 전달 패턴(116a)을 통해 흐르는 전류의 방향이 수평 방향에서 수직 방향으로 바뀌도록 배치될 수 있다. 이와같이, 상기 토크 전달 패턴(116a)이 구비됨에 따라, 스핀 편극된 전류의 방향이 바뀌면서 스핀 토크가 효과적으로 상기 자유층 패턴(120a)으로 전달될 수 있다.
상기 하부 절연 패턴(140), 절연 패턴(112a), 제1 상부 절연 패턴(230)을 관통하여 상기 제2 콘택 플러그(226b)와 전기적으로 연결되는 제3 콘택 플러그(232)가 구비될 수 있다. 또한, 상기 제3 콘택 플러그(232) 및 상기 상부 전극(128a)의 상부면을 서로 연결하는 연결 패턴(234)이 구비될 수 있다. 따라서, 상기 MTJ 구조물(126a)의 고정층 패턴(124a)과 상기 제2 트랜지스터(214a)의 제2 불순물 영역(212b)은 상기 제2 콘택 플러그(226b), 제3 콘택 플러그(232) 및 연결 패턴(234)에 의해 전기적으로 연결될 수 있다.
상기 제1 상부 절연 패턴(230) 상에, 상기 연결 패턴(234)을 덮는 제3 층간 절연막(240)이 구비될 수 있다. 상기 제3 층간 절연막(240), 제1 상부 절연 패턴(230) 및 상기 절연 패턴(112a)을 관통하여 상기 제1 도전 패턴(110b)과 전기적으로 연결되는 제4 콘택 플러그(242)가 구비될 수 있다. 상기 제4 콘택 플러그(242) 상에는 상부 도전 패턴(244)이 구비될 수 있다. 일 예로, 상기 상부 도전 패턴(244)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 상부 도전 패턴(244)은 상기 제1 도전 패턴(110b)과 전기적으로 연결됨으로써, 데이터를 쓰기 위한 도전 라인으로 제공될 수 있다.
설명한 것과 같이, 단위 메모리 셀 내에 2개의 셀 트랜지스터(214a, 21b) 및 하나의 MTJ 구조물(126a)을 포함될 수 있고, 이 경우에도 상기 SOT-자기 저항 메모리 셀 구조물은 동일하게 사용될 수 있다. 즉, 단위 메모리 셀의 구조가 달라지더라도, 상기 SOT-자기 저항 메모리 셀 구조물은 동일하게 사용될 수 있다.
도 15 내지 도 19는 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 15를 참조하면, 기판(200)에 소자 분리막(202)을 형성하여 상기 기판(200)을 액티브 영역과 필드 영역으로 구분한다. 상기 소자 분리막(202)은 셸로우 트렌치 분리 (Shallow Trench Isolation: STI) 공정을 통해 형성될 수 있다.
상기 기판(200)에 제1 및 제2 트랜지스터(214a, 214b)를 형성한다. 상기 제1 및 제2 트랜지스터(214a, 214b)는 셀 트랜지스터들로 제공될 수 있다.
예시적인 실시예에서, 상기 기판에 트렌치들을 형성하고, 상기 트렌치들 내부에 각각 게이트(210)를 형성하고, 상기 게이트(210) 양 측의 기판에 제1 불순물 영역(212a) 및 제2 불순물 영역(212b)을 각각 형성함으로써 상기 제1 및 제2 트랜지스터(214a, 214b)를 형성할 수 있다. 이 경우, 상기 제1 및 제2 트랜지스터(214a, 214b)들은 매립 게이트형 트랜지스터일 수 있다. 상기 제1 불순물 영역(212a)은 서로 이웃하는 제1 및 제2 트랜지스터(214a, 214b) 사이에 배치되어, 상기 제1 및 제2 트랜지스터(214a, 214b)에서 서로 공통으로 사용될 수 있다.
도 16을 참조하면, 상기 기판(200) 상에 제1 층간 절연막(220)을 형성한다. 상기 제1 층간 절연막(220) 내에 위치하고, 상기 제1 불순물 영역(212a)과 접촉하는 소스 라인들(224)을 형성한다.
상기 제1 층간 절연막(220) 및 소스 라인들(224) 상에 제2 층간 절연막(222)을 형성한다. 상기 제1 및 제2 층간 절연막들(220, 222)을 관통하여 상기 제2 불순물 영역(212b)과 전기적으로 연결되는 제1 및 제2 콘택 플러그(226a, 226b)를 형성한다. 상기 제1 콘택 플러그(226a)는 상기 제1 트랜지스터(214a)의 제2 불순물 영역(212b)과 연결되고, 상기 제2 콘택 플러그(226b)는 상기 제2 트랜지스터(214b)의 제2 불순물 영역(212b)과 연결될 수 있다.
도 17을 참조하면, 상기 제1 콘택 플러그(226a) 및 제2 층간 절연막(222) 상에 제1 도전 패턴(110b)을 형성한다. 상기 제1 도전 패턴(110b)의 측방으로 하부 절연 패턴(140)을 형성한다. 상기 제1 도전 패턴(110b)은 상기 제1 방향을 길이 방향으로 하는 고립된 형상을 갖도록 형성될 수 있다.
상기 제1 도전 패턴(110b) 및 하부 절연 패턴(140) 상에 토크 전달 패턴(116a) 및 절연 패턴(112a)을 형성한다. 이 후, 상기 토크 전달 패턴(116a) 상에, MTJ 구조물(126a) 및 상부 전극(128a)을 형성한다.
상기 제1 도전 패턴(110b), 하부 절연 패턴(140), 토크 전달 패턴(116a), 절연 패턴(112a), MTJ 구조물(126a) 및 상부 전극(128a)을 형성하는 공정은 도 2 내지 도 9를 참조로 설명한 것과 실질적으로 동일하거나 유사할 수 있다.
도 18을 참조하면, 상기 절연 패턴(112a) 상에, 상기 MTJ 구조물(126a) 및 상부 전극(128a)의 적층 구조물들을 덮는 절연막을 형성하고, 상기 상부 전극(128a)의 상부면이 노출되도록 상기 절연막을 평탄화하여 제1 상부 절연 패턴(230)을 형성한다.
상기 제1 상부 절연 패턴(230), 절연 패턴(112a) 및 하부 절연 패턴(140)을 관통하여, 상기 제2 콘택 플러그(226b) 상부면과 접촉하는 제3 콘택 플러그(232)를 형성한다. 상기 제3 콘택 플러그(232)는 상기 MTJ 구조물(126a)과 이격되게 배치될 수 있다.
이 후, 상기 제1 상부 절연 패턴(230)상에 상기 제3 콘택 플러그(232) 및 상부 전극(128a)을 서로 전기적으로 연결하는 연결 패턴(234)을 형성한다. 상기 연결 패턴(234)은 상기 제3 콘택 플러그(232) 및 상부 전극(128a)의 상부면들과 접할 수 있다. 상기 연결 패턴(234)은 금속 물질을 포함할 수 있다.
따라서, 상기 MTJ 구조물(126a)의 고정층 패턴(124a)과 상기 제2 트랜지스터(214b)의 제2 불순물 영역(212b)이 전기적으로 연결될 수 있다.
도 19를 참조하면, 상기 제1 상부 절연 패턴(230) 상에 상기 연결 패턴(234)을 덮는 제3 층간 절연막(240)을 형성한다.
상기 제3 층간 절연막(240), 제1 상부 절연 패턴(230) 및 절연 패턴(112a)을 관통하여 상기 제1 도전 패턴(110b)의 상부면과 접하는 제4 콘택 플러그(242)를 형성한다.
상기 제3 콘택 플러그(232) 및 제3 층간 절연막(240) 상에 상부 도전 패턴(244)을 형성한다. 예시적인 실시예에서, 상기 상부 도전 패턴(244)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다.
상기 공정에 의해, SOT-자기 저항 메모리 소자를 제조할 수 있다.
본 발명의 각 실시예들의 SOT-자기 저항 메모리 소자는 모바일 기기, 메모리 카드, 컴퓨터 등의 전자 제품에 포함되는 메모리로 사용될 수 있다.
110, 110a, 110b : 제1 도전 패턴 112a : 절연 패턴
116a : 토크 전달 패턴 126a : MTJ 구조물
128a : 상부 전극 142 : 제1 상부 절연 패턴
144 : 제1 상부 절연 패턴 146 : 제2 도전 패턴
214a, 214b : 셀 트랜지스터

Claims (20)

  1. 스핀 궤도 토크를 발생시키는 물질을 포함하고, 수평 자성 물질을 포함하는 제1 도전 패턴;
    상기 제1 도전 패턴의 상부면의 일부와 접하는 토크 전달 패턴;
    상기 토크 전달 패턴의 측방에 구비되고 상기 제1 도전 패턴을 덮는 절연 패턴; 및
    상기 토크 전달 패턴 상에 구비되고, 자유층 패턴, 터널 베리어 패턴 및 고정층 패턴이 순차적으로 적층되는 자기 터널 접합(MTJ) 구조물을 포함하고,
    상기 자기 터널 접합 구조물의 저면은 상기 토크 전달 패턴의 상부면을 완전히 덮는 자기 저항 메모리 소자.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 도전 패턴은 Pt, Ta, W, Hf, Ir, CuBi, CuIr 및 AuW을 포함하는 군에서 선택된 적어도 하나를 포함하는 자기 저항 메모리 소자.
  4. 제1항에 있어서, 상기 제1 도전 패턴은 5Å 내지 100Å의 두께를 갖는 자기 저항 메모리 소자.
  5. 제1항에 있어서, 상기 토크 전달 패턴은 상기 제1 도전 패턴보다 낮은 저항을 갖는 금속 물질을 포함하는 자기 저항 메모리 소자.
  6. 삭제
  7. 제1항에 있어서, 상기 자기 터널 접합 구조물의 저면의 제1 폭은 상기 토크 전달 패턴의 상부면의 제2 폭과 동일하거나 더 큰 자기 저항 메모리 소자.
  8. 제1항에 있어서, 상기 절연 패턴은 실리콘 질화물, 실리콘 산질화물 또는 실리콘 산화물을 포함하는 자기 저항 메모리 소자.
  9. 제1항에 있어서, 상기 토크 전달 패턴 및 절연 패턴의 상부면들은 동일한 평면에 위치하는 자기 저항 메모리 소자.
  10. 제1항에 있어서, 상기 제1 도전 패턴은 상기 제1 도전 패턴 상부면과 수평한 방향인 제1 방향으로 연장되는 라인 형상을 갖는 자기 저항 메모리 소자.
  11. 제10항에 있어서, 상기 MTJ 구조물 상에 상기 고정층 패턴과 전기적으로 연결되는 제2 도전 패턴이 더 포함되고, 상기 제2 도전 패턴은 상기 제1 도전 패턴 상부면과 수평하면서 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 갖는 자기 저항 메모리 소자.
  12. 제1항에 있어서, 상기 제1 도전 패턴은 상기 제1 도전 패턴 상부면과 수평한 방향인 제1 방향을 길이 방향으로 하는 고립된 패턴 형상을 갖는 자기 저항 메모리 소자.
  13. 제12항에 있어서,
    상기 제1 도전 패턴과 전기적으로 연결되는 상부 도전 라인; 및
    상기 제1 도전 패턴과 전기적으로 연결되는 제1 트랜지스터를 더 포함하는 자기 저항 메모리 소자.
  14. 스핀 궤도 토크를 발생시키는 물질을 포함하고, 수평 자성 물질을 포함하는 제1 도전 패턴;
    상기 제1 도전 패턴의 상부면의 일부와 접하고, 상기 제1 도전 패턴의 상부면으로부터 수직 방향으로 돌출되는 토크 전달 패턴; 및
    상기 토크 전달 패턴 상에 구비되고, 자유층 패턴, 터널 베리어 패턴 및 고정층 패턴이 적층되는 자기 터널 접합(MTJ) 구조물을 포함하고,
    상기 자유층 패턴이 상기 토크 전달 패턴 상부면과 접촉되고,
    상기 자기 터널 접합 구조물의 저면은 상기 토크 전달 패턴의 상부면을 완전히 덮는 자기 저항 메모리 소자.
  15. 삭제
  16. 제14항에 있어서, 상기 토크 전달 패턴은 상기 제1 도전 패턴보다 낮은 저항을 갖는 금속 물질을 포함하는 자기 저항 메모리 소자.
  17. 제14항에 있어서, 상기 토크 전달 패턴의 측방에 구비되고 상기 제1 도전 패턴을 덮는 절연 패턴을 더 포함하는 자기 저항 메모리 소자.
  18. 기판 상에 스핀 궤도 토크를 발생시키는 물질을 포함하고, 수평 자성 물질을 포함하는 제1 도전 패턴을 형성하고;
    상기 제1 도전 패턴 상에 상기 제1 도전 패턴의 상부면의 일부를 노출하는 개구부를 포함하는 절연 패턴을 형성하고;
    상기 개구부 내부를 채우고, 상기 제1 도전 패턴의 상부면 일부와 접촉하는 토크 전달 패턴을 형성하고; 그리고,
    상기 토크 전달 패턴 상에, 자유층 패턴, 터널 베리어 패턴 및 고정층 패턴이 순차적으로 적층되는 자기 터널 접합(MTJ) 구조물을 형성하고,
    상기 자기 터널 접합 구조물의 저면은 상기 토크 전달 패턴의 상부면을 완전히 덮는 저항 메모리 소자의 제조 방법.
  19. 제18항에 있어서, 상기 토크 전달 패턴을 형성하는 것은,
    상기 제1 도전 패턴 상에, 상기 개구부 내부를 채우는 토크 전달막을 형성하고; 그리고,
    상기 절연 패턴이 노출되도록 상기 토크 전달막을 평탄화하는 것을 포함하는 저항 메모리 소자의 제조 방법.
  20. 제18항에 있어서, 상기 자기 터널 접합 구조물을 형성하는 것은,
    상기 토크 전달 패턴 및 절연 패턴 상에 자유층, 터널 베리어막 및 고정층을 순차적으로 형성하고;
    상기 고정층 상에 식각 마스크를 형성하고;
    상기 절연 패턴의 상부면이 노출될 때까지, 상기 식각 마스크를 이용하여 상기 고정층, 터널 베리어막 및 자유층을 이방성 식각하는 것을 포함하는 자기 저항 메모리 소자의 제조 방법.
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