Nothing Special   »   [go: up one dir, main page]

KR102491768B1 - 비대칭 웨이퍼 보우 보상 - Google Patents

비대칭 웨이퍼 보우 보상 Download PDF

Info

Publication number
KR102491768B1
KR102491768B1 KR1020227023809A KR20227023809A KR102491768B1 KR 102491768 B1 KR102491768 B1 KR 102491768B1 KR 1020227023809 A KR1020227023809 A KR 1020227023809A KR 20227023809 A KR20227023809 A KR 20227023809A KR 102491768 B1 KR102491768 B1 KR 102491768B1
Authority
KR
South Korea
Prior art keywords
wafer
film
region
showerhead
shield
Prior art date
Application number
KR1020227023809A
Other languages
English (en)
Other versions
KR20220103206A (ko
Inventor
찬위안 리우
파야즈 에이. 셰이크
니라즈 라나
주니어 닉 레이 라인바거
Original Assignee
램 리써치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/147,061 external-priority patent/US10903070B2/en
Priority claimed from US16/147,090 external-priority patent/US10896821B2/en
Application filed by 램 리써치 코포레이션 filed Critical 램 리써치 코포레이션
Publication of KR20220103206A publication Critical patent/KR20220103206A/ko
Application granted granted Critical
Publication of KR102491768B1 publication Critical patent/KR102491768B1/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/458—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for supporting substrates in the reaction chamber
    • C23C16/4582—Rigid and flat substrates, e.g. plates or discs
    • C23C16/4583—Rigid and flat substrates, e.g. plates or discs the substrate being supported substantially horizontally
    • C23C16/4584—Rigid and flat substrates, e.g. plates or discs the substrate being supported substantially horizontally the substrate being rotated
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/04—Coating on selected surface areas, e.g. using masks
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/0641—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C23C14/3464—Sputtering using more than one target
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45563—Gas nozzles
    • C23C16/45565—Shower nozzles
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45597—Reactive back side gas
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/458—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for supporting substrates in the reaction chamber
    • C23C16/4582—Rigid and flat substrates, e.g. plates or discs
    • C23C16/4583—Rigid and flat substrates, e.g. plates or discs the substrate being supported substantially horizontally
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32174—Circuits specially adapted for controlling the RF discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02186—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67288—Monitoring of warpage, curvature, damage, defects or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Optics & Photonics (AREA)
  • Analytical Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

보잉된 반도체 기판들, 특히 안장 형상 보잉된 반도체 기판들의 뒤틀림을 감소시키기 위한 방법들이 본 명세서에 제공된다. 방법들은 인장 기판 상에 압축 막을 형성하고 압축 기판 상에 인장 막을 형성하기 위해, 사분면과 같은 영역별로, 보잉된 반도체 기판의 배면 상에 플라즈마 강화된 화학적 기상 증착에 의해 보우 보상 층을 증착하는 단계를 수반한다. 방법들은 반도체 기판을 회전시키는 단계와 보잉된 반도체 기판의 배면으로 가스들을 흘리는 단계 사이에서 교번함으로써 비-차폐된 영역들로부터 보잉된 반도체 기판의 영역들 상으로 특정한 가스들을 전달하기 위한 가스들의 전달 동안 1-단계 동작에서 영역별로 다양한 가스들을 전달하기 위해 샤워헤드의 표면 상의 상이한 노즐들로부터 상이한 가스들을 흘리는 단계 또는 샤워헤드의 영역들을 차폐함으로써 다단계 프로세스에서 가스들을 흘리는 단계를 수반한다. 대안적인 방법들은 인장 기판 상에 압축 막을 형성하고 압축 기판 상에 인장 막을 형성하기 위해 영역들에서 보잉된 반도체 기판의 배면 상에 물리적 기상 증착에 의해 보우 보상 층을 증착하는 단계를 수반한다. 방법들은 섀도우 마스크를 사용하여 또는 2 개 이상의 타깃을 사용함으로써 기판의 배면 상에 재료를 스퍼터링하는 단계 및 스퍼터링되는 반도체 기판을 회전시키는 단계를 수반한다.

Description

비대칭 웨이퍼 보우 보상{ASYMMETRIC WAFER BOW COMPENSATION}
관련 출원들에 대한 교차 참조
본 출원은 2018 년 9 월 28 일에 출원된 명칭: ASYMMETRIC WAFER BOW COMPENSATION BY CHEMICAL VAPOR DEPOSITION의 미국 특허 출원 번호 제 16/147,061 호, 및 2018 년 9 월 28 일 출원된 명칭: ASYMMETRIC WAFER BOW COMPENSATION BY PHYSICAL VAPOR DEPOSITION의 미국 특허 출원 번호 제 16/147,090 호의 이익 및 우선권을 주장하고, 이는 모든 목적들을 위해 전체가 참조로서 본 명세서에 인용된다.
반도체 제조 프로세스들은 많은 증착 및 에칭 동작들을 수반하고, 이는 웨이퍼 보우를 크게 변화시킬 수 있다. 예를 들어, 다양한 애플리케이션들에서 보다 낮은 비용 및 보다 높은 신뢰성으로 인해 2D-NAND 칩들을 점진적으로 대체하는 3D-NAND 제조에서, 두꺼운, 고 응력 탄소-기반 하드 마스크들을 갖는 멀티-스택된 막들은 상당한 웨이퍼 뒤틀림을 유발할 수 있어서, 전면 리소그래피 오버레이 미스매칭, 또는 심지어 정전 척의 척킹 한계를 넘어서는 웨이퍼 보우를 야기한다.
본 명세서에 제공된 배경기술 기술 (description) 은 본 개시의 맥락을 일반적으로 제시할 목적이다. 이 배경기술 섹션에 기술된 정도의 본 명세서에 명명된 발명자들의 업적, 뿐만 아니라 출원시 종래 기술로서 달리 인증되지 않을 수도 있는 본 기술의 양태들은 본 개시에 대한 종래 기술로서 명시적으로나 암시적으로 인정되지 않는다.
반도체 기판들을 프로세싱하는 방법들이 제공된다. 일 양태는: 제 1 인장 영역 및 제 1 압축 영역을 갖는 보잉된 (bow) 반도체 기판을 제공하는 단계; 및 보잉된 반도체 기판의 배면 상에 보잉 보상 층을 증착함으로써 보잉된 반도체 기판의 보잉을 완화하는 단계로서, 보잉 보상 층은 제 2 인장 영역 및 제 2 압축 영역을 포함하는, 보잉을 완화하는 단계를 포함하는, 방법을 수반한다.
다양한 실시 예들에서, 방법은 또한 보잉을 완화하기 전에, 제 1 인장 영역 및 제 1 압축 영역이 보잉된 반도체 기판의 배면 상에 제 2 인장 영역 및 제 2 압축 영역을 형성하기 위한 가스들을 전달하기 위해 배면 샤워헤드의 노즐들에 정렬되도록 보잉된 반도체 기판을 배면 샤워헤드에 정렬하는 단계를 포함한다.
다양한 실시 예들에서, 보잉된 반도체 기판은 비대칭적으로 보잉된다. 다양한 실시 예들에서, 보우 보상 층은 플라즈마 강화된 화학적 기상 증착 (plasma enhanced chemical vapor deposition) 에 의해 증착된다.
일부 실시 예들에서, 보잉을 완화한 후 보잉된 반도체 기판은 -500 ㎛ 내지 +500 ㎛의 뒤틀림 (warpage) 을 갖는다.
일부 실시 예들에서, 보잉된 반도체 기판은 보잉 보상 층을 증착하기 전에 보잉된 반도체 기판의 가장 낮은 지점으로부터 보잉된 반도체 기판의 가장 높은 지점으로 측정될 때 약 100 ㎛까지 보잉된다.
일부 실시 예들에서, 보잉된 반도체 기판은 보우 보상 층을 증착하기 전에 안장 형상이다.
보잉된 반도체 기판은 보우 보상 층을 증착하기 전에 200 ㎛ 초과의 x-축 보잉 및 200 ㎛ 초과의 y-축 보잉을 가질 수도 있고, 그리고 x-축 보잉 또는 y-축 보잉은 음수이고 다른 하나는 양수이다.
일부 실시 예들에서, 제 2 인장 영역은 제 1 인장 영역을 실리콘-함유 전구체 및 암모니아에 노출시키고 단일 주파수 무선 주파수 플라즈마를 점화함으로써 증착된 실리콘 나이트라이드를 포함한다.
다양한 실시 예들에서, 보우 보상 층의 제 2 인장 영역 및 제 2 압축 영역은 보우 보상 층의 교번하는 사분면들 상에 있다.
일부 실시 예들에서, 보우 보상 층은 2 개 이상의 별도의 동작들에서 증착된다. 예를 들어, 2 개 이상의 별도의 동작들은 보우 보상 층의 제 2 인장 영역의 증착을 위한 동작 및 보우 보상 층의 제 2 압축 영역의 증착을 위한 동작을 포함할 수도 있다.
일부 실시 예들에서, 제 2 압축 영역은 제 1 압축 영역을 실리콘-함유 전구체 및 아산화질소에 노출하고 단일 주파수 무선 주파수 플라즈마를 점화함으로써 증착된 실리콘 옥사이드를 포함한다.
다양한 실시 예들에서, 제 2 압축 영역은 탄소를 포함한다.
다양한 실시 예들에서, 제 2 압축 영역은 실리콘을 포함한다.
일부 실시 예들에서, 제 2 압축 영역은 듀얼 주파수 무선 주파수 플라즈마 또는 저 주파수 무선 주파수 플라즈마를 점화함으로써 보잉된 반도체 기판의 제 1 압축 영역 상에 증착된다.
일부 실시 예들에서, 보우 보상 층의 증착은 보잉된 반도체 웨이퍼의 배면으로 2 개의 마주보는 사분면들의 제 2 세트로 실리콘-함유 전구체 및 아산화질소를 흘리고, 무선 주파수 플라즈마를 점화하는 동안, 2 개의 마주보는 사분면들의 제 1 세트로 질소를 흘리는 단계, 보잉된 반도체 웨이퍼를 90도 회전시키는 단계, 및 마주보는 사분면들의 제 1 세트로 실리콘-함유 전구체 및 아산화질소를 흘리고, 듀얼 주파수 무선 주파수 플라즈마를 점화하는 단계를 포함한다.
다양한 실시 예들에서, 보우 보상 층은 실리콘 옥사이드, 실리콘 나이트라이드, 탄소, 실리콘, 및 이들의 조합들로 구성된 그룹으로부터의 재료를 포함한다.
일부 실시 예들에서, 보우 보상 층은 2 개 이상의 조성물들을 포함한다.
일부 실시 예들에서, 보우 보상 층을 증착하는 단계는 2 개 이상의 인접한 사분면들 사이의 중간 영역들로 가스들의 혼합물을 흘리는 단계를 더 포함한다.
다양한 실시 예들에서, 보잉된 반도체 기판의 배면으로의 실리콘-함유 가스의 플로우는 보우 보상 층의 응력을 조절한다.
다른 실시 예들에서, 반도체 기판들을 프로세싱하는 부가적인 방법들이 제공된다. 일 양태는: 제 1 인장 영역 및 제 1 압축 영역을 갖는 보잉된 반도체 기판을 제공하는 단계; 및 물리적 기상 증착 (physical vapor deposition) 에 의해 보잉된 반도체 기판의 배면 상에 보잉 보상 층을 스퍼터링함으로써 보잉된 반도체 기판의 보잉을 완화하는 단계로서, 보잉 보상 층은 제 2 인장 영역 및 제 2 압축 영역을 포함하는, 보잉을 완화하는 단계를 포함하는, 방법을 수반한다.
방법은 또한 보잉을 완화하기 전에, 제 1 인장 영역 및 제 1 압축 영역이 보잉된 반도체 기판의 배면에 제 2 인장 영역 및 제 2 압축 영역을 각각 스퍼터링하기 위해 타깃과 정렬되도록 보잉된 반도체 기판을 정렬하는 단계를 포함할 수도 있다.
다양한 실시 예들에서, 보잉을 완화한 후 보잉된 반도체 기판은 -500 ㎛ 내지 +500 ㎛의 뒤틀림을 갖는다.
일부 실시 예들에서, 보잉된 반도체 기판은 보잉 보상 층을 증착하기 전에 보잉된 반도체 기판의 가장 낮은 지점으로부터 보잉된 반도체 기판의 가장 높은 지점으로 측정될 때 약 500 ㎛까지 보잉된다. 일부 실시 예들에서, 보잉된 반도체 기판은 보우 보상 층을 증착하기 전에 보잉된 반도체 기판의 가장 낮은 지점으로부터 보잉된 반도체 기판의 가장 높은 지점까지 측정될 때 약 300 ㎛까지 보잉된다.
다양한 실시 예들에서, 보잉된 반도체 기판은 보우 보상 층을 증착하기 전에 안장 형상이다.
일부 실시 예들에서, 보잉된 반도체 기판은 보우 보상 층을 증착하기 전에 200 ㎛ 초과의 x-축 보잉 및 200 ㎛ 초과의 y-축 보잉을 갖는다.
다양한 실시 예들에서, 제 2 인장 영역은 보잉된 반도체 기판의 배면의 제 1 인장 영역 상에 증착된다. 제 2 인장 영역은 알루미늄-함유 타깃을 사용하여 증착된 알루미늄 나이트라이드를 포함할 수도 있다.
일부 실시 예들에서, 제 2 압축 영역은 보잉된 반도체 기판의 배면의 제 1 압축 영역 상에 증착된다. 제 2 압축 영역은 티타늄-함유 타깃을 사용하여 증착된 티타늄 나이트라이드를 포함할 수도 있다.
일부 실시 예들에서, 보우 보상 층의 제 2 인장 영역 및 제 2 압축 영역은 보우 보상 층의 교번하는 사분면들 상에 있다.
다양한 실시 예들에서, 보우 보상 층은 2 개 이상의 별도의 동작들로 증착된다. 2 개 이상의 별도의 동작들은 보우 보상 층의 제 2 인장 영역의 증착을 위한 동작 및 보우 보상 층의 제 2 압축 영역의 증착을 위한 동작을 포함할 수도 있다.
보우 보상 층은 2 개 이상의 별도의 동작들로 증착될 수도 있다.
다양한 실시 예들에서, 제 2 압축 영역은 탄소를 포함한다. 다양한 실시 예들에서, 제 2 압축 영역은 실리콘을 포함한다.
다양한 실시 예들에서, 보우 보상 층은 2 개 이상의 조성물들을 포함한다.
방법은 또한 보잉된 반도체 기판의 보잉을 완화하는 동안 프로세스 가스를 흘리는 단계를 포함할 수도 있다.
다양한 실시 예들에서, 보우 보상 층은 알루미늄 나이트라이드, 티타늄 나이트라이드, 또는 모두를 포함한다.
일부 실시 예들에서, 마주보는 사분면들에 증착된 보우 보상 층 영역들은 상이한 조성들을 갖는다.
이들 및 다른 양태들은 도면들을 참조하여 이하에 더 기술된다.
도 1은 특정한 개시된 실시 예들에 따라 수행된 방법의 동작들을 도시하는 프로세스 흐름도이다.
도 2 및 도 3은 특정한 개시된 실시 예들에 따라 반도체 웨이퍼의 상이한 영역들 상에 상이한 응력 재료들을 증착하기 위한 영역들에 의한 샤워헤드 전달의 개략적인 도면들의 도면들이다.
도 4는 개시된 CVD 실시 예들을 수행하기 위한 예시적인 프로세스 스테이션의 개략도이다.
도 5는 개시된 실시 예들을 수행하기 위한 예시적인 프로세스 툴의 개략도이다.
도 6은 특정한 개시된 실시 예들에 따라 수행된 방법의 동작들을 도시하는 프로세스 흐름도이다.
도 7a는 개시된 PVD 실시 예들을 수행하기 위한 예시적인 프로세스 스테이션의 개략도이다.
도 7b는 도 7a의 웨이퍼 및 섀도우 마스크의 평면도이다.
도 8a는 개시된 PVD 실시 예들을 수행하기 위한 예시적인 프로세스 스테이션의 개략도이다.
도 8b는 도 8a의 웨이퍼 및 스퍼터링 영역들의 평면도이다.
도 9는 개시된 실시 예들을 수행하기 위한 예시적인 프로세스 툴의 개략도이다.
이하의 기술 (description) 에서, 제시된 실시 예들의 완전한 이해를 제공하기 위해 수많은 구체적 상세들이 제시되었다. 개시된 실시 예들은 이들 구체적인 상세들 중 일부 또는 전부가 없이 실시될 수도 있다. 다른 예들에서, 공지된 프로세스 동작들은 개시된 실시 예들을 불필요하게 모호하게 하지 않기 위해 상세히 기술되지 않았다. 개시된 실시 예들이 구체적인 실시 예들과 함께 기술될 것이지만, 이는 개시된 실시 예들을 제한하는 것으로 의도되지 않았다는 것이 이해될 것이다.
본 출원에서, 용어들 "웨이퍼" 및 "기판"은 상호 교환 가능하게 사용된다. 당업자는 많은 실시 예들에서 본 명세서에 기술된 방법들 및 장치가 실리콘 웨이퍼 상의 집적 회로 제조의 임의의 많은 단계들 동안 실리콘 웨이퍼의 프로세싱 전 또는 프로세싱 동안 사용될 수 있다는 것을 이해할 것이다. 반도체 디바이스 산업계에서 사용된 웨이퍼 또는 기판은 통상적으로 200 ㎜, 300 ㎜, 또는 450 ㎜의 직경을 갖는다. 개시된 실시 예들로부터 이익을 얻을 수도 있는 다른 타입들의 반응기들은 인쇄 회로 기판들, 디스플레이들, 등과 같은 다양한 물품들을 제조하는데 사용되는 것들을 포함한다. 반도체 웨이퍼들에 더하여, 본 명세서에 기술된 방법들 및 장치는 유리 및 플라스틱 패널들을 포함하는 다른 타입들의 기판들을 위해 구성된 증착 챔버들과 함께 사용될 수도 있다. 따라서, 용어 "웨이퍼"가 이하의 기술에서 사용되는 경우, 기술은 또한 패널 또는 다른 기판에 적용된다는 것이 이해될 것이다.
반도체 제조 프로세스들은 많은 구조들이 2 차원일 수도 있는 다양한 구조체들의 형성을 수반한다. 반도체 디바이스 치수들이 축소되고 디바이스들이 보다 작게 스케일링됨에 따라, 반도체 기판에 걸친 피처들의 밀도가 상승하여, 재료 층들이 3 차원들을 포함하여 다양한 방식들로 에칭되고 증착된다. 예를 들어, 3D-NAND는 2D-NAND와 같은 다른 기법들과 비교하여 보다 낮은 비용 및 상승된 메모리 밀도, 및 다양한 애플리케이션들에서 보다 높은 신뢰성으로 인해 점점 대중화되고 있는 하나의 기술이다. 3D-NAND 구조체의 제조 동안, 웨이퍼 보우 (bow) 는 급격하게 변화할 수 있다. 예를 들어, 3D-NAND 구조체를 제조할 때 두꺼운 하드 마스크 재료들의 증착 및 웨이퍼 표면을 따라 트렌치들의 에칭은 웨이퍼 보잉을 유발할 수 있다.
막들의 층들이 제조 동안 서로의 상단에 스택됨에 따라, 보다 큰 응력이 반도체 웨이퍼에 도입되고 이는 보잉을 유발할 수 있다. 보잉은 광학 기법을 사용하여 측정될 수 있다. 웨이퍼 보잉은 웨이퍼 맵을 획득함으로써 측정되거나 평가될 수 있다. 보잉은 본 명세서에 기술된 바와 같이 보우 값 또는 뒤틀림 값을 사용하여 정량화될 수 있고, 이는 웨이퍼 상의 가장 높은 지점까지 반도체 웨이퍼의 가장 낮은 지점 사이의 수직 거리로서 측정된다. 뒤틀림 값은 축들을 따를 수 있다-예를 들어, 비대칭적으로 뒤틀린 (warp) 웨이퍼는 x-축 뒤틀림 및 y-축 뒤틀림을 가질 수도 있다.
보우 형상의 웨이퍼에서, 가장 낮은 지점은 웨이퍼의 중심이고 가장 높은 지점은 웨이퍼의 에지이다. 돔 형상 웨이퍼에서, 가장 낮은 지점은 웨이퍼의 에지이고 가장 높은 지점은 웨이퍼의 중심이다. 보우 형상 및 돔 형상 웨이퍼는 대칭적인 보잉을 갖는다. 웨이퍼들은 또한 비대칭적인 보잉을 가질 수 있다. 비대칭적인 보잉에서, 뒤틀림은 x-축 및 y-축을 따라 측정된다. 비대칭적으로 보잉된 웨이퍼는 x-축 뒤틀림 및 y-축 뒤틀림에 대해 상이한 값들을 갖는다. 일부 경우들에서, 비대칭적으로 보잉된 웨이퍼는 음의 x-축 뒤틀림 및 양의 y-축 뒤틀림을 갖는다. 일부 경우들에서, 비대칭적으로 보잉된 웨이퍼는 양의 x-축 뒤틀림 및 음의 y-축 뒤틀림을 갖는다. 일부 경우들에서, 비대칭적으로 보잉된 웨이퍼는 양의 x-축 뒤틀림 및 양의 y-축 뒤틀림 모두를 갖지만, 뒤틀림 값들은 상이하다. 일부 경우들에서, 비대칭적으로 보잉된 웨이퍼는 음의 x-축 뒤틀림 및 음의 y-축 뒤틀림 모두를 갖지만, 뒤틀림 값들은 상이하다. 비대칭적으로 보잉된 웨이퍼의 일 예는 안장 형상 웨이퍼이다. 안장 형상 웨이퍼에 대해, 일 예에서, x-축 상의 뒤틀림은 200 ㎛일 수도 있고 y-축 상의 뒤틀림은 -200 ㎛일 수도 있다. 안장 형상 웨이퍼들은 상향으로 커브된 웨이퍼의 2 개의 마주보는 에지들을 갖는 한편, 웨이퍼의 또 다른 2 개의 마주보는 에지들은 하향으로 커브된다.
보잉은 반도체 기판이 뒤틀리면 에칭이 고르지 않을 수 있기 때문에, 리소그래피 동안과 같은 후속 프로세싱에 문제들을 유발할 수 있다. 고 보잉은 두꺼운, 고 응력 탄소 하드 마스크 층의 증착에 의해 유발될 수 있다. 부가적으로, 멀티-스택된 막들 및 이러한 제조 프로세스들에 사용된 두꺼운, 고 응력 탄소-기반 하드 마스크들의 존재로 인해, 에칭은 일부 비대칭적인 뒤틀림을 유발할 수 있고 증착 프로세스들은 최대 ±500 ㎛ 내지 -1300 ㎛ 보우의 변동까지 상당한 웨이퍼 뒤틀림을 도입할 수 있다. 예를 들어, 애시 가능 하드 마스크는 최대 -1000 MPa의 응력을 가질 수도 있고 최대 -1000 ㎛의 보우 값을 도입할 수도 있다. 이러한 웨이퍼 뒤틀림을 해결하는 것은 후속 프로세싱이 +500 ㎛를 초과하는 웨이퍼 뒤틀림에 의해 영향을 받을 수도 있기 때문에 문제일 수 있고, 특히 웨이퍼들이 후속 프로세싱에서 사용될 때, 웨이퍼를 정전 척에 척킹하는 것을 수반할 때, 특히 문제가 될 수 있고, 이는 많은 정전 척들은 웨이퍼가 효과적으로 척킹될 수 없기 전에 허용되는 최대 뒤틀림으로서 규정되는 "척킹 한계"를 갖기 때문이다. 많은 정전 척은 약 ±300 ㎛의 척킹 한계를 갖는다. 그 결과, 고도로 뒤틀린 반도체 기판들은 일부 툴들에서 프로세싱되지 않을 수도 있다. 부가적으로, 고도로 뒤틀린 반도체 기판들의 프로세싱은 추가의 뒤틀림을 유발할 수도 있다. 예를 들어, 일 방향으로의 트렌치의 에칭은 반도체 기판 상의 비대칭 응력으로 인해 비대칭적인 보잉에서 뒤틀림을 유발할 수 있다.
일부 기법들은 반도체 웨이퍼들의 대칭적인 보잉을 해결하기 위해 존재하고, 일부 경우들에서, 기법들은 기판에서 목표된 층들을 제조하기 위한 프로세스를 변화시킴으로써 뒤틀림을 감소시키도록 사용될 수 있다. 그러나, 안장 형상 보잉과 같은 비대칭 웨이퍼 뒤틀림을 보상하기 위한 기법들은 거의 없다.
CVD 실시 예들
반도체 기판의 전면 상의 보잉을 보상하기 위해 플라즈마 강화된 화학적 기상 증착 (plasma enhanced chemical vapor deposition; PECVD) 에 의해 보잉된 반도체 기판의 배면 상에 보잉 보상 층을 증착함으로써 보잉을 완화하기 위해 보잉된 반도체 기판들을 프로세싱하는 방법들이 본 명세서에 제공된다. 예를 들어, 압축 보우 보상 층은 반도체 기판의 전면 상에 압축 막을 갖는 영역들 상의 보잉된 반도체 기판의 배면 상에 증착되고 인장 보우 보상 층은 반도체 기판의 전면 상에 인장 막을 갖는 영역들 상의 보잉된 반도체 기판의 배면 상에 증착된다.
배면 증착은 2 개의 샤워헤드들 사이에 웨이퍼를 홀딩하도록 웨이퍼 홀더들을 사용하여, 상단 샤워헤드 및 하단 샤워헤드 (하단 샤워헤드는 페데스탈로의 샤워헤드, 또는 "shoped"로 지칭될 수도 있음) 모두를 갖는 프로세스 챔버 내로 반도체 웨이퍼를 삽입함으로써 수행될 수도 있다. 프로세싱은 상단 샤워헤드에 가깝게 웨이퍼를 위치시키고 하단 샤워헤드를 통해 웨이퍼의 배면으로 프로세스 가스들을 전달함으로써 수행될 수도 있다. 일부 실시 예들에서, 웨이퍼는 웨이퍼의 배면으로 가스들을 전달하기 위해 상단 샤워헤드를 사용하도록 거꾸로 (upside down) 배치될 수도 있지만, 많은 실시 예들에서, 웨이퍼는 패터닝된 영역들이 상향 대면하게 직립 (upright) 배치되고 프로세스 가스들은 하단 샤워헤드로부터의 웨이퍼의 배면으로 전달된다. 다양한 실시 예들에서, 웨이퍼의 배면은 편평하고 패터닝되지 않는다. 본 명세서에 후속하여 기술된 샤워헤드들은 반도체 웨이퍼의 배면으로 가스들을 전달하기 위해 사용된 하단 샤워헤드들을 지칭한다.
다양한 실시 예들에서, 샤워헤드는 반도체 웨이퍼의 배면으로 프로세스 가스들을 흘리기 위한 복수의 홀들 또는 노즐들을 포함한다. 일부 실시 예들에서, 샤워헤드는 프로세스 가스들을 흘리기 위한 수천 개의 작은 홀들을 포함한다. 홀들은 약 0.5 ㎜ 내지 약 1 ㎜의 직경을 가질 수도 있다. 샤워헤드의 표면 상의 홀들은 영역들로 분할될 수 있다. 일부 실시 예들에서, 홀들의 영역 각각은 특정한 프로세스 가스를 전달하도록 프로그래밍될 수 있다. 영역 각각은 상이한 가스를 전달할 수 있다. 일부 실시 예들에서, 몇몇 홀들은 특정한 프로세스 가스를 전달하도록 프로그래밍될 수 있다. 샤워헤드의 홀들은 상이한 가스들을 전달하도록 프로그래밍될 수 있다. 일부 실시 예들에서, 홀 각각은 특정한 프로세스 가스를 흘리거나 어떠한 가스도 흘리지 않도록 프로그래밍될 수 있다.
일부 실시 예들에서, 프로세스 가스들은 모든 홀들로 고르게 흐른다. 일부 실시 예들에서, 가스들로 전달될 샤워헤드로 흐르는 모든 가스들은 샤워헤드의 모든 홀을 통해 전달된다. 일부 실시 예들에서, 샤워헤드의 홀들은 모두 동시에 동일한 가스를 전달한다. 본 명세서에 기술된 다양한 실시 예들에서, 프로세스 가스들이 모든 홀들로 고르게 흐르는 샤워헤드들은 샤워헤드의 표면 상의 특정한 영역들의 홀들을 차단하기 위해 차폐부와 함께 사용될 수도 있다.
샤워헤드의 홀들의 영역들뿐만 아니라 차폐되지 않은 노출된 영역들은 임의의 형상일 수도 있다. 일부 실시 예들에서, 영역들은 방사상으로 분할된 형상들, 예컨대 사분면이다. 일부 실시 예들에서, 차폐부는 가스들이 반도체 웨이퍼 표면의 2 개의 사분면들로 전달되는 것을 방지하기 위해 2 개의 마주보는 사분면들을 포함한다. 사분면은 샤워헤드의 표면 상에 방사상으로 분할된 4 개의 동일한 크기의 영역들 중 하나를 지칭할 수도 있지만, 본 명세서에 기술된 사분면들은 또한 샤워헤드의 표면 상의 4 개의 동일한 크기의 방사상으로 분할된 영역들보다 작은 영역을 지칭할 수도 있다.
다양한 실시 예들에서, 프로세스 챔버는 웨이퍼의 영역들을 샤워헤드의 대응하는 영역들과 정렬시키기 위한 웨이퍼 정렬 기술을 포함한다. 예를 들어, 검출기 및 모터는 전면 상에 인장 막들을 갖는 영역들이 배면 상에 인장 막을 형성하기 위한 가스들을 전달하도록 프로그래밍된 노즐들을 갖는 샤워헤드의 영역들과 정렬되도록, 그리고 전면 상의 압축 막들을 갖는 영역들이 배면 상에 압축 막을 형성하기 위해 가스들을 전달하도록 프로그래밍된 노즐들을 갖는 샤워헤드의 영역들과 정렬되도록 웨이퍼를 정렬하기 위해 사용될 수 있다. 일부 실시 예들에서, 전면 상에 인장 막들을 갖는 웨이퍼 영역들이 배면 상에 인장 막을 형성하기 위한 가스들을 전달하도록 프로그래밍된 노출된, 차폐되지 않은 노즐들과 정렬되고, 전면 상에 압축 막들을 갖는 영역들은 배면 상에 압축 막을 형성하기 위해 가스들을 전달하도록 프로그래밍된 노출된, 비 차폐된 노즐들과 정렬되도록 웨이퍼는 차폐부에 정렬된다. 차폐부와 함께 샤워헤드를 사용하는 것은 특정한 개시된 실시 예들에 따라 웨이퍼 보우 보상 층을 형성하기 위한 다단계 증착 프로세스를 위해 가스들을 흘리고 웨이퍼를 회전시키는 (그리고/또는 차폐부를 회전시키는) 것을 수반할 수도 있다는 것이 이해된다. 차폐부는 약 1 ㎜의 두께를 가질 수도 있다. 일부 실시 예들에서, 차폐부는 알루미늄과 같은 금속 재료, 또는 알루미늄 옥사이드 (Al2O3) 와 같은 세라믹 재료로 이루어진다.
도 1은 특정한 개시된 실시 예들에 따른 방법에서 수행된 동작들을 도시하는 프로세스 흐름도이다. 동작 102에서, 보잉된 반도체 기판이 프로세스 챔버에 제공된다. 기판은 유전체, 도전 또는 반도전 재료와 같은 재료의 하나 이상의 층들이 그 위에 증착된 웨이퍼들을 포함하는, 실리콘 웨이퍼, 예를 들어, 200 ㎜ 웨이퍼, 300 ㎜ 웨이퍼, 또는 450 ㎜ 웨이퍼일 수도 있다. 하나 이상의 층들 중 일부는 패터닝될 수도 있다. 층들의 비제한적인 예들은 유전체 층들 및 도전 층들, 예를 들어, 실리콘 옥사이드들, 실리콘 나이트라이드들, 실리콘 카바이드들, 금속 옥사이드들, 금속 나이트라이드들, 금속 카바이드들, 및 금속 층들을 포함한다. 다양한 실시 예들에서, 기판은 패터닝된다.
일부 실시 예들에서, 반도체 기판은 패터닝된 3D-NAND 구조체 및 기판 내에 하나 이상의 에칭된 트렌치들을 포함한다.
보잉된 반도체 기판은 약 ±1000 ㎛의 뒤틀림을 가질 수도 있다. 일부 실시 예들에서, 보잉된 반도체 기판은 ±300 ㎛ 초과 약 ±1000 ㎛ 미만의 뒤틀림을 갖는다. 일부 실시 예들에서, 보잉된 반도체 기판은 대칭 보잉을 갖는다. 일부 실시 예들에서, 보잉된 반도체 기판은 비대칭적인 보잉을 갖는다. 일부 실시 예들에서, 보잉된 반도체 기판은 안장 형상이다.
기판은 반도체 기판의 배면으로 가스들을 전달하기 위한 웨이퍼 홀더 및 하단 샤워헤드를 갖는 프로세스 챔버에 제공된다. 일부 실시 예들에서, 프로세스 챔버는 하단 샤워헤드와 웨이퍼의 배면 사이에 차폐부를 포함한다. 차폐부는 일부 실시 예들에서 약 1 ㎜ 내지 약 1 ㎝와 같이, 반도체 웨이퍼의 배면으로부터 임의의 적합한 거리에 설정될 수도 있다. 차폐부가 웨이퍼의 배면에 보다 가깝게 위치될 때, 압축 영역과 인장 영역 사이의 막 에지는 보다 날카로울 것이다. 차폐부와 웨이퍼 사이의 보다 큰 갭은 경사진 막 에지를 야기할 것이다. 웨이퍼와 차폐부 사이의 갭의 거리는 압축 영역들로부터 인장 영역들로 매끄러운 전이를 허용하도록 변화될 수 있다. 차폐부의 위치는 사용된 하드웨어에 따라 결정될 수도 있다. 일부 실시 예들에서, 차폐부는 차폐부의 표면으로부터 보잉된 반도체 웨이퍼의 가장 가까운 지점까지 측정될 때 반도체 웨이퍼의 표면으로부터 약 1 ㎜ 내지 약 1 ㎝의 거리에 설정될 수도 있다. 차폐부는 샤워헤드의 마주보는 사분면들이 가스들을 전달하는 것을 차단하기 위한 2 개의 사분면들을 가질 수도 있다. 일부 실시 예들에서, 차폐부가 사용되지 않고 가스 전달은 샤워헤드의 상이한 영역들로부터 전달될 상이한 가스들을 지정함으로써 제어된다.
동작 104에서, 보잉된 반도체 기판은 샤워헤드와 정렬된다. 다양한 실시 예들에서, 비대칭적으로 보잉된 반도체 기판에 대해, 정렬은 가스들을 전달하기 위해 피봇 지점들이 샤워헤드의 영역들의 분할부들과 정렬되도록 기판 상에서 위로 커브하는 것과 아래로 커브하는 것 사이에 피봇 지점들을 갖는 보잉된 반도체 기판의 영역들을 결정함으로써 수행된다. 정렬은 노치 위치의 레이저 스캔에 기초하여 정렬된 웨이퍼를 사용함으로써 수행될 수 있고 ±1 ° 정확도로 정렬될 수 있다. 가스들을 전달하기 위한 샤워헤드의 영역들의 분할들은 샤워헤드 표면의 중심에 4 개의 영역들 사이의 수렴 지점을 갖고, 샤워헤드의 노즐들을 사분면들로 분할하는 것과 같이, 샤워헤드 표면의 방사상 영역들로부터 이루어질 수도 있다. 사분할 대신 다른 분할들이 사용될 수도 있고; 부가적으로, 웨이퍼의 고르지 않은 뒤틀림은 이하에 더 기술된 바와 같이 사분면들에서 오버랩하는 중간 영역들을 사용함으로써 해결될 수 있거나, 샤워헤드의 제 1 세트의 홀들을 통해 특정한 가스들을 흘리는 한편, 동일한 샤워헤드의 제 2 세트의 홀들을 통해 가스들의 또 다른 세트를 동시에 흘림으로써 해결될 수도 있다. 일부 실시 예들에서, 사분면들보다는, 가스들이 다른 방사상 영역들로부터 전달될 수도 있고, 영역 각각은 샤워헤드 전체의 1 ％ 내지 100 ％ 중 어느 하나이다. 일부 실시 예들에서 영역들은 방사상이 아닐 수도 있다; 샤워헤드 상의 홀들의 영역의 임의의 형상은 특정한 가스들을 흘리도록 선택될 수도 있다.
동작 106에서, 보잉 보상 층이 보잉을 완화하고 반도체 기판을 평탄화하도록 보잉된 반도체 기판의 배면 상에 증착된다. 일 실시 예에서, 보우 보상 층은 보잉된 반도체 기판의 배면 상에 목표된 응력을 갖는 목표된 재료를 증착하기 위해 샤워헤드 표면의 홀들의 상이한 영역들에 걸쳐 동일하거나 상이할 수도 있는 다양한 가스들을 흘리는 1-단계 프로세스로 증착된다.
일부 실시 예들에서, 동작 106은 2 개 이상의 증착 동작을 수반할 수도 있고, 일부 실시 예들에서, 다단계 프로세스에서 증착들 사이에 반도체 기판을 회전시키는 것을 포함할 수도 있다. 일 예는 도 2에 대해 이하에 더 제공된다.
보우 보상 층의 조성은 증착되는 웨이퍼에 종속된다. 예를 들어, 보우 보상 층은 웨이퍼의 압축 영역 상에 증착될 때 압축 막을 포함할 수도 있고, 또는 웨이퍼의 인장 영역 상에 증착될 때 인장 막을 포함할 수도 있고, 또는 모두를 포함할 수도 있다. 웨이퍼의 배면 상에 증착될 압축 막을 위한 예시적인 재료들은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘, 및 탄소를 포함한다. 실란들은 압축 막 또는 인장 막으로서 비정질 실리콘을 증착하도록 사용될 수도 있다. 아세틸렌, 메탄, 에틸렌, 및 탄화수소들과 같은 다른 탄소-함유 증착 전구체들은 압축 탄소 재료들, 또는 일부 실시 예들에서, 중성 응력 재료들을 증착하도록 사용될 수도 있다. 증착 전구체들 및 프로세스 조건들의 선택은 보우 보상 층의 응력을 튜닝하도록 사용될 수 있다.
다양한 실시 예들에서, 압축 막은 압축 실리콘 옥사이드 막 또는 압축 실리콘 나이트라이드 막일 수도 있다. 다양한 실시 예들에서, 인장 막은 인장 실리콘 나이트라이드 막 또는 인장 실리콘 옥사이드 막일 수도 있다.
"실리콘 옥사이드"는 x 및 y의 정수 값들 및 x 및 y의 비정수 값들을 포함하여, SixOy에 대한 임의의 그리고 모든 화학량론적 가능성들을 포함하는, 실리콘 원자 및 산소 원자를 포함하는 화학적 화합물들을 포함하는 것으로 본 명세서에서 지칭된다. 예를 들어, "실리콘 옥사이드"는 화학식 SiNn을 갖는 화합물들을 포함하고, 여기서 1 <n <2이고, 여기서 n은 정수 값 또는 비정수 값일 수 있다. "실리콘 옥사이드"는 SiO1 .8과 같은 아화학량론적 (sub-stoichiometric) 화합물들을 포함할 수 있다. "실리콘 옥사이드"는 또한 실리콘 다이옥사이드 (SiO2) 및 실리콘 모노옥사이드 (SiO) 를 포함한다. "실리콘 옥사이드"는 또한 천연 및 합성 변형들 모두를 포함하고 또한 중심 실리콘 원자를 둘러싸는 산소 원자들의 사면체 배위를 포함하는 임의의 그리고 모든 결정질 및 분자 구조들을 포함한다. "실리콘 옥사이드"는 또한 비정질 실리콘 옥사이드 및 실리케이트들을 포함한다. 실리콘 옥사이드는 또한 미량 또는 중간량의 수소 (SiOH) 를 포함할 수도 있다. 실리콘 옥사이드는 또한 특히 질소 가스가 캐리어 가스 (SiON) 로서 사용된다면, 미량의 질소를 포함할 수도 있다.
"실리콘 나이트라이드"는 예를 들어, X:Y 비는 3:4일 수도 있는, x 및 y의 정수 값들 및 x 및 y의 비정수 값들을 포함하여, SixNy에 대한 임의의 그리고 모든 화학량론적 가능성들을 포함하는 것으로 본 명세서에서 지칭된다. 예를 들어, "실리콘 나이트라이드"는 화학식 SiNn을 갖는 화합물들을 포함하고, 여기서 1 <n <2이고, 여기서 n은 정수 값 또는 비정수 값일 수 있다. "실리콘 나이트라이드"는 SiN1.8과 같은 아화학량론적 화합물들을 포함할 수 있다. "실리콘 나이트라이드"는 또한 Si3N4 및 미량 및/또는 중간량 (interstitial) 수소 (SiNH) 를 갖는 실리콘 나이트라이드 및 미량 또는 중간량의 산소 (SiON) 또는 모두 (SiONH) 를 갖는 실리콘 나이트라이드를 포함한다. "실리콘 나이트라이드"는 또한 천연 및 합성 변형들 모두를 포함하고 또한 삼각 알파-실리콘 나이트라이드, 육각형 베타-실리콘 나이트라이드, 및 입방 감마-실리콘 나이트라이드를 포함하는 임의의 그리고 모든 격자, 결정, 및 분자 구조들을 포함한다. "실리콘 나이트라이드"는 또한 비정질 실리콘 나이트라이드를 포함하고 미량의 불순물들을 갖는 실리콘 나이트라이드를 포함할 수 있다.
도 2는 사분면들을 갖는 분할된 샤워헤드 표면의 예를 제공하고, 사분면 각각은 상이하거나 동일한 재료들을 형성하기 위해 상이하거나 동일한 가스들을 전달할 수 있다. 이 예에서, 영역들 (201 및 203) 은 "마주보는 영역들"이고 영역들 (202 및 204) 및 "마주보는 영역들"이다. 영역들 (201 및 202) 은 "인접한 영역들"이다. 다른 인접한 영역들은 (202 및 203); (203 및 204); 및 (204 및 201) 을 포함한다.
비대칭적으로 보잉된 반도체 기판 상의 보우 보상 층의 증착을 위해, 마주보는 영역들의 일 세트로 전달된 가스들은 ((201 및 203) 으로 전달된 가스들과 같은) 이들 영역들 모두에 대해 동일할 수도 있는 한편, 마주보는 영역들의 제 2 세트로 전달된 가스들은 ((202 및 204) 로 전달된 가스들과 같은) 이들 영역들 모두에 대해 동일할 수도 있지만, 세트들 사이에 전달된 가스들은 상이할 수도 있다 ((201 및 203) 으로 전달된 가스들은 (202 및 204) 로 전달된 가스들과 상이하다). 일부 실시 예들에서, 세트 각각으로 전달된 가스들은 2 개 이상의 가스들을 흘리는 것을 수반할 수도 있고, 이들 중 일부는 모든 영역에 걸쳐 동일할 수도 있고, 일부는 상이할 수도 있다.
일 예에서, 실란은 영역들 (201 및 203) 로 아산화질소 그리고 영역들 (202 및 204) 로 질소의 동시 플로우와 함께 모든 4 개의 영역들 (201, 202, 203, 및 204) 로 흐른다. 따라서, 실란 및 아산화질소는 (201) 로 흐르고, 실란과 질소는 (202) 로 흐르고, 실란과 산소는 (203) 으로 흐르고, 실란과 질소는 (204) 로 흐른다. 대안적으로, 실리콘 옥사이드는 TEOS (tetraethyl orthosilicate) 및 산소 가스를 도입함으로써 증착될 수도 있다. 이는 영역들 (201 및 203) 과 정렬된 반도체 기판 영역들 상에 실리콘 옥사이드 막, 및 영역들 (202 및 204) 와 정렬된 반도체 기판 영역들 상에 실리콘 나이트라이드 막을 증착하도록 사용될 수 있다.
압축 나이트라이드 및 인장 나이트라이드를 증착하기 위한 예시적인 프로세스 조건들이 표 1에 제공된다. 이들 프로세스 조건들은 4-스테이션 툴에 적합하다.
Figure 112022071982184-pat00001
압축 옥사이드를 증착하기 위한 예시적인 프로세스 조건들은 표 2에 제공된다. 이들 프로세스 조건들은 4-스테이션 툴에 적합하다.
Figure 112022071982184-pat00002
특정한 개시된 실시 예들에서, 배면 보상 층의 증착은 300 ℃보다 높은 기판 온도, 또는 약 300 ℃ 내지 약 550 ℃ 또는 약 300 ℃에서 수행된다. 보다 높은 응력을 달성하기 위해 일부 실시 예들에서 보다 높은 온도들이 사용될 수도 있고, 또는 증착된 막의 안정성을 상승시키기 위해 사용될 수도 있다. 일부 실시 예들에서, 샤워헤드 온도는 300 ℃보다 높은 온도, 또는 약 300 ℃ 내지 약 550 ℃ 또는 약 330 ℃로 설정된다.
일 예에서, 암모니아 및 실란은 인장 실리콘 나이트라이드 막을 달성하기 위해 단일 주파수 플라즈마를 점화하는 동안 2 개의 마주보는 사분면들에 도입될 수도 있는 한편, 실란 및 아산화질소는 압축 실리콘 옥사이드 막을 달성하기 위해 다른 2 개의 마주보는 사분면들에 도입될 수도 있다. 샤워헤드 상의 상이한 홀들로부터 상이한 가스들을 동시에 전달할 수 있는 샤워헤드에 대해, 인장 실리콘 나이트라이드 재료의 2 개의 마주보는 사분면들 및 압축 실리콘 옥사이드 재료의 2 개의 마주보는 사분면들을 갖는 보우 보상 층을 증착하도록 도 1의 동작 106은 샤워헤드의 모든 홀들로부터 실란을 전달하는 한편, 도 2의 영역들 (201 및 203) 내의 샤워헤드 노즐들의 홀들을 통해 암모니아를 전달하고 영역들 (202 및 204) 내의 샤워헤드의 홀들을 통해 아산화질소를 전달함으로써 수행될 수도 있다. 차폐부와 함께 사용하기 위해 모든 홀들로부터 동시에 모든 동일한 가스를 전달할 수 있는 샤워헤드에 대해, 제 1 동작에서 차폐부가 영역들 (202 및 204) 을 차폐하는 한편 실란 및 아산화질소는 압축 옥사이드를 증착하기 위해 영역들 (201 및 203) 내의 노출된 홀들을 통해 전달되고; 제 2 동작에서, 웨이퍼는 90도 회전되고; 제 3 동작에서, 차폐부는 영역들 (201 및 203) 을 차폐하는 한편, 실란 및 암모니아는 영역들 (202 및 204) 에 노출된 표면들 상에 인장 실리콘 나이트라이드 및 영역들 (201 및 203) 에 노출된 표면들 상에 압축 실리콘 옥사이드를 갖는 보우 보상 층을 산출하도록 영역들 (202 및 204) 의 노출된 홀들로 전달되는 다단계 프로세스가 수행될 수도 있다. 이는 비대칭적으로 성형된 웨이퍼를 보상하도록 사용될 수 있다. 일부 실시 예들에서, 차폐부를 회전시키기 전에, 불활성 가스와 같은 퍼지 가스가 분위기를 플러싱하도록 (flush) 샤워헤드로 전달될 수도 있다. 예시적인 퍼지 가스들은 질소, 아르곤 및 헬륨을 포함한다.
실란이 예시적인 프로세스 가스로서 본 명세서에 기술되지만, 실리콘-함유 막들을 증착하기 위해 TEOS (tetraethyl orthosilicate) 와 같은 다른 실리콘-함유 가스들이 사용될 수도 있다는 것을 주의한다. 실리콘-함유 전구체 및 사용된 반응물질들의 선택뿐만 아니라 플라즈마 타입 (듀얼 주파수 또는 단일 주파수) 및 프로세스 조건들은 증착될 막의 응력에 영향을 줄 수도 있다. 예를 들어, 고 주파수 플라즈마와 같은 단일 주파수 무선 주파수 플라즈마를 사용하여 점화된 실란과 암모니아의 혼합물은 인장 실리콘 나이트라이드 막을 형성할 수도 있는 한편, 듀얼 주파수 무선 주파수 플라즈마 소스를 사용하여 점화된 실란과 암모니아의 혼합물은 압축 실리콘 나이트라이드 막을 발생시킬 수도 있다. 부가적으로, 단일 주파수 플라즈마를 사용하여 점화된 실란 및 아산화질소의 혼합물은 압축 실리콘 옥사이드 막을 발생시킬 수도 있다. 인장 실리콘 옥사이드들은 또한 일부 실시 예들에서 예컨대 TEOS 및 산소를 사용함으로써 형성될 수도 있다.
특정한 개시된 실시 예들에 따라 사용하기에 적합한 실리콘-함유 전구체들은 폴리실란들 (H3Si-(SiH2)n-SiH3) 을 포함하고, 여기서 n> 0이다. 실란들의 예들은 실란 (SiH4), 디실란 (Si2H6), 및 메틸실란, 에틸실란, 아이소프로필실란, t-부틸실란, 디메틸실란, 디에틸실란, 디-t-부틸실란, 아릴실란, sec-부틸실란, 덱실실란, 아이소아밀실란, t-부틸디실란, 디-t-부틸디실란, 등과 같은 유기실란들이다.
할로실란은 적어도 하나의 할로겐기를 포함하고 수소기 및/또는 탄소기를 포함할 수도 있고 포함하지 않을 수도 있다. 할로실란들의 예들은 요오드실란들, 브로모실란들, 클로로실란들 및 플루오로실란들이다. 특정한 클로로실란들은 테트라클로로실란, 트리클로로실란, 디클로로실란, 모노클로로실란, 클로로아릴실란, 클로로메틸실란, 디클로로메틸실란, 클로로디메틸실란, 클로로에틸실란, t-부틸클로로실란, 디-t-부틸클로로실란, 클로로아이소프로필실란, 클로로-sec-부틸실란, t-부틸디메틸클로로실란, 덱실디메틸클로로실란, 등이다.
아미노실란은 실리콘 원자에 결합된 적어도 하나의 질소 원자를 포함하지만, 또한 수소들, 산소들, 할로겐들 및 탄소들을 포함할 수도 있다. 아미노실란들의 예들은 모노-아미노실란, 디-아미노실란, 트리-아미노실란 및 테트라-아미노실란 (각각 H3Si(NH2), H2Si(NH2)2, HSi(NH2)3 및 Si(NH2)4), 뿐만 아니라 치환된 모노-아미노실란, 디-아미노실란, 트리-아미노실란 및 테트라-아미노실란, 예를 들어, t-부틸아미노실란, 메틸아미노실란, tert-부틸실란아민, 비스(tert-부틸아미노)실란 (SiH2(NHC(CH3)3)2 (BTBAS)), tert-부틸실릴카바메이트, SiH(CH3)-(N(CH3)2)2, SiHCl-(N(CH3)2)2, (Si(CH3)2NH)3 등이다. 아미노실란의 다른 예는 트리실릴아민 (N(SiH3)) 이다.
보우 보상 층은 최대 1000 초의 지속 기간 동안 증착될 수도 있다. 일부 실시 예들에서, 보우 보상 층의 증착 동안 흐르는 다른 가스들에 대한 실리콘-함유 전구체의 플로우 레이트는 응력을 조절할 수도 있다. 예를 들어, 압축 실리콘 나이트라이드의 증착에서, 실란 플로우의 증가는 응력을 감소시킬 수도 있고, 압축 실리콘 나이트라이드 막을 보다 덜 압축성이 되게 한다. 즉, 일부 실시 예들에서, 실란 플로우의 증가는 증착된 막이 보다 덜 압축성이 되게 한다.
일부 실시 예들에서, 인장 실리콘 나이트라이드 막의 증착을 위해, 실리콘-함유 가스 대 질소-함유 가스의 플로우 레이트의 비는 약 1:30 내지 약 1:40, 또는 약 1:36일 수도 있다. 고 주파수 플라즈마 전력의 예시적인 범위는 4-스테이션 툴에 대해 약 840 W 내지 2400 W, 또는 약 1200 W일 수도 있다. 저 주파수 플라즈마 전력은 인장 나이트라이드 막을 증착하는 경우와 같이 다양한 실시 예들에서 사용되지 않을 수도 있다.
일부 실시 예들에서, 압축 실리콘 나이트라이드 막의 증착을 위해, 실리콘-함유 가스의 플로우 레이트 대 질소-함유 가스를 함유하는 가스 혼합물의 플로우 레이트의 비는 약 1 : 4 내지 약 1 : 8, 또는 약 1 : 6일 수도 있다. 고 주파수 플라즈마 전력의 예시적인 범위는 4-스테이션 툴에 대해 약 330 W 내지 960 W, 또는 약 480 W일 수도 있다. 저 주파수 플라즈마 전력의 예시적인 범위는 4-스테이션 툴에 대해 약 700 W 내지 약 2000 W, 또는 약 1000 W일 수도 있다.
일부 실시 예들에서, 압축 실리콘 옥사이드 막의 증착을 위해, 실리콘-함유 가스의 플로우 레이트 대 산소-함유 가스를 함유하는 가스 혼합물의 플로우 레이트의 비는 약 1 : 4 내지 약 1 : 8 또는 약 1 : 6 일 수도 있다. 고 주파수 플라즈마 전력의 예시적인 범위는 4-스테이션 툴에 대해 약 1680 W 내지 약 4800 W, 또는 약 2400 W일 수도 있다. 저 주파수 플라즈마 전력의 예시적인 범위는 4-스테이션 툴에 대해 약 420 W 내지 약 1200 W 또는 약 600 W일 수도 있다.
보우 보상 층 내에 증착된 층들의 수 및/또는 막들의 두께는 또한 막의 웨이퍼 보우에 영향을 줄 수 있다. 예를 들어, 약 -200 ㎛ 내지 약 -300 ㎛의 보우 변화를 달성하기 위해 (예컨대 +1000 ㎛의 뒤틀림을 갖는 웨이퍼를 +800 ㎛로 변화시키기 위해 (-200 ㎛의 변화)), 막은 목표된 보우 변화를 달성하기 위해 10000 Å 내지 15000 Å의 두께로 증착될 수 있다. 유사하게, 약 +200 ㎛ 내지 약 +300 ㎛의 보우 변화를 달성하기 위해 (예컨대 -400 ㎛의 뒤틀림을 갖는 웨이퍼를 -200 ㎛로 변화시키기 위해 (-200 ㎛의 변화)), 막은 목표된 보우 변화를 달성하기 위해 6000 Å 내지 약 10000 Å의 두께로 증착될 수 있다.
상이한 웨이퍼 보잉에 대한 보상이 특정한 프로세스 플로우의 상이한 단계들에서 사용될 수도 있다. 일부 실시 예들에서, 상이한 응력 및 재료들을 갖는 상이한 보우 보상 층들이 대칭적으로 보잉되거나 안장 형상화된 웨이퍼들을 보상하도록 사용될 수도 있다.
일부 실시 예들에서, 보우 보상 층은 제거 가능할 수도 있다. 예를 들어, 보우 보상 층이 증착된 후, 웨이퍼는 리소그래피, 증착, 에칭, 또는 다른 동작들과 같은 부가적인 프로세싱을 위해 또 다른 프로세스 챔버로 이송될 수도 있다. 이들 동작들에 이어서, 웨이퍼는 뒤틀릴 수도 있고, 배면 상의 보우 보상 층이 제거될 수도 있어서 또 다른 보우 보상 층이 웨이퍼의 뒤틀림을 감소시키도록 증착될 수도 있다. 일부 실시 예들에서, 부가적인 보우 보상 층들이 추가적인 다운 스트림 프로세싱 동작들에서 궁극적으로 제거되도록 뒤틀림을 감소시키기 위해 기존의 보우 보상 층 위에 증착될 수도 있다. 일부 실시 예들에서, 보우 보상 층들은 매우 얇고 전혀 제거되지 않을 수도 있다.
도 3은 도 2에 도시된 바와 같은 사분면들을 갖지만 다양한 보잉된 반도체 기판 보잉 형상들을 수용하기 위해 사분면들 사이의 증착 및 가스 플로우를 조절하기 위해 사분면들 사이에 중간 영역들을 갖는 분할된 샤워헤드 표면의 예를 제공한다.
도 2와 같이, 도 3은 동일한 응력을 갖는 재료를 증착하기 위해 유사한 가스 화학 물질들, 또는 동일한 재료를 증착하기 위해 상이한 화학 물질들, 또는 상이한 화학 물질들을 흘릴 수도 있는 사분면들 (301 및 303) 을 포함한다. 도 3은 또한 사분면들 (302 및 304) 을 포함하고, 이들 각각은 서로 유사하지만 사분면들 (301 및 303) 로 흐르는 가스들과 상이한 가스 화학 물질들을 흘릴 수도 있다. 중간 영역 (305) 은 사분면 (301) 과 사분면 (302) 사이에 있고, 중간 영역 (306) 은 사분면 (302) 과 (303) 사이에 있고, 중간 영역 (307) 은 사분면 (303) 과 사분면 (304) 사이에 있고, 중간 영역 (308) 은 사분면 (304) 과 사분면 (301) 사이에 있다. 중간 영역 각각은 인접한 사분면들로 흐르는 가스들의 혼합물과 같은 가스들의 조합을 흘리는 것을 수반할 수도 있다. 중간 혼합 영역들은 사분면들 사이에서 매끄러운 막 에지 전이를 달성하도록 사용될 수 있다. 상이한 플로우 비들을 사용하는 다양한 가스들의 중간 혼합은 특히 다른 영역들만큼 뒤틀리지 않을 수도 있는 보잉된 반도체 기판의 영역들에 대해 중간 응력 막들을 달성할 수 있다. 일부 실시 예들에서, 동일한 재료가 웨이퍼의 특정한 뒤틀림을 해결하기 위해 상이한 사이즈들의 영역들에 증착될 수 있다; 예를 들어, 인장 실리콘 나이트라이드는 제 3의 웨이퍼 상에 증착될 수도 있는 한편, 압축 실리콘 나이트라이드는 나머지 제 4의 웨이퍼 상에 증착될 수도 있다. 많은 변형들이 보잉된 반도체 웨이퍼 상의 다양한 타입들의 비대칭적인 뒤틀림을 해결하기 위해 사용될 수도 있다.
CVD 장치
개시된 실시 예들은 임의의 적합한 장치 또는 툴에서 수행될 수도 있다. 장치 또는 툴은 하나 이상의 프로세스 스테이션들을 포함할 수도 있다. 일부 실시 예들에서 사용될 수도 있는 예시적인 프로세스 스테이션 및 툴이 이하에 기술된다.
도 4는 저압 분위기를 유지할 수 있는 프로세스 챔버 바디 (402) 를 갖는 PECVD (plasma-enhanced chemical vapor deposition) 프로세스 스테이션 (400) 의 실시 예의 개략적인 예시를 도시한다. 복수의 PECVD 프로세스 스테이션들 (400) 이 공통 저압 프로세스 툴 분위기에 포함될 수도 있다. 예를 들어, 도 5는 멀티-스테이션 프로세싱 툴 (500) 의 실시 예를 도시한다. 일부 실시 예들에서, 이하에 상세히 논의된 것을 포함하는, PECVD 프로세스 스테이션 (400) 의 하나 이상의 하드웨어 파라미터들이 하나 이상의 컴퓨터 제어기들 (450) 에 의해 프로그램적으로 조정될 수도 있다는 것이 인식될 것이다.
PECVD 프로세스 스테이션 (400) 은 분배 샤워헤드 (406) 로 프로세스 가스들을 전달하기 위해 반응물질 전달 시스템 (401a) 과 유체로 연통한다. 반응물질 전달 시스템 (401a) 은 샤워헤드 (406) 로 전달을 위해, 프로세스 가스들을 블렌딩 (blending) 및/또는 컨디셔닝하기 (conditioning) 위한 혼합 용기 (mixing vessel) (404) 를 포함한다. 기판 상에 보우 보상 층을 증착하기 위해 사용된 것과 같은 프로세스 가스들은 반응물질 전달 시스템 (401a) 을 사용하여 샤워헤드 (406) 를 통해 프로세스 챔버 바디 (402) 로 전달될 수도 있다. 일부 실시 예들에서, 반응성 종은 반응물질 전달 시스템 (401a) 을 사용하여 전달될 수도 있다. 하나 이상의 혼합 용기 유입구 밸브들 (420) 은 프로세스 가스들의 혼합 용기 (404) 로의 도입을 제어할 수도 있다. 이들 밸브들은 다양한 동작들 동안 가스가 턴온될 수도 있는지 여부에 따라 제어될 수도 있다.
일부 실시 예들에서, 액체 반응물질이 사용되지 않을 수도 있다는 것을 주의한다. 그러나, 일부 실시 예들에서, 액체 반응물질은 본 명세서에 기술된 바와 같이 인장 막 또는 압축 막을 형성하도록 사용될 수도 있다. 예로서, 도 4의 실시 예는 혼합 용기 (404) 로 공급될 액체 반응물질을 기화시키기 위한 기화 지점 (403) 을 포함한다. 일부 실시 예들에서, 기화 지점 (403) 은 가열된 기화기일 수도 있다. 이러한 기화기들로부터 생성된 포화된 반응물질 증기가 다운스트림 전달 파이프에서 응결될 수도 있다. 응결된 반응물질로의 양립 가능한 가스들의 노출은 작은 입자들을 생성할 수도 있다. 이들 작은 입자들은 파이프를 막고, 밸브 동작을 방해하고, 기판들을 오염시키는, 등을 할 수도 있다. 이들 문제들을 해결하기 위한 일부 접근법들은 반응물질을 기화하기 전 또는 후에 잔류 반응물질을 제거하기 위해 전달 파이프를 퍼지 및/또는 배기하는 것을 수반한다. 그러나, 전달 파이프를 퍼지하는 것은 프로세스 스테이션 사이클 시간을 증가시킬 수도 있어, 프로세스 스테이션 쓰루풋을 열화시킨다. 따라서, 일부 실시 예들에서, 기화 지점 (403) 의 다운스트림 전달 파이프는 열 추적될 수도 있다. 일부 예들에서, 혼합 용기 (404) 는 또한 열 추적될 수도 있다. 일 비제한적인 예에서, 기화 지점 (403) 의 다운스트림 파이프는 혼합 용기 (404) 에서 대략 100 ℃로부터 대략 150 ℃로 연장하는 상승하는 온도 프로파일을 갖는다.
일부 실시 예들에서, 액체 전구체 또는 액체 반응물질, 예컨대 실리콘-함유 전구체는 액체 주입기에서 기화될 수도 있다. 예를 들어, 액체 주입기는 액체 반응물질의 펄스들을 혼합 용기의 업스트림의 캐리어 가스 스트림 내로 주입할 수도 있다. 일 실시 예에서, 액체 주입기는 보다 높은 압력으로부터 보다 낮은 압력으로 액체를 플래싱 (flashing) 함으로써 반응물질을 기화할 수도 있다. 또 다른 예에서, 액체 주입기는 가열된 전달 파이프 내에서 나중에 기화되는 분산된 마이크로액적들 (microdroplets) 로 액체를 원자화할 수도 있다. 보다 작은 액적들이 보다 큰 액적들보다 빠르게 기화될 수도 있고, 액체 주입과 완전한 기화 사이의 지연을 감소시킨다. 보다 빠른 기화는 기화 지점 (403) 으로부터 다운스트림의 파이프 길이를 감소시킬 수도 있다. 일 시나리오에서, 액체 주입기는 혼합 용기 (404) 에 바로 장착될 수도 있다. 또 다른 시나리오에서, 액체 주입기는 샤워헤드 (406) 에 바로 장착될 수도 있다.
일부 실시 예들에서, 기화 지점 (403) 의 업스트림에 LFC (liquid flow controller) (미도시) 가 기화 및 프로세스 스테이션 (400) 으로의 전달을 위해 액체의 대량 플로우를 제어하기 위해 제공될 수도 있다. 예를 들어, LFC는 LFC의 다운스트림에 위치된 열적 MFM (thermal mass flow meter) 를 포함할 수도 있다. 이어서 LFC의 플런저 밸브가 MFM과 전기적으로 통신하는 PID (proportional-integral-derivative) 제어기에 의해 제공된 피드백 제어 신호들에 응답하여 조정될 수도 있다. 그러나, 이는 피드백 제어를 사용하여 액체 플로우를 안정화시키기 위해 1 초 이상 걸릴 수도 있다. 이는 액체 반응물질을 흘리는 시간을 연장할 수도 있다. 따라서, 일부 실시 예들에서, LFC는 피드백 제어 모드와 직접 제어 모드 사이에서 동적으로 스위칭될 수도 있다. 일부 실시 예들에서, 이는 LFC 및 PID 제어기의 센스 튜브를 디스에이블함으로써 (disable) 수행될 수도 있다.
샤워헤드 (406) 는 기판 (412) 을 향해 프로세스 가스들을 분배한다. 예를 들어, 샤워헤드 (406) 는 실리콘-함유 가스들 및/또는 산소-함유 가스들 또는 질소-함유 가스들과 같은 다양한 동작들에서 기판 (412) 의 배면에 보우 보상 층을 증착하기 위한 프로세스 가스들을 분배할 수도 있다. 도 4에 도시된 실시 예에서, 기판 (412) 은 샤워헤드 (406) 밑에 위치되고 페데스탈 (408) 상에 놓인 것으로 도시된다. 페데스탈 (408) 은 에지들에 의해 웨이퍼를 홀딩하기 위한 웨이퍼 홀더들 및 웨이퍼의 배면으로 가스들을 전달하기 위한 하단 샤워헤드 (미도시) 를 포함할 수도 있다. 샤워헤드 (406) 는 임의의 적합한 형상을 가질 수도 있고, 기판 (412) 으로 프로세스 가스들을 분배하기 위해 임의의 적합한 수 및 배열의 포트들을 가질 수도 있다. 차폐부 (미도시) 가 또한 챔버 바디에 존재할 수도 있다.
또 다른 시나리오에서, 페데스탈 (408) 의 높이를 조정하는 것은 웨이퍼와 하단 샤워헤드 사이의 플라즈마 밀도가 가변되도록 플라즈마 밀도가 개시된 프로세스들 동안 가변되게 할 수도 있다. 예를 들어, 플라즈마는 프로세스 가스들이 챔버 바디 (402) 로 흐를 때 활성화될 수도 있다. 프로세스의 종료시, 페데스탈 (408) 은 페데스탈 (408) 로부터 기판 (412) 의 제거를 허용하도록 또 다른 기판 이송 페이즈 동안 하강될 수도 있다.
일부 실시 예들에서, 샤워헤드 (406) 및 페데스탈 (408) 은 플라즈마에 전력을 공급하기 위해 RF (radio frequency) 전력 공급부 (414) 및 매칭 네트워크 (416) 와 전기적으로 통신한다. 일부 실시 예들에서, 플라즈마 에너지는 프로세스 스테이션 압력, 가스 농도들, 및 가스들의 분압들 또는 가스 플로우 레이트들, RF 소스 전력, 및 RF 소스 주파수 중 하나 이상을 제어함으로써 제어될 수도 있다. 예를 들어, RF 전력 공급부 (414) 및 매칭 네트워크 (416) 는 목표된 조성의 라디칼 종을 갖는 플라즈마를 형성하도록 임의의 적합한 전력에서 동작될 수도 있다. 유사하게, RF 전력 공급부 (414) 는 임의의 적합한 주파수의 RF 전력을 제공할 수도 있다. 일부 실시 예들에서, RF 전력 공급부 (414) 는 고주파수 RF 전력 소스 및 저주파수 RF 전력 소스를 서로 독립적으로 제어하도록 구성될 수도 있다. 예시적인 저주파수 RF 주파수들은, 이로 제한되는 것은 아니지만, 0 ㎑ 내지 500 ㎑의 주파수들을 포함할 수도 있다. 예시적인 고주파수 RF 주파수들은, 이로 제한되는 것은 아니지만, 1.8 ㎒ 내지 2.45 ㎓, 또는 약 13.56 ㎒보다 크거나, 27 ㎒보다 크거나, 40 ㎒보다 크거나, 60 ㎒보다 큰 주파수들을 포함할 수도 있다. 임의의 적합한 파라미터들은 보우 보상 층을 증착하는 반응을 위한 플라즈마 에너지를 제공하도록 이산적으로 또는 연속적으로 조절될 수도 있다는 것이 인식될 것이다.
일부 실시 예들에서, 플라즈마는 하나 이상의 플라즈마 모니터들에 의해 인시츄로 모니터링될 수도 있다. 일 시나리오에서, 플라즈마 전력은 하나 이상의 전압 센서, 전류 센서 (예를 들어, VI 프로브들) 에 의해 모니터링될 수도 있다. 또 다른 시나리오에서, 플라즈마 밀도 및/또는 프로세스 가스 농도는 하나 이상의 OES (optical emission spectroscopy) 센서들에 의해 측정될 수도 있다. 일부 실시 예들에서, 하나 이상의 플라즈마 파라미터들은 이러한 인시츄 플라즈마 모니터들로부터의 측정값들에 기초하여 프로그램적으로 조정될 수도 있다. 예를 들어, OES 센서는 플라즈마 전력의 프로그램적 제어를 제공하기 위해 피드백 루프에서 사용될 수도 있다. 일부 실시 예들에서, 다른 모니터들이 플라즈마 및 다른 프로세스 특성들을 모니터링하도록 사용될 수도 있다는 것이 인식될 것이다. 이러한 모니터들은 이로 제한되는 것은 아니지만, IR (infrared) 모니터들, 음향 모니터들, 및 압력 트랜스듀서들 (transducers) 을 포함할 수도 있다.
일부 실시 예들에서, 제어기 (450) 에 대한 인스트럭션들은 IOC (input/output control) 시퀀싱 인스트럭션들을 통해 제공될 수도 있다. 일 예에서, 프로세스 페이즈를 위한 조건들을 설정하기 위한 인스트럭션들은 프로세스 레시피의 대응하는 레시피 페이즈에 포함될 수도 있다. 일부 경우들에서, 프로세스 레시피 페이즈들은 프로세스 페이즈에 대한 모든 인스트럭션들이 그 프로세스 페이즈와 동시에 실행되도록 순차적으로 배열될 수도 있다. 일부 실시 예들에서, 하나 이상의 반응기 파라미터들을 설정하기 위한 인스트럭션들은 레시피 페이즈에 포함될 수도 있다. 예를 들어, 제 1 레시피 페이즈는 하나 이상의 가스들 (예를 들어, 실리콘-함유 가스 및 질소-함유 가스) 의 플로우 레이트를 설정하기 위한 인스트럭션들, 및 제 1 레시피 페이즈에 대한 시간 지연 인스트럭션들을 포함할 수도 있다. 제 2, 후속하는 레시피 페이즈는 퍼지 가스의 플로우 레이트를 설정하기 위한 인스트럭션들 및 제 2 레시피 페이즈에 대한 시간 지연 인스트럭션들을 포함할 수도 있다. 대안적으로, 제 3 레시피 페이즈는 하나 이상의 가스들 (예를 들어, 실리콘-함유 가스 및 산소-함유 가스) 의 플로우 레이트를 설정하기 위한 인스트럭션들, 및 제 3 레시피 페이즈에 대한 시간 지연 인스트럭션들을 포함할 수도 있다. 이들 레시피 페이즈들은 본 개시의 범위 내에서 임의의 적합한 방식으로 더 세분되고 그리고/또는 반복될 수도 있다는 것이 인식될 것이다. 제어기 (450) 는 또한 도 5의 제어기 (550) 에 대해 이하에 기술된 임의의 특징들을 포함할 수도 있다.
일부 실시 예들에서, 페데스탈 (408) 은 히터 (410) 를 통해 온도 제어될 수도 있다. 히터 (410) 는 기판을 어닐링하도록 사용될 수도 있다. 예를 들어, 일부 실시 예들에서, 어닐링 동안, 히터 (410) 는 적어도 약 450 ℃의 온도로 설정될 수도 있다. 또한, 일부 실시 예들에서, 프로세스 스테이션 (400) 에 대한 압력 제어가 버터플라이 밸브 (418) 에 의해 제공될 수도 있다. 도 4의 실시 예에 도시된 바와 같이, 버터플라이 밸브 (418) 는 다운스트림 진공 펌프 (미도시) 에 의해 제공된 진공을 스로틀한다. 그러나, 일부 구현 예들에서, 프로세스 스테이션 (400) 의 압력 제어는 또한 프로세스 스테이션 (400) 으로 도입된 하나 이상의 가스들의 플로우 레이트를 가변시킴으로써 조정될 수도 있다.
상기 기술된 바와 같이, 하나 이상의 프로세스 스테이션들이 멀티-스테이션 프로세싱 툴에 포함될 수도 있다. 도 5는 인바운드 로드록 (502) 및 아웃바운드 로드록 (504) 을 갖는 멀티-스테이션 프로세싱 툴 (500) 의 실시 예의 개략도를 도시하고, 인바운드 로드록 (502) 및 아웃바운드 로드록 (504) 중 하나 또는 모두는 리모트 플라즈마 소스를 포함할 수도 있다. 대기압에서 로봇 (506) 은, 카세트로부터 포드 (508) 를 통해 로딩된 웨이퍼들을 인바운드 로드록 (502) 으로 대기 포트 (미도시) 를 통해 이동시키도록 구성된다. 웨이퍼 또는 기판은 인바운드 로드록 (502) 내의 페데스탈 (512) 상에 로봇 (506) 에 의해 배치되고, 대기 포트는 폐쇄되고, 로드록은 펌프 다운된다 (pump down). 인바운드 로드록 (502) 이 리모트 플라즈마 소스를 포함하면, 웨이퍼는 프로세싱 챔버 (514a) 와 같은 프로세싱 챔버들 중 하나 내로 도입되기 전에 로드록 내에서 리모트 플라즈마 처리에 노출될 수도 있다. 또한, 웨이퍼는 또한 예를 들어, 수분 및 흡착된 가스들을 제거하기 위해 인바운드 로드록 (502) 내에서 또한 가열될 수도 있다. 다음에, 프로세싱 챔버 (514a) 로의 챔버 이송 포트 (516) 가 개방되고, 또 다른 로봇 (526) 이 프로세싱을 위한 반응기 내에 도시된 프로세싱 챔버 (514a) 의 제 1 스테이션 (1로 라벨링됨) 의 페데스탈 (518) 상의 반응기 내로 웨이퍼를 배치한다. 도 5에 도시된 실시 예는 로드록들을 포함하지만, 일부 실시 예들에서, 프로세스 스테이션 내로 웨이퍼의 직접 진입이 제공될 수도 있다는 것이 인식될 것이다.
프로세싱 챔버 (514a) 와 같은 도시된 프로세싱 챔버들 각각은 4 개의 프로세스 스테이션들을 포함한다. 스테이션 각각은 가열된 페데스탈 및 가스 라인 유입구들을 갖는다. 일부 실시 예들에서, 프로세스 스테이션 각각이 상이한 목적 또는 복수의 목적들을 가질 수도 있다는 것이 이해될 것이다. 예를 들어, 프로세스 스테이션은 PECVD에 의해 보우 보상 층의 일부로서 인장 또는 압축 재료를 증착하도록 사용될 수도 있다. 도시된 프로세싱 챔버 (514a) 는 4 개의 스테이션들을 포함하지만, 특정한 개시된 실시 예들에 따른 프로세싱 챔버는 임의의 적합한 수의 스테이션들을 가질 수도 있다는 것이 이해될 것이다. 예를 들어, 일부 실시 예들에서, 프로세싱 챔버는 5 개 이상의 스테이션들을 가질 수도 있는 반면, 다른 실시 예들에서 프로세싱 챔버는 3 개 이하의 스테이션들을 가질 수도 있다. 부가적으로, 도시된 프로세싱 툴 (500) 이 3 개의 프로세싱 챔버들 (514a, 514b, 및 514c) 을 갖지만, 특정한 개시된 실시 예들에 따른 프로세싱 툴은 임의의 적합한 수의 프로세싱 챔버들을 가질 수도 있다는 것이 이해될 것이다.
도 5는 프로세싱 챔버 (514a) 내에서 웨이퍼들을 이송하기 위한 웨이퍼 핸들링 시스템 (590b) 의 실시 예를 도시한다. 일부 실시 예들에서, 웨이퍼 핸들링 시스템 (590b) 은 다양한 프로세스 스테이션들 사이 그리고/또는 프로세스 스테이션과 로드록 사이에서 웨이퍼들을 이송할 수도 있다. 임의의 적합한 웨이퍼 핸들링 시스템이 채용될 수도 있다는 것이 인식될 것이다. 비-제한적인 예들은 웨이퍼 캐로절들 (carousels) 및 웨이퍼 핸들링 로봇들을 포함한다. 도 5는 또한 프로세스 툴 (500) 의 프로세스 조건들 및 하드웨어 상태들을 제어하도록 채용된 시스템 제어기 (550) 의 실시 예를 도시한다. 시스템 제어기 (550) 는 하나 이상의 메모리 디바이스들 (556), 하나 이상의 대용량 저장 디바이스들 (554), 및 하나 이상의 프로세서들 (552) 을 포함할 수도 있다. 프로세서 (552) 는 CPU 또는 컴퓨터, 아날로그 입력/출력 연결부 및/또는 디지털 입력/출력 연결부, 스텝퍼 모터 제어 보드들, 등을 포함할 수도 있다.
일부 실시 예들에서, 시스템 제어기 (550) 는 프로세스 장치 (500) 의 모든 액티비티들을 제어한다. 시스템 제어기 (550) 는 대용량 저장 디바이스 (554) 에 저장되고 메모리 디바이스 (556) 내로 로딩되어 프로세서 (552) 상에서 실행되는 시스템 제어 소프트웨어 (558) 를 실행한다. 대안적으로, 제어 로직은 제어기 (550) 에 하드코딩될 수도 있다. ASICs (Applications Specific Integrated Circuits), PLDs (Programmable Logic Devices) (예를 들어, field-programmable gate arrays, 또는 FPGAs) 등이 이들 목적들을 위해 사용될 수도 있다. 이하의 논의에서, "소프트웨어" 또는 "코드"가 사용될 때마다, 기능적으로 비슷한 하드코딩된 로직이 그 자리에 사용될 수도 있다. 시스템 제어 소프트웨어 (558) 는 프로세스 챔버 내외로 웨이퍼들의 이송, 프로세스 챔버 내에서 웨이퍼들을 회전시키는 것, 프로세스 챔버 내에서 웨이퍼들을 샤워헤드와 정렬하는 것, 샤워헤드의 특정한 영역들로부터의 가스들의 타이밍, 가스들의 혼합물, 샤워헤드의 특정한 영역들로부터의 가스 플로우의 양, 챔버 및/또는 스테이션 압력, 샤워헤드의 특정한 영역들로부터의 배면 가스 플로우 압력, 챔버 및/또는 반응기 온도, 웨이퍼 온도, 바이어스 전력, 타깃 전력 레벨들, RF 전력 레벨들 및 타입 (예컨대 단일 주파수 또는 듀얼 주파수 또는 고 주파수 또는 저 주파수), 페데스탈, 척 및/또는 서셉터 위치, 및 프로세스 툴 (500) 에 의해 수행된 특정한 프로세스의 다른 파라미터들을 제어하기 위한 인스트럭션들을 포함할 수도 있다. 시스템 제어 소프트웨어 (558) 는 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 프로세스들을 실행하는데 사용된 프로세스 툴 컴포넌트들의 동작을 제어하도록 다양한 프로세스 툴 컴포넌트 서브루틴들 또는 제어 객체들이 작성될 수도 있다. 시스템 제어 소프트웨어 (558) 는 임의의 적합한 컴퓨터 판독가능 프로그래밍 언어로 코딩될 수도 있다.
일부 실시 예들에서, 시스템 제어 소프트웨어 (558) 는 상기 기술된 다양한 파라미터들을 제어하기 위한 IOC (Input/Output Control) 시퀀싱 인스트럭션들을 포함할 수도 있다. 시스템 제어기 (550) 와 연관된 대용량 저장 디바이스 (554) 및/또는 메모리 디바이스 (556) 에 저장된 다른 컴퓨터 소프트웨어 및/또는 프로그램들이 일부 실시 예들에서 채용될 수도 있다. 이 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 (positioning) 프로그램, 프로세스 가스 제어 프로그램, 압력 제어 프로그램, 히터 제어 프로그램, 정전 척 전력 제어 프로그램, 및 플라즈마 제어 프로그램을 포함한다.
기판 포지셔닝 프로그램은 페데스탈 (518) 상에 기판을 로딩하고 기판과 프로세스 툴 (500) 의 다른 부분들 사이의 간격을 제어하도록 사용된 프로세스 툴 컴포넌트들에 대한 프로그램 코드를 포함할 수도 있다. 프로세스 가스 제어 프로그램은 가스 조성 (예를 들어, 본 명세서에 기술된 바와 같은 프로세스 가스들, 증착 가스들, 헬륨 가스 또는 배면 플로우를 위한 다른 가스, 캐리어 가스들, 등 컨디셔닝) 및 플로우 레이트들을 제어하기 위한 코드 그리고 선택가능하게 프로세스 스테이션 내 압력을 안정화하기 위해 증착 전에 하나 이상의 프로세스 스테이션들 내로 가스를 흘리기 위한 코드를 포함할 수도 있다. 압력 제어 프로그램이 예를 들어, 프로세스 스테이션의 배기 시스템의 쓰로틀 밸브를 조절함으로써, 프로세스 스테이션 내 압력, 프로세스 스테이션 내로 가스 플로우, 컨디셔닝 동작들 동안 웨이퍼의 배면으로 도입된 가스의 압력, 등을 제어하기 위한 코드를 포함할 수도 있다.
히터 제어 프로그램은 본 명세서에 기술된 어닐링 동작들을 위해 기판을 가열하도록 사용되는 가열 유닛으로의 전류를 제어하기 위한 코드를 포함할 수도 있다. 대안적으로, 가열기 제어 프로그램은 기판으로 헬륨과 같은 열 전달 가스의 전달을 제어할 수도 있다. 플라즈마 제어 프로그램은 본 명세서의 실시 예들에 따라 하나 이상의 프로세스 스테이션들의 프로세스 전극들로 인가된 RF 전력 레벨들을 설정하기 위한 코드를 포함할 수도 있다. 압력 제어 프로그램은 본 명세서의 실시 예에 따라 반응 챔버 내 압력을 유지하기 위한 코드를 포함할 수도 있다.
일부 실시 예들에서, 시스템 제어기 (550) 와 연관된 사용자 인터페이스가 있을 수도 있다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽 소프트웨어 디스플레이들, 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들, 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
일부 실시 예들에서, 시스템 제어기 (550) 에 의해 조정된 파라미터들은 프로세스 조건들에 관련될 수도 있다. 비제한적인 예들은 프로세스 가스 조성 및 플로우 레이트들, 온도, 압력, (RF 바이어스 전력 레벨들과 같은) 플라즈마 조건들, 등을 포함한다. 이들 파라미터들은 사용자 인터페이스를 활용하여 입력될 수도 있는 레시피의 형태로 사용자들에게 제공될 수도 있다.
프로세스를 모니터링하기 위한 신호들은 다양한 프로세스 툴 센서들로부터 시스템 제어기 (550) 의 아날로그 입력 연결부 및/또는 디지털 입력 연결부에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 프로세스 툴 (500) 의 아날로그 출력 연결부 및 디지털 출력 연결부 상에 출력될 수도 있다. 모니터링될 수도 있는 프로세스 툴 센서들의 비한정적인 예들은 질량 플로우 레이트 제어기들, (마노미터들 (manometers) 과 같은) 압력 센서들, 써모커플들 (thermocouples), 등을 포함한다. 적절하게 프로그래밍된 피드백 및 제어 알고리즘들이 프로세스 조건들을 유지하기 위해 이들 센서들로부터 데이터로 사용될 수도 있다.
시스템 제어기 (550) 는 상기 기술된 증착 프로세스들을 구현하기 위한 프로그램 인스트럭션들을 제공할 수도 있다. 프로그램 인스트럭션들은 DC 전력 레벨, RF 바이어스 전력 레벨, 압력, 온도, 등과 같은 다양한 프로세스 파라미터들을 제어할 수도 있다. 인스트럭션은 본 명세서에 기술된 다양한 실시 예들에 따라 막들의 인시츄 증착을 동작시키도록 파라미터들을 제어할 수도 있다.
시스템 제어기 (550) 는 통상적으로 장치가 개시된 실시 예들에 따른 방법을 수행하도록 인스트럭션들을 실행하게 구성된 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 것이다. 개시된 실시 예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션을 담는 머신-판독가능 매체가 시스템 제어기 (550) 에 커플링될 수도 있다.
일부 구현 예들에서, 시스템 제어기 (550) 는 상기 기술된 예들의 일부일 수도 있는, 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에, 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치는 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부분들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 시스템 제어기 (550) 는, 시스템의 프로세싱 조건들 및/또는 타입에 따라서, 프로세싱 가스들 및/또는 억제제 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴들 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그래밍될 수도 있다.
일반적으로 말하면, 시스템 제어기 (550) 는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드 포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSPs), ASICs (Application Specific Integrated Circuits) 로서 규정되는 칩들, 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 시스템 제어기 (550) 로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시 예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 옥사이드들, 실리콘, 실리콘 다이옥사이드, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.
시스템 제어기 (550) 는, 일부 구현 예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합인 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 시스템 제어기 (550) 는 웨이퍼 프로세싱의 원격 액세스를 가능하게할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현재 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 메트릭들을 조사하고, 현재 프로세싱의 파라미터들을 변경하고, 현재 프로세싱에 후속하는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하도록 시스템에 대한 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 시스템 제어기 (550) 는 하나 이상의 동작들 동안에 수행될 프로세스 단계들 각각에 대한 파라미터들을 특정하는, 데이터의 형태의 인스트럭션들을 수신한다. 파라미터들은 시스템 제어기 (550) 가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상기 기술된 바와 같이, 시스템 제어기 (550) 는 예컨대 본 명세서에 기술된 프로세스들 및 제어들과 같은, 공동의 목적을 향해 함께 네트워킹되고 작동되는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적들을 위한 분산형 제어기의일 예는 챔버 상의 프로세스를 제어하도록 조합되는 (예컨대 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 것이다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD 챔버 또는 모듈, CVD 또는 PECVD 챔버 또는 모듈, ALD 또는 PEALD 챔버 또는 모듈, ALE (Atomic Layer Etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 시스템 제어기 (550) 는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로드 포트들로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.
PVD 실시 예들
반도체 기판의 전면 상의 보잉을 보상하기 위해 물리적 기상 증착 (physical vapor deposition; PVD) 에 의해 보잉된 반도체 기판의 배면 상에 보잉 보상 층을 증착함으로써 보잉을 완화하기 위해 보잉된 반도체 기판들을 프로세싱하는 방법들이 본 명세서에 제공된다. 예를 들어, 압축 보우 보상 층은 반도체 기판의 전면 상에 압축 막을 갖는 영역들 상의 보잉된 반도체 기판의 배면 상에 증착되고 인장 보우 보상 층은 반도체 기판의 전면 상에 인장 막을 갖는 영역들 상의 보잉된 반도체 기판의 배면 상에 증착된다. 다양한 실시 예들에서, 막들은 평면 마그네트론을 사용하여 지속되는 프로세스 챔버에서 형성된 플라즈마를 사용하여 증착된다.
배면 증착은 증착될 웨이퍼의 표면이 타깃의 표면과 대면하도록 타깃으로부터 이격된 위치에 웨이퍼를 홀딩하기 위해 타깃 및 웨이퍼 홀더들을 갖는 PVD 프로세스 챔버 내로 반도체 웨이퍼를 삽입함으로써 수행될 수도 있다. 프로세싱은 타깃이 보잉된 반도체 웨이퍼의 배면의 특정한 영역들 상에 재료를 증착할 수 있도록 웨이퍼를 포지셔닝함으로써 수행될 수도 있다. 일부 실시 예들에서, 웨이퍼는 타깃이 웨이퍼 아래에 위치되는 동안 패터닝된 영역들이 상향 대면하게 웨이퍼가 직립하고 배면이 하단 상에 있거나 하향 대면하도록 위치된다. 다양한 실시 예들에서, 웨이퍼의 배면은 편평하고 패터닝되지 않는다. 하나 이상의 타깃들이 특정한 개시된 실시 예들에서 사용될 수도 있다.
다양한 실시 예들에서, 타깃은 알루미늄 나이트라이드 타깃 또는 티타늄 나이트라이드 타깃이다. 특정한 개시된 실시 예들은 +100 ㎛에서 +500 ㎛로 반도체 웨이퍼의 뒤틀림을 감소시키기 위해 보우 보상 층들을 증착할 수 있다.
본 명세서에 기술된 다양한 실시 예들에서, 특정한 개시된 실시 예들을 수행하기 위한 프로세스 챔버들은 증착 동안 웨이퍼의 특정한 영역들을 차단하기 위한 섀도우 마스크를 포함한다. 섀도우 마스크는 반도체 기판의 배면 표면과 타깃 사이에 위치될 수도 있다. 섀도우 마스크는 약 1 ㎜의 두께를 가질 수도 있다. 섀도우 마스크는 임의의 형상일 수도 있다. 일부 실시 예들에서, 섀도우 마스크는 알루미늄과 같은 금속 재료, 또는 알루미늄 옥사이드 (Al2O3) 와 같은 세라믹 재료로 이루어진다. 섀도우 마스크는 노출된 반도체 기판의 배면의 특정한 영역들을 남기면서 일부 영역들을 차단하도록 사용될 수도 있다. 노출된 영역들은 웨이퍼 자체의 사이즈까지, 임의의 형상 또는 사이즈일 수도 있다. 일부 실시 예들에서, 섀도우 마스크는 섀도우 마스크가 노출할 수 있는 영역들이 임의의 형상 또는 사이즈일 수 있도록 편평한 원형 형상의 구조체로부터 절단된다. 일부 실시 예들에서, 섀도우 마스크는 방사상으로 분할된 영역들이 원형 성형된 구조체의 중심의 영역으로부터 방사상으로 절단되도록 절단된다. 섀도우 마스크는 원형 형상 구조체의 1 ％ 내지 100 ％의 방사상 세그먼트들을 가질 수도 있고; 유사하게, 섀도우 마스크는 절단된 영역들이 원형 형상의 구조체의 1 ％ 내지 100 ％를 남기도록 절단될 수도 있다. 다양한 형상들의 영역들을 노출하기 위해 디스크 내로부터 절단된 다른 성형된 영역들을 갖는 편평한 디스크와 같은 다른 형상들이 또한 사용될 수도 있다는 것이 이해될 것이다.
일부 실시 예들에서, 이들 영역들은 2 개의 마주보는 사분면들이 노출되고 2 개의 마주보는 사분면들이 기판의 영역들을 차단하도록 편평한 구조로 이루어지도록 사분면들이다. 방사상으로 절단된 구조체는 원형 성형된 구조체의 중심으로부터 절단될 수도 있지만, 다양한 실시 예들에서, 섀도우 마스크는 사분면들이 원형 성형된 구조체의 정확하게 중심에서 절단되지 않고 근방으로부터 절단되도록 하나의 연속적인 시트이다.
일부 실시 예들에서, 섀도우 마스크는 재료가 보잉된 반도체 기판의 특정한 영역들 상으로 스퍼터링되는 것을 방지하도록 사용되는 2 개의 마주보는 사분면들을 포함한다. 사분면들은 4 개의 동일한 크기의 영역들 중 하나를 지칭할 수도 있지만, 본 명세서에 기술된 사분면들은 또한 4 개의 동일한 크기의 방사상으로 분할된 영역들보다 작은 영역을 지칭할 수도 있다.
다양한 실시 예들에서, 프로세스 챔버는 웨이퍼의 영역들을 섀도우 마스크의 영역들과 정렬시키기 위한 웨이퍼 정렬 기술을 포함한다. 예를 들어, 검출기 및 모터는 타깃이 기판의 배면 상으로 인장 막을 스퍼터링할 수 있고 그리고 타깃이 기판의 전면이 압축 기판의 배면 상에 압축 막을 스퍼터링할 수 있도록, 인장 막들을 갖는 영역들이 섀도우 마스크의 차단되지 않은 영역들과 정렬되도록 웨이퍼를 정렬하도록 사용될 수 있다. 일부 실시 예들에서, 섀도우 마스크는 압축 막을 증착하는 것과 인장 막을 증착하는 것 사이에서 시프팅하도록 회전된다.
일부 실시 예들에서, 조합 PVD 프로세스는 2 개의 타깃들이 웨이퍼의 상이한 영역들 상으로 상이한 재료들을 전달하게 동작되도록 섀도우 마스크 대신 사용된다. 이러한 실시 예에서, 웨이퍼는 챔버 내의 타깃들의 위치들에 따라 정렬될 수도 있다. 예시적인 챔버들은 도 7a, 도 7b, 도 8a 및 도 8b에 대해 이하에 더 기술된다.
도 6은 특정한 개시된 실시 예들에 따른 방법에서 수행된 동작들을 도시하는 프로세스 흐름도이다. 동작 602에서, 보잉된 반도체 기판은 알루미늄 타깃과 같은 금속 타깃을 구비 한 PVD 프로세스 챔버에 제공된다. 기판은 유전체, 도전 또는 반도전 재료와 같은 재료의 하나 이상의 층들이 그 위에 증착된 웨이퍼들을 포함하는, 실리콘 웨이퍼, 예를 들어, 200 ㎜ 웨이퍼, 300 ㎜ 웨이퍼, 또는 450 ㎜ 웨이퍼일 수도 있다. 하나 이상의 층들 중 일부는 패터닝될 수도 있다. 층들의 비제한적인 예들은 유전체 층들 및 도전 층들, 예를 들어, 실리콘 옥사이드들, 실리콘 나이트라이드들, 실리콘 카바이드들, 금속 옥사이드들, 금속 나이트라이드들, 금속 카바이드들, 및 금속 층들을 포함한다. 다양한 실시 예들에서, 기판은 패터닝된다.
일부 실시 예들에서, 반도체 기판은 패터닝된 3D-NAND 구조체 및 기판 내에 하나 이상의 에칭된 트렌치들을 포함한다.
보우 보상 층의 증착 전에 보잉된 반도체 기판은 약 +1000 ㎛의 뒤틀림을 가질 수도 있다. 일부 실시 예들에서, 보잉된 반도체 기판은 +300 ㎛ 초과 약 +1000 ㎛ 미만의 뒤틀림을 갖는다. 뒤틀림은 웨이퍼의 가장 낮은 지점으로부터 웨이퍼의 가장 높은 지점까지의 거리로서 규정된다. 일부 실시 예들에서, 보잉된 반도체 기판은 대칭 보잉을 갖는다. 일부 실시 예들에서, 보잉된 반도체 기판은 상기 기술된 바와 같이 비대칭적인 보잉을 갖는다. 일부 실시 예들에서, 보잉된 반도체 기판은 안장 형상이다. 다양한 실시 예들에서, 보잉된 반도체 기판은 적어도 하나의 인장 영역 및 하나의 압축 영역을 포함한다.
상기 논의된 바와 같이, 비대칭적으로 뒤틀리거나 보잉된 웨이퍼는 2 개의 상이한 x-축 뒤틀림 및 y-축 뒤틀림을 가질 수 있다. 예를 들어, 일 예시적인 웨이퍼에서, x-축 뒤틀림은 -50 ㎛일 수도 있고 y-축 뒤틀림은 -300 ㎛일 수도 있다. 이 타입의 비대칭 웨이퍼 보잉을 보상하는 것은 고 보우 영역 및 저 보우 영역에 대해 상이한 응력의 막들을 증착함으로써 수행될 수 있다. 예를 들어, 일부 실시 예들에서, -50 ㎛ 뒤틀림을 갖는 영역은 -50 MPa 응력 실리콘 옥사이드 막으로 보상될 수 있는 한편, -300 ㎛ 뒤틀림을 갖는 영역은 -300 MPa 응력 실리콘 옥사이드 막으로 보상될 수 있다.
기판은 반도체 기판의 하부 측으로 재료를 전달하기 위한 웨이퍼 홀더 및 하나 이상의 타깃들을 갖는 프로세스 챔버에 제공된다. 일부 실시 예들에서, 프로세스 챔버는 타깃과 웨이퍼 홀더의 배면 사이에 새도우 마스크를 포함한다. 섀도우 마스크는 반도체 웨이퍼의 배면으로부터 임의의 적합한 거리에 설정될 수도 있다. 섀도우 마스크의 위치는 사용된 하드웨어에 종속될 수도 있다. 일부 실시 예들에서, 섀도우 마스크는 섀도우 마스크의 표면으로부터 보잉된 반도체 웨이퍼의 가장 가까운 지점까지 측정 될 때 반도체 웨이퍼의 표면으로부터 약 1 ㎜ 내지 약 1 ㎝의 거리에 설정될 수도 있다. 섀도우 마스크는 절단된 영역들이 반도체 기판의 배면의 영역들 및 섀도우 마스크 블록 증착에 의해 차단된 영역들을 반도체 기판의 배면의 다른 영역들 상으로 노출하도록 컷아웃들 (cutouts) 로 성형될 수도 있다.
동작 604에서, 보잉된 반도체 기판이 정렬된다. 다양한 실시 예들에서, 비대칭적으로 보잉된 반도체 기판에 대해, 정렬은 피봇 지점들이 조합 PVD 프로세스에서 특정한 타깃들과 정렬되도록 기판 상에서 위로 커브하는 것과 아래로 커브하는 것 사이에 피봇 지점들을 갖는 보잉된 반도체 기판의 영역들을 결정함으로써 수행된다. 정렬은 노치 위치의 레이저 스캔에 기초하여 정렬된 웨이퍼를 사용함으로써 수행될 수 있고 +1 ° 정확도로 정렬될 수 있다.
동작 606에서, 보잉 보상 층이 보잉을 완화하도록 보잉된 반도체 기판의 배면 상에 증착된다. 다양한 실시 예들에서, 동작 606은 전면이 인장성인 기판의 배면 상에 인장 막을 형성하는 것을 수반한다. 일부 실시 예들에서, 동작 606은 전면이 압축성인 기판의 배면 상에 압축 막들을 형성하는 것을 수반한다.
일 실시 예에서, 보우 보상 층은 조합 PVD 프로세스를 사용하는 1-단계 프로세스로 증착된다. 일부 실시 예들에서, 동작 606은 2 개 이상의 증착 동작을 수반할 수도 있고, 일부 실시 예들에서, 다단계 프로세스에서 증착들 사이에 반도체 기판을 회전시키는 것, 섀도우 마스크를 회전시키는 것, 또는 둘 다를 포함할 수도 있다.
보우 보상 층 조성은 증착될 웨이퍼에 종속되고 복수의 조성들을 포함할 수 있다. 예를 들어, 보우 보상 층은 전면이 압축성인 웨이퍼의 영역 상에 증착될 때 압축 막을 포함하거나, 전면이 인장성인 웨이퍼의 영역 상에 증착될 때 인장 막을 포함하거나, 둘 다이다. 보우 보상 층은 웨이퍼의 복수의 인장 영역들 상에 증착된 보우 보상 층의 복수의 인장 영역들뿐만 아니라 웨이퍼의 복수의 압축 영역들 상에 증착된 보우 보상 층의 복수의 압축 영역들을 포함할 수도 있다.
웨이퍼의 배면 상에 증착될 압축 막을 위한 예시적인 재료들은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘, 및 탄소를 포함한다. 타깃들 및 프로세스 조건들의 선택은 보우 보상 층의 응력을 튜닝하도록 사용될 수 있다.
다양한 실시 예들에서, 압축 막은 압축 실리콘 옥사이드 막 또는 압축 실리콘 나이트라이드 막일 수도 있다. 다양한 실시 예들에서, 압축 막은 압축 실리콘 옥사이드 막일 수도 있다. 다양한 실시 예들에서, 인장 막은 인장 실리콘 나이트라이드 막 또는 인장 실리콘 옥사이드 막일 수도 있다.
"실리콘 옥사이드"는 x 및 y의 정수 값들 및 x 및 y의 비정수 값들을 포함하여, SixOy에 대한 임의의 그리고 모든 화학량론적 가능성들을 포함하는, 실리콘 원자 및 산소 원자를 포함하는 화학적 화합물들을 포함하는 것으로 본 명세서에서 지칭된다. 예를 들어, "실리콘 나이트라이드"는 화학식 SiNn을 갖는 화합물들을 포함하고, 여기서 1 <n <2이고, 여기서 n은 정수 값 또는 비정수 값일 수 있다. "실리콘 옥사이드"는 SiO1 .8과 같은 아화학량론적 (sub-stoichiometric) 화합물들을 포함할 수 있다. "실리콘 옥사이드"는 또한 실리콘 다이옥사이드 (SiO2) 및 실리콘 모노옥사이드 (SiO) 를 포함한다. "실리콘 옥사이드"는 또한 천연 및 합성 변형들 모두를 포함하고 또한 중심 실리콘 원자를 둘러싸는 산소 원자들의 사면체 배위를 포함하는 임의의 그리고 모든 결정질 및 분자 구조들을 포함한다. "실리콘 옥사이드"는 또한 비정질 실리콘 옥사이드 및 실리케이트들을 포함한다.
"실리콘 나이트라이드"는 x = 3 및 y = 4와 같은 x 및 y의 정수 값들 및 x 및 y의 비정수 값들을 포함하여, SixNy에 대한 임의의 그리고 모든 화학량론적 가능성들을 포함하는 것으로 본 명세서에서 지칭된다. 예를 들어, "실리콘 나이트라이드"는 화학식 SiNn을 갖는 화합물들을 포함하고, 여기서 1 <n <2이고, 여기서 n은 정수 값 또는 비정수 값일 수 있다. "실리콘 나이트라이드"는 SiN1 .8과 같은 아화학량론적 화합물들을 포함할 수 있다. "실리콘 나이트라이드"는 또한 Si3N4 및 미량 및/또는 중간량 (interstitial) 의 수소 (SiNH) 를 갖는 실리콘 나이트라이드 및 미량 및/또는 중간량의 산소 (SiON) 를 갖는 실리콘 나이트라이드를 포함한다. "실리콘 나이트라이드"는 또한 천연 및 합성 변형들 모두를 포함하고 또한 삼각 알파-실리콘 나이트라이드, 육각형 베타-실리콘 나이트라이드, 및 입방 감마-실리콘 나이트라이드를 포함하는 임의의 그리고 모든 격자, 결정, 및 분자 구조들을 포함한다. "실리콘 나이트라이드"는 또한 비정질 실리콘 나이트라이드를 포함하고 미량의 불순물들을 갖는 실리콘 나이트라이드를 포함할 수 있다.
일부 실시 예들에서, 실리콘 옥사이드 막은 중성 응력 실리콘 옥사이드 막을 형성하기 위해 0.5 ㎚/초의 증착 레이트로 증착을 위해 200 ℃에서 2.2e-04 Torr의 챔버 압력을 사용하여 증착될 수도 있지만, 상기 언급된 압력의 1/10의 챔버 압력을 사용하는 것은 -400 MPa의 압축 응력을 갖는 실리콘 옥사이드 막을 발생시킬 수 있다.
나이트라이드 막들의 증착을 위해, 일부 실시 예들에서, 약 10 ％ 질소 가스 및 90 ％ 아르곤 가스의 가스 혼합물이 증착 동안 사용될 수도 있다. 알루미늄 나이트라이드를 스퍼터링하기 위한 예시적인 프로세스 조건들의 세트는 70 mA 내지 130 mA의 타깃 전류, 및 1 A 내지 5 A의 코일 전류 및 0 내지 250 V의 기판 바이어스 전압을 갖는 700 V DC 내지 1300 V DC의 타깃 전압을 포함할 수도 있다. 일부 실시 예들에서, 스퍼터링 압력은 0.1 Pa 내지 0.5 Pa이다. 일부 실시 예들에서, 스퍼터링 동안 바이어스 전압을 가변하는 것이 응력을 조절하도록 사용될 수도 있다. 예를 들어, 알루미늄 나이트라이드 막의 압축 응력은 0 V와 50 V 사이의 바이어스 전압을 상승시키는 것 사이에서 상승할 수도 있고, 알루미늄 나이트라이드 막의 압축 응력은 기판 바이어스 전압이 50 V에서 200 V로 상승함에 따라 감소할 수도 있다. 이러한 예는 Bassam Abdallah 등의, Deposition of AlN films by reactive sputtering: Effective of radio frequency substrate bias, 515 THIN SOLID FILMS 7104, 7106 (2007) 에 기술된다.
일부 실시 예들에서, 실리콘 옥사이드를 증착하기 위해, 배경 압력은 약 10e-5 Torr일 수도 있다. 일부 실시 예들에서, 이 압력 및 특정한 온도 및 증착 레이트를 사용하여 PVD에 의해 증착된 실리콘 옥사이드는 압축성이다.
모두 예로서 본 명세서에 제공된, 압력 및 바이어스 전압을 포함하는 프로세스 조건들은 스퍼터링된 막들의 응력을 조절하기 위해 사용될 수 있다. 이러한 프로세스 조건들은 온도, 압력, 챔버 내 가스들의 존재, 스퍼터링 기판 바이어스 전압, 플라즈마 조건들, 타깃 조성, 및 다른 적합한 프로세스 조건들을 포함한다. 본 명세서에 개시된 프로세스 조건들은 단지 예들로서 제공되고 다른 적합한 프로세스 조건들은 웨이퍼 보잉을 보상하기 위해 목표된 바와 같이 압축 막 및 인장 막을 증착하도록 사용될 수도 있다는 것이 이해될 것이다.
섀도우 마스크를 사용하여 사분면들에서 재료를 스퍼터링하기 위한 예는 도 7b에 대해 이하에 더 기술된다. 조합 PVD를 사용하여 재료를 스퍼터링하기 위한 예는 도 8b와 관련하여 이하에 더 기술된다.
일부 실시 예들에서, 재료들은 목표된 영역들에 재료를 증착하기 위해 증착들 사이에 섀도우 마스크를 회전시키는 것을 수반하는 PVD의 2 개 이상의 동작들을 사용하여 증착될 수도 있다. 마주보는 영역들의 세트 각각에 증착된 재료들은 세트들 사이에서 동일하거나 상이할 수도 있다.
일 예에서, 영역들 (702 및 704) 이 차폐되는 동안 알루미늄 나이트라이드가 영역들 (701 및 703) 에 증착된다; 섀도우 마스크는 회전되고; 티타늄 나이트라이드는 영역들 (702 및 704) 에 증착되는 한편 영역들 (701 및 703) 은 차폐된다.
다양한 실시 예들에서, 퍼지 가스는 분위기를 플러싱하도록 선택 가능하게 도입될 수도 있지만, 스퍼터링에 의한 증착이 웨이퍼의 전면 상에 증착될 기회가 거의 없거나 전혀 없기 때문에 일부 실시 예들에서 사용되지 않을 수도 있다.
보우 보상 층 내에 증착된 층들의 수 및/또는 막들의 두께는 또한 막의 뒤틀림에 영향을 줄 수 있다. 웨이퍼의 상이한 비대칭적인 피처들의 보우는 상이한 층들을 사용하여 보상될 수도 있고, 보우 보상 층들은 반도체 제조의 다양한 스테이지들에서 증착될 수도 있다. 예를 들어, 약 -200 ㎛ 내지 약 -300 ㎛의 보우 변화를 달성하기 위해 (예컨대 +1000 ㎛의 뒤틀림을 갖는 웨이퍼를 +800 ㎛로 변화시키기 위해 (-200 ㎛의 변화)), 막은 목표된 보우 변화를 달성하기 위해 10000 Å 내지 15000 Å의 두께로 증착될 수 있다. 유사하게, 약 +200 ㎛ 내지 약 +300 ㎛의 보우 변화를 달성하기 위해 (예컨대 -400 ㎛의 뒤틀림을 갖는 웨이퍼를 -200 ㎛로 변화시키기 위해 (-200 ㎛의 변화)), 막은 목표된 보우 변화를 달성하기 위해 6000 Å 내지 약 10000 Å의 두께로 증착될 수 있다.
상이한 웨이퍼 보잉에 대한 보상이 특정한 프로세스 플로우의 상이한 단계들에서 사용될 수도 있다. 일부 실시 예들에서, 상이한 응력 및 재료들을 갖는 상이한 보우 보상 층들이 대칭적으로 보잉되거나 안장 형상화된 웨이퍼들을 보상하도록 사용될 수도 있다.
일부 실시 예들에서, 보우 보상 층은 제거 가능할 수도 있다. 예를 들어, 보우 보상 층이 증착된 후, 웨이퍼는 리소그래피, 증착, 에칭, 또는 다른 동작들과 같은 부가적인 프로세싱을 위해 또 다른 프로세스 챔버로 이송될 수도 있다. 이들 동작들에 이어서, 웨이퍼는 뒤틀릴 수도 있고, 배면 상의 보우 보상 층이 제거될 수도 있어서 또 다른 보우 보상 층이 웨이퍼의 뒤틀림을 감소시키도록 증착될 수도 있다. 일부 실시 예들에서, 부가적인 보우 보상 층들이 추가적인 다운 스트림 프로세싱 동작들에서 궁극적으로 제거되도록 뒤틀림을 감소시키기 위해 기존의 보우 보상 층 위에 증착될 수도 있다. 일부 실시 예들에서, 보우 보상 층들은 매우 얇고 전혀 제거되지 않을 수도 있다.
일부 실시 예들에서, 가스들은 타깃으로부터 재료와 상호 작용하도록 PVD 챔버에서 사용될 수도 있다. 예를 들어, 실리콘 타깃은 실리콘 옥사이드 막을 형성하기 위해 산소 가스와 함께 사용될 수도 있다. 일부 실시 예들에서, 실리콘 타깃은 실리콘 나이트라이드 막을 형성하도록 질소 가스와 함께 사용될 수도 있다. 가스의 양 및 스퍼터링의 양은 막의 응력을 조절하도록 사용될 수 있고 목표된대로 압축 막 또는 인장 막을 증착하도록 변화될 수 있다.
반도체 웨이퍼의 배면 상의 상이한 재료들의 공간적 성장은 섀도우 마스크 또는 사용되는 상이한 타깃들에 의해, 또는 모두에 의해 규정된다.
뒤틀림의 초점이 웨이퍼의 중심에 있지 않은 방식으로 웨이퍼가 뒤틀리면, 다양한 상이한 섀도우 마스크들이 사용될 수 있다. 진공을 파괴하지 않고 상이한 웨이퍼 보우 보상을 수용하도록 상이한 섀도우 마스크들이 로딩될 수 있다.
중간 혼합 영역들은 스퍼터링 종의 필드가 기판의 배면의 표면 상에서 오버랩하는 기판 상에 2 개의 상이한 재료들을 스퍼터링함으로써 달성될 수 있다. 단일 기판 상의 스퍼터링을 위해 다양한 수의 타깃들이 사용될 수도 있다. 예를 들어, 1 이상 5 이하의 타깃들을 일부 실시 예들에서 사용될 수도 있다.
PVD 장치
개시된 실시 예들은 임의의 적합한 장치 또는 툴에서 수행될 수도 있다. 장치 또는 툴은 하나 이상의 프로세스 스테이션들을 포함할 수도 있다. 일부 실시 예들에서 사용될 수도 있는 예시적인 프로세스 스테이션 및 툴이 이하에 기술된다.
도 7a는 프로세스 챔버 바디 (702) 를 갖는 PVD (physical vapor deposition) 프로세스 스테이션 (700) 의 실시 예의 개략적인 예시를 도시한다. 복수의 PVD 프로세스 스테이션들 (700) 은 도 9에 도시된 바와 같이, 멀티-스테이션 프로세싱 툴에 포함될 수도 있다. 일부 실시 예들에서, 이하에 상세히 논의된 것을 포함하는, PVD 프로세스 스테이션 (700) 의 하나 이상의 하드웨어 파라미터들이 하나 이상의 컴퓨터 제어기들 (750) 에 의해 프로그램적으로 조정될 수도 있다는 것이 인식될 것이다. 재료의 원형, 평면형 블록인 타깃 (707) 은 챔버 (700) 내에서 웨이퍼 홀더들 (708) 에 의해 홀딩되는 웨이퍼 (703) 로부터 이격된다. DC 전력 공급부 (미도시) 는 타깃 (707) 에 DC 필드를 인가하도록 사용되어, 타깃 (707) 과 웨이퍼 (703) 사이의 챔버 내 플라즈마를 확립한다. 타깃 위에 장착된 원형 자석 (710) 은 타깃 (707) 을 통해 타깃 (707) 과 웨이퍼 (703) 사이의 영역으로 연장하는 자기장을 설정하는 모터 (미도시) 에 의해 회전된다. 섀도우 마스크 (705) 는 타깃 (707) 으로부터 스퍼터링 동안 웨이퍼 (703) 의 섀도우 마스크 영역들로 웨이퍼 (703) 와 타깃 (707) 사이에 위치된다. 웨이퍼 홀더들 (701), 웨이퍼 (703) 를 도시하고, 그리고 예시의 목적들을 위해, 웨이퍼 (703) 는 상단 우측 및 하단 좌측 사분면들만이 스퍼터링 종에 노출되도록 웨이퍼 (703) 아래에 놓인 섀도우 마스크 (705) 를 도시하도록 투명한 것으로 도시되는, 챔버의 평면도가 도 7b에 도시된다.
도 7a를 다시 참조하면, 밸브 (미도시) 를 통해 챔버 (700) 에 연결된 크라이오 펌프 (미도시) 가 챔버 (700) 를 배기하도록 사용된다. 프로세스 가스 주입기 (미도시) 는 질량 유량 제어기 (미도시) 를 통해 프로세스 가스 공급부에 연결된다. 스퍼터링 가스는 주입기들을 통해 챔버 (700) 내로 도입된다.
본 발명의 방법들은 ICP 소스들을 갖는 것과 같은 다른 타입들의 평면 마그네트론들에서 실시될 수도 있다. 본 발명의 방법들은 이러한 코일을 구비한 장치에서 실시될 수 있지만, 장치 내에서 RF-바이어스된 코일의 존재를 필요로 하지 않는다는 것을 주의한다. 다른 실시 예들에서, 회전하는 자석 대신 전자기 코일 또는 코일들이 플라즈마를 유지하도록 사용될 수 있다. 장치는 또한 통상적으로 장치에 전기적으로 연결되고 임의의 기술된 증착 프로세스들을 실행하기 위한 프로그램 인스트럭션들의 세트 또는 빌트인 로직을 포함하는 제어기 (750) 를 포함할 것이다.
특정한 실시 예들에서, 시스템 제어기는 증착 동안 프로세스 조건들을 제어하고, 웨이퍼들의 삽입 및 제거, 등을 위해 채용된다. 제어기는 통상적으로 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 것이다. 프로세서는 CPU 또는 컴퓨터, 아날로그 입력/출력 연결부 및/또는 디지털 입력/출력 연결부, 스텝퍼 모터 제어기 보드들, 등을 포함할 수도 있다.
도 8a는 또 다른 프로세스 챔버 (802) 를 갖는 PVD (physical vapor deposition) 프로세스 스테이션 (800) 의 실시 예의 개략적인 예시를 도시한다. 복수의 PVD 프로세스 스테이션들 (800) 은 도 4에 도시된 바와 같이 멀티-스테이션 프로세싱 툴에 포함될 수도 있다. 일부 실시 예들에서, 이하에 상세히 논의된 것을 포함하는, ALD 프로세스 스테이션 (800) 의 하나 이상의 하드웨어 파라미터들이 하나 이상의 컴퓨터 제어기들 (850) 에 의해 프로그램적으로 조정될 수도 있다는 것이 인식될 것이다. 재료의 원형, 평면형 블록들인 타깃들 (807a 및 807b) 은 챔버 (800) 내에서 웨이퍼 홀더들 (801) 에 의해 홀딩되는 웨이퍼 (803) 로부터 이격된다. 이 예에서 도시된 바와 같이, 2 개의 타깃들 (807a 및 807b) 의 사용은 궁극적으로 웨이퍼 (803) 의 표면 상에 오버랩할 수 있는 스퍼터링 영역들 (817a 및 817b) 을 발생시킨다. 일부 경우들에서, 타깃 직경들은 웨이퍼 (803) 가 2 개의 타깃들 (807a 및 807b) 을 사용하여 제 1 스퍼터링에 노출되고, 웨이퍼 홀더들 (801) 을 사용하여 180 ° 회전되고, 동일한 2 개의 타깃들 (807a 및 807b) 을 사용하여 제 2 스퍼터링에 노출될 수 있도록 작아, 타깃 (807b) 을 사용하여 증착된 영역들 (817b), 및 웨이퍼 (803) 의 평면도로서 타깃 (807a) 을 사용하여 증착된 영역들 (817a) 을 도시하고, 웨이퍼 (803) 는 상이한 증착된 영역들을 도시하도록 투명한 것으로 도시되는 도 8b에 도시된 바와 같이, 중첩된 조합 PVD를 발생시킨다.
DC 전력 공급부 (미도시) 는 타깃들 (807a 및 807b) 에 DC 필드를 인가하도록 사용되어, 타깃들 (807a 및 807b) 과 웨이퍼 (803) 사이의 챔버 내에 플라즈마를 확립한다. 타깃들 (807a 및 807b) 위에 장착된 원형 자석 (810) 은 타깃들 (807a 및 807b) 을 통해 타깃들 (807a 및 807b) 과 웨이퍼 (803) 사이의 영역으로 연장하는 자기장을 설정하는 모터 (미도시) 에 의해 회전된다. 선택 가능한 섀도우 마스크 (미도시) 는 타깃들 (807a 및 807b) 로부터의 스퍼터링 동안 웨이퍼 (803) 의 섀도우 마스크 영역들로 웨이퍼 (803) 와 타깃들 (807a 및 807b) 사이에 위치될 수 있다. 챔버의 평면도가 도 8b에 도시되고, 웨이퍼 홀더들 (801), 웨이퍼 (803) 를 도시하고, 예시의 목적들을 위해, 웨이퍼 (803) 는 조합 PVD 실시 예를 위해 웨이퍼 (803) 아래에 있는 영역들 (817a 및 817b) 을 도시하도록 투명한 것으로 도시된다.
도 8a를 다시 참조하면, 밸브 (미도시) 를 통해 챔버 (800) 에 연결된 크라이오 펌프 (미도시) 가 챔버 (800) 를 배기하도록 사용된다. 프로세스 가스 주입기 (미도시) 는 질량 유량 제어기 (미도시) 를 통해 프로세스 가스 공급부에 연결된다. 스퍼터링 가스는 주입기들을 통해 챔버 (800) 내로 도입된다.
본 발명의 방법들은 ICP 소스들을 갖는 것과 같은 다른 타입들의 평면 마그네트론들에서 실시될 수도 있다. 본 발명의 방법들은 이러한 코일을 구비한 장치에서 실시될 수 있지만, 장치 내에서 RF-바이어스된 코일의 존재를 필요로 하지 않는다는 것을 주의한다. 다른 실시 예들에서, 회전하는 자석 대신 전자기 코일 또는 코일들이 플라즈마를 유지하도록 사용될 수 있다. 장치는 또한 통상적으로 장치에 전기적으로 연결되고 임의의 기술된 증착 프로세스들을 실행하기 위한 프로그램 인스트럭션들의 세트 또는 빌트인 로직을 포함하는 제어기 (850) 를 포함할 것이다.
특정한 실시 예들에서, 시스템 제어기는 증착 동안 프로세스 조건들을 제어하고, 웨이퍼들의 삽입 및 제거, 등을 위해 채용된다. 제어기는 통상적으로 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 것이다. 프로세서는 CPU 또는 컴퓨터, 아날로그 입력/출력 연결부 및/또는 디지털 입력/출력 연결부, 스텝퍼 모터 제어기 보드들, 등을 포함할 수도 있다.
상기 기술된 바와 같이, 하나 이상의 프로세스 스테이션들이 멀티-스테이션 프로세싱 툴에 포함될 수도 있다. 도 9는 리모트 플라즈마 소스를 포함할 수도 있는 인바운드 로드록 (921) 을 갖는 멀티-스테이션 프로세싱 툴 (900) 의 실시 예의 개략도를 도시한다. 대기압에서 로봇 (903) 은, 카세트로부터 포드 (901) 를 통해 로딩된 웨이퍼들을 인바운드 로드록 (921) 으로 웨이퍼 이송 시스템 (919) 을 통해 이동시키도록 구성된다. 웨이퍼 또는 기판은 스테이션 (907) 중 하나의 페데스탈 상에 로봇 (903) 에 의해 배치되고, 대기 포트 (미도시) 는 폐쇄되고, 로드록은 펌프 다운된다 (pump down). 스테이션들 (907) 중 적어도 하나는 PVD에 의해 웨이퍼의 배면 상에 재료를 증착하도록 사용된다. 인바운드 로드록 (901) 이 리모트 플라즈마 소스를 포함하면, 웨이퍼는 프로세싱 챔버 (907) 내로 도입되기 전에 로드록 내에서 리모트 플라즈마 처리에 노출될 수도 있다. 툴은 또한 다른 프로세싱 동작들을 위해 부가적인 모듈들 (930 및 920) 을 포함할 수도 있다. 또한, 웨이퍼는 또한 예를 들어, 수분 및 흡착된 가스들을 제거하기 위해 인바운드 로드록 (921) 내 또는 포드들 (901) 내에서 또한 가열될 수도 있다. 다음에, 프로세싱 챔버 (907) 로의 챔버 이송 포트 (미도시) 가 개방되고, 또 다른 로봇 (미도시) 이 프로세싱을 위한 반응기 내의 또 다른 스테이션의 페데스탈 상의 반응기 내로 웨이퍼를 배치한다. 도 9에 도시된 실시 예는 로드록들을 포함하지만, 일부 실시 예들에서, 프로세스 스테이션 내로 웨이퍼의 직접 진입이 제공될 수도 있다는 것이 인식될 것이다.
도시된 프로세싱 툴 (900) 은 도 9에 도시된 실시 예에 도시된 바와 같이, 3 개의 프로세스 스테이션들을 포함한다. 스테이션들 (907) 각각은 가열된 페데스탈, 및 가스 라인 유입구들을 갖는다. 일부 실시 예들에서, 프로세스 스테이션 각각이 상이한 목적 또는 복수의 목적들을 가질 수도 있다는 것이 이해될 것이다. 도시된 프로세싱 챔버 툴은 3 개의 스테이션들을 포함하지만, 본 개시에 따른 프로세싱 챔버는 임의의 적합한 수의 스테이션들을 가질 수도 있다는 것이 이해될 것이다. 예를 들어, 일부 실시 예들에서, 프로세싱 챔버는 5 개 이상의 스테이션들을 가질 수도 있는 반면, 다른 실시 예들에서 프로세싱 챔버는 3 개 이하의 스테이션들을 가질 수도 있다.
도 9는 프로세싱 툴 (900) 내에서 웨이퍼들을 이송하기 위한 웨이퍼 핸들링 시스템의 실시 예를 도시한다. 일부 실시 예들에서, 웨이퍼 핸들링 시스템은 다양한 프로세스 스테이션들 사이 그리고/또는 프로세스 스테이션과 로드록 사이에서 웨이퍼들을 이송할 수도 있다. 임의의 적합한 웨이퍼 핸들링 시스템이 채용될 수도 있다는 것이 인식될 것이다. 비-제한적인 예들은 웨이퍼 캐로절들 (carousels) 및 웨이퍼 핸들링 로봇들을 포함한다.
도 9는 또한 프로세스 툴 (900) 의 프로세스 조건들 및 하드웨어 상태들을 제어하도록 채용된 시스템 제어기 (950) 의 실시 예를 도시한다. 시스템 제어기 (950) 는 하나 이상의 메모리 디바이스들 (956), 하나 이상의 대용량 저장 디바이스들 (954), 및 하나 이상의 프로세서들 (952) 을 포함할 수도 있다. 프로세서 (952) 는 CPU 또는 컴퓨터, 아날로그 입력/출력 연결부 및/또는 디지털 입력/출력 연결부, 스텝퍼 모터 제어 보드들, 등을 포함할 수도 있다.
일부 실시 예들에서, 시스템 제어기 (950) 는 프로세스 장치 (900) 의 모든 액티비티들을 제어한다. 시스템 제어기 (950) 는 대용량 저장 디바이스 (954) 에 저장되고 메모리 디바이스 (956) 내로 로딩되어 프로세서 (952) 상에서 실행되는 시스템 제어 소프트웨어 (958) 를 실행한다. 대안적으로, 제어 로직은 제어기 (950) 에 하드코딩될 수도 있다. ASICs (Applications Specific Integrated Circuits), PLDs (Programmable Logic Devices) (예를 들어, field-programmable gate arrays, 또는 FPGAs) 등이 이들 목적들을 위해 사용될 수도 있다. 이하의 논의에서, "소프트웨어" 또는 "코드"가 사용될 때마다, 기능적으로 비슷한 하드코딩된 로직이 그 자리에 사용될 수도 있다. 시스템 제어 소프트웨어 (958) 는 프로세스 챔버 내외로 웨이퍼들의 이송, 프로세스 챔버 내에서 웨이퍼들을 회전시키는 것, 프로세스 챔버 내에서 웨이퍼들을 정렬하는 것, 재료를 스퍼터링하기 위한 스퍼터링 종 및 자기장들의 생성 타이밍, 가스 플로우의 양, 챔버 및/또는 스테이션 압력, 챔버 및/또는 반응기 온도, 웨이퍼 온도, 타깃 전력 레벨들, RF 전력 레벨들 및 타입 (예컨대 단일 주파수 또는 듀얼 주파수 또는 고 주파수 또는 저 주파수), 페데스탈, 척 및/또는 서셉터 위치, 및 프로세스 툴 (900) 에 의해 수행된 특정한 프로세스의 다른 파라미터들을 제어하기 위한 인스트럭션들을 포함할 수도 있다. 시스템 제어 소프트웨어 (958) 는 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 프로세스들을 실행하는데 사용된 프로세스 툴 컴포넌트들의 동작을 제어하도록 다양한 프로세스 툴 컴포넌트 서브루틴들 또는 제어 객체들이 작성될 수도 있다. 시스템 제어 소프트웨어 (958) 는 임의의 적합한 컴퓨터 판독가능 프로그래밍 언어로 코딩될 수도 있다.
일부 실시 예들에서, 시스템 제어 소프트웨어 (958) 는 상기 기술된 다양한 파라미터들을 제어하기 위한 IOC (Input/Output Control) 시퀀싱 인스트럭션들을 포함할 수도 있다. 시스템 제어기 (950) 와 연관된 대용량 저장 디바이스 (954) 및/또는 메모리 디바이스 (956) 에 저장된 다른 컴퓨터 소프트웨어 및/또는 프로그램들이 일부 실시 예들에서 채용될 수도 있다. 이 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 (positioning) 프로그램, 프로세스 가스 제어 프로그램, 압력 제어 프로그램, 히터 제어 프로그램, 정전 척 전력 제어 프로그램, 및 플라즈마 제어 프로그램을 포함한다.
기판 포지셔닝 프로그램은 페데스탈 (918) 상에 기판을 로딩하고 기판과 프로세스 툴 (900) 의 다른 부분들 사이의 간격을 제어하도록 사용된 프로세스 툴 컴포넌트들에 대한 프로그램 코드를 포함할 수도 있다. 바이어스 및 플라즈마 제어 프로그램은 타깃으로부터 프로세스 스테이션의 반도체 웨이퍼의 배면 상으로 재료를 스퍼터링하기 위한 플라즈마 및 바이어스 전력을 제어하기 위한 코드를 포함할 수도 있다. 프로세스 가스 제어 프로그램이 가스 조성 및 플로우 레이트들을 제어하기 위한 코드 및 선택 가능하게 프로세스 스테이션 내 압력을 안정화시키기 위해 증착 전에 하나 이상의 프로세스 스테이션들 내로 가스를 흘리기 위한 코드를 포함할 수도 있다. 압력 제어 프로그램이 예를 들어, 프로세스 스테이션의 배기 시스템의 쓰로틀 밸브를 조절함으로써, 프로세스 스테이션 내 압력, 프로세스 스테이션 내로 가스 플로우, 컨디셔닝 동작들 동안 웨이퍼의 배면으로 도입된 가스의 압력, 등을 제어하기 위한 코드를 포함할 수도 있다.
히터 제어 프로그램은 기판을 가열하도록 사용되는 가열 유닛으로의 전류를 제어하기 위한 코드를 포함할 수도 있다. 대안적으로, 가열기 제어 프로그램은 기판으로 헬륨과 같은 열 전달 가스의 전달을 제어할 수도 있다. 플라즈마 제어 프로그램은 본 명세서의 실시 예들에 따라 하나 이상의 프로세스 스테이션들의 프로세스 전극들로 인가된 RF 전력 레벨들을 설정하기 위한 코드를 포함할 수도 있다. 압력 제어 프로그램은 본 명세서의 실시 예에 따라 반응 챔버 내 압력을 유지하기 위한 코드를 포함할 수도 있다.
일부 실시 예들에서, 시스템 제어기 (950) 와 연관된 사용자 인터페이스가 있을 수도 있다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽 소프트웨어 디스플레이들, 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들, 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
일부 실시 예들에서, 시스템 제어기 (950) 에 의해 조정된 파라미터들은 프로세스 조건들에 관련될 수도 있다. 비제한적인 예들은 프로세스 가스 조성 및 플로우 레이트들, 온도, 압력, (DC 전력 레벨들과 같은) 플라즈마 조건들, 등을 포함한다. 이들 파라미터들은 사용자 인터페이스를 활용하여 입력될 수도 있는 레시피의 형태로 사용자들에게 제공될 수도 있다.
프로세스를 모니터링하기 위한 신호들은 다양한 프로세스 툴 센서들로부터 시스템 제어기 (950) 의 아날로그 입력 연결부 및/또는 디지털 입력 연결부에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 프로세스 툴 (900) 의 아날로그 출력 연결부 및 디지털 출력 연결부 상에 출력될 수도 있다. 모니터링될 수도 있는 프로세스 툴 센서들의 비한정적인 예들은 질량 플로우 레이트 제어기들, (마노미터들 (manometers) 과 같은) 압력 센서들, 써모커플들 (thermocouples), 등을 포함한다. 적절하게 프로그래밍된 피드백 및 제어 알고리즘들이 프로세스 조건들을 유지하기 위해 이들 센서들로부터 데이터로 사용될 수도 있다.
시스템 제어기 (950) 는 상기 기술된 증착 프로세스들을 구현하기 위한 프로그램 인스트럭션들을 제공할 수도 있다. 프로그램 인스트럭션들은 DC 전력 레벨, RF 바이어스 전력 레벨, 압력, 온도, 등과 같은 다양한 프로세스 파라미터들을 제어할 수도 있다. 인스트럭션은 본 명세서에 기술된 다양한 실시 예들에 따라 막들의 인시츄 증착을 동작시키도록 파라미터들을 제어할 수도 있다.
시스템 제어기 (950) 는 통상적으로 장치가 개시된 실시 예들에 따른 방법을 수행하도록 인스트럭션들을 실행하게 구성된 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 것이다. 개시된 실시 예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션을 담는 머신-판독가능 매체가 시스템 제어기 (950) 에 커플링될 수도 있다.
일부 구현 예들에서, 시스템 제어기 (950) 는 상기 기술된 예들의 일부일 수도 있는, 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에, 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치는 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부분들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 시스템 제어기 (950) 는, 시스템의 프로세싱 조건들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴들 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그래밍될 수도 있다.
일반적으로 말하면, 시스템 제어기 (950) 는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드 포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSPs), ASICs (Application Specific Integrated Circuits) 로서 규정되는 칩들, 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 시스템 제어기 (950) 로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시 예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 옥사이드들, 실리콘, 실리콘 다이옥사이드, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.
시스템 제어기 (950) 는, 일부 구현 예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 시스템 제어기 (950) 는 웨이퍼 프로세싱의 원격 액세스를 가능하게할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현재 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 메트릭들을 조사하고, 현재 프로세싱의 파라미터들을 변경하고, 현재 프로세싱에 후속하는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하도록 시스템에 대한 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 시스템 제어기 (950) 는 하나 이상의 동작들 동안에 수행될 프로세스 단계들 각각에 대한 파라미터들을 특정하는, 데이터의 형태의 인스트럭션들을 수신한다. 파라미터들은 시스템 제어기 (950) 가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상기 기술된 바와 같이, 시스템 제어기 (950) 는 예컨대 본 명세서에 기술된 프로세스들 및 제어들과 같은, 공동의 목적을 향해 함께 네트워킹되고 작동되는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적들을 위한 분산형 제어기의일 예는 챔버 상의 프로세스를 제어하도록 조합되는 (예컨대 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 것이다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD 챔버 또는 모듈, CVD 또는 PECVD 챔버 또는 모듈, ALD 또는 PEALD 챔버 또는 모듈, ALE (Atomic Layer Etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 시스템 제어기 (950) 는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로드 포트들로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.
본 명세서에 개시된 방법들을 수행하기 위한 적절한 장치는 2011 년 4 월 11 일 출원되고 명칭이 "PLASMA ACTIVATED CONFORMAL FILM DEPOSITION"인 미국 특허 출원 번호 제 13/084,399 (현재 미국 특허 제 8,728,956 호); 및 2011 년 4 월 11 일 출원되고 명칭이 "SILICON NITRIDE FILMS AND METHODS"인 제 13/084,305 호에 더 논의되고 기술되고, 이들 각각은 그 전체가 본 명세서에 인용된다.
본 명세서에 기술된 장치/프로세스는 예를 들어, 반도체 디바이스들, 디스플레이들, LED들, 광전 패널들 등의 제조 또는 제작을 위해 리소그래픽 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 반드시 그러한 것은 아니지만, 이러한 툴들/프로세스들은 공통 제조 설비에서 함께 사용되거나 수행될 것이다. 막의 리소그래픽 패터닝은 통상적으로 동작 각각이 다수의 가능한 툴들을 사용하여 인에이블되는 이하의 동작들: (1) 스핀온 (spin-on) 툴 또는 스프레이온 (spray-on) 툴을 사용하여 워크피스, 즉, 기판 상에 포토레지스트를 도포하는 동작; (2) 핫 플레이트 또는 노 또는 UV 경화 툴을 사용하여 포토레지스트를 경화하는 동작; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 가시광선 또는 UV 또는 x-선 광에 포토레지스트를 노출시키는 동작; (4) 습식 벤치와 같은 툴을 사용하여 레지스트를 선택적으로 제거하여 레지스트를 패터닝하도록 레지스트를 현상하는 동작; (5) 건식 또는 플라즈마 보조 에칭 툴을 사용함으로써 아래에 놓인 막 또는 워크피스 내로 레지스트 패턴을 전사하는 동작; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거하는 동작 중 일부 또는 전부를 포함한다.
결론
전술한 실시 예들이 이해의 명확성의 목적들을 위해 다소 상세히 기술되었지만, 특정한 변화들 및 수정들이 첨부된 청구항들의 범위 내에서 실시될 수도 있다는 것이 자명할 것이다. 본 실시 예들의 프로세스들, 시스템들, 및 장치를 구현하는 많은 대안적인 방식들이 있다는 것을 주의해야 한다. 이에 따라, 본 실시 예들은 예시적이고, 제한적이지 않은 것으로 간주될 것이며, 실시 예들은 본 명세서에 주어진 상세들로 한정되지 않을 것이다.

Claims (10)

  1. 프로세스 챔버;
    상기 챔버 내에 위치되고 웨이퍼를 지지하도록 구성된 페데스탈로서, 상기 페데스탈은,
    하단 샤워헤드, 및
    상기 웨이퍼의 에지를 지지함으로써 상기 하단 샤워헤드 위의 제 1 위치에서 상기 웨이퍼를 홀딩하도록 구성된 웨이퍼 홀더들을 포함하는, 상기 페데스탈; 및
    상기 하단 샤워헤드와 상기 제 1 위치 사이에 위치된 차폐부를 포함하고,
    상기 하단 샤워헤드는 상기 제 1 위치를 향해 프로세스 가스를 지향시키도록 구성되고,
    상기 차폐부는 상기 하단 샤워헤드로부터 상기 제 1 위치를 향해 흐를 수 있는 (flowable) 상기 프로세스 가스로부터 상기 제 1 위치에서 제 1 영역을 차단하도록 구성되고 그리고 상기 하단 샤워헤드로부터 상기 제 1 위치를 향해 흐를 수 있는 상기 프로세스 가스로부터 상기 제 1 위치에서 제 2 영역을 차단하지 않도록 구성되고, 그리고
    상기 제 1 영역은 상기 웨이퍼가 상기 웨이퍼 홀더들에 의해 홀딩될 때 상기 웨이퍼의 배면 전체보다 적은 영역에 걸쳐 연장하는 하나 이상의 서브-영역들을 포함하는, 막 증착 장치.
  2. 제 1 항에 있어서,
    상기 차폐부는 상기 웨이퍼가 상기 웨이퍼 홀더들에 의해 홀딩될 때 상기 웨이퍼의 배면의 하나 이상의 부분들을 커버함으로써 상기 하단 샤워헤드로부터 흐를 수 있는 상기 프로세스 가스로부터 상기 제 1 영역을 차단하도록 구성되는, 막 증착 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 차폐부는 상기 웨이퍼가 상기 웨이퍼 홀더들에 의해 홀딩되고 가스가 상기 하단 샤워헤드로부터 흐를 때 상기 웨이퍼의 중심 축을 통과하고 상기 웨이퍼의 중심 축에 수직인 축을 따라 상기 제 1 위치를 향한 가스 플로우를 차단하지 않는, 막 증착 장치.
  5. 제 4 항에 있어서,
    상기 차폐부는 상기 웨이퍼가 상기 웨이퍼 홀더들에 의해 홀딩되고 가스가 상기 하단 샤워헤드로부터 흐를 때, 상기 가스가 상기 제 1 위치에서 상기 제 2 영역 상으로 흐르도록 구성되는, 막 증착 장치.
  6. 제 1 항에 있어서,
    상기 차폐부는 상기 웨이퍼가 상기 웨이퍼 홀더들에 의해 홀딩될 때 상기 웨이퍼의 중심 부분을 중심으로 대칭적으로 배치되는 부분들을 포함하는, 막 증착 장치.
  7. 제 1 항에 있어서,
    상기 제 1 위치 위에 위치되고 상기 제 1 위치를 향해 하향으로 가스를 흘리도록 구성된 상단 샤워헤드를 더 포함하는, 막 증착 장치.
  8. 페데스탈 및 차폐부를 포함하는 막 증착 장치를 위한 증착 방법에 있어서, 상기 차폐부는 웨이퍼의 배면의 제 1 부분을 차폐하도록 구성되고, 상기 증착 방법은,
    웨이퍼가 페데스탈에 의해 지지되도록 상기 웨이퍼를 막 증착 장치 내에 배치하는 단계, 및
    상기 웨이퍼의 배면의 상기 차폐된 제 1 부분을 제외한 제 1 영역 상에 제 1 막을 증착하기 위해 상기 웨이퍼의 상기 배면을 향해 제 1 프로세스 가스를 흘리는 단계를 포함하고,
    상기 웨이퍼는 적어도 인장 막 및 압축 막 중 하나를 갖는 제 1 영역 및 상기 인장 막 및 상기 압축 막 중 다른 하나를 갖는 제 2 영역을 갖는 전면을 갖고,
    상기 웨이퍼의 상기 전면 상의 상기 제 1 영역은 상기 웨이퍼의 상기 배면 상의 상기 제 1 영역과 위치가 대응하고, 그리고
    상기 제 1 막은 압축성 막 또는 인장 막이라는 면에서, 상기 웨이퍼의 상기 전면의 상기 제 1 영역의 상기 막과 동일한 타입의 막인, 증착 방법.
  9. 제 8 항에 있어서,
    상기 차폐부는 상기 제 1 프로세스 가스가 상기 웨이퍼의 상기 배면 상으로 흐를 수 있는 영역을 갖도록 구성되고,
    상기 영역은 정반대로 대향하는 2 개의 위치들 사이에서 연장되고 상기 웨이퍼 아래에 센터링되고 (centered),
    상기 웨이퍼는 상기 웨이퍼의 상기 전면의 상기 제 1 영역이 상기 영역과 정렬하도록 상기 막 증착 장치 내에 배치되는, 증착 방법.
  10. 제 9 항에 있어서,
    상기 제 1 프로세스 가스가 상기 웨이퍼의 상기 배면을 향해 흐른 후, 상기 웨이퍼의 상기 전면의 상기 제 2 영역이 상기 영역과 정렬되도록 상기 웨이퍼 및 상기 차폐부 중 어느 하나를 상기 웨이퍼 및 상기 차폐부 중 다른 하나에 대해 회전시키는 단계, 및
    상기 웨이퍼의 상기 배면의 제 2 영역 상에 제 2 막을 증착하기 위해 상기 웨이퍼의 상기 배면을 향해 제 2 프로세스 가스를 흘리는 단계를 포함하고,
    상기 웨이퍼의 상기 전면 상의 상기 제 2 영역은 상기 웨이퍼의 상기 배면 상의 상기 제 2 영역과 위치가 대응하고, 그리고
    상기 제 2 막은 압축성 막 또는 인장 막이라는 면에서, 상기 웨이퍼의 상기 전면의 상기 제 2 영역의 상기 막과 동일한 타입의 막인, 증착 방법.
KR1020227023809A 2018-09-28 2018-11-16 비대칭 웨이퍼 보우 보상 KR102491768B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US16/147,061 US10903070B2 (en) 2018-09-28 2018-09-28 Asymmetric wafer bow compensation by chemical vapor deposition
US16/147,090 2018-09-28
US16/147,061 2018-09-28
US16/147,090 US10896821B2 (en) 2018-09-28 2018-09-28 Asymmetric wafer bow compensation by physical vapor deposition
PCT/US2018/061684 WO2020068139A1 (en) 2018-09-28 2018-11-16 Asymmetric wafer bow compensation
KR1020217012543A KR102464720B1 (ko) 2018-09-28 2018-11-16 비대칭 웨이퍼 보우 보상

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020217012543A Division KR102464720B1 (ko) 2018-09-28 2018-11-16 비대칭 웨이퍼 보우 보상

Publications (2)

Publication Number Publication Date
KR20220103206A KR20220103206A (ko) 2022-07-21
KR102491768B1 true KR102491768B1 (ko) 2023-01-26

Family

ID=69949443

Family Applications (5)

Application Number Title Priority Date Filing Date
KR1020227023809A KR102491768B1 (ko) 2018-09-28 2018-11-16 비대칭 웨이퍼 보우 보상
KR1020217012543A KR102464720B1 (ko) 2018-09-28 2018-11-16 비대칭 웨이퍼 보우 보상
KR1020237035349A KR102746093B1 (ko) 2018-09-28 2018-11-16 비대칭 웨이퍼 보우 보상
KR1020227038549A KR102591651B1 (ko) 2018-09-28 2018-11-16 비대칭 웨이퍼 보우 보상
KR1020237039480A KR20230160963A (ko) 2018-09-28 2018-11-16 비대칭 웨이퍼 보우 보상

Family Applications After (4)

Application Number Title Priority Date Filing Date
KR1020217012543A KR102464720B1 (ko) 2018-09-28 2018-11-16 비대칭 웨이퍼 보우 보상
KR1020237035349A KR102746093B1 (ko) 2018-09-28 2018-11-16 비대칭 웨이퍼 보우 보상
KR1020227038549A KR102591651B1 (ko) 2018-09-28 2018-11-16 비대칭 웨이퍼 보우 보상
KR1020237039480A KR20230160963A (ko) 2018-09-28 2018-11-16 비대칭 웨이퍼 보우 보상

Country Status (2)

Country Link
KR (5) KR102491768B1 (ko)
WO (1) WO2020068139A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115867692A (zh) * 2020-12-03 2023-03-28 朗姆研究公司 用于晶片弯曲补偿的背面沉积和局部应力调节
CN115812247A (zh) * 2021-05-03 2023-03-17 朗姆研究公司 晶片状态检测
TWI785592B (zh) 2021-05-04 2022-12-01 環球晶圓股份有限公司 材料分析方法
WO2023102376A1 (en) * 2021-12-01 2023-06-08 Lam Research Corporation Deposition of high compressive stress thermally stable nitride film
WO2024030382A1 (en) * 2022-08-05 2024-02-08 Lam Research Corporation Reducing thermal bow shift

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1050601A1 (en) 1999-05-04 2000-11-08 Applied Materials, Inc. Thermal CVD process for depositing a low dielectric constant carbon-doped silicon oxide film
US20100261353A1 (en) * 2009-04-09 2010-10-14 Texas Instruments Incorporated Wafer planarity control between pattern levels
US20170162522A1 (en) 2015-07-01 2017-06-08 Ii-Vi Optoelectronic Devices, Inc. Stress relief in semiconductor wafers

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060105106A1 (en) * 2004-11-16 2006-05-18 Applied Materials, Inc. Tensile and compressive stressed materials for semiconductors
US9184041B2 (en) * 2013-06-25 2015-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with backside structures to reduce substrate warp
KR101564962B1 (ko) * 2014-01-29 2015-11-03 주식회사 루미스탈 기판의 하면 에칭이 가능한 반도체 기판 처리 장치 및 이를 이용한 반도체 기판 처리 방법
US9881788B2 (en) * 2014-05-22 2018-01-30 Lam Research Corporation Back side deposition apparatus and applications
US10358722B2 (en) * 2015-12-14 2019-07-23 Lam Research Corporation Showerhead assembly
US9978582B2 (en) * 2015-12-16 2018-05-22 Ostendo Technologies, Inc. Methods for improving wafer planarity and bonded wafer assemblies made from the methods
JP7164289B2 (ja) * 2016-09-05 2022-11-01 東京エレクトロン株式会社 半導体プロセッシング中のオーバレイを制御するための湾曲を制御する応力の位置特定チューニング

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1050601A1 (en) 1999-05-04 2000-11-08 Applied Materials, Inc. Thermal CVD process for depositing a low dielectric constant carbon-doped silicon oxide film
US20100261353A1 (en) * 2009-04-09 2010-10-14 Texas Instruments Incorporated Wafer planarity control between pattern levels
US20170162522A1 (en) 2015-07-01 2017-06-08 Ii-Vi Optoelectronic Devices, Inc. Stress relief in semiconductor wafers

Also Published As

Publication number Publication date
KR102591651B1 (ko) 2023-10-19
KR20210053350A (ko) 2021-05-11
KR20220153679A (ko) 2022-11-18
WO2020068139A1 (en) 2020-04-02
KR20230150404A (ko) 2023-10-30
KR102746093B1 (ko) 2024-12-23
KR20230160963A (ko) 2023-11-24
KR102464720B1 (ko) 2022-11-07
KR20220103206A (ko) 2022-07-21

Similar Documents

Publication Publication Date Title
KR102510157B1 (ko) 반도체 패터닝 애플리케이션들을 위한 도핑된 ald 막들
KR102474327B1 (ko) 반도체 패터닝 애플리케이션을 위한 고 건식 에칭 레이트 재료들
CN109937467B (zh) 用于高模数ALD SiO2间隔物的方法
KR102514839B1 (ko) Ald 갭충진 스페이서 마스크를 사용하는 자기-정렬된 다중 패터닝 프로세스 플로우
KR102439698B1 (ko) Peald 프로세스 및 열적 ald 프로세스에 의해 형성된 나이트라이드 막
KR102491768B1 (ko) 비대칭 웨이퍼 보우 보상
TWI834679B (zh) 含金屬硬遮罩薄膜的選擇性生長
US10903070B2 (en) Asymmetric wafer bow compensation by chemical vapor deposition
CN115398032A (zh) 原子层沉积过程中的损失预防
US20230032481A1 (en) Station-to-station control of backside bow compensation deposition

Legal Events

Date Code Title Description
A107 Divisional application of patent
A302 Request for accelerated examination
PA0104 Divisional application for international application

Comment text: Divisional Application for International Patent

Patent event code: PA01041R01D

Patent event date: 20220711

Application number text: 1020217012543

Filing date: 20210426

PA0201 Request for examination
PA0302 Request for accelerated examination

Patent event date: 20220711

Patent event code: PA03022R01D

Comment text: Request for Accelerated Examination

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20220727

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20221024

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20230119

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20230119

End annual number: 3

Start annual number: 1

PG1601 Publication of registration