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KR102499954B1 - 멀티-칩 패키지 및 그의 제조 방법 - Google Patents

멀티-칩 패키지 및 그의 제조 방법 Download PDF

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KR102499954B1
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conductive wire
semiconductor chip
bonding pad
chip
semiconductor chips
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한원길
김병주
이용제
이재흥
하승원
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삼성전자주식회사
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Abstract

멀티-칩 패키지는 패키지 기판, 제 1 그룹의 반도체 칩들, 제 1 스터드 범프들, 제 1 도전성 와이어 및 제 2 도전성 와이어를 포함할 수 있다. 상기 패키지 기판은 제 1 기판 패드를 포함할 수 있다. 상기 제 1 그룹의 반도체 칩들은 상기 패키지 기판 상에 적층될 수 있다. 상기 제 1 그룹의 반도체 칩들 각각은 본딩 패드들을 포함할 수 있다. 상기 제 1 스터드 범프들은 상기 제 1 그룹의 반도체 칩들 중에서 최하부 반도체 칩을 제외한 나머지 반도체 칩들의 본딩 패드들 상에 배치될 수 있다. 상기 제 1 도전성 와이어는 상기 최하부 반도체 칩의 본딩 패드로부터 아래로 연장되어 상기 기판 패드에 연결될 수 있다. 상기 제 2 도전성 와이어는 상기 최하부 반도체 칩의 본딩 패드로부터 위로 연장되어 상기 제 1 스터드 범프들에 순차적으로 연결될 수 있다. 따라서, 제 2 도전성 와이어가 형성하는 루프는 반도체 칩의 측면으로부터 충분한 간격을 두고 이격될 수 있다.

Description

멀티-칩 패키지 및 그의 제조 방법{MULTI-CHIP PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 멀티-칩 패키지 및 그의 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 복수개의 반도체 칩들이 도전성 와이어에 의해 전기적으로 연결된 멀티-칩 패키지, 및 이러한 멀티-칩 패키지를 제조하는 방법에 관한 것이다.
멀티-칩 패키지는 패키지 기판, 복수개의 반도체 칩들 및 도전성 와이어를 포함할 수 있다. 반도체 칩들은 패키지 기판 상에 적층될 수 있다. 도전성 와이어는 패키지 기판과 반도체 칩, 및 반도체 칩들을 전기적으로 연결시킬 수 있다.
관련 기술들에 따르면, 도전성 와이어를 이용한 와이어 본딩 공정 시간이 너무 길 수 있다. 또한, 반도체 칩들 사이의 간격이 좁아지면서, 도전성 와이어가 형성하는 루프에 불량이 발생될 수 있다.
본 발명은 와이어 본딩 공정 시간을 단축하면서 와이어 루프 불량도 방지할 수 있는 멀티-칩 패키지를 제공한다.
또한, 본 발명은 상기된 멀티-칩 패키지를 제조하는 방법도 제공한다.
본 발명의 일 견지에 따른 멀티-칩 패키지는 패키지 기판, 제 1 그룹의 반도체 칩들, 제 1 스터드 범프들, 제 1 도전성 와이어 및 제 2 도전성 와이어를 포함할 수 있다. 상기 패키지 기판은 제 1 기판 패드를 포함할 수 있다. 상기 제 1 그룹의 반도체 칩들은 상기 패키지 기판 상에 적층될 수 있다. 상기 제 1 그룹의 반도체 칩들 각각은 본딩 패드들을 포함할 수 있다. 상기 제 1 스터드 범프들은 상기 제 1 그룹의 반도체 칩들 중에서 최하부 반도체 칩을 제외한 나머지 반도체 칩들의 본딩 패드들 상에 배치될 수 있다. 상기 제 1 도전성 와이어는 상기 최하부 반도체 칩의 본딩 패드로부터 아래로 연장되어 상기 기판 패드에 연결될 수 있다. 상기 제 2 도전성 와이어는 상기 최하부 반도체 칩의 본딩 패드로부터 위로 연장되어 상기 제 1 스터드 범프들에 순차적으로 연결될 수 있다.
본 발명의 다른 견지에 따른 멀티-칩 패키지는 패키지 기판, 제 1 내지 제 4 반도체 칩들, 스터드 범프들, 제 1 도전성 와이어 및 제 2 도전성 와이어를 포함할 수 있다. 상기 패키지 기판은 기판 패드를 포함할 수 있다. 상기 제 1 내지 제 4 반도체 칩들은 상기 패키지 기판 상에 계단식으로 순차적으로 적층될 수 있다. 상기 제 1 내지 제 4 반도체 칩들 각각은 본딩 패드들을 포함할 수 있다. 상기 제 1 내지 제 4 반도체 칩들은 동일한 크기를 가질 수 있다. 상기 스터드 범프들은 상기 제 2 내지 제 4 반도체 칩들의 본딩 패드들 상에 배치될 수 있다. 상기 제 1 도전성 와이어는 상기 제 1 반도체 칩의 본딩 패드 상에 부착된 제 1 볼을 포함할 수 있다. 상기 제 1 도전성 와이어는 상기 제 1 볼로부터 아래로 연장되어 상기 기판 패드에 연결될 수 있다. 상기 제 2 도전성 와이어는 상기 제 1 볼에 부착된 제 2 볼을 포함할 수 있다. 상기 제 2 도전성 와이어는 상기 제 2 볼로부터 위로 연장되어 상기 스터드 범프들에 순차적으로 연결될 수 있다.
본 발명의 또 다른 견지에 따른 멀티-칩 패키지의 제조 방법에 따르면, 제 1 기판 패드를 갖는 패키지 기판 상에 제 1 그룹의 반도체 칩들을 적층할 수 있다. 상기 제 1 그룹의 반도체 칩들 중에서 최하부 반도체 칩을 제외한 나머지 반도체 칩들의 본딩 패드들 상에 제 1 스터드 범프들을 형성할 수 있다. 상기 최하부 반도체의 본딩 패드로부터 제 1 와이어를 아래로 연장하여 상기 제 1 기판 패드에 연결할 수 있다. 상기 최하부 반도체 칩의 본딩 패드로부터 제 2 와이어를 위로 연장하여 상기 제 1 스터드 범프들에 순차적으로 연결할 수 있다.
상기된 본 발명에 따르면, 제 1 도전성 와이어가 최하부 반도체 칩의 본딩 패드로부터 아래로 연장되어 패키지 기판의 기판 패드에 연결될 수 있다. 따라서, 제 1 도전성 와이어는 기판 패드에 견고히 고정될 수 있다. 제 2 도전성 와이어는 최하부 반도체 칩의 본딩 패드로부터 위로 연장되어 본딩 패드들 상의 스터드 범프들에 순차적으로 연결될 수 있다. 따라서, 제 2 도전성 와이어가 형성하는 루프는 반도체 칩의 측면으로부터 충분한 간격을 두고 이격되어, 제 2 도전성 와이어가 반도체 칩들의 측면들과 접촉하는 것을 방지할 수 있다. 특히, 제 1 도전성 와이어와 제 2 도전성 와이어를 절단하는 2번의 공정만이 수행되므로, 와이어 본딩 공정 시간을 단축시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
도 2는 도 1에 도시된 멀티-칩 패키지에서 패키지 기판 상에 적층된 반도체 칩들을 나타낸 사시도이다.
도 3 내지 도 12는 도 1에 도시된 멀티-칩 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 13은 본 발명의 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
도 14 내지 도 23은 도 13에 도시된 멀티-칩 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 24는 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
도 25는 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
도 26은 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이고, 도 2는 도 1에 도시된 멀티-칩 패키지에서 패키지 기판 상에 적층된 반도체 칩들을 나타낸 사시도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 멀티-칩 패키지는 패키지 기판(300), 제 1 내지 제 4 반도체 칩(110, 120, 130, 140)들, 스터드 범프(500)들, 제 1 도전성 와이어(410), 제 2 도전성 와이어(420), 몰딩 부재(600) 및 외부접속단자(700)들을 포함할 수 있다.
패키지 기판(300)은 대략 직사각형 형상을 가질 수 있다. 패키지 기판(300)은 절연 기판 및 절연 기판에 내장된 도전 패턴을 포함할 수 있다. 도전 패턴은 절연 기판의 상부면을 통해 노출된 상단, 및 절연 기판의 하부면을 통해 노출된 하단을 가질 수 있다. 기판 패드(302)가 도전 패턴의 상단에 형성될 수 있다. 기판 패드(302)는 패키지 기판(300)의 상부면 우측 가장자리에 배치될 수 있다.
제 1 내지 제 4 반도체 칩(110, 120, 130, 140)들은 기판 패드(302)가 노출되도록 패키지 기판(300)의 상부면에 적층될 수 있다. 1 반도체 칩(110), 제 2 반도체 칩(120), 제 3 반도체 칩(130) 및 제 4 반도체 칩(140)은 실질적으로 동일한 크기를 가질 수 있다. 다른 실시예로서, 멀티-칩 패키지는 2개, 3개 또는 5개 이상의 반도체 칩들을 포함할 수도 있다.
제 1 반도체 칩(110)은 제 1 본딩 패드(112)를 포함할 수 있다. 제 1 본딩 패드(112)는 제 1 반도체 칩(110)의 상부면 우측 가장자리에 배치될 수 있다. 제 2 반도체 칩(120)은 제 2 본딩 패드(122)를 포함할 수 있다. 제 2 본딩 패드(122)는 제 2 반도체 칩(120)의 상부면 우측 가장자리에 배치될 수 있다. 제 3 반도체 칩(130)은 제 3 본딩 패드(132)를 포함할 수 있다. 제 3 본딩 패드(132)는 제 3 반도체 칩(130)의 상부면 우측 가장자리에 배치될 수 있다. 제 4 반도체 칩(140)은 제 4 본딩 패드(142)를 포함할 수 있다. 제 4 본딩 패드(142)는 제 4 반도체 칩(140)의 상부면 우측 가장자리에 배치될 수 있다.
제 1 반도체 칩(110)은 기판 패드(302)가 노출되도록 패키지 기판(300)의 상부면에 배치될 수 있다. 제 2 반도체 칩(120)은 제 1 본딩 패드(112)가 노출되도록 제 1 반도체 칩(110)의 상부면에 배치될 수 있다. 제 3 반도체 칩(130)은 제 2 본딩 패드(122)가 노출되도록 제 2 반도체 칩(120)의 상부면에 배치될 수 있다. 제 4 반도체 칩(140)은 제 3 본딩 패드(132)가 노출되도록 제 3 반도체 칩(130)의 상부면에 배치될 수 있다. 즉, 제 1 내지 제 4 반도체 칩(110, 120, 130, 140)들은 좌측 방향을 따라 계단식으로 적층될 수 있다. 제 1 반도체 칩(110), 제 2 반도체 칩(120), 제 3 반도체 칩(130) 및 제 4 반도체 칩(140)은 실질적으로 동일한 크기를 가지므로, 제 2 반도체 칩(120)의 좌측면은 제 1 반도체 칩(110)의 좌측면보다 돌출되고, 제 3 반도체 칩(130)의 좌측면은 제 2 반도체 칩(120)의 좌측면보다 돌출되며, 제 4 반도체 칩(140)의 좌측면은 제 3 반도체 칩(130)의 좌측면보다 돌출될 수 있다.
스터드 범프(500)들이 제 2 본딩 패드(122), 제 3 본딩 패드(132) 및 제 4 본딩 패드(142) 상에 각각 형성될 수 있다. 반면에, 스터드 범프(500)는 제 1 본딩 패드(112) 상에는 형성되지 않을 수 있다.
제 1 도전성 와이어(410)는 제 1 본딩 패드(112)로부터 아래로 연장되어 기판 패드(302)에 연결될 수 있다. 즉, 제 1 도전성 와이어(410)는 제 1 본딩 패드(112)에 연결된 상단, 및 상단으로부터 아래로 연장되어 기판 패드(302)에 연결된 하단을 가질 수 있다.
제 1 도전성 와이어(410)는 제 1 본딩 패드(112)에 부착된 제 1 볼(412)을 포함할 수 있다. 제 1 볼(412)은 제 1 도전성 와이어(410)의 상단에 일체로 형성될 수 있다. 따라서, 제 1 도전성 와이어(410)는 제 1 볼(412)로부터 연장되어 기판 패드(302)에 연결될 수 있다.
제 2 도전성 와이어(420)는 제 1 본딩 패드(112)로부터 위로 연장되어 스터드 범프(500)들에 순차적으로 연결될 수 있다. 제 2 도전성 와이어(420)는 제 1 볼(412) 상에 부착된 제 2 볼(422)을 포함할 수 있다. 제 2 볼(422)은 제 2 도전성 와이어(420)의 하단에 일체로 형성될 수 있다.
제 2 도전성 와이어(420)는 제 2 볼(422)로부터 위로 연장되어 제 2 반도체 칩(120)의 제 2 본딩 패드(122) 상에 배치된 스터드 범프(500)에 연결될 수 있다. 제 2 도전성 와이어(420)는 제 2 본딩 패드(122) 상의 스터드 범프(500)로부터 계속 연장되어 제 3 반도체 칩(130)의 제 3 본딩 패드(132) 상에 배치된 스터드 범프(500)에 연결될 수 있다. 제 2 도전성 와이어(420)는 제 3 본딩 패드(132) 상의 스터드 범프(500)로부터 계속 연장되어 제 4 반도체 칩(140)의 제 4 본딩 패드(142) 상에 배치된 스터드 범프(500)에 연결될 수 있다. 즉, 제 2 도전성 와이어(420)는 제 2 볼(422)로부터 위로 연장되어 스터드 범프(500)들에 연속적으로 이어진 단일 와이어일 수 있다.
몰딩 부재(600)는 패키지 기판(300)의 상부면에 형성되어 제 1 내지 제 4 반도체 칩(110, 120, 130, 140)들, 제 1 도전성 와이어(410) 및 제 2 도전성 와이어(420)를 덮을 수 있다. 몰딩 부재(600)는 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
외부접속단자(700)들은 패키지 기판(300)의 하부면을 통해 노출된 도전 패턴들에 실장될 수 있다. 외부접속단자(700)들은 솔더 볼을 포함할 수 있다.
도 3 내지 도 12는 도 1에 도시된 멀티-칩 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 3을 참조하면, 제 1 반도체 칩(110)을 기판 패드(302)가 노출되도록 패키지 기판(300)의 상부면에 배치할 수 있다. 제 2 반도체 칩(120)을 제 1 본딩 패드(112)가 노출되도록 제 1 반도체 칩(110)의 상부면에 배치할 수 있다. 제 3 반도체 칩(130)을 제 2 본딩 패드(122)가 노출되도록 제 2 반도체 칩(120)의 상부면에 배치할 수 있다. 제 4 반도체 칩(140)을 제 3 본딩 패드(132)가 노출되도록 제 3 반도체 칩(130)의 상부면에 배치할 수 있다.
도 4를 참조하면, 스터드 범프(500)들을 제 2 본딩 패드(122), 제 3 본딩 패드(132) 및 제 4 본딩 패드(142) 상에 형성할 수 있다. 스터드 범프(500)들은 캐필러리로부터 인출된 와이어의 하단에 스파크를 인가하여 형성할 수 있다. 반면에, 스터드 범프(500)는 제 1 본딩 패드(112) 상에는 형성되지 않을 수 있다.
도 5를 참조하면, 캐필러리(C)를 제 1 본딩 패드(112)의 상부에 배치시킬 수 있다. 캐필러리(C)로부터 인출된 와이어(W)의 하단에 제 1 볼(412)을 형성할 수 있다. 제 1 볼(412)을 제 1 본딩 패드(112) 상에 부착시킬 수 있다.
도 6을 참조하면, 캐필러리(C)를 기판 패드(302)의 상부를 향해서 수평하게 이동시킬 수 있다. 따라서, 제 1 볼(412)로부터 연장된 와이어(W)가 기판 패드(302)의 상부에 위치할 수 있다. 캐필러리(C)를 기판 패드(302)를 향해 하강시켜서, 와이어(W)를 기판 패드(302)에 부착(stitch)시킬 수 있다.
도 7을 참조하면, 기판 패드(302)로부터 캐필러리(C)로 이어진 와이어(W)를 절단하여 제 1 도전성 와이어(410)를 형성할 수 있다. 제 1 도전성 와이어(410)는 제 1 본딩 패드(112)에 부착된 제 1 볼(412)로부터 아래로 연장되어 기판 패드(302)에 연결될 수 있다.
도 8을 참조하면, 캐필러리(C)를 제 1 본딩 패드(112)의 상부에 배치시킬 수 있다. 캐필러리(C)로부터 인출된 와이어(W)의 하단에 제 2 볼(422)을 형성할 수 있다. 제 2 볼(422)을 제 1 볼(412) 상에 부착시킬 수 있다.
도 9를 참조하면, 캐필러리(C)를 수직하게 위를 향해 이동시킨 후, 제 2 본딩 패드(122)를 향해 수평하게 이동시킬 수 있다. 따라서, 제 2 볼(422)로부터 연장된 와이어(W)는 제 2 본딩 패드(122) 상의 스터드 범프(500)에 연결될 수 있다. 캐필러리(C)가 위를 향해 이동된 이후 수평하게 이동되므로, 와이어(W)가 형성하는 루프는 제 2 반도체 칩(120)의 측면과 충분한 간격을 형성할 수 있다. 따라서, 와이어(W)가 제 2 반도체 칩(120)의 측면과 접촉하는 것을 방지할 수 있다.
도 10을 참조하면, 캐필러리(C)를 수직하게 위를 향해 이동시킨 후, 제 3 본딩 패드(132)를 향해 수평하게 이동시킬 수 있다. 따라서, 제 2 본딩 패드(122) 상의 스터드 범프(500)로부터 연장된 와이어(W)는 제 3 본딩 패드(132) 상의 스터드 범프(500)에 연결될 수 있다. 전술한 바와 같이, 와이어(W)가 형성하는 루프는 제 3 반도체 칩(130)의 측면과 충분한 간격을 형성할 수 있다. 따라서, 와이어(W)가 제 3 반도체 칩(130)의 측면과 접촉하는 것을 방지할 수 있다.
도 11을 참조하면, 캐필러리(C)를 수직하게 위를 향해 이동시킨 후, 제 4 본딩 패드(142)를 향해 수평하게 이동시킬 수 있다. 따라서, 제 3 본딩 패드(132) 상의 스터드 범프(500)로부터 연장된 와이어(W)는 제 4 본딩 패드(142) 상의 스터드 범프(500)에 연결될 수 있다. 전술한 바와 같이, 와이어(W)가 형성하는 루프는 제 4 반도체 칩(140)의 측면과 충분한 간격을 형성할 수 있다. 따라서, 와이어(W)가 제 4 반도체 칩(140)의 측면과 접촉하는 것을 방지할 수 있다.
도 12를 참조하면, 제 4 본딩 패드(142) 상의 스터드 범프(500)로부터 캐필러리(C)로 이어진 와이어(W)를 절단하여 제 2 도전성 와이어(420)를 형성할 수 있다. 제 2 도전성 와이어(410)는 제 1 볼(412)에 부착된 제 2 볼(422)로부터 위로 연장되어 제 2 내지 제 4 본딩 패드(122, 132, 142) 상의 스터드 범프(500)들을 순차적으로 연결할 수 있다.
몰딩 부재(600)를 패키지 기판(300)의 상부면에 형성하여, 제 1 내지 제 4 반도체 칩(110, 120, 130, 140)들, 제 1 도전성 와이어(410) 및 제 2 도전성 와이어(420)를 덮을 수 있다. 외부접속단자(700)들을 패키지 기판(300)의 하부면을 통해 노출된 도전 패턴들에 실장하여, 도 1에 도시된 멀티-칩 패키지를 완성할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
도 13을 참조하면, 본 실시예에 따른 멀티-칩 패키지는 패키지 기판(300), 제 1 그룹의 반도체 칩(100)들, 제 1 스터드 범프(500)들, 제 1 도전성 와이어(410), 제 2 도전성 와이어(420), 제 2 그룹의 반도체 칩(800)들, 제 2 스터드 범프(510)들, 제 3 도전성 와이어(430), 제 4 도전성 와이어(440), 몰딩 부재(610) 및 외부접속단자(710)들을 포함할 수 있다.
패키지 기판(300)은 제 1 기판 패드(302) 및 제 2 기판 패드(304)를 포함할 수 있다. 제 1 기판 패드(302)는 패키지 기판(300)의 상부면 우측 가장자리에 배치될 수 있다. 제 2 기판 패드(304)는 패키지 기판(300)의 상부면 좌측 가장자리에 배치될 수 있다.
도 13에 도시된 제 1 그룹의 반도체 칩(100)들, 제 1 스터드 범프(500)들, 제 1 도전성 와이어(410) 및 제 2 도전성 와이어(420)는 도 1에 도시된 제 1 내지 제 4 반도체 칩(110, 120, 130, 140), 스터드 범프(500)들, 제 1 도전성 와이어(410), 및 제 2 도전성 와이어(420) 각각과 동일할 수 있다. 따라서, 제 1 그룹의 반도체 칩(100)들, 제 1 스터드 범프(500)들, 제 1 도전성 와이어(410) 및 제 2 도전성 와이어(420)에 대한 반복 설명은 생략할 수 있다. 다만, 제 1 도전성 와이어(410)는 제 1 기판 패드(302)에 연결될 수 있다.
제 2 그룹의 반도체 칩(800)들은 제 1 내지 제 4 반도체 칩(810, 820, 830, 840)들을 포함할 수 있다. 제 2 그룹의 제 1 내지 제 4 반도체 칩(810, 820, 830, 840)들은 제 1 그룹의 반도체 칩(100)들 중 최상부에 배치된 제 4 반도체 칩(140)의 상부면에 계단식으로 적층될 수 있다. 제 2 그룹의 1 반도체 칩(810), 제 2 반도체 칩(820), 제 3 반도체 칩(830) 및 제 4 반도체 칩(840)은 실질적으로 동일한 크기를 가질 수 있다. 또한, 제 2 그룹의 반도체 칩(800)은 제 1 그룹의 반도체 칩(100)의 크기와 실질적으로 동일한 크기를 가질 수 있다. 다른 실시예로서, 제 2 그룹의 반도체 칩(800)은 2개, 3개 또는 5개 이상의 반도체 칩들을 포함할 수도 있다.
제 1 반도체 칩(810)은 제 1 본딩 패드(812)를 포함할 수 있다. 제 8 본딩 패드(112)는 제 1 반도체 칩(810)의 상부면 좌측 가장자리에 배치될 수 있다. 제 2 반도체 칩(820)은 제 2 본딩 패드(822)를 포함할 수 있다. 제 2 본딩 패드(822)는 제 2 반도체 칩(820)의 상부면 좌측 가장자리에 배치될 수 있다. 제 3 반도체 칩(830)은 제 3 본딩 패드(832)를 포함할 수 있다. 제 3 본딩 패드(832)는 제 3 반도체 칩(830)의 상부면 좌측 가장자리에 배치될 수 있다. 제 4 반도체 칩(840)은 제 4 본딩 패드(842)를 포함할 수 있다. 제 4 본딩 패드(842)는 제 4 반도체 칩(840)의 상부면 좌측 가장자리에 배치될 수 있다.
제 2 반도체 칩(820)은 제 1 본딩 패드(812)가 노출되도록 제 1 반도체 칩(810)의 상부면에 배치될 수 있다. 제 3 반도체 칩(830)은 제 2 본딩 패드(822)가 노출되도록 제 2 반도체 칩(820)의 상부면에 배치될 수 있다. 제 4 반도체 칩(840)은 제 3 본딩 패드(832)가 노출되도록 제 3 반도체 칩(830)의 상부면에 배치될 수 있다. 즉, 제 1 내지 제 4 반도체 칩(810, 820, 830, 840)들은 우측 방향을 따라 계단식으로 적층될 수 있다.
제 2 스터드 범프(510)들이 제 2 본딩 패드(822), 제 3 본딩 패드(832) 및 제 4 본딩 패드(842) 상에 각각 형성될 수 있다. 반면에, 제 2 스터드 범프(510)는 제 1 본딩 패드(812) 상에는 형성되지 않을 수 있다.
제 3 도전성 와이어(430)는 제 1 본딩 패드(812)로부터 아래로 연장되어 제 2 기판 패드(304)에 연결될 수 있다. 다른 실시예로서, 제 3 도전성 와이어(430)는 패키지 기판(300) 상에 배치된 컨트롤 칩에 연결될 수도 있다.
제 3 도전성 와이어(430)는 제 1 본딩 패드(812)에 부착된 제 3 볼(432)을 포함할 수 있다. 제 3 볼(432)은 제 3 도전성 와이어(430)의 상단에 일체로 형성될 수 있다. 따라서, 제 3 도전성 와이어(430)는 제 3 볼(432)로부터 연장되어 제 2 기판 패드(304)에 연결될 수 있다.
제 4 도전성 와이어(440)는 제 1 본딩 패드(812)로부터 위로 연장되어 제 2 스터드 범프(510)들에 순차적으로 연결될 수 있다. 제 4 도전성 와이어(440)는 제 3 볼(432) 상에 부착된 제 4 볼(442)을 포함할 수 있다. 제 4 볼(442)은 제 4 도전성 와이어(440)의 하단에 일체로 형성될 수 있다.
제 4 도전성 와이어(440)는 제 4 볼(442)로부터 위로 연장되어 제 2 반도체 칩(820)의 제 2 본딩 패드(822) 상에 배치된 스터드 범프(510)에 연결될 수 있다. 제 4 도전성 와이어(440)는 제 2 본딩 패드(822) 상의 스터드 범프(510)로부터 계속 연장되어 제 3 반도체 칩(830)의 제 3 본딩 패드(832) 상에 배치된 제 2 스터드 범프(510)에 연결될 수 있다. 제 4 도전성 와이어(440)는 제 3 본딩 패드(832) 상의 제 2 스터드 범프(510)로부터 계속 연장되어 제 4 반도체 칩(840)의 제 4 본딩 패드(842) 상에 배치된 제 2 스터드 범프(510)에 연결될 수 있다. 즉, 제 4 도전성 와이어(440)는 제 4 볼(442)로부터 위로 연장되어 제 2 스터드 범프(510)들에 연속적으로 이어진 단일 와이어일 수 있다.
몰딩 부재(610)는 패키지 기판(300)의 상부면에 형성되어 제 1 그릅의 반도체 칩(100), 제 2 그룹의 반도체 칩(800), 및 제 1 내지 제 4 도전성 와이어(410, 420, 430, 440)들을 덮을 수 있다.
외부접속단자(710)들은 패키지 기판(300)의 하부면을 통해 노출된 도전 패턴들에 실장될 수 있다.
도 14 내지 도 23은 도 13에 도시된 멀티-칩 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
먼저, 도 3 내지 도 12를 참조로 설명한 공정들과 실질적으로 동일한 공정들을 수행하여, 제 1 그룹의 반도체 칩(100)들을 패키지 기판(300) 상에 계단식으로 적층하고, 제 1 그룹의 반도체 칩(100)들과 패키지 기판(300)을 제 1 및 제 2 와이어(410, 420)들을 이용해서 전기적으로 연결시킬 수 있다.
도 14를 참조하면, 제 1 반도체 칩(810)을 제 1 그룹의 제 4 반도체 칩(140) 상에 배치할 수 있다. 제 2 반도체 칩(820)을 제 1 본딩 패드(812)가 노출되도록 제 1 반도체 칩(810)의 상부면에 배치할 수 있다. 제 3 반도체 칩(830)을 제 2 본딩 패드(822)가 노출되도록 제 2 반도체 칩(820)의 상부면에 배치할 수 있다. 제 4 반도체 칩(840)을 제 3 본딩 패드(832)가 노출되도록 제 3 반도체 칩(830)의 상부면에 배치할 수 있다.
도 15를 참조하면, 제 2 스터드 범프(510)들을 제 2 본딩 패드(822), 제 3 본딩 패드(832) 및 제 4 본딩 패드(842) 상에 형성할 수 있다. 반면에, 제 2 스터드 범프(500)는 제 1 본딩 패드(812) 상에는 형성되지 않을 수 있다.
도 16을 참조하면, 캐필러리(C)를 제 1 본딩 패드(812)의 상부에 배치시킬 수 있다. 캐필러리(C)로부터 인출된 와이어(W)의 하단에 제 3 볼(432)을 형성할 수 있다. 제 3 볼(812)을 제 1 본딩 패드(812) 상에 부착시킬 수 있다.
도 17을 참조하면, 캐필러리(C)를 제 2 기판 패드(304)의 상부를 향해서 수평하게 이동시킬 수 있다. 따라서, 제 3 볼(432)로부터 연장된 와이어(W)가 제 2 기판 패드(304)의 상부에 위치할 수 있다. 캐필러리(C)를 제 2 기판 패드(302)를 향해 하강시켜서, 와이어(W)를 제 2 기판 패드(304)에 부착(stitch)시킬 수 있다.
도 18을 참조하면, 제 2 기판 패드(304)로부터 캐필러리(C)로 이어진 와이어(W)를 절단하여 제 3 도전성 와이어(430)를 형성할 수 있다. 제 3 도전성 와이어(430)는 제 1 본딩 패드(812)에 부착된 제 3 볼(432)로부터 아래로 연장되어 제 2 기판 패드(304)에 연결될 수 있다.
도 19를 참조하면, 캐필러리(C)를 제 1 본딩 패드(812)의 상부에 배치시킬 수 있다. 캐필러리(C)로부터 인출된 와이어(W)의 하단에 제 4 볼(442)을 형성할 수 있다. 제 4 볼(442)을 제 3 볼(432) 상에 부착시킬 수 있다.
도 20을 참조하면, 캐필러리(C)를 수직하게 위를 향해 이동시킨 후, 제 2 본딩 패드(822)를 향해 수평하게 이동시킬 수 있다. 따라서, 제 4 볼(442)로부터 연장된 와이어(W)는 제 2 본딩 패드(822) 상의 제 2 스터드 범프(510)에 연결될 수 있다. 캐필러리(C)가 위를 향해 이동된 이후 수평하게 이동되므로, 와이어(W)가 형성하는 루프는 제 2 반도체 칩(820)의 측면과 충분한 간격을 형성할 수 있다. 따라서, 와이어(W)가 제 2 반도체 칩(820)의 측면과 접촉하는 것을 방지할 수 있다.
도 21을 참조하면, 캐필러리(C)를 수직하게 위를 향해 이동시킨 후, 제 3 본딩 패드(832)를 향해 수평하게 이동시킬 수 있다. 따라서, 제 2 본딩 패드(822) 상의 제 2 스터드 범프(510)로부터 연장된 와이어(W)는 제 3 본딩 패드(832) 상의 제 2 스터드 범프(510)에 연결될 수 있다. 전술한 바와 같이, 와이어(W)가 형성하는 루프는 제 3 반도체 칩(830)의 측면과 충분한 간격을 형성할 수 있다. 따라서, 와이어(W)가 제 3 반도체 칩(830)의 측면과 접촉하는 것을 방지할 수 있다.
도 22를 참조하면, 캐필러리(C)를 수직하게 위를 향해 이동시킨 후, 제 4 본딩 패드(842)를 향해 수평하게 이동시킬 수 있다. 따라서, 제 3 본딩 패드(832) 상의 제 2 스터드 범프(510)로부터 연장된 와이어(W)는 제 4 본딩 패드(842) 상의 제 2 스터드 범프(510)에 연결될 수 있다. 전술한 바와 같이, 와이어(W)가 형성하는 루프는 제 4 반도체 칩(840)의 측면과 충분한 간격을 형성할 수 있다. 따라서, 와이어(W)가 제 4 반도체 칩(840)의 측면과 접촉하는 것을 방지할 수 있다.
도 23을 참조하면, 제 4 본딩 패드(842) 상의 제 2 스터드 범프(510)로부터 캐필러리(C)로 이어진 와이어(W)를 절단하여 제 4 도전성 와이어(440)를 형성할 수 있다. 제 4 도전성 와이어(440)는 제 3 볼(432)에 부착된 제 4 볼(442)로부터 위로 연장되어 제 2 내지 제 4 본딩 패드(822, 832, 842) 상의 제 2 스터드 범프(510)들을 순차적으로 연결할 수 있다.
몰딩 부재(610)를 패키지 기판(300)의 상부면에 형성하여, 제 1 그룹의 반도체 칩(100)들, 제 2 그룹의 반도체 칩(800)들, 제 1 내지 제 4 도전성 와이어(410, 420, 430, 440)들을 덮을 수 있다. 외부접속단자(710)들을 패키지 기판(300)의 하부면을 통해 노출된 도전 패턴들에 실장하여, 도 13에 도시된 멀티-칩 패키지를 완성할 수 있다.
도 24는 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
도 24를 참조하면, 본 실시예에 따른 멀티-칩 패키지는 패키지 기판(300), 제 1 그룹의 반도체 칩(100), 제 2 그룹의 반도체 칩(850), 제 3 그룹의 반도체 칩(900), 제 4 그룹의 반도체 칩(950), 컨트롤 칩(750), 몰딩 부재(620) 및 외부접속단자(720)들을 포함할 수 있다.
패키지 기판(300)은 제 1 기판 패드(302) 및 제 2 기판 패드(304)를 포함할 수 있다. 컨트롤 칩(750)이 패키지 기판(300)의 상부면 중앙부에 배치될 수 있다. 제 1 기판 패드(302)는 컨트롤 칩(750)의 좌측인 패키지 기판(300)의 상부면에 배치될 수 있다. 제 2 기판 패드(304)는 컨트롤 칩(750)의 우측인 패키지 기판(300)의 상부면에 배치될 수 있다. 컨트롤 칩(750)은 제 1 및 제 2 기판 패드(302, 304)들에 전기적으로 연결될 수 있다.
제 1 그룹의 반도체 칩(100)은 패키지 기판(300)의 상부면 좌측에 좌측 방향을 따라 계단식으로 적층될 수 있다. 제 2 그룹의 반도체 칩(850)은 패키지 기판(300)의 상부면 우측에 우측 방향을 따라 계단식으로 적층될 수 있다. 제 3 그룹의 반도체 칩(900)은 제 1 그룹의 반도체 칩(100) 상에 좌측 방향을 따라 계단식으로 적층될 수 있다. 제 4 그룹의 반도체 칩(950)은 제 2 그룹의 반도체 칩(850) 상에 우측 방향을 따라 계단식으로 적층될 수 있다.
제 1 내지 제 4 그룹의 반도체 칩(100, 850, 900, 950)들의 와이어 본딩 구조는 도 13에 도시된 제 1 그룹의 반도체 칩(100)의 와이어 본딩 구조와 실질적으로 동일할 수 있다. 따라서, 제 1 내지 제 4 그룹의 반도체 칩(100, 850, 900, 950)들의 와이어 본딩 구조에 대한 반복 설명은 생략할 수 있다.
본 실시예에서, 제 1 그룹의 반도체 칩(100)은 제 1 기판 패드(302)에 연결될 수 있다. 제 2 그룹의 반도체 칩(850)은 제 2 기판 패드(304)에 연결될 수 있다. 제 3 및 제 4 그룹의 반도체 칩(900, 950)들은 컨트롤 칩(750)에 연결될 수 있다.
본 실시예의 멀티-칩 패키지는 도 3 내지 도 12를 참조로 설명한 공정들과 실질적으로 동일한 공정들을 제 1 내지 제 4 그룹의 반도체 칩(100, 850, 900, 950)들에 순차적으로 수행하여 제조할 수 있다. 따라서, 본 실시예의 멀티-칩 패키지를 제조하는 방법에 대한 반복 설명은 생략할 수 있다.
도 25는 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
본 실시예의 멀티-칩 패키지는 반도체 칩들의 크기들을 제외하고는 도 1에 도시된 멀티-칩 패키지의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 25를 참조하면, 제 1 내지 제 4 반도체 칩(110a, 120a, 130a, 140a)들은 실질적으로 동일한 폭을 가질 수 있다. 여기서, 폭을 정의하는 방향은 본딩 패드들이 배열된 방향일 수 있다. 반면에, 제 1 내지 제 4 반도체 칩(110a, 120a, 130a, 140a)들은 서로 다른 길이들을 가질 수 있다. 여기서, 길이를 정의하는 방향은 본딩 패드들이 배열된 방향과 실질적으로 직교하는 방향일 수 있다.
본 실시예에서, 제 1 반도체 칩(110a)이 가장 긴 길이를 가질 수 있다. 제 4 반도체 칩(140a)이 가장 짧은 길이를 가질 수 있다. 따라서, 제 1 내지 제 4 반도체 칩(110a, 120a, 130a, 140a)들의 좌측면들은 실질적으로 동일한 수직면 상에 배치될 수 있다.
도 26은 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
본 실시예의 멀티-칩 패키지는 반도체 칩들의 크기들을 제외하고는 도 1에 도시된 멀티-칩 패키지의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 26을 참조하면, 제 1 내지 제 4 반도체 칩(110b, 120b, 130b, 140b)들은 서로 다른 폭들 및 서로 다른 길이들을 가질 수 있다.
본 실시예에서, 제 1 반도체 칩(110a)이 가장 긴 폭과 길이를 가질 수 있다. 제 4 반도체 칩(140a)이 가장 짧은 폭과 길이를 가질 수 있다. 따라서, 적층된 제 1 내지 제 4 반도체 칩(110b, 120b, 130b, 140b)들은 피라미드형 계단 형상을 가질 수 있다.
상기된 본 실시예들에 따르면, 제 1 도전성 와이어가 최하부 반도체 칩의 본딩 패드로부터 아래로 연장되어 패키지 기판의 기판 패드에 연결될 수 있다. 따라서, 제 1 도전성 와이어는 기판 패드에 견고히 고정될 수 있다. 제 2 도전성 와이어는 최하부 반도체 칩의 본딩 패드로부터 위로 연장되어 본딩 패드들 상의 스터드 범프들에 순차적으로 연결될 수 있다. 따라서, 제 2 도전성 와이어가 형성하는 루프는 반도체 칩의 측면으로부터 충분한 간격을 두고 이격되어, 제 2 도전성 와이어가 반도체 칩들의 측면들과 접촉하는 것을 방지할 수 있다. 특히, 제 1 도전성 와이어와 제 2 도전성 와이어를 절단하는 2번의 공정만이 수행되므로, 와이어 본딩 공정 시간을 단축시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 ; 제 1 그룹의 반도체 칩 110 ; 제 1 반도체 칩
112 ; 제 1 본딩 패드 120 ; 제 2 반도체 칩
122 ; 제 2 본딩 패드 130 ; 제 3 반도체 칩
132 ; 제 3 본딩 패드 140 ; 제 4 반도체 칩
142 ; 제 4 본딩 패드 300 ; 패키지 기판
302 ; 제 1 기판 패드 304 ; 제 2 기판 패드
410 ; 제 1 도전성 와이어 412 ; 제 1 볼
420 ; 제 2 도전성 와이어 422 ; 제 2 볼
430 ; 제 3 도전성 와이어 432 ; 제 3 볼
440 ; 제 4 도전성 와이어 442 ; 제 4 볼
500 ; 제 1 스터드 범프 510 ; 제 2 스터드 범프
600, 610, 620 ; 몰딩 부재 700, 710, 720 ; 외부접속단자
750 ; 컨트롤 칩 800 ; 제 2 그룹의 반도체 칩
810 ; 제 1 반도체 칩 820 ; 제 2 반도체 칩
830 ; 제 3 반도체 칩 840 ; 제 4 반도체 칩
812 ; 제 1 본딩 패드 822 ; 제 2 본딩 패드
832 ; 제 3 본딩 패드 842 ; 제 4 본딩 패드

Claims (20)

  1. 제 1 기판 패드를 포함하는 패키지 기판;
    상기 패키지 기판 상에 적층되고, 본딩 패드들을 각각 포함하는 제 1 그룹의 반도체 칩들;
    상기 제 1 그룹의 반도체 칩들 중에서 최하부 반도체 칩을 제외한 나머지 반도체 칩들의 본딩 패드들 상에 배치된 제 1 스터드 범프들;
    상기 최하부 반도체 칩의 본딩 패드로부터 아래로 연장되어 상기 기판 패드에 연결된 제 1 도전성 와이어; 및
    상기 최하부 반도체 칩의 본딩 패드로부터 위로 연장되어 상기 제 1 스터드 범프들에 순차적으로 연결된 제 2 도전성 와이어를 포함하고,
    상기 제 2 도전성 와이어는 상기 최하부 반도체 칩으로부터 상기 제 1 스터드 범프들까지 계단 형태로 연장된 단일 와이어인 멀티-칩 패키지.
  2. 제 1 항에 있어서, 상기 제 1 그룹의 반도체 칩들은 상기 본딩 패드들이 노출되도록 계단식으로 적층된 멀티-칩 패키지.
  3. 제 1 항에 있어서, 상기 제 1 도전성 와이어는 상기 최하부 반도체 칩의 본딩 패드에 부착된 제 1 볼을 포함하는 멀티-칩 패키지.
  4. 제 3 항에 있어서, 상기 제 2 도전성 와이어는 상기 제 1 볼에 부착된 제 2 볼을 포함하는 멀티-칩 패키지.
  5. 제 4 항에 있어서, 상기 제 2 도전성 와이어는 상기 제 2 볼과 상기 제 1 스터드 범프 사이 및 상기 제 1 스터드 범프들 사이를 연속해서 연결하는 단일 와이어인 멀티-칩 패키지.
  6. 제 1 항에 있어서, 상기 패키지 기판은 제 2 기판 패드를 더 포함하고,
    상기 제 1 그룹의 반도체 칩들 중에서 최상부 반도체 칩 상에 적층되고, 본딩 패드들을 각각 포함하는 제 2 그룹의 반도체 칩들;
    상기 제 2 그룹의 반도체 칩들 중에서 최하부 반도체 칩을 제외한 나머지 반도체 칩들의 본딩 패드들 상에 배치된 제 2 스터드 범프들;
    상기 최하부 반도체 칩의 본딩 패드로부터 아래로 연장되어 상기 제 2 기판 패드에 연결된 제 3 도전성 와이어; 및
    상기 최하부 반도체 칩의 본딩 패드로부터 위로 연장되어 상기 제 2 스터드 범프들에 순차적으로 연결된 제 4 도전성 와이어를 더 포함하는 멀티-칩 패키지.
  7. 제 6 항에 있어서, 상기 제 2 그룹의 반도체 칩들은 상기 본딩 패드들이 노출되도록 상기 제 1 그룹의 적층 방향과 반대 방향을 따라 계단식으로 적층된 멀티-칩 패키지.
  8. 제 6 항에 있어서, 상기 제 3 도전성 와이어는 상기 최하부 반도체 칩의 본딩 패드에 부착된 제 3 볼을 포함하는 멀티-칩 패키지.
  9. 제 8 항에 있어서, 상기 제 4 도전성 와이어는 상기 제 3 볼에 부착된 제 4 볼을 포함하는 멀티-칩 패키지.
  10. 제 1 기판 패드를 갖는 패키지 기판 상에 제 1 그룹의 반도체 칩들을 적층하고;
    상기 제 1 그룹의 반도체 칩들 중에서 최하부 반도체 칩을 제외한 나머지 반도체 칩들의 본딩 패드들 상에 제 1 스터드 범프들을 형성하고;
    상기 최하부 반도체의 본딩 패드로부터 제 1 도전성 와이어를 아래로 연장하여 상기 제 1 기판 패드에 연결하고; 그리고
    상기 최하부 반도체 칩의 본딩 패드로부터 제 2 도전성 와이어를 위로 연장하여 상기 제 1 스터드 범프들에 순차적으로 연결하는 것을 포함하고,
    상기 제 2 도전성 와이어는 상기 최하부 반도체 칩으로부터 상기 제 1 스터드 범프들까지 계단 형태로 연장된 단일 와이어인 멀티-칩 패키지의 제조 방법.
  11. 제 10 항에 있어서, 상기 제 1 그룹의 반도체 칩들을 적층하는 것은 상기 본딩 패드들이 노출되도록 상기 제 1 그룹의 반도체 칩들을 계단식으로 적층하는 것을 포함하는 멀티-칩 패키지의 제조 방법.
  12. 제 10 항에 있어서, 상기 제 1 도전성 와이어를 상기 최하부 반도체 칩의 본딩 패드로부터 아래로 연장하는 것은
    상기 최하부 반도체 칩의 본딩 패드 상에 제 1 볼을 형성하고; 그리고
    상기 제 1 볼로부터 상기 제 1 도전성 와이어를 아래로 연장하는 것을 포함하는 멀티-칩 패키지의 제조 방법.
  13. 제 12 항에 있어서, 상기 제 1 도전성 와이어를 상기 최하부 반도체 칩의 본딩 패드로부터 아래로 연장하는 것은 상기 제 1 기판 패드로부터 연장된 상기 제 1 도전성 와이어를 절단하는 것을 더 포함하는 멀티-칩 패키지의 제조 방법.
  14. 제 12 항에 있어서, 상기 최하부 반도체 칩의 본딩 패드로부터 제 2 도전성 와이어를 위로 연장하는 것은
    상기 제 1 볼 상에 제 2 볼을 형성하고; 그리고
    상기 제 2 볼로부터 상기 제 2 도전성 와이어를 위로 연장하는 것을 포함하는 멀티-칩 패키지의 제조 방법.
  15. 제 14 항에 있어서, 상기 최하부 반도체 칩의 본딩 패드로부터 상기 제 2 도전성 와이어를 위로 연장하는 것은 상기 제 1 그룹의 반도체 칩들 중에서 최상부 반도체 칩의 본딩 패드 상에 배치된 상기 제 1 스터드 범프로부터 연장된 상기 제 2 도전성 와이어를 절단하는 것을 더 포함하는 멀티-칩 패키지의 제조 방법.
  16. 제 10 항에 있어서,
    상기 제 1 그룹의 반도체 칩들 중에서 최상부 반도체 칩 상에 제 2 그룹의 반도체 칩들을 적층하고;
    상기 제 2 그룹의 반도체 칩들 중에서 최하부 반도체 칩을 제외한 나머지 반도체 칩들의 본딩 패드들 상에 제 2 스터드 범프들을 형성하고;
    상기 최하부 반도체 칩의 본딩 패드로부터 제 3 도전성 와이어를 아래로 연장하여 상기 패키지 기판의 제 2 기판 패드에 연결하고; 및
    상기 최하부 반도체 칩의 본딩 패드로부터 제 4 도전성 와이어를 위로 연장하여 상기 제 2 스터드 범프들에 순차적으로 연결하는 더 포함하는 멀티-칩 패키지의 제조 방법.
  17. 제 16 항에 있어서, 상기 제 3 도전성 와이어를 상기 최하부 반도체 칩의 본딩 패드로부터 아래로 연장하는 것은
    상기 최하부 반도체 칩의 본딩 패드 상에 제 3 볼을 형성하고; 그리고
    상기 제 3 볼로부터 상기 제 3 도전성 와이어를 아래로 연장하는 것을 포함하는 멀티-칩 패키지의 제조 방법.
  18. 제 17 항에 있어서, 상기 제 3 도전성 와이어를 상기 최하부 반도체 칩의 본딩 패드로부터 아래로 연장하는 것은 상기 제 2 기판 패드로부터 연장된 상기 제 3 도전성 와이어를 절단하는 것을 더 포함하는 멀티-칩 패키지의 제조 방법.
  19. 제 17 항에 있어서, 상기 최하부 반도체 칩의 본딩 패드로부터 제 4 도전성 와이어를 위로 연장하는 것은
    상기 제 3 볼 상에 제 4 볼을 형성하고; 그리고
    상기 제 4 볼로부터 상기 제 4 도전성 와이어를 위로 연장하는 것을 포함하는 멀티-칩 패키지의 제조 방법.
  20. 제 19 항에 있어서, 상기 최하부 반도체 칩의 본딩 패드로부터 상기 제 4 도전성 와이어를 위로 연장하는 것은 상기 제 2 그룹의 반도체 칩들 중에서 최상부 반도체 칩의 본딩 패드 상에 배치된 상기 제 2 스터드 범프로부터 연장된 상기 제 4 도전성 와이어를 절단하는 것을 더 포함하는 멀티-칩 패키지의 제조 방법.
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Publication number Priority date Publication date Assignee Title
KR102475818B1 (ko) * 2018-01-18 2022-12-08 에스케이하이닉스 주식회사 멀티 칩 스택을 포함하는 반도체 패키지 및 제조 방법
CN108417556A (zh) * 2018-05-23 2018-08-17 奥肯思（北京）科技有限公司 多芯片堆叠封装结构
KR102671078B1 (ko) * 2019-05-02 2024-05-30 에스케이하이닉스 주식회사 팬 아웃 서브 패키지를 포함한 스택 패키지
KR20210090521A (ko) 2020-01-10 2021-07-20 에스케이하이닉스 주식회사 본딩 와이어 분지 구조를 포함한 반도체 패키지

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120056178A1 (en) * 2010-09-06 2012-03-08 Samsung Electronics Co., Ltd. Multi-chip packages
JP2014187221A (ja) * 2013-03-25 2014-10-02 Toshiba Corp 半導体装置とその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010064907A (ko) * 1999-12-20 2001-07-11 마이클 디. 오브라이언 와이어본딩 방법 및 이를 이용한 반도체패키지
JP2007134486A (ja) * 2005-11-10 2007-05-31 Toshiba Corp 積層型半導体装置及びその製造方法
US20080242076A1 (en) 2007-03-29 2008-10-02 Hem Takiar Method of making semiconductor die stack having heightened contact for wire bond
US7911045B2 (en) * 2007-08-17 2011-03-22 Kabushiki Kaisha Toshiba Semiconductor element and semiconductor device
KR20090113679A (ko) 2008-04-28 2009-11-02 주식회사 하이닉스반도체 스택 패키지
KR20100036064A (ko) 2008-09-29 2010-04-07 에스티에스반도체통신 주식회사 반도체 칩 적층 패키지 제조 방법
KR20100037351A (ko) 2008-10-01 2010-04-09 주식회사 하이닉스반도체 패드 투 패드 본딩 구조를 갖는 적층 반도체 패키지 및 그 와이어 본딩 방법
JP2010177456A (ja) * 2009-01-29 2010-08-12 Toshiba Corp 半導体デバイス
KR101604605B1 (ko) * 2009-09-24 2016-03-21 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR101640832B1 (ko) * 2010-07-16 2016-07-19 삼성전자주식회사 적층형 반도체 패키지 및 그의 제조 방법
KR20160134879A (ko) 2011-05-18 2016-11-23 샌디스크 세미컨덕터 (상하이) 컴퍼니, 리미티드 워터폴 와이어 본딩
KR20130042210A (ko) 2011-10-18 2013-04-26 삼성전자주식회사 멀티-칩 패키지 및 그의 제조 방법
CN102629604B (zh) * 2012-04-06 2014-09-03 天水华天科技股份有限公司 一种bt基板的悬梁式ic芯片堆叠封装件及其生产方法
KR20140011687A (ko) 2012-07-18 2014-01-29 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
KR20150009146A (ko) 2013-07-16 2015-01-26 삼성전자주식회사 멀티-칩 패키지

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120056178A1 (en) * 2010-09-06 2012-03-08 Samsung Electronics Co., Ltd. Multi-chip packages
JP2014187221A (ja) * 2013-03-25 2014-10-02 Toshiba Corp 半導体装置とその製造方法

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