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KR102494311B1 - 변형된 강자성 홀 금속 스핀궤도토크 층 - Google Patents

변형된 강자성 홀 금속 스핀궤도토크 층 Download PDF

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KR102494311B1
KR102494311B1 KR1020210026506A KR20210026506A KR102494311B1 KR 102494311 B1 KR102494311 B1 KR 102494311B1 KR 1020210026506 A KR1020210026506 A KR 1020210026506A KR 20210026506 A KR20210026506 A KR 20210026506A KR 102494311 B1 KR102494311 B1 KR 102494311B1
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South Korea
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sot
metal
magnetic
mtj
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쉬-제이 린
치엔-민 리
밍유안 송
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

자기 메모리 디바이스는 변형되고 시드가 없으며 수직 자기 이방성을 가지도록 형성될 수 있는 스핀 궤도 토크(SOT) 유도 구조체를 포함한다. 자기 터널 접합(MTJ) 스택이 SOT 유도 구조체 위에 배치된다. 스페이서 층은 SOT 유도 구조체와 MTJ 스택 사이의 층을 분리하거나 MTJ 스택 내의 층을 분리할 수 있다. SOT 유도 구조체의 일단부는 제1 트랜지스터에 결합되고, SOT 유도 구조체의 타단부는 제2 트랜지스터에 결합될 수 있다.

Description

변형된 강자성 홀 금속 스핀궤도토크 층{STRAINED FERROMAGNETIC HALL METAL SOT LAYER}
우선권 주장 및 상호 참조
본 출원은 2020년 5월 12일자 출원되고 그 전체가 재현되는 것처럼 여기에 참조로 포함된 미국 가출원 제63/023,384호의 우선권을 주장한다.
배경
자기적 랜덤 액세스 메모리(MRAM)는 휘발성 정적 랜덤 액세스 메모리(SRAM)에 필적하는 성능 및 휘발성 동적 랜덤 액세스 메모리(DRAM)에 필적하는 낮은 전력 소비의 밀도를 제공한다. 비휘발성 메모리(NVM) 플래시 메모리에 비해 MRAM은 훨씬 빠른 액세스 시간을 제공하고 시간이 지남에 따라 성능 저하가 최소화되는 반면, 플래시 메모리는 제한된 횟수만 재기록될 수 있다. MRAM의 한 유형은 스핀 전달 토크(STT) MRAM(STT-MRAM)이다. STT-MRAM은 자기 터널링 접합(MTJ)을 통해 구동되는 전류에 의해 적어도 부분적으로 기록되는 MTJ를 사용한다. MRAM의 또 다른 유형은 일반적으로 STT-MRAM보다 낮은 스위칭 전류를 필요로 하는 스핀 궤도 토크(SOT) MRAM(SOT-MRAM)이다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 일부 실시예에 따른 SOT-MRAM 셀의 개략도이다.
도 2는 일부 실시예에 따른 SOT-MRAM 셀의 개략도이다.
도 3a 및 도 3b는 다양한 실시예에 따른 SOT 유도 구조체의 예시이다.
도 4는 일부 실시예에 따른 SOT-MRAM 디바이스의 단면도이다.
도 5 내지 도 14는 일부 실시예에 따른 SOT-MRAM 디바이스의 형성에 적용되는 중간 단계이다.
도 15는 일부 실시예에 따른 SOT-MRAM 디바이스의 단면도이다.
도 16은 일부 실시예에 따른 SOT-MRAM 디바이스의 사시도이다.
도 17은 일부 실시예에 따른 SOT-MRAM 디바이스의 회로도이다.
도 18은 일부 실시예에 따른 SOT-MRAM 셀의 동작을 예시한다.
다음의 설명은 본 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 요소 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 디바이스의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다. 또한, "형성된"이란 용어는 "포함하는" 또는 "이루어진"을 의미할 수 있다. 또한, 다음 제조 공정에서 설명된 동작들 중간/사이에 하나 이상의 추가 동작이 있을 수 있으며, 동작 순서는 변경될 수 있다. 본 명세서에서 "A, B 및 C 중 하나"라는 표현은 "A, B 및/또는 C"(A, B, C, A와 B, A와 C, B와 C, 또는 A, B 및 C)를 의미하고, 달리 설명되지 않는 한, A의 한 요소, B의 한 요소 및 C의 한 요소를 의미하지 않는다. 하나의 실시예와 관련하여 설명된 재료, 구성, 치수, 공정 및/또는 동작은 다른 실시예에도 사용될 수 있으므로, 그 상세한 설명은 생략될 수 있다.
실시예는 MRAM 필름 스택의 스핀 및 유효 저항을 제어하기 위해 SOT-MRAM 디바이스의 효율 및 동작을 향상시키는 다양한 기술을 적용한다. 일부 실시예는 강한 수직 자기 이방성(PMA)을 갖도록 변형된 홀(hall) 금속 SOT 유도 구조체를 사용한다. SOT 유도 구조체는 높은 스핀 홀 각도(SHA)를 유지하기 위해 시드층이 없이 직접 유전체 층 상에 구성될 수 있다. SOT-MRAM의 자기 터널 접합(MTJ) 필름 스택과 SOT 유도 구조체 사이에 자기 결합 조절 스페이서가 배치됨으로써 SOT 유도 구조체로부터 내부 생성된 자기장이 MTJ 필름 스택의 자유 층 스위칭을 지원할 수 있다. 실시예는 감소된 전류 요구시 SOT 스위칭을 제공하기 위해 다른 MTJ 필름 스택 배열에 대해 결합 및 사용될 수 있다.
스핀 토크 전송 자기적 랜덤 액세스 메모리(STT-MRAM)는 CMOS 집적 회로(IC)를 위한 차세대 메모리 기술 중 하나입니다. 그러나, 저-레벨 캐시와 같은 고속 액세스 응용은 빠른 액세스 시간이 필요하지만 기록 속도는 일반적으로 판독 속도보다 느리다. 중앙 처리 장치(CPU) 및/또는 마이크로컨트롤러(MCU)용 캐시 응용은 추가로 저전력 소비를 필요로 한다. 그러나, STT-MRAM은 기록 동작 중에 자화 상태를 변경하기 위해 상당한 전류를 사용한다. STT-MRAM 셀은 일반적으로 자유 자성층, 기준 자성층 또는 고정 자성층 및 터널 장벽층을 가지는 자기 터널 접합(MTJ) 필름 스택을 포함한다. 자성층의 자화는 기판 평면의 면내(in-plane) 또는 수직일 수 있다. 자유층은 자유층의 자화가 기준층의 자화와 평행하거나 역평행인(antoparallel) 2개의 에너지 등가 자성 상태를 갖는 자성층이다. MTJ 필름 스택에 수직으로 전류를 인가하면 자유 자성층의 자성 배향(또는 모멘트)이 변경되어 MTJ 필름 스택을 통해 저항이 변경됨으로써 STT-MRAM 셀에 데이터가 효과적으로 기록될 수 있다.
이에 대해, 스핀 궤도 토크(SOT)에 의한 자성 스위칭은 기록 전류와 속도에 대해 10배 정도의 향상을 제공할 수 있는 잠재력을 가지고 있으며, 이는 SOT를 고속, 저전력 캐시 메모리 응용에 적절하게 한다.
SOT-MRAM에서, MTJ 필름 스택의 자유 자성층의 자성 모멘트는 MTJ 필름 스택의 자유 자성층에 인접하게 흐르는 전류에 의해 생성되는 스핀-궤도 상호 작용 효과를 이용하여 스위칭된다. 이 전류는 SOT 유도 구조체에서 흐를 수 있다. 자유 자성층 배향을 조작하면 MTJ 필름 스택의 저항 변화가 발생하며, 이러한 저항 변화는 셀에 데이터 값을 기록하는 데 사용될 수 있다. 자유 자성층의 자성 모멘트는 스핀 궤도 토크에 의해서만 또는 보조적으로 자기장과 함께 스위칭될 수 있다. SOT-MRAM에는 3가지 일반적인 유형이 있으며, 이는 자유 자성층의 자화와 SOT 유도 구조체를 통해 흐르는 기록 전류 간의 배향 관계에 따라 다르다. x-형 SOT-MRAM은 SOT 유도 구조체를 통한 전류와 평행한 자유 자성층 모멘트와 SOT 유도 구조체에서 흐르는 전류의 평면에 직교하는 보조 자기장을 가진다. y-형 SOT-MRAM은 SOT 유도 구조체를 통한 전류의 방향에 수직이지만 그와 동일한 평면에 있는 자유 자성층 모멘트를 가진다. z-형 SOT-MRAM은 SOT 유도 구조체를 통한 전류 흐름의 평면과 직교하는 자유 자성층 모멘트를 가지며, 상기 전류 흐름과 평행한 보조 자기장이 요구된다.
본 개시 내용은 개괄적으로 x-형 SOT-MRAM에 관한 것이지만, 여기에서 논의되는 여러 양태 중 일부는 아래에서 논의되는 것과 같이 다른 유형의 SOT-MRAM 디바이스로 이동될 수 있다. x-형 SOT-MRAM 디바이스에서, 자유 자성층을 스위칭하는 보조 자기장이 셀 외부에서 생성되어 셀 구조가 복잡해질 수 있다. 본 개시 내용의 실시예는 여러 방식으로 성능을 개선한다. 본 개시 내용의 일부 실시예에서, 변형된 강자성 SOT 유도 구조체가 제공된다. 변형된 강자성 SOT 유도 구조체는 SOT 전류를 제공할뿐만 아니라 평행 자기 이방성(PMA)으로부터 발생하는 기본 수직 자기장을 제공하고 자유 자성층 모멘트의 스위칭을 지원한다. 변형된 강자성 SOT 유도 구조체는 시드층이 없이 형성될 수 있다. 본 개시 내용의 일부 실시예에서, MTJ 필름 스택과 SOT 유도 구조체 사이에 스페이서 층이 제공되어 그 사이의 자기적 결합을 조절할 수 있다. 스페이서 층의 두께를 특별하게 조정하는 것을 통해 수직 SOT 유도 구조체와 평면 내 자유 자성층 사이의 자기적 결합 강도가 최적화되어 독출 동작에 영향을 주지 않고 기록 효율이 향상된다. 최적 결합은 외부 자기장 없이 자유 자성층의 자성 모멘트를 스위칭하는 데 필요한 직교 보조 자기장을 생성할 수 있는 능력을 제공함으로써 메모리 셀의 설계 및 동작이 단순화된다. 이들 실시예는 또한 다양한 조합으로 결합될 수 있다.
도 1은 본 개시 내용의 일부 실시예에 따른 SOT-MRAM 셀(90)(도 2 참조)의 SOT-MRAM 기능 요소의 개략도를 예시한다. 이들 요소는 하부 전극(5) 및/또는 버퍼층(7), SOT 유도 구조체(10) 및 MTJ 필름 스택(100)을 포함할 수 있다. 이들 층은 상이한 재료를 포함하는 다중 서브층을 포함할 수 있으며, 이는 아래에서 상세히 논의될 것이다. SOT 유도 구조체(10)는 MTJ 필름 스택(100)에 유도 영향을 제공하는 스핀-궤도 상호 작용 활성층의 역할을 한다. SOT 유도 구조체(10)는 수직 홀(hall) 금속(p-HM) 구조체이며, 대안적으로 p-HM 구조체(10)로 지칭될 수 있다.
MTJ 필름 스택(100)은 다양한 구성도 포함할 수 있다. 도 1에 예시된 바와 같은 일부 실시예에서, 자유층(30)이 SOT 유도 구조체(10) 위에 배치되고, 장벽층(40)이 자유층(30) 위에 배치되고, 기준층(50)이 장벽층(40) 위에 배치된다. 일부 실시예에서, 자기적 결합 조절 스페이서 층(20)(예, 스페이서 층(20A) 및/또는 스페이서 층(20B))이 SOT 유도 구조체(10)와 자유층(30) 사이에 개재될 수 있다. 다른 실시예는 MTJ 필름 스택을 위한 다른 배열을 사용할 수 있다. 예를 들어, 일부 실시예에서, MTJ 필름 스택(100)의 모든 층을 포함하여 도 1의 구조체가 전도될 수 있다. 예시된 바와 같이, MTJ 필름 스택(100)은 고정층(pinned layer)(60)을 포함하고, "상부 고정"된다. MTJ 필름 스택(100)의 구조체가 전도된 실시예에서, 형성된 필름 스택은 "하부 고정된" 것으로 간주될 것이다. 이것은 아래에서 더 상세히 설명된다.
도 1을 참조하면, 자유층(30)의 자성 모멘트는 스핀 궤도 토크 효과를 이용하여 스위칭된다. 일부 실시예에서, 자유층(30)의 자성 모멘트는 스핀-궤도 토크 효과만을 이용하여 스위칭된다. 다른 실시예에서, 자유층(30)의 자성 모멘트는 여러 효과의 조합을 이용하여 스위칭된다. 예를 들어, 자유층(30)의 자성 모멘트는 스핀-궤도 토크 효과에 의해 지원될 수 있는 주요 효과로서 스핀 전달 토크를 이용하여 스위칭된다. 다른 실시예에서, 주요 스위칭 메커니즘은 스핀-궤도 토크 효과이다. 이러한 실시예에서, 한정되는 것은 아니지만 스핀 전달 토크를 포함하는 다른 효과도 스위칭을 도울 수 있다.
SOT 유도 구조체(10)는 선택적인 하부 전극(5) 및/또는 선택적인 버퍼층(7) 위에 형성될 수 있다. 하부 전극(5)은 Cu, W, Ta, TiN, TaN, Ru, Au 및 Al의 하나 이상의 층을 포함할 수 있다. 일부 실시예에서, 버퍼층은 SOT 유도 구조체(10)의 구조체로부터 하부 전극(5)의 구조체를 분리하기 위해 위의 SOT 유도 구조체(10)에 대한 구조적 분리층으로서 기능할 수 있다. 일부 실시예에서, 버퍼층(7)은 SOT 유도 구조체(10)를 위한 시드층으로서 기능할 수 있다. 일부 실시예에서, 버퍼층(7)은 2Å 내지 9Å의 두께로 증착된 MgO와 같은 터널링 능력을 갖는 얇게 증착된 절연 재료층을 포함할 수 있다.
전술한 바와 같이, SOT 유도 구조체(10)는 스핀-궤도 상호 작용이 강하고 자유층(30)의 자성 모멘트를 스위칭하는 데 사용될 수 있는 스핀 궤도 활성 계면이다. SOT 유도 구조체(10)는 스핀 궤도 자기장(Hz)의 생성에 사용된다. 보다 구체적으로, SOT 유도 구조체(10)를 통해 평면에서 전류(Jc)가 유도된다. SOT 유도 구조체(10)는 수직 홀 금속(p-HM)이기 때문에, 스핀 궤도 자기장(Hz)은 전류(Jc)의 방향에 수직(직교)으로 생성된다. 이 스핀-궤도 자기장(Hz)은 자화시 스핀-궤도 토크(T)와 동일하며, 여기서 자유 자성층(30)에서 T = -γ[M×Hz]이다. 따라서, 토크와 자기장은 스핀 궤도 필드 및 스핀 궤도 토크로 호환적으로 지칭된다. 이것은 스핀 궤도 상호 작용이 스핀 궤도 토크와 스핀 궤도 필드의 기원이라는 사실을 반영한다. 스핀 궤도 토크는 SOT 유도 구조체(10)의 평면에서 유도되는 전류(Jc) 및 스핀 궤도 상호 작용에 대해 발생한다. 대조적으로, 스핀 전달 토크는 자유층(30), 장벽층(40) 및 기준층(50)을 통해 흐르는 전류로서 스핀 분극 전하 캐리어를 자유층(30) 내에 주입하는 평면에-수직인 전류에 기인한다. 스핀 궤도 토크(T)는 자유층(30)의 자성 모멘트를 자화 용이축(easy axis)에 평행한 평형 상태로부터 빠르게 편향시킬 수 있다. 스핀 궤도 토크(T)는 자유층(30)의 자화를 유사한 최대 진폭의 종래의 STT 토크보다 상당히 빠르게 틸팅시킬 수 있다. 일부 실시예에서, 스위칭은 스핀 궤도 토크를 사용하여 완료될 수 있다. 다른 실시예에서, 스핀 전달 토크와 같은 다른 메커니즘이 스위칭의 완료에 사용될 수 있다. 따라서, 생성된 스핀 궤도 필드/스핀 궤도 토크는 자유층(30)의 자성 모멘트를 스위칭하는 데 사용될 수 있다.
SOT 유도 구조체(10)는 점선으로 표시된 바와 같이 다수의 층을 포함한다. 전술한 바와 같이, 도 1의 SOT 유도 구조체(10)는 p-HM이거나, 다시 말해, 평면에 수직한 자기적 이방성(PMA)을 가진다. SOT 유도 구조체(10)의 구성 및 재료는 도 3a 및 도 3b와 관련하여 아래에서 더 상세히 논의된다.
일부 실시예는 두꺼운(예, 1 nm 내지 10 nm) 중금속 시드층(예, 탄탈)을 필요로 하지 않고 높은 PMA 및 높은 스핀 홀 각도(SHA)를 제공하는 변형된 SOT 유도 구조체(10)를 사용한다. 높은 PMA를 달성하기 위해 중금속 시드층을 사용할 수 있는 반면, 중금속 시드층은 일반적으로 SHA를 희석시킨다. 즉, 더 두꺼운 중금속 시드층은 SHA 기여없이 전류 션트(shunt) 경로를 제공한다. 따라서, 중금속 시드층의 사용을 제거하거나 중금속 시드층의 두께를 줄이는 것은 높은 PMA가 유지될 수 있는 경우 SHA를 증가시키는 데 도움이 된다. 높은 PMA 및 높은 SHA는 스위칭 효율에 도움이 되므로 자유층의 스위칭시 기록 전류를 감소시킨다.
전술한 바와 같이, SOT 유도 구조체(10)는 홀 금속을 사용하므로, SOT 유도 구조체(10)의 상호 작용은 스핀 홀 효과를 포함한다. 스핀 홀 효과를 위해, 전류(Jc)가 SOT 유도 구조체(10)의 평면에 유도된다(즉, 실질적으로 도 1의 x-y 평면에 있는 평면 내(in-plane) 전류). 즉, 전류(Jc)는 SOT 유도 구조체(10) 및 자유층(30)을 포함하는 필름의 적층된 방향에 수직으로 유도된다(즉, 표면에 대한 법선에 수직으로, 도 1의 z-방향). 전류의 방향에 수직이고 표면의 법선에 수직인 특정 배향(z-방향)의 스핀을 갖는 전하 캐리어는 SOT 유도 구조체(10)의 표면에 축적된다. 이러한 스핀 분극 캐리어 중 대부분은 자유층(30)으로 확산된다. 이러한 확산은 자유층(30)의 자화에 토크(T)를 유발한다. 자화에 대한 토크는 전술한 바와 같이 자화에 대한 유효 자기장과 동일하기 때문에, 스핀 축적은 동등하게 자유층(30)에 자기장(Hz)을 유발한다. 스핀 홀 효과를 위한 스핀 궤도 필드는 스핀 궤도 분극과 자유층(30)의 자성 모멘트의 교차곱(cross product)이다. 이로써, 토크의 크기는 평면 내 전류 밀도(Jc) 및 캐리어의 스핀 분극에 비례한다. 스핀 홀 효과는 스핀 홀 효과에 의해 유도된 분극이 자유층(30)의 자화 용이축과 평행할 때 도 1에 예시된 적층된 자성층을 스위칭하는 데 사용될 수 있다. 스핀 궤도 토크(T)를 얻기 위해, SOT 유도 구조체(10)를 통해 평면 내에 전류 펄스가 유도된다. 형성된 스핀 궤도 토크(T)는 종래의 STT 스위칭과 유사한 방식으로 자유층(30)의 자화의 스위칭을 유발하는 댐핑 토크를 상쇄한다.
자유층(30)은 스위칭 가능한 자성 모멘트를 갖는 데이터 저장층이다. SOT-MRAM 셀(90)의 MTJ 필름 스택(100) 내에서, 자유층(30)은 상태 유지층으로 작용하고, 그 자기적 상태는 SOT-MRAM 셀(90)의 상태를 결정한다. 예를 들어, 자유층(30)의 자성 모멘트는 제어 가능하며(예, SOT 유도 구조체(10)에 흐르는 전류를 제어함으로써), 이러한 방식으로 자유층(30)의 자성 모멘트를 제어함으로써, SOT-MRAM 셀(90)의 저항이 하이-저항 상태 또는 로우-저항 상태로 될 수 있다. SOT-MRAM 셀(90)이 하이-저항 상태인지 로우-저항 상태인지 여부는 자유층(30)과 기준층(50)의 자화의 상대적인 배향에 따른다(기준층(50)에 대한 상세한 내용은 아래 참조).
자유층(30)은 코발트 철 붕소(CoFeB), 코발트/팔라듐(CoPd), 코발트 철(CoFe), 코발트 철 붕소 텅스텐(CoFeBW), 니켈 철(NiFe), Ru, Co, 이들의 합금 등등 또는 이들의 조합과 같은 일종 이상의 강자성 재료로 형성될 수 있다. 자유층(30)은 2개의 CoFeB 층 사이의 Ru 층, 2개의 CoFeB 층 사이의 Co 층 또는 2개의 CoFeB 층 사이의 Ru 층 및 Co 층과 같은 다수의 상이한 재료층을 포함할 수 있지만, 다른 구성의 층 또는 재료가 사용될 수 있다. 일부 실시예에서, 자유층(30)의 재료는 (100) 배향과 같은 특정 결정 배향을 갖도록 증착된 결정질 재료를 포함한다. 자유층(30)의 총 두께는 약 1 nm 내지 약 4 nm 일 수 있다. 실시예는 평면 내 자기 이방성(IMA)을 갖는 자유층(30)을 사용한다. 자유층(30)의 적절한 두께는 자유층(30)의 조성 또는 자유층(30)의 자기적 특성에 의해 결정될 수 있다.
일부 실시예에서, 장벽층(40)은 마그네슘 산화물 및 알루미늄 산화물 등등 또는 이들의 조합과 같은 일종 이상의 재료로 형성된다. 일부 실시예에서, 장벽층(40)의 재료는 (100) 배향과 같은 특정 결정 배향을 갖도록 증착된 결정질 재료를 포함한다. 장벽층(40)의 재료는 자유층(30)과 동일한 결정 배향을 갖도록 증착될 수 있다. 일부 실시예에서, 장벽층(40)은 약 0.3 nm 내지 약 3 nm의 두께를 가질 수 있다. 일부 경우에, 장벽층(40)의 두께를 조절하는 것은 MTJ 필름 스택(100)의 저항(RMTJ)을 조절하는 데 도움이 될 수 있다. 예를 들어, 더 두꺼운 장벽층(40)은 MTJ 필름 스택(100)의 저항을 증가시킬 수 있다. 일부 실시예에서, SOT-MRAM 셀(90)의 성능은 SOT-MRAM 셀(90)에 연결된 회로(들)의 기생 저항과 매칭하도록 MTJ 필름 스택(100)의 저항(RMTJ)을 조절하는 것에 의해 개선될 수 있다. 일부의 경우, 이 방식으로 저항을 매칭하는 것은 SOT-MRAM 셀(90)이 판독될 수 있는 동작 조건의 범위를 증가시킬 수 있다. 장벽층(40)은 전자가 장벽층(40)을 통해 터널링할 수 있도록 충분히 얇을 수 있다.
기준층(50)은 자성 모멘트가 변하지 않는 제2 자성층이다. 기준층(50)은 전술한 바와 같은 자유층(30)과 동일한 재료로 형성될 수 있고, 자유층(30)과 동일한 재료 조성을 가질 수 있다. 일부 실시예에서, 기준층(50)은 하나 이상의 자성 재료층을 포함한다. 일부 실시예에서, 기준층(50)은 Co, Fe 및 B; Fe 및 B; Co 및 Fe; Co 등과 같은, 코발트(Co), 철(Fe) 및 붕소(B)의 조합의 층을 포함한다. 일부 실시예에서, 기준층(50)의 재료는 (100) 배향과 같은 특정 결정 배향을 갖도록 증착된 결정 재료를 포함한다. 기준층(50)의 재료는 장벽층(40)과 동일한 결정 배향을 갖도록 증착될 수 있다. 일부 실시예에서, 기준층(50)의 두께는 약 0.2 nm 내지 약 8 nm의 범위에 있다.
고정층(60)은 기준층(50)의 스핀 분극 방향을 고정된 방향으로 고정시키는 데 사용되는 하드 바이어스 층이다. 기준층(50)의 스핀 분극 방향을 고정시키는 것은 기준층(50)에 대한 자유층(30)의 스핀 분극 방향을 변경하여 SOT-MRAM 셀이 로우-저항 상태와 하이-저항 상태 사이에서 토글링되도록 한다. 고정층(60)은 기준층(50) 위에 형성되므로, 도 1에 제시된 예시적인 MTJ 필름 스택(100)은 "상부 고정된" MTJ 스택으로 간주될 수 있다. 그러나, 일부 실시예에서, MTJ 필름 스택(100)의 층들의 순서는 역전될 수 있다. 이러한 실시예에서, 기준층(50)은 고정층(60) 위에 형성될 것이기 때문에, 이러한 MTJ 필름 스택은 "하부 고정된" MTJ 스택으로 간주될 수 있다.
고정층(60)은 일부 실시예에서 다수의 상이한 재료층을 포함할 수 있으며, 합성 반강자성(SAF) 층으로 지칭될 수 있다. 예를 들어, 고정층(60)은 하나 이상의 강자성 층 및 하나 이상의 비강자성 층의 스택을 포함할 수 있다. 예를 들어, 고정층(60)은 2개의 강자성 층 사이에 개재된 비강자성 층으로 형성될 수 있거나, 교대로 배치된 비강자성 층과 강자성 층의 스택일 수 있다. 강자성 층은 Co, Fe, Ni, CoFe, NiFe, CoFeB, CoFeBW, 이들의 합금 등등 또는 이들의 조합과 같은 재료로 형성될 수 있다. 비강자성 층은 Cu, Ru, Ir, Pt, W, Ta, Mg 등등 또는 이들의 조합과 같은 재료로 형성될 수 있다. 일부 실시예에서, 고정층(60)의 강자성 층(들)은 약 2 nm 내지 약 5 nm의 두께를 가질 수 있다. 일부 실시예에서, 더 두꺼운 고정층(60)은 더 강한 반강자성 특성을 가질 수 있거나, 외부 자기장 또는 열 변동에 대해 더 견고할 수 있다. 일부 실시예에서, 고정층(60)의 비강자성 층(들)은 약 2Å 내지 약 10Å의 두께를 가질 수 있다. 예를 들어, 고정층(60)은 약 4Å 내지 약 8.5Å의 두께를 갖는 Ru 층을 포함할 수 있지만, 다른 층 또는 두께도 가능하다. 일부 실시예에서, 고정층(60)의 하나 이상의 층은 (111) 배향과 같은 특정 결정 배향을 갖도록 증착된 결정질 재료를 포함한다. 고정층(60)은 평면 내 자기 이방성(IMA)을 갖도록, 즉, 고정층(60)의 수평 방향과 동일한 평면에서 자기 이방성을 갖도록 형성될 수 있다. 일부 실시예에서, 고정층(60)의 총 두께는 약 3 nm 내지 25 nm의 범위에 있다.
일부 실시예에서, 고정층(60)은 고정층을 고정하기 위한 강한 교환 바이어스를 제공하기 위해 PtMn 또는 IrMn과 같은 반-강자성 재료(AFM) 층을 포함할 수 있다. 이것은 "스핀 밸브 구조체"를 형성하고, 고정층에 더 양호한 안정성을 제공한다. AFM 층이 없으면, 고정층(60)은 덜 안정적이므로, "의사-스핀 밸브"로 지칭될 수 있다.
캐핑층(70)은 후속 공정에서 캐핑층(70) 아래의 층을 보호하는 한편, 상부의 비아 또는 금속 라인을 연결할 수 있는 상부 전극을 제공하는 역할을 하는 단일 또는 다층 구조체일 수 있다. 층(들)은 Cu, Ru, Ir, Pt, W, Ta, Mg, Ti, TaN, TiN 등등 또는 이들의 조합과 같은 비-강자성 재료로 형성될 수 있다. 일부 실시예에서, 캐핑층(70)은 Cu, Ru, Ir, Pt, W, Ta, Mg, Ti, TaN, TiN 등과 같은 다른 비강자성 재료층과 같은 다른 비강자성 재료층을 개재시키는 2개의 비강자성 재료층을 포함할 수 있다. 예를 들어, 일부 실시예에서, 캐핑층은 2개의 Ru 층 사이에 개재된 Ta 또는 Ti를 포함할 수 있다. 캐핑층(70)의 두께는 약 3 nm 내지 약 25 nm일 수 있지만, 다른 두께도 고려된다. 캐핑층(70)으로 다수의 층을 사용하는 실시예에서, 각각의 층은 약 1 nm 내지 약 12 nm일 수 있다.
상부 전극(75)이 캐핑층(70) 위에 배치될 수 있다. 상부 전극(75)은 MTJ 필름 스택(100)의 상부에 결합된 전도성 패턴에 전기적 연결을 제공하기 위해 사용될 수 있다. 상부 전극(75)은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등등 또는 이들의 조합과 같은 임의의 적절한 재료로 형성될 수 있다.
스페이서 층(20)(예, 스페이서 층(20A) 및/또는 스페이서 층(20B))은 일부 실시예에서 자유층(30)과 SOT 유도 구조체(10) 사이에 배치된다. 스페이서 층(20)은 SOT 유도 구조체(10)와 자유층(30) 사이의 교환 결합을 완화시킨다. SOT 유도 구조체(10)는 PMA(수직 자기 이방성)를 가지고 자유층(30)은 IMA(평면 내 자기 이방성)를 가지기 때문에, 스페이서 층(20)은 SOT 유도 구조체(10)와 자유층(30)이 이들 사이의 유해한 결합 효과없이 특정 자기 이방성을 유지할 수 있도록 이들 사이의 교환 결합을 조정하는 역할을 한다. 최적 결합은 기록 동작 중에 자유층(30)의 스위칭을 돕기 위해 자기장(Hz)의 내부 생성을 허용한다. PMA를 갖는 강자성 SOT 유도 구조체(10)는 스핀 홀 각도(SHA)를 향상시키고 따라서 기록 전류를 감소시킨다.
스페이서 층(20)은 금속 재료 또는 유전체 재료(예, 금속 산화물)로 형성될 수 있다. 스페이서 층(20)이 금속 재료로 형성되는 경우, 스페이서 층(20)은 W, Ru, Pt, Mo, Ti, Mg 등등 또는 이들의 조합과 같은 비강자성 금속 재료 등의 금속 재료로 형성될 수 있다. 스페이서 층(20)이 유전체 재료로 형성되는 경우, 스페이서 층(20)은 마그네슘 산화물(MgOx), 코발트 산화물(CoOx), 알루미늄 산화물(AlOx) 등등 또는 이들의 조합과 같은 유전체 재료로 형성될 수 있다. 일부 실시예에서, 스페이서 층(20)은 각각 금속 재료 및/또는 유전체 재료를 포함하는 상이한 재료일 수 있는 다중 층으로 형성될 수 있다. 일부 실시예에서, 스페이서 층(20A)은 SOT 유도 구조체(10)와 함께 형성되고 패턴화될 수 있고, SOT 유도 구조체(10)와 유사한 풋 프린트(foot print)를 가질 수 있다. 일부 실시예에서, 스페이서 층(20B)은 스페이서 층(20B)이 MTJ 필름 스택(100)과 유사한 풋 프린트를 가질 수 있도록 MTJ 필름 스택(100)이 패턴화될 때 패턴화 될 수 있다. 일부 실시예에서, 스페이서 층(20A) 및 스페이서 층(20B) 모두가 존재할 수 있다.
스페이서 층(20)(스페이서 층(20A) 및 스페이서 층(20B) 포함)의 총 두께는 자유층(30) 및 SOT 유도 구조체(10)의 재료에 의존한다. 스페이서 층(20)은 자유층(30)과 SOT 유도 구조체(10)의 교환 결합을 감소시키기 위해 필요한 최소 두께에 의해 결정되는 최소 두께를 가져야 한다. 스페이서 층(20)의 최대 두께는 SOT 효과에 의해 결정된다. 자유층(30)과 SOT 유도 구조체(10)가 너무 분리되면, SOT 효과가 감소하여 SOT 효율(스핀 홀 각도)이 감소하고 자기 저항에 영향을 미친다. 또한, 스페이서 층(20)이 유전체 재료인 경우, 스페이서 층(20)의 두께는 MTJ 필름 스택(100)의 저항에 영향을 미친다. 스페이서 층(20), 자유층(30) 및 SOT 유도 구조체(10)에 대해 선택된 재료에 따라 스페이서 층(20)은 약 2Å 내지 약 13Å 의 총 두께를 가질 수 있다. 스페이서 층(20)이 마그네슘 산화물로 형성되는 경우와 같은 일부 실시예에서, 스페이서 층(20)은 약 6.5Å 내지 약 8.5Å의 총 두께를 가질 수 있다. 스페이서 층(20)이 마그네슘으로 형성되는 경우와 같은 다른 실시예에서, 스페이서 층(20)은 약 10Å 내지 약 13Å의 총 두께를 가질 수 있다. 스페이서 층(20)이 티타늄으로 형성되는 경우와 같은 또 다른 실시예에서, 스페이서 층(20)은 약 6.5Å 내지 약 10Å의 총 두께를 가질 수 있다. 스페이서 층(20)이 텅스텐으로 형성되는 경우와 같은 또 다른 실시예에서, 스페이서 층(20)은 약 5Å 내지 약 10Å의 총 두께를 가질 수 있다.
도 2는 본 개시 내용의 실시예에 따른 SOT-MRAM 셀(90)의 단순화된 개략도를 예시한다. 유사한 참조 기호를 사용하여 도 1과 관련하여 설명된 재료, 구성, 치수, 공정 및/또는 동작은 다음 실시예에 적용될 수 있으므로, 그 상세한 설명은 생략될 수 있다.
일부 실시예에서, SOT 유도 구조체(10)는 본 명세서에서 FET(110)로 지칭되는 스위칭 디바이스(예, 전계효과 트랜지스터(FET))에 일단부가 결합된다. 일부 실시예에서, SOT 유도 구조체(10)는 하나 이상의 도전 패턴(예, 비아, 배선, 도전 라인 및/또는 패드)을 통해 FET(110)(또는 FET1)의 드레인(또는 소스)에 결합되고, FET의 게이트는 하나 이상의 도전 패턴을 통해 워드 라인(WL1)(120)에 결합된다. FET1의 소스(또는 드레인)는 하나 이상의 도전 패턴을 통해 소스 라인(SL1)(125)에 결합된다. SOT 유도 구조체(10)의 다른 단부는 본 명세서에서 FET(110)(또는 FET2)로도 지칭되는 다른 스위칭 디바이스(예, 전계효과 트랜지스터(FET))에 결합된다. 일부 실시예에서, SOT 유도 구조체(10)는 하나 이상의 도전 패턴을 통해 FET2의 드레인(또는 소스)에 결합되고, FET2의 게이트는 하나 이상의 도전 패턴을 통해 워드 라인(WL2)(120)에 결합된다. FET2의 소스(또는 드레인)는 하나 이상의 도전 패턴을 통해 소스 라인(SL2)(125)에 결합된다.
일부 실시예에서, MTJ 필름 스택(100)은 수직 방향(필름 스택 방향)(Z-방향)을 따라 SOT 유도 구조체(10) 위에 배치된다. 일부 실시예에서, 스페이서 층(20)은 MTJ 필름 스택(100)과 SOT 유도 구조체(10) 사이에 배치된다. 비트 라인(160)이 하나 이상의 도전 패턴을 통해 MTJ 필름 스택(100)의 상부에 전기적으로 결합된다.
일부 실시예에서, MTJ 필름 스택(100)은 전도될 수 있고, SOT 유도 구조체(10)는 MTJ 필름 스택(100) 위에 배치될 수 있다. 이러한 실시예에서, 캐핑층(70)은 생략될 수 있고, 상부 전극(75)(도 1 참조)은 하부 전극(5)이 될 수 있고, 하부 전극(5)은 상부 전극(75)이 될 수 있다. MTJ 필름 스택(100)의 자유층(30)은 전도된 MTJ 필름 스택(100)의 상부에 배치될 수 있다. 스페이서 층(20)을 사용하는 실시예는 SOT 유도 구조체(10)와 MTJ 필름 스택(100) 사이에 배치된 스페이서 층을 가질 수 있다. 또한 이러한 실시예에서, 배선 배열은 동일하게 유지될 수 있으며, 이 경우 도전 패턴을 통해 FET1(FET(110))의 드레인(또는 소스)이 SOT 유도 구조체(10)의 일단부에 결합되고 FET2(FET(110))의 드레인(또는 소스)이SOT 유도 구조체의 타단부에 결합된다. 유사하게, 비트 라인(160)은 하나 이상의 도전 패턴을 통해 현재 MTJ 필름 스택(100)의 하부에 결합될 수 있다. 이러한 양태의 변형은 아래의 다양한 도면과 관련하여 논의된다.
도 2에 예시된 요소들의 배열을 사용하여, SOT-MRAM 셀(90)은 자유층(30)을 스위칭하기 위해 외부 보조 자기장을 사용할 필요없이 x-형 메모리 디바이스를 구현할 수 있다. 또한, STT-MRAM 셀이 아닌 SOT-MRAM 셀(90)을 사용하는 것에 의해, FET(110)(FET1 및 FET2)의 트랜지스터 크기도 감소될 수 있도록 전력 요건이 감소된다. 일부 실시예에서, SOT-MRAM 디바이스의 면적 크기는 비교 가능한 SRAM 디바이스의 면적 크기의 약 50% 내지 75%이고 STT-MRAM 디바이스와 거의 동일한 크기일 수 있으며, 동시에 적은 전력을 필요로 하며 더 빠른 스위칭 및 더 안정적인 수명(스위칭 시이클의 증가)을 제공할 수 있다.
워드 라인(WL1)(120)이 포지티브 바이어스되고 워드 라인(WL2)(120)이 포지티브 바이어스되면, FET(110)(FET1 및 FET2)의 게이트가 개방될 것이다. 그러면, 전류(Jc)는 SOT 유도 구조체(10)에 걸쳐 일 방향으로 흘러서 자유층(30)이 자화 방향을 변경하도록 유도할 수 있다. 전류 방향이 역전되면, 전류(Jc)는 SOT 유도 구조체(10)에 걸쳐 반대 방향으로 흘러서 자유층(30)이 자화를 역방향으로 변화시킬 수 있다. 그러나, 트랜지스터(FET(110)) 중 어느 하나(FET1 또는 FET2)가 턴온되지 않은 경우, 전류는 SOT 유도 구조체(10)에 걸쳐 흐르지 않게 되어 비트 라인(160)에서 MTJ 필름 스택(100)을 통해 판독 동작이 수행될 수 있다. 판독 및 기록 동작은 도 18과 관련하여 아래에서 상세히 논의된다.
도 3a 및 도 3b는 다양한 실시예에 따른 SOT 유도 구조체(10)를 예시한다. SOT 유도 구조체(10)는 자유층(30)과 강한 스핀 궤도 상호 작용을 일으키는 스핀 궤도 활성층이다. 도 3a 및 도 3b에서, SOT 유도 구조체(10)는 수직 자기 이방성(PMA)을 갖는 변형된 강자성 구조체이다. 전술한 바와 같이, 변형된 SOT 유도 구조체(10)는 두꺼운 중금속 시드층을 사용하지 않고 높은 평면 수직 자기 이방성(PMA) 및 높은 스핀 홀 각도(SHA)를 모두 달성함으로써 SOT 스위칭 효율을 증가시키는 데 유리하다.
도 3a에서, SOT 유도 구조체(10)는 교대로 배치되는 금속층 쌍(14)을 포함한다. 이러한 금속층 쌍(14)은 적층되어 SOT 유도 구조체(10)를 형성한다. 제1 금속층(14A)은 백금 또는 팔라듐과 같은 비강자성 금속으로 형성될 수 있고, 제2 금속층(14B)은 코발트와 같은 강자성 금속으로 형성될 수 있다. 제1 금속층(14A)은 1 nm 내지 2 nm의 두께를 가질 수 있고, 제2 금속층(14B)은 0.01 nm 내지 0.7 nm의 두께를 가질 수 있다. 다른 두께가 고려되고 사용될 수 있다. 금속층 쌍(14)은 여러 세트의 금속층 쌍(14)을 갖는 SOT 유도 구조체(10)를 형성하도록 반복된 사이클로 형성된다. SOT 유도 구조체(10)는 2개 이상의 금속층 쌍(14), 예컨대, 2-8개의 금속층 쌍(14), 3-6개의 금속층 쌍(14)을 포함할 수 있다.
제2 금속층(14B)의 두께에 대한 제1 금속층(14A)의 두께의 비율을 증가시키고 금속층 쌍(14)의 사이클 수를 증가시킴으로써, SOT 유도 구조체(10)의 유효 평면 수직 자기 이방성(PMA)이 증가될 수 있다. PMA는 제1 금속층(14A)의 금속과 제2 금속층(14B)의 금속 사이의 높은 격자 부정합으로 인한 제1 금속층(14A)과 제2 금속층(14B) 사이의 높은 탄성 변형으로 인해 증가된다. 예를 들어, 제1 금속층(14A)과 제2 금속층(14B) 사이의 격자 부정합은 약 6% 내지 약 10% 일 수 있다. 금속층 쌍(14)의 추가 사이클은 SOT 유도 구조체(10)의 변형을 증가시키고 중금속 시드층(생략될 수 있음)에 의해 제공되는 것과 유사한 높은 PMA를 제공한다. 유사하게, 제2 금속층(14B)의 두께에 대한 제1 금속층(14A)의 두께의 비율이 높으면, 변형 및 PMA가 증가된다. 이러한 비율은 일부 실시예에서 약 2 내지 20이고 다른 실시예에서 약 3 내지 10일 수 있다.
PMA와 관련된 자화 레벨은 SOT 유도 구조체(10)의 자화 강도(보자력, Hc) 또는 자화도(포화 자화도, Ms)에 의해 특성화될 수 있다. 일부 실시예에서, 보자력은 200 Oe 내지 1000 Oe, 예컨대, 약 300 Oe 내지 600 Oe일 수 있다. PMA와 관련된 자화 레벨은 또한 제로 자기장에서의 잔류 자화도(Mr) 대 포화 자기장(예, 10,000 Oe)에서의 포화 자화도(Ms)의 비율(Mr/Ms)에 의해 특성화될 수 있다. 일부 실시예에서, Mr/Ms 비율은 약 0.30 초과, 예컨대, 약 0.30 내지 0.90 또는 약 0.60 내지 0.80일 수 있으며, 이는 강한 PMA를 나타낸다.
SOT 유도 구조체(10)는 CVD, PVD, ALD 등등 또는 이들의 조합과 같은 임의의 적절한 증착 기술을 포함하는 블랭킷 증착 기술을 이용하여 제1 금속층(14A)의 금속 재료를 증착함으로써 형성될 수 있다. 다음에, 제2 금속층(14B)의 금속 재료가 제1 금속층(14A)을 증착하는 데 적용되는 동일한 증착 기술 중 임의의 것을 포함하는 블랭킷 증착 기술을 이용하여 증착될 수 있다.
금속층 쌍(14)의 여러 사이클의 증착 후, SOT 유도 구조체(10)의 총 두께는 약 2 nm 내지 약 25 nm, 예컨대, 약 3 nm 내지 18 nm, 예컨대 약 5 nm 일 수 있지만, 다른 값이 고려되어 사용될 수 있다. 일부 실시예에서, 금속층 쌍(14)의 여러 사이클의 증착 후에, 스페이서 층(20)(예, 도 1의 스페이서(20A))이 증착될 수 있다. SOT 유도 구조체(10)는 후속 단계에서 최종 형상으로 패턴화될 수 있거나, 이 시점에서(MTJ 필름 스택(100) 중 임의의 것을 형성하기 전에) 최종 형상으로 패턴화될 수 있다.
금속층 쌍(14)의 여러 사이클의 증착 후에, 어닐링이 수행될 수 있다. 증착 후 어닐링은 금속층 쌍(14)에서 상향 확산을 제공하고, SOT 유도 구조체(10)의 PMA를 더 증가시킨다. 사후 어닐링은 약 300 ℃ 내지 약 400 ℃의 온도에서 0.5 시간 내지 3 시간 동안 수행될 수 있다. 일부 실시예에서, 금속층 쌍(14)의 결정 이방성으로 인해 PMA를 더 증가시키기 위해 사후 어닐링 중에 인-시튜 수직 자기장(평면 외)이 인가될 수 있다. 자기장은 어닐링 중에 약 1 테슬라 내지 5 테슬라일 수 있다. 일부 실시예에서, 어닐링 중에 인-시튜 수직 자기장을 인가하는 것에 의해 SOT 유도 구조체(10)는 초 상자성(평면 내 또는 수직이 아님)인 것으로부터 주로 수직 자기 이방성을 갖는 상태로 변형될 수 있다. 일부 실시예에서, SOT 유도 구조체(10)는 형성 후에 부분 평면 내 및 부분 수직 이방성을 가질 수 있고, 어닐링 중에 인-시튜 수직 자기장을 적용하는 것에 의해 수직 자기 특성이 약 10% 내지 50% 증가하여 SOT 유도 구조체(10)는 어닐링 후 주로 수직인 자기 이방성을 가진다. 증착 후 어닐링은 SOT 유도 구조체(10)에 대해 금속층 쌍(14)을 증착한 직후에 수행될 수 있거나, 예를 들어 MTJ 필름 스택(100) 층을 형성한 후에 후속 공정에서 수행될 수 있다.
도 3b는 유사 참조 부호가 유사한 요소를 지칭하는 도 3a와 유사하다. 도 3b의 SOT 유도 구조체(10)는 베이스 금속층(12)을 포함한다. 베이스 금속층(12)은 도 3a와 관련하여 논의된 금속층 쌍(14)의 층들의 높은 두께 비율을 이용하는 것과 같이 SOT 유도 구조체(10)에 대해 유사한 기능을 제공한다. 베이스 금속층(12)의 사용은 SOT 유도 구조체(10)의 높은 PMA를 유지하면서 금속층 쌍(14)의 증착에 더 많은 유연성을 허용한다. 일부 실시예에서, 베이스 금속층(12)은 제1 금속층(14A)의 금속과 동일한 재료일 수 있다. 본질적으로, 제1 사이클 중에 제1 금속층(14A)의 금속은 후속 사이클에서보다 두꺼워질 수 있다. 다른 실시예에서, 베이스 금속층(12)은 제1 금속층(14A)의 금속과 다른 재료일 수 있다. 예를 들어, 제1 금속층(14A)의 금속은 백금일 수 있고 베이스 금속층(12)의 금속은 팔라듐이거나, 그 반대일 수 있다.
제1 금속층(14A)의 두께와 제2 금속층(14B)의 두께는 각각 약 0.01 nm 내지 2 nm일 수 있고, 베이스 금속층(12)의 두께는 2 nm 내지 5 nm일 수 있다. 베이스 금속층(12)의 존재로 인해, 제1 금속층(14A)의 두께와 제2 금속층(14B)의 두께는 동일할 수 있고 여전히 높은 PMA 및 SHA를 달성할 수 있다. 도 3a에 예시된 배열에 비해, 제1 금속층(14A) 대 제2 금속층(14B)의 두께 비율은 높은 PMA를 유지하는 데 그다지 중요하지 않다. 예를 들어, 일부 실시예에서, 베이스 금속층(12)을 사용하여 증착된 SOT 유도 구조체(10)의 PMA는 제1 금속층(14A)의 두께가 제2 금속층(14B)의 두께와 동일한 경우에도 베이스 금속층(12)이 없는 경우보다 약 30% 내지 약 60% 더 클 수 있다.
도 3b의 베이스 금속층(12), 제1 금속층(14A) 및 제2 금속층(14B)은 도 3a와 관련하여 위에서 논의된 것과 유사한 공정 및 재료를 사용하여 증착 및 어닐링될 수 있다. 어닐링 중의 인-시튜 수직 자기장은 도 3b의 SOT 유도 구조체의 PMA를 약 10% 내지 약 40% 증가시킬 수 있다.
도 4, 도 14 및 도 15는 다양한 실시예에 따른 SOT-MRAM 디바이스의 일부의 개략적인 단면도이다. SOT-MRAM 디바이스의 예시된 층의 일부 측면은 이러한 단면 내에 평탄화될 수 있으며, 묘사된 특징부 중 일부는 다른 단면에 실제로 존재할 수 있음을 이해해야 한다. 도 16은 도 4, 도 14 및 도 15에 예시된 SOT-MRAM 디바이스의 3차원적 표현이다. 도 17은 도 4, 도 14 및 도 15에 예시된 실시예와 일치하는 회로도이다.
도 1, 도 2, 도 3a 및 도 3b와 관련하여 설명된 재료, 구성, 치수, 공정 및/또는 동작은 다음 실시예에 채용될 수 있으므로, 그 상세한 설명은 생략될 수 있다. 개괄적으로 도 4, 도 14 및 도 15를 참조하면, 일부 실시예에서, SOT-MRAM 디바이스는 다중 배선층 구조체를 갖는 적층 구조체를 포함한다. 일부 실시예에서, 다중 배선층 구조체는 기판 위에 배치된 개별 높이로 위치된 "Mx"(x = 0, 1, 2, 3,…) 금속 배선층 및 My 금속 배선층을 My+1 금속 배선층에 연결하는 "Vy"(y = 0, 1, 2, 3,…) 비아(접촉부)를 포함한다. 금속 배선층은 유전체 재료층에 매립된 금속 라인을 포함한다. 비아는 인접한 금속 배선층을 분리하는 층간 유전체(ILD) 재료에 매립된 도전 플러그를 포함한다. 설명 및 라벨링을 위해, "A"로 끝나는 요소는 x = 0, y = 0 레벨에 해당하고, "B"로 끝나는 요소는 x = 1, y = 1 레벨에 해당하고, "C"로 끝나는 요소는 x = 3, y = 3 레벨에 해당하고, 다른 요소들도 이와 유사하다. 일부 실시예에서, 짝수 금속 배선층은 일 방향(예, X)으로 연장되고, 홀수 금속 배선층은 해당 일 방향과 교차하는 다른 방향(예, Y)으로 연장된다. 일부 실시예에서, 금속 배선을 위한 피치는 일반적으로 레벨이 증가함에 따라 증가할 수 있다. 예를 들어, M3 및 M4 레벨의 금속 배선 피치는 동일할 수 있고, M5 이상의 금속 배선에 대한 피치는 동일할 수 있으며 M3 및 M4의 금속 배선에 대한 피치보다 클 수 있다.
일부 실시예에서, 금속 배선 및 비아는 알루미늄, 코발트, 구리, 구리 합금, 텅스텐, 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 이들의 합금 등등 또는 이들의 조합 중 일종 이상으로 형성된다. 비아는 또한 비아의 측면을 둘러싸고 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 텅스텐 질화물, 루테늄, 로듐, 백금, 기타 귀금속, 기타 내화성 금속, 이들의 질화물, 이들의 조합 등의 하나 이상의 층으로 형성된 장벽 또는 접착 재료 층을 포함할 수 있다.
일부 실시예에서, ILD 층은 예를 들어, 실리콘 질화물과 같은 질화물, 실리콘 산화물, SiOC 및 SiOCN과 같은 산화물, SiCN, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소-도핑된 포스포실리케이트 유리(BPSG) 등등 또는 이들의 조합를 포함하는 임의의 적절한 유전체 재료로 형성된다.
접촉 플러그(118)는 FET(110)의 소스 영역(112S) 또는 드레인 영역(112D)을 유전체 층(104)을 통해 M0 금속 배선층(예, 도전 라인(130A))에 연결한다. 소스 라인(SL1)(125)은 M0 금속 배선층에 있고 FET(110)(FET1)의 소스 영역(112S)에 결합된다. 소스 라인(SL2)(125)는 M0 금속 배선층에 있으며 FET(110)(FET2)의 소스 영역(112S)에 결합된다. FET(110)(FET1)의 드레인 영역(112D)은 SOT 유도 구조체(10)의 일단부에 결합된다. FET(110)(FET2)의 드레인 영역(112D)은 SOT 유도 구조체(10)의 타단부에 결합된다. 비트 라인(BL)(160)은 M2 금속 배선층 내에서 MTJ 필름 스택(100) 위에 있고 MTJ 필름 스택(100)의 상부에 결합된다. 워드 라인(WL1)은 FET(110)(FET1)의 게이트 전극에 결합되고, 워드 라인(WL2)은 FET(110)(FET2)의 게이트 전극에 결합된다.
또한, 도 4의 개략도는 일 실시예의 예시일 뿐이며 본 개시 내용의 사상에서 벗어나지 않고 변경이 이루어질 수 있다는 것을 이해해야 한다. 예를 들어, 임의의 원하는 배선 레이아웃을 수용하기 위해 필요에 따라 다수의 층이 개재될 수 있음을 이해해야 한다. 특히, 특정 요소가 특정 금속 배선층에 있는 것으로 설명되는 경우, 본 개시 내용은 설명된 금속 배선층 사이에 임의의 원하는 수의 금속 배선층이 개재될 수 있다는 것을 고려한다. 예를 들어, 한 요소가 M2 금속 배선층에 있는 것으로 설명되고 다른 요소가 M3 금속 배선층에 있는 것으로 설명되는 경우, M2 금속 배선층과 M3 금속 배선층 사이에 임의의 수의 금속 배선층이 있을 수 있다. 또한, 전술한 바와 같이, MTJ 필름 스택(100)은 SOT 유도 구조체(10)가 MTJ 필름 스택(100) 위에 배치되도록 형성될 수 있다.
일부 실시예에서, FET(110)는 평면형 FET, 핀형 FET 또는 게이트-올-어라운드 FET이다. 전극(80)은 FET(110)의 드레인 영역(112D)에 결합되고, FET(110)의 소스 영역(112S)은 소스 라인(SL)(125)에 결합된다. 일부 실시예에서, 소스 영역(112S)은 2개의 인접한 FET(110)에 의해 공유된다(도 15 참조). 일부 실시예에서, 한 쌍의 FET(110)(FET1 및 FET2)가 더미 게이트 구조체(121)에 의해 다른 한 쌍의 FET(110)(예, 도 4의 MC2 내)로부터 분리된다. 워드 라인(WL)120)은 FET(110)의 게이트에 결합되어, 소스 라인(SL)(125)에서 MTJ 필름 스택(100)을 통해 비트 라인(BL160)으로 전류가 흐를 수 있는지 여부를 스위칭한다.
도 4를 참조하면, MC1 및 MC2를 포함하는 SOT-MRAM 디바이스(300)의 2개의 SOT-MRAM 셀(90)이 예시되어 있다. 도 4에 예시된 바와 같이, 인접한 SOT-MRAM 셀(90)의 소스 영역(112S)은 더미 게이트 구조체(121)에 의해 FET(110)(FET1 및 FET2)의 드레인 영역(112D)을 분리하는 것과 유사하게 더미 게이트 구조체(121)에 의해 분리될 수 있다. 일부 실시예에서, 인접한 SOT-MRAM 셀(90) 중 2개는 공통 소스 영역(112S)을 공유할 수 있다(예, 도 15 참조).
SOT 유도 구조체(10)는 M1 금속 배선층에 배치되고, MC1의 각 FET(110)의 드레인 영역(112D)(또는 소스 영역(112S))에 결합될 수 있다. MTJ 필름 스택(100)은 V1 층의 SOT 유도 구조체(10) 상에, 예를 들어 V1 층의 하부 부분(V1A)에 배치될 수 있다. 비아(126B)에 의해 MTJ 필름 스택(100)의 상부가 M2 금속 배선층의 비트 라인(BL) 신호(160)에 연결될 수 있다. 소스 라인(SL1) 및 소스 라인(SL2)은 M0 금속 배선층에 배치되고, FET(110)(각각의 FET1 및 FET2)의 소스 영역(112S (또는 드레인 영역)에 결합될 수 있다. 워드 라인(WL1) 및 워드 라인(WL2)은 각각 FET(110)(각각의 FET1 및 FET2)의 게이트 전극에 연결된다. 이러한 연결은 다른 단면의 비아 및 배선 패턴에 의해 금속 배선층으로 연결될 수 있다. 도 4에 예시된 바와 같이, 소스 라인(예, SL1 및 SL2)은 각각 Y-방향으로 향하고 X-방향을 따라 작은 단면을 가진다.
일부 실시예에서, MTJ 필름 스택(100), SOT 유도 배선 구조체(10), 소스 라인(125)(SL1 및 SL2) 및 비트 라인(BL)(160)은 각각 금속 배선층 아래로 이동하거나 하나 이상의 금속 배선층 위로 이동할 수 있다.
도 5 내지 도 14는 도 4의 SOT-MRAM 디바이스(300)의 형성의 중간 단계를 예시한다. SOT-MRAM 디바이스(300)의 다양한 구조체 및 요소를 형성하기 위해 사용될 수 있는 재료는 위에 설명되므로 반복되지 않는다.
도 5는 일부 실시예에 따른 기판(102) 및 기판(102) 상에 형성된 다중 FET(110)의 단면도를 예시한다. FET(110)는 SOT-MRAM 디바이스(300)에서 후속으로 형성되는 SOT-MRAM 셀(90)의 일부이다. 일부 예시적인 FET(110)가 도 5에 예시되어 있다. 기판(102)은 도핑되거나 도핑되지 않은 실리콘과 같은 반도체 기판 또는 반도체-온-절연체(SOI) 기판의 활성층일 수 있다. 반도체 기판은 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 갈륨 질화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘 게르마늄(SiGe), GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합과 같은 다른 반도체 재료를 포함할 수 있다. 다층 또는 구배 기판과 같은 다른 기판도 사용될 수 있다.
일부 실시예에서, FET(110)는 핀(또는 채널 영역)(116), 게이트 구조체(114), 소스 영역(112S) 및 드레인 영역(112D)을 포함하는 핀형 전계효과 트랜지스터(FinFET)이다. 도 5에 예시된 바와 같이, 핀(116)은 기판(102) 상에 형성되고, 기판(102)과 동일한 재료 또는 상이한 재료를 포함할 수 있다. 일부 실시예에서, 공정 균일성을 개선하기 위해 더미 핀(미도시)이 일부 핀(116) 사이에 형성될 수 있다. 게이트 구조체(114)는 다중 핀(116) 위에 형성되고, 핀(116)에 수직인 방향으로 연장된다. 일부 실시예에서, 스페이서(도면에 도시되지 않음)가 게이트 구조체(114)의 측벽 상에 배치될 수 있다. 일부 실시예에서, 공정 균일성을 개선하기 위해 더미 게이트 구조체(121)가 일부 게이트 구조체(114) 사이에 형성될 수 있다. 더미 게이트 구조체(121)는 일부 실시예에서 "더미 트랜지스터" 또는 "더미 FinFET"로 간주될 수 있다. 일부 게이트 구조체(114)는 SOT-MRAM 디바이스(300)(아래에서 더 상세히 설명됨)의 워드 라인으로 사용되며, 이에 따라 "WL2"와 같은 "WL"로 표시되어 있다. 소스 영역(112S) 및 드레인 영역(112D)은 게이트 구조체(114)의 양측상의 핀(116)에 형성된다. 소스 영역(112S) 및 드레인 영역(112D)은 예를 들어, 핀(116) 내의 주입 영역 또는 핀(116)에 형성된 리세스에서 성장된 에피택셜 재료일 수 있다. 도 5에 예시된 실시예에서, 각각의 핀(116)의 일 측면은 인접한 소스 영역(112S)이고, 각각의 핀(116)의 타 측면은 인접한 드레인 영역(112D)이다.
도면에 예시된 FET(110)는 대표적인 것으로, FET(110)의 일부 특징부는 명확성을 위해 도면에서 생략될 수 있다. 다른 실시예에서, 핀(116), 더미 핀, 게이트 구조체(114), 더미 게이트 구조체(21), 소스 영역(112S), 드레인 영역(112D) 또는 다른 특징부와 같은 특징부의 배열, 구성, 크기 또는 형상은 예시된 것과 상이할 수 있다. 다른 실시예에서, FET(110)는 평면 트랜지스터와 같은 다른 유형의 트랜지스터일 수 있다.
도 6에서, 일부 실시예에 따라, 유전체 층(104)이 기판(102) 위에 형성되고 소스 영역(112S) 및 드레인 영역(112D)을 노출하도록 패턴화된다. 유전체 층(104)은 FET(110)를 덮을 수 있고, 일부 실시예에서 층간 유전체 층(ILD)으로 간주될 수 있다. 유전체 층(104)은 예를 들어, ILD용으로 위에 열거된 임의의 재료를 포함하는 임의의 적절한 유전체 재료로 형성될 수 있다. 유전체 층(104)은 스핀 코팅, 물리적 기상 증착(PVD), 화학적 기상 증착(CVD) 등등 또는 이들의 조합과 같은 임의의 허용 가능한 증착 공정을 이용하여 형성될 수 있다. 일부 실시예에서, 유전체 층(104)은 예를 들어, 약 3.0보다 낮은 유전율(k 값)을 갖는 유전체 재료와 같은 로우-k 유전체 재료일 수 있다.
유전체 층(104)은 접촉 플러그(118) 추후 형성을 위해 소스 영역(112S) 및 드레인 영역(112D)을 노출시키는 개구(106)를 형성하도록 패턴화될 수 있다(도 3 참조). 유전체 층(104)은 적절한 포토리소그래피 및 에칭 공정을 이용하여 패턴화될 수 있다. 예를 들어, 포토레지스트 구조체(미도시)가 유전체 층(104) 위에 형성되고 패턴화될 수 있다. 개구(106)는 패턴화된 포토레지스트 구조체를 에칭 마스크로 사용하여 유전체 층(104)을 에칭하는 것으로 형성될 수 있다. 유전체 층(104)은 습식 에칭 공정 또는 건식 에칭 공정과 같은 적절한 에칭 공정을 이용하여 에칭될 수 있다.
도 7을 참조하면, 일부 실시예에 따라 소스 영역(112S) 및 드레인 영역(112D)에 전기적으로 연결되도록 접촉 플러그(118)가 형성된다. 일부 실시예에서, 접촉 플러그(118)는 개구(106)로 연장되는 장벽층(개별적으로 도시되지 않음)을 증착하고, 장벽층 위에 도전 재료를 증착하고, 화학적 기계적 연마(CMP) 공정 또는 연삭 공정과 같은 평탄화 공정을 수행함으로써 블랭킷 도전 장벽층 및 도전 재료의 과잉 부분을 제거하는 것에 의해 형성된다. 접촉 플러그(118)의 장벽층 또는 도전 재료는 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 도금 등과 같은 적절한 공정을 이용하여 형성될 수 있다. 장벽층이 사용된다면, TiN, Ti, TaN, Ta 등등 또는 이들의 조합과 같은 임의의 적절한 재료로 형성될 수 있다.
도 8을 참조하면, 접촉 플러그(118)를 전기적으로 연결하고 SOT-MRAM 디바이스 내에서 전기적 라우팅을 제공하도록 도전 라인(130A)이 형성된다. 도전 라인(130A)은 유전체 층(104) 위에 형성된 유전체 층(128A) 내에 형성될 수 있다. 유전체 층(128A)은 유전체 층(104)(도 6 참조)에 대해 전술한 것과 유사한 재료일 수 있으며, 유전체 층(104)과 유사한 기법을 이용하여 증착될 수 있다. 유전체 층(128A)은 일부 실시예에서 금속간 유전체 층(IMD)으로 간주될 수 있다.
도전 라인(130A)은 다마신, 이중 다마신, 도금, 증착 등등 또는 이들의 조합과 같은 적절한 기술을 이용하여 형성될 수 있다. 일부 실시예에서, 도전 라인(130A)은 먼저 유전체 층(128A)을 증착하고 유전체 층(128A)을 패턴화하여 개구를 형성한 후(예, 적절한 포토리소그래피 및 에칭 공정을 이용하여), 유전체 층(128A) 내의 개구를 도전 재료로 채우는 것에 의해 형성된다. 예를 들어, 도전 라인(130A)은 패턴화된 유전체 층(128A) 위에 선택적인 블랭킷 장벽층(개별적으로 예시되지 않음)을 증착하고, 블랭킷 장벽층 위에 도전 재료를 증착하고, CMP 공정 또는 연삭 공정과 같은 평탄화 공정을 수행하여 블랭킷 도전 장벽층 및 도전 재료의 과잉의 부분을 제거하는 것에 의해 형성될 수 있다. 장벽층 또는 도전 재료는 접촉 플러그(118)(도 7 참조)에 대해 전술한 것과 유사할 수 있고, 유사한 기술을 이용하여 증착될 수 있다. 일부 실시예에서, 접촉 플러그(118) 및 도전 라인(130A)의 도전 재료는 예를 들어, 접촉 플러그(118) 및 도전 라인(130A)을 형성하기 위해 이중 다마신 공정이 적용되는 경우 동일한 단계에서 증착될 수 있다.
일부 실시예에서, 도전 라인(130A)은 먼저 유전체 층(104) 및 접촉 플러그(118) 위에 선택적인 블랭킷 장벽층을 증착하고, 블랭킷 장벽층 위에 도전 재료를 증착한 다음, 장벽층 및 도전 재료를 패턴화하여(예, 적절한 포토리소그래피 및 에칭 공정을 이용하여) 도전 라인(130A)을 형성하는 것에 의해 형성된다. 유전체 층(128A)은 도전 라인(130A) 위에 증착될 수 있고, 도전 라인(130A)을 노출시키도록 평탄화 공정이 수행될 수 있다.
도 9에서, 일부 실시예에 따라, 도전 라인(130A)에 전기적으로 연결되도록 유전체 층(124A) 내에 비아(126A)가 형성된다. 일부 실시예에서, 유전체 층(124A)이 먼저 도전 라인(130A) 및 유전체 층(128A) 위에 형성된다. 유전체 층(124A)은 유전체 층(104)에 대해 전술한 것과 유사한 재료일 수 있고, 비아(126A)는 접촉 플러그(118)와 관련하여 전술한 것과 유사한 공정 및 재료를 사용하여 형성될 수 있다. 도전 라인 및 비아를 형성하는 공정은 원하는 수의 금속 배선층을 형성하기 위해 반복된다.
일부 실시예에서, SOT 유도 구조체(10) 아래에 형성된 비아(126A)는 단일 다마신 공정을 이용하여 구리, 텅스텐 또는 티타늄 질화물로 형성될 수 있으며, SOT 유도 구조체를 위한 하부 전극(5)(도 1 참조)으로서 기능할 수 있다. 접촉 플러그(118)의 재료가 주변 유전체 층(124A)으로 확산되는 것을 방지하기 위해 접촉 플러그(118)에 대해 전술한 바와 같이 선택적 장벽층이 또한 사용될 수 있다.
도 9에 예시된 바와 같이, 비아(126A)를 형성한 후, SOT 유도 구조체(10)의 필름 스택이 증착될 수 있다. 위에서 언급한 바와 같이, 일부 실시예에서, 비아(126A)는 하부 전극(5)으로서 기능할 수 있다. 일부 실시예에서, 버퍼층(7)이 임의의 적절한 공정을 이용하여 별도로 또는 SOT 유도 구조체(10)의 증착과 함께 비아(126A) 위에 형성될 수 있다. 버퍼층을 사용하는 실시예에서, 버퍼층은 약 0.2 내지 0.9 nm의 두께로 증착된 마그네슘 산화물 등을 포함할 수 있다. 하부 전극(5)은 도전 라인(130A)의 형성과 관련하여 위에서 논의된 기술을 이용하여 형성될 수 있다.
버퍼층(7)(사용되는 경우)을 형성한 후, SOT 유도 구조체(10) 필름 스택이 증착될 수 있다. SOT 유도 구조체(10)는 도 3a 및 도 3b와 관련하여 위에서 논의된 것과 같은 공정 및 재료를 사용하여 형성된다. 스페이서 층(20)이 도 3a 및 도 3b와 관련하여 위에서 논의된 것과 같은 공정 및 재료를 사용하여 SOT 유도 구조체(10) 위에 증착된다.
일부 실시예에서, 스페이서 층(20)이 증착된 후, MTJ 필름 스택(100)이 선택적인 버퍼층(7), SOT 유도 구조체(10) 및 MTJ 필름 스택(100)을 증착하는 증착 공정 전체에 걸쳐 진공을 파괴하지 않고 후술하는 바와 같이 순차적으로 증착된다.
일부 실시예에서, SOT 유도 구조체(10) 필름 스택을 증착한 후, 도 3a 및 도 3b와 관련하여 위에서 논의된 바와 같이 수직 자기 이방성을 증가시키도록 어닐링이 수행될 수 있다. 일부 실시예에서, 어닐링은 또한 수직 자기 이방성을 추가로 증가시키기 위해 인-시튜 수직 자기장에서 수행될 수 있다. 일부 실시예에서, MTJ 필름 스택(100)을 증착한 후에 SOT 유도 구조체(10)가 대신에 또는 추가로 어닐링될 수 있다.
도 10에서, MTJ 필름 스택(100)은 도 1과 관련하여 지시된 바와 같이 순차적인 층으로 증착될 수 있다. 자유층(30), 장벽층(40), 기준층(50), 고정층(60) 및 캐핑층(70)을 포함하는 MTJ 필름 스택(100)을 위한 층들이 SOT 유도 구조체(10) 위에 형성된다. 일부 실시예에서, 상부 전극(75)(도 1 참조)이 이후에 증착되는 반면, 다른 실시예에서는 하드 마스크(101)(도 11b 참조)가 상부 전극으로 기능할 수 있다. 일부 실시예에서, 스페이서 층(20)이 자유층(30) 아래에 제1 층으로서 형성될 수 있다. MTJ 필름 스택(100)의 각각의 층은 정확한 두께 조절 능력을 제공할 수 있는 적절한 필름 형성 방법에 의해 형성될 수 있다. 이러한 방법은 예를 들어, 물리적 기상 증착(PVD) 스퍼터링을 포함할 수 있다. 다른 방법은 분자빔 에피택시(MBE); 펄스 레이저 증착(PLD); 원자층 증착(ALD); 전자빔(e-beam) 에피택시; 또는 이들의 임의의 조합을 포함할 수 있다. 증착 두께가 정밀하게 조절될 수 있다면, 화학적 기상 증착(CVD) 또는 그 파생 기법을 적용하는 것이 가능하다.
MTJ 필름 스택(100) 층의 증착 후에 어닐링이 수행될 수 있다. SOT 유도 구조체(10)의 증착 후에 제1 어닐링이 수행되면, AFM 층의 평면 내 결정 이방성을 설정하기 위해, 일부 실시예에서, 수평 자기장의 존재하에 MTJ 필름 스택(100) 증착 후에 제2 어닐링이 수행될 수 있다. 특히, 사후 어닐링은 약 300 ℃ 내지 약 400 ℃의 온도에서 0.5 시간 내지 3 시간 동안 수행될 수 있다. 자기장은 어닐링 중에 약 1 테슬라 내지 5 테슬라일 수 있다. SOT 유도 구조체(10)의 증착 후 제1 어닐링이 수행되지 않으면, SOT 유도 구조체(10)의 PMA를 향상시키기 위해 수직 자기장의 존재하에 MTJ 필름 스택(100)의 증착 후 제1 어닐링이 수행될 수 있다. 그런 다음, AFM 층을 설정하기 위해 수평 자기장의 존재하에 제2 어닐링이 수행될 수도 있다.
도 11a, 도 11b, 도 11c, 도 11d, 도 11e, 도 11f 및 도 11g는 MTJ 필러를 형성하기 위해 MTJ 필름 스택(100)을 패턴화하고 SOT 유도 구조체(10)를 형성하도록 SOT 유도 구조체(10) 필름 스택을 패턴화하는 과정의 다양한 도면을 보여준다. 도 11a에서, 하드 마스크 층(101)이 MTJ 필름 스택(100) 층 위에 증착된다. 하드 마스크 층(101)은 임의의 적절한 공정을 이용하여 증착될 수 있고, 실리콘 질화물과 같은 임의의 적절한 재료 또는 탄탈, 텅스텐, 티타늄 질화물 등과 같은 도전 금속층 또는 실리콘 질화물과 같은, 제1 도전 금속층과 제2 유전체 층의 조합으로 형성될 수 있다. 하드 마스크 층(101)이 금속을 포함하는 실시예에서, 하드 마스크 층(101)은 또한 MTJ 필름 스택(100) 위의 상부 전극(75)(도 1)으로서 기능할 수 있다. 하드 마스크 층(101)은 도 11b에 예시된 바와 같이 하나 이상의 리소그래피 및 에칭 동작을 적용하는 것에 의해 패턴화된다.
도 11c에서, 하드 마스크 층(101)은 MTJ 필름 스택(100)의 다양한 필름을 패턴화하기 위한 마스크로 사용된다. 일부 실시예에서, 스페이서 층(20)은 도 11c(및 도 12의 좌측)에 예시된 바와 같이 MTJ 필름 스택(100)으로 패턴화될 수있는 반면, 다른 실시예에서 스페이서 층(20)은 도 11e(및 도 12의 우측)에 예시된 바와 같이 SOT 유도 구조체(10) 필름 스택으로 패턴화될 수 있다. 다른 실시예는 스페이서 층(20)을 도 1에 예시된 바와 같이 제1 및 제2 스페이서 층(20A 및 20B)으로 패턴화할 수 있다. 일부 실시예에서, 도 11c에 예시된 바와 같이, MTJ 필름 스택(100)의 단면도는 테이퍼진(메사) 형태를 가진다. 일부 실시예에서, 하드 마스크 층(101) 또는 하드 마스크 층(101)의 유전체 부분은 MTJ 필름 스택(100)의 패턴화 중에 소모될 수 있다. 하드 마스크 층(101)의 나머지 금속 부분은 상부 전극(75)(이후 상부 전극(75)로 표시)으로서 작용할 수 있다.
도 11d에서, 유전체 보호층(103)이 PVD, CVD, ALD 등과 같은 임의의 적절한 증착 기술 또는 이들의 조합을 이용하여 블랭킷 증착된다. 유전체 보호층(103)은 SOT 유도 구조체(10) 필름 및 패턴화된 MTJ 필름 스택(100) 위에 증착되고, 실리콘 질화물, 실리콘 탄화물 등등 또는 이들의 조합과 같은 임의의 적절한 재료로 형성될 수 있다.
도 11e에서, SOT 유도 구조체(10) 필름 스택은 적절한 포토리소그래피 및 에칭 기술을 이용하여 SOT 유도 구조체(10)를 형성하도록 패턴화된다. 선택적인 버퍼층(7)이 사용되는 경우, 상부에서 볼 때 동일한 형상을 갖도록 SOT 유도 구조체(10) 필름 스택과 함께 패턴화된다. 도 11e는 또한 스페이서 층(20)이 MTJ 필름 스택(100)의 일부로서 패턴화되지 않고 오히려 SOT 유도 구조체(10) 필름 스택의 일부로서 패턴화되는 실시예를 예시한다. 전술한 바와 같이, 스페이서 층(20)은 도 1에 예시된 바와 같이 MTJ 필름 스택(100)의 일부로서 패턴화된 스페이서 층(20B) 부분 및 SOT 유도 구조체(10)의 일부로서 패턴화된 스페이서 층(20A) 부분을 포함할 수 있다.
도 11f 및 도 11g는 MTJ 필름 스택(100) 및 SOT 유도 구조체(10)의 상면도를 예시한다. 이들 도면에서, 유전체 보호층(103) 및 상부 전극(75)은 생략되고 비아(126A)는 SOT 유도 구조체(10) 아래에 있기 때문에 점선 윤곽으로 표시된다. SOT 유도 구조체(10)의 형상은 직사각형(도 11f에서와 같이) 또는 타원형일 수 있고, 도 11g에 예시된 것과 같이 일부 실시예에서 중간 부분이 외부 부분보다 더 좁고(예, 모래시계 또는 나비 넥타이) 해당 좁은 부분이 MTJ 필름 스택(100)에 정렬될 수 있다.
도 12에서, MTJ 필름 스택(100) 및 SOT 유도 구조체(10)를 패턴화한 후, 하나 이상의 유전체 재료층, 예를 들어, 전술한 ILD 후보 재료 중 임의의 것을 포함하는 ILD(124B)가 MTJ 필름 스택(100)을 완전히 덮도록 증착된다. CMP와 같은 평탄화 동작이 ILD(124B)의 상부 표면을 평탄하게 하기 위해 수행될 수 있다. 일부 실시예에서, CMP는 도 12에 예시된 바와 같이 ILD(124B)에 플로팅 스톱을 가질 것이다. 다른 실시예에서, CMP는 보호 유전체 층(103)에서 정지할 수 있다. 전술한 바와 같이, 좌측 MTJ 필름 스택(100), 스페이서 층(20) 및 SOT 유도 구조체(10)는 스페이서 층(20)이 MTJ 필름 스택(100)으로 패턴화되고 MTJ 필름 스택(100)과 동일한 형상을 갖도록 패턴화된다. 우측 MTJ 필름 스택(100), 스페이서 층(20) 및 SOT 유도 구조체(10)는 스페이서 층(20)이 SOT 유도 구조체(10)로 패턴화되고 SOT 유도 구조체(10)와 동일한 형상을 갖도록 패턴화된다. 이 실시예의 형상은 후속 도면에서 생략된다. 일부 실시예에 따라, 이들 2개의 조합이 또한 사용될 수 있다.
도 13에서, MTJ 필름 스택(100)을 형성하고 ILD(124B)를 증착하고 CMP를 수행한 후, 비아(126B)가 MTJ 필름 스택(100) 위의 상부 전극(75)과 접촉하도록 ILD(124B) 및 보호 유전체 층(103)을 통해 형성될 수 있다. 비아(126B)는 비아(126A)를 형성하는 데 사용되는 것과 유사한 공정 및 재료를 사용하여 형성될 수있다. 예를 들어, 비아(126B)는 마스크를 사용하여 ILD(124B)의 개구를 패턴화하고 유전체 보호층(103)을 에칭하는 다마신 공정을 이용하여 형성될 수 있으며, 선택적인 확산 장벽층이 개구에 증착된 후 도전 플러그 재료가 증착된 다음 CMP가 수행된다.
도 14에서, 비아(126B)를 전기적으로 연결하고 SOT-MRAM 디바이스(300) 내의 전기적 라우팅을 비트 라인(160)에 제공하도록 도전 라인(130C)이 형성된다. 도전 라인(130C)은 ILD(124B) 위에 형성된 유전체 층(128C) 내에 형성될 수 있다. 유전체 층(128C)은 유전체 층(104)에 대해 전술한 것과 유사한 재료일 수 있고, 유전체 층(104)과 유사한 기술을 이용하여 증착될 수 있다. 유전체 층(128C)은 일부 실시예에서 금속간 유전체 층(IMD)으로 간주될 수 있다.
도 15는 인접한 FET(110)의 소스 영역(112S)이 MC1 및 MC2와 같은 2개의 SOT-MRAM 셀(90) 사이에서 공유되는 SOT-MRAM 디바이스(400)의 실시예를 예시한다. 소스 라인(SL)(예, 예시된 SL2/3) 및 소스 영역(112S)을 공유하면 더 큰 디바이스 밀도가 허용된다. SOT-MRAM 디바이스(400)는 SOT-MRAM 디바이스(300)를 형성하는 데 사용되는 것과 유사한 공정 및 재료를 사용하여 형성될 수 있다.
도 16은 일부 실시예에 따른, 도 14의 SOT-MRAM 디바이스(300)의 SOT-MRAM 셀(90), 예를 들어 MC1의 입체도를 예시한다. 도 1 내지 도 14와 관련하여 설명된 재료, 구성, 치수, 공정 및/또는 동작은 다음의 실시예에 채용될 수 있으므로, 그 상세한 설명은 생략될 수 있다.
일부 실시예에서, 워드 라인(120)(FET(110)의 게이트에 결합됨)은 Y-방향으로 연장되고, 소스 라인(125)(SL1 및 SL2)은 X-방향으로 연장된다. SOT 유도 구조체(10)는 2개의 인접한 FET(110)의 소스 또는 드레인 영역 위에 위치되며, 비아 및 금속 배선층에 의해 2개의 인접한 FET(110)의 각각의 소스 또는 드레인 영역에 양 단부가 결합된다. SOT 유도 구조체(10)는 일부 실시예에서 주로 X-방향 인 방향을 가질 수 있다.
도 16에 예시된 바와 같이, MTJ 필름 스택(100)은 일부 실시예에서 MTJ 필름 스택(100)과 SOT 유도 구조체(10) 사이에 스페이서 층(20)이 개재되도록 SOT 유도 구조체(10) 위에 배치된다. MTJ 필름 스택(100)은 다른 도면에 예시된 바와 같이 테이퍼질 수 있는 타원 형태의 라운드 필러 또는 실린더를 가질 수 있다. 비트 라인(160)은 MTJ 필름 스택의 비아 및/또는 상부 전극에 의해 MTJ 필름 스택(100)의 상부에 전기적으로 결합되고, X-방향으로 연장될 수 있다.
도 17은 일부 실시예에 따른 SOT-MRAM 디바이스(300)와 일치하는 SOT-MRAM 디바이스의 회로도의 일부이다. 도 1-14와 관련하여 설명된 재료, 구성, 치수, 공정 및/또는 동작은 다음의 실시예에 체용될 수 있으므로, 그 상세한 설명은 생략될 수 있다.
일부 실시예에서, 비트 라인(BL) 및 소스 라인(예, SL1 및 SL2)은 행 방향으로 연장되고, 워드 라인(예, WL1 및 WL2)은 열 방향으로 연장된다. SOT-MRAM 셀은 일부 실시예에서 비트 라인(BL), 2개의 워드 라인(WL1 및 WL2) 및 2개의 소스 라인(SL1 및 SL2)에 의해 정의된 위치에 배치된다. 동일한 워드 라인 및/또는 동일한 비트 라인에 결합된 메모리 셀의 수는 3개 또는 4개로 제한되지 않으며, 4개 이상, 예를 들어, 4, 8, 16, 32, 64, 128, 256, 512 또는 1024개 이상일 수 있다. 워드 라인(WL1 및 WL2)은 워드 드라이버 회로(행 디코더)에 결합되고, 소스 라인(SL1 및 SL2)은 워드 드라이버 회로와 함께 기록 드라이버 회로로도 기능하는 전류 소스 회로에 결합된다. SOT 유도 구조체(10)(SOT)의 일단부는 FET(110)의 소스 또는 드레인(도 14 참조)에 결합되고, SOT 유도 구조체(SOT)의 타단부는 FET(110)의 다른 소스 또는 드레인에 결합된다. MTJ 필름 스택(M)의 일단부는 SOT 유도 구조체(SOT)에 결합되고, MTJ 필름 스택(M)의 타단부는 대응하는 비트 라인(BL)에 결합된다. FET(110)의 게이트는 워드 라인(WL1, WL2)에 결합되고, 대응하는 FET(110)의 드레인 또는 소스는 소스 라인(SL1, Sl2)에 결합된다.
도 17의 실시예에서, 열 방향을 따라 수직으로 인접한 SOT-MRAM 셀은 각각 동일한 판독 워드 라인(WL1 및 WL2)에 결합된다. 행 방향을 따라 수평으로 인접한 SOT-MRAM 셀은 각각 동일한 비트 라인(BL) 및 동일한 소스 라인(SL1 및 SL2)에 결합된다. 일부 실시예에서, 행 방향을 따라 인접한 SOT-MRAM 셀 내의 인접한 FET(110)는 도 15에 예시된 바와 같이 동일한 소스 라인(SL)을 공유할 수 있다.
도 18은 본 개시 내용의 일 실시예에 따른 SOT-MRAM 셀의 동작을 보여준다. 기록 동작에서, SOT 유도 구조체(SOT)를 통해 기록 전류가 흐른다. MTJ 필름 스택(100)에 제1 유형의 데이터(예, "0")를 기록할 때, 워드 라인(WL1) 및 워드 라인(WL2)은 FET(110)의 게이트 전극을 턴온하도록 설정된다. 제1 소스 라인(SL1)은 제1 전위(예, 기록 전압(Vw))로 설정되고, 제2 소스 라인(SL2)은 제2 전위(예, 접지 또는 0V)로 설정되며, 여기서 제1 전위는 제2 전위보다 크다. 비트 라인(BL)은 플로팅될 수 있다. SOT 유도 구조체(10)의 평행 홀 금속에 흐르는 전자는 양의 스핀 홀 각도를 가지며 자유층(30)에 SOT를 유도하여 자유층(30)의 전자의 스핀 특성을 변화시킨다.
MTJ 필름 스택(100)에 제2 유형의 데이터(예, "1")를 기록할 때, 워드 라인(WL1) 및 워드 라인(WL2)은 FET(110)의 게이트 전극을 턴온하도록 설정된다. 제1 소스 라인(SL1)은 제2 전위(예, 접지 또는 0V)로 설정되고, 제2 소스 라인(SL2)은 제1 전위(예, 기록 전압(Vw))로 설정되며, 여기서 제1 전위는 제2 전위보다 크다. 비트 라인(BL)은 플로팅될 수 있다. SOT 유도 구조체(10)의 평행 홀 금속에 역방향으로 흐르는 전자는 음의 스핀 홀 각도를 가지며 자유층(30)에 SOT를 유도하여 자유층(30)의 전자의 스핀 특성을 변화시킨다.
MTJ 필름 스택(100)으로부터 데이터를 판독시, 판독 동작은 여러 가지 다른 방식으로 수행될 수 있다. 워드 라인 중 하나(WL1 또는 WL2)는 대응하는 FET(110)를 스위치 온하고, 다른 워드 라인은 스위치 오프한다. 오프 게이트에 연결된 SL1 또는 SL2는 플로팅될 수 있는 반면, 온 게이트에 연결된 SL1 또는 SL2는 제2 전위(예, 접지 또는 0V)에 결합된다. 비트 라인(BL)에서의 전위(Vread)는 SOT 및 MTJ의 저항을 계산하는 데 사용될 수 있으며, 이에 따라 MTJ가 "1" 상태 또는 "0" 상태로 설정되었는지 여부를 결정할 수 있다. Vread의 진폭은 일부 실시예에서 Vw의 약 1/2 내지 약 1/50이다. 다른 실시예에서, 판독 전류는 MTJ 필름 스택(100)으로부터 SOT 유도 배선층(15)으로, 즉 판독 비트 라인(RBL)에서 소스 라인(SL)으로 비트 라인(BL)으로부터 소스 라인(SL1 또는 SL2)으로 반대 방향으로 흐른다. 이 경우, Vread는 소스 라인 전압보다 높다(예, Vread는 양수임).
실시예는 유리하게는 SOT-MRAM 디바이스의 효율성을 향상시키고, 복잡성을 감소시키고, 전력 소비를 감소시키기 위해 여러 구성을 제공한다. 일부 실시예에서 자유층에 SOT 유도를 제공하도록 변형된 PMA 홀 금속 SOT 유도 구조체가 사용된다. 변형된 PMA 홀 금속 SOT 유도 구조체는 두꺼운 중금속 시드층을 사용하지 않고 SOT-MRAM 디바이스를 형성하여 수직 자기 이방성을 제공토록 함으로써 전력 소비를 줄이고 스핀 홀 각도를 증가시킨다. 일부 실시예는 또한 SOT 유도 구조체와 MTJ 필름 스택의 자유층 사이에 스페이서 층을 사용한다. 스페이서 층은 PMA SOT 유도 구조체와 IMA 자유층 사이의 자성 결합을 최적화할 수 있는 유연성을 제공한다. 이를 통해 SOT 유도 구조체는 외부 생성 자기장이 아닌 내부 생성 자기장 하에서 동작할 수 있다. 실시예는 (시드없는) 변형된 SOT 유도 구조체와 스페이서 층을 결합하여 전력 소비를 줄이면서 효율면에서 추가적인 장점을 제공함으로써 더 작은 스위칭 트랜지스터의 사용을 허용할 수 있다.
일 실시예는 제1 스핀 궤도 토크(SOT) 유도 구조체를 포함하는 자기 메모리 디바이스에 관한 것으로, 제1 SOT 유도 구조체는 수직 자기 이방성을 갖는 홀 금속을 포함할 수 있다. 자기 메모리 디바이스는 또한 제1 SOT 유도 구조체 위에 배치된 제1 자기 터널 접합(MTJ) 스택을 포함한다. 디바이스는 또한 제1 SOT 유도 구조체의 제1 측면에 결합된 제1 도전 라인을 포함한다. 디바이스는 또한 제1 SOT 유도 구조체의 제2 측면에 결합된 제2 도전 라인을 포함한다. 일 실시예에서, 제1 SOT 유도 구조체는 제1 비강자성 금속 및 제2 강자성 금속의 교번하는 금속층을 포함할 수 있다. 일 실시예에서, 제1 금속의 하부층은 제1 금속의 제2 층보다 더 큰 두께를 가지며, 제2 금속의 제1 층은 하부층과 제2 층 사이에 개재된다. 일 실시예에서, 제1 금속은 제1 격자 상수를 가지고, 제2 금속은 제2 격자 상수를 가지며, 제1 격자 상수와 제2 격자 상수는 서로 상이하다. 일 실시예에서, 제1 금속은 제1 두께를 가지며, 제2 금속은 제2 두께를 가지며, SOT 유도 구조체는 제1 두께의 10배 또는 제2 두께의 10배보다 큰 제3 두께를 가지는 금속 시드층을 포함하지 않는다. 일 실시예에서, 자기 메모리 디바이스는: 제1 SOT 유도 구조체와 제1 MTJ 스택 사이에 개재된 스페이서 층을 포함할 수 있다. 일 실시예에서, 스페이서 층은 금속 또는 금속 산화물을 포함할 수 있다. 일 실시예에서, 스페이서 층은 알루미늄 산화물, 마그네슘 산화물, 코발트 산화물, 텅스텐, 루테늄, 백금, 몰리브덴, 티타늄 또는 마그네슘을 포함할 수 있다.
다른 실시예는 홀 금속을 포함하는 제1 스핀 궤도 토크(SOT) 유도 구조체를 포함하는 자기 메모리 디바이스에 관한 것이다. 자기 메모리 장치는 또한 제1 SOT 유도 구조체 위에 배치된 상부 고정 자기 터널 접합(MTJ) 스택을 포함하고, MTJ 스택은 MTJ 스택의 자유층과 제1 SOT 유도 구조체 사이에 개재된 스페이서 층을 포함한다. 자기 메모리 디바이스는 또한 제1 SOT 유도 구조체의 제1 측면에 결합된 제1 도전 라인을 포함한다. 자기 메모리 장치는 또한 제1 SOT 유도 구조체의 제2 측면에 결합된 제2 도전 라인을 포함한다. 일 실시예에서, MTJ 스택은 자유층, 자유층 위의 장벽층, 장벽층 위의 기준층, 기준층 위의 제2 스페이서 층 및 제2 스페이서 층 위의 고정층을 포함한다. 일 실시예에서, 제1 SOT 유도 구조체는 제1 강자성 재료 및 제2 비강자성 재료의 교번하는 금속층을 포함한다. 일 실시예에서, 제1 강자성 재료 및 제2 비강자성 재료의 격자 부정합은 6% 내지 10%이다. 일 실시예에서, 스페이서 층은 SOT 유도 구조체의 형상과 동일한 형상인 상면 형상을 가진다.
다른 실시예는 제1 스핀 궤도 토크(SOT) 유도 구조체를 포함하는 자기 메모리 디바이스에 관한 것으로, 제1 SOT 유도 구조체는 수직 자기 이방성을 갖는 다층 홀 금속을 포함할 수 있다. 자기 메모리 디바이스는 또한 제1 SOT 유도 구조체 위에 배치된 제1 자기 터널 접합(MTJ) 스택을 포함한다. 디바이스는 또한 제1 SOT 유도 구조체의 제1 측면에 결합된 제1 트랜지스터의 제1 소스/드레인을 포함한다. 디바이스는 또한 제1 SOT 유도 구조체의 제2 측면에 결합된 제2 트랜지스터의 제2 소스/드레인을 포함한다. 일 실시예에서, 제1 SOT 유도 구조체는 제1 금속과 제2 금속의 교번하는 금속층을 포함할 수 있으며, 제1 금속의 제1 두께는 1 nm 내지 2 nm이고, 제2 금속의 제2 두께는 0.01 nm 내지 0.7 nm이다. 일 실시예에서, 제1 SOT 유도 구조체는 제1 금속의 제1 금속층 - 제1 금속층의 두께는 2 nm 내지 5 nm임 - 및 제2 금속 및 제3 금속의 교번하는 금속층 - 교번 금속층 각각의 두께는 0.01 nm 내지 2 nm임 - 을 포함할 수 있다. 일 실시예에서, 제1 금속 및 제2 금속은 동일한 재료이다. 일 실시예에서, 제1 금속층의 제1 두께는 2 nm 내지 5 nm이고, 제2 금속 및 제3 금속의 교번하는 금속층 각각의 제2 두께는 0.01 nm 내지 2 nm이다. 일 실시예에서, 자기 메모리 디바이스는 제1 MTJ 스택과 제1 SOT 유도 구조체 사이에 개재된 스페이서 층을 포함할 수 있다. 일 실시예에서, 제1 SOT 유도 구조체는 제1 금속과 제2 금속의 교번하는 금속층을 포함할 수 있으며, 제1 금속과 제2 금속 사이의 격자 부정합은 6% 내지 10%이다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
[실시예 1]
자기 메모리 디바이스로서,
수직 자기 이방성을 갖는 홀 금속(Hall metal)을 포함하는 제1 스핀 궤도 토크(spin-orbit torque; SOT) 유도 구조체;
상기 제1 SOT 유도 구조체 위에 배치된 제1 자기 터널 접합(magnetic tunnel junction; MTJ) 스택;
상기 제1 SOT 유도 구조체의 제1 측면에 결합된 제1 도전 라인; 및
상기 제1 SOT 유도 구조체의 제2 측면에 결합된 제2 도전 라인
을 포함하는, 자기 메모리 디바이스.
[실시예 2]
실시예 1에 있어서,
상기 제1 SOT 유도 구조체는 제1 비강자성 금속과 제2 강자성 금속의 교번하는 금속층을 포함하는 것인, 자기 메모리 디바이스.
[실시예 3]
실시예 2에 있어서,
상기 제1 금속의 하부층은 상기 제1 금속의 제2 층보다 더 두꺼운 두께를 가지며, 상기 하부층과 상기 제2 층 사이에 상기 제2 금속의 제1 층이 개재된 것인, 자기 메모리 디바이스.
[실시예 4]
실시예 2에 있어서,
상기 제1 금속은 제1 격자 상수를 가지고, 상기 제2 금속은 제2 격자 상수를 가지며, 상기 제1 격자 상수와 상기 제2 격자 상수는 상이한 것인, 자기 메모리 디바이스.
[실시예 5]
실시예 2에 있어서,
상기 제1 금속은 제1 두께를 가지며, 상기 제2 금속은 제2 두께를 가지며, 상기 제1 SOT 유도 구조체는 상기 제1 두께의 10배 또는 상기 제2 두께의 10배보다 두꺼운 제3 두께를 갖는 금속 시드층을 포함하지 않는 것인, 자기 메모리 디바이스.
[실시예 6]
실시예 1에 있어서,
상기 제1 SOT 유도 구조체와 상기 제1 MTJ 스택 사이에 개재된 스페이서 층을 더 포함하는, 자기 메모리 디바이스.
[실시예 7]
실시예 6에 있어서,
상기 스페이서 층은 금속 또는 금속 산화물을 포함하는 것인, 자기 메모리 디바이스.
[실시예 8]
실시예 7에 있어서,
상기 스페이서 층은 알루미늄 산화물, 마그네슘 산화물, 코발트 산화물, 텅스텐, 루테늄, 백금, 몰리브덴, 티타늄, 또는 마그네슘을 포함하는 것인, 자기 메모리 디바이스.
[실시예 9]
자기 메모리 디바이스로서,
홀 금속을 포함하는 제1 스핀 궤도 토크(SOT) 유도 구조체;
상기 제1 SOT 유도 구조체 위에 배치된 자기 터널 접합(MTJ) 스택 - 상기 MTJ 스택은 상기 MTJ 스택의 자유층과 상기 제1 SOT 유도 구조체 사이에 개재된 스페이서 층을 포함함 -;
상기 제1 SOT 유도 구조체의 제1 측면에 결합된 제1 도전 라인; 및
상기 제1 SOT 유도 구조체의 제2 측면에 결합된 제2 도전 라인
을 포함하는, 자기 메모리 디바이스.
[실시예 10]
실시예 9에 있어서,
상기 MTJ 스택은 상기 자유층, 상기 자유층 위의 장벽층, 상기 장벽층 위의 기준층, 상기 기준층 위의 제2 스페이서 층, 및 상기 제2 스페이서 층 위의 고정층을 포함하는 것인, 자기 메모리 디바이스.
[실시예 11]
실시예 9에 있어서,
상기 제1 SOT 유도 구조체는 제1 강자성 재료와 제2 비강자성 재료의 교번하는 금속층을 포함하는 것인, 자기 메모리 디바이스.
[실시예 12]
실시예 11에 있어서,
상기 제1 강자성 재료와 상기 제2 비강자성 재료의 격자 부정합(lattice misfit)은 6% 내지 10%인 것인, 자기 메모리 디바이스.
[실시예 13]
실시예 9에 있어서,
상기 스페이서 층은 상기 제1 SOT 유도 구조체의 형상과 동일한 형상인 상면 형상을 가지는 것인, 자기 메모리 디바이스.
[실시예 14]
자기 메모리 디바이스로서,
수직 자기 이방성을 갖는 다층 홀 금속을 포함하는 제1 스핀 궤도 토크(SOT) 유도 구조체;
상기 제1 SOT 유도 구조체 위에 배치된 제1 자기 터널 접합(MTJ) 스택;
상기 제1 SOT 유도 구조체의 제1 측면에 결합된 제1 트랜지스터의 제1 소스/드레인; 및
상기 제1 SOT 유도 구조체의 제2 측면에 결합된 제2 트랜지스터의 제2 소스/드레인
을 포함하는, 자기 메모리 디바이스.
[실시예 15]
실시예 14에 있어서,
상기 제1 SOT 유도 구조체는 제1 금속과 제2 금속의 교번하는 금속층을 포함하고, 상기 제1 금속의 제1 두께는 1 nm 내지 2 nm이고, 상기 제2 금속의 제2 두께는 0.01 nm 내지 0.7 nm인 것인, 자기 메모리 디바이스.
[실시예 16]
실시예 14에 있어서,
상기 제1 SOT 유도 구조체는,
제1 금속을 포함하는 제1 금속층 - 상기 제1 금속층의 두께는 2 nm 내지 5 nm임 -; 및
제2 금속 및 제3 금속의 교번하는 금속층 - 상기 교번하는 금속층의 각각의 두께는 0.01 nm 내지 2 nm 임 -
을 포함하는 것인, 자기 메모리 디바이스.
[실시예 17]
실시예 16에 있어서,
상기 제1 금속 및 상기 제2 금속은 동일한 재료인 것인, 자기 메모리 디바이스.
[실시예 18]
실시예 16에 있어서,
상기 제1 금속층의 제1 두께는 2 nm 내지 5 nm이고, 상기 제2 금속 및 상기 제3 금속의 교번하는 금속층 각각의 제2 두께는 0.01 nm 내지 2 nm인 것인, 자기 메모리 디바이스.
[실시예 19]
실시예 14에 있어서,
상기 제1 MTJ 스택과 상기 제1 SOT 유도 구조체 사이에 개재된 스페이서 층을 더 포함하는, 자기 메모리 디바이스.
[실시예 20]
실시예 14에 있어서,
상기 제1 SOT 유도 구조체는 제1 금속과 제2 금속의 교번하는 금속층을 포함하고, 상기 제1 금속과 상기 제2 금속 사이의 격자 부정합은 6% 내지 10%인 것인, 자기 메모리 디바이스.

Claims (10)

  1. 자기 메모리 디바이스로서,
    수직 자기 이방성을 갖는 홀 금속(Hall metal)을 포함하는 제1 스핀 궤도 토크(spin-orbit torque; SOT) 유도 구조체 - 상기 제1 SOT 유도 구조체는 제1 금속과 제2 금속의 교번하는 금속 층 쌍들을 포함하고, 상기 제1 금속은 비강자성 금속을 포함하고 상기 제2 금속은 코발트를 포함하며, 상기 제1 SOT 유도 구조체는 시드 층이 없음 - ;
    상기 제1 SOT 유도 구조체 위에 배치된 제1 자기 터널 접합(magnetic tunnel junction; MTJ) 스택;
    상기 제1 SOT 유도 구조체의 제1 측면에 결합된 제1 도전 라인; 및
    상기 제1 SOT 유도 구조체의 제2 측면에 결합된 제2 도전 라인
    을 포함하는, 자기 메모리 디바이스.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 금속의 하부층은 상기 제1 금속의 제2 층보다 더 두꺼운 두께를 가지며, 상기 하부층과 상기 제2 층 사이에 상기 제2 금속의 제1 층이 개재된 것인, 자기 메모리 디바이스.
  4. 제1항에 있어서,
    상기 제1 금속은 제1 격자 상수를 가지고, 상기 제2 금속은 제2 격자 상수를 가지며, 상기 제1 격자 상수와 상기 제2 격자 상수는 상이한 것인, 자기 메모리 디바이스.
  5. 삭제
  6. 제1항에 있어서,
    상기 제1 SOT 유도 구조체와 상기 제1 MTJ 스택 사이에 개재된 스페이서 층
    을 더 포함하는, 자기 메모리 디바이스.
  7. 제6항에 있어서,
    상기 스페이서 층은 금속 또는 금속 산화물을 포함하는 것인, 자기 메모리 디바이스.
  8. 제7항에 있어서,
    상기 스페이서 층은 알루미늄 산화물, 마그네슘 산화물, 코발트 산화물, 텅스텐, 루테늄, 백금, 몰리브덴, 티타늄, 또는 마그네슘을 포함하는 것인, 자기 메모리 디바이스.
  9. 자기 메모리 디바이스로서,
    홀 금속을 포함하는 제1 스핀 궤도 토크(SOT) 유도 구조체 - 상기 제1 SOT 유도 구조체는 코발트를 포함하는 제1 강자성 물질과 제2 비강자성 물질의 교번하는 금속 층 쌍들을 포함함 -;
    상기 제1 SOT 유도 구조체 위에 배치된 자기 터널 접합(MTJ) 스택 - 상기 MTJ 스택은 상기 MTJ 스택의 자유층과 상기 제1 SOT 유도 구조체 사이에 개재된 스페이서 층을 포함함 -;
    상기 제1 SOT 유도 구조체의 제1 측면에 결합된 제1 도전 라인; 및
    상기 제1 SOT 유도 구조체의 제2 측면에 결합된 제2 도전 라인
    을 포함하는, 자기 메모리 디바이스.
  10. 자기 메모리 디바이스로서,
    수직 자기 이방성을 갖는 다층 홀 금속을 포함하는 제1 스핀 궤도 토크(SOT) 유도 구조체 - 상기 제1 SOT 유도 구조체는 제1 금속과 제2 금속의 교번하는 금속 층 쌍들을 포함하고, 상기 제1 금속은 비강자성 금속을 포함하고 상기 제2 금속은 코발트를 포함함 -;
    상기 제1 SOT 유도 구조체 위에 배치된 제1 자기 터널 접합(MTJ) 스택;
    상기 제1 SOT 유도 구조체와 상기 제1 MTJ 스택 사이에 개재된 스페이서 층 - 상기 스페이서 층은 상기 제1 MTJ 스택의 자유층으로부터 상기 제1 SOT 유도 구조체를 자기적으로 분리하도록 구성된 두께를 가짐 - ;
    상기 제1 SOT 유도 구조체의 제1 측면에 결합된 제1 트랜지스터의 제1 소스/드레인; 및
    상기 제1 SOT 유도 구조체의 제2 측면에 결합된 제2 트랜지스터의 제2 소스/드레인
    을 포함하는, 자기 메모리 디바이스.
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