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KR102483953B1 - 박막트랜지스터 기판 및 이를 구비한 유기 발광 표시 장치 - Google Patents

박막트랜지스터 기판 및 이를 구비한 유기 발광 표시 장치 Download PDF

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KR102483953B1
KR102483953B1 KR1020150144738A KR20150144738A KR102483953B1 KR 102483953 B1 KR102483953 B1 KR 102483953B1 KR 1020150144738 A KR1020150144738 A KR 1020150144738A KR 20150144738 A KR20150144738 A KR 20150144738A KR 102483953 B1 KR102483953 B1 KR 102483953B1
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thin film
film transistor
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김태영
박혜향
양신혁
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예는 기판; 상기 기판 상에 위치하고, 채널영역, 상기 채널영역의 양측에 구비된 소스영역 및 드레인영역을 포함하는 반도체층; 상기 기판 상에 위치하며 상기 반도체층과 중첩하는 하부 게이트전극; 및 상기 기판 상에 위치하며 상기 반도체층과 중첩하며, 상기 반도체층을 중심으로 상기 하부 게이트전극의 반대편에 위치하는 상부 게이트전극;을 포함하고, 상기 하부 게이트전극 및 상기 상부 게이트전극 중 어느 하나는, 관통홀을 포함하는, 박막트랜지스터 기판을 개시한다.

Description

박막트랜지스터 기판 및 이를 구비한 유기 발광 표시 장치{Thin film Transistor substrate and organic light emitting display using the same}
본 발명의 실시예들은 박막트랜지스터 기판 및 이를 포함하는 유기 발광 표시 장치에 관한 것이다.
유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극으로부터 주입된 전자와 다른 전극으로부터 주입된 정공이 유기 발광층에서 결합하여 여기자를 형성하고, 여기자가 에너지를 방출하면서 발광한다.
이러한 유기 발광 표시 장치는 자발광소자인 유기 발광 다이오드를 포함하는 복수개의 화소를 포함하며, 각 화소에는 유기 발광 다이오드를 구동하기 위한 복수개의 박막 트랜지스터 및 하나 이상의 스토리지 커패시터가 형성되어 있다.
이와 같은 유기 발광 표시 장치는 박막트랜지스터를 구비하는데, 게이트전극이 더블 게이트 전극 구조로 이루어진 경우에는 상부 게이트전극과 하부 게이트전극간의 기생 커패시턴스가 발생하여, 화질이 저하되는 문제점이 있다.
본 발명의 일 실시예는 기판; 상기 기판 상에 위치하고, 채널영역, 상기 채널영역의 양측에 구비된 소스영역 및 드레인영역을 포함하는 반도체층; 상기 기판 상에 위치하며 상기 반도체층과 중첩하는 하부 게이트전극; 및 상기 기판 상에 위치하며 상기 반도체층과 중첩하며, 상기 반도체층을 중심으로 상기 하부 게이트전극의 반대편에 위치하는 상부 게이트전극;을 포함하고, 상기 하부 게이트전극 및 상기 상부 게이트전극 중 어느 하나는, 관통홀을 포함하는, 박막트랜지스터 기판을 개시한다.
본 실시예에 있어서, 상기 관통홀은 상기 반도체층과 비중첩되도록 배치될 수 있다.
본 실시예에 있어서, 상기 하부 게이트전극의 크기는 상기 상부 게이트전극의 크기보다 클 수 있다.
본 실시예에 있어서, 상기 하부 게이트전극과 상기 채널영역의 중첩 면적은, 상기 상부 게이트전극과 상기 채널영역의 중첩 면적 보다 클 수 있다.
본 실시예에 있어서, 상기 관통홀은 절연물질로 채워질 수 있다.
본 실시예에 있어서, 상기 하부 게이트전극과 상기 상부 게이트전극의 전위는 서로 다를 수 있다.
본 실시예에 있어서, 상기 기판 상에 위치하는 게이트 제어선 및 문턱전압 보상선을 더 포함하고, 상기 게이트 제어선은 상기 하부 게이트전극과 연결되고, 상기 문턱전압 보상선은 상기 상부 게이트전극과 연결될 수 있다.
본 실시예에 있어서, 상기 소스영역에 연결된 소스전극 및 상기 드레인영역에 연결된 드레인전극을 더 포함하고, 상기 상부 게이트전극은 상기 소스전극 및 상기 드레인전극과 비중첩될 수 있다.
본 실시예에 있어서, 상기 상부 게이트전극은 제1 관통홀을 포함하고, 상기 하부게이트전극은 제2 관통홀을 포함하며, 상기 제1 관통홀과 상기 제2 관통홀은 비중첩될 수 있다.
본 발명의 일 실시예는, 기판 상에 위치하는 복수의 화소들을 포함하고, 상기 복수의 화소들 각각은, 상기 기판 상에 위치하는 스위칭 박막트랜지스터; 상기 기판 상에 위치하며, 상기 스위칭 박막트랜지스터와 전기적으로 연결된 구동 박막트랜지스터; 및 상기 구동 박막트랜지스터와 연결된 화소전극; 상기 화소전극 상에 위치하는 발광층; 및 상기 발광층을 가운데 개재하고 상기 화소전극과 마주보는 대향전극;을 포함하며, 상기 구동 박막트랜지스터는, 채널영역, 상기 채널영역의 양측에 구비된 소스영역 및 드레인영역을 포함하는 반도체층; 상기 반도체층과 중첩하는 하부 게이트전극; 및 상기 반도체층과 중첩하며, 상기 반도체층을 중심으로 상기 하부 게이트전극의 반대편에 위치하는 상부 게이트전극;을 포함하고, 상기 하부 게이트전극 및 상기 상부 게이트전극 중 어느 하나는, 관통홀을 포함하는, 유기 발광 표시 장치를 개시한다.
본 실시예에 있어서, 상기 관통홀은 상기 반도체층과 비중첩되도록 배치될 수 있다.
본 실시예에 있어서, 상기 하부 게이트전극의 크기는 상기 상부 게이트전극의 크기보다 클 수 있다.
본 실시예에 있어서, 상기 하부 게이트전극과 상기 채널영역의 중첩 면적은, 상기 상부 게이트전극과 상기 채널영역의 중첩 면적 보다 클 수 있다.
본 실시예에 있어서, 상기 관통홀은 절연물질로 채워질 수 있다.
본 실시예에 있어서, 상기 하부 게이트전극과 상기 상부 게이트전극의 전위는 서로 다를 수 있다.
본 실시예에 있어서, 상기 기판 상에 위치하는 게이트 제어선 및 문턱전압 보상선을 더 포함하고, 상기 게이트 제어선은 상기 하부 게이트전극과 연결되고, 상기 문턱전압 보상선은 상기 상부 게이트전극과 연결될 수 있다.
본 실시예에 있어서, 상기 소스영역에 연결된 소스전극 및 상기 드레인영역에 연결된 드레인전극을 더 포함하고, 상기 상부 게이트전극은 상기 소스전극 및 상기 드레인전극과 비중첩될 수 있다.
본 실시예에 있어서, 상기 상부 게이트전극은 제1 관통홀을 포함하고, 상기 하부게이트전극은 제2 관통홀을 포함하며, 상기 제1 관통홀과 상기 제2 관통홀은 비중첩될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들에 따른 박막트랜지스터를 구비하는 유기 발광 표시 장치 는 상부 게이트전극 또는 하부 게이트전극에 하나 이상의 관통홀을 포함함으로써, 전극 사이의 중첩면적을 줄여 기생 커패시턴스를 줄일 수 있다. 이를 통해, 박막 트랜지스터의 누설전류(off current)를 최소화하여 박막트랜지스터의 특성을 향상시키고 유기발광 표시 장치의 화질 저하를 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터를 개략적으로 도시한 평면도이다.
도 2는 도 1의 도 2의 Ⅱ-Ⅱ'선에 따라 취한 단면도이다.
도 3는 본 발명의 또 다른 실시예에 따른 박막트랜지스터의 상부 게이트전극를 나타낸 평면도이다.
도 4 및 도 5는 본 발명의 다른 실시예들에 따른 박막트랜지스터를 개략적으로 도시한 평면도이다.
도 6은 본 발명의 일 실시예에 따른 유기 발광 표시 장치를 개략적으로 도시한 평면도이다.
도 7는 도 6에 도시된 유기 발광 표시 장치의 한 화소의 일부를 발췌하여 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터(TFT) 기판을 개략적으로 도시한 평면도이고, 도 2는 도 1의 도 2의 Ⅱ-Ⅱ'선에 따라 취한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 박막트랜지스터(TFT) 기판은 기판(100), 반도체층(130), 하부 게이트전극(110), 상부 게이트전극(120), 소스전극(151) 및 드레인전극(153)을 포함한다.
기판(100)은 글라스재, 금속재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재로 형성될 수 있다. 기판(100) 상에는 기판(100)의 평활성 및 기판(100)으로부터의 불순원소의 침투를 차단하기 위한 버퍼층(101)이 더 구비될 수 있다. 버퍼층(101)은 실리콘질화물 및/또는 실리콘산화물이 단층 또는 복수층 배치될 수 있다.
반도체층(130)은 기판(100) 상에 위치하고, 채널영역(133), 채널영역(133)의 양측에 구비된 소스영역(131) 및 드레인영역(135)을 포함한다. 반도체층(130)은 비정질 실리콘 또는 결정질 실리콘을 포함하는 반도체를 포함할 수 있으며, 산화물 반도체를 포함할 수 있다.
반도체층(130)는 산화물 반도체를 포함하는 경우, 인듐(In), 갈륨(Ga) 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf) 카드뮴(Cd), 게르마늄(Ge) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 원소를 포함할 수 있다. 예를 들어, 반도체층(130)은 IGZO(Indium Gallium Zinc Oxide), 또는/및 ITZO(Indium Tin Zinc Oxide)을 포함할 수 있다. 또 다른 실시예로서 반도체층(130)은, SnO2, In2O3, ZnO, CdO, Cd2SnO4, TiO2 등과 같은 물질 중 적어도 어느 하나를 포함할 수 있다.
하부 게이트전극(110)은 기판(100) 상에 위치하며, 반도체층(130)과 중첩될 수 있다. 하부 게이트전극(110)은 기판(100)과 반도체층(130) 사이에 위치할 수 있다. 하부 게이트전극(110)은 게이트전극의 역할뿐만 아니라 반도체층(130)으로 입사되는 빛을 차단하는 기능도 함께 할 수 있다. 구체적으로, 반도체층(130)이 산화물 반도체로 형성되는 경우, 산화물 반도체는 빛에 민감하게 반응하여 누설전류(off current)가 발생될 수 있으므로, 하부에 빛을 차단할 수 있는 차광막이 필요하다. 본 발명에서는 전술한 이유로 하부 게이트전극(110)의 크기를 반도체층(130)보다 크게 하고 반도체층(130)의 하부에 중첩되도록 위치시킴으로써, 차광막의 역할도 수행할 수 있게 된다.
하부 게이트전극(110)은 저항이 작은 금속 물질로 이루어질 수 있으며, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
도 2를 참조하면, 하부게이트전극(110) 및 반도체층(130) 사이에는 제1 절연층(102)이 구비되고, 반도체층(130) 및 제1 절연층(102) 상에는 제2 절연층(103)이 구비될 수 있다.
소스전극(151)과 드레인전극(153)은, 제2 절연층(103) 상에 구비될 수 있다. 소스전극(151) 및 드레인전극(153)은 제2 절연층(103)에 위치하는 콘택홀(CH)을 통하여 각각 반도체층(130)의 소스영역(131)과 드레인영역(135)에 접속할 수 있다. 소스 전극(151)은 데이터라인(DL)과 접속되어 소정의 신호를 인가하고, 드레인 전극(153)은 화소전극(170)과 전기적으로 연결될 수 있다.
소스전극(151)과 드레인전극(153)은, 예를 들어, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
소스 및 드레인전극(151, 153) 상에는 제3 절연층(104)이 구비되고, 제3 절연층(104) 상에 상부 게이트전극(120)이 위치할 수 있다. 상부 게이트전극(120)은 제3 절연층(104) 상에 위치하며, 반도체층(130)과 중첩되도록 위치하되, 반도체층(130)을 중심으로 하부 게이트전극(110)의 반대편에 위치할 수 있다.
상부 게이트전극(120)은 저항이 작은 금속 물질로 이루어질 수 있으며, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다. 또한, 상부 게이트전극(120)과 하부 게이트전극(110)은 동일한 금속으로 형성되거나, 서로 다른 금속으로 형성될 수 있다.
한편, 상부 게이트전극(120) 및 하부 게이트전극(110)으로 이루어지는 더블 게이트전극 구조는 상부 게이트전극(120)과 하부 게이트전극(110)의 전위를 서로 다르게 함으로써, 문턱전압(Vth)를 제어할 수 있다. 일 실시예로서, 박막트랜지스터 기판(TFT)은 기판(100) 상에 위치하는 게이트 제어선(EL) 및 문턱전압 보상선(CL)을 더 포함하고, 하부 게이트전극(110)은 게이트 제어선(EL)과 연결되고, 상부 게이트전극(120)은 문턱전압 보상선(CL)과 연결되어 서로 다른 전위를 인가받을 수 있다. 더블 게이트전극 구조를 갖는 박막트랜지스터 기판(TFT)은 상부 게이트전극(120)에 인가된 문턱전압(Vth)을 보상하기 위한 전압에 따라 문턱 전압(Vth)이 쉬프트될 수 있다. 예를 들면, 상부 게이트전극에 인가된 보상 전압이 +1V라면, 더블 게이트전극 구조를 갖는 박막트랜지스터 기판(TFT)의 문턱전압(Vth)은 -1V 쉬프트된다. 상부 게이트전극(120)에 인가된 보상 전압이 -2V라면, 더블 게이트전극 구조를 갖는 박막트랜지스터 기판(TFT)의 문턱전압(Vth)은 +2V 쉬프트된다.
본 발명의 일 실시예에 따른 박막트랜지스터(TFT) 기판은 전술한 바와 같이 더블 게이트전극 구조로 이루어짐에 따라, 영상이 표시되는 초기 영상 표시기간에 더블 게이트전극 구조를 갖는 박막트랜지스터(TFT)의 문턱전압(Vth)을 보상하게 된다. 즉, 영상이 표시되는 초기 영상 표시기간에 상부 게이트전극(120)에 보상 전압을 적어도 한 프레임 기간 단위로 가변시켜 공급함으로써, 문턱전압(Vth)을 보상할 수 있게 된다.
전술한 바와 같은 더블 게이트전극 구조를 갖는 박막트랜지스터기판의 상부 게이트전극과 하부 게이트전극의 형태 및 크기에는 제한이 없다. 다만, 금속층들의 적층 구조로 인하여 면적이 중첩되는 전극들 사이에는 기생 커패시턴스가 발생될 수 있다. 기생 커패시턴스는 박막트랜지스터 기판이 턴-오프(turn-off)된 상태에서도 누설전류가 발생되어 박막트랜지스터의 특성을 저하시킬 수 있다.
본 발명의 일 실시예에 따른 박막트랜지스터(TFT) 기판은 하부 게이트전극(110) 및 상부 게이트전극(120) 중 어느 하나가 하나 이상의 관통홀(H1)을 포함하도록 함으로써, 상부 게이트전극(120) 및 하부 게이트전극(110)의 중첩면적을 줄일 수 있다. 이로 인해, 상부 게이트전극(120)과 하부 게이트전극(110)의 중첩에 따라 발생된 기생 커패시턴스를 저감시켜 박막트랜지스터 기판의 특성을 향상시킬 수 있게 된다.
도 3는 본 발명의 또 다른 실시예에 따른 박막트랜지스터 기판의 상부 게이트전극를 나타낸 평면도이고, 도 4 및 도 5는 본 발명의 다른 실시예들에 따른 박막트랜지스터(TFT)를 개략적으로 도시한 평면도이다.
도 3의 (a) 및 (b)를 참조하면, 관통홀은 사각형 또는 원형일 수 있으며, 2개 또는 세개, 그 이상일 수 있다. 기생 커패시턴스는 전극들의 중첩면적에 의존하기 때문에, 관통홀은 이러한 중첩 면적을 최소화하기 위하여 상부 게이트전극(120) 또는 하부 게이트전극(110)에 배치될 수 있다. 관통홀은 중첩면적을 줄이기 위하여 어떠한 형태나 개수를 갖더라도 상관없으며, 본 발명에서는 관통홀의 형태 및 개수에 제한을 두지 않는다.
도 4를 참조하면, 관통홀(H1)은 상부 게이트전극(120)에 위치할 수 있다. 도 1에서는 관통홀(H1)이 반도체층(130)과 중첩되도록 배치하였지만, 실질적으로 상부 게이트전극(120)과 하부 게이트전극(110) 사이의 기생커패시턴스를 줄이기 위해서 도 4에서와 같이 관통홀(H1)이 반도체층(130)과 비중첩되도록 배치될 수 있다.
도 5를 참조하면, 관통홀은 상부 게이트전극(120) 및 하부 게이트전극(110) 모두에 위치할 수 있다. 상부 게이트전극(120)은 제1 관통홀(H1)을 포함하고, 하부 게이트전극(110)은 제2 관통홀(H2)를 포함할 수 있다. 이때, 제1 관통홀(H1)과 제2 관통홀(H2)은 박막트랜지스터 기판의 특성 변화를 최소화하기 위하여, 비중첩되도록 배치될 수 있다.
관통홀(H1)은 중첩면적을 줄이기 위하여 상부 게이트전극(120) 또는 하부 게이트전극(110)에 위치하는 것으로서, 서로 다른 층에 배치되는 전극과 전극 사이를 전기적으로 연결시키기 위한 콘택홀과는 역할이 다르다. 따라서, 관통홀(H1)에는 금속물질이 아닌 절연물질로 채워질 수 있다. 하부 게이트전극(110)에 제2 관통홀(H2)이 포함되는 경우, 제2 관통홀(H2)에 채워지는 절연물질은 하부 게이트전극(110)과 반도체층(130) 사이에 개재되는 제1 절연층(102)과 동일한 물질일 수 있다. 또한, 상부 게이트전극(120)에 제1 관통홀(H1)이 포함되는 경우, 제1 관통홀(H1)에 채워지는 절연물질은 상부 게이트전극(120) 상에 배치되는 제3 절연층(104)과 동일한 물질일 수 있다.
한편, 관통홀(H1)은 상부 게이트전극(120)(또는 하부 게이트전극(110))과 소스전극(151) 및 드레인전극(153) 사이의 기생 커패시턴스에도 영향을 줄 수 있다. 관통홀(H1)의 면적이 커질수록 기생 커패시턴스는 저감될 수 있다. 다만, 상부 게이트전극(120)은 소스 전극(151) 및 드레인전극(153) 사이의 기생 커패시턴스를 효과적으로 줄이기 위하여, 소스전극(151) 및 드레인전극(153)과 비중첩될 수 있다. 도 1 및 도 2를 다시 참조하면, 상부 게이트전극(120)은 소스 전극(151)과 드레인전극(153) 사이에 배치된다. 상부 게이트전극(120)의 폭(D2)은 소스 전극(151)과 드레인전극(153) 사이의 거리(D1)보다 작을 수 있다.
전술한 이유로, 상부 게이트전극(120)의 크기는 하부 게이트전극(110)의 크기보다 작을 수 있다. 예를 들면, 상부 게이트전극(120) 및 하부 게이트전극(110)은 모두 반도체층(130)의 채널영역(133)에 중첩되도록 배치되되, 하부 게이트전극(110)과 채널영역(133)의 중첩 면적은, 상부 게이트전극(120)과 채널영역(133)보다 크게 된다.
한편, 도 2에서는 박막트랜지스터(TFT) 기판의 적층 구조에 있어서, 하부 게이트전극(110)과 상부 게이트전극(120) 사이에 소스 전극(151) 및 드레인전극(153)이 배치되는 구조를 예로 들어 설명하였다. 도시하지 않았지만 다른 실시예로서, 박막트랜지스터(TFT) 기판은 상부 게이트전극 상부에 소스 전극 및 드레인전극을 배치시킬 수 있다. 이때, 제2 절연층 상에는 상부 게이트전극이 위치하고, 제3 절연층 상에는 소스 및 드레인전극이 위치할 수 있다. 본 발명에서는 박막트랜지스터(TFT) 기판의 소스전극(151) 및 드레인전극(153)과 상부 게이트전극(120)의 적층 순서에 제한이 없다.
본 명세서에서 박막트랜지스터 기판이라 함은 기판(100) 상에 박막트랜지스터가 형성된 상태를 의미하는 것으로, 도 2에 도시된 바와 같이 기판(100) 상에 박막트랜지스터(TFT)가 형성된 상태를 의미하는 것일 수 있고, 또는 도시하지 않았지만 박막트랜지스터 상에 화소 전극(170)까지 형성된 상태일 수도 있다.
상부 게이트전극 상에는 평탄화층인 제4 절연층이 위치하고, 제4 절연층 상에는 화소전극이 구비될 수 있다. 화소전극은 제4 절연층에 위치하는 콘택홀을 통해 드레인전극에 접속될 수 있다.
화소전극은 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zinc oxide: IZO), 징크옥사이드(zinc oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium gallium oxide: IGO), 및 알루미늄징크옥사이드(aluminum zinc oxide: AZO)을 포함하는 그룹에서 선택된 적어도 하나 이상을 포함할 수 있다. 혹은, 화소 전극은 투명 도전성 산화물층/반투과 금속층/투명 도전성 산화물층으로 구성된 3중 구조로 구비될 수 있다.
전술한 구조를 갖는 본 발명의 일 실시예에 따른 박막트랜지스터 (TFT) 기판은 상부 게이트전극(120) 또는 하부 게이트전극(110)에 관통홀을 포함함으로써, 전극 간의 중첩 면적을 줄여 기생 커패시턴스를 저감시킬 수 있다.
이하, 본 발명의 실시예에 따른 박막트랜지스터를 구비한 유기 발광 표시 장치를 설명한다.
도 6은 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1)를 개략적으로 도시한 평면도이고, 도 7는 도 6에 도시된 유기 발광 표시 장치의 한 화소의 일부를 발췌하여 나타낸 단면도이다 다만, 도 7에서는 도 2에 도시된 소스전극(151) 및 드레인전극(153)과 달리 소스전극(151) 및 드레인전극(153)이 상부게이트전극(120) 상에 배치되도록 도시하였다. 전술한 바와 같이 본 발명에서는 박막트랜지스터(TFT) 기판의 적층 순서는 제한이 없다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1)는 기판(100) 상에 표시영역(DA) 및 비표시영역(NDA)을 포함한다.
표시영역(DA)은 화상을 구현하도록 복수의 화소영역들(P)을 구비한다. 각 화소영역(P)은 복수의 박막트랜지스터(T1, T2) 및 스토리지 커패시터(storage capacitor, Cst)를 포함할 수 있다. 그리고, 화소영역(P)은 박막트랜지스터(T1, T2) 및 스토리지 커패시터(Cst)를 통해 구동 전압을 절달받아 발광하는 표시소자, 예컨대 유기 발광 소자(organic light emitting diode, OLED)를 포함할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)에 인접하도록 배치된다. 일 실시예로서, 도 6에 도시한 것과 같이 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 또 다른 실시예로서 비표시 영역(NDA)은 표시 영역(DA)의 일 측에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 패드부(18)를 포함할 수 있다.
일 실시예로서, 복수의 박막트랜지스터는 하나의 스위칭 박막트랜지스터(T1) 및 구동 박막트랜지스터(T2)를 포함할 수 있다. 도 1에서는 박막트랜지스터가 2개인 경우를 설명하였으나, 본 발명에서는 이에 한정하지 않으며, 다른 실시예에서 박막트랜지스터의 종류 및 개수는 변경될 수 있다.
스위칭 박막트랜지스터(T1)의 게이트전극은 주사선(SL)에 접속될 수 있다. 소스전극 및 드레인 전극 중 어느 하나는 데이터선(DL)되고, 나머지 하나는 스토리지 커패시터(Cst)의 일단에 접속될 수 있다. 스위칭 박막트랜지스터(T1)는 주사선(SL)으로부터 주사신호가 공급될 때 턴 온되어 데이터선(DL)으로부터 공급되는 데이터 신호를 커패시터에 공급한다. 이때 커패시터(Cst)는 데이터 신호에 대응되는 전압을 충전할 수 있다.
도 6 및 도 7을 참조하면, 구동 박막트랜지스터(T2)는 앞서 도 1 내지 도5를 참조하여 설명한 박막트랜지스터 기판(TFT)과 상부 게이트전극(120)의 구조가 동일하다. 전술한 박막트랜지스터 (TFT) 기판은 스위칭 박막트랜지스터 또는 구동 박막트랜지스터 어디에도 적용이 가능하다. 다만, 본 발명에서는 설명의 편의를 위하여 OLED 구동에 실질적으로 영향을 미치는 구동 박막트랜지스터(T2)가 전술한 구조의 박막트랜지스터인 경우를 중심으로 상세히 설명한다.
구동 박막트랜지스터(T2)의 하부 게이트전극은 스위칭 박막트랜지스터(T1)에 전기적으로 연결되는 게이트 제어선(EL)과 접속되고, 상부 게이트전극은 문턱전압 보상선(CL)에 접속될 수 있다. 드레인 전극은 커패시터의 일단 및 구동전압선(PL)에 전기적으로 연결되고, 소스 전극은 유기발광소자(OLED)의 화소 전극(170)에 접속될 수 있다. 구동 박막트랜지스터(T2)의 드레인전극(153)은 제4 절연층(105)을 가운데 개재한 채로 유기발광소자(OLED)의 화소전극(170)과 전기적으로 연결된다.
구동 박막트랜지스터(T2)는 스위칭 박막트랜지스터(T1)에 의해 턴 온(turn on)되며, 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 대향전극(190)으로 흐르는 구동 전류(Ioled)를 제어할 수 있으며, 구동 전류(Ioled)에 의해 유기 발광 소자(OLED)의 발광층(180)은 소정의 휘도를 갖는 빛을 방출할 수 있다.
도 7을 참조하면, 제4 절연층(105) 상에는 유기발광소자(OLED)가 구비된다. 화소전극(170)에 대응하는 위치에 형성되는 유기발광소자(OLED)는 발광층(180) 및 대향전극(190)을 포함할 수 있다.
발광층(180)은 적색, 녹색 또는 청색 광을 방출하는 유기 발광층을 포함하며, 유기 발광층은 저분자 유기물 또는 고분자 유기물을 사용할 수 있다. 유기 발광층이 저분자 유기물로 형성된 저분자 유기층인 경우에는 유기 발광층을 중심으로 화소전극(170)의 방향으로 홀 수송층(hole transport layer: HTL) 및 홀 주입층(hole injection layer:HIL)등이 위치하고, 대향 전극(190)의 방향으로 전자 수송층(electron transport layer: ETL) 및 전자 주입층(electron injection layer:EIL) 등이 적층된다. 물론, 이들 홀 주입층, 홀 수송층, 전자 수송층, 전자 주입층 외에도 다양한 층들이 필요에 따라 적층되어 형성될 수 있다.
발광층(180) 상에는 화소 전극(170)과 대향하는 대향전극(190)이 구비된다. 대향전극(190)도 투명 전극 또는 반사형 전극으로 구비될 수 있는데, 투명전극으로 사용될 때에는 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 유기 발광막을 향하도록 얇게 증착한 후, 그 위에 ITO, IZO, ZnO 또는 In2O3 등의 투명 도전성 산화물로 보조 전극층이나 버스 전극 라인을 형성할 수 있다. 그리고 반사형 전극으로 사용될 때에는 위 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 전면 증착하여 형성한다. 그러나, 반드시 이에 한정되는 것은 아니며, 화소 전극(170) 및 대향전극(190)으로 전도성 폴리머 등 유기물을 사용할 수도 있다.
전술한 바와 같이, 본 발명의 실시예에 따른 박막트랜지스터를 구비하는 유기 발광 표시 장치(1)는 상부 게이트전극(120) 또는 하부 게이트전극(110)에 하나 이상의 관통홀을 포함함으로써, 전극 사이의 중첩면적을 줄여 기생 커패시턴스를 줄일 수 있다. 이를 통해, 박막 트랜지스터의 누설전류(off current)를 최소화하여 박막트랜지스터 특성을 향상시킬 수 있다. 또한, 본 발명의 실시예에 따른 박막트랜지스터를 구비하는 유기 발광 표시 장치(1)는 더블 게이트 전극 구조를 갖고, 상부 게이트전극(120)과 하부 게이트전극(110)에 서로 다른 전위를 인가함으로써 문턱전압(Vth)을 제어할 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1 : 유기 발광 표시 장치
18 : 패드부
100 : 기판
101 : 버퍼층
102 내지 105 : 제1 내지 제4 절연층
110 : 하부 게이트전극
120 : 상부 게이트전극
130 : 반도체층
131 : 소스영역
133 : 채널영역
135 : 드레인영역
151 : 소스전극
153 : 드레인전극
170 : 화소전극
180 : 발광층
190 : 대향전극

Claims (21)

  1. 기판;
    상기 기판 상에 위치하고, 채널영역, 상기 채널영역의 양측에 제1방향을 따라 구비된 소스영역 및 드레인영역을 포함하는 반도체층;
    상기 기판 상에 위치하며 상기 반도체층과 중첩하는 하부 게이트전극; 및
    상기 기판 상에 위치하며 상기 반도체층과 중첩하며, 상기 반도체층을 중심으로 상기 하부 게이트전극의 반대편에 위치하는 상부 게이트전극;을 포함하고,
    상기 하부 게이트전극 및 상기 상부 게이트전극 중 적어도 어느 하나는, 관통홀을 포함하며,
    상기 관통홀의 상기 제1방향과 교차하는 제2방향으로의 폭은 상기 반도체층의 상기 제2방향으로의 폭보다 작은, 박막트랜지스터 기판.
  2. 제1항에 있어서,
    상기 관통홀은 상기 반도체층과 비중첩되도록 배치된, 박막트랜지스터 기판.
  3. 제1항에 있어서,
    상기 하부 게이트전극의 크기는 상기 상부 게이트전극의 크기보다 큰, 박막트랜지스터 기판.
  4. 제3항에 있어서,
    상기 하부 게이트전극과 상기 채널영역의 중첩 면적은, 상기 상부 게이트전극과 상기 채널영역의 중첩 면적 보다 큰, 박막트랜지스터 기판.
  5. 제1항에 있어서,
    상기 관통홀은 절연물질로 채워진, 박막트랜지스터 기판.
  6. 제1항에 있어서,
    상기 하부 게이트전극과 상기 상부 게이트전극의 전위는 서로 다른, 박막트랜지스터 기판.
  7. 제6항에 있어서,
    상기 기판 상에 위치하는 게이트 제어선 및 문턱전압 보상선을 더 포함하고,
    상기 게이트 제어선은 상기 하부 게이트전극과 연결되고, 상기 문턱전압 보상선은 상기 상부 게이트전극과 연결된, 박막트랜지스터 기판.
  8. 제1항에 있어서,
    상기 소스영역에 연결된 소스전극 및 상기 드레인영역에 연결된 드레인전극을 더 포함하고,
    상기 상부 게이트전극은 상기 소스전극 및 상기 드레인전극과 비중첩되는, 박막트랜지스터 기판.
  9. 제1항에 있어서,
    상기 상부 게이트전극은 제1 관통홀을 포함하고, 상기 하부 게이트전극은 제2 관통홀을 포함하며,
    상기 제1 관통홀과 상기 제2 관통홀은 비중첩되는, 박막트랜지스터 기판.
  10. 기판 상에 위치하는 복수의 화소들을 포함하고,
    상기 복수의 화소들 각각은,
    상기 기판 상에 위치하는 스위칭 박막트랜지스터;
    상기 기판 상에 위치하는 게이트 제어선;
    상기 기판 상에 위치하며, 상기 게이트 제어선을 통해 상기 스위칭 박막트랜지스터와 전기적으로 연결된 구동 박막트랜지스터; 및
    상기 구동 박막트랜지스터와 연결된 화소전극;
    상기 화소전극 상에 위치하는 발광층; 및
    상기 발광층을 가운데 개재하고 상기 화소전극과 마주보는 대향전극;을 포함하며,
    상기 구동 박막트랜지스터는,
    채널영역, 상기 채널영역의 양측에 구비된 소스영역 및 드레인영역을 포함하는 반도체층;
    상기 반도체층과 중첩하는 하부 게이트전극; 및
    상기 반도체층과 중첩하며, 상기 반도체층을 중심으로 상기 하부 게이트전극의 반대편에 위치하는 상부 게이트전극;을 포함하고,
    상기 하부 게이트전극 및 상기 상부 게이트전극 중 적어도 어느 하나는, 관통홀을 포함하는, 유기 발광 표시 장치.
  11. 제10항에 있어서,
    상기 관통홀은 상기 반도체층과 비중첩되도록 배치된, 유기 발광 표시 장치.
  12. 제10항에 있어서,
    상기 하부 게이트전극의 크기는 상기 상부 게이트전극의 크기보다 큰, 유기 발광 표시 장치.
  13. 제12항에 있어서,
    상기 하부 게이트전극과 상기 채널영역의 중첩 면적은, 상기 상부 게이트전극과 상기 채널영역의 중첩 면적 보다 큰, 유기 발광 표시 장치.
  14. 제10항에 있어서,
    상기 관통홀은 절연물질로 채워진, 유기 발광 표시 장치.
  15. 제10항에 있어서,
    상기 하부 게이트전극과 상기 상부 게이트전극의 전위는 서로 다른, 유기 발광 표시 장치.
  16. 제15항에 있어서,
    상기 기판 상에 위치하는 게이트 제어선 및 문턱전압 보상선을 더 포함하고,
    상기 게이트 제어선은 상기 하부 게이트전극과 연결되고, 상기 문턱전압 보상선은 상기 상부 게이트전극과 연결된, 유기 발광 표시 장치.
  17. 제10항에 있어서,
    상기 소스영역에 연결된 소스전극 및 상기 드레인영역에 연결된 드레인전극을 더 포함하고,
    상기 상부 게이트전극은 상기 소스전극 및 상기 드레인전극과 비중첩되는, 유기 발광 표시 장치.
  18. 제10항에 있어서,
    상기 상부 게이트전극은 제1 관통홀을 포함하고, 상기 하부 게이트전극은 제2 관통홀을 포함하며,
    상기 제1 관통홀과 상기 제2 관통홀은 비중첩되는, 유기 발광 표시 장치.
  19. 제1항에 있어서,
    상기 상부 게이트전극 또는 상기 하부 게이트전극은 복수의 관통홀을 포함하고,
    상기 복수의 관통홀은 상기 제2방향으로 배열되는, 박막트랜지스터 기판.
  20. 제10항에 있어서,
    상기 소스영역 및 상기 드레인영역은 제1방향으로 배열되고,
    상기 관통홀의 상기 제1방향과 교차하는 제2방향으로의 폭은 상기 반도체층의 상기 제2방향으로의 폭보다 작은, 유기 발광 표시 장치.
  21. 제20항에 있어서,
    상기 상부 게이트전극 또는 상기 하부 게이트전극은 복수의 관통홀을 포함하고,
    상기 복수의 관통홀은 상기 제2방향으로 배열되는, 유기 발광 표시 장치.
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