KR102474242B1 - Semiconductor Package and Manufacturing Method thereof - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 436
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 239000000463 material Substances 0.000 claims abstract description 107
- 239000000758 substrate Substances 0.000 claims abstract description 95
- 230000009974 thixotropic effect Effects 0.000 claims abstract description 64
- 239000012782 phase change material Substances 0.000 claims abstract description 47
- 238000000034 method Methods 0.000 claims abstract description 23
- VTYYLEPIZMXCLO-UHFFFAOYSA-L Calcium carbonate Chemical compound [Ca+2].[O-]C([O-])=O VTYYLEPIZMXCLO-UHFFFAOYSA-L 0.000 claims description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 22
- -1 polyethylene Polymers 0.000 claims description 21
- 239000004952 Polyamide Substances 0.000 claims description 20
- 229920000122 acrylonitrile butadiene styrene Polymers 0.000 claims description 20
- 229920002647 polyamide Polymers 0.000 claims description 20
- 229910052751 metal Inorganic materials 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 19
- 238000010146 3D printing Methods 0.000 claims description 16
- 238000003848 UV Light-Curing Methods 0.000 claims description 16
- 229920001707 polybutylene terephthalate Polymers 0.000 claims description 16
- 238000001029 thermal curing Methods 0.000 claims description 16
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 claims description 12
- CEGOLXSVJUTHNZ-UHFFFAOYSA-K aluminium tristearate Chemical compound [Al+3].CCCCCCCCCCCCCCCCCC([O-])=O.CCCCCCCCCCCCCCCCCC([O-])=O.CCCCCCCCCCCCCCCCCC([O-])=O CEGOLXSVJUTHNZ-UHFFFAOYSA-K 0.000 claims description 12
- 229940063655 aluminum stearate Drugs 0.000 claims description 12
- 239000004575 stone Substances 0.000 claims description 12
- 235000004431 Linum usitatissimum Nutrition 0.000 claims description 11
- 239000004698 Polyethylene Substances 0.000 claims description 11
- 239000000440 bentonite Substances 0.000 claims description 11
- 229910000278 bentonite Inorganic materials 0.000 claims description 11
- SVPXDRXYRYOSEX-UHFFFAOYSA-N bentoquatam Chemical compound O.O=[Si]=O.O=[Al]O[Al]=O SVPXDRXYRYOSEX-UHFFFAOYSA-N 0.000 claims description 11
- 229910000019 calcium carbonate Inorganic materials 0.000 claims description 11
- 239000004359 castor oil Substances 0.000 claims description 11
- 235000019438 castor oil Nutrition 0.000 claims description 11
- ZEMPKEQAKRGZGQ-XOQCFJPHSA-N glycerol triricinoleate Natural products CCCCCC[C@@H](O)CC=CCCCCCCCC(=O)OC[C@@H](COC(=O)CCCCCCCC=CC[C@@H](O)CCCCCC)OC(=O)CCCCCCCC=CC[C@H](O)CCCCCC ZEMPKEQAKRGZGQ-XOQCFJPHSA-N 0.000 claims description 11
- 239000003921 oil Substances 0.000 claims description 11
- 229920000573 polyethylene Polymers 0.000 claims description 11
- 239000000377 silicon dioxide Substances 0.000 claims description 11
- 239000004793 Polystyrene Substances 0.000 claims description 10
- 229920002396 Polyurea Polymers 0.000 claims description 10
- XECAHXYUAAWDEL-UHFFFAOYSA-N acrylonitrile butadiene styrene Chemical compound C=CC=C.C=CC#N.C=CC1=CC=CC=C1 XECAHXYUAAWDEL-UHFFFAOYSA-N 0.000 claims description 10
- 239000004676 acrylonitrile butadiene styrene Substances 0.000 claims description 10
- 229920002223 polystyrene Polymers 0.000 claims description 10
- 229920002635 polyurethane Polymers 0.000 claims description 10
- 239000004814 polyurethane Substances 0.000 claims description 10
- 229920000915 polyvinyl chloride Polymers 0.000 claims description 10
- 239000004800 polyvinyl chloride Substances 0.000 claims description 10
- 239000010419 fine particle Substances 0.000 claims description 9
- 238000009434 installation Methods 0.000 claims description 9
- 240000006240 Linum usitatissimum Species 0.000 claims description 8
- 235000004426 flaxseed Nutrition 0.000 claims description 8
- 239000000843 powder Substances 0.000 claims description 8
- 230000008859 change Effects 0.000 claims description 6
- 239000012943 hotmelt Substances 0.000 claims description 6
- 238000004891 communication Methods 0.000 claims description 4
- 241000208202 Linaceae Species 0.000 claims 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims 3
- 239000011574 phosphorus Substances 0.000 claims 3
- 229910052698 phosphorus Inorganic materials 0.000 claims 3
- 239000010410 layer Substances 0.000 description 206
- 238000012545 processing Methods 0.000 description 14
- 238000012546 transfer Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 13
- 239000011810 insulating material Substances 0.000 description 12
- 238000002347 injection Methods 0.000 description 11
- 239000007924 injection Substances 0.000 description 11
- 230000010354 integration Effects 0.000 description 11
- 208000032365 Electromagnetic interference Diseases 0.000 description 9
- 230000008569 process Effects 0.000 description 7
- 230000006870 function Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 238000000465 moulding Methods 0.000 description 4
- 238000006116 polymerization reaction Methods 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000014509 gene expression Effects 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000001723 curing Methods 0.000 description 2
- 239000012530 fluid Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000009885 systemic effect Effects 0.000 description 2
- 239000012815 thermoplastic material Substances 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000013585 weight reducing agent Substances 0.000 description 1
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- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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- H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
- H01L24/92—Specific sequence of method steps
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- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
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- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
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- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
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- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
- H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
- H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
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Abstract
반도체 패키지가 개시된다. 반도체 패키지는 기판 상에 장착된 반도체 칩, 상기 반도체 칩에 인접하여 형성되고, 요변성 소재 또는 상변화 소재를 포함하는 절연층, 상기 반도체 칩 및 상기 절연층을 커버하는 차폐층을 포함할 수 있다.
3D 프린터를 사용하여 높은 종횡비를 갖는 절연층 및 차폐층을 제조하는 반도체 패키지의 제조 방법이 개시된다.A semiconductor package is disclosed. The semiconductor package may include a semiconductor chip mounted on a substrate, an insulating layer formed adjacent to the semiconductor chip and including a thixotropic material or a phase change material, and a shielding layer covering the semiconductor chip and the insulating layer. .
A method for manufacturing a semiconductor package using a 3D printer to manufacture an insulating layer and a shielding layer having a high aspect ratio is disclosed.
Description
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 패키지에 포함된 반도체 칩 등을 외부 환경으로부터 보호함과 동시에 전자파를 차폐할 수 있는 전자파 차폐 부재를 구비하는 반도체 패키지 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor package and a method for manufacturing the same, and more particularly, to a semiconductor package including an electromagnetic wave shielding member capable of shielding electromagnetic waves while protecting a semiconductor chip included in the package from the external environment, and a method for manufacturing the same It is about.
최근 전자제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 이러한 전자 부품들의 소형화 및 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 하나의 패키지로 집적하는 반도체 패키지 기술이 요구된다. 특히, 고주파 신호를 취급하는 반도체 패키지는 소형화뿐만 아니라 전자파 간섭 또는 전자파 내성 특성을 우수하게 구현하기 위해 다양한 전자파 차폐 구조를 구비할 것이 요구되고 있다.Recently, in the electronic product market, demand for portable devices is rapidly increasing, and as a result, miniaturization and light weight of electronic components mounted on these products are continuously required. In order to realize miniaturization and weight reduction of these electronic components, a semiconductor packaging technology for integrating a plurality of individual devices into one package is required as well as a technology for reducing the individual size of mounted components. In particular, semiconductor packages handling high-frequency signals are required to have various electromagnetic wave shielding structures in order to realize excellent electromagnetic interference or electromagnetic wave immunity characteristics as well as miniaturization.
본 발명의 기술적 사상이 해결하고자 하는 과제는 반도체 패키지를 경박화, 단소화 하면서 동시에 전자파 간섭 특성이 우수한 전자파 차폐 구조를 갖는 반도체 패키지를 제공하는 것을 목적으로 한다.An object to be solved by the technical concept of the present invention is to provide a semiconductor package having an electromagnetic wave shielding structure having excellent electromagnetic interference characteristics while reducing the size and thickness of the semiconductor package.
본 발명의 일 실시예에 있어서, 기판 상에 장착된 반도체 칩; 상기 반도체 칩을 커버하는 차폐층을 포함하고, 상기 차폐층의 측면부의 두께는 상기 차폐층의 측면부의 높이보다 작은 것을 특징으로 반도체 패키지(Semiconductor package)를 제공할 수 있다.In one embodiment of the present invention, a semiconductor chip mounted on a substrate; A semiconductor package may include a shielding layer covering the semiconductor chip, wherein a side surface of the shielding layer has a thickness smaller than a height of the side surface of the shielding layer.
예를 들어, 상기 반도체 패키지는 멀티 칩 패키지(Multi Chip Package)를 포함할 수 있다.For example, the semiconductor package may include a multi-chip package.
예를 들어, 상기 차폐층의 측면부의 두께는 상기 차폐층의 높이의 1/5보다 작을 수 있다.For example, the thickness of the side portion of the shielding layer may be smaller than 1/5 of the height of the shielding layer.
예를 들어, 상기 차폐층의 상면은 상기 차폐층의 측면과 90°의 각도로 형성되는 사각형 형태일 수 있다.For example, the upper surface of the shielding layer may have a rectangular shape formed at an angle of 90° with the side surface of the shielding layer.
예를 들어, 상기 차폐층은, 상기 차폐층의 상면과 상기 차폐층의 측면이 접하는 경계면이 소정의 곡률 반경을 갖는 모서리를 포함하고, 상기 소정의 곡률 반경은 상기 차폐층의 상면의 두께보다 작을 수 있다.For example, in the shielding layer, an interface where an upper surface of the shielding layer and a side surface of the shielding layer come into contact includes a corner having a predetermined radius of curvature, and the predetermined radius of curvature is smaller than the thickness of the upper surface of the shielding layer. can
예를 들어, 상기 반도체 패키지는, 상기 반도체 칩과 차폐층 사이에 요변성 소재 또는 상변화 소재를 포함하는 절연층을 더 포함할 수 있다.For example, the semiconductor package may further include an insulating layer including a thixotropic material or a phase change material between the semiconductor chip and the shielding layer.
예를 들어, 요변성 소재는 합성미분 실리카, 벤토나이트(bentonite), 미립자 표면처리 탄산칼슘, 수소 첨가 피마자유, 금속 석검계, 알루미늄 스테아레이트(aluminum stearate), 폴리이미드 왁스(polyamide wax), 산화 폴리에틸렌계 및 아마인 중합유 중 적어도 하나를 포함할 수 있다.For example, thixotropic materials include synthetic finely divided silica, bentonite, particulate surface-treated calcium carbonate, hydrogenated castor oil, metal stone gum, aluminum stearate, polyamide wax, and oxidized polyethylene. It may include at least one of systemic and linseed polymeric oils.
예를 들어, 상변화 소재는 폴리 우레탄(polyurethane), 폴리요소(polyurea), 폴리염화 비닐(polyvinyl chloride), 폴리스티렌(polystyrene), ABS 수지(acrylonitrile butadiene styrene), 폴리아미드(polyamide), 아크릴(acrylic) 및 PBTP(polybutylene terephthalate) 중 적어도 하나를 포함할 수 있다.For example, phase change materials include polyurethane, polyurea, polyvinyl chloride, polystyrene, ABS resin (acrylonitrile butadiene styrene), polyamide, and acrylic. ) and at least one of polybutylene terephthalate (PBTP).
예를 들어, 상기 요변성 소재 또는 상기 상변화 소재는 UV 경화 또는 열 경화를 통하여 경화될 수 있다.For example, the thixotropic material or the phase change material may be cured through UV curing or thermal curing.
예를 들어, 상기 차폐층은 금속 성분을 포함할 수 있다.For example, the shielding layer may include a metal component.
예를 들어, 상기 차폐층 및 상기 절연층 중 적어도 하나는 3D 프린팅을 통하여 형성될 수 있다.For example, at least one of the shielding layer and the insulating layer may be formed through 3D printing.
예를 들어, 상기 반도체 패키지는 모바일 폰에 사용되는 어플리케이션 프로세서(Application Processor)일 수 있다.For example, the semiconductor package may be an application processor used in a mobile phone.
본 발명의 다른 실시예에 있어서, 기판 상에 장착된 반도체 칩; 상기 반도체 칩에 인접하여 형성되고, 요변성 소재 또는 상변화 소재를 포함하는 절연층; 상기 반도체 칩 및 상기 절연층을 커버하는 차폐층을 포함하는 반도체 패키지를 제공할 수 있다.In another embodiment of the present invention, a semiconductor chip mounted on a substrate; an insulating layer formed adjacent to the semiconductor chip and including a thixotropic material or a phase change material; A semiconductor package including a shielding layer covering the semiconductor chip and the insulating layer may be provided.
예를 들어, 상기 요변성 소재는 합성미분 실리카, 벤토나이트(bentonite), 미립자 표면처리 탄산칼슘, 수소 첨가 피마자유, 금속 석검계, 알루미늄 스테아레이트(aluminum stearate), 폴리이미드 왁스(polyamide wax), 산화 폴리에틸렌계 및 아마인 중합유 중 적어도 하나를 포함할 수 있다.For example, the thixotropy material is synthetic fine powder silica, bentonite, fine particle surface-treated calcium carbonate, hydrogenated castor oil, metal stone gum, aluminum stearate, polyamide wax, oxide It may include at least one of polyethylene-based and linseed polymerization oils.
예를 들어, 상기 상변화 소재는 폴리 우레탄(polyurethane), 폴리요소(polyurea), 폴리염화 비닐(polyvinyl chloride), 폴리스티렌(polystyrene), ABS 수지(acrylonitrile butadiene styrene), 폴리아미드(polyamide), 아크릴(acrylic) 및 PBTP(polybutylene terephthalate) 중 적어도 하나를 포함할 수 있다.For example, the phase change material is polyurethane, polyurea, polyvinyl chloride, polystyrene, ABS resin (acrylonitrile butadiene styrene), polyamide, acrylic ( acrylic) and polybutylene terephthalate (PBTP).
예를 들어, 상기 요변성 소재 또는 상기 상변화 소재는 UV 경화 또는 열 경화를 통하여 경화될 수 있다.For example, the thixotropic material or the phase change material may be cured through UV curing or thermal curing.
예를 들어, 상기 차폐층은 금속 성분을 포함할 수 있다.For example, the shielding layer may include a metal component.
예를 들어, 상기 절연층 및 상기 차폐층의 두께의 합은 상기 절연층의 높이 보다 작을 수 있다.For example, the sum of the thicknesses of the insulating layer and the shielding layer may be smaller than the height of the insulating layer.
예를 들어, 상기 절연층 및 상기 차폐층의 두께의 합은 상기 절연층의 높이의 1/5 보다 작을 수 있다.For example, the sum of the thicknesses of the insulating layer and the shielding layer may be less than 1/5 of the height of the insulating layer.
예를 들어, 상기 반도체 패키지는 어플리케이션 프로세서(Application Processor), 디스플레이 드라이버(Display Driver IC) 및 타임 콘트롤러(Timing controller), PMI(Power Module IC) 중 적어도 하나에 포함될 수 있다.For example, the semiconductor package may be included in at least one of an application processor, a display driver IC, a timing controller, and a power module IC (PMI).
예를 들어, 상기 절연층 및 상기 차폐층 중 적어도 하나는 3D 프린팅을 통하여 형성될 수 있다.For example, at least one of the insulating layer and the shielding layer may be formed through 3D printing.
예를 들어, 상기 절연층 또는 상기 차폐층은 상기 절연층 또는 상기 차폐층의 각각의 측면 형상과 동일한 형상의 개구부(opening)를 포함하는 소재 공급 장치에 의하여 형성될 수 있다.For example, the insulating layer or the shielding layer may be formed by a material supply device including an opening having the same shape as the shape of each side of the insulating layer or the shielding layer.
예를 들어, 상기 절연층은 상기 반도체 칩의 측면부 및 상면부 중 적어도 하나에 인접하여 형성될 수 있다.For example, the insulating layer may be formed adjacent to at least one of a side surface and an upper surface of the semiconductor chip.
예를 들어, 상기 반도체 칩은 제1 반도체 칩 및 제2 반도체 칩을 포함하고, 상기 제1 반도체 칩 및 상기 제2 반도체 칩은 상기 기판 상에서 나란히 배치되고, 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이에는 상기 절연층이 개재될 수 있다.For example, the semiconductor chip includes a first semiconductor chip and a second semiconductor chip, the first semiconductor chip and the second semiconductor chip are disposed side by side on the substrate, and the first semiconductor chip and the second semiconductor chip are disposed side by side on the substrate. The insulating layer may be interposed between the chips.
본 발명의 다른 실시예에 있어서, 인쇄 회로 기판과 접속 단자를 통해 연결되는 패키지 기판; 상기 패키지 기판 상에 다층 구조로 적층되는 복수의 반도체 칩; 상기 복수의 반도체 칩의 측면에 인접하여 형성되고, 요변성 소재 또는 상변화 소재를 포함하는 절연층; 및 상기 복수의 반도체 칩의 상면 및 상기 절연층의 상면과 측면을 덮는 차폐층을 포함하고, 상기 차폐층의 측면부의 두께는 상기 차폐층의 높이보다 작은 것을 특징으로 하는 반도체 패키지를 제공할 수 있다.In another embodiment of the present invention, a package board connected to the printed circuit board through a connection terminal; a plurality of semiconductor chips stacked on the package substrate in a multilayer structure; an insulating layer formed adjacent to side surfaces of the plurality of semiconductor chips and including a thixotropic material or a phase change material; and a shielding layer covering upper surfaces of the plurality of semiconductor chips and upper and side surfaces of the insulating layer, wherein a side surface of the shielding layer has a thickness smaller than a height of the shielding layer. .
예를 들어, 상기 복수의 반도체 칩 각각은 관통 전극을 구비하고, 상기 복수의 반도체 칩은 상기 관통 전극을 통해 상호 연결될 수 있다.For example, each of the plurality of semiconductor chips may include a through electrode, and the plurality of semiconductor chips may be interconnected through the through electrode.
예를 들어, 상기 반도체 패키지는 상기 복수의 반도체 칩과 상기 패키지 기판 사이의 전기적 신호 전달을 위해 상기 복수의 반도체 칩과 상기 패키지 기판 사이를 연결하는 와이어; 를 더 포함할 수 있다.For example, the semiconductor package may include wires connecting between the plurality of semiconductor chips and the package substrate to transmit electrical signals between the plurality of semiconductor chips and the package substrate; may further include.
예를 들어, 상기 차폐층의 측면부의 두께는 상기 차폐층의 높이의 1/5 보다 작을 수 있다.For example, the thickness of the side portion of the shielding layer may be smaller than 1/5 of the height of the shielding layer.
예를 들어, 상기 요변성 소재는 합성미분 실리카, 벤토나이트(bentonite), 미립자 표면처리 탄산칼슘, 수소 첨가 피마자유, 금속 석검계, 알루미늄 스테아레이트(aluminum stearate), 폴리이미드 왁스(polyamide wax), 산화 폴리에틸렌계 및 아마인 중합유 중 적어도 하나를 포함할 수 있다.For example, the thixotropy material is synthetic fine powder silica, bentonite, fine particle surface-treated calcium carbonate, hydrogenated castor oil, metal stone gum, aluminum stearate, polyamide wax, oxide It may include at least one of polyethylene-based and linseed polymerization oils.
예를 들어, 상변화 소재는 폴리 우레탄(polyurethane), 폴리요소(polyurea), 폴리 염화 비닐(polyvinyl chloride), 폴리스티렌(polystyrene), ABS 수지(acrylonitrile butadiene styrene), 폴리 아미드(polyamide), 아크릴(acrylic) 및 PBTP(polybutylene terephthalate) 중 적어도 하나를 포함할 수 있다.For example, phase change materials include polyurethane, polyurea, polyvinyl chloride, polystyrene, ABS resin (acrylonitrile butadiene styrene), polyamide, and acrylic. ) and at least one of polybutylene terephthalate (PBTP).
예를 들어, 상기 차폐층 또는 상기 절연층은 상기 절연층 또는 상기 차폐층의 각각의 측면 형상과 동일한 형상의 개구부(opening)를 포함하는 소재 공급 장치에 의하여 형성될 수 있다.For example, the shielding layer or the insulating layer may be formed by a material supply device including an opening having the same shape as the shape of each side of the insulating layer or the shielding layer.
본 발명의 다른 실시예는, 인쇄 회로 기판; 상기 인쇄 회로 기판 상에 형성되고, 제1 접속 단자를 통해 상기 인쇄 회로 기판과 연결되는 제1 패키지 기판 및 상기 제1 패키지 기판 상에 실장되는 제1 반도체 칩을 포함하는 제1 반도체 패키지; 상기 제1 패키지 기판 상에 형성되고, 상기 제1 패키지 기판과 제2 접속 단자를 통해 연결되는 제2 패키지 기판 및 상기 제2 패키지 기판 상에 다층 구조로 적층되는 복수의 제2 반도체 칩을 포함하는 제2 반도체 패키지; 상기 제1 반도체 패키지 및 상기 제2 반도체 패키지의 측면에 인접하여 형성되고, 요변성 소재 또는 상변화 소재를 포함하는 절연층; 및 상기 제1 반도체 패키지의 측면 및 상기 제2 반도체 패키지의 상면과 측면을 덮는 차폐층을 포함하고, 상기 차폐층의 측면부의 두께는 상기 차폐층의 높이보다 작은 것을 특징으로 하는 반도체 패키지를 제공할 수 있다.Another embodiment of the present invention is a printed circuit board; a first semiconductor package formed on the printed circuit board and including a first package substrate connected to the printed circuit board through a first connection terminal and a first semiconductor chip mounted on the first package substrate; A second package substrate formed on the first package substrate and connected to the first package substrate through a second connection terminal, and a plurality of second semiconductor chips stacked on the second package substrate in a multilayer structure. a second semiconductor package; an insulating layer formed adjacent to side surfaces of the first semiconductor package and the second semiconductor package and including a thixotropic material or a phase change material; and a shielding layer covering side surfaces of the first semiconductor package and top and side surfaces of the second semiconductor package, wherein a side surface of the shielding layer has a thickness smaller than a height of the shielding layer. can
예를 들어, 상기 복수의 제2 반도체 칩과 상기 제2 패키지 기판 사이의 전기적 신호 전달을 위해 상기 복수의 제2 반도체 칩과 상기 제2 패키지 기판 사이를 연결하는 와이어; 를 더 포함할 수 있다.For example, a wire connecting between the plurality of second semiconductor chips and the second package substrate to transmit electrical signals between the plurality of second semiconductor chips and the second package substrate; may further include.
본 발명의 다른 실시예는, 기판 상에 반도체 칩(chip)을 장착하는 단계; 상기 반도체 칩(chip)에 인접하여, 요변성 소재 또는 상변화 소재를 포함하는 절연층을 형성하는 단계; 상기 반도체 칩 및 상기 절연층을 커버하는 차폐층을 형성하는 단계를 포함하는 반도체 패키지 제조 방법를 제공할 수 있다. Another embodiment of the present invention, mounting a semiconductor chip (chip) on a substrate; forming an insulating layer including a thixotropic material or a phase change material adjacent to the semiconductor chip; A semiconductor package manufacturing method may include forming a shielding layer covering the semiconductor chip and the insulating layer.
예를 들어, 상기 요변성 소재는 합성미분 실리카, 벤토나이트(bentonite), 미립자 표면처리 탄산칼슘, 수소 첨가 피마자유, 금속 석검계, 알루미늄 스테아레이트(aluminum stearate), 폴리이미드 왁스(polyamide wax), 산화 폴리에틸렌계 및 아마인 중합유 중 적어도 하나를 포함할 수 있다.For example, the thixotropy material is synthetic fine powder silica, bentonite, fine particle surface-treated calcium carbonate, hydrogenated castor oil, metal stone gum, aluminum stearate, polyamide wax, oxide It may include at least one of polyethylene-based and linseed polymerization oils.
예를 들어, 상기 상변화 소재는 폴리 우레탄(polyurethane), 폴리요소(polyurea), 폴리염화 비닐(polyvinyl chloride), 폴리스티렌(polystyrene), ABS 수지(acrylonitrile butadiene styrene), 폴리아미드(polyamide), 아크릴(acrylic) 및 PBTP(polybutylene terephthalate) 중 적어도 하나를 포함할 수 있다.For example, the phase change material is polyurethane, polyurea, polyvinyl chloride, polystyrene, ABS resin (acrylonitrile butadiene styrene), polyamide, acrylic ( acrylic) and polybutylene terephthalate (PBTP).
예를 들어, 상기 요변성 소재 또는 상기 상변화 소재는 UV 경화 또는 열 경화를 통하여 경화될 수 있다.For example, the thixotropic material or the phase change material may be cured through UV curing or thermal curing.
예를 들어, 상기 차폐층은 금속 성분을 포함할 수 있다.For example, the shielding layer may include a metal component.
예를 들어, 상기 절연층 및 상기 차폐층의 두께의 합은 상기 절연층의 높이 보다 작을 수 있다.For example, the sum of the thicknesses of the insulating layer and the shielding layer may be smaller than the height of the insulating layer.
예를 들어, 상기 절연층 및 상기 차폐층의 두께의 합은 상기 절연층의 높이의 1/5 보다 작을 수 있다.For example, the sum of the thicknesses of the insulating layer and the shielding layer may be less than 1/5 of the height of the insulating layer.
예를 들어, 상기 절연층 또는 상기 차폐층은 상기 절연층 또는 상기 차폐층의 각각의 측면 형상과 동일한 형상의 개구부(opening)를 포함하는 소재 공급 장치에 의하여 형성될 수 있다.For example, the insulating layer or the shielding layer may be formed by a material supply device including an opening having the same shape as the shape of each side of the insulating layer or the shielding layer.
예를 들어, 상기 차폐층 및 상기 절연층 중 적어도 하나는 3D 프린팅을 통하여 형성될 수 있다.For example, at least one of the shielding layer and the insulating layer may be formed through 3D printing.
본 발명의 다른 실시예는, 서버로부터 애플리케이션의 설치 데이터를 수신하는 통신 모듈; 상기 수신된 애플리케이션의 설치 데이터를 저장하는 메모리; 및 상기 애플리케이션의 설치 데이터에 기초하여 애플리케이션을 설치하고, 상기 설치된 애플리케이션을 실행하는 애플리케이션 프로세서; 를 포함하고, 상기 애플리케이션 프로세서 및 상기 메모리 중 적어도 하나는 반도체 패키지를 포함하고, 상기 반도체 패키지는, 기판 상에 장착된 반도체 칩; 상기 반도체 칩을 커버하는 차폐층; 을 포함하고, 상기 차폐층의 측면부의 두께는 상기 차폐층의 측면부의 높이보다 작은 것을 특징으로 하는, 모바일 폰을 제공할 수 있다.Another embodiment of the present invention, the communication module for receiving the installation data of the application from the server; a memory for storing installation data of the received application; and an application processor that installs an application based on installation data of the application and executes the installed application. and wherein at least one of the application processor and the memory includes a semiconductor package, wherein the semiconductor package includes: a semiconductor chip mounted on a substrate; a shielding layer covering the semiconductor chip; Including, it is possible to provide a mobile phone characterized in that the thickness of the side portion of the shielding layer is smaller than the height of the side portion of the shielding layer.
예를 들어, 상기 차폐층의 측면부의 두께는 상기 차폐층의 측면부의 높이의 1/5보다 작을 수 있다.For example, the thickness of the side portion of the shielding layer may be less than 1/5 of the height of the side portion of the shielding layer.
예를 들어, 상기 반도체 칩과 차폐층 사이에 요변성 소재 또는 상변화 소재를 포함하는 절연층을 더 포함할 수 있다.For example, an insulating layer including a thixotropic material or a phase change material may be further included between the semiconductor chip and the shielding layer.
본 발명의 다른 실시예는, 기판 및 상기 기판 상에 실장된 반도체 칩을 제1 방향으로 이송하는 칩 이송부; 차폐 소재 및 절연 소재를 디스펜싱 공정을 사용하여 상기 반도체 칩의 상면 및 측면에 각각 주입하여 차폐층 및 절연층을 형성하는 디스펜싱 헤드부; 및 상기 디스펜싱 헤드부를 제1 방향, 상기 제1 방향에 수직하는 제2 방향 및 상기 제1 방향 및 제2 방향에 각각 수직하는 제3 방향으로 이송하는 헤드 이송부; 를 포함하고, 상기 차폐 소재 및 상기 절연 소재는 각각 요변성 소재 또는 상변화 소재를 포함하고, 상기 차폐층의 측면부의 두께와 상기 절연층의 측면부의 두께의 합은 상기 차폐층의 측면부의 높이보다 작은 것을 특징으로 하는, 3D 프린터를 제공할 수 있다.Another embodiment of the present invention, a chip transfer unit for transferring a substrate and a semiconductor chip mounted on the substrate in a first direction; a dispensing head unit for forming a shielding layer and an insulating layer by injecting a shielding material and an insulating material into the upper and side surfaces of the semiconductor chip, respectively, using a dispensing process; and a head transfer unit that transfers the dispensing head in a first direction, in a second direction perpendicular to the first direction, and in a third direction perpendicular to the first and second directions, respectively. The shielding material and the insulating material each include a thixotropic material or a phase change material, and the sum of the thickness of the side surface of the shielding layer and the thickness of the side surface of the insulating layer is greater than the height of the side surface of the shielding layer. It is possible to provide a 3D printer, characterized by being small.
예를 들어, 상기 디스펜싱 헤드부는, 요변성 또는 상변화 특성을 갖는 차폐 소재가 담겨 있는 제1 주사 펌프; 및 상기 차폐 소재를 상기 반도체 칩의 상면에 주입하고 코팅하여 차폐층을 형성하는 제1 노즐; 을 포함할 수 있다.For example, the dispensing head may include a first injection pump containing a shielding material having thixotropy or phase change characteristics; and a first nozzle forming a shielding layer by injecting and coating the shielding material on the top surface of the semiconductor chip. can include
예를 들어, 상기 디스펜싱 헤드부는, 요변성 또는 상변화 특성을 갖는 절연 소재가 담겨 있는 제2 주사 펌프; 및 상기 절연 소재를 상기 반도체 칩의 측면에 주입하여 절연층을 형성하는 제2 노즐; 을 포함할 수 있다.For example, the dispensing head may include a second injection pump containing an insulating material having thixotropy or phase change characteristics; and a second nozzle forming an insulating layer by injecting the insulating material into the side surface of the semiconductor chip. can include
예를 들어, 상기 차폐 소재 및 상기 절연 소재를 열 경화 또는 UV 경화를 통하여 경화시키는 광원; 을 더 포함할 수 있다.For example, a light source for curing the shielding material and the insulating material through thermal curing or UV curing; may further include.
본 발명의 실시예에 따르면, 경박 단소화 하면서 동시에 전자파 간섭 특성이 우수한 전자파 차폐 구조를 갖는 반도체 패키지를 제공할 수 있다. 또한, 본 발명의 실시예에 따른 반도체 패키지는, 절연층 또는 차폐층을 3D 프린팅을 통하여 형성할 수 있는바, 고가의 장비에 대한 비용과 제조 공정에 소요되는 시간을 절감할 수 있다. According to an embodiment of the present invention, it is possible to provide a semiconductor package having an electromagnetic wave shielding structure having excellent electromagnetic interference characteristics while being light, thin and short. In addition, in the semiconductor package according to an embodiment of the present invention, since an insulating layer or a shielding layer may be formed through 3D printing, cost of expensive equipment and time required for a manufacturing process may be reduced.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 2(a) 및 도 2(b)는 본 발명의 일 실시예에 따른 반도체 패키지에 포함되는 요변성 소재를 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 5은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 11a 내지 도 11e는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 공정을 나타내는 도면이다.
도 12는 본 발명의 일 실시예에 따른 반도체 패키지를 제조하는 3D 프린터의 사시도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 패키지를 제조하는 3D 프린터를 설명하기 위한 개념도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 패키지를 제조하는 3D 프린터의 동작 방법을 설명하기 위한 도면이다.
도 15(a) 및 도 15(b)는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.
도 16(a) 및 도 16(b)는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.
도 17은 본 발명의 일 실시예에 따른 반도체 패키지의 구성을 개략적으로 나타내는 도면이다.
도 18은 본 발명의 일 실시예에 따른 반도체 패키지를 포함하는 전자 시스템을 나타내는 도면이다.
도 19는 본 발명의 실시예에 따른 반도체 패키지가 응용된 전자 장치를 개략적으로 보여주는 사시도이다. 1 is a cross-sectional view illustrating a semiconductor package according to an exemplary embodiment of the present invention.
2(a) and 2(b) are views for explaining a thixotropic material included in a semiconductor package according to an embodiment of the present invention.
3 is a cross-sectional view illustrating a semiconductor package according to an exemplary embodiment.
4 is a cross-sectional view illustrating a semiconductor package according to an exemplary embodiment.
5 is a cross-sectional view illustrating a semiconductor package according to an exemplary embodiment.
6 is a cross-sectional view illustrating a semiconductor package according to an exemplary embodiment.
7 is a cross-sectional view illustrating a semiconductor package according to an exemplary embodiment.
8 is a cross-sectional view illustrating a semiconductor package according to an exemplary embodiment.
9 is a cross-sectional view illustrating a semiconductor package according to an exemplary embodiment.
10 is a cross-sectional view illustrating a semiconductor package according to an exemplary embodiment.
11A to 11E are diagrams illustrating a manufacturing process of a semiconductor package according to an embodiment of the present invention.
12 is a perspective view of a 3D printer for manufacturing a semiconductor package according to an embodiment of the present invention.
13 is a conceptual diagram illustrating a 3D printer for manufacturing a semiconductor package according to an embodiment of the present invention.
14 is a diagram for explaining an operating method of a 3D printer for manufacturing a semiconductor package according to an embodiment of the present invention.
15(a) and 15(b) are diagrams for explaining a method of manufacturing a semiconductor package according to an exemplary embodiment.
16(a) and 16(b) are views for explaining a method of manufacturing a semiconductor package according to an exemplary embodiment of the present invention.
17 is a diagram schematically illustrating a configuration of a semiconductor package according to an exemplary embodiment of the present invention.
18 is a diagram illustrating an electronic system including a semiconductor package according to an exemplary embodiment.
19 is a perspective view schematically illustrating an electronic device to which a semiconductor package according to an embodiment of the present invention is applied.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다. In order to fully understand the configuration and effects of the present invention, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, and may be implemented in various forms and various changes may be applied. However, the description of the present embodiments is provided to complete the disclosure of the present invention, and to completely inform those skilled in the art of the scope of the invention to which the present invention belongs. In the accompanying drawings, the size of the components is enlarged from the actual size for convenience of description, and the ratio of each component may be exaggerated or reduced.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "～사이에"와 "직접 ～사이에" 등도 마찬가지로 해석될 수 있다. It should be understood that when an element is described as being “on” or “adjacent to” another element, it may be in direct contact with or connected to the other element, but another element may exist in the middle. something to do. On the other hand, when a component is described as being “directly on” or “directly in contact with” another component, it may be understood that another component does not exist in the middle. Other expressions describing the relationship between components, such as "between" and "directly between" can be interpreted similarly.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms may only be used for the purpose of distinguishing one component from another. For example, a first element may be termed a second element, and similarly, a second element may be termed a first element, without departing from the scope of the present invention.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다. Singular expressions include plural expressions unless the context clearly dictates otherwise. The terms "include" or "has" are used to designate that a feature, number, step, operation, component, part, or combination thereof described in the specification exists, and includes one or more other features or numbers, It can be interpreted that steps, actions, components, parts, or combinations thereof may be added.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.Terms used in the embodiments of the present invention may be interpreted as meanings commonly known to those skilled in the art unless otherwise defined.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다. Hereinafter, the present invention will be described in detail by describing preferred embodiments of the present invention with reference to the accompanying drawings.
도 1은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an exemplary embodiment.
도 1을 참조하면, 반도체 패키지(100)는 패키지 기판(140) 상면의 접속 패드(150, 151)를 통하여 패키지 기판(140)에 접착되어 있다. Referring to FIG. 1 , the
접속 패드(150)는 반도체 칩(130)의 접지를 위하여 형성될 수 있다. 접속 패드(151)는 반도체 칩(130)의 접지 또는 신호 전달을 위하여 형성될 수 있다. The
반도체 패키지(100)는 패키지 기판(140) 상에 반도체 칩(130) 및 절연층(110)을 배치할 수 있다. 또한, 차폐층(120)은 반도체 칩(130)과 절연층(110)을 커버할 수 있다. 또한, 차폐층(120)은 접속 패드(150)와 연결될 수 있다. 절연층(110)은 반도체 칩(130)과 접속 패드(150)을 격리 시키도록 형성될 수 있다. In the
반도체 패키지(100)는 TSV(Through Silicon Via) 구조, MCP(Multi Chip Package) 구조, PoP(Package on Package) 구조를 통하여 구현될 수 있다. 또한, 반도체 패키지(100)는 어플리케이션 프로세서(Application Processor), 디스플레이 드라이버(Display Driver IC), 타임 콘트롤러(Timing controller), PMI(Power Module IC)에포함될 수 있다. 또한, 반도체 패키지(100)는 스마트 폰, 디스플레이 장치, 웨어러블 디바이스(Wearable Device)에 포함될 수 있다. The
반도체 패키지(100)가 패키지 기판(140)을 포함하는 전자 장치(예를 들어, 휴대폰)에 실장된 경우, 반도체 패키지(100)에서 발생된 전자파가 방출되어 전자 장치에 실장된 다른 전자 부품에 전자파 장해(Electro-Magnetic Interference; EMI)를 줄 수 있다. 이로 인해 반도체 패키지(100)가 실장된 전자 장치에 전자파 잡음 또는 오동작 등과 같은 장해가 발생되어 제품의 신뢰성이 저하된다. When the
최근에 개발된 반도체 패키지(100), 즉 빠른 응답속도 및 고 용량을 갖는 반도체 패키지(100)의 경우 전자파 방출로 인한 전자파 장해의 문제는 더욱 심각해지고 있다. 따라서, 차폐층(120)은 반도체 패키지(100)의 동작 과정에서 불가피하게 발생되는 전자파가 외부에 영향을 주는 것을 막을 수 있다. In the case of a recently developed
반도체 패키지(100)의 종횡비가 낮은 경우, 패키지 기판(140) 상에 반도체 패키지(100)가 차지하는 면적 비율이 증가할 수 있고, 이는 집적도의 저하를 유발하게 된다. 본 실시예에서 종횡비는 반도체 패키지(100)에 포함된 절연층(110)의 높이(도 1의 b 참조, 차폐층(120)의 상부면의 두께를 포함할 수 있음.)를 반도체 패키지(100)에 포함된 절연층(110)과 차폐층(120)의 측면부의 두께(도 1의 a 참조)을 합산한 값으로 나눈 값을 나타내는 수치로 사용될 수 있다. 즉, 본 실시예에서 종횡비(r)는 다음과 같은 [수학식 1]로 나타낼 수 있다. When the aspect ratio of the
[수학식 1][Equation 1]
종횡비 (r) = b / aAspect Ratio (r) = b/a
한편, 반도체 패키지(100)의 종횡비가 높은 경우, 패키지 기판(140) 상에 반도체 패키지(100)가 차지하는 면적 비율이 감소할 수 있고, 높은 종횡비를 통하여 집적도를 높일 수 있다. Meanwhile, when the aspect ratio of the
차폐층(120)은 반도체 칩(130) 상에서 직사각형 형상으로 형성될 수 있다. 차폐층(120)의 상면은 측면과 90°의 각도로 형성될 수 있다. 다만, 차폐층(120)의 형상이 전술한 것으로 한정되는 것은 아니다. The
본 발명의 일 실시예에 따른 반도체 패키지(100)의 종횡비는 1 이상 일 수 있다. 또한, 본 발명의 일 실시예에 따른 반도체 패키지(100)의 종횡비는 5 이상 일 수 있다. 이를 구현하기 위하여 절연층(110)을 요변성(Thixotropy) 소재 또는 상변화(hot melt) 소재를 사용하여 형성할 수 있다. The aspect ratio of the
예를 들어, 요변성 소재는 합성미분 실리카, 벤토나이트(bentonite), 미립자 표면처리 탄산칼슘, 수소 첨가 피마자유, 금속 석검계, 알루미늄 스테아레이트(aluminum stearate), 폴리이미드 왁스(polyamide wax), 산화 폴리에틸렌계 및 아마인 중합유 중 적어도 하나를 포함할 수 있다. 예를 들어, 금속 석검계는 알루미늄 스테아레이트(Aluminum Stearate)를 포함할 수 있다. For example, thixotropic materials include synthetic finely divided silica, bentonite, particulate surface-treated calcium carbonate, hydrogenated castor oil, metal stone gum, aluminum stearate, polyamide wax, and oxidized polyethylene. It may include at least one of systemic and linseed polymeric oils. For example, the metal stone base may include aluminum stearate.
예를 들어, 상변화 소재는 폴리 우레탄(polyurethane), 폴리요소(polyurea), 폴리염화 비닐(polyvinyl chloride), 폴리스티렌(polystyrene), ABS 수지(acrylonitrile butadiene styrene), 폴리아미드(polyamide), 아크릴(acrylic) 및 PBTP(polybutylene terephthalate) 중 적어도 하나를 포함할 수 있다. For example, phase change materials include polyurethane, polyurea, polyvinyl chloride, polystyrene, ABS resin (acrylonitrile butadiene styrene), polyamide, and acrylic. ) and at least one of polybutylene terephthalate (PBTP).
예를 들어, 요변성 소재 또는 상변화 소재는 UV 경화 또는 열 경화를 통하여 경화될 수 있다. 요변성 소재 또는 상변화 소재를 디스펜서(미도시)를 통하여 주입시에는 유동성을 가진 상태로 주입하여 주입이 용이하도록 할 수 있고, 이를 UV 경화 또는 열 경화를 통하여 경화하여 공정 편의성을 도모할 수 있다. For example, a thixotropic material or a phase change material may be cured through UV curing or thermal curing. When the thixotropic material or phase change material is injected through a dispenser (not shown), it can be injected in a fluid state to facilitate injection, and it can be cured through UV curing or thermal curing to promote process convenience. .
예를 들어, 절연층(110)에 사용되는 요변성 소재 또는 상변화 소재는 금속성이 있는 소재일 수 있다. 금속성 소재로 절연층(110)을 형성하여 EMI 저감 효과를 더욱 도모할 수 있다. For example, the thixotropic material or the phase change material used for the insulating
또한, 본 발명의 일 실시예에 따른 절연층(110) 및/또는 차폐층(120)은 3D 프린팅을 통하여 형성할 수 있다. 따라서, 고가의 장비에 대한 비용과 제조 공정에 소요되는 시간을 절감할 수 있다. In addition, the insulating
또한, 본 발명의 일 실시예에 따른 절연층(110) 또는 차폐층(120)은 절연층(110) 또는 차폐층(120)의 측면 형상과 동일한 형상의 개구부(opening)를 포함하는 소재 공급 장치에 의하여 형성될 수 있다. In addition, the insulating
도 2(a) 및 도 2(b)는 본 발명의 일 실시 예에 따른 반도체 패키지에 포함되는 요변성 소재를 설명하기 위한 도면이다.2(a) and 2(b) are views for explaining a thixotropic material included in a semiconductor package according to an embodiment of the present invention.
도 2(a)을 참조하면, 요변성 소재는 겔(GEL) 상태와 졸(SOL) 상태 사이에서 전단력(shear stress)으로 인한 상태 변화가 가능하다. 예를 들어, 겔(GEL) 상태에서 전단력을 가하면, 졸(SOL) 상태로 상태 변환된다. 예를 들어, 졸(SOL) 상태에서 전단력 없이, 방치하여 시간이 흐르면, 다시 겔(GEL) 상태로 변환된다. Referring to FIG. 2(a), the thixotropic material can change state due to shear stress between a gel (GEL) state and a sol (SOL) state. For example, when shear force is applied in the gel (GEL) state, the state is converted to the sol (SOL) state. For example, when time passes without shear force in a sol state, it is converted back to a gel state.
도 2(b)을 참조하면, 요변성 소재는 전단력이 인가되면 점도가 낮아져서 쉽게 변형이 일어나는 상태가 되고, 전단력이 해제된 상태로 시간이 흐르도록 방치한다면 점도가 다시 높아져서 본래의 형태를 유지 한다. 즉, 요변성 소재는 전단력이 인가되면 그물 구조가 파괴되어 점도가 낮아지고, 전단력이 해제되면 그물 구조로 회복하면서 점도가 높아지게 된다. Referring to FIG. 2(b), when a shear force is applied, the viscosity of the thixotropic material is lowered to a state in which deformation easily occurs, and if the shear force is released and left for time to pass, the viscosity increases again and maintains the original shape. . That is, when a shear force is applied to the thixotropic material, the net structure is destroyed and the viscosity is lowered, and when the shear force is released, the viscosity is increased while recovering to the net structure.
예를 들어, 제1 곡선(①)를 참조하면, 졸(SOL) 상태에서 전단력을 가하게 되면 점성의 변화가 작다. 제2 곡선(②)를 참조하면, 겔(GEL) 상태에서 전단력을 가하게 되면 점성의 변화가 크다. 또한, 제1 곡선(①)의 상태에서, 시간(?time)의 경과에 따라 제2 곡선(②)의 상태로 변경될 수 있다. 즉, 요변성 소재의 점성은 시간(?time)의 경과 및 전단력의 세기에 따라서 달라질 수 있다. For example, referring to the first curve (①), when a shear force is applied in the SOL state, the change in viscosity is small. Referring to the second curve (②), when a shear force is applied in a gel state, the change in viscosity is large. In addition, the state of the first curve (①) may be changed to the state of the second curve (②) according to the lapse of time (?time). That is, the viscosity of the thixotropic material may vary depending on the passage of time and the strength of the shear force.
요변성 소재는 고점도 물질에 요변성 첨가제를 추가하여 구현될 수 있다. 예를 들어, 요변성 소재는 도 1에 대한 설명에서 언급한 물질들(예를 들어, 합성미분 실리카, 벤토나이트, 미립자 표면처리 탄산칼슘, 수소 첨가 피마자유, 금속 석검계, 알루미늄 스테아레이트, 폴리이미드 왁스, 산화 폴리에틸렌계 및 아마인 중합유)을 첨가하여 구현될 수 있다. A thixotropic material may be implemented by adding a thixotropic additive to a high-viscosity material. For example, the thixotropic material includes the materials mentioned in the description of FIG. 1 (e.g., synthetic fine powder silica, bentonite, fine particle surface-treated calcium carbonate, hydrogenated castor oil, metal stone gum, aluminum stearate, polyimide) wax, oxidized polyethylene-based and linseed polymerization oil) can be implemented by adding.
요변성 소재에 전단력을 가하여 약한 점도를 가진 상태의 물질을 통해서 절연층을 형성하고, UV 경화 또는 열 경화를 통하여 경화시켜서 절연층을 고형화 시킬 수 있다. The insulating layer may be solidified by applying shear force to the thixotropic material to form an insulating layer through a material having a weak viscosity, and curing through UV curing or thermal curing.
도 3은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.3 is a cross-sectional view illustrating a semiconductor package according to an exemplary embodiment.
도 3을 참조하면, 반도체 패키지(100a)는 패키지 기판(140a) 상면의 접속 패드(150a, 151a)를 통하여 패키지 기판(140a)에 장착될 수 있다. Referring to FIG. 3 , the
반도체 패키지(100a)는 패키지 기판(140a) 상에 반도체 칩(130a)을 배치할 수 있다. 또한, 차폐층(120a)은 반도체 칩(130a)을 커버할 수 있다. 반도체 패키지(100a)는 도 1의 반도체 패키지(100a)와 유사하게 사용될 수 있다. In the
반도체 패키지(100a)의 종횡비가 낮은 경우, 패키지 기판(140a) 상에 반도체 패키지(100a)가 차지하는 면적 비율이 증가할 수 있다. 낮은 종횡비는 집적도의 저하를 유발하게 된다. 본 명세서에서 종횡비는 반도체 패키지(100a)에 포함된 차폐층(120a)의 높이(도 3의 b` 참조)를 반도체 패키지(100a)에 포함된 차폐층(120a)의 측면부의 두께(도 3의 a` 참조)로 나눈 값으로 사용될 수 있다. 즉, 본 명세서에서 종횡비(r`)는 다음과 같은 [수학식 2]로 나타낼 수 있다. When the aspect ratio of the
[수학식 2][Equation 2]
종횡비 (r`) = b` / a`Aspect ratio (r`) = b` / a`
한편, 반도체 패키지(100a)의 종횡비가 높은 경우, 패키지 기판(140a) 상에 반도체 패키지(100a)가 차지하는 면적 비율이 감소할 수 있고, 이는 집적도를 높일 수 있다. Meanwhile, when the aspect ratio of the
본 발명의 일 실시예에 따른 반도체 패키지(100a)의 종횡비는 1 이상 일 수 있다. 또한, 본 발명의 일 실시예에 따른 반도체 패키지(100a)의 종횡비는 5 이상 일 수 있다. 이러한 구조를 통하여, 부품의 소형화가 가능하여, 결과적으로 제품의 소형화가 가능하다.The aspect ratio of the
도 4는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.4 is a cross-sectional view illustrating a semiconductor package according to an exemplary embodiment.
도 4을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100b)는 PoP(Package on Package) 구조를 통하여 구현될 수 있다. Referring to FIG. 4 , a
반도체 패키지(100b)는 패키지 기판(140b) 상에 반도체 칩(131b, 132b) 및 절연층(110b)을 배치할 수 있다. 패키지 기판(140b)과 반도체 칩(132b)은 접속부(151b)를 통해서 연결될 수 있다. 반도체 칩(131b) 및 반도체 칩(132b)는 접속부(152b)를 통해서 연결될 수 있다. 또한, 차폐층(120b)은 반도체 칩(131b, 132b) 및 절연층(110b)을 커버할 수 있다. In the
일 실시예에서, 반도체 칩(131b, 132b)는 모바일 폰에 사용되는 어플리케이션 프로세서(Application Processor), 중앙처리장치(Central Processing Unit, CPU), 컨트롤러(Controller), 또는 주문형 반도체(Application Specific Integrated Circuit, ASIC) 중 어느 하나일 수 있다.In one embodiment, the
접속부(151b) 및 접속부(152b)는 반도체 칩(131b) 및 반도체 칩(132b)에 신호를 전달하기 위하여 또는 접지를 하기 위하여 사용될 수 있다. 접속부(150b)는 반도체 칩(131b) 및 반도체 칩(132b) 를 접지를 하기 위하여 사용될 수 있다.The
PoP(Package on Package) 구조의 반도체 패키지(100b)의 절연층(110b) 및 차폐층(120b)를 3D 프린팅을 통하여 구현하여 칩 레벨에서 EMI 차폐가 가능하다. 따라서, 높은 종횡비를 구현 할 수 있고, 이는 집적화에 기여할 수 있다. The
절연층(110b)은 도 1의 절연층(110)과 같이, 요변성(Thixotropy) 소재 또는 상변화(hot melt) 소재를 사용하여 형성할 수 있다. 또한, 요변성 소재 또는 상변화 소재는 UV 경화 또는 열 경화를 통하여 경화될 수 있다. 요변성 소재 또는 상변화 소재를 디스펜서(미도시)를 통하여 주입할 때에는 유동성을 가진 상태로 주입하여 주입이 용이하도록 할 수 있고, 이를 UV 경화 또는 열 경화를 통하여 경화하여 공정 편의성을 도모할 수 있다. 또한, 절연층(110b)은 금속성이 있는 소재일 수 있다. 금속성이 있는 요변성 소재로 절연층(110)을 형성하여 EMI 저감 효과를 더욱 증가시킬 수 있다. Like the insulating
도 5는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.5 is a cross-sectional view illustrating a semiconductor package according to an exemplary embodiment.
도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100c)는 PoP(Package on Package) 구조를 통하여 구현될 수 있다. Referring to FIG. 5 , a
반도체 패키지(100c)는 패키지 기판(140c) 상에 반도체 칩(131c, 132c) 을 배치할 수 있다. 패키지 기판(140c)과 반도체 칩(132c)은 접속부(151c)를 통해서 연결될 수 있다. 반도체 칩(131c) 및 반도체 칩(132c)는 접속부(152c)를 통해서 연결될 수 있다. 또한, 차폐층(120c)은 반도체 칩(131c, 132c)을 커버할 수 있다. In the
접속부(151c) 및 접속부(152c)는 반도체 칩(131c) 및 반도체 칩(132c)에 신호를 전달하기 위하여 또는 접지를 하기 위하여 사용될 수 있다. 접속부(150b)는 반도체 칩(131b) 및 반도체 칩(132b) 를 접지를 하기 위하여 사용될 수 있다.The
PoP(Package on Package) 구조의 반도체 패키지(100c)의 차폐층(120c)을 3D 프린팅을 통하여 구현하여 높은 종횡비를 구현할 수 있다. 따라서, 칩 레벨에서 EMI 차폐가 가능하다. 따라서, 높은 종횡비를 구현 할 수 있고, 이는 집적화에 기여할 수 있다. A high aspect ratio may be realized by implementing the
도 6은 본 발명의 일 실시예에 따른 반도체 패키지(100d)를 나타내는 단면도이다.6 is a cross-sectional view illustrating a
도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100d)는 복수개의 반도체 칩을 구비하는 멀티 칩 패키지(Multi-Chip Package, MCP) 구조를 통하여 구현될 수 있다.Referring to FIG. 6 , a
반도체 패키지(100d)는 기판(140d) 상에 배치되는 제1 반도체 칩(131d) 및 제2 반도체 칩(132d)을 포함할 수 있다. 기판(140d)은 실리콘 기판, 세라믹 기판, 인쇄회로기판(PCB), 유기 기판 및 인터포저 기판 중 어느 하나를 기반으로 형성될 수 있다. 제1 반도체 칩(131d)와 제2 반도체 칩(132d)는 동일한 종류의 반도체 칩일 수 있으나, 이에 제한되는 것은 아니고 서로 다른 종류의 반도체 칩일 수도 있다. 예를 들어, 제1 반도체 칩(131d) 및 제2 반도체 칩(132d)은 각각 모바일 폰에 사용되는 어플리케이션 프로세서(Application Processor), 중앙처리장치(Central Processing Unit, CPU), 컨트롤러(Controller), 또는 주문형 반도체(Application Specific Integrated Circuit, ASIC) 중 어느 하나일 수 있다. 제1 반도체 칩(131d)과 제2 반도체 칩(132d)은 기판(140d) 상에서 나란히 배치될 수 있다. 제1 반도체 칩(131d) 및 제2 반도체 칩(132d)은 각각 제1 접속부(151d) 및 제2 접속부(152d)를 통해서 기판(140d)과 연결될 수 있다. 또한, 차폐층(120d)은 제1 반도체 칩(131d) 및 제2 반도체 칩(132d)를 커버할 수 있다. The
제1 접속부(151d) 및 제2 접속부(152d)는 각각 제1 반도체 칩(131d) 및 제2 반도체 칩(132d)에 전기적 신호를 전달하기 위하여 사용될 수 있다. 접지부(150d)는 제1 반도체 칩(131d) 및 제2 반도체 칩(132d)를 접지 하기 위하여 사용될 수 있다.The
절연층(110d)은 제1 반도체 칩(131d) 및 제2 반도체 칩(132d)의 상면 및 측면을 덮도록 형성될 수 있다. 절연층(110d)은 도 1의 절연층(110)과 같이, 요변성(Thixotropy) 소재 또는 상변화(hot melt) 소재를 사용하여 형성할 수 있다. 또한, 요변성 소재 또는 상변화 소재는 UV 경화 또는 열 경화를 통하여 경화될 수 있다. 제1 반도체 칩(131d)와 제2 반도체 칩(132d) 사이에는 절연층(112d)가 개재될 수 있다.The insulating
멀티 칩 패키지 구조의 반도체 패키지(100d)의 차폐층(120d)을 3D 프린팅을 통하여 구현하여 높은 종횡비를 구현할 수 있다. 따라서, 칩 레벨에서 EMI 차폐가 가능하다. 따라서, 높은 종횡비를 구현 할 수 있고, 이는 집적화에 기여할 수 있다.A high aspect ratio may be implemented by implementing the
도 7은 본 발명의 일 실시예에 따른 반도체 패키지(100e)를 나타내는 단면도이다.7 is a cross-sectional view illustrating a
도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100e)는 다층 구조로 적층된 복수개의 반도체 칩을 구비하는 멀티 칩 패키지(Multi-Chip Package, MCP) 구조를 통하여 구현될 수 있다.Referring to FIG. 7 , a
반도체 패키지(100e)는 절연층(110e), 차폐층(120e), 복수의 반도체 칩(131e, 132e, 133e), 패키지 기판(140e), 제1 접속 단자(151e) 및 인쇄회로기판(160e)을 포함할 수 있다. 인쇄회로기판(160e) 상에는 제1 접속 단자(151e)를 통하여 인쇄회로기판(160e)과 연결되는 제1 패키지 기판(140e)과 제1 패키지 기판(140e) 상에 다층 구조로 적층되는 복수의 반도체 칩(131e, 132e, 133e)이 형성될 수 있다. 복수의 반도체 칩은 제1 반도체 칩(131e), 제2 반도체 칩(132e) 및 제3 반도체 칩(133e)을 포함할 수 있다. 다만, 복수의 반도체 칩이 상기와 같이 세 개로 한정되는 것은 아니고, 2개 또는 4개 이상의 반도체 칩을 포함할 수 있다. The
일 실시예에서, 제1 반도체 칩(131e), 제2 반도체 칩(132e) 및 제3 반도체 칩(133e)은 서로 동일한 종류의 반도체 칩일 수 있다. 예를 들어, 제1 반도체 칩(131e), 제2 반도체 칩(132e) 및 제3 반도체 칩(133e)은 모바일 폰에 사용되는 어플리케이션 프로세서 일 수 있다. 제1 반도체 칩(131e), 제2 반도체 칩(132e) 및 제3 반도체 칩(133e)은 각각 관통 전극(153e)을 구비할 수 있고, 관통 전극(153e)을 통해 상호 전기적 신호를 전송하거나 수신할 수 있다. In an embodiment, the
패키지 기판(140e)과 제1 반도체 칩(131e)의 사이에는 제1 층간 절연막(171e)이 개재될 수 있다. 제1 반도체 칩(131e)과 제2 반도체 칩(132e) 사이에는 제2 층간 절연막(172e)이 개재되고, 제2 반도체 칩(132e)과 제3 반도체 칩(133e) 사이에는 제3 층간 절연막(173e)이 개재될 수 있다. 제2 접속 단자(152e)는 패키지 기판(140e)과 복수의 반도체 칩(131e, 132e, 133e) 사이에 배치되고, 패키지 기판(140e)과 복수의 반도체 칩(131e, 132e, 133e)간의 전기적 연결을 위해 사용될 수 있다.A first
접지부(150e)는 복수의 반도체 칩(131e, 132e, 133e)을 접지 하기 위하여 사용될 수 있다. 제1 접속 단자(151e)는 인쇄회로기판(160e)과 패키지 기판(140e) 사이의 전기적 연결을 위해 사용될 수 있다. 제1 접속 단자(151e)는 예컨대, 솔더볼과 같은 BGA(ball grid array) 방식으로 형성될 수 있다. 패드(154e)는 패키지 기판(140e)과 제1 접속 단자(151e) 사이에 형성되고, 인쇄회로기판(160e)과 패키지 기판(140e) 사이의 전기적 연결을 위해 사용될 수 있다. The
절연층(110e)은 패키지 기판(140e)의 양 측면에 접하고, 복수의 반도체 칩(131e, 132e, 133e)의 측면에 인접하게 형성될 수 있다. 절연층(110e)은 도 1의 절연층(110)과 같이, 요변성(Thixotropy) 소재 또는 상변화(hot melt) 소재를 사용하여 형성할 수 있다. 또한, 요변성 소재 또는 상변화 소재는 UV 경화 또는 열 경화를 통하여 경화될 수 있다. The insulating
차폐층(120e)은 복수의 반도체 칩(131e, 132e, 133e) 중 최상면에 배치된 제3 반도체 칩(133e)의 상면 및 절연층(110e)의 측면을 덮도록 형성될 수 있다. 복수의 반도체 칩(131e, 132e, 133e)과 절연층(110e) 사이, 복수의 반도체 칩(131e, 132e, 133e)과 차폐층(120e)의 사이에는 몰딩부(112e)가 형성될 수 있다. 몰딩부(112e)는 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다. 도 7에서, 종횡비는 반도체 패키지(100e)에 포함된 차폐층(120e)의 높이(도 7의 b`` 참조)를 반도체 패키지(100e)에 포함된 절연층(110e)과 차폐층(120e)의 측면부의 두께(도 7의 a`` 참조)를 합산한 값으로 나눈 값으로 정의될 수 있다. 반도체 패키지(100e)의 종횡비가 높은 경우, 인쇄회로기판(160e) 상에 형성된 반도체 패키지(100e)가 차지하는 면적 비율이 감소할 수 있고, 이는 집적도를 높일 수 있다. 본 발명의 일 실시예에 따른 반도체 패키지(100e)의 종횡비는 1 이상 일 수 있다. 또한, 본 발명의 일 실시예에 따른 반도체 패키지(100e)의 종횡비는 5 이상 일 수 있다.The
멀티 칩 패키지 구조의 반도체 패키지(100e)의 차폐층(120e)을 3D 프린팅을 통하여 구현하여 높은 종횡비를 구현할 수 있다. 따라서, 칩 레벨에서 EMI 차폐가 가능하다. 따라서, 높은 종횡비를 구현 할 수 있고, 이는 집적화에 기여할 수 있다.A high aspect ratio may be implemented by implementing the
도 8은 본 발명의 일 실시예에 따른 반도체 패키지(100f)를 나타내는 단면도이다.8 is a cross-sectional view illustrating a
도 8을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100f)는 다층 구조로 적층된 복수개의 반도체 칩을 구비하는 멀티 칩 패키지(Multi-Chip Package, MCP) 구조를 통하여 구현될 수 있다. 반도체 패키지(100f)는 절연층(110f), 차폐층(120f), 복수의 반도체 칩(131f, 132f, 133f), 패키지 기판(140f), 제1 접속 단자(150f) 및 인쇄회로기판(160f)을 포함할 수 있다. 도 8에 도시된 반도체 패키지(100f)는 도 7에 도시된 반도체 패키지(100e)와 비교하여, 복수의 반도체 칩(131f, 132f, 133f)의 평면적이 서로 다르고, 복수의 반도체 칩(132f, 133f)과 패키지 기판(140f)이 각각 와이어(181f, 182f)를 통해 전기적으로 연결되는 차이점이 있다. 도 8에 도시된 반도체 패키지(100f)의 구성 요소는 도 7에서 설명한 구성 요소와 참조 번호가 같고, 영문자가 다르게 표시된 것은 동일한 구성 요소를 의미하고, 따라서, 도 8에 도시된 구성 요소 중 도 7의 구성 요소와 중복되는 설명은 생략하기로 한다. Referring to FIG. 8 , a
제2 반도체 칩(132f)은 제1 와이어(181f)를 통해 패키지 기판(140f)과 전기적으로 연결되고, 신호를 송신 및 수신할 수 있다. 마찬가지로, 제3 반도체 칩(133f)은 제2 와이어(182f)를 통해 패키지 기판(140f)과 전기적으로 연결되고, 신호를 송신 및 수신할 수 있다. 복수의 반도체 칩(131f, 132f, 133f)의 평면적의 크기는 서로 다를 수 있다. 제1 반도체 칩(131f)의 평면적의 크기는 제2 반도체 칩(132f)의 평면적의 크기보다 크고, 제2 반도체 칩(132f)의 평면적의 크기는 제3 반도체 칩(133f)의 평면적의 크기보다 클 수 있다. 다만, 복수의 반도체 칩(131f, 132f, 133f)의 평면적의 크기가 상기와 같이 한정되는 것은 아니다.The
도 9는 본 발명의 일 실시예에 따른 반도체 패키지(100g)를 나타내는 단면도이다.9 is a cross-sectional view illustrating a
도 9를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100g)는 인쇄회로기판(160g), 상기 인쇄회로기판(160g) 상에 형성된 제1 반도체 패키지 및 상기 제1 반도체 패키지 상에 형성된 제2 반도체 패키지를 포함하는 패키지 온 패키지(Package On Package, PoP) 구조를 통하여 구현될 수 있다.Referring to FIG. 9 , a
제1 반도체 패키지는 제1 패키지 기판(140g), 상기 제1 패키지 기판(140g) 상에 실장되는 제1 반도체 칩(130g)을 포함할 수 있다. 제1 패키지 기판(140g)은 제1 접속 단자(151g) 및 패드(154g)를 통해 인쇄회로기판(160g)과 전기적으로 연결될 수 있다. 제1 반도체 칩(130g)은 마이크로 프로세서(Micro processor)일 수 있고, 예컨대 중앙처리장치(Central Processing Unit, CPU), 컨트롤러(Controller), 또는 주문형 반도체(Application Specific Integrated Circuit, ASIC) 등일 수 있다. 일 실시예에서 제1 반도체 칩(130g)은 모바일 폰, 또는 스마트 폰에 사용되는 AP(Application Processor)일 수 있다. 제1 반도체 칩(130g)은 제1 접속 단자(151g)를 통해 인쇄회로기판(160g) 및 인쇄회로기판(160g)에 연결된 다른 장치들과 전기적 신호를 송신 또는 수신할 수 있다. The first semiconductor package may include a
제2 반도체 패키지는 제2 패키지 기판(141g), 상기 제2 패키지 기판(141g) 상에 실장되는 복수의 제2 반도체 칩(131g, 132g), 제2 접속 단자(152g) 및 복수의 와이어(181g, 182g) 를 포함할 수 있다. 복수의 제2 반도체 칩(131g, 132g)은 두 개의 반도체 칩으로 도시되었으나, 이에 한정되는 것은 아니고, 세 개 이상의 반도체 칩이 다층 구조로 적층되어 형성될 수 있다. 복수의 제2 반도체 칩(131g, 132g)은 서로 동일한 종류의 반도체 칩일 수 있다. 복수의 제2 반도체 칩(131g, 132g)은 예컨대, 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 이이피롬(EEPROM), 피램(PRAM), 엠램(MRAM), 알램(RRAM) 중 적어도 어느 하나일 수 있다. 복수의 제2 반도체 칩(131g, 132g) 중 제2-1 반도체 칩(131g)과 제2 패키지 기판(141g) 사이에는 제1 층간 절연막(171g)이 개재되고, 제2-1 반도체 칩(131g)과 제2-2 반도체 칩(132g)의 사이에는 제2 층간 절연막(172g)이 개재될 수 있다. 복수의 제2 반도체 칩(131g, 132g)는 각각 제1 와이어(181g), 제2 와이어(182g)를 통해 제2 패키지 기판(141g)와 전기적으로 연결될 수 있다.The second semiconductor package includes a second package substrate 141g, a plurality of
제3 접속 단자(153g)는 제1 패키지 기판(140g)와 제2 패키지 기판(141g) 사이의 전기적 연결을 위해 사용될 수 있다. 제3 접속 단자(153g)는 볼 그리드 어레이(Ball Grid Array)로 구성될 수 있다. The
접지부(150g)는 제1 반도체 칩(130g) 및 복수의 제2 반도체 칩(131g, 132g)을 접지 하기 위하여 사용될 수 있다. The
절연층(110g)은 제1 반도체 패키지 및 제2 반도체 패키지에 인접하여 형성될 수 있다. 구체적으로, 절연층(110g)은 제1 패키지 기판(140g)의 측면 및 제2 패키지 기판(141g)의 측면에 접하여 제1 반도체 칩(130g) 및 복수의 제2 반도체 칩(131g, 132g)에 인접하게 형성될 수 있다. 절연층(110g)은 요변성(Thixotropy) 소재 또는 상변화(hot melt) 소재를 사용하여 형성할 수 있다. 또한, 요변성 소재 또는 상변화 소재는 UV 경화 또는 열 경화를 통하여 경화될 수 있다. The insulating
차폐층(120g)은 제2-2 반도체 칩(132g)의 상면 및 절연층(110g)의 측면을 덮도록 형성될 수 있다. 복수의 제2 반도체 칩(131g, 132g, 133g)과 절연층(110g) 사이, 복수의 제2 반도체 칩(131g, 132g, 133g)과 차폐층(120g)의 사이에는 몰딩부(112g)가 형성될 수 있다. 몰딩부(112g)는 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다. 도 9에서 도시된 일 실시예에서, 종횡비는 반도체 패키지(100g)에 포함된 차폐층(120g)의 높이(도 9의 b``` 참조)를 반도체 패키지(100g)에 포함된 절연층(110g)과 차폐층(120g)의 측면부의 두께(도 9의 a``` 참조)를 합산한 값으로 나눈 값으로 정의될 수 있다. 반도체 패키지(100g)의 종횡비가 높은 경우, 인쇄회로기판(160g) 상에 형성된 반도체 패키지(100g)가 차지하는 면적 비율이 감소할 수 있고, 이는 집적도를 높일 수 있다. The
POP 구조의 반도체 패키지(100g)의 차폐층(120g)을 3D 프린팅을 통하여 구현하여 높은 종횡비를 구현할 수 있다. A high aspect ratio may be realized by implementing the
도 10은 본 발명의 일 실시예에 따른 반도체 패키지(100h)를 나타내는 단면도이다.10 is a cross-sectional view illustrating a
도 10을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100h)는 패키지 기판(140h) 상에 반도체 칩(130h)이 플립 칩(flip-chip) 구조로 실장되어 있는 반도체 패키지 구조로 구현될 수 있다. 반도체 패키지(100h)는 절연층(110h), 차폐층(120h), 반도체 칩(130h), 패키지 기판(140h), 제1 접속 단자(150h) 및 인쇄회로기판(160h)을 포함할 수 있다. 도 10에 도시된 반도체 패키지(100h)는 도 7에 도시된 반도체 패키지(100e)와 비교하여, 하나의 반도체 칩(130h)이 플립 칩 구조로 실장되는 차이점이 있다. 반도체 패키지(100h)의 구성 요소는 도 7에 도시된 반도체 패키지(100e)의 구성 요소와 영문자만 다른 동일한 숫자의 참조번호로 표시되어 있고, 동일한 숫자의 참조번호는 동일한 구성 요소를 의미할 수 있다. 따라서, 반도체 패키지(100h)의 구성 요소에 관한 설명 중 도 7의 구성 요소와 중복되는 구성 요소에 대한 설명은 생략하기로 한다. Referring to FIG. 10 , a
반도체 칩(130h)은 패키지 기판(140h) 상에 플립 칩 구조로 실장될 수 있다. 반도체 칩(130h)은 제2 접속 단자(152h)를 통해 패키지 기판(140h)과 전기적으로 연결될 수 있다. 패키지 기판(140h)은 제1 접속 패드(151h)를 통해 인쇄회로기판(160h)과 전기적으로 연결될 수 있다. 제1 접속 패드(151h) 및 제2 접속 패드(152h)를 통하여 반도체 칩(130h)은 인쇄회로기판(160h)에 연결된 다른 장치와 전기적 신호를 송신하거나 수신할 수 있다. 패드(154h)는 제1 접속 단자(151h)와 인쇄회로기판(160h) 사이에 배치되고, 제1 접속 단자(151h)를 통해 인쇄회로기판(160h)과 반도체 칩(130h)간의 전기적 연결을 위해 사용될 수 있다. The
반도체 칩(130h)의 하면과 패키지 기판(140h)의 상면 사이 및 인접하도록 배치된 제2 접속 패드(152h)의 사이에는 언더필 부재(114h)가 형성될 수 있다.An
절연층(110h)은 도 7에 도시된 절연층(110e)과 동일한 소재로 형성될 수 있다. 차폐층(120h)은 도 7에 도시된 차폐층(120e)과 실질적으로 동일한 구조로 형성될 수 있다. 도 10에서 도시된 일 실시예에서, 종횡비는 반도체 패키지(100h)에 포함된 차폐층(120h)의 높이(도 10의 b```` 참조)를 반도체 패키지(100h)에 포함된 절연층(110h)과 차폐층(120h)의 측면부의 두께(도 10의 a```` 참조)를 합산한 값으로 나눈 값으로 정의될 수 있다. 반도체 패키지(100hh)의 종횡비가 높은 경우, 인쇄회로기판(160h) 상에 형성된 반도체 패키지(100h)가 차지하는 면적 비율이 감소할 수 있고, 이는 집적도를 높일 수 있다. The insulating layer 110h may be formed of the same material as the insulating
도 11a 내지 도 11e는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 공정을 나타내는 도면이다.11A to 11E are diagrams illustrating a manufacturing process of a semiconductor package according to an exemplary embodiment.
도 11a를 참조하면, 패키지 기판(140d)에 접속부(150d, 151d)를 패터닝 할 수 있다. 패키지 기판(140d)은 상면에 신호 패드 및 접지 패드와 같은 접속부(150d, 151d)를 가질 수 있다. 패키지 기판(140d)은 양면 인쇄 회로 기판(double-sided Printed circuit Board) 또는 멀티 레이어 인쇄 회로 기판(multi-layer Printed circuit Board)일 수 있다.Referring to FIG. 11A , the
도 11b를 참조하면, 반도체 칩(130d)을 배치할 수 있다. 최근 전자제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. Referring to FIG. 11B , a
이러한 전자 부품들의 소형화 및 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 원칩(One-chip)화하는 시스템 온 칩(System On Chip: SOC) 기술 또는 다수의 개별 소자들을 하나의 패키지로 집적하는 시스템 인 패키지(System In Package: SIP) 기술 등이 요구된다. In order to realize the miniaturization and light weight of these electronic components, not only the technology to reduce the individual size of mounted components, but also the system on chip (SOC) technology that converts a number of individual devices into one-chip or a number of A system in package (SIP) technology for integrating individual devices into one package is required.
다수의 개별 소자들을 하나의 패키지로 집적하는 시스템 인 패키지 기술에 있어서, 반도체 칩의 개수는 반도체 패키지의 용도에 따라 다를 수 있다. 본 발명의 기술적 사상은 반도체 칩의 개수에 의해 구속되는 것은 아니다. 즉, 반도체 칩들이 더 많이 적층되어 있을 수도 있고, 더 적게 적층되어 있을 수도 있다.In a system-in-package technology for integrating a plurality of individual devices into a single package, the number of semiconductor chips may vary depending on the use of the semiconductor package. The technical idea of the present invention is not limited by the number of semiconductor chips. That is, more or fewer semiconductor chips may be stacked.
도 11c를 참조하면, 절연층(110d)를 형성할 수 있다. 또한, 절연층(110d)은 요변성 소재 또는 상변화 소재를 포함할 수 있다. Referring to FIG. 11C , an insulating
절연층(110d)의 요변성 소재는 합성미분 실리카, 벤토나이트(bentonite), 미립자 표면처리 탄산칼슘, 수소 첨가 피마자유, 금속 석검계, 알루미늄 스테아레이트(aluminum stearate), 폴리이미드 왁스(polyamide wax), 산화 폴리에틸렌계 및 아마인 중합유 중 적어도 하나를 포함할 수 있다. The thixotropic materials of the insulating
또한, 절연층(110d)의 상변화 소재는 폴리 우레탄(polyurethane), 폴리요소(polyurea), 폴리염화 비닐(polyvinyl chloride), 폴리스티렌(polystyrene), ABS 수지(acrylonitrile butadiene styrene), 폴리아미드(polyamide), 아크릴(acrylic) 및 PBTP(polybutylene terephthalate) 중 적어도 하나를 포함할 수 있다.In addition, the phase change material of the insulating
차폐층(120d)은 반도체 칩(130d)을 커버하도록 형성될 수 있다. 차폐층(120d)과 반도체 칩(130d) 사이에는 절연층(110d)이 개재될 수 있다. 차폐층(120d)의 상면과 측면이 만나는 모서리(120e)는 90° 각도로 형성될 수 있으나, 이에 한정되는 것은 아니다. 일 실시예에서, 차폐층(120d)의 모서리(120e)는 소정의 곡률을 가질 수 있다.The
본 발명의 일 실시예에 따르면, 절연층(110d) 또는 차폐층(120d)을 요변성 물질 또는 상변화 물질로 구성하여, 도 12 내지 도 16에 도시된 3D 프린팅을 통하여 높은 종횡비를 가지도록 구성할 수 있다. 차폐층(120d)을 높은 요변 성질을 가진 물질로 구성하여 3D 프린팅을 통해 형성함에 따라 차폐층(120d)의 모서리(120e)는 소정의 곡률을 가질 수 있다. 도 1, 도 3 내지 도 10에 도시된 실시예에 따른 반도체 패키지(100, 100a 내지 100h) 중 어느 하나의 반도체 패키지가 포함된 제품의 소형화 및 고집적화가 가능할 수 있다(도 12 내지 도 16에서 후술하도록 한다).According to an embodiment of the present invention, the insulating
도 11d에 도시된 바와 같이, 절연층(110d)은 반도체 칩(130d)의 상면에도 형성할 수 있다. 또한, 본 발명의 다른 실시예에서 절연층(110d)은 반도체 칩(130d)의 측면에만 형성할 수 있다.As shown in FIG. 11D , the insulating
차폐층(120)을 형성하여 반도체 패키지(100)의 동작 과정에서 불가피하게 발생되는 전자파가 외부에 영향을 주는 것을 막을 수 있다. By forming the
도 11e는 도 11d의 모서리 부분(120E)을 확대하여 도시한 도면이다. 도 11e를 참조하면, 차폐층(120d)의 상면과 측면이 만나는 경계 부분에 위치하는 모서리(120e’)는 곡률 반경(120r)을 가질 수 있고, 곡률 반경(120r) 값의 역수값에 해당되는 곡률을 가질 수 있다. 곡률 반경(120r)은 차폐층(120d)의 두께(120t)의 값보다 작을 수 있다. 즉, 곡률 반경(120r)의 최대값은 차폐층(120d)의 두께(120t) 값과 같거나 또는 작을 수 있다. FIG. 11E is an enlarged view of the corner portion 120E of FIG. 11D. Referring to FIG. 11E , a
일 실시예에서, 차폐층(120d)을 고요변성 물질을 사용하여 디스펜서의 노즐에서 토출되는 공정을 사용하여 형성하는바, 도 11e에 도시한 바와 같이, 차폐층(120d)의 모서리(120e’)가 소정의 곡률 반경(120r)을 가질 수 있다. 3D 프린팅을 통해 차폐층(120d)을 형성하는 방법에 대한 상세한 설명은 도 12 내지 도 16에서 후술하도록 한다.In one embodiment, the
도 12는 본 발명의 일 실시예에 따른 반도체 패키지(100, 100a 내지 100h) 중 적어도 하나를 제조하는 3D 프린터(300)의 개략적인 사시도이다. 3D 프린터(300)는 상기 반도체 패키지(100, 100a 내지 100h) 각각에 요변성 물질 또는 상변화 물질을 사용하여 높은 종횡비를 갖는 절연층을 형성할 수 있다. 도 12에서 3D 프린터(300)의 구성 요소들은 설명의 편의를 위해 도식화되어 일부 구성 요소가 실제의 형태와 달리 생략되거나 과장되어 도시될 수 있다.12 is a schematic perspective view of a
도 12를 참조하면, 3D 프린터(300)는 디스펜싱 헤드부(300A), 프레임부(350), 헤드 이송부(360), 칩 이송부(370) 및 측정부(380)를 포함할 수 있다. 일 실시예에서, 3D 프린터(300)는 디스펜싱 헤드부(300A), 헤드 이송부(360) 및 칩 이송부(370)를 제어하여, 디스펜싱 헤드부(300A)가 절연층 또는 차폐층을 반도체 칩에 높은 종횡비를 갖도록 형성하도록 하는 제어부(미도시)를 더 포함할 수 있다. Referring to FIG. 12 , the
프레임부(350)는 3D 프린터(300)를 지지하는 고정부로서, 프레임부(350) 상에는 디스펜싱 헤드부(300A), 헤드 이송부(360), 칩 이송부(370) 및 측정부(380)가 배치될 수 있다.The
디스펜싱 헤드부(300A)는 복수의 펌프(310, 312), 복수의 주입부(320, 322) 및 복수의 노즐(330, 332, 이상 도 13 참조)을 포함할 수 있다. 디스펜싱 헤드부(300A)는 반도체 칩 상에 절연층(210, 도 13 참조) 및 차폐층(220, 도 13 참조)을 형성할 수 있다. 상세한 설명은 도 13의 설명 부분에서 후술하도록 한다. The dispensing
헤드 이송부(360)는 디스펜싱 헤드부(300A)와 연결되고, 디스펜싱 헤드부(300A)를 제1 방향(X 방향), 제2 방향(Y 방향) 및 제3 방향(Z 방향)으로 이동시킬 수 있다. 또한, 헤드 이송부(360)는 디스펜싱 헤드부(300A)를 회전시킬 수도 있다. The
칩 이송부(370)는 반도체 칩을 제2 방향(Y 방향)으로 이동시킬 수 있다. 칩 이송부(370)는 디스펜싱 헤드부(300A)에서 절연층 및 차폐층을 형성시킨 반도체 칩을 제2 방향(Y 방향)으로 이동시키고, 아직 절연층 및 차폐층이 형성되지 않은 반도체 칩을 디스펜싱 헤드부(300A)와 인접하게 배치할 수 있다.The
측정부(380)는 반도체 칩의 무게를 측정하고, 위치를 조정할 수 있다. 측정부(380)는 디스펜싱 헤드부(300A)의 노즐(330, 332)를 세정하는 모듈을 포함할 수 있다. The measuring
도 13은 본 발명의 일 실시예에 따른 반도체 패키지(100, 100a 내지 100h) 중 적어도 하나를 도 12에 도시된 3D 프린터(300)로 제조하는 방법을 설명하기 위한 도면이다. 도 13은 도 12에 도시된 디스펜싱 헤드부(300A)를 설명의 편의를 위하여 개략화하여 도시한 개념도이다.FIG. 13 is a diagram for explaining a method of manufacturing at least one of the semiconductor packages 100 and 100a to 100h according to an embodiment of the present invention using the
도 13을 참조하면, 제1 접속 패드(230)는 반도체 칩(200)의 내부 회로와 연결되는 제2 접속 패드(240)에 연결될 수 있다. 일 실시예에서, 제2 접속 패드(240)는 납땜이 가능한 금속 볼 그리드(Ball Grid Array)일 수 있다. 또한, 제1 접속 패드(230)은 패키지 기판 상에 형성된 회로 패턴에 대한 고온의 납땜 공정 (reflow)을 통하여 형성될 수 있다.Referring to FIG. 13 , the
제1 펌프 구조체(310)를 사용하여 제1 주입부(330)에 차폐 소재를 주입하고, 이를 통하여 반도체 칩(200)의 상면에 차폐층(220)을 형성할 수 있다. 일 실시예에서, 차폐 소재는 요변성 소재 또는 상변화 소재일 수 있다. 차폐층(220)을 차폐 소재를 제1 주입부(330)를 통해 주입하는 디스펜싱(dispensing) 공정을 통해 형성하여, 차폐층(220)은 소정의 곡률을 갖는 모서리를 포함하는 사각형 형태를 가질 수 있다(도 11e 참조).A shielding material may be injected into the
또한 제2 펌프 구조체(312)를 사용하여 제2 주입부(322)에 절연 소재를 주입하고, 이를 통하여 반도체 칩(200)의 측면에 절연층(210)을 형성할 수 있다. 절연 소재는 요변성 소재 또는 상변화 소재일 수 있다.In addition, an insulating material may be injected into the
일 실시예에서, 차폐 소재 및 절연 소재는 광원(340)을 통하여, 열 경화 또는 UV 경화를 통하여 경화될 수 있다.In one embodiment, the shielding material and the insulating material may be cured through the
도 14는 본 발명의 일 실시예에 따른 반도체 패키지(100, 100a 내지 100h) 중 적어도 하나를 도 12에 도시된 3D 프린터(300)를 사용하여 제조하는 방법을 도시한 도면이다. 도 14는 도 13에 도시된 제2 펌프 구조체(312)의 동작을 구체적으로 설명하기 위한 단면도이다. FIG. 14 is a diagram illustrating a method of manufacturing at least one of the semiconductor packages 100 and 100a to 100h according to an embodiment of the present invention using the
도 14를 참조하면, 제2 펌프 구조체(312)는 주사 펌프(322), 배관(324), 오거 펌프(auger pump, 326), 회전 링(328) 및 노즐(332)을 포함할 수 있다. 주사 펌프(322) 내에는 절연 소재(210’)를 담겨있을 수 있고, 절연 소재(210’)는 외부의 압력을 받아 배관(324)을 통해 회전 링(328)으로 흘러 들어갈 수 있다. 절연 소재(210’)는 요변성 또는 상변화 물질로 이루어질 수 있다. 일 실시예에서, 주사 펌프(322) 내에는 차폐 소재가 담겨 있을 수 있다. 차폐 소재는 요변성 또는 상변화 물질로 이루어질 수 있다. 이에 대한 상세한 설명은 도 15 및 도 16에서 후술하도록 한다. Referring to FIG. 14 , the
배관(324)을 통해 흘러나온 차폐 소재(210’)는 회전 링(328)에 구비된 개구부에 흘러들어 가고, 노즐(332)을 통해 반도체 칩(200)의 측면에 절연층(210)을 형성할 수 있다. 회전 링(328)은 오거 펌프(326)의 회전력에 따라 회전할 수 있고, 오거 펌프(326)의 회전으로 인한 압력으로 절연 소재를 노즐(332) 방향으로 배출시킬 수 있다. The shielding material 210' flowing out through the
도 15(a) 및 도 15(b)는 본 발명의 일 실시예에 따른 반도체 패키지(100, 100a 내지 100h) 중 적어도 어느 하나를 도 12에 도시된 3D 프린터(300)를 사용하여 제조하는 방법을 설명하기 위한 도면이다. 디스펜싱 헤드부(300A, 도 12 참조)는 노즐(330’) 및 코팅 디스펜서(334)를 포함할 수 있다.15(a) and 15(b) show a method of manufacturing at least one of the semiconductor packages 100 and 100a to 100h according to an embodiment of the present invention using the
도 15(a)를 참조하면, 코팅 디스펜서(334)를 이용하여 반도체 칩(200)의 상면부를 요변성 소재 또는 상변화 소재로 코팅할 수 있고, 노즐(330’)을 이용하여 반도체 칩(200)의 측면부를 요변성 소재 또는 상변화 소재로 코팅할 수 있다. 반도체 칩(200)의 상면부와 측면부가 접하는 모서리는 곡률을 가질 수 있다. 도 15(a)의 A15 부분을 확대하면 도 15(b)와 같다. Referring to FIG. 15(a) , the upper surface of the
도 15(b)를 참조하면, 측면에 개구부(opening, 332)를 포함하는 노즐(330’)을 사용하여 반도체 칩(200)의 측면부를 요변성 소재 또는 상변화 소재로 코팅할 수 있다. Referring to FIG. 15( b ) , the side surface of the
또한, 본 발명의 일 실시예에 따른 절연층 또는 차폐층은 절연층 또는 차폐층의 측면 형상과 동일한 형상의 개구부(opening, 336)를 포함하는 소재 공급 장치에 의하여 형성될 수 있다. In addition, the insulating layer or shielding layer according to an embodiment of the present invention may be formed by a material supply device including an
예를 들어, 측면의 개구부(336)는 슬릿(slit) 모양일 수 있다. 또한, 측면의 개구부(336)는 필요에 따라서 다양한 형태를 가질 수 있다. 측면의 개구부(336)를 통하여 보다 용이하게 측면부를 3D 프린팅 할 수 있다.For example, the
도 16(a) 및 도 16(b)는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다. 도 16(a) 및 도 16(b)는 도 12에 도시된 3D 프린터(300)의 노즐(330a, 330b)를 사용하여 반도체 칩(200a, 200b) 상에 요변성 소재(210a, 210b, 212a, 212b)를 형성하는 방법을 도시한 것이다.16(a) and 16(b) are diagrams for explaining a method of manufacturing a semiconductor package according to an exemplary embodiment. 16(a) and 16(b) show
도 16(a)을 참조하면, 노즐(330a)은 반도체 칩(200a) 상에 요변성 소재(210a, 212a)를 형성하기 위하여 사용될 수 있다. 예를 들어, 요변성 소재(210a)는 높은 전단력(high shear)을 통하여 저점도를 가지고, 요변성 소재(212a)는 낮은 전단력(low shear)을 통하여 고점도를 가질 수 있다. Referring to FIG. 16(a) , the
도 16(b)을 참조하면, 노즐(330b)은 반도체 칩(200b) 상에 요변성 소재(210b, 212b)를 형성하기 위하여 사용될 수 있다. 예를 들어, 요변성 소재(210b)는 높은 전단력(high shear)을 통하여 저점도를 가지고, 요변성 소재(212b)는 낮은 전단력(low shear)을 통하여 고점도를 가질 수 있다. Referring to FIG. 16(b) , the
도 16(a) 및 도 16(b)와 같이 요변성 소재(210a, 210b, 212a, 212b)는 층상으로 구성될 수 있다. 또한, 도 16(a)의 경우 보다 도 16(b)의 경우 높은 요변성 구현할 수 있다. 따라서, 도 16(a)의 경우 보다 도 16(b)의 경우 높은 요변성을 통하여 높은 종횡비를 구현할 수 있다. As shown in FIGS. 16(a) and 16(b), the
도 17은 본 발명의 일 실시 예에 따른 반도체 패키지의 구성을 개략적으로 나타내는 도면이다. 17 is a diagram schematically illustrating a configuration of a semiconductor package according to an exemplary embodiment.
도 17을 참조하면, 반도체 패키지(1100)는 마이크로 처리 유닛(1110), 메모리(1120), 인터페이스(1130), 그래픽 처리 유닛(1140), 기능 블록들(1150) 및 이를 연결하는 버스(1160)을 포함할 수 있다. 반도체 패키지(1100)는 마이크로 처리 유닛(1110) 및 그래픽 처리 유닛(1140)을 모두 포함할 수도 있으나, 그 중 하나만을 포함할 수도 있다. Referring to FIG. 17 , a
마이크로 처리 유닛(1110)은 코어(core) 및 L2 캐시(cache)를 포함할 수 있다. 예를 들어, 마이크로 처리 유닛(1110)은 멀티-코어를 포함할 수 있다. 멀티-코어의 각 코어는 성능이 서로 동일하거나 상이할 수 있다. 또한 멀티-코어의 각 코어는 동시에 활성화되거나 서로 활성화되는 시점을 달리할 수 있다. 메모리(1120)는 마이크로 처리 유닛(1110)의 제어에 의해 기능 블록들(1150)에서 처리한 결과 등 저장할 수 있다. 예를 들어, 마이크로 처리 유닛(1110)은 의 L2 캐시에 저장된 내용이 플러시(flush)됨에 따라 메모리(1120)에 저장될 수 있다. 인터페이스(1130)는 외부의 장치들과의 인터페이스를 수행할 수 있다. 예를 들어, 인터페이스(1130)는 카메라, LCD 및 스피커 등과의 인터페이스를 수행할 수 있다. The
그래픽 처리 유닛(1140)은 그래픽 기능들을 수행할 수 있다. 예를 들면, 그래픽 처리 유닛(1140)은 비디오 코덱을 수행하거나, 3D 그래픽을 처리할 수 있다. The
기능 블록들(1150)은 다양한 기능들을 수행할 수 있다. 예를 들어, 반도체 패키지(1100)가 모바일 장치에 사용되는 AP인 경우, 기능 블록들(1150) 중 일부는 통신 기능을 수행할 수 있다.
반도체 패키지(1100)는 도 1 내지 도 10를 통하여 설명한 반도체 패키지(100, 100a 내지 100h) 중 적어도 어느 하나일 수 있다. 마이크로 처리 유닛(1110) 및/또는 그래픽 처리 유닛(1140)은 도 1 내지 도 10를 통하여 예시한 반도체 칩(130, 130a 내지 130h) 중 적어도 어느 하나일 수 있다. 메모리(1120)는 도 1 내지 도 10를 통하여 예시한 반도체 칩(130, 130a 내지 130h) 중 적어도 어느 하나일 수 있다.The
인터페이스(1130) 및 기능 블록들(1150)은 도 1 내지 도 10를 통하여 예시한 반도체 칩(130, 130a 내지 130h)의 일부분에 해당될 수 있다. The
반도체 패키지(1100)는 마이크로 처리 유닛(1110) 및/또는 그래픽 처리 유닛(1140)과 메모리(1120)를 함께 포함하며, 마이크로 처리 유닛(1110) 및/또는 그래픽 처리 유닛(1140)에서 발생하는 EMI을 빠르게 반도체 패키지(1100)의 외부로 방출할 수 있기 때문에, 반도체 패키지(1100) 내부에서 발생할 수 있는 부분적인 열집중 현상을 방지할 수 있고, 이에 따라서 반도체 패키지(1100)의 동작 신뢰성을 얻을 수 있다. 따라서 반도체 패키지(1100)는 고용량, 고성능 및 고신뢰성을 가질 수 있다. The
도 18은 본 발명의 일 실시 예에 따른 반도체 패키지를 포함하는 전자 시스템을 나타내는 도면이다. 18 is a diagram illustrating an electronic system including a semiconductor package according to an exemplary embodiment.
도 18을 참조하면, 전자 시스템(1200)은 MPU/GPU(1210)가 장착될 수 있다. 전자 시스템(1200)은 예를 들면, 모바일 기기, 데스크 탑 컴퓨터 또는 서버일 수 있다. 또한, 전자 시스템(1200)은 메모리 장치(1220), 입출력 장치(1230), 디스플레이 장치(1240)를 더 포함할 수 있으며, 이들 구성요소들은 각각 버스(1250)에 전기적으로 연결될 수 있다. MPU/GPU(1210)와 메모리 장치(1220)는 도 1 내지 도 10를 통하여 설명한 반도체 패키지(100, 100a 내지 100h) 중 적어도 어느 하나일 수 있다.Referring to FIG. 18 , the
도 19는 본 발명의 실시 예에 따른 반도체 패키지가 응용된 전자 장치를 개략적으로 보여주는 사시도이다. 19 is a perspective view schematically illustrating an electronic device to which a semiconductor package according to an embodiment of the present invention is applied.
도 19는 도 18의 전자 시스템(1200)이 모바일 폰(1300)에 적용되는 예를 보여주고 있다. 일 실시예에서, 모바일 폰(1300)은 애플리케이션을 설치하고 실행하는 기능을 포함하는 스마트 폰일 수 있다. 모바일 폰(1300)은 애플리케이션의 설치 데이터를 수신하는 통신 모듈, 애플리케이션의 설치 데이터를 저장하는 메모리 및 애플리케이션의 설치 데이터에 기초하여 애플리케이션을 설치하고, 설치된 애플리케이션을 실행하는 애플리케이션 프로세서(Application processor, AP)를 포함할 수 있다. 애플리케이션 프로세서는 MPU 또는 GPU를 포함할 수 있다. 애플리케이션 프로세서 및/또는 메모리는 반도체 패키지(1310)를 포함할 수 있다. 반도체 패키지(1310)는 도 1 내지 도 10를 통하여 설명한 반도체 패키지(100, 100a 내지 100h) 중 적어도 어느 하나일 수 있다. FIG. 19 shows an example in which the
모바일 폰(1300)은 고성능의 애플리케이션 프로세서 와 고용량의 메모리 장치를 가지면서도 고신뢰성을 가지는 반도체 패키지(1310)가 포함될 수 있는 바, 소형화가 가능하고 고성능을 가질 수 있다. The
그밖에 전자시스템(1200)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.In addition, the
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
In the above, the present invention has been described in detail with preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications and changes are made by those skilled in the art within the technical spirit and scope of the present invention. this is possible
100: 반도체 패키지, 110: 절연층, 120: 차폐층, 130: 반도체 칩, 140: 패키지 기판, 150: 접속 패드, 200: 반도체 칩, 210: 절연층, 220: 차폐층, 230: 제1 접속 패드, 240: 제2 접속 패드, 300: 3D 프린터, 300A: 디스펜싱 헤드부, 1100: 반도체 패키지, 1110: 마이크로 처리 유닛, 1120: 메모리, 1130: 인터페이스, 1140: 그래픽 처리 유닛, 1150: 기능 블록들, 1160: 버스, 1200: 전자 시스템, 1210: MPU/GPU, 1220: 메모리 장치, 1230: 입출력 장치, 1240: 디스플레이 장치, 1250: 버스, 1300: 모바일 폰, 1310: 반도체 패키지100: semiconductor package, 110: insulating layer, 120: shielding layer, 130: semiconductor chip, 140: package substrate, 150: connection pad, 200: semiconductor chip, 210: insulating layer, 220: shielding layer, 230: first connection 1100: pad, 240: second connection pad, 300: 3D printer, 300A: dispensing head, 1100: semiconductor package, 1110: microprocessing unit, 1120: memory, 1130: interface, 1140: graphic processing unit, 1150: function block 1160: bus, 1200: electronic system, 1210: MPU/GPU, 1220: memory device, 1230: input/output device, 1240: display device, 1250: bus, 1300: mobile phone, 1310: semiconductor package
Claims (49)
기판 상에 장착된 반도체 칩;
상기 반도체 칩의 측면에 접하도록 형성되는 절연층; 및
상기 절연층의 측면 및 상기 반도체 칩의 상면을 커버하도록 형성되는 차폐층;
을 포함하고,
상기 차폐층의 측면부의 두께는 상기 차폐층의 측면부의 높이보다 작은 것을 특징으로 하는 반도체 패키지.
In a semiconductor package (semiconductor device),
a semiconductor chip mounted on a substrate;
an insulating layer formed in contact with a side surface of the semiconductor chip; and
a shielding layer formed to cover a side surface of the insulating layer and an upper surface of the semiconductor chip;
including,
The semiconductor package, characterized in that the thickness of the side portion of the shielding layer is smaller than the height of the side portion of the shielding layer.
상기 반도체 패키지는 멀티 칩 패키지(Multi Chip Package)를 포함하는 것을 특징으로 하는 반도체 패키지. According to claim 1,
The semiconductor package is characterized in that it comprises a multi-chip package (Multi Chip Package).
상기 차폐층의 측면부의 두께는 상기 차폐층의 높이의 1/5보다 작은 것을 특징으로 하는 반도체 패키지.According to claim 1,
The semiconductor package, characterized in that the thickness of the side portion of the shielding layer is smaller than 1/5 of the height of the shielding layer.
상기 차폐층의 상면은 상기 차폐층의 측면과 90°의 각도로 형성되는 사각형 형태인 것을 특징으로 하는 반도체 패키지.According to claim 1,
The upper surface of the shielding layer is a semiconductor package, characterized in that the rectangular shape formed at an angle of 90 ° with the side surface of the shielding layer.
상기 차폐층은, 상기 차폐층의 상면과 상기 차폐층의 측면이 접하는 경계면이 소정의 곡률 반경을 갖는 모서리를 포함하고,
상기 소정의 곡률 반경은 상기 차폐층의 상면의 두께와 상기 차폐층의 측면의 두께의 합 보다 작은 것을 특징으로 하는 반도체 패키지.
According to claim 1,
The shielding layer includes a corner having a predetermined radius of curvature at an interface where an upper surface of the shielding layer and a side surface of the shielding layer come into contact with each other,
The predetermined radius of curvature is smaller than the sum of the thickness of the upper surface of the shielding layer and the thickness of the side surface of the shielding layer.
상기 절연층은 요변성(Thixotropy) 소재로 형성되고,
상기 요변성 소재는 합성미분 실리카, 벤토나이트(bentonite), 미립자 표면처리 탄산칼슘, 수소 첨가 피마자유, 금속 석검계, 알루미늄 스테아레이트(aluminum stearate), 폴리이미드 왁스(polyamide wax), 산화 폴리에틸렌계 및 아마인 중합유 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 패키지. According to claim 1,
The insulating layer is formed of a thixotropy material,
The thixotropic material is synthetic fine powder silica, bentonite, fine particle surface-treated calcium carbonate, hydrogenated castor oil, metal stone gum, aluminum stearate, polyamide wax, oxidized polyethylene and flax. A semiconductor package comprising at least one of phosphorus polymeric oil.
상기 절연층은 상변화(hot melt) 소재로 형성되고,
상기 상변화 소재는 폴리 우레탄(polyurethane), 폴리요소(polyurea), 폴리염화 비닐(polyvinyl chloride), 폴리스티렌(polystyrene), ABS 수지(acrylonitrile butadiene styrene), 폴리아미드(polyamide), 아크릴(acrylic) 및 PBTP(polybutylene terephthalate) 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 패키지.According to claim 1,
The insulating layer is formed of a phase change (hot melt) material,
The phase change material is polyurethane, polyurea, polyvinyl chloride, polystyrene, ABS resin (acrylonitrile butadiene styrene), polyamide, acrylic and PBTP. A semiconductor package comprising at least one of (polybutylene terephthalate).
상기 절연층은 요변성 소재 또는 상변화 소재로 형성되고,
상기 요변성 소재 또는 상기 상변화 소재는 UV 경화 또는 열 경화를 통하여 경화되는 것을 특징으로 하는 반도체 패키지.According to claim 1,
The insulating layer is formed of a thixotropic material or a phase change material,
The semiconductor package, characterized in that the thixotropic material or the phase change material is cured through UV curing or thermal curing.
상기 차폐층은 금속 성분을 포함하는 것을 특징으로 하는 반도체 패키지.According to claim 1,
The semiconductor package, characterized in that the shielding layer comprises a metal component.
상기 차폐층 및 상기 절연층 중 적어도 하나는 3D 프린팅을 통하여 형성되는 것을 특징으로 하는 반도체 패키지.According to claim 1,
A semiconductor package, characterized in that at least one of the shielding layer and the insulating layer is formed through 3D printing.
상기 반도체 패키지는 모바일 폰에 사용되는 어플리케이션 프로세서(Application Processor)인 것을 특징으로 하는 반도체 패키지. According to claim 1,
The semiconductor package is characterized in that the semiconductor package is an application processor used in a mobile phone.
상기 반도체 칩의 측면에 접하도록 형성되고, 요변성 소재 또는 상변화 소재를 포함하는 절연층; 및
상기 반도체 칩의 상면 및 상기 절연층의 측면을 커버하도록 형성되는 차폐층;
을 포함하고,
상기 절연층의 상면과 측면이 접하는 모서리 부분이 90˚의 각도로 형성되고,
상기 차폐층의 상면과 측면이 접하는 경계면은 소정의 곡률 반경을 갖는 모서리를 포함하고,
상기 소정의 곡률 반경은 상기 차폐층의 상면의 두께와 상기 차폐층의 측면의 두께의 합 보다 작은 것을 특징으로 하는 반도체 패키지.
a semiconductor chip mounted on a substrate;
an insulating layer formed in contact with a side surface of the semiconductor chip and including a thixotropic material or a phase change material; and
a shielding layer formed to cover a top surface of the semiconductor chip and a side surface of the insulating layer;
including,
A corner portion where the top and side surfaces of the insulating layer come into contact is formed at an angle of 90 degrees,
The boundary surface where the top and side surfaces of the shielding layer come in contact includes a corner having a predetermined radius of curvature,
The predetermined radius of curvature is smaller than the sum of the thickness of the upper surface of the shielding layer and the thickness of the side surface of the shielding layer.
상기 요변성 소재는 합성미분 실리카, 벤토나이트(bentonite), 미립자 표면처리 탄산칼슘, 수소 첨가 피마자유, 금속 석검계, 알루미늄 스테아레이트(aluminum stearate), 폴리이미드 왁스(polyamide wax), 산화 폴리에틸렌계 및 아마인 중합유 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 패키지.According to claim 13,
The thixotropic material is synthetic fine powder silica, bentonite, fine particle surface-treated calcium carbonate, hydrogenated castor oil, metal stone gum, aluminum stearate, polyamide wax, oxidized polyethylene and flax. A semiconductor package comprising at least one of phosphorus polymeric oil.
상기 상변화 소재는 폴리 우레탄(polyurethane), 폴리요소(polyurea), 폴리염화 비닐(polyvinyl chloride), 폴리스티렌(polystyrene), ABS 수지(acrylonitrile butadiene styrene), 폴리아미드(polyamide), 아크릴(acrylic) 및 PBTP(polybutylene terephthalate) 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 패키지.According to claim 13,
The phase change material is polyurethane, polyurea, polyvinyl chloride, polystyrene, ABS resin (acrylonitrile butadiene styrene), polyamide, acrylic and PBTP. A semiconductor package comprising at least one of (polybutylene terephthalate).
상기 요변성 소재 또는 상기 상변화 소재는 UV 경화 또는 열 경화를 통하여 경화되는 것을 특징으로 하는 반도체 패키지.According to claim 13,
The semiconductor package, characterized in that the thixotropic material or the phase change material is cured through UV curing or thermal curing.
상기 차폐층은 금속 성분을 포함하는 것을 특징으로 하는 반도체 패키지.According to claim 13,
The semiconductor package, characterized in that the shielding layer comprises a metal component.
상기 절연층 및 상기 차폐층의 두께의 합은 상기 절연층의 높이 보다 작은 것을 특징으로 하는 반도체 패키지.According to claim 13,
A semiconductor package, characterized in that the sum of the thicknesses of the insulating layer and the shielding layer is smaller than the height of the insulating layer.
상기 절연층 및 상기 차폐층의 두께의 합은 상기 절연층의 높이의 1/5 보다 작은 것을 특징으로 하는 반도체 패키지.According to claim 13,
A semiconductor package, characterized in that the sum of the thicknesses of the insulating layer and the shielding layer is smaller than 1/5 of the height of the insulating layer.
상기 반도체 패키지는 어플리케이션 프로세서(Application Processor), 디스플레이 드라이버(Display Driver IC) 및 타임 콘트롤러(Timing controller), PMI(Power Module IC) 중 적어도 하나에 포함되는 것을 특징으로 하는 반도체 패키지. According to claim 13,
The semiconductor package according to claim 1 , wherein the semiconductor package is included in at least one of an application processor, a display driver IC, a timing controller, and a power module IC (PMI).
상기 절연층 및 상기 차폐층 중 적어도 하나는 3D 프린팅을 통하여 형성되는 것을 특징으로 하는 반도체 패키지.According to claim 13,
A semiconductor package, characterized in that at least one of the insulating layer and the shielding layer is formed through 3D printing.
상기 절연층 또는 상기 차폐층은 상기 절연층 또는 상기 차폐층의 각각의 측면 형상과 동일한 형상의 개구부(opening)를 포함하는 소재 공급 장치에 의하여 형성되는 것을 특징으로 하는 반도체 패키지.According to claim 13,
The insulating layer or the shielding layer is a semiconductor package, characterized in that formed by a material supply device including an opening (opening) of the same shape as the shape of each side of the insulating layer or the shielding layer.
상기 반도체 칩은 제1 반도체 칩 및 제2 반도체 칩을 포함하고,
상기 제1 반도체 칩 및 상기 제2 반도체 칩은 상기 기판 상에서 나란히 배치되고, 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이에는 상기 절연층이 개재되는 것을 특징으로 하는 반도체 패키지.According to claim 13,
The semiconductor chip includes a first semiconductor chip and a second semiconductor chip,
The semiconductor package according to claim 1 , wherein the first semiconductor chip and the second semiconductor chip are disposed side by side on the substrate, and the insulating layer is interposed between the first semiconductor chip and the second semiconductor chip.
상기 패키지 기판 상에 다층 구조로 적층되는 복수의 반도체 칩;
상기 복수의 반도체 칩의 측면에 인접하여 형성되고, 요변성 소재 또는 상변화 소재를 포함하는 절연층; 및
상기 복수의 반도체 칩의 상면 및 상기 절연층의 상면과 측면을 덮는 차폐층;
을 포함하고,
상기 절연층의 상면과 측면이 접하는 모서리 부분이 90˚의 각도로 형성되고,
상기 차폐층의 측면부의 두께는 상기 차폐층의 높이보다 작고,
상기 차폐층의 상면과 측면이 접하는 경계면은 소정의 곡률 반경을 갖는 모서리를 포함하고, 상기 소정의 곡률 반경은 상기 차폐층의 상면의 두께와 상기 차폐층의 측면의 두께의 합 보다 작은 것을 특징으로 하는 반도체 패키지.
A package board connected to the printed circuit board through connection terminals;
a plurality of semiconductor chips stacked on the package substrate in a multilayer structure;
an insulating layer formed adjacent to side surfaces of the plurality of semiconductor chips and including a thixotropic material or a phase change material; and
a shielding layer covering upper surfaces of the plurality of semiconductor chips and upper and side surfaces of the insulating layer;
including,
A corner portion where the top and side surfaces of the insulating layer come into contact is formed at an angle of 90 degrees,
The thickness of the side portion of the shielding layer is smaller than the height of the shielding layer,
The boundary surface where the upper surface and the side surface of the shielding layer come into contact includes a corner having a predetermined radius of curvature, and the predetermined radius of curvature is smaller than the sum of the thickness of the upper surface of the shielding layer and the thickness of the side surface of the shielding layer. Semiconductor package to do.
상기 복수의 반도체 칩 각각은 관통 전극을 구비하고, 상기 복수의 반도체 칩은 상기 관통 전극을 통해 상호 연결되는 것을 특징으로 하는 반도체 패키지. According to claim 25,
The semiconductor package according to claim 1 , wherein each of the plurality of semiconductor chips includes a through electrode, and the plurality of semiconductor chips are interconnected through the through electrode.
상기 복수의 반도체 칩과 상기 패키지 기판 사이의 전기적 신호 전달을 위해 상기 복수의 반도체 칩과 상기 패키지 기판 사이를 연결하는 와이어; 를 더 포함하는 것을 특징으로 하는 반도체 패키지.According to claim 25,
a wire connecting the plurality of semiconductor chips and the package substrate to transmit electrical signals between the plurality of semiconductor chips and the package substrate; A semiconductor package further comprising a.
상기 차폐층의 측면부의 두께는 상기 차폐층의 높이의 1/5 보다 작은 것을 특징으로 하는 반도체 패키지.According to claim 25,
The semiconductor package, characterized in that the thickness of the side portion of the shielding layer is smaller than 1/5 of the height of the shielding layer.
요변성 소재는 합성미분 실리카, 벤토나이트(bentonite), 미립자 표면처리 탄산칼슘, 수소 첨가 피마자유, 금속 석검계, 알루미늄 스테아레이트(aluminum stearate), 폴리이미드 왁스(polyamide wax), 산화 폴리에틸렌계 및 아마인 중합유 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 패키지.According to claim 25,
Thixotropic materials include synthetic finely divided silica, bentonite, fine particle surface treated calcium carbonate, hydrogenated castor oil, metal stone gum, aluminum stearate, polyamide wax, oxidized polyethylene and linseed. A semiconductor package comprising at least one of polymeric oil.
상변화 소재는 폴리 우레탄(polyurethane), 폴리요소(polyurea), 폴리 염화 비닐(polyvinyl chloride), 폴리스티렌(polystyrene), ABS 수지(acrylonitrile butadiene styrene), 폴리 아미드(polyamide), 아크릴(acrylic) 및 PBTP(polybutylene terephthalate) 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 패키지.According to claim 25,
Phase change materials include polyurethane, polyurea, polyvinyl chloride, polystyrene, ABS resin (acrylonitrile butadiene styrene), polyamide, acrylic and PBTP ( A semiconductor package comprising at least one of polybutylene terephthalate).
상기 차폐층 또는 상기 절연층은 상기 절연층 또는 상기 차폐층의 각각의 측면 형상과 동일한 형상의 개구부(opening)를 포함하는 소재 공급 장치에 의하여 형성되는 것을 특징으로 하는 반도체 패키지.According to claim 25,
The shielding layer or the insulating layer is a semiconductor package, characterized in that formed by a material supply device including an opening (opening) of the same shape as the shape of each side of the insulating layer or the shielding layer.
상기 인쇄 회로 기판 상에 형성되고, 제1 접속 단자를 통해 상기 인쇄 회로 기판과 연결되는 제1 패키지 기판 및 상기 제1 패키지 기판 상에 실장되는 제1 반도체 칩을 포함하는 제1 반도체 패키지;
상기 제1 패키지 기판 상에 형성되고, 상기 제1 패키지 기판과 제2 접속 단자를 통해 연결되는 제2 패키지 기판 및 상기 제2 패키지 기판 상에 다층 구조로 적층되는 복수의 제2 반도체 칩을 포함하는 제2 반도체 패키지;
상기 제1 반도체 패키지 및 상기 제2 반도체 패키지의 측면에 인접하여 형성되고, 요변성 소재 또는 상변화 소재를 포함하는 절연층; 및
상기 제1 반도체 패키지의 측면 및 상기 제2 반도체 패키지의 상면과 측면을 덮는 차폐층;
을 포함하고,
상기 절연층의 상면과 측면이 접하는 모서리 부분이 90˚의 각도로 형성되고,
상기 차폐층의 측면부의 두께는 상기 차폐층의 높이보다 작고,
상기 차폐층의 상면과 측면이 접하는 경계면은 소정의 곡률 반경을 갖는 모서리를 포함하고, 상기 소정의 곡률 반경은 상기 차폐층의 상면의 두께와 상기 차폐층의 측면의 두께의 합 보다 작은 것을 특징으로 하는 반도체 패키지.
printed circuit board;
a first semiconductor package formed on the printed circuit board and including a first package substrate connected to the printed circuit board through a first connection terminal and a first semiconductor chip mounted on the first package substrate;
A second package substrate formed on the first package substrate and connected to the first package substrate through a second connection terminal, and a plurality of second semiconductor chips stacked on the second package substrate in a multilayer structure. a second semiconductor package;
an insulating layer formed adjacent to side surfaces of the first semiconductor package and the second semiconductor package and including a thixotropic material or a phase change material; and
a shielding layer covering side surfaces of the first semiconductor package and top and side surfaces of the second semiconductor package;
including,
A corner portion where the top and side surfaces of the insulating layer come into contact is formed at an angle of 90 degrees,
The thickness of the side portion of the shielding layer is smaller than the height of the shielding layer,
The boundary surface where the upper surface and the side surface of the shielding layer come into contact includes a corner having a predetermined radius of curvature, and the predetermined radius of curvature is smaller than the sum of the thickness of the upper surface of the shielding layer and the thickness of the side surface of the shielding layer. Semiconductor package to do.
상기 복수의 제2 반도체 칩과 상기 제2 패키지 기판 사이의 전기적 신호 전달을 위해 상기 복수의 제2 반도체 칩과 상기 제2 패키지 기판 사이를 연결하는 와이어; 를 더 포함하는 것을 특징으로 하는 반도체 패키지.33. The method of claim 32,
a wire connecting the plurality of second semiconductor chips and the second package substrate to transmit electrical signals between the plurality of second semiconductor chips and the second package substrate; A semiconductor package further comprising a.
기판 상에 반도체 칩(chip)을 장착하는 단계;
상기 반도체 칩(chip)에 인접하여, 요변성 소재 또는 상변화 소재를 포함하는 절연층을 형성하는 단계; 및
상기 반도체 칩의 상면 및 상기 절연층의 측면을 커버하도록 차폐층을 형성하는 단계;
를 포함하고,
상기 절연층의 상면과 측면이 접하는 모서리 부분이 90˚의 각도로 형성되고,
상기 차폐층을 형성하는 단계는,
상기 차폐층의 상면과 측면이 접하는 경계면은 소정의 곡률 반경을 갖는 모서리를 포함하도록 형성하는 단계를 포함하고,
상기 소정의 곡률 반경은 상기 차폐층의 상면의 두께와 상기 차폐층의 측면의 두께의 합 보다 작은, 반도체 패키지 제조 방법.
In the semiconductor package manufacturing method,
mounting a semiconductor chip on a substrate;
forming an insulating layer including a thixotropic material or a phase change material adjacent to the semiconductor chip; and
forming a shielding layer to cover a top surface of the semiconductor chip and a side surface of the insulating layer;
including,
A corner portion where the top and side surfaces of the insulating layer come into contact is formed at an angle of 90 degrees,
Forming the shielding layer,
Forming a boundary surface where the upper surface and the side surface of the shielding layer come in contact includes a corner having a predetermined radius of curvature,
The predetermined radius of curvature is smaller than the sum of the thickness of the upper surface of the shielding layer and the thickness of the side surface of the shielding layer.
상기 요변성 소재는 합성미분 실리카, 벤토나이트(bentonite), 미립자 표면처리 탄산칼슘, 수소 첨가 피마자유, 금속 석검계, 알루미늄 스테아레이트(aluminum stearate), 폴리이미드 왁스(polyamide wax), 산화 폴리에틸렌계 및 아마인 중합유 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.35. The method of claim 34,
The thixotropic material is synthetic fine powder silica, bentonite, fine particle surface-treated calcium carbonate, hydrogenated castor oil, metal stone gum, aluminum stearate, polyamide wax, oxidized polyethylene and flax. A method for manufacturing a semiconductor package comprising at least one of phosphorus polymeric oil.
상기 상변화 소재는 폴리 우레탄(polyurethane), 폴리요소(polyurea), 폴리염화 비닐(polyvinyl chloride), 폴리스티렌(polystyrene), ABS 수지(acrylonitrile butadiene styrene), 폴리아미드(polyamide), 아크릴(acrylic) 및 PBTP(polybutylene terephthalate) 중 적어도 하나를 포함하는 반도체 패키지 제조 방법. 35. The method of claim 34,
The phase change material is polyurethane, polyurea, polyvinyl chloride, polystyrene, ABS resin (acrylonitrile butadiene styrene), polyamide, acrylic and PBTP. A semiconductor package manufacturing method comprising at least one of (polybutylene terephthalate).
상기 요변성 소재 또는 상기 상변화 소재는 UV 경화 또는 열 경화를 통하여 경화되는 것을 특징으로 하는 반도체 패키지 제조 방법.35. The method of claim 34,
The method of manufacturing a semiconductor package, characterized in that the thixotropic material or the phase change material is cured through UV curing or thermal curing.
상기 차폐층은 금속 성분을 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법. 35. The method of claim 34,
The semiconductor package manufacturing method, characterized in that the shielding layer comprises a metal component.
상기 절연층 및 상기 차폐층의 두께의 합은 상기 절연층의 높이 보다 작은 것을 특징으로 하는 반도체 패키지 제조 방법. 35. The method of claim 34,
The method of manufacturing a semiconductor package, characterized in that the sum of the thicknesses of the insulating layer and the shielding layer is smaller than the height of the insulating layer.
상기 절연층 및 상기 차폐층의 두께의 합은 상기 절연층의 높이의 1/5 보다 작은 것을 특징으로 하는 반도체 패키지 제조 방법. 35. The method of claim 34,
The method of manufacturing a semiconductor package, characterized in that the sum of the thicknesses of the insulating layer and the shielding layer is smaller than 1/5 of the height of the insulating layer.
상기 절연층 또는 상기 차폐층은 상기 절연층 또는 상기 차폐층의 각각의 측면 형상과 동일한 형상의 개구부(opening)를 포함하는 소재 공급 장치에 의하여 형성되는 것을 특징으로 하는 반도체 패키지 제조 방법.35. The method of claim 34,
The insulating layer or the shielding layer is a semiconductor package manufacturing method, characterized in that formed by a material supply device including an opening (opening) of the same shape as the shape of each side of the insulating layer or the shielding layer.
상기 차폐층 및 상기 절연층 중 적어도 하나는 3D 프린팅을 통하여 형성되는 것을 특징으로 하는 반도체 패키지 제조 방법.35. The method of claim 34,
A semiconductor package manufacturing method, characterized in that at least one of the shielding layer and the insulating layer is formed through 3D printing.
상기 수신된 애플리케이션의 설치 데이터를 저장하는 메모리; 및
상기 애플리케이션의 설치 데이터에 기초하여 애플리케이션을 설치하고, 상기 설치된 애플리케이션을 실행하는 애플리케이션 프로세서;
를 포함하고,
상기 애플리케이션 프로세서 및 상기 메모리 중 적어도 하나는 반도체 패키지를 포함하고,
상기 반도체 패키지는,
기판 상에 장착된 반도체 칩;
상기 반도체 칩의 측면에 접하도록 형성되는 절연층; 및
상기 반도체 칩의 상면 및 상기 절연층의 측면을 커버하는 차폐층;
을 포함하고,
상기 절연층의 상면과 측면이 접하는 모서리 부분이 90˚의 각도로 형성되고,
상기 차폐층의 측면부의 두께는 상기 차폐층의 측면부의 높이보다 작고,
상기 차폐층의 상면과 측면이 접하는 경계면은 소정의 곡률 반경을 갖는 모서리를 포함하고,
상기 소정의 곡률 반경은 상기 차폐층의 상면의 두께와 상기 차폐층의 측면의 두께의 합 보다 작은 것을 특징으로 하는, 모바일 폰.
A communication module receiving installation data of an application from a server;
a memory for storing installation data of the received application; and
an application processor that installs an application based on installation data of the application and executes the installed application;
including,
At least one of the application processor and the memory includes a semiconductor package,
The semiconductor package,
a semiconductor chip mounted on a substrate;
an insulating layer formed in contact with a side surface of the semiconductor chip; and
a shielding layer covering an upper surface of the semiconductor chip and a side surface of the insulating layer;
including,
A corner portion where the top and side surfaces of the insulating layer come into contact is formed at an angle of 90 degrees,
The thickness of the side portion of the shielding layer is smaller than the height of the side portion of the shielding layer,
The boundary surface where the top and side surfaces of the shielding layer come in contact includes a corner having a predetermined radius of curvature,
The mobile phone according to claim 1 , wherein the predetermined radius of curvature is smaller than a sum of a thickness of an upper surface of the shielding layer and a thickness of a side surface of the shielding layer.
상기 차폐층의 측면부의 두께는 상기 차폐층의 측면부의 높이의 1/5보다 작은 것을 특징으로 하는 모바일 폰.44. The method of claim 43,
The mobile phone, characterized in that the thickness of the side portion of the shielding layer is less than 1/5 of the height of the side portion of the shielding layer.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP16735133.7A EP3243217A4 (en) | 2015-01-09 | 2016-01-04 | Semiconductor package and method of manufacturing the same |
| CN201680005436.7A CN107112296B (en) | 2015-01-09 | 2016-01-04 | Semiconductor package and method of manufacturing the same |
| PCT/KR2016/000013 WO2016111512A1 (en) | 2015-01-09 | 2016-01-04 | Semiconductor package and method of manufacturing the same |
| TW105100334A TWI691031B (en) | 2015-01-09 | 2016-01-07 | Semiconductor package and method of manufacturing the same |
| US14/991,800 US10937738B2 (en) | 2015-01-09 | 2016-01-08 | Semiconductor package and method of manufacturing the same |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20150003469 | 2015-01-09 | ||
| KR1020150003469 | 2015-01-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160086246A KR20160086246A (en) | 2016-07-19 |
| KR102474242B1 true KR102474242B1 (en) | 2022-12-06 |
Family
ID=56616388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150088717A KR102474242B1 (en) | 2015-01-09 | 2015-06-22 | Semiconductor Package and Manufacturing Method thereof |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP3243217A4 (en) |
| KR (1) | KR102474242B1 (en) |
| CN (1) | CN107112296B (en) |
| TW (1) | TWI691031B (en) |
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-
2016
- 2016-01-04 CN CN201680005436.7A patent/CN107112296B/en active Active
- 2016-01-04 EP EP16735133.7A patent/EP3243217A4/en active Pending
- 2016-01-07 TW TW105100334A patent/TWI691031B/en not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110006408A1 (en) * | 2009-07-13 | 2011-01-13 | Advanced Semiconductor Engineering, Inc. | Chip package and manufacturing method thereof |
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| US20140140001A1 (en) * | 2012-11-20 | 2014-05-22 | International Business Machines Corporation | Variable thickness emi shield with variable cooling channel size |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201637156A (en) | 2016-10-16 |
| KR20160086246A (en) | 2016-07-19 |
| EP3243217A1 (en) | 2017-11-15 |
| TWI691031B (en) | 2020-04-11 |
| CN107112296B (en) | 2020-08-04 |
| CN107112296A (en) | 2017-08-29 |
| EP3243217A4 (en) | 2018-01-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |