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KR102469099B1 - 반도체 시스템 - Google Patents

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KR102469099B1
KR102469099B1 KR1020160035039A KR20160035039A KR102469099B1 KR 102469099 B1 KR102469099 B1 KR 102469099B1 KR 1020160035039 A KR1020160035039 A KR 1020160035039A KR 20160035039 A KR20160035039 A KR 20160035039A KR 102469099 B1 KR102469099 B1 KR 102469099B1
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memory
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송영욱
김기중
김용주
권정현
조상구
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에스케이하이닉스 주식회사
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Abstract

반도체 시스템은 다수의 메모리 뱅크를 포함하는 하나 이상의 코어 칩; 하나 이상의 대체 저장부; 및 상기 다수의 메모리 뱅크 중 액세스 빈도가 제1조건을 만족하는 메모리 뱅크를 제1검출하고, 상기 제1검출된 메모리 뱅크의 사용률이 제2조건을 만족하는지 제2검출하여, 상기 제2검출된 메모리 뱅크를 상기 대체 저장부 중 하나의 대체 저장부로 대체하는 베이스 칩을 포함할 수 있다.

Description

반도체 시스템{SEMICONDUCTOR SYSTEM}
본 특허문헌은 반도체 시스템에 관한 것이다.
반도체 패키지는 서로 적층된 다수의 칩을 포함하며, 일반적으로 적층된 칩들 중 가장 아래에 위치한 베이스 칩은 나머지 칩들(이하 코어 칩 이라 함)과 외부의 통신을 담당할 수 있다. 베이스 칩은 외부로부터 입력된 명령 등에 응답하여 다수의 코어 칩을 제어하기 위한 신호를 생성하여 TSV(Through Silicon Via)를 통해 각각의 코어 칩으로 전송할 수 있다. 상술한 제어신호에는 액티브 동작, 프리차지 동작, 리프레시 동작, 리드 동작 및 라이트 동작을 위한 제어신호들이 포함될 수 있다.
각 코어 칩은 다수의 메모리 뱅크를 포함하며, 각 메모리 뱅크는 다시 다수의 워드라인을 포함할 수 있다. 메모리 뱅크를 액세스하거나 리프레시하기 위해서는 기본적으로 선택된 워드라인을 액티브하거나 프리차지하는 동작이 수반되는데 이러한 동작을 수행하기 위해서는 많은 전력이 소모된다. 각 코어 칩에 포함된 메모리 뱅크가 증가할수록 제어신호를 생성하고, 각 코어 칩으로 전송하기 위해 그리고 워드라인의 액티브-프리차지를 위해 소모되는 전력이 커질 수 밖에 없다.
본 발명의 일 실시예는 메모리 뱅크를 대체하여 사용함으로써 소모 전력을 줄인 반도체 시스템 및 반도체 시스템의 동작 방법을 제공할 수 있다.
또한 본 발명의 일 실시예는 포함된 모든 메모리 뱅크가 대체된 채널을 파워 다운 모드로 설정하여 소모 전력을 줄인 반도체 시스템 및 반도체 시스템의 동작 방법을 제공할 수 있다.
본 발명의 일 실시예에 따른 반도체 시스템은 다수의 메모리 뱅크를 포함하는 하나 이상의 코어 칩; 하나 이상의 대체 저장부; 및 상기 다수의 메모리 뱅크 중 액세스 빈도가 제1조건을 만족하는 메모리 뱅크를 제1검출하고, 상기 제1검출된 메모리 뱅크의 사용률이 제2조건을 만족하는지 제2검출하여, 상기 제2검출된 메모리 뱅크를 상기 대체 저장부 중 하나의 대체 저장부로 대체하는 베이스 칩을 포함할 수 있다.
본 기술은 베이스 칩에서 메모리 뱅크를 대체하고, 대체된 메모리 뱅크는 액세스하지 않도록 함으로써 반도체 시스템의 소모 전력을 줄일 수 있다.
또한 본 기술은 포함된 모든 메모리 뱅크가 대체된 채널을 파워 다운 모드로 설정하여 반도체 시스템의 소모 전력을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 시스템의 구성도,
도 2는 본 발명의 일 실시예에 따른 반도체 시스템의 구성도,
도 3은 사용률의 개념을 설명하기 위한 도면,
도 4a 내지 도 4c는 '대체 동작'이 수행되는 과정을 설명하기 위한 도면,
도 5a 내지 도 5c는 '복원 동작'이 수행되는 과정을 설명하기 위한 도면,
도 6은 액세스 명령에 대응하는 대기 시간 동안 '대체 동작' 또는 '복원 동작'이 수행되는 것을 설명하기 위한 도면,
도 7은 도 1의 반도체 시스템의 베이스 칩(BASE)의 구성도,
도 8은 도 2의 반도체 시스템의 동작 방법을 설명하기 위한 순서도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 시스템의 구성도이다. 도 1은 다수의 대체 저장부(BUF0 - BUF3)가 베이스 칩(BASE)에 포함된 반도체 시스템을 도시한 것이다.
도 1을 참조하면, 반도체 시스템은 다수의 칩(BASE, CORE0 - CORE3)을 포함할 수 있다. 다수의 코어 칩(CORE0 - CORE3)은 베이스 칩(BASE) 위에 차례로 적층되어 적층 구조(stacked structure)를 형성할 수 있다.
다수의 코어 칩(CORE0 - CORE3)은 비아들(VIA)을 통해 베이스 칩(BASE)과 신호를 교환할 수 있다. 코어 칩(CORE0 - CORE3)과 베이스 칩(BASE) 사이에 교환되는 신호들은 코어 칩(CORE0 - CORE3)의 동작을 제어하기 위한 제어신호들과 데이터를 포함할 수 있다.
다수의 코어 칩(CORE0 - CORE3)은 다수의 메모리 뱅크(BK0 - BK15)를 포함할 수 있다. 다수의 메모리 뱅크(BK0 - BK15)는 각각 다수의 메모리 셀(도 2에 미도시 됨)을 포함할 수 있다. 다수의 메모리 뱅크(BK0 - BK15)는 외부에서 입력된 액세스 명령에 따라 액티브 동작, 프리차지 동작, 리프레시 동작, 라이트 동작 또는 리드 동작을 수행할 수 있다.
베이스 칩(BASE)은 액세스 명령에 응답하여 코어 칩(CORE0 - CORE3)에 포함된 메모리 뱅크들(BK0 - BK15)을 제어하고, 코어 칩(CORE0 - CORE3)과 반도체 시스템 외부 사이에 데이터를 전달할 수 있다.
예를 들어, 라이트 동작시 반도체 시스템의 외부에서 입력된 데이터가 베이스 칩(BASE)을 통해 코어 칩의 메모리 뱅크로 전달되고, 리드 동작시 코어 칩의 메모리 뱅크에서 출력된 데이터가 베이스 칩(BASE)를 통해 반도체 시스템의 외부로 전달될 수 있다.
참고로, 액세스 명령은 액티브 명령(active command), 리프레시 명령(refresh command), 프리차지 명령(precharge command), 리드 명령(read command) 및 라이트 명령(write command) 중 하나 이상의 명령을 포함할 수 있다. 액티브 명령은 메모리 뱅크에 포함된 워드라인을 액티브하기 위한 명령이고, 프리차지 명령은 액티브된 워드라인을 프리차지하기 위한 명령이고, 리프레시 명령은 워드라인을 액티브-프리차지 시킴으로써 리프레시하기 위한 명령이고, 라이트 명령은 선택된 메모리 뱅크에 데이터를 라이트하기 위한 명령이고, 리드 명령은 선택됨 메모리 뱅크로부터 데이터를 리드하기 위한 명령일 수 있다.
베이스 칩(BASE)은 다수의 대체 저장부(BUF0 - BUF3)를 포함할 수 있다. 다수의 대체 저장부(BUF0 - BUF3)는 다수의 메모리 뱅크(BK0 - BK3) 중 사용률이 제1임계값 미만인 메모리 뱅크를 대체하는 회로일 수 있다. 예를 들어, 대체 저장부(BUF0 - BUF3)는 데이터를 저장하는 기능을 가지고 있는 데이터 버퍼(data buffer)일 수 있다. 그러나 대체 저장부는 버퍼에 한정되지 않으며, DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리 회로 이거나 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등의 비휘발성 메모리 회로 또는 이와 비슷한 기능을 수행하여 데이터를 저장할 수 있는 다양한 회로들 중 하나일 수 있다. 대체 저장부(BUF0 - BUF3)의 저장용량은 메모리 뱅크의 저장 용량보다 크거나, 메모리 뱅크의 저장 용량과 같거나, 메모리 뱅크의 저장 용략보다 작게 설계될 수 있다.
참고로 사용률에 대해서는 도 3의 설명에서 후술한다.
베이스 칩(BASE)은 액세스 빈도가 제1조건을 만족하는 메모리 뱅크를 제1검출하고, 제1검출된 메모리 뱅크의 사용률이 제2조건을 만족하는지 제2검출하여, 제2검출하여 제2검출된 메모리 뱅크를 대체 저장부로 대체하여 사용할 수 있다. 베이스 칩(BASE)은 다수의 메모리 뱅크(BK0 - BK15)의 액세스 여부를 모니터링하고, 모니터링 결과를 참조하여 다수의 메모리 뱅크(BK0 - BK15) 중 제1조건을 만족하는 메모리 뱅크(예, BK0)를 제1검출할 수 있다. 베이스 칩(BASE)은 제1검출된 메모리 뱅크(BK0)의 사용률을 모니터링하여 사용률이 제2조건을 만족하는 경우 제2검출하여 제2검출된 메모리 뱅크(BK0)의 데이터가 대체 저장부(예, BUF0)로 전송 및 저장되도록 제어할 수 있다.
베이스 칩(BASE)은 메모리 뱅크(BK0) 전체의 데이터가 대체 저장부(BUF0)로 전송 및 저장된 후에는 메모리 뱅크(BK0)에 대응하는 액세스 명령에 응답하여 대체 저장부(BUF0)를 액세스하거나 액세스 명령에 대응하는 동작을 수행하지 않고 차단할 수 있다. 이하에서는 대체 저장부로 대체 완료된 메모리 뱅크를 피대체 뱅크라고 나타낼 수 있다.
보다 자세히 살펴 보면, 베이스 칩(BASE)은 메모리 뱅크(BK0)에 대응하는 액티브 명령, 프리차지 명령 또는 리프레시 명령이 입력된 경우 명령에 대응하는 동작을 수행하지 않고 차단할 수 있다. 또한 베이스 칩(BASE)은 메모리 뱅크(BK0)에 대응하는 라이트 명령 또는 리드 명령이 입력된 경우 대체 저장부(BUF0)에 데이터를 라이트하거나 대체 저장부(BUF0)의 데이터를 리드하여 출력할 수 있다.
베이스 칩(BASE)은 액세스 명령이 입력되면 액세스 명령을 수행하기 위한 제어신호들을 생성하여 지정된 메모리 뱅크로 전송할 수 있다. 이때 지정된 메모리 뱅크가 피대체 뱅크인 경우 베이스 칩(BASE)은 제어신호를 생성하지 않을 수 있다.
베이스 칩(BASE)은 제1조건을 만족하여 검출된 메모리 뱅크(예, BK1)가 대체 저장부(예, BUF1)으로 피대체 뱅크 뱅크이고, 제1검출된 메모리 뱅크(BK1)의 사용률이 제3조건을 만족하는 경우 제3검출하여 대체 저장부(BUF1)의 데이터가 제3검출된 피대체 뱅크(BK1)으로 전송 및 저장되도록 제어할 수 있다.
이하에서는 상술한 과정 중 제2검출된 메모리 뱅크의 데이터를 대체 저장부로 전송 및 저장하는 동작을 '대체 동작'이라하고, 대체 저장부의 데이터를 제3검출된 피대체 뱅크로 전송 및 저장하는 동작을 '복원 동작'이라 한다. '대체 동작' 및 '복원 동작' 도중에 메모리 뱅크에 대한 액세스 명령이 입력된 경우의 동작에 대해서는 도 4a 내지 도 5c의 설명에서 후술한다.
다수의 메모리 뱅크(BK0 - BK3)는 독립적으로 제어되는 채널들(CH0 - CH3) 중 하나의 채널에 포함될 수 있다. 도 1에서는 메모리 뱅크들(BK0, BK4, BK8, BK12)이 채널(CH0)에 포함되고, 메모리 뱅크들(BK1, BK5, BK9, BK13)이 채널(CH1)에 포함되고, 메모리 뱅크들(BK2, BK6, BK10, BK14)이 채널(CH2)에 포함되고, 메모리 뱅크들(BK3, BK7, BK11, BK15)이 채널(CH3)에 포함된 경우를 도시하였다.
참고로 독립적으로 제어된다는 것은 채널별로 액세스 명령이 따로 입력되며, 한 채널의 동작이 다른 채널의 동작에 영향을 끼치지 않는다는 것을 의미할 수 있다. 따라서 각 채널은 동일하거나 동일하지 않은 동작들을 같은 타이밍 또는 다른 타이밍에 수행하도록 제어될 수 있다.
베이스 칩(BASE)은 어떤 채널에 포함된 메모리 뱅크들이 모두 대체 저장부로 대체된 경우 해당 채널을 파워 다운 모드(power down mode)로 설정할 수 있다. 예를 들어, 채널(CH0)에 포함된 모든 메모리 뱅크들(BK0, BK4, BK8, BK12)이 각각 대체 저장부들(BUF0 - BUF3)로 대체된 경우 채널(CH0)을 파워 다운 모드로 설정할 수 있다. 파워 다운 모드는 해당 채널의 소모 전력을 최소화하기 위한 동작 모드일 수 있다.
참고로 사용률은 대체 저장부의 저장용량 중 사용된 저장용량의 비율을 나타낼 수 있다. 즉, 사용률은 사용중인 저장용량에서 전체 저장용량을 나눈 값으로 나타낼 수 있다.
베이스 칩(BASE)은 포함된 메모리 뱅크가 모두 대체 완료되어 파워 다운 모드로 설정된 채널에서, 하나 이상의 피대체 뱅크가 복원된 경우 해당 채널의 파워 다운 모드가 종료시킬 수 있다.
제1조건은 사용률을 모니터링할 메모리 뱅크를 검출하는 제1검출 동작을 수행하기 위한 조건일 수 있다. 제1조건은 (1-1) 액세스 빈도가 기준 빈도를 초과해야 한다는 조건이거나 (1-2) 액세스 빈도가 기준 빈도가 기준 빈도 미만이어야 한다는 조건일 수 있다. 즉, 제1조건에 의해 제1검출된 메모리 뱅크는 기준 빈도보다 자주 액세스 되는 메모리 뱅크이거나 기준 빈도보다 덜 자주 액세스 되는 메모리 뱅크일 수 있다. 제1조건이 (1-1) 및 (1-2) 중 어떤 조건으로 설정되는지는 설계에 따라 선택될 수 있다.
예를 들어, 기준 빈도가 T1시간 동안 S1회 액세스되는 것이라 하자. 제1조건이 (1-1)로 선택된 경우 T1시간 동안 S1회보다 많이 액세스된 메모리 뱅크가 제1검출될 수 있다. 또한 제1조건이 (1-2)로 선택된 경우 T1시간 동안 S1회보다 적게 액세스된 메모리 뱅크가 제1검출될 수 있다.
제2조건은 제1검출된 메모리 뱅크가 대체 저장부로 대체할 메모리 뱅크인지 검출하는 제2검출 동작을 수행하기 위한 조건일 수 있다. 제2조건은 (2-1) 사용률이 대체 임계값을 초과해야 한다는 조건이거나 (2-2) 사용률이 대체 임계값 미만이어야 한다는 조건일 수 있다. 즉, 제2조건에 의해 제2검출된 메모리 뱅크는 대체 임계값 보다 더 많이 사용된 메모리 뱅크이거나 대체 임계값 보다 덜 사용된 메모리 뱅크일 수 있다. 제2조건이 (2-1) 및 (2-2) 중 어떤 조건으로 설정되는지는 설계에 따라 선택될 수 있다.
예를 들어, 대체 임계값이 메모리 뱅크에 포함된 전체 워드라인 중 1/3의 워드라인이 사용되는 것이라 하자. 제2조건이 (2-1)로 선택된 경우 전체 워드라인 중 1/3보다 많은 워드라인이 사용된 메모리 뱅크가 제2검출되어 대체 저장부로 대체될 수 있다. 또한 제2조건이 (2-2)로 선택된 경우 전체 워드라인 중 1/3보다 적은 워드라인이 사용된 메모리 뱅크가 제2검출되어 대체 저장부로 대체될 수 있다.
제3조건은 제1검출된 피대체 뱅크가 복원될 메모리 뱅크인지 검출하는 제3검출 동작을 수행하기 위한 조건일 수 있다. 제3조건은 (3-1) 사용률이 복원 임계값을 초과해야 한다는 조건이거나 (3-2) 사용률이 복원 임계값 미만이어야 한다는 조건일 수 있다. 즉, 제3조건에 의해 제3검출된 피대체 뱅크는 복원 임계값보다 더 많이 사용된 메모리 뱅크이거나 복원 임계값보다 덜 사용된 메모리 뱅크일 수 있다. 제3조건이 (3-1) 및 (3-2) 중 어떤 조건으로 설정되는지는 설계에 따라 선택될 수 있다.
예를 들어, 대체 임계값이 메모리 뱅크에 포함된 전체 워드라인 중 1/2의 워드라인이 사용되는 것이라 하자. 제3조건이 (3-1)로 선택된 경우 전체 워드라인 중 1/2보다 많은 워드라인이 사용된 피대체 뱅크가 제3검출되어 대체 저장부의 데이터가 제3검출된 피대체 뱅크로 복원될 수 있다. 또한 제3조건이 (3-2)로 선택된 경우 전체 워드라인 중 1/2보다 적은 워드라인이 사용된 피대체 뱅크가 제3검출되어 대체 저장부의 데이터가 제3검출된 피대체 뱅크로 복원될 수 있다.
도 1의 반도체 시스템에서 베이스 칩(BASE)은 메모리 뱅크를 대체 저장부로 대체하여 사용함으로써 메모리 뱅크를 제어하기 위한 제어신호를 생성 및 전송할 필요가 없다. 따라서 대체 완료된 메모리 뱅크의 워드라인을 액티브하거나 프리차지하거나 또는 리프레시하지 않아도 되기 때문에 소모 전력을 줄일 수 있다. 나아가 한 채널의 메모리 뱅크가 모두 대체 완료된 경우 해당 채널을 파워 다운 모드로 설정함으로써 더 많은 소모 전력을 줄일 수 있다.
이때 대체 저장부로 대체할 메모리 뱅크는 다양한 조건에 따라 선택될 수 있다. 또한 피대체 뱅크를 복원하는 조건도 설계에 따라 달라질 수 있다. 예를 들어, 제1조건을 (1-2)로 제2조건을 (2-2)로 제3조건을 (3-1)로 선택한 경우 액세스 빈도가 낮은 메모리 뱅크 중 사용률이 낮은 메모리 뱅크를 대체 저장부로 대체하고, 피대체 뱅크의 사용률이 일정 기준을 초과하면 복원할 수 있다. 다른 예로, 제1조건을 (1-1)로 제2조건을 (2-1)로 제3조건을 (3-2)로 선택한 경우 액세스 빈도가 높은 메모리 뱅크 중 사용률이 높은 메모리 뱅크를 대체 저장부로 대체하고, 피대체 뱅크의 사용률이 기준 미만이되면 복원할 수 있다. 이러한 제1 내지 제3조건의 선택은 위에서 설명한 경우 외에 다양한 조합으로 선택될 수 있다.
도 1에서는 베이스 칩(BASE)이 4개의 대체 저장부를 포함하고, 각 코어 칩(CORE0 - CORE3) 및 채널(CH0 - CH3)이 4개의 메모리 뱅크를 포함하는 경우에 대해 도시하였으나 베이스 칩(BASE)에 포함된 대체 저장부의 개수나 코어 칩 및 채널에 포함된 메모리 뱅크의 개수는 설계에 따라 달라질 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 시스템의 구성도이다. 도 2는 다수의 대체 저장부(BUF0 - BUF3)가 대체 칩(REPL)에 포함된 반도체 시스템을 도시한 것이다.
도 2를 참조하면, 반도체 시스템은 다수의 칩(BASE, REPL, CORE0 - CORE3)을 포함할 수 있다. 다수의 칩(BASE, REPL, CORE0 - CORE3)은 차례로 적층되어 적층 구조(stacked structure)를 형성할 수 있다.
다수의 코어 칩(CORE0 - CORE3) 및 대체 칩(REPL)은 비아들(VIA)을 통해 베이스 칩(BASE)과 신호를 교환할 수 있다. 코어 칩(CORE0 - CORE3) 및 대체 칩(REPL)과 베이스 칩(BASE) 사이에 교환되는 신호들은 코어 칩(CORE0 - CORE3) 및 대체 칩(REPL)의 동작을 제어하기 위한 제어신호들과 데이터를 포함할 수 있다.
다수의 대체 저장부(BUF0 - BUF3)가 베이스 칩(BASE)이 아닌 대체 칩(REPL)에 포함된 것을 제외하면 반도체 시스템의 구성 및 동작은 도 1의 반도체 시스템의 구성 및 동작과 동일할 수 있다.
도 3은 사용률의 개념을 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 뱅크(BK0)는 다수의 워드라인(WL0 - WLn, n은 자연수), 다수의 비트라인(BL0 - BLm, m은 자연수) 및 다수의 메모리 셀(MC)을 포함할 수 있다.
어떤 워드라인이 사용 상태라는 것은 해당 워드라인에 연결된 메모리 셀들(MC) 중 1개 이상의 메모리 셀이 데이터를 저장하고 있는 상태인 경우를 나타내고, 어떤 워드라인이 미사용 상태라는 것은 해당 워드라인에 연결된 메모리 셀들(MC) 전부가 데이터를 저장하고 있지 않은 상태인 경우를 나타낼 수 있다.
사용률은 전체의 워드라인(WL0 - WLn) 중 사용 상태인 워드라인의 비율 또는 이에 대응하는 소정의 비율을 나타낼 수 있다. 전체의 워드라인 중 사용 상태인 워드라인의 비율에 대응하는 소정의 비율이란 실제로 전체 워드라인과 사용 상태의 워드라인의 비율은 아니지만 이와 동일한 의미로 볼 수 있는 비율을 의미한다.
베이스 칩(BASE)은 액세스 명령과 어드레스를 이용하여 사용률을 검출하는데, 메모리 뱅크가 대체되지 않은 경우 베이스 칩(BASE)이 검출한 결과는 전체 워드라인과 메모리 뱅크에서 실제로 사용 상태인 워드라인의 비율을 나타낼 수 있다. 반면에 메모리 뱅크가 대체된 경우 메모리 뱅크는 데이터를 저장하지 않고 있으므로 베이스 칩(BASE)이 검출한 결과는 전체 워드라인과 메모리 뱅크가 대체되지 않았다면 사용 상태였을 워드라인의 비율을 나타낸다고 할 수 있다. 따라서 사용률을 위와 같이 정의한 것이다.
예를 들어, 메모리 뱅크(BK0)에서 사용 상태인(또는 사용 상태였을) 워드라인의 개수가 k개(k는 0≤k≤n인 자연수)인 경우 메모리 뱅크(BK0)의 사용률은
Figure 112016028197110-pat00001
로 나타낼 수 있다.
도 4a 내지 도 4c는 '대체 동작'이 수행되는 과정을 설명하기 위한 도면이다. 도 4a 내지 도 4c를 참조하여 메모리 뱅크(BK0)가 대체 저장부(BUF0)로 대체되는 과정에 대해서 설명한다. 도 4a 내지 도 4c에서는 메모리 뱅크(BK0)의 구성 중 워드라인만(WL0 - WLn) 도시하고, 나머지 구성들(비트라인 및 메모리 셀)의 도시는 생략하였다.
도 4a는 메모리 뱅크(BK0)의 데이터가 대체 저장부(BUF0)로 전달되는 과정을 설명하기 위한 도면이다.
메모리 뱅크(BK0)에서 대체 저장부(BUF0)로의 데이터 전송이 시작되면 메모리 뱅크(BK0)의 다수의 워드라인(WL0 - WLn)이 차례대로 선택되어, 선택된 워드라인에 연결된 메모리 셀들의 데이터가 대체 저장부(BUF0)로 전송된다(제0전송(T0) 내지 제n전송(Tn)). 메모리 뱅크(BK0)의 데이터가 전송되는 동안 메모리 뱅크(BK0)에 대응하는 액세스 명령이 입력되지 않은 경우 메모리 뱅크(BK0)의 데이터 전송은 처음부터 끝까지 연속적으로 이루어질 수 있다.
그러나 '대체 동작'이 수행되는 동안 메모리 뱅크(BK0)의 액세스가 금지되는 것은 아니므로 '대체 동작' 도중에 메모리 뱅크(BK0)를 액세스하는 명령이 입력될 수 있다.
이 경우 메모리 뱅크(BK0)를 액세스하는 구간(데이터를 라이트하거나 리드하는 구간)에서는 메모리 뱅크(BK0)의 데이터 전송 동작은 중단되며, '대체 동작'은 메모리 뱅크(BK0)의 액세스 구간이 종료된 이후에 계속될 수 있다. 다만 라이트 명령이 입력된 시점부터 라이트할 데이터가 입력되는 시점까지의 대기시간(라이트 레이턴시(write latency)라 함) 및 리드 명령이 입력된 시점부터 리드된 데이터가 출력되는 시점까지의 대기시간(리드 레이턴시(read latency)라 함)의 일부 또는 전부 동안 '대체 동작'이 수행될 수 있다(도 6의 설명에서 후술함).
도 4b 및 도 4c에서는 액세스 명령의 대상인 워드라인의 데이터가 전부 대체 저장부(BUF0)에 저장된 경우(이하 대체 상태)와 액세스 명령의 대상인 워드라인의 데이터가 대체 저장부(BUF0)저장되지 않은 경우(이하 비대체 상태)인 경우를 나누어 액세스 동작에 대해 설명한다.
도 4b는 액세스 명령의 대상인 워드라인이 대체 상태인 경우(대체 완료) 액세스 동작을 설명하기 위한 도면이다.
액세스 명령의 대상인 워드라인(예, WLk), 즉 어드레스에 의해 지정된 워드라인(WLk)이 대체 상태인 경우 액세스 명령은 차단되거나 메모리 뱅크(BK0) 대신에 대체 저장부(BUF0)가 액세스될 수 있다(ACCESS1). 액세스 명령이 액티브 명령, 프리차지 명령 또는 리프레시 명령인 경우 액세스 명령은 차단될 수 있다. 액세스 명령이 라이트 명령 또는 리드 명령인 경우 메모리 뱅크(BK0)의 워드라인(WLk) 대신에 대체 저장부(BUFO)에서 워드라인(WLk)에 대응하는 부분에 데이터가 라이트되거나 이 부분으로부터 데이터가 리드될 수 있다.
도 4c는 액세스 명령의 대상인 워드라인이 비대체 상태인 경우(대체 미완료) 액세스 동작을 설명하기 위한 도면이다.
액세스 명령의 대상인 워드라인(예, WLk), 즉 어드레스에 의해 지정된 워드라인(WLk)이 비대체 상태인 경우 메모리 뱅크(BK0)가 액세스될 수 있다. 워드라인(WLk)은 액세스 명령에 대응하는 액세스 동작이 수행될 수 있다(ACCESS2).
도 5a 내지 도 5c는 '복원 동작'이 수행되는 과정을 설명하기 위한 도면이다. 도 5a 내지 도 5c를 참조하여 대체 저장부(BUF1)의 데이터가 메모리 뱅크(BK1)로 복원되는 과정에 대해서 설명한다.
도 5a는 대체 저장부(BUF1)의 데이터가 메모리 뱅크(BK1)로 전달되는 과정을 설명하기 위한 도면이다.
대체 저장부(BUF1)에서 메모리 뱅크(BK1)의 데이터 전송이 시작되면 메모리 뱅크(BK1)의 다수의 워드라인(WL0 - WLn)이 차례대로 선택되어, 선택된 워드라인에 연결된 메모리 셀들로 대체 저장부(BUF1)의 데이터가 전송된다(제0전송(T0) 내지 제n전송(Tn)). 대체 저장부(BUF1)의 데이터가 전송되는 동안 메모리 뱅크(BK1)에 대응하는 액세스 명령이 입력되지 않은 경우 메모리 뱅크(BK1)로의 데이터 전송은 처음부터 끝까지 연속적으로 이루어질 수 있다.
그러나 '복원 동작'이 수행되는 동안 메모리 뱅크(BK1)의 액세스가 금지되는 것은 아니므로 '복원 동작' 도중에 메모리 뱅크(BK1)를 액세스하는 명령이 입력될 수 있다. 다만 라이트 명령이 입력된 시점부터 라이트할 데이터가 입력되는 시점까지의 대기시간(라이트 레이턴시(write latency)라 함) 및 리드 명령이 입력된 시점부터 리드된 데이터가 출력되는 시점까지의 대기시간(리드 레이턴시(read latency)라 함)의 일부 또는 전부 동안 '복원 동작'이 수행될 수 있다(도 6의 설명에서 후술함).
도 5b 및 도 5c에서는 액세스 명령의 대상인 워드라인에 대체 저장부(BUF1)의 데이터가 복사되지 않은 경우(대체 상태)와 액세스 명령의 대상인 워드라인에 대체 저장부(BUF1)의 데이터가 복사된 경우(비대체 상태)를 나누어 액세스 동작에 대해 설명한다.
도 5b는 액세스 명령의 대상인 워드라인이 대체 상태(복원 미완료)인 경우 액세스 동작을 설명하기 위한 도면이다.
액세스 명령의 대상인 워드라인(예, WLk), 즉 어드레스에 의해 지정된 워드라인(WLk)이 비복원 상태인 경우 액세스 명령은 차단되거나 메모리 뱅크(BK1) 대신에 대체 저장부(BUF1)가 액세스될 수 있다(ACCESS1).
도 5c는 액세스 명령의 대상인 워드라인이 비대체 상태(복원 완료)인 경우 액세스 동작을 설명하기 위한 도면이다.
액세스 명령의 대상인 워드라인(예, WLk), 즉 어드레스에 의해 지정된 워드라인(WLk)이 복원 상태인 경우 메모리 뱅크(BK1)가 액세스될 수 있다. 워드라인(WLk)은 액세스 명령에 대응하는 액세스 동작이 수행될 수 있다(ACCESS2).
도 6은 액세스 명령에 대응하는 대기 시간 동안 '대체 동작' 또는 '복원 동작'이 수행되는 것을 설명하기 위한 도면이다.
도 6을 참조하면, 대체 동작은 라이트 동작의 대기시간 동안 '대체 동작' 또는 '복원 동작'이 수행되는 것을 나타낸 것이고, 복원 동작은 리드 동작의 대기시간 동안 '대체 동작' 또는 '복원 동작'이 수행되는 것을 나타낸 것이다.
도 7은 도 1의 반도체 시스템의 베이스 칩(BASE)의 구성도이다.
도 7를 참조하면, 베이스 칩(BASE)은 다수의 대체 저장부(BUF0 - BUF3), 제1제어부(710), 제2제어부(720), 모니터링부(730)를 포함할 수 있다.
제1제어부(710)는 액세스 명령(CMDs)에 응답하여 어드레스(ADDs)에 의해 선택된 채널을 제어하기 위한 제어신호들(CH0_CONs - CH3_CONs)을 생성할 수 있다. 제1제어부(710)는 제어신호들(CH0_CONs - CH3_CONs)을 어드레스(ADDs)에 의해 선택된 메모리 뱅크가 포함된 코어 칩으로 전송할 수 있다. 제어신호들(CH0_CONs - CH3_CONs)은 각 채널에 포함된 메모리 뱅크의 액티브 동작, 프리차지 동작, 리프레시 동작, 라이트 동작 및 리드 동작을 제어하기 위해 필요한 신호를 포함할 수 있다. 이때 채널들(CH0 - CH3)을 제어하기 위한 제어신호들은 독립적으로 생성될 수 있다.
제1제어부(710)는 대체 저장부로 대체된 메모리 뱅크의 어드레스인 대체 뱅크 어드레스들(REP_BA0 - REP_BA3) 중 하나와 어드레스(ADDs)가 동일한 경우 제어신호들(CH0_CONs - CH3_CONs)을 생성하지 않을 수 있다. 또한 제1제어부(710)는 메모리 뱅크의 데이터를 대체 저장부로 전송 및 저장하는 동작이 진행 중임을 나타내는 대체 신호(REPLACE)가 활성화되거나 대체 저장부에 저장된 데이터를 메모리 뱅크로 전송 및 저장하는 동작이 진행 중임을 나타내는 복원 신호(RESTORE)가 활성화되고, 플래그 신호(FLAG)가 활성화된 경우 제어신호들(CH0_CONs - CH3_CONs)을 생성하지 않을 수 있다.
대체 뱅크 어드레스들(REP_BA0 - REP_BA3) 중 하나와 어드레스(ADDs)가 동일하거나 대체 신호(REPLACE) 및 플래그 신호(FLAG)가 활성화되거나 복원 신호(RESTORE) 및 플래그 신호(FLAG)가 활성화된 경우 어드레스(ADDs)에 대응하는 메모리 뱅크 대신에 대체 저장부를 액세스하면 되기 때문이다.
제1제어부(710)는 액세스 명령(CMDs)에 응답하여 메모리 뱅크들(BK0 - BK15)의 액세스 여부를 검출하고, 제1조건을 만족하는 메모리 뱅크를 제1검출할 수 있다. 제1제어부(710)는 제1조건을 만족하는 메모리 뱅크가 제1검출되면, 제1검출신호(DET1)를 활성화하고, 제1검출된 메모리 뱅크의 뱅크 어드레스(DET_BA)를 출력할 수 있다.
제1제어부(710)는 라이트 동작시 반도체 시스템 외부에서 입력된 데이터(DATA)를 어드레스(ADDs)에 의해 선택된 메모리 뱅크로 전송할 수 있다. 다만 어드레스(ADDs)에 의해 선택된 메모리 뱅크가 피대체 뱅크인 경우 입력된 데이터(DATA)를 대체 저장부로 전송할 수 있다.
제1제어부(710)는 리드 동작시 어드레스(ADDs)에 의해 선택된 메모리 뱅크에서 출력된 데이터를 반도체 시스템 외부로 출력할 수 있다. 다만 어드레스(ADDs)에 의해 선택된 메모리 뱅크가 대체 저장부로 대체된 경우 대체 저장부에서 출력된 데이터를 반도체 시스템 외부로 출력할 수 있다.
모니터링부(730)는 제1검출신호(DET1)가 활성화되면 뱅크 어드레스(DET_BA)에 대응하는 메모리 뱅크의 사용률을 검출하고, 사용률이 제2조건을 만족하는 경우 제2검출신호(DET2)를 활성화하고, 뱅크 어드레스(DET_BA)에 대응하는 메모리 뱅크가 피대체 뱅크이고, 사용률이 제3조건을 만족하는 경우 제3검출신호(DET3)를 활성화할 수 있다.
제2제어부(720)는 메모리 뱅크들(BK0 - BK15)과 대체 저장부들(BUF0 - BUF3)의 동작을 제어할 수 있다. 제2제어부(720)는 메모리 뱅크들(BK0 - BK15)을 제어하기 위한 제어신호들(CON_BKs)과 대체 저장부들(BUF0 - BUF3)을 제어하기 위한 제어신호들(CON_BUF0s - CON_BUF3s)을 생성할 수 있다. CON_BKs는 메모리 뱅크를 선택하기 위한 제어신호들, 메모리 뱅크에 데이터를 라이트하기 위한 제어신호들 및 메모리 뱅크의 데이터를 리드하기 위한 제어신호들을 포함할 수 있다. CON_BUF0s - CON_BUF3s는 각각 대체 저장부를 선택하기 위한 제어신호, 대체 저장부에 데이터를 라이트하기 위한 제어신호들 및 대체 저장부의 데이터를 리드하기 위한 제어신호들을 포함할 수 있다.
제2제어부(720)는 제2검출신호(DET2)가 활성화되면, 대체 저장부들(BUF0 - BUF3) 중 사용되지 않은 대체 저장부를 하나 선택하고, 뱅크 어드레스(DET_BA)에 대응하는 메모리 뱅크의 데이터가 리드되어 선택된 대체 저장부로 전송되어 라이트되도록 제어할 수 있다. 제2제어부(720)는 메모리 뱅크의 데이터가 대체 저장부로 전송 및 저장되기 시작하는 시점부터 완료되는 시점까지 대체 신호(REPLACE)를 활성화할 수 있다.
제2제어부(720)는 제3검출신호(DET3)가 활성화되면, 뱅크 어드레스(DET_BA)에 대응하는 메모리 뱅크를 대체한 대체 저장부를 선택하고, 선택된 대체 저장부의 데이터가 리드되어 뱅크 어드레스(DET_BA)에 대응하는 메모리 뱅크로 전송되어 라이트되도록 제어할 수 있다. 제2제어부(720)는 대체 저장부의 데이터가 메모리 뱅크로 전송 및 저장되기 시작하는 시점부터 완료되는 시점까지 복원 신호(RESTORE)를 활성화할 수 있다.
제2제어부(720)는 메모리 뱅크의 '대체 동작'이 시작되는 시점부터 '복원 동작'이 완료되는 시점까지 대체되는 메모리 뱅크(예, BK0)와 대체하는 대체 저장부(예, BUF0)를 매칭시킬 수 있다. 보다 자세히 살펴보면, 제2제어부(720)는 '대체 동작'이 완료된 후, '복원 동작'이 수행되기 전의 구간에서 메모리 뱅크(BK0)에 대한 라이트 명령이 입력된 경우 제1제어부(710)에서 전달된 데이터를 대체 저장부(BUF0)로 전달되어 라이트되도록 하고, 리드 명령이 입력된 경우 대체 저장부(BUF0)에서 데이터가 리드되어 제1제어부(710)로 전달되도록 할 수 있다.
제2제어부(720)는 '대체 동작' 또는 '복원 동작'을 수행하는 도중에 메모리 뱅크(BK0)에 대한 라이트 명령 또는 리드 명령이 입력된 경우 각 구분 정보(FLAG<0:n>)와 어드레스(ADDs)를 참조하여, 대체 저장부(BUF0)를 액세스할 수 있다. 구분 정보(FLAG<0:n>)는 메모리 뱅크(BK0)의 워드라인(WL0 - WLn)들에 각각 대응하며, 대응하는 워드라인이 대체되지 않은 상태인 경우 제1값을 가지고, 대응하는 워드라인이 대체된 상태인 경우 제2값을 가질 수 있다. 제2제어부(720)는 어드레스(ADDs)에 대응하는 워드라인의 구분 정보가 제1값인 경우 대체 저장부(BUF0)를 액세스하지 않고, 어드레스(ADDs)에 대응하는 워드라인의 구분 정보가 제2값인 경우 대체 저장부(BUF0)를 액세스할 수 있다. 제2제어부(720)는 구분 정보(FLAG<0:n>) 중 어드레스(ADDs)에 대응하는 신호를 플래그 신호(FLAG)로 제1제어부(710)로 출력할 수 있다.
참고로, '대체 동작' 중에 워드라인이 비대체 상태인 것은 워드라인의 데이터가 대체 저장부로 전송 및 저장 완료되지 않았음을 나타내며, '대체 동작' 중에 워드라인이 대체 상태인 것은 워드라인의 데이터가 대체 저장부로 전송 및 저장 완료되었음을 나타낼 수 있다. '복원 동작' 중에 워드라인이 비대체 상태인 것은 대체 저장부의 데이터가 워드라인으로 전송 및 저장 완료되었음을 나타내며, '복원 동작' 중에 워드라인이 대체 상태인 것은 대체 저장부의 데이터가 워드라인으로 전송 및 저장 완료되지 않았음을 나타낼 수 있다.
다수의 저장부(BUF0 - BUF3)는 자신이 대체하는 메모리 뱅크에 저장된 데이터와 함께 이러한 메모리 뱅크의 다수의 워드라인(WL0 - WLn)이 각각 대체된 상태인지 또는 대체되지 않은 상태인지 나타내는 정보를 저장할 수 있다. 이때 워드라인이 대체된 상태이면 대응하는 정보를 제1값으로 저장하고, 워드라인이 대체되지 않은 상태이면 대응하는 정보를 제2값으로 저장할 수 있다. 이와 같이, 저장된 정보를 '대체 동작' 및 '복원 동작'을 수행할 때 구분 정보(FLAG<0:n>)로 출력할 수 있다.
참고로 D_BK0 - D_BK15는 각각의 뱅크(BK0 - BK15)에서 입출력되는 데이터를 나타내고, D_BUF0 - D_BUF3는 각각의 대체 저장부(BUF0 - BUF3)에서 입출력되는 데이터를 나타낼 수 있다.
도 2의 반도체 시스템의 베이스 칩(BASE)은 도 7의 베이스 칩(BASE)과 달리 다수의 대체 저장부(BUF0 - BUF3)를 포함하지 않을 뿐 나머지 구성 및 동작은 도 7의 베이스 칩과 동일할 수 있다.
도 8은 도 2의 반도체 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 8을 참조하면, 반도체 시스템의 동작 방법은 액세스 모니터링 단계(S810), 사용률 검출 단계(S820), 대체 단계(S830), 복원 단계(S840)를 포함할 수 있다.
액세스 모니터링 단계(S810)에서 제1제어부(710)는 다수의 메모리 뱅크(BK0 BK15)의 액세스 여부를 모니터링할 수 있다. 액세스 모니터링 단계(S810)에서 제1조건을 만족하는 메모리 뱅크가 제1검출된 경우(S811에서 YES로 진행) 사용률 검출 단계(S820)로 진행하고, 제1조건을 만족하는 메모리 뱅크가 검출되지 않은 경우(S811에서 NO로 진행) 액세스 모니터링 단계(S810)가 반복될 수 있다.
사용률 검출 단계(S820)에서 모니터링부(730)는 제1제어부(710)에 의해 검출된 메모리 뱅크의 사용률을 검출할 수 있다. 사용률 검출 단계(S820)에서 검출된 메모리 뱅크의 사용률이 제2조건을 만족하는 경우(S821에서 S1으로 진행) 대체 단계(S830)로 진행하고, 제2 및 제3조건을 모두 만족하지 않는 경우(S821에서 S2로 진행) 액세스 모니터링 단계(S810)로 진행되고, 제3조건을 만족하는 경우(S821에서 S3로 진행) 해당 메모리 뱅크가 피대체 뱅크인지 판단(S822)하여 피대체 뱅크이면(S822에서 YES로 진행) 복원 단계(S840)로 진행하고, 피대체 뱅크가 아니면(S822에서 NO로 진행) 액세스 모니터링 단계(S810)로 진행할 수 있다.
대체 단계(S830)에서는 메모리 뱅크의 데이터가 대체 저장부로 전송 및 저장되며, 대체 단계(S830)에서 '대체 동작'의 대상인 메모리 뱅크에 대응하는 액세스 명령이 입력된 경우 어드레스(ADDs)에 대응하는 워드라인이 대체 상태이면 대체 저장부가 액세스되고, 비대체 상태이면 어드레스(ADDs)에 대응하는 워드라인이 액세스될 수 있다.
복원 단계(S840)에서는 메모리 뱅크의 데이터가 대체 저장부로 전송 및 저장되며, 복원 단계(S840)에서 '복원 동작'의 대상인 메모리 뱅크에 대응하는 액세스 명령이 입력된 경우 어드레스(ADDs)에 대응하는 워드라인이 대체 상태이면 대체 저장부가 액세스되고, 비대체 상태이면 어드레스(ADDs)에 대응하는 워드라인이 액세스될 수 있다.
대체 단계(S830) 및 복원 단계(S840)가 완료되면 액세스 모니터링 단계(S810)로 진행할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (24)

  1. 다수의 메모리 뱅크를 포함하는 하나 이상의 코어 칩;
    하나 이상의 대체 저장부; 및
    상기 다수의 메모리 뱅크 중 액세스 빈도가 제1조건을 만족하는 메모리 뱅크를 제1검출하고, 상기 제1검출된 메모리 뱅크의 사용률이 제2조건을 만족하는지 제2검출하여, 상기 제2검출된 메모리 뱅크를 상기 대체 저장부 중 하나의 대체 저장부로 대체하는 베이스 칩
    을 포함하며,
    상기 하나 이상의 코어 칩의 상기 다수의 메모리 뱅크 중 하나 이상의 메모리 뱅크를 포함하는 하나 이상의 채널을 포함하고, 상기 하나 이상의 채널은 독립적으로 제어되며,
    상기 베이스 칩은
    상기 하나 이상의 채널 중 포함된 메모리 뱅크들 모두가 상기 대체 저장부로 대체된 채널을 파워 다운 모드로 설정하는 반도체 시스템.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제1조건은
    상기 액세스 빈도가 기준 빈도를 초과해야 한다는 조건인 반도체 시스템.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제1조건은
    상기 액세스 빈도가 기준 빈도 미만이어야 한다는 조건인 반도체 시스템.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제2조건은
    상기 제1검출된 메모리 뱅크의 사용률이 대체 임계값을 초과해야 한다는 조건인 반도체 시스템.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제2조건은
    상기 제1검출된 메모리 뱅크의 사용률이 대체 임계값 미만이어야 한다는 조건인 반도체 시스템.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 다수의 메모리 뱅크 각각은
    다수의 워드라인을 포함하고,
    상기 사용률은
    상기 다수의 워드라인 중 사용된 워드라인의 비율 또는 이에 대응하는 소정의 비율을 나타내는 반도체 시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 베이스 칩은
    상기 하나 이상의 코어 칩의 상기 다수의 메모리 뱅크의 액세스 여부를 모니터링하되, 상기 모니터링 결과를 이용하여 상기 제1검출을 수행하는 반도체 시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 베이스 칩은
    상기 제2검출된 메모리 뱅크의 데이터가 상기 대체 저장부로 전송 및 저장되도록 제어하는 반도체 시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 베이스 칩은
    상기 제2검출된 메모리 뱅크의 데이터를 상기 대체 저장부로 전송 및 저장하는 도중에 상기 제2검출된 메모리 뱅크에 대한 액세스 명령 - 이 입력되면,
    상기 액세스 명령의 대상인 워드라인이 대체 상태 - 상기 대체 상태는 워드라인의 데이터가 전부 상기 대체 저장부에 저장된 상태를 나타냄 - 인 경우 상기 대체 저장부가 액세스되도록 제어하고,
    상기 액세스 명령의 대상인 워드라인이 비대체 상태 - 상기 비대체 상태는 상기 워드라인의 데이터가 상기 대체 저장부에 저장되지 않은 상태임 - 인 경우 상기 제2검출된 메모리 뱅크가 액세스되도록 제어하는 반도체 시스템.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서,
    상기 베이스 칩은
    상기 제2검출된 메모리 뱅크의 데이터를 상기 대체 저장부로 전송 및 저장하는 도중에 상기 제2검출된 메모리 뱅크에 대한 액세스 명령이 입력되면, 액세스 명령에 대응한 대기(latency) 시간에 상기 데이터의 전송 및 저장이 수행되도록 제어하는 반도체 시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 베이스 칩은
    상기 다수의 메모리 뱅크 중 상기 대체 저장부로 대체된 피대체 뱅크에 대응하는 액세스 명령 - 액티브 명령, 프리차지 명령, 리프레시 명령, 라이트 명령 및 리드 명령 중 하나 이상의 명령을 포함 - 에 응답하여 상기 제1검출된 메모리 뱅크를 대체한 상기 대체 저장부를 액세스하거나 상기 액세스 명령을 차단하는 반도체 시스템.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서,
    상기 베이스 칩은
    상기 액세스 명령이 상기 액티브 명령, 상기 프리차지 명령 또는 상기 리프레시 명령인 경우 상기 액세스 명령을 차단하고, 상기 액세스 명령이 상기 라이트 명령 또는 상기 리드 명령인 경우 상기 피대체 뱅크를 대체한 대체 저장부를 액세스하는 반도체 시스템.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 베이스 칩은
    상기 제1검출된 메모리 뱅크가 피대체 뱅크인 경우 상기 제1검출된 피대체 뱅크가 제3조건을 만족하는지 제3검출하여, 상기 제3검출된 피대체 뱅크를 대체한 대체 저장부를 상기 제3검출된 피대체 뱅크로 복원하는 반도체 시스템.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서,
    상기 제3조건은
    상기 제1검출된 피대체 뱅크의 사용률이 복원 임계값을 초과해야 한다는 조건인 반도체 시스템.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서,
    상기 제3조건은
    상기 제1검출된 피대체 뱅크의 사용률이 복원 임계값 미만이어야 한다는 조건인 반도체 시스템.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서,
    상기 베이스 칩은
    상기 제3검출된 피대체 뱅크를 대체한 대체 저장부의 데이터가 상기 제3검출된 피대체 뱅크로 전송 및 저장되도록 제어하는 반도체 시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서,
    상기 베이스 칩은
    상기 제3검출된 피대체 뱅크를 대체한 대체 저장부의 데이터를 상기 제3검출된 피대체 뱅크로 전송 및 저장하는 도중에 상기 제3검출된 피대체 뱅크에 대한 액세스 명령이 입력되면,
    상기 액세스 명령의 대상인 워드라인이 대체 상태 - 상기 대체 상태는 워드라인의 데이터가 전부 상기 대체 저장부에 저장된 상태를 나타냄 - 인 경우 상기 대체 저장부가 액세스되도록 제어하고,
    상기 액세스 명령의 대상인 워드라인이 비대체 상태 - 상기 비대체 상태는 상기 워드라인의 데이터가 상기 대체 저장부에 저장되지 않은 상태임 - 인 경우 상기 제3검출된 피대체 뱅크가 액세스되도록 제어하는 반도체 시스템.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서,
    상기 베이스 칩은
    상기 제3검출된 피대체 뱅크를 대체한 대체 저장부의 데이터를 상기 제3검출된 피대체 뱅크로 전송 및 저장하는 도중에 상기 제3검출된 피대체 뱅크에 대한 액세스 명령이 입력되면, 액세스 명령에 대응한 대기(latency) 시간에 상기 데이터의 전송 및 저장이 수행되도록 제어하는 반도체 시스템.
  19. 삭제
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 베이스 칩은
    액세스 명령을 입력받아 하나 이상의 제어신호를 생성하여 상기 하나 이상의 코어 칩으로 전달하되, 상기 하나 이상의 코어 칩의 상기 다수의 메모리 뱅크의 액세스 여부를 모니터링하는 제1제어부;
    상기 하나 이상의 대체 저장부와 상기 하나 이상의 코어 칩의 다수의 메모리 뱅크 사이 및 상기 하나 이상의 대체 저장부와 상기 제1제어부 사이의 데이터 전달을 제어하는 제2제어부; 및
    상기 하나 이상의 코어 칩의 상기 다수의 메모리 뱅크의 액세스 여부를 모니터링하여 제1검출을 수행하고, 사용률을 모니터링하여 제2검출을 수행하는 모니터링부
    를 더 포함하는 반도체 시스템.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 다수의 대체 저장부는
    상기 베이스 칩에 포함되는 반도체 시스템.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    대체 칩
    을 더 포함하고,
    상기 다수의 대체 저장부는
    상기 대체 칩에 포함되는 반도체 시스템.
  23. 다수의 메모리 뱅크를 포함하는 하나 이상의 코어 칩;
    하나 이상의 대체 저장부; 및
    상기 다수의 메모리 뱅크 중 액세스 빈도가 제1조건을 만족하는 메모리 뱅크를 제1검출하고, 상기 제1검출된 메모리 뱅크의 사용률이 제2조건을 만족하는지 제2검출하여, 상기 제2검출된 메모리 뱅크를 상기 대체 저장부 중 하나의 대체 저장부로 대체하는 베이스 칩을 포함하며,
    상기 베이스 칩은
    상기 다수의 메모리 뱅크 중 상기 대체 저장부로 대체된 피대체 뱅크에 대응하는 액세스 명령 - 액티브 명령, 프리차지 명령, 리프레시 명령, 라이트 명령 및 리드 명령 중 하나 이상의 명령을 포함 - 에 응답하여 상기 제1검출된 메모리 뱅크를 대체한 상기 대체 저장부를 액세스하거나 상기 액세스 명령을 차단하는 반도체 시스템.
  24. 다수의 메모리 뱅크를 포함하는 하나 이상의 코어 칩;
    하나 이상의 대체 저장부; 및
    상기 다수의 메모리 뱅크 중 액세스 빈도가 제1조건을 만족하는 메모리 뱅크를 제1검출하고, 상기 제1검출된 메모리 뱅크의 사용률이 제2조건을 만족하는지 제2검출하여, 상기 제2검출된 메모리 뱅크를 상기 대체 저장부 중 하나의 대체 저장부로 대체하는 베이스 칩을 포함하며,
    상기 베이스 칩은
    상기 제1검출된 메모리 뱅크가 피대체 뱅크인 경우 상기 제1검출된 피대체 뱅크가 제3조건을 만족하는지 제3검출하여, 상기 제3검출된 피대체 뱅크를 대체한 대체 저장부를 상기 제3검출된 피대체 뱅크로 복원하는 반도체 시스템.
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