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KR102426476B1 - 반도체 소자의 테스트 및 타이밍 보정 기능을 구비한 테스트 장치 - Google Patents

반도체 소자의 테스트 및 타이밍 보정 기능을 구비한 테스트 장치 Download PDF

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KR102426476B1
KR102426476B1 KR1020200186932A KR20200186932A KR102426476B1 KR 102426476 B1 KR102426476 B1 KR 102426476B1 KR 1020200186932 A KR1020200186932 A KR 1020200186932A KR 20200186932 A KR20200186932 A KR 20200186932A KR 102426476 B1 KR102426476 B1 KR 102426476B1
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KR
South Korea
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timing correction
test
fpga
test pattern
signal
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이미경
박상혁
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주식회사 엑시콘
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Abstract

본 발명은 테스트 보드와 타이밍 보정 보드로 구성되고, 호스트 컴퓨터와 연결되어 반도체 소자의 테스트 및 타이밍 보정 기능을 구비한 테스트 장치에 관한 것으로서, FPGA로부터 수신한 테스트 패턴 신호를 분석하여 타이밍 스큐(Timing-skew) 편차를 산정한 상기 호스트 컴퓨터로부터 타이밍 보정 명령 신호를 수신하여, 상기 복수개의 먹스 또는 디먹스로 타이밍 보정 제어 신호를 전송하는 또 다른 FPGA를 포함하고, 상기 타이밍 보정 보드는 상기 또 다른 FPGA로부터 스위칭 제어 신호를 수신하여, 상기 복수개의 드라이버와 복수개의 비교기를 선택적으로 스위칭 연결하도록 하여, 테스트 보드의 타임 스큐(Time-skew) 문제를 해결하고 동기화를 도모할 수 있다.

Description

반도체 소자의 테스트 및 타이밍 보정 기능을 구비한 테스트 장치{Test apparatus having function for test and timing compensation of semiconductor device}
본 문서는 반도체 소자의 테스트를 위한 타이밍 보정 장치에 관한 것이고, 특히 반도체 소자를 테스트하는 테스트 보드 내에서 테스트 패턴 신호의 동기화를 위한 타이밍 보정 기능을 구비한 테스트 장치에 관련된다.
일반적으로, 반도체 디바이스는 제조 공정 중에 여러 번 테스트 된다. 반도체 디바이스를 성공적으로 테스트하기 위해서, 테스트 장비는 그 디바이스의 동작 환경에 있는 것과 같이 신호를 생성하고 측정하여야 한다. 반도체 디바이스의 양불(Pass/fail)을 판정하는 검사 공정은 반도체 디바이스의 전기적 특성(Open/short)을 테스트하고 다음 단계로 반도체 디바이스의 기능적 동작을 테스트한다. 반도체 디바이스의 테스트는 테스트 패턴 발생기(Test Pattern Generator, TPG)라고 불리우는 테스트 보드에 의해 수행이 된다.
그런데, 반도체 디바이스의 기능적 동작을 테스트하는 단계에서, 복수개의 채널을 통해 테스트 패턴 신호(비트열 신호)를 전송했을 때 동시에 수신되지 않고 시간차를 가지고 수신되는데 이를 타임 스큐(Time-skew)가 발생한다고 한다. 이는 신호라인들이 모두 물리적으로 그 길이가 다르기 때문에 비동화(Asynchronism)가 발생한다.
그러나 테스트를 성공적으로 수해하기 위해서는 각각의 신호라인을 따라 반도체 디바이스 핀에 인가된 신호들은 정확하게 송수신되어야 하므로 테스트 보드 내의 원인으로 인한 타임 스큐(Time-skew) 문제를 해결하여 동기화를 실현하는 것이 중요하다.
그런데, 이러한 테스트 보드를 동기화하기 위해 실제 반도체 디바이스(피검사 디바이스)를 테스트 보드와 전기적으로 연결하고 테스트를 수행할 경우, 만일 피검사 디바이스가 불량이면 테스트 보드의 동기화를 정상적으로 수행할 수 없다.
또한, 피검사 디바이스가 정상이면, 그 피검사 디바이스를 이용하여 테스트 장치의 양불 내지 성능을 진단할 수 있지만, 반도체 디바이스가 시스템 반도체, SoC로 점점 복잡해지고 집적화됨에 따라 비싼 가격으로 형성되어 테스트 장치의 진단을 위해 실제 반도체 디바이스를 사용하기에는 부담이 될 수 있다.
따라서, 실제 피검사 디바이스는 아니지만 테스트 보드의 신호 특성을 진단하고 동기화를 할 수 있는 별도의 타이밍 보정 보드를 도입할 필요가 있고 또한, 이에 따라 테스트 보드도 개선되어야 할 것이다.
한국특허공보(등록공보번호: 10-2106337, “반도체 소자의 테스트를 위한 고속 클럭 동기 회로”)는 먹스(MUX) 및 딜레이 버퍼(Delay buffer)를 이용하여 FPGA와 동기화된 고속 테스트 신호(Synchronized high-speed test signals)를 생성 하는 기술이 개시되어 있다. 그러나, 실제 피검사 디바이스가 아닌 별도의 타이밍 보정 보드를 테스트 보드와 연결하여 테스트 보드의 신호를 진단하고 자동으로 보정하는 기술에 대해서는 게시되어 있지 않다.
본 문서는 반도체 소자를 테스트하는 테스트 보드가 타이밍 보정 보드와 연결된 상태에서, 타임 스큐(Time-skew)를 자동으로 보정 내지 교정하여 동기화하는 것을 목적으로 한다.
테스트 보드와 타이밍 보정 보드로 구성되고, 호스트 컴퓨터와 연결되어 반도체 소자의 테스트 및 타이밍 보정 기능을 구비한 테스트 장치에 있어서,
상기 테스트 보드는,
MSC 어드레스(Micro Sequencing Command Address) 신호를 생성하도록 실행하는 제1의 FPGA,
상기 제1의 FPGA로부터 상기 MSC 어드레스 신호를 수신하여 테스트 패턴 신호를 생성하도록 실행하는 제2의 FPGA,
상기 제2의 FPGA로부터 테스트 패턴 신호를 수신하여 더 높은 주파수로 체배된 테스트 패턴 신호를 생성하되, 딜레이(Delay)를 구비한 복수개의 먹스(MUX),
상기 복수개의 먹스(MUX)로부터 테스트 패턴 신호를 수신하고 안정화하여 상기 타이밍 보정 보드에 전송하는 복수개의 드라이버(Driver),
상기 타이밍 보정 보드로부터 테스트 패턴 신호를 수신하고, 테스트 패턴 신호의 크기를 기준치와 비교하여 디지털 신호로 변환하여 출력하도록 실행하는 복수개의 비교기(Comparator),
상기 복수개의 비교기(Comparator)로부터 위상차 정보가 포함된 테스트 패턴 신호를 수신하여 더 낮은 주파수로 분주된 테스트 패턴 신호를 생성하되, 딜레이(Delay)를 구비한 복수개의 디먹스(DEMUX),
상기 복수개의 디먹스로부터 출력된 테스트 패턴 신호를 수신하여 저장하고 상기 호스트 컴퓨터에 전송하는 제3의 FPGA, 및
상기 제3의 FPGA로부터 수신한 테스트 패턴 신호를 분석하여 타이밍 스큐(Timing-skew) 편차를 산정한 상기 호스트 컴퓨터로부터 타이밍 보정 명령 신호를 수신하여, 상기 복수개의 먹스 또는 디먹스로 타이밍 보정 제어 신호를 전송하는 제4의 FPGA를 포함하고,
상기 타이밍 보정 보드는,
상기 제4의 FPGA로부터 스위칭 제어 신호를 수신하여, 상기 복수개의 드라이버와 복수개의 비교기를 선택적으로 스위칭 연결하도록 하여, 테스트 보드의 타임 스큐(Time-skew) 문제를 해결하고 동기화를 도모할 수 있다.
본 발명은 별도의 타이밍 보정 보드를 이용하여 테스트 보드의 타임 스큐(Time-skew) 문제 및 동기화를 자체적이고 자동적으로 수행하여 편리성을 증대될 뿐만 아니라, 실제 반도체 디바이스를 사용하지 않아 테스트 비용이 절감되고 테스트 신뢰성도 향상될 수 있다.
도 1은 일 실시예에 따라 호스트 컴퓨터와 연결된 테스트 장치를 설명하는 도면이다.
도 2는 일 실시예에 따라 복수개의 비교기의 입출력 테스트 패턴 신호를 동기화하는 테스트 장치의 동작을 설명하는 도면이다.
도 3은 일 실시예에 따라 복수개의 드라이버의 입출력 테스트 패턴 신호를 동기화하는 테스트 장치의 동작을 설명하는 도면이다.
이하, 첨부된 도면을 참조하여 기술되는 바람직한 실시예를 통하여 본 발명을 당업자가 용이하게 이해하고 재현할 수 있도록 상세히 기술하기로 한다. 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명 실시예들의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 본 발명 명세서 전반에 걸쳐 사용되는 용어들은 본 발명 실시예에서의 기능을 고려하여 정의된 용어들로서, 사용자 또는 운용자의 의도, 관례 등에 따라 충분히 변형될 수 있는 사항이므로, 이 용어들의 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
또한 전술한, 그리고 추가적인 발명의 양상들은 후술하는 실시예들을 통해 명백해질 것이다. 본 명세서에서 선택적으로 기재된 양상이나 선택적으로 기재된 실시예의 구성들은 비록 도면에서 단일의 통합된 구성으로 도시되었다 하더라도 달리 기재가 없는 한 당업자에게 기술적으로 모순인 것이 명백하지 않다면 상호간에 자유롭게 조합될 수 있는 것으로 이해된다.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다.
도 1은 일 실시예에 따라 호스트 컴퓨터와 연결된 테스트 장치를 설명하는 도면이다. 도시된 바와 같이, 테스트 장치(4000)는 테스트 보드(1000)와 타이밍 보정 보드(4000)로 구성되고, 호스트 컴퓨터(3000)와 연결되어 반도체 소자의 테스트 및 타이밍 보정 기능을 구비할 수 있다.
테스트 보드(1000)는 타이밍 보정 보드(4000)에 테스트 패턴 신호를 진송하기 위한 제1의 FPGA(140), 제2의 FPGA(160), 복수개의 먹스(MUX, 180), 및 복수개의 드라이버(Driver, 190)를 포함하고, 타이밍 보정 보드(4000)로부터 테스트 패턴 신호를 수신 받기 위한 복수개의 비교기(Comparator, 200), 복수개의 디먹스(DEMUX, 240), 제3의 FPGA(230)를 포함하고, 추가적으로 제4의 FPGA(300)를 더 포함하여 구성될 수 있다.
제1의 FPGA(140)는, MSC 어드레스(Micro Sequencing Command Address) 신호를 생성하도록 실행할 수 있다. FPGA(Field Programmable Gate Array)는 프로그램이 가능한 반도체 소자의 일종으로 다양한 기능이 수행되도록 프로그램이 저장되고 실행되며 제어신호를 출력할 수 있다.
클럭 신호 생성부(100)는 디지털 클럭 신호를 생성할 수 있다. 클럭 신호 생성부는 PLL(Phase Locked Loop) 방식이 적용될 수 있다. 클럭 신호 생성부(100)은 고속 클럭 동기 회로(1000) 외부의 오실레이터(미도시)로부터 신호를 입력 받아 상기 클럭 신호를 생성할 수 있다.
제1의 팬아웃 버퍼(110)는 클럭 신호 생성부로부터 클럭 신호를 수신하여 동일한 주파수를 가지는 복수개의 클럭 신호를 형성하여 출력하도록 실행할 수 있다.
제1의 디바이더(120)는 제1의 팬아웃 버퍼로부터 클럭 신호를 수신하여 더 낮은 주파수로 변환하여 출력하도록 실행할 수 있다. '더 낮은 주파수로 변환'한다는 의미는 1/2 또는 1/4 또는 그 미만으로 분주(Frequency division)하는 것을 의미할 수 있다.
제2의 디바이더(130)는 제1의 팬아웃 버퍼로부터 클럭 신호를 수신하여 더 낮은 주파수로 변환하여 출력하도록 실행할 수 있다. '더 낮은 주파수로 변환'한다는 의미는 예를 들면 1/2 또는 1/4 또는 그 미만으로 분주하는 것을 의미할 수 있다.
제2의 FPGA(160)는, 제1의 FPGA(140)로부터 상기 MSC 어드레스 신호를 수신하여 테스트 패턴 신호를 생성하도록 실행할 수 있다.
복수개의 먹스(180)는, 제2의 FPGA(160)로부터 테스트 패턴 신호를 수신하여 더 높은 주파수로 체배된 테스트 패턴 신호를 생성하되, 딜레이(Delay)를 구비할 수 있다. 더 높은 주파수로 체배'된다는 의미는 2배 또는 4배 또는 그 이상으로 주파수가 증가하는 것을 의미할 수 있다. 먹스(180)는 복수개이고 ASIC으로 제조될 수 있다.
복수개의 드라이버(190)는, 복수개의 먹스(180)로부터 테스트 패턴 신호를 수신하고 안정화하여 타이밍 보정 보드(4000)에 전송할 수 있다. 상기 안정화의 의미는 테스트 패턴 신호가 여러 선로로 분기됨으로 인해 신호의 왜곡을 보정하는 것을 의미할 수 있으며, 디지털 신호를 아날로그 신호로 변환하는 것을 의미할 수도 있다.
복수개의 비교기(200)는, 타이밍 보정 보드(4000)로부터 테스트 패턴 신호를 수신하고, 테스트 패턴 신호의 크기를 기준치와 비교하여 디지털 신호로 변환하여 출력하도록 실행할 수 있다. 비교기는 디지털 논리 “0” 및 “1”의 조합 신호를 출력할 수 있다. 예를 들면 기준 전압 보다 크면 “1”, 기준 전압 보다 작으면 “0”의 논리가 출력될 수 있다.
복수개의 디먹스(240)는 복수개의 비교기(200)로부터 위상차 정보가 포함된 테스트 패턴 신호를 수신하여 더 낮은 주파수로 분주된 테스트 패턴 신호를 생성하되, 딜레이(Delay)를 구비할 수 있다. 디먹스(240)는 복수개이고 ASIC으로 제조될 수 있다.
제3의 FPGA(230)는, 복수개의 디먹스(240)로부터 출력된 테스트 패턴 신호를 수신하여 저장하고 호스트 컴퓨터(3000)에 전송(㉠)할 수 있다.
제4의 FPGA(300)는, 제3의 FPGA(230)로부터 수신한 테스트 패턴 신호를 분석하여 타이밍 스큐(Timing-skew) 편차를 산정한 호스트 컴퓨터(3000)로부터 타이밍 보정 명령 신호를 수신(㉡)하여, 복수개의 먹스(180) 또는 디먹스(240)로 타이밍 보정 제어 신호를 전송할 수 있다. 복수개의 드라이버(190)의 입출력 테스트 패턴 신호를 동기화하기 위하여는 먹스(180)로 타이밍 보정 제어 신호를 전송(㉢)할 수 있고, 복수개의 비교기(200)의 입출력 테스트 패턴 신호를 동기화하기 위하여 복수개의 디먹스(240)로 타이밍 보정 제어 신호를 전송(㉣)할 수 있다.
제4의 FPGA(300)는 각 테스트 패턴 신호의 위치 정보가 미리 저장되어 있으므로, 호스트 컴퓨터의 타이밍 보정 명령 신호에 따라 각 테스트 패턴 신호를 얼마 만큼 딜레이를 하여야 테스트 패턴 신호가 동기화가 되는지를 산출하여 복수개의 디먹스(240) 또는 복수개의 먹수(180)로 타이밍 보정 제어 신호를 전송(㉣)할 수 있다.
타이밍 보정 보드(2000)는, 제4의 FPGA(300)로부터 스위칭 제어 신호를 수신(㉤)하여, 복수개의 드라이버(190)와 복수개의 비교기(200)를 선택적으로 스위칭 연결할 수 있다. 타이밍 보정 보드(2000)와 제4의 FPGA(300) 사이에는 스위칭 전원공급기(400)가 구비되어, 전원공급기(400)가 스위칭 제어 신호에 따라 타이밍 보정 보드 내의 스위치 내지 스위치 IC를 On/off 제어할 수 있다(㉤). 전원공급기(400)는 PPS로 구성될 수 있다.
타이밍 보정 보드(2000)는 비교기용 타이밍 보정 보드(2000-1)와 드라이버용 타이밍 보정 보드(2000-2)로 구분될 수 있으며 각각 다른 내부 회로 구조를 가질 수 있다.
타이밍 보정 보드(2000)는 복수개의 드라이버 중 기준이 되는 적어도 어느 하나의 드라이버 및 상기 복수개의 비교기 모두와 전기적으로 연결되어 있을 수 있다.
테스트 보드(1000)와 타이밍 보정 보드(2000)는 하이픽스(Hi-fix) 보드(도시 생략)와 같은 커넥팅 수단에 의해 전기적으로 연결될 수 있다.
도 2는 일 실시예에 따라 복수개의 비교기의 입출력 테스트 패턴 신호를 동기화하는 테스트 장치의 동작을 설명하는 도면이다. 도 2의 (a)는 복수개의 드라이버(190)와 복수개의 비교기(200)에 연결된 비교기용 타이밍 보정 보드(2000-1)의 스위칭 동작을 설명하는 도면이고, 도 2의 (b)는 비교기용 타이밍 보정 보드(2000-1)와 연결된 테스트 보드의 동작을 설명하는 도면이다.
도 2의 (a)에 도시된 바와 같이, 비교기용 타이밍 보정 보드(2000-1)는 복수개의 비교기(200)의 입출력 테스트 패턴 신호를 동기화하기 위하여, 회로 및 스위치(S/W)를 포함할 수 있다.
비교기용 타이밍 보정 보드(2000-1)는 복수개의 드라이버 중 기준이 되는 적어도 어느 하나의 드라이버 및 복수개의 비교기 모두와 전기적으로 연결되어 있을 수 있다. 도시된 바와 같이 첫 번째 드라이버(DRV 0)를 기준 드라이버로 삼고, 모든 비교기(CMP 0-CMP n)를 첫 번째 드라이버(DRV 0)에 스위칭 연결하여 모든 비교기를 동기화 할 수 있다. 첫 번째 드라이버(DRV 0)로부터 출력된 테스트 패턴 신호는 분기(①)되어 복수개의 1 : 4 스위치(S/W)를 거쳐 각 비교기에 선택적으로 입력될 수 있다. 예를 들어, 도시된 바와 같이, CMP 0, CMP 4, CMP 8을 DRV 0에 동시에 연결(②③④)하여 동기화하고, 그 다음에 CMP 1, CMP 5, CMP 9를 DRV 0에 동시에 연결하여 동기화하고, 그 다음에 CMP 2, CMP 6, CMP 10을 DRV 0에 동시에 연결하는 동기화 프로세스로 진행될 수 있다.
도 2의 (b)에 도시된 바와 같이, 복수개의 디먹스에 타이밍 보정 제어 신호를 전송하여 복수개의 비교기의 입출력 테스트 패턴 신호를 동기화하도록 수행할 수 있다. 도 2의 (b)는 S/W IC를 이용하여 CMP 0, CMP 4, CMP 8을 DRV 0에 동시에 연결(②③④)하여 동기화하고 있다.
동기화 하기 전에 복수개의 비교기의 입출력 테스트 패턴 신호의 진단 내지 측정 방법은, cck 신호와 strobe 신호를 스캔하여 각 선로간의 동기 여부와 타이밍 스큐 정도를 진단 내지 측정할 수 있다.
비교기용 타이밍 보정 보드(2000-1)는 드라이버 0(DRV 0)과 전기적으로 연결될 수 있는 단자(Pin)가 구비되면 충분하며, 모든 비교기(Comparator 0- Comparator n)와는 전기적으로 연결될 수 있는 핀(Pin)이 구비되어 있어야 한다.
도시된 바와 같이, S/W IC의 On/off 동작에 의해 CMP 0, CMP 4, CMP 8이 DRV 0에 동시에 연결(②③④)되어 있다.
이 경우 제4의 FPGA(300)는, 딜레이(Delay)를 구비한 복수개의 디먹스(DEMUX 0, DEMUX 4, DEMUX 8)에 상기 타이밍 보정 제어 신호를 전송(㉣)하여 복수개의 비교기의 입출력 테스트 패턴 신호를 동기화하도록 수행할 수 있다. 이와 같은 동작을 나머지 비교기도 동일하게 적용하여 타이밍 스큐 문제를 해결하여 모든 비교기의 입출력 신호를 동기화할 수 있다.
제4의 FPGA(300)는 각 테스트 패턴 신호의 위치 정보가 미리 저장되어 있으므로, 호스트 컴퓨터의 타이밍 보정 명령 신호에 따라 복수개의 디먹스(240)로 타이밍 보정 제어 신호를 전송(㉣)할 수 있다.
도 3은 일 실시예에 따라 복수개의 드라이버의 입출력 테스트 패턴 신호를 동기화하는 테스트 장치의 동작을 설명하는 도면이다. 도 3의 (a)는 드라이버용 타이밍 보정 보드(2000-2)의 스위칭 동작을 설명하는 도면이고, 도 3의 (b)는 드라이버용 타이밍 보정 보드(2000-2)와 연결된 테스트 보드의 동작을 설명하는 도면이다.
도 3의 (a)에 도시된 바와 같이, 드라이버용 타이밍 보정 보드(2000-2)는 복수개의 비교기(200)의 입출력 테스트 패턴 신호를 동기화하기 위하여, 입출력 (IO) 회로 및 스위치(S/W)를 포함할 수 있다. 복수개의 1 : 4 스위치(S/W)를 거쳐 입력 또는 출력 신호가 송수신 될 수 있다.
드라이버용 타이밍 보정 보드(2000-2)는, 상기 비교기용 타이밍 보정 보드(2000-1)를 적용하여 복수개의 비교기를 동기화한 이후에 적용하는 것이 바람직하다. 모든 비교기가 동기화되어 있다면 그 다음 단계로 이를 기준으로 드라이버를 동기화하기가 용이하다.
드라이버용 타이밍 보정 보드(2000-2)는 복수개의 입출력(IO) 단자와 스위치를 포함하며, 입출력 (IO) 단자는 입력과 출력으로 사용될 수 있다.
드라이버용 타이밍 보정 보드(2000-2)는, 복수개의 드라이버 모두 및 복수개의 비교기 모두와 전기적으로 연결될 수 있다.
예를 들어, 도 3의 (b)에 도시된 바와 같이, IO 4 단자는 비교기 4(Comparator 4)에 연결되고, 드라이버 0(Driver 0), 드라이버 1(Driver 1), 드라이버 2(Driver 2), 드라이버 3(Driver 3)은 스위치 IC(S/W IC)에 의해 IO 0, IO 1, IO 2, IO 3에 각각 순차적으로 연결된다. 이로 인해 드라이버 0, 1, 2, 3의 테스트 패턴 신호가 비교기 4에 입력(ⓐ)되어 동기화가 수행될 수 있다. 이후에, 드라이버 4는 IO 4 단자에 연결되고 출력되는 테스트 패턴 신호가 IO 3 단자에 연결된 비교기 3에 입력(ⓑ)되게 함으로써, 드라이버 4의 입출력 테스트 패턴 신호도 동기화가 진행된다. 드라이버 4는 자신의 비교기 4와 연결될 수 없으므로, IO 4 단자에 연결되고 출력되어 비교기 3에 입력(ⓑ)되게 하는 것이 바람직하다.
이와 같은 스위칭 연결 동작을 나머지 IO 단자(IO 5 - IO 9, IO 35 -IO39)에도 동일하게 적용하여 타이밍 스큐 문제를 해결하여 모든 드라이버의 입출력 신호를 동기화할 수 있다.
동기화 하기 전에 복수개의 드라이버의 입출력 테스트 패턴 신호의 진단 내지 측정 방법은, cck 신호와 strobe 신호를 스캔하고 이에 더하여 PCC, DCK 동기 클록 신호, RESET 등의 변수를 추가하여 각 선로간의 동기 여부와 타이밍 스큐 정도를 진단 내지 측정할 수 있다.
즉, 도 3의 (a)에 있어서, IO 9 단자는 비교기 9(Comparator 9)에 연결되고, 드라이버 5(Driver 5), 드라이버 6(Driver 6), 드라이버 7(Driver 7), 드라이버 8(Driver 8)은 스위치(S/W)에 의해 IO 5, IO 6, IO 7, IO 8에 각각 순차적으로 연결된다. 이로 인해 드라이버 5, 6, 7, 8의 테스트 패턴 신호가 비교기 9에 입력되어 동기화가 수행될 수 있다. 이후에, 드라이버 9는 IO 9 단자에 연결되고 출력되는 테스트 패턴 신호가 IO 8 단자에 연결된 비교기 8에 입력되게 함으로써, 드라이버 9의 입출력 테스트 패턴 신호도 동기화가 진행된다.
이와 같은 스위칭 연결에 의해, 제4의 FPGA(300)는, 복수개의 먹스에 상기 타이밍 보정 제어 신호를 전송하여 상기 복수개의 드라이버의 입출력 테스트 패턴 신호를 동기화하도록 수행할 수 있다.
이 경우 제4의 FPGA(300)는, 딜레이(Delay)를 구비한 복수개의 먹스(MUX 0, MUX 1, MUX 2, MUX 3 MUX 4,...)에 상기 타이밍 보정 제어 신호를 전송(㉢)하여 복수개의 비교기의 입출력 테스트 패턴 신호를 동기화하도록 수행할 수 있다. 이와 같은 동작을 나머지 비교기도 동일하게 적용하여 타이밍 스큐 문제를 해결하여 모든 비교기의 입출력 신호를 동기화할 수 있다.
제4의 FPGA(300)는 각 테스트 패턴 신호의 위치 정보가 미리 저장되어 있으므로, 복수개의 먹스(180)로 타이밍 보정 제어 신호를 전송(㉢)할 수 있다.
IO 0, IO 5, IO 35는 각각 동시에 IO 4, IO 9, IO 39에 연결되도록 스위칭 ON 될 수 있다.
1000 : 테스트 보드
2000, 2000-1, 2000-2 : 타이밍 보정 보드
2000-1 : 비교기용 타이밍 보정 보드
2000-2 : 드라이버용 타이밍 보정 보드
3000 : 호스트 컴퓨터\
4000 : 테스트 장치
100 : 클럭 신호 생성부
110 : 제1의 팬아웃 버퍼
120 : 제1의 디바이더
130 : 제2의 디바이더
140 : 제1의 FPGA
150 : 제2의 팬아웃 버퍼
160 : 제2의 FPGA
170 : 제1의 딜레이 버퍼
180 : 복수개의 먹스
190 : 드라이버
200 : 복수개의 비교기
210 : 제2의 딜레이 버퍼
220 : 제3의 딜레이 버퍼
230 : 제3의 FPGA
240 : 복수개의 디먹스
300 : 제4의 FPGA
400 : 스위칭 전원공급기

Claims (4)

  1. 테스트 보드와 타이밍 보정 보드로 구성되고, 호스트 컴퓨터와 연결되어 반도체 소자의 테스트 및 타이밍 보정 기능을 구비한 테스트 장치에 있어서,
    상기 테스트 보드는,
    MSC 어드레스(Micro Sequencing Command Address) 신호를 생성하도록 실행하는 제1의 FPGA;
    상기 제1의 FPGA로부터 상기 MSC 어드레스 신호를 수신하여 테스트 패턴 신호를 생성하도록 실행하는 제2의 FPGA;
    상기 제2의 FPGA로부터 테스트 패턴 신호를 수신하여 더 높은 주파수로 체배된 테스트 패턴 신호를 생성하되, 딜레이(Delay)를 구비한 복수개의 먹스(MUX),
    상기 복수개의 먹스(MUX)로부터 테스트 패턴 신호를 수신하고 안정화하여 상기 타이밍 보정 보드에 전송하는 복수개의 드라이버(Driver);
    상기 타이밍 보정 보드로부터 테스트 패턴 신호를 수신하고, 테스트 패턴 신호의 크기를 기준치와 비교하여 디지털 신호로 변환하여 출력하도록 실행하는 복수개의 비교기(Comparator);
    상기 복수개의 비교기(Comparator)로부터 위상차 정보가 포함된 테스트 패턴 신호를 수신하여 더 낮은 주파수로 분주된 테스트 패턴 신호를 생성하되, 딜레이(Delay)를 구비한 복수개의 디먹스(DEMUX),
    상기 복수개의 디먹스로부터 출력된 테스트 패턴 신호를 수신하여 저장하고 상기 호스트 컴퓨터에 전송하는 제3의 FPGA, 및
    상기 제3의 FPGA로부터 수신한 테스트 패턴 신호를 분석하여 타이밍 스큐(Timing-skew) 편차를 산정한 상기 호스트 컴퓨터로부터 타이밍 보정 명령 신호를 수신하여, 상기 복수개의 먹스 또는 디먹스로 타이밍 보정 제어 신호를 전송하는 제4의 FPGA;를 포함하고,
    상기 타이밍 보정 보드는,
    상기 제4의 FPGA로부터 스위칭 제어 신호를 수신하여, 상기 복수개의 드라이버와 복수개의 비교기를 선택적으로 스위칭 연결하는 테스트 장치.
  2. 제1항에 있어서,
    상기 테스트 보드는,
    타이밍 보정 보드와 제4의 FPGA 사이에 구비되어 상기 스위칭 제어 신호에 따라 타이밍 보정 보드의 스위칭 동작을 위한 전원을 공급하는 스위칭 전원공급기;를 더 포함하는 테스트 장치.
  3. 제1항에 있어서,
    상기 타이밍 보정 보드는,
    상기 복수개의 드라이버 중 기준이 되는 적어도 어느 하나의 드라이버 및 상기 복수개의 비교기 모두와 전기적으로 연결되고,
    상기 제4의 FPGA는,
    상기 복수개의 디먹스에 상기 타이밍 보정 제어 신호를 전송하여 상기 복수개의 비교기의 입출력 테스트 패턴 신호를 동기화하도록 수행하는 테스트 장치.
  4. 제1항에 있어서,
    상기 타이밍 보정 보드는,
    상기 복수개의 드라이버 모두 및 상기 복수개의 비교기 모두와 전기적으로 연결되고,
    상기 제4의 FPGA는,
    상기 복수개의 먹스에 상기 타이밍 보정 제어 신호를 전송하여 상기 복수개의 드라이버의 입출력 테스트 패턴 신호를 동기화하도록 수행하는 테스트 장치.
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