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KR102415243B1 - 반도체 모듈 및 이를 포함하는 표시 장치 - Google Patents

반도체 모듈 및 이를 포함하는 표시 장치 Download PDF

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KR102415243B1
KR102415243B1 KR1020170120541A KR20170120541A KR102415243B1 KR 102415243 B1 KR102415243 B1 KR 102415243B1 KR 1020170120541 A KR1020170120541 A KR 1020170120541A KR 20170120541 A KR20170120541 A KR 20170120541A KR 102415243 B1 KR102415243 B1 KR 102415243B1
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Abstract

실시 예는 패널 기판; 및 상기 패널 기판 상에 배치되는 복수 개의 반도체 소자;를 포함하고, 상기 패널 기판은 제1 방향으로 배치된 제1 영역 및 제2 영역을 포함하고, 상기 복수 개의 반도체 소자는 상기 제1 영역에 배치되는 복수 개의 제1 반도체 소자, 및 상기 제2 영역에 배치되는 복수 개의 제2 반도체 소자를 포함하고, 상기 제1 영역의 가장자리에 배치된 제1 반도체 소자와 상기 제2 영역의 가장자리에 배치된 제2 반도체 소자의 파장 편차는 2nm 이내이고, 상기 제1 방향으로 상기 복수 개의 제1 반도체 소자의 파장 패턴은 상기 제1 방향으로 상기 복수 개의 제2 반도체 소자의 파장 패턴과 동일한 표시 장치를 개시한다.

Description

반도체 모듈 및 이를 포함하는 표시 장치{SEMICONDUCTOR MODULE AND DISPLAY DEVICE INCLUDING SAME}
실시 예는 반도체 모듈 및 이를 포함하는 표시장치에 관한 것이다.
표시 장치는 텔레비전 또는 모니터의 표시 장치 이외에도 노트북 컴퓨터, 테블릿 컴퓨터, 스마트 폰, 휴대용 표시 기기, 휴대용 정보 기기 등의 표시 화면으로 널리 사용되고 있다.
액정 표시와 유기 발광 표시는 스위칭 소자로서 박막 트랜지스터(Thin Film Transistor)를 이용하여 영상을 표시한다. 액정 표시는 자체 발광 방식이 아니기 때문에 액정 표시 패널의 하부에 배치된 백라이트 유닛으로부터 조사되는 광을 이용하여 영상을 표시하게 된다. 이러한 액정 표시는 백라이트 유닛을 가지므로 디자인에 제약이 있으며, 휘도 및 응답 속도가 저하될 수 있다. 유기 발광 표시는 유기물을 포함하기 때문에 수분에 취약하여 신뢰성 및 수명이 저하될 수 있다.
최근에는, 마이크로 발광 소자를 이용한 발광 다이오드 표시에 대한 연구 및 개발이 진행되고 있으나, 생산 시 색재현율이 감소하는 한계가 존재한다.
실시 예는 파장 산포가 개선된 반도체 모듈을 제공한다.
또한, 복수 개의 반도체 모듈 간 파장 편차가 개선된 표시 장치를 제공한다.
또한, 개선된 색 재현율을 갖는 표시 장치를 제공한다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 실시예에 따른 표시 장치는 패널 기판; 및 상기 패널 기판 상에 배치되는 복수 개의 반도체 소자;를 포함하고, 상기 패널 기판은 제1 방향으로 배치된 제1 영역 및 제2 영역을 포함하고, 상기 복수 개의 반도체 소자는 상기 제1 영역에 배치되는 복수 개의 제1 반도체 소자, 및 상기 제2 영역에 배치되는 복수 개의 제2 반도체 소자를 포함하고, 상기 제1 영역의 가장자리에 배치된 제1 반도체 소자와 상기 제2 영역의 가장자리에 배치된 제2 반도체 소자의 파장 편차는 2nm 이내이고, 상기 제1 방향으로 상기 복수 개의 제1 반도체 소자의 파장 패턴은 상기 제1 방향으로 상기 복수 개의 제2 반도체 소자의 파장 패턴과 동일하다.
상기 제1 영역 및 상기 제2 영역은 얼라인 마크에 의해 구획될 수 있다.
상기 복수 개의 반도체 소자 각각의 일변의 길이는 100um 이하일 수 있다.
상기 복수 개의 제1 반도체 소자는 적색, 녹색 및 청색 중 적어도 하나를 발광하고,
상기 제1 영역 안에 배치된 상기 적색 광을 발광하는 상기 복수 개의 반도체 소자들의 파장 편차는 4nm 이내일 수 있다.
상기 제1 영역 안에 배치된 상기 녹색 광을 발광하는 상기 복수 개의 반도체 소자들의 파장 편차는 6nm 이내이며, 상기 제1 영역 안에 배치된 상기 청색 광을 발광하는 복수 개의 반도체 소자들의 파장 편차는 2nm 이내일 수 있다.
상기 복수 개의 제2 반도체 소자는 적색, 녹색 및 청색 중 적어도 하나를 발광하고, 상기 제2 영역 안에 배치된 상기 적색 광을 발광하는 상기 복수 개의 반도체 소자들의 파장 편차는 4nm 이내이며, 상기 제2 영역 안에 배치된 상기 녹색 광을 발광하는 상기 복수 개의 반도체 소자들의 파장 편차는 6nm 이내이며, 상기 제2 영역 안에 배치된 상기 청색 광을 발광하는 복수 개의 반도체 소자들의 파장 편차는 2nm 이내일 수 있다.
상기 반도체 소자는 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함할 수 있다.
실시 예에 따르면, 파장 산포가 개선된 반도체 모듈을 구현할 수 있다.
또한, 복수 개의 반도체 모듈 간 파장 편차가 개선된 표시 장치를 제작할 수 있다.
또한, 개선된 색 재현율을 갖는 표시 장치를 제작할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 웨이퍼 상에 배치된 실시 예에 따른 복수 개의 반도체 소자의 개념도이고,
도 2는 도 1에서 AA'의 단면도이고,
도 3은 웨이퍼 상의 반도체 소자간 파장 편차를 감소하기 위한 반도체 소자의 제1 실시예에 의한 제작을 설명하는 도면이고,
도 4는 도 3에서 제1 실시예에 의해 제작된 웨이퍼의 파장분포를 도시한 도면이고,
도 5은 웨이퍼 상의 반도체 소자간 파장 편차를 감소하기 위한 반도체 소자의 제2 실시예에 의한 제작을 설명하는 도면이고,
도 6은 도 5에서 제1 실시예에 의해 제작된 웨이퍼의 파장분포를 도시한 도면이고,
도 7a 내지 도 7b은 도너 기판으로 웨이퍼의 반도체 소자가 전사되는 과정을 설명하는 도면이고,
도 8a 내지 도 8b는 반도체 소자가 웨이퍼에서 도너 기판으로 전사되는 제조 과정을 설명하는 순서도이고,
도 9은 도너 기판 상의 반도체 소자가 표시 장치의 패널 기판로 전사되는 개념도이고,
도 10a 내지 도 10b는 표시 장치의 패널 기판으로 반도체 소자가 전사되는 과정을 설명하는 순서도이고,
도 11은 실시예에 따른 반도체 모듈과 패널 기판의 개념도이고,
도 12는 실시예에 따른 표시 장치의 효과를 설명하는 도면이고,
도 13a 내지 도 13b는 일 실시예에 따른 패널 기판의 특성을 설명하기 위한 도면이고,
도 14a 내지 도 14b는 다른 실시예에 따른 패널 기판의 특성을 설명하기 위한 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 웨이퍼 상에 배치된 실시 예에 따른 복수 개의 반도체 소자의 개념도이고, 도 2는 도 1에서 AA'의 단면도이다.
도 1을 참조하면, 웨이퍼(1) 상에는 복수 개의 반도체 소자(10)가 배치될 수 있다.
웨이퍼(1)는 복수 개의 반도체 소자(10)가 배치된 영역과, 스크라이브 레인 영역(Scribe Lane, SL)을 포함할 수 있다. 예컨대, 반도체 소자(10)가 배치된 영역은 칩(chip) 영역일 수 있다. 그리고 스크라이브 레인 영역(SL)은 반도체 웨이퍼(1)를 다수의 칩으로 분리하기 위하여, 다이아몬드 커터 등으로 반도체 웨이퍼(1) 표면에 가로, 세로로 흠을 낸 영역을 의미할 수 있다. 그리고 스크라이브한 반도체 웨이퍼(1)는 롤러로 롤링함으로써 다수의 칩으로 분리할 수 있으나, 이러한 방식에 한정되는 것은 아니다.
도 2를 참조하면, 앞서 설명한 바와 같이 웨이퍼 상에 복수 개의 반도체 소자(10)가 배치될 수 있다. 그리고 실시예에 따른 반도체 소자(10)는 기판(110) 상에 배치될 수 있다.
기판(110)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있다. 또한, 기판(110)은 실리콘 기판(110), SOI(Silicon On Insulator) 기판(110), 갈륨 비소 기판(110), 실리콘 게르마늄 기판(110), 세라믹 기판(110), 석영 기판(110), 또는 디스플레이용 유리 기판(110) 등의 강성 기판(110)이거나 폴리이미드(polyimide), 폴리에스테르(polyester) 폴리카보네이트(polycarbonate), 폴리에테르술폰(polyethersulfone), 폴리메틸 메타크릴레이트(polymethylmethacrylate), 폴리에틸렌나프탈레이트(polyethylene naphthalate), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 등의 가요성 플라스틱 기판(110)일 수 있으며, 이러한 재질로 한저오디는 것은 아니다.
기판(110)은 스크라이브 레인 영역 및 칩 영역을 포함할 수 있다. 기판(110)은 제1 도전형(예를 들어, N형) 기판(110)일 수 있다. 이러한 경우, 기판(110)은 기판(110) 상에 제1 도전형(예를 들어, N형)의 에피층을 성장시킬 수 있다. 그리고 반도체 소자(10)는 성장된 에피층을 식각하고, 전극 등을 형성하여 이루어질 수 있다.
실시예에 따른 반도체 소자(10)는 기판(110) 상에 배치된 제1 도전형 반도체층(11), 제1 도전형 반도체층(11) 상에 배치되는 활성층(12), 활성층(12) 상에 배치되는 제2 도전형 반도체층(13), 제1 도전형 반도체층(11)과 전기적으로 연결되는 제1 전극(14) 및 제2 도전형 반도체층(13)과 전기적으로 연결되는 제2 전극(15)을 포함할 수 있다.
제1 도전형 반도체층(11)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 반도체층(11)에 제1도펀트가 도핑될 수 있다. 제1 도전형 반도체층(11)은 Inx1Aly1Ga1-x1-y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1도펀트가 n형 도펀트인 경우, 제1도펀트가 도핑된 제1 도전형 반도체층(11)은 n형 반도체층일 수 있다.
활성층(12)은 제1 도전형 반도체층(11) 상에 배치될 수 있다. 또한, 활성층(12)은 제1 도전형 반도체층(11)과 제2 도전형 반도체층(13) 사이에 배치될 수 있다.
활성층(12)은 제1 도전형 반도체층(11)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(13)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(12)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.
활성층(12)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(12)의 구조는 이에 한정하지 않는다. 활성층(12)은 Al을 포함할 수 있다.
제2 도전형 반도체층(13)은 활성층(12) 상에 배치될 수 있다. 제2 도전형 반도체층(13)은 활성층(12) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(13)에 제2도펀트가 도핑될 수 있다. 제2 도전형 반도체층(13)은 Inx5Aly2Ga1-x5-y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2도펀트가 도핑된 제2 도전형 반도체층(13)은 p형 반도체층일 수 있다.
제1 전극(14)은 제1 도전형 반도체층(11) 상에 배치될 수 있다. 제1 전극(14)은 제1 도전형 반도체층(11)과 전기적으로 연결될 수 있다. 제2 전극(15)은 제2 도전형 반도체층(13) 상에 배치될 수 있다. 제2 전극(15)은 제2 도전형 반도체층(13)과 전기적으로 연결될 수 있다.
제1 전극(14)과 제2 전극(15)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
또한, 절연층(16)은 반도체 소자(10)를 덮어, 제1 전극(14)과 제2 전극(15) 간의 전기적 절연을 제공할 수 있다.
이러한 구성에 의하여, 실시예에 따른 반도체 소자(10)는 제1 전극(14)과 제2 전극(15)으로부터 전기가 주입되면 발광이 일어날 수 있다. 실시예에 따른 반도체 소자(10)는 적색, 청색, 녹색의 광을 각각 제공할 수 있다. 뿐만 아니라, 실시예에 따른 반도체 소자(10)는 적색, 청색, 농색의 광을 모두 제공할 수도 있다. 즉, 반도체 소자(10)는 다양한 색의 광을 단일광 또는 복수광으로 제공할 수 있다.
도 3은 웨이퍼 상의 반도체 소자간 파장 편차를 감소하기 위한 반도체 소자의 제1 실시예에 의한 제작을 설명하는 도면이다.
도 3을 참조하면, 웨이퍼 제조장치는 웨이퍼가 배치되는 수용부를 포함하는 회전판과 회전판을 지지하는 메인 플레이트(21)를 포함할 수 있다.
메인 플레이트(21)는 소정의 면적을 갖는 원형 형상의 판일 수 있으며 회전할 수 있다. 메인 플레이트(21)의 외측에는 히터가 배치되어 열을 메인 플레이트(21)에 전달할 수 있다. 메인 플레이트(21)는 일반적인 서셉터의 구조가 모두 적용될 수 있다.
회전판(22-1, 22-2, 22-3, 22-4)은 복수 개일 수 있다. 그리고 복수 개의 회전판(22)은 메인 플레이트 상에 배치되어 독립적으로 회전할 수 있다. 회전판(22)은 메인 플레이트를 통해 히터(140)의 열을 전달받을 수 있다.
이 때, 앞서 설명한 반도체 소자는 회전판(22) 상에 웨이퍼가 배치되어 제작될 수 있다. 그리고 반도체 소자의 발광 파장은 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층의 조성과 두께에 의해 변경될 수 있다. 이 때, 조성은 온도에 의해 크게 변경될 수 있다.
이로 인하여, 실시예에 따른 반도체 소자를 제작하는 경우 웨이퍼와 웨이퍼를 지지하는 회전판(22)의 형상을 일치시킬 수 있다. 그리고 웨이퍼는 메인 플레이트의 회전에 의해 회전하고, 동시에 회전판의 회전에 의해 회전할 수 있다. 이로 인해, 웨이퍼에 가해지는 온도는 웨이퍼 상에서 균일하게 적용될 수 있다. 이에, 웨이퍼 상에 배치된 반도체 소자의 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층의 조성이 균일해질 수 있다. 그리고 웨이퍼 상에 배치된 복수 개의 반도체 소자는 서로 방출하는 광의 파장 차이가 감소할 수 있다.
도 4는 도 3에서 제1 실시예에 의해 제작된 웨이퍼의 파장분포를 도시한 도면이다.
도 4를 참조하면, 웨이퍼 상의 반도체 소자는 녹색 광을 제공할 수 있다. 그리고 반도체 소자는 6nm 이하의 피크 파장 차이를 갖는 것으로 확인된다. 여기서, 피크 파장 차이는 복수 개의 반도체 소자가 제공하는 광의 파장 중 최대 파장과 최소 파장 간의 차이를 의미한다. 또한, 이하에서 파장 편차는 피크 파장 차이의 절반일 수 있다.
도 5은 웨이퍼 상의 반도체 소자간 파장 편차를 감소하기 위한 반도체 소자의 제2 실시예에 의한 제작을 설명하는 도면이고, 도 6은 도 5에서 제1 실시예에 의해 제작된 웨이퍼의 파장분포를 도시한 도면이다.
도 5를 참조하면, 앞서 도 3에서 설명한 바와 같이 웨이퍼 제조장치는 챔버, 실링(39), 가스 분사기(38), 메인 플레이트(37), 회전 샤프트(36), 내부 기어(34), 외부 기어(35), 웨이퍼 홀더(32), 홀더 핀(33), 카본 플레이트(40)를 포함할 수 있다.
챔버(미도시됨)는 챔버(미도시됨)는 에피택셜 층의 증착 공정이 이루어지는 내부 수용 공간을 포함할 수 있다. 챔버(미도시됨)는 웨이퍼의 진입 및 배출을 위하여 상부에 개방된 개구를 포함할 수 있다.
일반적으로, 챔버(미도시됨) 내의 공정은 고온에서 이루어지기 때문에, 챔버는 고온에서 견딜 수 있는 다양한 소재 및 다양한 형상을 포함할 수 있다.
챔버(미도시됨)는 공정이 끝난 이후의 공정 가스를 외부로 배출하는 가스 배출구(미도시됨)를 포함할 수 있다. 가스 배출구(미도시됨)는 챔버(미도시됨)의 내부로부터 측면 또는 바닥면을 관통하여 챔버(미도시됨)의 외부로 연장될 수 있다.
가스 배출구(미도시됨)가 챔버(미도시됨)의 일측면 및 타측면에 배치될 수 있으나, 이러한 위치에 한정되는 것은 아니다.
챔버(미도시됨)는 내부 압력을 조절하기 위한 압력 조절 장치 등을 포함할 수 있다. 이로써, 챔버(미도시됨)의 내부는 진공 상태가 될 수 있다. 이러한 압력 조절은 진공 펌프, 압력 센서, 다수의 밸브 등에 의해 이루어질 수 있으나, 이에 한정되는 것은 아니다.
실링(39)은 고온에 대한 내구성이 좋은 재료를 사용하여 형성될 수 있다. 실링(39)은 일반적으로는 흑연(Graphite)에 탄화 탄탈(TaC)을 코팅하여 실링을 형성될 수 있으나, 고온에서 박리 등의 문제가 있으므로 이는 환경에 따라 다양하게 변경될 수 있다.
가스 분사기(38)는 챔버 내부로 다양한 공정 가스를 분사할 수 있다. 특히, 가스 분사기(38)는 웨이퍼와 반응하여 원하는 에피층을 성장시키기 위한 공정 가스를 공급할 수 있다. 가스 분사기(38)는 실링(39)을 관통하도록 배치될 수 있다.
가스 분사기(38)는 일측이 챔버 외부에 배치된 가스 공급부(미도시됨)와 연결될 수 있다. 가스 분사기(38)의 일측은 챔버의 내부 공간에 배치될 수 있다.
가스 분사기(38)는 가스 공급부로부터 공정 가스를 공급받아 공정 가스를 분사할 수 있다. 이에 따라, 분사된 가스는 웨이퍼를 향해(S) 이동할 수 있다.
가스 공급부는 공정 가스가 저장된 용기, 유량 센서, 유량 제어 밸브 등을 포함할 수 있다. 공정 가스는 에피택셜 성장의 소스가 되는 성장 가스와, 성장 과정에서 도핑을 수행하기 위한 도핑 가스를 포함할 수 있으나, 이러한 종류에 한정되는 것은 아니며 에피텍셜 성장에 따라 다양하게 변경될 수 있다.
메인 플레이트(37)는 소정의 면적을 갖는 원형 형상의 판일 수 있으며 회전할 수 있다. 메인 플레이트(37)의 외측에는 히터(31)가 배치되어 열을 메인 플레이트(37)에 전달할 수 있다. 메인 플레이트(37)는 일반적인 서셉터의 구조가 모두 적용될 수 있다. 메인 플레이트(37)는 가스 분사기(38)와 마주보도록 배치될 수 있다.
메인 플레이트(37)는 회전하기 위해 회전 샤프트(36)와 연결될 수 있다. 회전 샤프트(36)는 외부로부터 회전력을 전달 받아 메인 플레이트(37)를 회전 시킬 수 있다.
그리고 메인 플레이트(37) 상에 웨이퍼(1)를 수용하는 웨이퍼 홀더(32)가 배치될 수 있다. 웨이퍼 홀더(32)는 앞서 도 3에서 회전판과 같이 회전할 수 있다. 이를 위해, 내부 기어(34)는 회전 샤프트(36)를 기준으로 웨이퍼 홀더(32) 내측에 배치되고 웨이퍼 홀더(32)와 연결될 수 있다. 외부 기어(35)는 회전 샤프트(36)를 기준으로 웨이퍼 홀더(32) 외측에 배치되고 웨이퍼 홀더(32)와 연결될 수 있다.
웨이퍼 홀더(32)는 웨이퍼(1)를 내부에 수용할 수 있으며, 내부 기어(34)와 외부(35) 사이에 배치될 수 있다.
웨이퍼 홀더(32)는 웨이퍼(1)를 고정하는 홀더 핀(33)을 포함할 수 있다. 홀더 핀(33)은 웨이퍼(1)의 상면에 배치될 수 있다. 여기서, 웨이퍼(1)의 상면은 웨이퍼(1)에서 가스 분사기(38)로부터 배출된 가스가 접촉하는 면일 수 있다.
그리고 홀더 핀(33)은 웨이퍼(1)의 상면의 일부 영역에 배치되어 웨이퍼(1) 상의 반도체 소자의 형성을 방해할 수 있다. 예컨대, 웨이퍼(1) 상에 배치된 복수 개의 반도체 소자는 홀더 핀(33)이 배치된 영역에 배치된 반도체 소자에서 원하는 파장의 광이 발생하지 않아 파장 편차가 커질 수 있다. 이로써, 반도체 소자간 파장 편차를 감소하기 위한 반도체 소자의 제2 실시예에 의한 제작은 홀더 핀(33)의 위치와 개수를 조정하여 이루어질 수 있다.
홀더 핀(33)은 웨이퍼(1) 상에 배치된 반도체 소자가 도너 기판으로 전사(후술할 내용)되지 않는 영역에 배치될 수 있다. 예컨대, 홀더 핀(33)의 크기를 감소시켜 웨이퍼(1) 상에서 도너 기판으로 전사되는 반도체 소자의 영역과 홀더 핀(33)이 웨이퍼 상에서 배치된 영역이 중첩되지 않도록 홀더 핀(33)을 형성할 수 있다.
그리고 카본 플레이트(40)는 웨이퍼 홀더(32) 내에 배치되어 웨이퍼(1)를 지지할 수 있다.
도 6을 참조하면, 웨이퍼 상에서 홀더 핀이 배치된 영역(B)은 발생된 광의 색이 웨이퍼의 중심부(CE)의 노란색과 달리 보라색일 수 있다. 이와 같이 홀더 핀이 배치된 영역(B)의 반도체 소자가 방출하는 광의 파장과 웨이퍼의 중심부(CE)의 반도체 소자가 방출하는 광의 파장의 파장 차이가 10nm이상 확인된다. 이와 달리, 홀더 핀을 제거한 영역(C)의 반도체 소자가 방출하는 광의 파장과 웨이퍼의 중심부(CE)의 반도체 소자가 방출하는 광의 파장 차이는 2nm이하로 확인된다. 이로써, 홀더 키를 제거하여 웨이퍼에서 도너 기판으로 전사되는 전사 영역(T)에 배치된 복수 개의 반도체 소자는 서로 파장 차이를 감소시킬 수 있다. 뿐만 아니라, 앞서 설명한 바와 같이 홀더 핀이 배치된 영역(B)과 전사 영역(T)을 중첩하지 않도록 배치하여 전사 영역(T)에 배치된 복수 개의 반도체 소자는 서로 파장 차이를 감소시킬 수 있다.
도 7a 내지 도 7b은 도너 기판으로 웨이퍼의 반도체 소자가 전사되는 과정을 설명하는 도면이고, 도 8a 내지 도 8b는 반도체 소자가 웨이퍼에서 도너 기판으로 전사되는 제조 과정을 설명하는 순서도이다.
도 7a 및 도 7b를 참조하면, 앞서 설명한 바와 같이 웨이퍼(1) 상에 배치된 복수 개의 반도체 소자(10)는 복수 개의 도너 기판(210)으로 1차 전사될 수 있다.
도 7a 및 도 7b에서 웨이퍼(1)는 크기가 6인치일 수 있으나, 이러한 크기에 한정되는 것은 아니다. 그리고 반도체 소자(10)는 크기가 각각 21㎛ X 45㎛일 수 있다.
도 7a에서 제1 폭(W1) 사이에 복수 개의 반도체 소자(10)가 배치될 수 있다. 또한, 제2 폭(W2) 사이에 복수 개의 반도체 소자(10)가 배치될 수 있다. 제1 폭(W1)은 복수 개의 반도체 소자가 배치된 일 방향으로의 길이일 수 있으며, 제2 폭(W2)은 상기 일 방향과 수직한 방향으로 길이일 수 있다. 예컨대, 제1 폭(W1)은 웨이퍼(1) 상에서 세로 방향 길이이고, 제2 폭(W2)은 웨이퍼(1) 상에서 가로 방향 길이일 수 있다.
그리고 제1 폭(W1)과 제2 폭(W2)은 서로 동일한 길이일 수 있다. 제1 폭(W1)과 제2 폭(W2)은 후술하는 패널 기판 상에 배치된 복수 개의 반도체 소자 간의 배치 간격일 수 있다. 예컨대, 제1 폭(W1)과 제2 폭(W2)은 834㎛일 수 있으나, 패널 기판 상에 반도체 소자가 배치되는 간격에 따라 변경될 수 있다.
그리고 앞서 설명한 바와 같이 도 7b에서 웨이퍼(1)의 소정의 영역(K)에 배치된 반도체 소자(10)는 도너 기판(210)으로 전사될 수 있다. 소정의 영역(K)은 도너 기판(210)의 크기와 동일한 크기를 가질 수 있다. 소정의 영역(K)에서 소정의 간격 마다 배치된 복수 개의 반도체 소자(10)가 도너 기판(210)으로 전사될 수 있다. 여기서, 도너 기판(210)과 도너 기판(210) 상에 배치된 복수 개의 반도체 소자(10)를 포함하여 반도체 모듈이라 한다.
또한, 웨이퍼(1)와 도너 기판(210)의 크기에 따라 하나의 웨이퍼(1)로부터 생성되는 도너 기판(210)의 수는 상이할 수 있다. 예시적으로, 웨이퍼(1)의 크기가 6인치인 경우 웨이퍼(1) 상에 540만개의 반도체 소자가 배치될 수 있다. 그리고 도너 기판(210)의 크기가 100.8mmX100.8mm인 경우 하나의 웨이퍼(1)당 도너 기판(210)은 375개가 생성될 수 있다. 다만, 이는 앞서 언급한 바와 같이 웨이퍼의 크기와 도너 기판의 크기에 따라 도너 기판의 수는 다양하게 변경될 수 있다.
또한, 도너 기판(210)은 앞서 일 방향으로 길이인 제3 폭(W3)과 다른 방향으로 길이인 제4 폭(W4)을 가질 수 있다. 여기서, 제3 폭(W3)과 제4 폭(W4)은 동일한 길이일 수 있다. 이러한 구성에 의하여, 도너 기판(210)으로 패널 기판으로 전사 시, 후술하는 바와 같이 패널 기판은 동일한 파장 패턴을 갖는 동일 크기의 영역을 포함할 수 있다. 또한, 패널 기판은 동일 크기의 영역 간에 가장 자리에서 동일 색의 반도체 소자 간 파장 차이도 일정 값 이하일 수 있다.
또한, 웨이퍼(1) 상에 배치된 복수 개의 반도체 소자(10)는 일 방향 및 다른 방향으로 소정의 거리만큼 이격 배치된 상태로 도너 기판(210)에 전사될 수 있다. 예컨대, 앞서 언급한 바와 같이 웨이퍼(1) 상에 배치된 540만개의 반도체 소자 중 14,400개의 반도체 소자가 도너 기판(210)으로 전사될 수 있다. 이에 따라, 도너 기판(210) 상에 배치된 반도체 소자는 이격 배치될 수 있다. 그리고 웨이퍼(1) 상에 배치된 반도체 소자 간의 이격 거리와 도너 기판(210) 상에 배치된 반도체 소자 간의 이격 거리는 서로 상이할 수 있다. 예컨대, 웨이퍼(1) 상에 배치된 반도체 소자 간의 이격 거리는 도너 기판(210) 상에 배치된 반도체 소자 간의 이격 거리보다 작을 수 있다. 이러한 구성에 의하여, 후술하는 바와 같이 웨이퍼(1)에서 동일 영역에 배치된 복수 개의 반도체 소자는 일정 간격을 갖도록 도너 기판(210)을 통해 패널 기판으로 전사될 수 있다. 이에, 패널 기판으로 전사된 복수 개의 반도체 소자는 복수 개의 영역이 웨이퍼의 동일 영역에 배치된 반도체 소자가 갖는 파장 변화 등의 특성을 동일하게 제공할 수 있다.
또한, 도너 기판(210) 상에 배치된 복수 개의 반도체 소자(10)는 적색(R, 레드), 녹색(G, 그린) 및 청색(B, 블루) 광을 제공할 수 있다. 도 7a 및 도 7b에서, 반도체 소자(10)는 단일 칩 형태처럼 보이나, 이에 한정되는 것은 아니며 적색, 녹색 및 청색 반도체 소자가 하나의 반도체 소자(10)를 이룰 수도 있다. 또한, 반도체 소자(10)는 단일 칩 형태이면서 적색, 녹색 및 청색을 모두 제공하도록 설계될 수도 있다.
도 8a 내지 도 8b를 참조하면, 웨이퍼 상에 배치된 기판과 복수 개의 반도체 소자는 도너 기판으로 전사될 수 있다.(1차 전사)
도 8a를 참조하면, 복수 개의 반도체 소자(10-1, 10-2, 10-3, 10-4) 중 선택된 적어도 하나 이상의 반도체 소자를 도너 기판(210)을 이용하여 기판(110)으로 분리할 수 있다. 도너 기판(210)는 하부에 배치된 제1 접합층(211)과 반송틀(212)을 포함할 수 있다. 예시적으로, 반송틀(212)은 요철구조로, 반도체 소자와 제1 접합층(211)을 용이하게 접합시킬 수 있다. 다만, 이러한 형상에 한정되는 것은 아니다. 그리고 도 7a 및 도 7b에서 설명한 바와 같이, 웨이퍼 상에 배치된 복수 개의 반도체 소자 중 일정한 이격 거리(W5)로 배치된 반도체 소자만 도너 기판(210)으로 전사될 수 있다. 그리고 도너 기판으로 전사된 반도체 소자 간 이격 거리(W5)는 앞서 설명한 제1 폭(W1) 또는 제2 폭(W2)과 동일할 수 있다.
도 8b를 참조하면, 레이저 조사 이후에 도너 기판(210)을 상부로 이동하면, 제1 반도체 소자(10-1)와 제3 반도체 소자(10-3)는 도너 기판(210)로부터 분리될 수 있다. 그리고 제2 접합층(310)과 제1 반도체 소자(10-1) 및 제3 반도체 소자(10-3) 사이의 결합이 이루어질 수 있다.
구체적으로, 선택된 반도체 소자(10-1, 10-3) 하부에 기판(110)을 통과하는 레이저를 조사하여 선택된 반도체 소자(10-1, 10-3)를 기판(110)으로부터 분리할 수 있다. 이 때, 도너 기판(210)는 상부로 이동하며, 도너 기판(210)의 이동을 따라 선택된 반도체 소자(10-1, 10-3)도 이동할 수 있다.
예컨대, 기판(110)에서 제1 반도체 소자(10-1) 및 제3 반도체 소자(10-3)이 배치된 영역 하부에 레이저를 조사하여 기판(110)과 제1 반도체 소자(10-1) 및 제3 반도체 소자(10-3) 사이를 분리할 수 있다. 이에 한정되는 것은 아니며, 뿐만 아니라, 한번에 하나의 반도체 소자를 분리하는 경우 도너 기판(210)과 접합층(211)이 하나의 반도체 소자와 접합하도록 형성될 수 있다.
예컨대, 기판(110)으로부터 반도체 소자를 분리하는 방법은 특정 파장 대역의 포톤 빔을 이용한 레이저 리프트 오프(laser lift-off:　LLO)이 적용될 수 있다. 예컨대, 조사된 레이저의 중심 파장은 266nm, 532nm, 1064nm일 수 있으나, 이에 한정되는 것은 아니다.
그리고 기판(110)으로 분리되는 복수의 반도체 소자는 서로 소정의 이격 간격을 가질 수 있다. 앞서 설명한 바와 같이, 제1 반도체 소자(10-1)과 제3 반도체 소자(10-3)가 기판(110)으로부터 분리되고, 제1 반도체 소자(10-1)과 제3 반도체 소자(10-3)의 이격 거리와 동일한 이격 거리를 갖는 제2 반도체 소자(10-2)와 제4 반도체 소자(10-4)가 동일한 방식으로 분리될 수 있다. 이로써, 동일한 이격 거리를 갖는 반도체 소자가 디스플레이 패널로 전사될 수 있다.
도 9은 도너 기판 상의 반도체 소자가 표시 장치의 패널 기판로 전사되는 개념도이고, 도 10a 내지 도 10b는 표시 장치의 패널 기판으로 반도체 소자가 전사되는 과정을 설명하는 순서도이다.
도 9를 참조하면, 도너 기판(210) 상에 웨이퍼(1)로부터 1차 전사된 복수 개의 반도체 소자(10)가 배치될 수 있다. 또한, 웨이퍼(1)로부터 전사된 도너 기판(210)도 복수 개일 수 있다. 그리고 도너 기판(210) 상에 배치된 복수 개의 반도체 소자(10)는 패널 기판(300) 상으로 2차 전사될 수 있다. 이 때, 패널 기판(300)은 복수 개의 영역을 포함할 수 있다. 여기서, 패널 기판(300)에 형성된 각 영역은 하나의 도너 기판으로부터 2차 전사되어 반도체 소자가 전사된 영역이다.
패널 기판(300)은 표시 장치의 패널로 사각형 형상일 수 있으나, 다양한 모양을 가질 수 있다., 이하에서 사각형 형상을 기준으로 설명한다. 그리고 패널 기판(300)은 12개의 영역(S1 내지 S12)을 포함할 수 있다. 예컨대, 패널 기판(300)은 제1 영역(S1) 내지 제12 영역(S12)을 포함할 수 있다. 그리고 제1 영역(S1) 내지 제12 영역(S12)은 제1 라인(L1) 내지 제5 라인(L5)에 의해 구획될 수 있다. 제1 라인(L1) 내지 제3 라인(L3)은 패널 기판(300)의 제1 면(E1)을 4등분할 수 있다. 그리고 제4 라인(L4) 내지 제5 라인(L5)은 패널 기판(300)의 제2 면(E2)을 3등분할 수 있다. 여기서, 제1 면(E1)과 제2 면(E2)은 각각 패널 기판(300)의 가장자리 중 어느 하나일 수 있다. 제1 면(E1)과 제2 면(E2)은 서로 인접한 면일 수 있다.
그리고 제1 영역(S1) 내지 제12 영역(S12)은 도너 기판(210)의 크기와 동일한 크기를 가질 수 있다. 그리고 제1 영역(S1) 내지 제12 영역(S12)은 각각 얼라인 마크를 포함할 수 있다. 복수 개의 도너 기판(210)은 각각 제1 영역(S1) 내지 제12 영역(S12)에 포함된 얼라인 마크를 따라 제1 영역(S1) 내지 제12 영역(S12)에 배치될 수 있다. 이로써, 도너 기판(210) 상에 배치된 반도체 소자(10)는 동일한 웨이퍼(1)의 일 영역으로부터 제작된 반도체 소자(10)일 수 있다. 그리고 제조 과정시 얼라인 마크는 도너 기판(210)과 패널 기판의 각 영역별로 동일하게 형성될 수 있으며, 공정 시 얼라인 마크를 따라 2차 전사가 이루어질 수 있다.
패널 기판(300) 상에 배치된 복수 개의 반도체 소자(10)는 소정의 이격 거리(d2)를 가질 수 있다. 앞서 얼라인 마크를 따라 도너 기판(210)의 반도체 소자(10)가 패널 기판(300)으로 전사되므로, 도너 기판(210) 상에 배치된 복수 개의 반도체 소자(10)도 패널 기판(300) 상에 배치된 복수 개의 반도체 소자(10)는 소정의 이격 거리(d2)와 동일한 이격 거리(d-1)를 가질 수 있다. 패널 기판(300) 상의 인접한 반도체 소자(10) 간 이격 거리(d2)와 도너 기판(210) 상의 인접한 반도체 소자(10) 간 이격 거리(d1)는 웨이퍼(1) 상에 배치된 인접한 복수 개의 반도체 소자 사이의 이격 거리보다 클 수 있다. 이러한 구성에 의하여, 웨이퍼(1)에서 일정 영역에 배치된 복수 개의 반도체 소자(10)는 일정한 이격 거리를 가지면서 복수 개의 도너 기판(210)으로 전사될 수 있다.
도 10a를 참조하면, 도 8b에서 선택된 반도체 소자를 패널 기판 상에 배치할 수 있다. 예컨대, 제1 반도체 소자(10-1), 제3 반도체 소자(10-3)을 패널 기판(300) 상에 배치할 수 있다. 구체적으로, 패널 기판(300) 상에 제2 접합층(310)이 배치될 수 있으며, 제1 반도체 소자(10-1)과 제3 반도체 소자(10-3)는 제2 접합층(310) 상에 배치될 수 있다. 이에, 제1 반도체 소자(10-1)과 제3 반도체 소자(10-3)는 제2 접합층과 접할할 수 있다. 이러한 방식을 통해, 이격된 간격을 갖는 반도체 소자를 패널 기판에 배치하여 전사 공정의 효율을 개선할 수 있다.
그리고 제1 접합층(211)과 선택된 반도체 소자를 분리하기 위해 레이저가 조사될 수 있다. 예컨대, 반송 기구(210) 상부로 레이저가 조사되어, 제1 접합층(211)과 선택된 반도체 소자가 물리적으로 분리될 수 있다.
도 10b를 참조하면, 레이저 조사 이후에 반송 기구(210)를 상부로 이동하면, 제1 반도체 소자(10-1)와 제3 반도체 소자(10-3)는 반송 기구(210)로부터 분리될 수 있다. 그리고 제2 접합층(310)과 제1 반도체 소자(10-1) 및 제3 반도체 소자(10-3) 사이의 결합이 이루어질 수 있다. 이로써, 도너 기판 상의 복수 개의 반도체 소자는 패널 기판으로 전사(2차 전사)될 수 있다.
도 11은 실시예에 따른 반도체 모듈과 패널 기판의 개념도이다.
도 11을 참조하면, 실시예에 따른 반도체 모듈은 복수 개이고, 각각 패널 기판으로 전사될 수 있다.
이 때, 실시예에 따른 반도체 모듈은 가장자리에 배치된 복수 개의 반도체 소자가 방출하는 청색광의 파장 편차는 2nm이하일 수 있다. 또한, 실시예에 따른 반도체 모듈은 가장자리에 배치된 복수 개의 반도체 소자가 방출하는 적색광의 파장 편차는 4nm이하일 수 있다. 그리고 실시예에 따른 반도체 모듈은 가장자리에 배치된 복수 개의 반도체 소자가 방출하는 녹색광의 파장 편차는 6nm이하일 수 있다. 이는 앞서 도 3 및 도 5에서 설명한 방법에 의해 하나의 웨이퍼 상에 배치된 복수 개의 반도체 소자는 파장 편차를 개선할 수 있기 때문이다.
또한, 패널 기판의 제1 영역(S1-)으로 전사되는 반도체 모듈은 제1 가장자리 영역(M1)을 포함할 수 있다. 여기서, 가장자리 영역은 각 반도체 모듈의 최외곽에 배치된 복수 개의 반도체 소자를 포함하는 영역을 말한다.
패널 기판의 제2 영역(S2-)으로 전사되는 반도체 모듈은 제2 가장자리 영역(M1)을 포함할 수 있다. 또한, 패널 기판의 제5 영역(S5-)으로 전사되는 반도체 모듈은 제3 가장자리 영역(M3)을 포함할 수 있다. 그리고 패널 기판의 제6 영역(S6)으로 전사되는 반도체 모듈은 제4 가장자리 영역(M4)을 포함할 수 있다.
또한, 제1 가장자리 영역(M1)은 제1-1 가장자리 영역(M11) 내지 제1-4 가장자리 영역(M14)을 포함할 수 있다. 그리고 제2 가장자리 영역(M2)은 제2-1 가장자리 영역(M21) 내지 제2-4 가장자리 영역(M24)을 포함할 수 있다. 제3 가장자리 영역(M3)은 제3-1 가장자리 영역(M21) 내지 제3-4 가장자리 영역(M34)을 포함할 수 있다. 제4 가장자리 영역(M4)은 제4-1 가장자리 영역(M41) 내지 제4-4 가장자리 영역(M44)을 포함할 수 있다.
앞서 설명한 바와 같이, 제1 가장자리 영역(M1) 내지 제4 가장자리 영역(M4)에 각각 배치된 복수 개의 반도체 소자는 청색광의 파장 편차, 적색광의 파장 편차 및 녹색광의 파장 편차가 각각 2nm, 4nm, 6nm이하일 수 있다.
그리고 제1-1 가장자리 영역(M11)과 인접한 다른 영역의 가장자리 영역은 제3-3 가장자리 영역(M33)일 수 있다. 이 때, 각 영역 별 가장자리 영역에 배치된 복수 개의 반도체 소자의 파장 편차가 2nm(청색광)이하라 하면, 인접한 서로 다른 반도체 모듈의 사이에서 인접한 가장자리 영역 간의 파장 편차도 2nm(청색광)이하일 수 있다. 이로 인해, 복수 개의 반도체 모듈로 제작된 표시 장치의 패널 기판의 색재현율이 크게 개선될 수 있다.
예컨대, 제1-1 가장자리 영역(M11)에 배치된 반도체 소자의 청색광과 제3-3 가장자리 영역(M33)에 배치된 반도체 소자의 청색광의 파장 편차는 2nm이하일 수 있다. 이를 적용하면, 제1-1 가장자리 영역(M11)에 배치된 반도체 소자의 적색광과 제3-3 가장자리 영역(M33)에 배치된 반도체 소자의 적색광의 파장 편차는 4nm이하이고, 제1-1 가장자리 영역(M11)에 배치된 반도체 소자의 녹색광과 제3-3 가장자리 영역(M33)에 배치된 반도체 소자의 녹색광의 파장 편차는 6nm이하일 수 있다.
뿐만 아니라, 제1-4 가장자리 영역(M14)에 배치된 반도체 소자와 제2-2 가장자리 영역(M22)에 배치된 반도체 소자 사이의 파장 편차도 위와 동일하게 적용될 수 있다. 또한, 제2-1 가장자리 영역(M21)에 배치된 반도체 소자와 제4-3 가장자리 영역(M43)에 배치된 반도체 소자 사이의 파장 편차도 동일하게 적용되며, 제3-4 가장자리 영역(M34)에 배치된 반도체 소자와 제4-2 가장자리 영역(M42)에 배치된 반도체 소자 사이의 파장 편차도 상기와 동일하게 적용될 수 있다. 즉, 각 영역에서 인접한 영역 간에 배치된 반도체 소자의 색에 대한 피크 파장 차이는 상기와 같은 소정 값이 이하로 유지될 수 있다. 이에, 복수 개의 반도체 모듈이 패널 기판으로 전사되더라도 복수 개의 모듈이 배치된 각 영역간의 경계지점에서 반도체 소자의 광의 파장 차이가 감소할 수 있다.
도 12는 실시예에 따른 표시 장치의 효과를 설명하는 도면이다. 도 12를 참조하면, 도 12a 내지 도 12c는 앞서 설명한 바와 같이 반도체 모듈 간에서 가장 자리 영역에 배치된 반도체 소자가 각각 4nm(적색), 6nm(녹색), 2nm(청색)보다 큰 파장 차이를 갖는 광을 발생시키는 표시 장치이고, 도 12d 내지 도 12f는 앞서 설명한 바와 같이 반도체 모듈 간에서 가장 자리 영역에 배치된 반도체 소자가 각각 4nm(적색), 6nm(녹색), 2nm(청색)이하의 파장 차이를 갖는 광을 발생시키는 표시 장치이다.
도 12a를 참조하면, 도 9와 같이 제1 라인(L1a) 내지 제5 라인(L5a)으로 각 영역이 구획될 수 있다. 이는 도 12b 내지 도 12f에 동일하게 적용될 수 있다. 그리고 각 라인에 의해 구획된 영역 사이에 반도체 소자로부터 방출된 광의 파장 편차로 인해 영역별 구획이 선명하게 나타난다. 이는 도 12b와 도 12c에서도 동일하게 나타난다.
이와 달리, 도 12d 내지 도 12f의 경우, 각 영역별 구획이 선명하게 나타나지 않아 각 영역을 육안으로 구별하기 어렵다. 즉, 실시예에 따른 표시 장치는 색 재현율이 개선됨을 나타낸다.
도 13a 내지 도 13b는 일 실시예에 따른 패널 기판의 특성을 설명하기 위한 도면이다.
도 13a를 참조하면, 웨이퍼(1)는 앞서 설명한 바와 같이 복수 개의 반도체 소자가 배치될 수 있다. 복수 개의 반도체 소자는 성장 조건 등 다양한 환경에 따라 상이한 파장의 광을 제공할 수 있다. 이에 따라, 웨이퍼(1)는 동일 파장의 광을 제공하는 반도체 소자를 포함하는 복수 개의 영역을 포함할 수 있다.
예컨대, 웨이퍼는 제13 영역(S13), 제14 영역(S14), 제15 영역(S15), 제16 영역(S16)을 포함할 수 있다. 그리고 제13 영역(S13)은 제1 파장을 갖는 반도체 소자로 이루어질 수 있다. 그리고 제14 영역(S14)은 제2 파장을 갖는 반도체 소자로 이루어질 수 있으며, 제15 영역(S15)은 제3 파장을 갖는 반도체 소자로 이루어질 수 있으며, 제16 영역(S16)은 제4 파장을 갖는 반도체 소자로 이루어질 수 있다.
그리고 제1 파장, 제2 파장, 제3 파장 및 제4 파장 순으로 파장은 커질 수 있으나, 이에 한정되는 것은 아니다. 또한, 제1 파장, 제2 파장, 제3 파장 및 제4 파장은 단일 파장 또는 파장 범위를 포함할 수 있다.
또한, 앞서 설명한 바와 같이, 웨이퍼(1) 상의 제1 전사 영역(T1)에 배치된 복수 개의 반도체 소자가 복수 개의 도너 기판으로 전사될 수 있다. 제1 전사 영역(T1)은 제14 영역(S14)의 일부인 제14-1 영역(S14-1)을 포함할 수 있다. 또한, 제1 전사 영역(T1)은 제16 영역(S16)의 일부인 제16-1 영역(S16-1)을 포함할 수 있다.
도 13b를 참조하면, 앞서 언급한 바와 같이 제1 전사 영역(T1)에 배치된 복수 개의 반도체 소자는 소정의 간격을 유지하면서 복수 개의 도너 기판으로 전사될 수 있다. 여기서, 소정의 간격은 앞서 언급한 바와 같이 패널 기판으로 전사되는 반도체 소자 간의 이격 간격과 동일한 거리를 가질 수 있다.
또한, 제1 전사 영역(T1)의 제16-1 영역(S16-1) 및 제14-1 영역(S14-1)은 각각 형상이 반도체 소자가 전사된 복수 개의 도너 기판에서 동일하게 유지될 수 있다. 예컨대, 제1 전사 영역(T1)에서 반도체 소자는 인접한 반도체 소자와 이격 간격을 유지하면서 4개의 도너 기판으로 전사될 수 있다.
이 때, 제1 전사 영역(T1)의 제14-1 영역(S14-1)은 복수 개의 도너 기판에서 각각 제14-2a 영역(S14-2a), 제14-2b 영역(S14-2b), 제14-2c 영역(S14-2c), 제14-2d 영역(S14-2d)으로 제공될 수 있다. 또한, 제1 전사 영역(T1)의 제16-1 영역(S16-1)은 복수 개의 도너 기판에서 각각 제16-2a 영역(S16-2a), 제16-2b 영역(S16-2b), 제16-2c 영역(S16-2c), 제16-2d 영역(S16-2d)으로 제공될 수 있다.
이에 따라, 앞서 설명한 바와 같이 제1 전사 영역(T1)으로부터 반도체 소자가 전사된 복수 개의 도너 기판은 제1 전사 영역(T1)이 갖는 파장 별 영역과 동일한 형태의 영역을 포함할 수 있다.
또한, 제1 전사 영역(T1)으로부터 반도체 소자가 전사된 복수 개의 도너 기판은 동일한 파장을 갖는 반도체 소자의 개수가 동일할 수 있다. 예컨대, 제16-2a 영역(S16-2a)과 제16-2c 영역(S16-2c)에서 반도체 소자는 각각 제1 파장을 갖는 반도체 소자와 제3 파장을 갖는 반도체 소자로 구분되고, 개수 및 반도체 소자의 위치 관계도 동일할 수 있다.
도 13c를 참조하면, 앞서 언급한 바와 같이 복수 개의 도너 기판의 반도체 소자는 패널 기판(300)으로 전사될 수 있다. 패널 기판(300)은 반도체 소자의 파장에 따라 구획된 영역의 형상이 동일한 복수 개의 영역을 포함할 수 있다. 예컨대, 웨이퍼의 일 영역에서 전사된 복수 개의 도너 기판만으로 패널 기판(300)이 이루어진 경우, 패널 기판(300)은 파장에 따라 구획된 영역의 동일 형상을 갖는 복수 개의 영역으로만 이루어질 수 있다. 다만, 이러한 한정에 한정되는 것은 아니며, 패널 기판(300)은 파장에 따라 구획된 영역의 동일 형상을 갖는 복수 개의 영역이 패널 기판(300)의 일부 영역으로 존재할 수 있다.
도 14a 내지 도 14b는 다른 실시예에 따른 패널 기판의 특성을 설명하기 위한 도면이다.
도 14a를 참조하면, 앞서 설명한 바와 같이 웨이퍼(1)는 앞서 설명한 바와 같이 복수 개의 반도체 소자가 배치될 수 있다. 복수 개의 반도체 소자는 성장 조건 등 다양한 환경에 따라 상이한 파장의 광을 제공할 수 있다. 이에 따라, 웨이퍼(1)에 배치된 복수 개의 반도체 소자는 일 방향으로 복수 개의 행을 가질 수 있다. 그리고 각 행마다 각 행에 배치된 복수 개의 반도체 소자는 일 방향으로 파장 패턴을 가질 수 있다. 이하에서 파장 패턴은 각 행에서 행 방향으로 배치된 반도체 소자의 파장을 연결한 곡선일 수 있다.
그리고 앞서 설명한 바와 같이 웨이퍼(1) 상의 제2 전사 영역(T2)에 배치된 복수 개의 반도체 소자가 복수 개의 도너 기판으로 전사될 수 있다. 제2 전사 영역(T2)은 복수 개의 반도체 소자를 포함할 수 있다. 그리고 제2 전사 영역(T2)에서 복수 개의 반도체 소자는 복수 개의 열과 행을 가질 수 있으나, 이하에서 앞서 언급한 바와 같이 행을 기준으로 설명한다.
제2 전사 영역(T2)에서 복수 개의 반도체 소자는 복수 개의 행으로 구획될 수 있다. 예컨대, 일 가장자리에 배치된 행은 제1 행(SE1)일 수 있다. 그리고 제1 행(SE1)에 배치된 반도체 소자는 제1 파장 패턴(P1)을 가질 수 있다. 여기서, 제1 파장 패턴(P1)는 앞서 언급한 바와 같이 반도체 소자의 성장 환경 등에 따라 다양할 수 있다. 예컨대, 각 행이 갖는 각 파장 패턴은 모두 상이할 수도, 동일할 수도 있으며, 이에 한정되지 않는다.
도 14b를 참조하면, 앞서 언급한 바와 같이 제2 전사 영역(T2)에 배치된 복수 개의 반도체 소자는 소정의 간격을 유지하면서 복수 개의 도너 기판으로 전사될 수 있다. 여기서, 소정의 간격은 앞서 언급한 바와 같이 패널 기판으로 전사되는 반도체 소자 간의 이격 간격과 동일한 거리를 가질 수 있다.
또한, 제2 전사 영역(T2)의 제1 파장 패턴(P-1)은 반도체 소자가 전사된 복수 개의 도너 기판에서 각각 동일할 수 있다. 예컨대, 제2 전사 영역(T2)에서 반도체 소자는 인접한 반도체 소자와 이격 간격을 유지하면서 2개의 도너 기판으로 전사될 수 있다.
이 때, 제2 전사 영역(T2)의 제1 행(SE1)은 복수 개의 도너 기판에서 각각 제1-1 행(SE1a)과 제1-2 행(SE1b)로 전사될 수 있다. 이에 따라, 앞서 설명한 바와 같이 제2 전사 영역(T2)으로부터 반도체 소자가 전사된 복수 개의 도너 기판은 제2 전사 영역(T2)이 갖는 제1 파장 패턴(P1)과 동일한 형태의 파장 패턴을 포함할 수 있다.
또한, 제1-1 행(SE1a)과 제1-2 행(SE1b)에서 행 방향으로 배치된 반도체 소자의 파장을 연결한 곡선이 일치할 수 있다. 즉, 제1-1 행(SE1a)에서 행 방향으로 배치된 반도체 소자는 제1-1 파장 패턴(P1a)를 가질 수 있다. 그리고 제1-2 행(SE1b)에서 행 방향으로 배치된 반도체 소자는 제1-2 파장 패턴(P1b)를 가질 수 있다. 그리고 제1-1 파장 패턴(P1a)과 제1-2 파장 패턴(P1b)은 서로 동일할 수 있다. 그리고 제1-1 파장 패턴(P1a)과 제1-2 파장 패턴(P1b)은 제1 파장 패턴(P1)과 동일할 수 있다. 또한, 제2 전사 영역(T2)으로부터 반도체 소자가 전사된 복수 개의 도너 기판은 동일한 파장을 갖는 반도체 소자의 개수가 동일할 수 있다.
도 14c를 참조하면, 앞서 언급한 바와 같이 복수 개의 도너 기판의 반도체 소자는 패널 기판(300)으로 전사될 수 있다. 패널 기판(300)은 각 행에 행 방향으로 배치된 반도체 소자가 형성하는 파장 패턴이 서로 동일한 복수 개의 영역을 포함할 수 있다. 예컨대, 웨이퍼의 일 영역에서 전사된 복수 개의 도너 기판만으로 패널 기판(300)이 이루어진 경우, 패널 기판(300)은 행 방향으로 파장 패턴이 동일한 복수 개의 행을 포함하는 복수 개의 영역으로만 이루어질 수 있다. 다만, 이러한 한정에 한정되는 것은 아니며, 패널 기판(300)은 행 방향으로 파장 패턴이 동일한 복수 개의 행을 포함하는 복수 개의 영역이 패널 기판(300)의 일부 영역으로 존재할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (6)

  1. 패널 기판; 및
    상기 패널 기판 상에 배치되는 복수 개의 반도체 소자;를 포함하고,
    상기 패널 기판은 제1 방향으로 배치된 제1 영역 및 제2 영역을 포함하고,
    상기 복수 개의 반도체 소자는 상기 제1 영역에 배치되는 복수 개의 제1 반도체 소자, 및 상기 제2 영역에 배치되는 복수 개의 제2 반도체 소자를 포함하고,
    상기 제1 영역의 가장자리에 배치된 제1 반도체 소자와 상기 제2 영역의 가장자리에 배치된 제2 반도체 소자의 파장 편차는 2nm 이내이고,
    상기 제1 방향으로 상기 복수 개의 제1 반도체 소자의 파장 패턴은 상기 제1 방향으로 상기 복수 개의 제2 반도체 소자의 파장 패턴과 동일한 표시 장치.
  2. 제1항에 있어서,
    상기 제1 영역 및 상기 제2 영역은 얼라인 마크에 의해 구획되는 표시 장치.
  3. 제2항에 있어서,
    상기 복수 개의 반도체 소자 각각의 일변의 길이는 100um 이하인 표시 장치.
  4. 제1항에 있어서,
    상기 복수 개의 제1 반도체 소자는 적색, 녹색 및 청색 중 적어도 하나를 발광하고,
    상기 제1 영역 안에 배치된 상기 적색 광을 발광하는 상기 복수 개의 반도체 소자들의 파장 편차는 4nm 이내이며,
    상기 제1 영역 안에 배치된 상기 녹색 광을 발광하는 상기 복수 개의 반도체 소자들의 파장 편차는 6nm 이내이며,
    상기 제1 영역 안에 배치된 상기 청색 광을 발광하는 복수 개의 반도체 소자들의 파장 편차는 2nm 이내인 표시 장치.
  5. 제1항에 있어서,
    상기 복수 개의 제2 반도체 소자는 적색, 녹색 및 청색 중 적어도 하나를 발광하고,
    상기 제2 영역 안에 배치된 상기 적색 광을 발광하는 상기 복수 개의 반도체 소자들의 파장 편차는 4nm 이내이며,
    상기 제2 영역 안에 배치된 상기 녹색 광을 발광하는 상기 복수 개의 반도체 소자들의 파장 편차는 6nm 이내이며,
    상기 제2 영역 안에 배치된 상기 청색 광을 발광하는 복수 개의 반도체 소자들의 파장 편차는 2nm 이내인 표시 장치.
  6. 제2항에 있어서,
    상기 반도체 소자는 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 표시 장치.
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