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KR102407980B1 - 쉬프트레지스터 및 이를 포함하는 표시장치 - Google Patents

쉬프트레지스터 및 이를 포함하는 표시장치 Download PDF

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KR102407980B1
KR102407980B1 KR1020150149795A KR20150149795A KR102407980B1 KR 102407980 B1 KR102407980 B1 KR 102407980B1 KR 1020150149795 A KR1020150149795 A KR 1020150149795A KR 20150149795 A KR20150149795 A KR 20150149795A KR 102407980 B1 KR102407980 B1 KR 102407980B1
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Abstract

본 발명의 표시장치는 표시 영역 내에 배치된 화소 어레이, 화소 어레이 외측에 위치하고 화소 어레이의 게이트라인들에 게이트펄스를 순차적으로 출력하는 쉬프트레지스터 및 게이트펄스에 동기되어 데이터전압을 출력하는 데이터 구동부를 포함한다. 쉬프트레지스터는 제1 Q 노드의 전압에 대응하여 화소 어레이의 제1 및 제2 게이트라인에 게이트펄스를 순차적으로 출력하는 제1 스테이지 및 제2 Q 노드의 전압에 대응하여 화소 어레이의 제3 및 제4 게이트라인에 게이트펄스를 순차적으로 출력하는 제2 스테이지를 포함한다. 제1 스테이지는 스타트 제어부, 제1 및 제2 풀업 트랜지스터, 보상 트랜지스터를 포함한다. 스타트 제어부는 제1 Q 노드의 전압을 충전한다. 제1 풀업 트랜지스터는 제1 Q 노드의 전압 및 제1 게이트클럭에 응답하여 제1 출력단의 전압을 상승시키고, 제2 풀업 트랜지스터는 제1 Q 노드의 전압 및 제2 게이트클럭에 응답하여 제2 출력단의 전압을 상승시킨다. 보상 트랜지스터는 제2 Q 노드의 전압을 게이트전압으로 이용하여 제2 게이트클럭을 방전시킨다.

Description

쉬프트레지스터 및 이를 포함하는 표시장치{Shiftlegistor and Display Device Having the Same}
본 발명은 쉬프트레지스터 및 이를 이용하여 베젤을 줄일 수 있는 표시장치에 관한 것이다.
표시장치는 데이터라인들과 게이트라인들이 직교되도록 배치되고 픽셀들이 매트릭스 형태로 배치된다. 데이터라인들에는 표시하고자 하는 비디오 데이터전압이 공급되고 게이트라인들에는 게이트펄스가 순차적으로 공급된다. 게이트펄스가 공급되는 표시라인의 픽셀들에 비디오 데이터전압이 공급되며, 모든 표시라인들이 게이트펄스에 의해 순차적으로 스캐닝되면서 비디오 데이터를 표시한다.
평판표시장치의 게이트라인들에 게이트펄스를 공급하기 위한 게이트 구동회로는 통상 다수의 게이트 집적회로(Integrated Circuit, 이하 "IC"라 함)를 포함한다. 게이트 드라이브 IC 각각은 게이트펄스를 순차적으로 출력하여야 하기 때문에 기본적으로 쉬프트 레지스터를 포함하며, 표시패널의 구동특성에 따라 쉬프트 레지스터의 출력 전압을 조정하기 위한 회로들과 출력 버퍼들을 포함할 수 있다.
표시장치에서 스캔신호인 게이트펄스를 생성하는 게이트 구동부는 표시패널에서 비표시영역인 베젤 영역에 박막 트랜지스터들의 조합으로 이루어지는 게이트-인-패널(Gate Ii Paiel, 이하 GIP) 형태로 구현되기도 한다. GIP 형태의 게이트 구동부는 게이트라인의 개수에 대응하는 스테이지를 구비하여, 각 스테이지는 일대일로 대응하는 게이트라인에 게이트펄스를 출력한다. 따라서 게이트라인의 개수 만큼 스테이지가 필요하기 때문에 GIP 구조를 이용하여 베젤 영역이 증가한다.
상술한 문제점을 해결하기 위해서 본 발명은 쉬프트레지스터 및 이를 포함하여 베젤 영역을 감소시킬 수 있는 표시장치를 제공하기 위한 것이다.
상술한 과제 해결 수단으로 본 발명의 표시장치는 표시 영역 내에 배치된 화소 어레이, 화소 어레이 외측에 위치하고 화소 어레이의 게이트라인들에 게이트펄스를 순차적으로 출력하는 쉬프트레지스터 및 게이트펄스에 동기되어 데이터전압을 출력하는 데이터 구동부를 포함한다. 쉬프트레지스터는 제1 Q 노드의 전압에 대응하여 화소 어레이의 제1 및 제2 게이트라인에 게이트펄스를 순차적으로 출력하는 제1 스테이지 및 제2 Q 노드의 전압에 대응하여 화소 어레이의 제3 및 제4 게이트라인에 게이트펄스를 순차적으로 출력하는 제2 스테이지를 포함한다. 제1 스테이지는 스타트 제어부, 제1 및 제2 풀업 트랜지스터, 보상 트랜지스터를 포함한다. 스타트 제어부는 제1 Q 노드의 전압을 충전한다. 제1 풀업 트랜지스터는 제1 Q 노드의 전압 및 제1 게이트클럭에 응답하여 제1 출력단의 전압을 상승시키고, 제2 풀업 트랜지스터는 제1 Q 노드의 전압 및 제2 게이트클럭에 응답하여 제2 출력단의 전압을 상승시킨다. 보상 트랜지스터는 제2 Q 노드의 전압을 게이트전압으로 이용하여 제2 게이트클럭을 방전시킨다.
본 발명의 쉬프트레지스터의 하나의 스테이지가 두 개의 게이트펄스를 출력하기 때문에, 쉬프트레지스터의 스테이지 개수를 줄일 수 있다. 그 결과 본 발명은 표시패널에서 쉬프트레지스터가 배치되는 영역을 줄일 수 있다.
특히, 본 발명은 제1 게이트펄스 및 제2 게이트펄스가 방전될 때 전압 변화량의 차이를 제거하기 때문에, 제1 게이트펄스와 제2 게이트펄스의 지연 정도를 개선할 수 있다. 그 결과 본 발명은 게이트펄스 간의 지연 차이로 인해서 수평 딤 현상이 발생하는 것을 개선할 수 있다.
도 1은 본 발명에 의한 표시장치의 구성을 나타내는 도면.
도 2는 본 발명에 의한 쉬프트 레지스터를 나타내는 도면.
도 3은 본 발명에 의한 쉬프트 레지스터의 스테이지를 나타내는 도면.
도 4는 본 발명에 의한 스테이지의 출력부를 나타내는 도면.
도 5는 본 발명에 의한 제1 및 제2 스테이지를 나타내는 도면.
도 6은 도 5에 도시된 스테이지들의 동작에 따른 주요 노드의 전압 변화를 나타내는 타이밍도.
도 7은 비교 예에 의한 스테이지의 출력부를 나타내는 도면.
도 8은 도 7에 도시된 스테이지의 동작에 따른 주요 노드의 전압 변화를 나타내는 타이밍도.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예를 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 1은 본 발명의 실시 예에 의한 표시장치를 보여주는 도면이다.
도 1을 참조하면, 본 발명의 표시장치는 표시패널(100), 타이밍 콘트롤러(110), 데이터 구동부(120) 및 게이트 구동부(130,140)를 구비한다.
표시패널(100)은 화소(P)들이 형성되는 표시영역(100A)과 표시영역(100A)의 외측으로 각종 신호라인들이나 패드 등이 형성되는 비표시영역(100B)을 포함한다. 표시영역(100A)은 복수 개의 화소(P)를 포함하고, 각각의 화소(P)들이 표시하는 계조를 기반으로 영상을 표시한다. 화소(P)들은 수평라인들 각각에 복수 개가 매트릭스 형태로 배치된다. 각각의 화소(P)들은 서로 직교하는 데이터라인(DL) 및 게이트라인(GL)이 교차하는 영역에 형성된다. 게이트라인(GL)은 제1 내지 제m(m은 자연수) 기수 게이트라인(GL_O1~GL_Om) 및 제1 내지 제m 우수 게이트라인(GL_E1~GL_Em)을 포함한다. 제i(i는 m 과 같거나 작은 자연수) 기수 게이트라인(GL_Oi) 및 제i 우수 게이트라인(GL_Ei)은 인접하여 배열된다.
각 화소(P)는 게이트라인(GL)과 데이터라인(DL)에 연결된 스위칭 소자(SW)를 통해 공급된 스캔신호에 대응하여 공급된 데이터신호(DATA)에 대응하여 동작하는 픽셀회로(PC)를 포함한다. 화소회로(PC) 및 스위칭 소자(SW)는 표시패널의 종류에 따라서 다른 형태로 구현될 수 있다.
타이밍 콘트롤러(110)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 컴퓨터로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(110)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 데이터 구동회로와 게이트 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 구동회로의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호, 데이터 구동부(120)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.
스캔 타이밍 제어신호는 스타트신호(VST), 기수 및 우수 게이트클럭(CLK_O, CLK_E), 후단신호(NEXT) 등을 포함한다. 스타트신호(VST)는 쉬프트 레지스터(130)에 입력되어 쉬프트 스타트 타이밍을 제어한다. 기수 및 우수 게이트클럭(CLK_O,CLK_E)은 레벨 쉬프터(130)를 통해 레벨 쉬프팅된 후에 쉬프트 레지스터(130)에 입력된다. 후단신호(NEXT)는 쉬프트 레지스터(140)가 한 쌍의 기수 게이트펄스(Gout_O) 및 우수 게이트펄스(Gout_E)를 출력한 이후에 쉬프트 레지스터(140)의 각 노드를 초기화한다.
데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC) 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC들(120)의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들(120) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다.
데이터 구동부(120)는 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)을 입력받는다. 데이터 구동부(120)는 타이밍 콘트롤러(110)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터전압을 발생하고, 그 데이터전압을 게이트펄스에 동기되도록 표시패널(100)의 데이터라인들에 공급한다.
게이트 구동회로는 타이밍 콘트롤러(110)와 표시패널(100)의 게이트라인들 사이에 접속된 레벨 쉬프터(level shiftet)(130) 및 쉬프트 레지스터(140)를 구비한다.
레벨 쉬프터(130)는 타이밍 콘트롤러(110)로부터 입력되는 기수 및 우수 게이트클럭들(CLK_O,CLK_E)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다.
쉬프트 레지스터(140)는 스타트펄스(VST)를 기수 및 우수 게이트클럭들(CLK_0,CLK_E)에 맞추어 쉬프트시켜 순차적으로 캐리신호와 게이트펄스(Gout)를 출력하는 스테이지들로 구성된다.
게이트 구동회로는 GIP(Gate In Panel) 방식으로 표시패널(100)의 하부 기판에 형성될 수 있다. GIP 방식에서, 레벨 쉬프터(130)는 인쇄회로기판(PCB)에 실장되고, 쉬프트 레지스터(130)는 표시패널(100)의 하부기판에 형성될 수 있다.
도 2는 본 발명에 의한 쉬프트레지스터를 나타내는 도면이다.
도 2를 참조하면, 본 발명에 의한 쉬프트레지스터(140)는 종속적으로 접속된 제1 내지 제m 스테이지들(STG1~STGm)을 구비한다. 제i 스테이지(STGi)는 제i 기수 게이트펄스(Gout_Oi) 및 제i 우수 게이트펄스(Gout_Ei)를 출력한다. 이처럼 본 발명의 쉬프트 레지스터(140)는 각각의 스테이지들이 한 쌍의 게이트펄스를 출력하기 때문에 전체 게이트라인(GL)이 2*m 개일 경우에 m 개의 스테이지를 이용하여 전체 패널을 구동할 수 있다. 쉬프트 레지스터(140)는 도 1에서 보는 것처럼 표시패널(100)에서 표시영역(100A)의 외부에 형성될 수 있다. 즉, 표시패널(100)에서 소위 베젤 영역에 형성되는 쉬프트 레지스터(140)의 개수를 절반으로 줄일 수 있기 때문에 베젤 영역을 줄일 수 있다.
게이트펄스는 표시장치의 게이트라인들에 인가됨과 동시에, 전단 스테이지와 후단 스테이지로 전달되는 캐리신호로 이용될 수 있다.
이하의 설명에서 "전단 스테이지"는 기준이 되는 스테이지의 상부에 위치하는 것을 말한다. 예컨대, 제i 스테이지(STGi)을 기준으로, 전단 스테이지는 제1 스테이지(STG1) 내지 제(i-1) 스테이지(STG[i-1]) 중 어느 하나를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것을 말한다. 예컨대, 제i 스테이지(STGi)을 기준으로, 후단 스테이지는 제(i+1) 스테이지(STG[i+1]) 내지 제m 스테이지 중 어느 하나를 지시한다.
도 3은 도 2에 i(i는 2<i<m인 자연수)스테이지의 구성을 나타내는 블록도이고, 도 4는 도 3에 도시된 출력부(OUT[i])의 실시 예를 나타내는 도면이다.
도 3 및 도 4를 참조하면, 제i 스테이지(STGi)는 노드 제어회로(NCON[i]) 및 출력부(OUT[i])를 포함한다.
노드 제어회로(NCON[i])는 Q노드(Q[i]) 및 QB노드(QB[i])의 전압을 제어한다. Q노드(Q[i])는 출력부(OUT[i])의 풀업 트랜지스터(Tpu_O[i],Tpu_E[i])의 동작을 제어하고, QB노드(QB)는 출력부(OUT[i])의 풀다운 트랜지스터(Tpd_O[i],Tpd_E[i])의 동작을 제언한다. 노드 제어회로(NCON[i])는 Q노드(Q[i]) 및 QB노드(QB[i])를 제어하기 위해서 스타트펄스(VST[i]), 후단신호(NEXT[i]), 고전위전압(VDD)을 제공받는다. 스타트펄스(VST[i])는 스테이지(STG[i])의 동작 개시를 제어하고, 후단신호(NEXT[i])는 스테이지(STG)의 동작 종료를 제어한다.
출력부(OUT[i])는 기수 및 우수 출력부(OUT_O[i], OUT_E[i])를 포함한다. 기수 출력부(OUT_O[i])는 기수 게이트펄스(Gout_O[i])를 출력하고, 우수 출력부(OUT_E[i])는 우수 게이트펄스(Gout_E[i])를 출력한다.
기수 출력부(OUT_O[i])는 기수 풀업 트랜지스터(Tpu_O[i]) 및 기수 풀다운 트랜지스터(Tpd_O[i])를 포함한다. 기수 풀업 트랜지스터(Tpu_O[i])의 게이트전극은 Q 노드(Q)에 연결되고 제1 전극은 기수 게이트클럭(CLK_O[i])에 연결되며 제2 전극은 기수 출력단(N_O[i])에 연결된다. 기수 풀다운 트랜지스터(Tpd_O)의 게이트전극은 QB 노드(QB)에 연결되고 제1 전극은 기수 출력단(N_O[i])에 연결되며 제2 전극은 저전위전압원(VSS)에 연결된다.
기수 풀업 트랜지스터(Tpu_O[i])는 Q노드(Q[i])가 프리챠지된 상태에서, 제1 전극을 통해서 제공받는 기수 게이트클럭(CLK_O[i])을 입력받으면 기수 출력단(N_O[i])의 전압을 상승시킨다. 기수 풀다운 트랜지스터(Tpd_O[i])는 QB노드(QB[i])의 하이레벨전압에 응답하여 기수 출력단(N_O[i])의 전압을 저전위전압(VSS)으로 방전한다.
우수 출력부(OUT_E[i])는 우수 풀업 트랜지스터(Tpu_E[i]) 및 우수 풀다운 트랜지스터(Tpd_E[i])를 포함한다. 우수 풀업 트랜지스터(Tpu_E[i])의 게이트전극은 Q 노드(Q[i])에 연결되고 제1 전극은 우수 게이트클럭(CLK_E[i])에 연결되며 제2 전극은 저전위전압원(VSS)에 연결된다. 우수 풀다운 트랜지스터(Tpd_E[i])의 게이트전극은 QB 노드(QB[i])에 연결되고 제1 전극은 우수 출력단(N_E)에 연결되며 제2 전극은 저전위전압원(VSS)에 연결된다.
우수 풀업 트랜지스터(Tpu_E[i])는 Q노드(Q[i])의 하이레벨전압에 응답하여 제1 전극을 통해서 제공받는 우수 게이트클럭(CLK_E[i])을 우수 게이트펄스(Gout_E[i])로 출력한다. 우수 풀다운 트랜지스터(Tpd_E[i])는 QB노드(QB[i])의 하이레벨전압에 응답하여 우수 출력단(N_E[i])의 전압을 저전위전압(VSS)으로 방전한다.
보상 트랜지스터(Tcom[i])는 기수 출력단(N_O[i])과 우수 출력단(N_E[i])이 방전되는 시점에서, 기수 풀업 트랜지스터(Tpu_O[i])의 게이트전극 전압과 우수 풀업 트랜지스터(Tpu_E[i])의 게이트 전압 간의 편차를 보상한다. 이를 위해서 보상 트랜지스터(Tcom[i])는 게이트전극이 후단 스테이지의 Q 노드(Q[i])에 접속되고, 제1 전극이 우수 게이트클럭(CLK_E[i]) 입력단에 연결되며, 제2 전극이 우수 출력단(N_E[i])에 연결된다.
도 5는 본 발명의 쉬프트레지스터에서 제1 및 제2 스테이지를 나타내는 도면이다. 제1 스테이지(STG1)가 입력받는 제1 기수 게이트 클럭 및 제1 우수 게이트 클럭은 각각 제1 및 제2 게이트클럭에 해당한다. 그리고, 제1 스테이지(STG1)가 출력하는 제1 기수 게이트펄스 및 제1 우수 게이트펄스는 각각 제1 및 제2 게이트펄스에 해당한다. 따라서, 도 5에서 제1 스테이지(STG1)의 기수/우수를 지칭하는 도면부호는 “제1 /제2”로 구분하고, 제2 스테이지(STG2)의 기수/우수를 지칭하는 도면부호는 “제3/제4”로 구분하기로 한다.
도 6은 제1 및 제2 스테이지에 입력되는 클럭신호 및 Q 노드와 출력단의 전압을 나타내는 타이밍도이다. 도 6은 게이트펄스가 4수평기간(H) 동안 출력되는 실시 예를 바탕으로 도시되어 있다.
도 3, 도 5 및 도 6을 참조하여, 제1 및 제2 스테이지의 동작을 살펴보면 다음과 같다.
제1 기간(t1) 동안, 노드 제어회로(NCON)는 스타트펄스(VST)를 입력받아서 제1 Q 노드(Q1)를 프리챠지한다. 그 결과, 제1 기간(t1)에서의, 제1 Q 노드(Q1)의 전압은 프리챠지전압(V_P)이 된다.
제2 및 제3 기간(t2,t3) 동안, 제1 출력부의 제1 풀업 트랜지스터(Tpu1)은 제1 전극을 통해서 제1 게이트클럭(CLK1)을 입력받는다.
제2 기간(t2) 동안, 제1 Q 노드(Q1)는 제1 풀업 트랜지스터(Tpu1)의 제1 전극에 인가되는 제1 게이트클럭(CLK1)으로 인해서 부트스트래핑(bootstrapping)된다. 그 결과 제1 Q 노드(Q1)는 프리챠지전압(V_P)에서 1차 부트스트래핑 전압(V_B1)으로 상승한다. 제1 풀업 트랜지스터(Tpu1)의 게이트전극이 부트스트래핑되는 과정에서 게이트-소스 전위가 문턱전압(Vth)에 도달할 때 제1 풀업 트랜지스터(Tpu1)는 턴-온된다. 제1 풀업 트랜지스터(Tpu1)는 턴-온 됨에 따라서 제1 전극에서 제2 전극으로 흐르는 전류에 의해서 제1 출력단(N1)의 전압은 상승하고, 결국 제1 출력단(N1)을 통해서 제1 게이트펄스(Gout1)가 출력된다.
제3 및 제4 기간(t3,t4) 동안에, 제2 풀업 트랜지스터(Tpu2)의 제1 전극에는 제2 게이트클럭(CLK2)이 인가된다.
제3 기간(t3) 동안, 제1 Q 노드(Q1)는 제2 풀업 트랜지스터(Tpu2)의 제1 전극에 인가되는 제2 게이트클럭(CLK2)에 의해서 2차로 부트스트래핑된다. 그 결과, 제1 Q 노드(Q1)는 1차 부트스트래핑 전압(V_B1)에서 2차 부트스트래핑 전압(V_B2)으로 상승한다. 제3 기간(t3)이 종료 후, 제1 게이트클럭(CLK1)이 로우전압레벨로 반전되어서 제1 출력단(N1)의 전압은 방전되어, 제1 게이트펄스(CLK1)의 출력이 중지된다. 즉, 제1 출력단(N1)의 전압은 제1 풀업 트랜지스터(Tpu1)의 게이트전극 전압이 2차 부트스트래핑 전압(V_B2)인 상태에서 방전된다.
또한, 제2 풀업 트랜지스터(Tpu2)는 부트스트래핑 과정에서 턴-온되어, 제2 출력단(N2)의 전압을 상승시킨다. 그 결과 제3 기간(t3) 부터, 제2 출력단(N2)을 통해서 제2 게이트펄스(Gout2)가 출력된다.
제4 기간(t4)에서는 제1 게이트클럭(CLK1)이 인가되지 않기 때문에, 제1 풀업 트랜지스터(Tpu1)에 의한 제1 Q 노드(Q1)의 부트스트래핑이 일어나지 않는다. 따라서, 제4 기간(t4)에서는 제1 Q 노드(Q1)의 전압은 제1 부트스트래핑 전압(V_P)에서 제1 부트스트래핑 전압(V_P)으로 감소한다.
제4 기간(t4)이 경과 후에, 제2 게이트클럭(CLK2)이 로우전압레벨로 반전되어서 제2 출력단(N2)의 전압은 방전되어, 제2 게이트펄스(Gout2)의 출력이 중지된다. 제2 출력단(N2)의 전압을 방전시키는 과정에서 제2 게이트클럭(CLK2)은 제2 Q 노드(Q2) 전압에 응답하여 동작한다. 도 6에서와 같이, 제2 스테이지(STG2)는 제4 게이트클럭(CLK4)에 의해서 2차 부트스트래핑 전압(V_B2)으로 상승한 상태이다. 따라서, 제2 출력단(N2)은 제2 부트스트래핑 전압(V_B2)에서 저전위전압(VSS)으로 방전된다.
살펴본 바와 같이, 제1 스테이지(STG1)의 제1 출력단(N1) 및 제2 출력단(N2)은 모두 2차 부트스트래핑 전압(V_B2)에서 저전위전압으로 방전된다. 즉, 제1 출력단(N1)의 방전과정에서 제1 풀업 트랜지스터(Tpu1)의 게이트-소스 간의 전압과 제2 출력단(N2)의 방전과정에서 보상 트랜지스터(Tcom)의 게이트-소스 간의 전압은 동일한 수준이 된다. 결국, 제1 출력단(N1)이 방전될 때의 전압 변화량과 제2 출력단(N2)이 방전될 때의 전압 변화량은 편차가 작기 때문에, 제1 게이트펄스(Gout1)와 제2 게이트펄스(Gout2)가 저전위전압으로 폴링되는 순간의 지연(delay) 정도가 같은 수준이 된다. 그 결과, 제1 게이트펄스(Gout1) 및 제2 게이트펄스(Gout2)가 지연되는 차이에 의해서 수평 방향으로 딤(dim) 현상이 발생하는 것을 개선할 수 있다.
본 발명을 다음의 비교 예와 더불어 살펴보면 다음과 같다.
도 7은 비교 예에 스테이지의 출력단을 나타내는 도면이고, 도 8은 도 7에 도시된 스테이지의 동작에 따른 Q 노드 및 출력단의 전압 변화를 나타내는 도면이다.
도 7의 비교 예는 제1 풀업 트랜지스터(Tpu_O)를 이용하여 제i 게이트펄스(Gouti)를 출력하고, 제2 풀업 트랜지스터(Tpu_E)를 이용하여 제(i+1) 게이트펄스(Gout[i+1])를 출력한다. 제1 게이트펄스(Gouti)는 2차 부트스트래핑 전압(V_B2)에서 방전되고, 제[i+1]2 게이트펄스(Gout[i+1])는 1차 부트스트래핑 전압(V_B1)에서 방전된다. 출력단이 방전될 때 전압 변화량은 출력단과 연결되는 트랜지스터의 게이트-소스 전압에 비례한다. 따라서, 제i 게이트펄스(Gouti)는 방전되는 순간의 전압 변화량이 크고, 상대적으로 제[i+1] 게이트펄스(Gout[i+1])는 방전되는 순간의 전압 변화량이 작다. 그 결과, 비교 예에 의한 제1 게이트펄스(Gouti) 및 제2 게이트펄스(Gout2)는 지연 차이가 발생한다. 제1 게이트펄스(Gouti)와 제[i+1] 게이트펄스(Gout[i+1])의 지연 차이가 발생하면, 제1 게이트펄스(Gouti)와 제[i+1] 게이트펄스(Gout[i+1])를 이용하여 데이터전압을 충전하는 시간이 달라진다. 즉, 제i 게이트펄스(Gouti)가 인가되는 제i 게이트라인과 제(i+1) 게이트펄스가 인가되는 제(i+1) 게이트라인은 데이터전압 충전시간이 달라진다. 따라서, 제i 게이트라인에 배열되는 제i 화소들과 제(i+1) 게이트라인에 배열되는 제(i+1) 화소들에 동일한 데이터전압을 인가하더라도, 제i 화소들과 제(i+1) 화소들은 다른 계조를 표현한다. 결국 게이트라인 방향을 따라 딤 현상이 발생한다.
이에 반해서, 본 발명은 보상 트랜지스터(Tcom)를 이용하여 게이트펄스의 지연 차이를 제거할 수 있기 때문에, 비교 예에서 나타날 수 있는 수평 딤 현상을 개선할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100: 표시패널 110: 타이밍 콘트롤러
120: 데이터 구동부 130: 레벨 쉬프터
140: 쉬프트 레지스터 Tcom: 보상 트랜지스터

Claims (10)

  1. 화소 어레이의 게이트라인들에 게이트펄스를 순차적으로 출력하는 쉬프트레지스터에 있어서,
    제1 Q 노드의 전압에 대응하여, 상기 화소 어레이의 제1 및 제2 게이트라인에 게이트펄스를 순차적으로 출력하는 제1 스테이지; 및
    제2 Q 노드의 전압에 대응하여, 상기 화소 어레이의 제3 및 제4 게이트라인에 게이트펄스를 순차적으로 출력하는 제2 스테이지를 포함하고,
    제1 스테이지는
    상기 제1 Q 노드의 전압을 충전하는 스타트 제어부;
    상기 제1 Q 노드의 전압 및 제1 게이트클럭에 응답하여, 제1 출력단의 전압을 상승시키는 제1 풀업 트랜지스터;
    상기 제1 Q 노드의 전압 및 제2 게이트클럭에 응답하여, 제2 출력단의 전압을 상승시키는 제2 풀업 트랜지스터; 및
    상기 제2 Q 노드의 전압을 게이트전압으로 이용하고, 상기 제2 게이트클럭을 상기 제2 출력단으로 출력하는 보상 트랜지스터를 포함하는 쉬프트레지스터.
  2. 제 1 항에 있어서,
    상기 제1 풀업 트랜지스터는 게이트전극이 상기 제1 Q 노드에 접속하고, 제1 전극이 제1 게이트클럭 입력단에 연결되며, 제2 전극이 제1 출력단에 연결되고,
    상기 제2 풀업 트랜지스터는 게이트전극이 상기 제1 Q 노드에 접속하고, 제1 전극이 제2 게이트클럭 입력단에 연결되며, 제2 전극이 제2 출력단에 연결되는 쉬프트레지스터.
  3. 제 2 항에 있어서,
    상기 보상 트랜지스터는
    게이트전극이 상기 제2 Q 노드에 접속되고, 제1 전극이 상기 제2 게이트클럭 입력단에 연결되며, 제2 전극이 상기 제2 출력단에 연결되는 쉬프트레지스터.
  4. 제 2 항에 있어서,
    상기 제1 게이트클럭은 상기 제1 Q 노드가 프리챠지된 상태에서 인가되어, 상기 제1 Q 노드를 1차 부트스트래핑 시키고,
    상기 제2 게이트클럭은 상기 제1 게이트클럭이 종료되기 이전에 인가되어 상기 제1 Q 노드를 2차 부트스트래핑 시키는 쉬프트레지스터.
  5. 제 4 항에 있어서,
    상기 제2 스테이지는
    게이트전극이 상기 제2 Q 노드에 접속하고, 제1 전극이 제3 게이트클럭 입력단에 연결되며, 제2 전극이 제3 출력단에 연결되는 제3 풀업 트랜지스터; 및
    게이트전극이 상기 제2 Q 노드에 접속하고, 제1 전극이 제4 게이트클럭 입력단에 연결되며, 제2 전극이 제4 출력단에 연결되는 제4 풀업 트랜지스터를 포함하고,
    상기 제4 게이트클럭은 상기 제3 게이트클럭이 폴링되기 이전에 상기 제4 풀업 트랜지스터에 입력되어서, 상기 제3 게이트클럭에 의해서 1차 부트스트래핑된 상기 제2 Q 노드를 2차 부트스트래핑 시키며,
    상기 제2 게이트클럭이 폴링되는 시점은 상기 제3 게이트클럭과 상기 제4 게이트클럭이 중첩되는 구간 내에 위치하는 쉬프트레지스터.
  6. 표시 영역 내에 배치된 화소 어레이;
    상기 화소 어레이 외측에 위치하고, 상기 화소 어레이의 게이트라인들에 게이트펄스를 순차적으로 출력하는 쉬프트레지스터; 및
    상기 게이트펄스에 동기되어 데이터전압을 출력하는 데이터 구동부를 포함하고,
    상기 쉬프트레지스터는
    제1 Q 노드의 전압에 대응하여, 상기 화소 어레이의 제1 및 제2 게이트라인에 게이트펄스를 순차적으로 출력하는 제1 스테이지; 및
    제2 Q 노드의 전압에 대응하여, 상기 화소 어레이의 제3 및 제4 게이트라인에 게이트펄스를 순차적으로 출력하는 제2 스테이지를 포함하며,
    제1 스테이지는
    상기 제1 Q 노드의 전압을 충전하는 스타트 제어부;
    상기 제1 Q 노드의 전압 및 제1 게이트클럭에 응답하여, 제1 출력단의 전압을 상승시키는 제1 풀업 트랜지스터;
    상기 제1 Q 노드의 전압 및 제2 게이트클럭에 응답하여, 제2 출력단의 전압을 상승시키는 제2 풀업 트랜지스터; 및
    상기 제2 Q 노드의 전압을 게이트전압으로 이용하고, 상기 제2 게이트클럭을 상기 제2 출력단으로 출력하는 보상 트랜지스터를 포함하는 표시장치.
  7. 제 6 항에 있어서,
    상기 제1 풀업 트랜지스터는 게이트전극이 상기 제1 Q 노드에 접속하고, 제1 전극이 제1 게이트클럭 입력단에 연결되며, 제2 전극이 제1 출력단에 연결되고,
    상기 제2 풀업 트랜지스터는 게이트전극이 상기 제1 Q 노드에 접속하고, 제1 전극이 제2 게이트클럭 입력단에 연결되며, 제2 전극이 제2 출력단에 연결되는 표시장치.
  8. 제 7 항에 있어서,
    상기 보상 트랜지스터는
    게이트전극이 상기 제2 Q 노드에 접속되고, 제1 전극이 상기 제2 게이트클럭 입력단에 연결되며, 제2 전극이 상기 제2 출력단에 연결되는 표시장치.
  9. 제 7 항에 있어서,
    상기 제1 게이트클럭은 상기 제1 Q 노드가 프리챠지된 상태에서 인가되어, 상기 제1 Q 노드를 1차 부트스트래핑 시키고,
    상기 제2 게이트클럭은 상기 제1 게이트클럭이 종료되기 이전에 인가되어 상기 제1 Q 노드를 2차 부트스트래핑 시키는 표시장치.
  10. 제 9 항에 있어서,
    상기 제2 스테이지는
    게이트전극이 상기 제2 Q 노드에 접속하고, 제1 전극이 제3 게이트클럭 입력단에 연결되며, 제2 전극이 제3 출력단에 연결되는 제3 풀업 트랜지스터; 및
    게이트전극이 상기 제2 Q 노드에 접속하고, 제1 전극이 제4 게이트클럭 입력단에 연결되며, 제2 전극이 제4 출력단에 연결되는 제4 풀업 트랜지스터를 포함하고,
    상기 제4 게이트클럭은 상기 제3 게이트클럭이 폴링되기 이전에 상기 제4 풀업 트랜지스터에 입력되어서, 상기 제3 게이트클럭에 의해서 1차 부트스트래핑된 상기 제2 Q 노드를 2차 부트스트래핑 시키며,
    상기 제2 게이트클럭이 폴링되는 시점은 상기 제3 게이트클럭과 상기 제4 게이트클럭이 중첩되는 구간 내에 위치하는 표시장치.
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