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KR102365963B1 - 박막 트랜지스터, 이의 제조 방법 및 이를 갖는 액정 표시 장치 - Google Patents

박막 트랜지스터, 이의 제조 방법 및 이를 갖는 액정 표시 장치 Download PDF

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KR102365963B1
KR102365963B1 KR1020150089056A KR20150089056A KR102365963B1 KR 102365963 B1 KR102365963 B1 KR 102365963B1 KR 1020150089056 A KR1020150089056 A KR 1020150089056A KR 20150089056 A KR20150089056 A KR 20150089056A KR 102365963 B1 KR102365963 B1 KR 102365963B1
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channel layer
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김현규
백종준
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삼성디스플레이 주식회사
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Abstract

예시적인 실시예들에 따른 박막 트랜지스터는 기판, 기판 위에 배치된 게이트 전극, 게이트 전극과 중첩하는 채널, 채널과 전기적으로 연결된 소스 전극, 채널과 전기적으로 연결되며 소스 전극과 이격된 드레인 전극을 포함한다. 채널은 상기 소스 전극 및 상기 드레인 전극과 접촉하는 제1 채널층, 및 게이트 전극과 제1 채널층 사이에 배치되는 제2 채널층을 포함한다. 제2 채널층은 복수개의 고전자이동도 영역들을 가지며, 고전자이동도 영역들의 전자이동도는 제1 채널층의 전자이동도보다 크다. 예시적인 실시예들에 따른 박막 트랜지스터에 의하면, 높은 전자이동도를 갖는 트랜지스터를 제공할 수 있다.

Description

박막 트랜지스터, 이의 제조 방법 및 이를 갖는 액정 표시 장치{THIN FILM TRANSISTOR, METHOD OF MANUFACTURING THE SAME AND LIQUID CRYSTAL DISPLAY APPARATUS HAVING THE SAME}
본 발명은 박막 트랜지스터에 관한 것으로, 보다 상세하게는 액정 표시 장치를 위한 박막 트랜지스터 및 이의 제조방법에 관한 것이다.
액정표시장치에 있어서, 어레이 기판 및 대향 기판 사이에 배치되는 액정의 배향에 따라 상기 기판들을 투과하는 광량이 조절됨으로써, 원하는 영상이 표시된다. 이를 위해 상기 액정표시장치는 표시 패널에 광을 제공하기 위한 광원을 필요로 한다. 상기 광원은 상기 액정표시장치의 백라이트 유닛에 포함된다. 상기 광원으로부터 출사된 광은 상기 어레이 기판, 대향 기판 및 액정층을 포함하는 액정 표시 패널에 제공된다.
상기 어레이 기판은 복수의 화소들, 상기 화소들에 전기적으로 연결되는 스위칭 소자들, 상기 스위칭 소자들에 전기적으로 연결되는 게이트 라인들 및 데이터 라인들을 포함할 수 있다. 상기 스위칭 소자들은 예를 들어, 박막 트랜지스터들일 수 있다.
종래의 아몰퍼스 실리콘 트랜지스터에 있어서, 채널은 단일한 아몰퍼스 실리콘으로 형성되어, 전자이동도가 약 1 cm2/Vs 수준에 불과한 문제가 있다. 따라서, 전자이동도를 향상시킨 박막 트랜지스터 및 이를 갖는 액정 표시 장치에 대한 요구가 커지고 있는 실정이다.
이에 본 발명의 기술적 일 목적은 이러한 점에서 착안된 것으로, 본 발명의 목적은 박막 트랜지스터의 전자이동도를 향상시킬 수 있는 박막 트랜지스터를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기 박막 트랜지스터를 포함한 액정 표시 장치를 제공하는 것이다.
나아가, 본 발명의 또 다른 목적은 상기 박막 트랜지스터의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터는 기판, 상기 기판 위에 배치된 게이트 전극, 상기 게이트 전극과 중첩하는 채널, 상기 채널과 전기적으로 연결된 소스 전극, 상기 채널과 전기적으로 연결되며 상기 소스 전극과 이격된 드레인 전극을 포함한다. 상기 채널은 상기 소스 전극 및 상기 드레인 전극과 상기 게이트 전극 사이에 배치되는 제1 채널층, 및 상기 게이트 전극과 상기 제1 채널층 사이에 배치되는 제2 채널층을 포함한다. 상기 제2 채널층은 복수개의 고전자이동도 영역들을 가지며, 상기 고전자이동도 영역들의 전자이동도는 상기 제1 채널층의 전자이동도보다 크다.
예시적인 실시예들에 있어서, 상기 고전자이동도 영역들은 서로 이격되어 구비될 수 있다.
예시적인 실시예들에 있어서, 상기 고전자이동도 영역들은 폴리실리콘 구조를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 채널층은 아몰퍼스 실리콘을 포함하고, 상기 고전자이동도 영역들은 상기 아몰퍼스 실리콘에 의해 둘러싸일 수 있다.
예시적인 실시예들에 있어서, 상기 고전자이동도 영역들의 각각의 지름은 1nm 내지 10nm의 범위 이내에 있을 수 있다.
예시적인 실시예들에 있어서, 상기 고전자이동도 영역들의 수소의 함량은 상기 제1 채널층의 수소의 함량보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 제2 채널층의 상면 및 측면은 상기 제1 채널층에 의해 둘러싸일 수 있다.
예시적인 실시예들에 있어서, 상기 채널은 상기 게이트 전극 위에 배치될 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 액정 표시 장치는 게이트 전극, 상기 게이트 전극과 중첩하는 채널, 상기 채널과 전기적으로 연결된 소스 전극, 상기 채널과 전기적으로 연결되며, 상기 소스 전극과 이격된 드레인 전극, 상기 드레인 전극과 전기적으로 연결된 화소 전극을 포함하는 제1 기판, 상기 제1 기판과 대향하는 제2 기판, 및 상기 제1 기판과 상기 제2 기판 사이에 배치된 액정층을 포함한다. 상기 채널은 상기 소스 전극 및 상기 드레인 전극과 상기 게이트 전극 사이에 배치되는 제1 채널층, 및 상기 게이트 전극과 상기 제1 채널층 사이에 배치되는 제2 채널층을 포함한다. 상기 제2 채널층은 복수개의 고전자이동도 영역들을 가지며, 상기 고전자이동도 영역들의 전자이동도는 상기 제1 채널층의 전자이동도보다 크다.
예시적인 실시예들에 있어서, 상기 고전자이동도 영역들은 서로 이격되어 구비될 수 있다.
예시적인 실시예들에 있어서, 상기 고전자이동도 영역들은 폴리실리콘 구조를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 채널층은 아몰퍼스 실리콘을 포함하고, 상기 고전자이동도 영역들은 상기 아몰퍼스 실리콘에 의해 둘러싸일 수 있다.
예시적인 실시예들에 있어서, 상기 고전자이동도 영역들의 각각의 지름은 1nm 내지 10nm의 범위를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 고전자이동도 영역들의 수소의 함량은 상기 제1 채널층의 수소의 함량보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 제2 채널층의 상면 및 측면은 상기 제1 채널층에 의해 둘러싸일 수 있다.
예시적인 실시예들에 있어서, 상기 채널은 상기 게이트 전극 위에 배치될 수 있다.
상기한 본 발명의 또 다른 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터의 제조방법은 기판 상에 게이트 전극을 형성한다. 상기 게이트 전극 상에 게이트 절연층을 형성한다. 상기 게이트 절연층 상에 액티브 층 및 데이터 금속층을 순차적으로 형성한다. 상기 데이터 금속층 상에 제1 포토레지스트 패턴을 형성한다. 상기 제1 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 데이터 금속층을 패터닝하여 데이터 금속 패턴을 형성하고 상기 액티브 층을 패터닝하여 예비 액티브 패턴을 형성한다. 상기 제1 포토레지스트 패턴을 부분적으로 제거하여 제2 포토레지스트 패턴을 형성한다. 상기 제2 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 데이터 금속 패턴을 패터닝하여 소스 전극 및 드레인 전극을 형성한다. 상기 예비 액티브 패턴에 수소 이온 빔을 주입하고 어닐링하여 제1 채널층 및 복수개의 고전자이동도 영역들을 갖는 제2 채널층을 갖는 액티브 패턴을 형성한다.
예시적인 실시예들에 있어서, 상기 수소 이온 빔은 10keV 내지 30keV 이내의 범위로 가속되어 상기 예비 액티브 패턴에 주입될 수 있다.
예시적인 실시예들에 있어서, 상기 수소 이온 빔이 주입된 상기 예비 액티브 패턴은 250도 내지 300도의 온도로 어닐링될 수 있다.
예시적인 실시예들에 있어서, 상기 예비 액티브 패턴, 소스 전극 및 드레인 전극을 커버하는 절연층을 형성하는 것을 더 포함할 수 있다.
본 발명의 실시예들에 따른 박막 트랜지스터, 이의 제조 방법 및 이를 갖는 액정 표시 장치에 따르면, 높은 전자이동도를 갖는 박막 트랜지스터를 제조할 수 있다.
이에 의해, 트랜지스터의 전기적 특성을 향상시킬 수 있으며, 불량율을 감소시킬 수 있다.
또한, 기존의 아몰퍼스 실리콘 트랜지스터 제조 공정을 그대로 이용하면서, 수소 이온 빔 주입 및 어닐링 공정만 추가하면 되기 때문에 생산성 및 공정 효율이 매우 뛰어난 장점이 있다.
도 1은 예시적인 실시예들에 따른 액정 표시 장치의 사시도이다.
도 2는 도 1의 액정 표시 장치를 부분적으로 확대 도시한 평면도이다.
도 3은 도 2의 I-I' 라인을 따라 절단한 단면도이다.
도 4는 도 2의 제2 채널층의 일부를 전자현미경으로 촬영한 사진이다.
도 5 내지 도 13은 예시적인 실시예들에 따른 박막 트랜지스터의 제조방법의 단계들을 설명하기 위한 단면도들이다.
도 14 내지 도 21은 예시적인 실시예들에 따른 박막 트랜지스터의 제조방법의 단계들을 설명하기 위한 단면도들이다.
도 22는 예시적인 실시예들에 따른 박막 트랜지스터의 단면도이다.
도 23 내지 도 29는 예시적인 실시예들에 따른 박막 트랜지스터의 제조방법의 단계들을 설명하기 위한 단면도들이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 액정 표시 장치의 사시도이다. 도 2는 도 1의 액정 표시 장치를 부분적으로 확대 도시한 평면도이다. 도 3은 도 2의 I-I' 라인을 따라 절단한 단면도이다. 도 4는 도 2의 제2 채널층의 일부를 전자현미경으로 촬영한 사진이다.
도 1 내지 도 4를 참조하면, 본 실시예에 따른 액정 표시 장치(100)는 제1 기판(110), 제2 기판(150) 및 액정층(170)을 포함한다. 액정 표시 장치(100)는 제1 기판(110) 및 제2 기판(150)에 전기적으로 연결되는 구동부(300)를 더 포함할 수 있다. 구동부(300)는 게이트 구동부(330) 및 데이터 구동부(310)를 포함할 수 있다.
제1 기판(110)은 복수의 게이트 라인들(GL)과 복수의 데이터 라인들(DL), 복수의 스위칭 소자들(TFT) 및 복수의 화소 전극들(PE)을 포함한다. 게이트 라인(GL)은 제1 방향(D1)으로 연장되고 제1 방향(D1)과 교차하는 제2 방향(D2)으로 배열될 수 있다. 데이터 라인(DL)은 제2 방향(D2)으로 연장되고 제1 방향(D1)으로 배열될 수 있다. 스위칭 소자(TFT)는 게이트 라인(GL) 및 데이터 라인(DL)과 연결될 수 있다. 화소 전극(PE)은 스위칭 소자(TFT)와 연결될 수 있다.
스위칭 소자(TFT)는 게이트 전극(GE), 소스 전극(SE), 액티브 패턴(113) 및 드레인 전극(DE)을 포함할 수 있다.
제2 기판(150)은 제1 기판(110)에 대향할 수 있다. 액정층(170)은 제1 기판(110) 및 제2 기판(150) 사이에 배치될 수 있다. 제2 기판(150)은 컬러 필터를 포함할 수 있다. 또는, 상기 컬러 필터는 제1 기판(110) 상에 배치될 수 있다. 또한, 제2 기판(150)은 제1 기판(110) 상에 배치된 화소 전극(PE)과 수직 전계를 형성하기 위해 화소 공통 전극을 포함할 수 있다. 또는, 상기 화소 공통 전극은 화소 전극(PE)과 수평 전계를 형성하기 위해 제1 기판(110) 상에 배치될 수 있다. 화소 전극(PE) 또는 상기 화소 공통 전극에는 슬릿 패턴이 정의될 수 있다.
제1 기판(110)은 베이스 기판(101), 게이트 전극(GE), 게이트 라인(GL), 게이트 절연층(103), 액티브 패턴(113), 소스 전극(SE), 드레인 전극(DE), 데이터 라인(DL), 절연층(105), 화소 전극(PE)을 포함할 수 있다.
베이스 기판(101)은 투명한 절연 물질을 포함한다. 예를 들어, 베이스 기판(101)은 유리(glass), 석영(quartz), 플라스틱(plastic) 등을 포함할 수 있다. 예를 들어, 상기 플라스틱은 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 수지, 폴리에틸린(polyethylene) 수지, 또는 폴리카보네이트(polycarbonate) 수지 등을 포함할 수 있다.
게이트 전극(GE)은 베이스 기판(101) 상에 배치된다. 게이트 전극(GE)은 게이트 라인(GL)에 전기적으로 연결될 수 있다. 게이트 전극(GE)은 게이트 구동부(330)로부터 게이트 신호를 인가받을 수 있다. 게이트 전극(GE)은 예를 들어, 알루미늄(Al), 티타늄(Ti), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 텅스텐(W), 네오디뮴(Nd), 크롬(Cr), 은(Ag), 구리 산화물(CuOx) 등을 포함할 수 있다. 게이트 전극(GE)은 예를 들어, 갈륨 도핑된 아연 산화물(gallium doped zinc oxide; GZO), 인듐 도핑된 아연 산화물(indium doped zinc oxide; IZO), 구리-망간 합금(CuMn) 등을 포함할 수 있다.
게이트 절연층(103)은 게이트 전극(GE)이 형성된 베이스 기판(101) 상에 배치된다. 게이트 절연층(103)은 투명한 절연 물질, 예컨대, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등을 포함할 수 있다.
액티브 패턴(113)은 게이트 절연층(103) 상에 배치될 수 있다. 액티브 패턴(113)의 적어도 일부는 게이트 전극(GE)에 중첩할 수 있다.
액티브 패턴(113)은 소스 전극(SE)와 드레인 전극(DE)과 접촉하는 제1 채널층(115) 및 게이트 전극(GE)과 제1 채널층(115) 사이에 배치되는 제2 채널층(117)을 포함한다.
예시적인 실시예들에 있어서, 제2 채널층(117)의 상면 및 측면은 제1 채널층(115)에 의해 둘러싸여 커버될 수 있다.
또한, 제2 채널층(117)은 복수개의 고전자이동도 영역들(125)을 가지며, 고전자이동도 영역들(125)의 전자이동도는 제1 채널층(115)의 전자이동도보다 크다.
예를 들어, 고전자이동도 영역들(125)은 폴리실리콘 구조를 가질 수 있다. 또한, 고전자이동도 영역들(125)의 각각의 지름은 1nm 내지 20nm의 범위 이내에 있을 수 있다.
도 4에 도시된 바와 같이, 제2 채널층(117)은 서로 이격된 고전자이동도 영역들(125)을 포함하며, 고전자이동도 영역들(125)은 폴리실리콘 구조를 가질 수 있다. 또한, 제2 채널층(117)의 나머지 영역은 아몰퍼스실리콘 구조를 가지거나, 제1 채널층의 구조와 실질적으로 동일한 구조를 가질 수 있다.
또한, 고전자이동도 영역들(125)의 수소 함량은 제1 채널층(115)의 수소 함량보다 높을 수 있으며, 제2 채널층(117)의 두께는 250 옹스트롱 내지 300 옹스트롱의 범위 이내에 있을 수 있다.
예시적인 실시예들에 있어서, 채널(113)은 게이트 전극(GE) 위에 배치될 수 있다. 이에 의해, 예시적인 실시예들에 따른 박막 트랜지스터는 바텀 게이트 구조를 가질 수 있다. 이와는 달리, 채널(113)은 게이트 전극(GE) 아래에 배치되어 예시적인 실시예들에 따른 박막트랜지스터는 탑 게이트 구조를 가질 수도 있다.
상기 소스 전극(SE)은 액티브 패턴(113)의 제1 단부와 중첩되도록 게이트 절연층(103) 상에 배치된다. 소스 전극(SE)은 데이터 라인(DL)과 전기적으로 연결될 수 있다. 소스 전극(SE)은 데이터 구동부(310)로부터 데이터 전압을 인가받을 수 있다.
드레인 전극(DE)은 소스 전극(SE)과 이격되며, 액티브 패턴(113)의 제2 단부와 중첩되도록 게이트 절연층(103) 상에 배치된다.
소스 전극(SE) 및 드레인 전극(DE)은 예를 들어, 알루미늄(Al), 티타늄(Ti), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 텅스텐(W), 네오디뮴(Nd), 크롬(Cr), 은(Ag) 등을 포함할 수 있다.
절연층(105)은 소스 전극(SE) 및 드레인 전극(DE)이 형성된 베이스 기판(101) 상에 배치된다. 절연층(105)은 예를 들어, 게이트 절연층(103)과 동일한 재질을 포함할 수 있다.
화소 전극(PE)은 절연층(105)에 정의되는 콘택홀(CNT)을 통해 드레인 전극(DE)에 전기적으로 연결된다. 화소 전극(PE)은 투명한 도전성 물질을 포함한다. 예를 들어, 화소 전극(PE)은 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 산화물(indium tin oxide; ITO), 주석 산화물(SnOx), 아연 산화물(ZnOx) 등을 포함할 수 있다.
예시적인 실시예들에 따른 박막트랜지스터에 의하면, 높은 전자이동도를 갖는 박막 트랜지스터를 제조할 수 있다.
이에 의해, 트랜지스터의 전기적 특성을 향상시킬 수 있으며, 트랜지스터의 불량율을 감소시킬 수 있다.
또한, 기존의 아몰퍼스 실리콘 트랜지스터 제조 공정을 그대로 이용하면서, 수소 이온 빔 주입 및 어닐링 공정만 추가하면 되기 때문에 생산성 및 공정 효율이 매우 뛰어난 장점이 있다.
도 5 내지 도 13은 예시적인 실시예들에 따른 박막 트랜지스터의 제조방법의 단계들을 설명하기 위한 단면도들이다.
도 5를 참조하면, 본 실시예에 따른 박막 트랜지스터의 제조방법은, 베이스 기판(101) 상에 게이트 전극(GE)을 형성한다. 게이트 전극(GE)이 형성된 베이스 기판(101) 상에 게이트 절연층(103)을 형성한다.
게이트 전극(GE)은 예를 들어, 알루미늄(Al), 티타늄(Ti), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 텅스텐(W), 네오디뮴(Nd), 크롬(Cr), 은(Ag), 구리 산화물(CuOx) 등을 포함하도록 형성될 수 있다. 게이트 전극(GE)은 예를 들어, 갈륨 도핑된 아연 산화물(gallium doped zinc oxide; GZO), 인듐 도핑된 아연 산화물(indium doped zinc oxide; IZO), 구리-망간 합금(CuMn) 등을 포함하도록 이루어질 수 있다.
게이트 절연층(103)은 투명한 절연 물질, 예컨대, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등을 포함하도록 형성될 수 있다.
도 6을 참조하면, 게이트 절연층(103) 상에 액티브 층(111)을 형성한다. 액티브 층(111) 상에 데이터 금속층(121)을 더 형성한다.
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데이터 금속층(121)은 예를 들어, 알루미늄(Al), 티타늄(Ti), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 텅스텐(W), 네오디뮴(Nd), 크롬(Cr), 은(Ag) 등을 포함하도록 형성될 수 있다.
도 7을 참조하면, 데이터 금속층(121) 상에 제1 포토레지스트 패턴(PR1)을 형성한다. 제1 포토레지스트 패턴(PR1)은 상기 게이트 전극(GE)에 중첩할 수 있다. 제1 포토레지스트 패턴(PR1)은 게이트 전극(GE)에 중첩하는 부분의 두께가 다른 부분의 두께보다 더 작을 수 있다.
도 8을 참조하면, 제1 포토레지스트 패턴(PR1)을 식각 방지막으로 이용하여 데이터 금속층(121) 및 액티브 층(111)을 식각한다.
데이터 금속층(121)이 식각되어 데이터 금속 패턴(122)으로, 액티브 층(111)은 식각되어 예비 액티브 패턴(119)으로 변환될 수 있다. 예를 들어, 데이터 금속층(121) 및 액티브 층(111)은 제1 포토레지스트 패턴(PR1)을 식각 방지막으로 이용하여 습식 식각(wet etch)될 수 있다.
도 9를 참조하면, 제1 포토레지스트 패턴(PR1)을 부분적으로 제거하여 제2 포토레지스트 패턴(PR2)을 형성한다. 제2 포토레지스트 패턴(PR2)은 상기 제1 포토레지스트 패턴(PR1)의 두께 방향으로 부분 제거되어 형성될 수 있다. 제2 포토레지스트 패턴(PR2)에 의해 데이터 금속 패턴(122)의 상면이 부분적으로 노출될 수 있다. 예를 들어, 데이터 금속 패턴(122)의 중앙 부분의 상면이 부분적으로 노출될 수 있다.
도 10을 참조하면, 제2 포토레지스트 패턴(PR2)을 식각 방지막으로 이용하여 데이터 금속 패턴(122)을 식각한다. 데이터 금속 패턴(122)의 노출된 부분이 식각됨으로써, 소스 전극(SE) 및 드레인 전극(DE)이 형성될 수 있다.
데이터 금속 패턴(122)은 식각되어 소스 전극(SE) 및 드레인 전극(DE)으로 변환될 수 있다.
도 11을 참조하면, 소스 전극(SE) 및 드레인 전극(DE)에 의해 커버되지 않는 예비 액티브 패턴(119)의 일부에 수소 이온 빔을 주입하고, 어닐링 공정이 수행된다.
상기 수소 이온 빔은 10keV 내지 30keV 이내의 범위로 가속되어 예비 액티브 패턴(119)에 주입될 수 있다. 또한, 상기 어닐링 공정은 250도 내지 300도 이내의 범위의 온도에서 수행될 수 있다.
도 12를 참조하면, 상기 이온 빔 주입공정 및 어닐링 공정에 의하여 예비 액티브 패턴(119)은 액티브 패턴(113)으로 변환될 수 있다.
액티브 패턴(113)은 소스 전극(SE)와 드레인 전극(DE)과 접촉하는 제1 채널층(115) 및 게이트 전극(GE)과 제1 채널층(115) 사이에 배치되는 제2 채널층(117)을 포함한다.
예시적인 실시예들에 있어서, 제2 채널층(117)의 상면 및 측면은 제1 채널층(115)에 의해 둘러싸여 커버될 수 있다.
또한, 제2 채널층(117)은 복수개의 고전자이동도 영역들(125)을 가지며, 고전자이동도 영역들(125)의 전자이동도는 제1 채널층(115)의 전자이동도보다 크다.
예를 들어, 고전자이동도 영역들(125)은 폴리실리콘 구조를 가질 수 있다. 또한, 고전자이동도 영역들(125)의 각각의 지름은 1nm 내지 20nm의 범위 이내에 있을 수 있다.
또한, 고전자이동도 영역들(125)의 수소 함량은 제1 채널층(115)의 수소 함량보다 높을 수 있으며, 제2 채널층(117)의 두께는 250 옹스트롱 내지 300 옹스트롱의 범위 이내에 있을 수 있다.
도 13을 참조하면, 소스 전극(SE) 및 드레인 전극(DE)이 형성된 베이스 기판(101) 상에 절연층(105)을 형성한다. 상기 절연층(105)은 상기 소스 전극(SE) 및 드레인 전극(DE)을 전체적으로 커버할 수 있다.
예시적인 실시예들에 따른 박막트랜지스터의 제조방법에 의하면, 높은 전자이동도를 갖는 박막 트랜지스터를 제조할 수 있다.
이에 의해, 트랜지스터의 전기적 특성을 향상시킬 수 있으며, 트랜지스터의 불량율을 감소시킬 수 있다. 또한, 기존의 아몰퍼스 실리콘 트랜지스터 제조 공정을 그대로 이용하면서, 수소 이온 빔 주입 및 어닐링 공정만 추가하면 되기 때문에 생산성 및 공정 효율이 매우 뛰어난 장점이 있다.
도 14 내지 도 21은 예시적인 실시예들에 따른 박막 트랜지스터의 제조방법의 단계들을 설명하기 위한 단면도들이다. 절연막 형성 순서를 제외하면, 도 5 내지 도 13에 도시된 박막 트랜지스터의 제조방법과 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구송 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 14를 참조하면, 본 실시예에 따른 박막 트랜지스터의 제조방법은, 베이스 기판(101) 상에 게이트 전극(GE)을 형성한다. 게이트 전극(GE)이 형성된 베이스 기판(101) 상에 게이트 절연층(103)을 형성한다.
게이트 절연층(103)은 투명한 절연 물질, 예컨대, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등을 포함하도록 형성될 수 있다.
도 15를 참조하면, 게이트 절연층(103) 상에 액티브 층(111)을 형성한다. 액티브 층(111) 상에 데이터 금속층(121)을 더 형성한다.
도 16을 참조하면, 데이터 금속층(121) 상에 제1 포토레지스트 패턴(PR1)을 형성한다. 제1 포토레지스트 패턴(PR1)은 상기 게이트 전극(GE)에 중첩할 수 있다. 제1 포토레지스트 패턴(PR1)은 게이트 전극(GE)에 중첩하는 부분의 두께가 다른 부분의 두께보다 더 작을 수 있다.
도 17을 참조하면, 제1 포토레지스트 패턴(PR1)을 식각 방지막으로 이용하여 데이터 금속층(121) 및 액티브 층(111)을 식각한다.
데이터 금속층(121)이 식각되어 데이터 금속 패턴(122)으로, 액티브 층(111)은 식각되어 예비 액티브 패턴(119)으로 변환될 수 있다. 예를 들어, 데이터 금속층(121) 및 액티브 층(111)은 제1 포토레지스트 패턴(PR1)을 식각 방지막으로 이용하여 습식 식각(wet etch)될 수 있다.
도 18을 참조하면, 제1 포토레지스트 패턴(PR1)을 부분적으로 제거하여 제2 포토레지스트 패턴(PR2)을 형성한다. 제2 포토레지스트 패턴(PR2)은 상기 제1 포토레지스트 패턴(PR1)의 두께 방향으로 부분 제거되어 형성될 수 있다. 제2 포토레지스트 패턴(PR2)에 의해 데이터 금속 패턴(122)의 상면이 부분적으로 노출될 수 있다. 예를 들어, 데이터 금속 패턴(122)의 중앙 부분의 상면이 부분적으로 노출될 수 있다.
도 19를 참조하면, 제2 포토레지스트 패턴(PR2)을 식각 방지막으로 이용하여 데이터 금속 패턴(122)을 식각한다. 데이터 금속 패턴(122)의 노출된 부분이 식각됨으로써, 소스 전극(SE) 및 드레인 전극(DE)이 형성될 수 있다.
데이터 금속 패턴(122)은 식각되어 소스 전극(SE) 및 드레인 전극(DE)으로 변환될 수 있다.
도 20을 참조하면, 소스 전극(SE) 및 드레인 전극(DE)이 형성된 베이스 기판(101) 상에 절연층(105)을 형성하고, 소스 전극(SE) 및 드레인 전극(DE)에 의해 노출된 예비 액티브 패턴(119)에 일부에 수소 이온 빔을 주입하고 어닐링 공정이 수행될 수 있다.
상기 절연층(105)은 상기 소스 전극(SE), 드레인 전극(DE) 및 예비 액티브 패턴(119)을 커버하도록 형성될 수 있다.
상기 수소 이온 빔은 10keV 내지 30keV 이내의 범위로 가속되어 예비 액티브 패턴(119)에 주입될 수 있다. 또한, 상기 어닐링 공정은 250도 내지 300도 이내의 범위의 온도에서 수행될 수 있다.
상기 이온 빔 주입공정 및 어닐링 공정에 의하여 예비 액티브 패턴(119)은 액티브 패턴(113)으로 변환될 수 있다.
액티브 패턴(113)은 소스 전극(SE)와 드레인 전극(DE)과 접촉하는 제1 채널층(115) 및 게이트 전극(GE)과 제1 채널층(115) 사이에 배치되는 제2 채널층(117)을 포함한다.
예시적인 실시예들에 있어서, 제2 채널층(117)의 상면 및 측면은 제1 채널층(115)에 의해 둘러싸여 커버될 수 있다.
또한, 제2 채널층(117)은 복수개의 고전자이동도 영역들(125)을 가지며, 고전자이동도 영역들(125)의 전자이동도는 제1 채널층(115)의 전자이동도보다 크다.
예를 들어, 고전자이동도 영역들(125)은 폴리실리콘 구조를 가질 수 있다. 또한, 고전자이동도 영역들(125)의 각각의 지름은 1nm 내지 20nm의 범위 이내에 있을 수 있다.
또한, 고전자이동도 영역들(125)의 수소 함량은 제1 채널층(115)의 수소 함량보다 높을 수 있으며, 제2 채널층(117)의 두께는 250 옹스트롱 내지 300 옹스트롱의 범위 이내에 있을 수 있다.
예시적인 실시예들에 따른 박막트랜지스터의 제조방법에 의하면, 높은 전자이동도를 갖는 박막 트랜지스터를 제조할 수 있다.
이에 의해, 트랜지스터의 전기적 특성을 향상시킬 수 있으며, 트랜지스터의 불량율을 감소시킬 수 있다. 또한, 기존의 아몰퍼스 실리콘 트랜지스터 제조 공정을 그대로 이용하면서, 수소 이온 빔 주입 및 어닐링 공정만 추가하면 되기 때문에 생산성 및 공정 효율이 매우 뛰어난 장점이 있다.
특히, 절연막(105)을 형성한 뒤에 수소 이온 빔 주입 및 어닐링 공정을 수행할 수 있기 때문에, 기존의 아몰퍼스 실리콘 트랜지스터 제조 공정을 그대로 이용하면서 동시에 고전자이동도를 갖는 트랜지스터를 제조할 수 있는 장점이 있다.
도 22는 예시적인 실시예들에 따른 박막 트랜지스터의 단면도이다. 소스 전극 및 드레인 전극 아래에 고전자이동도 영역들이 더 형성되는 점을 제외하면, 도 3에 도시된 박막 트랜지스터와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구송 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 1, 도 2 및 도 22를 참조하면, 제1 기판(110)은 베이스 기판(101), 게이트 전극(GE), 게이트 라인(GL), 게이트 절연층(103), 액티브 패턴(113), 소스 전극(SE), 드레인 전극(DE), 데이터 라인(DL), 절연층(105), 화소 전극(PE)을 포함할 수 있다.
베이스 기판(101)은 투명한 절연 물질을 포함한다. 예를 들어, 베이스 기판(101)은 유리(glass), 석영(quartz), 플라스틱(plastic) 등을 포함할 수 있다.
게이트 전극(GE)은 베이스 기판(101) 상에 배치된다. 게이트 전극(GE)은 게이트 라인(GL)에 전기적으로 연결될 수 있다. 게이트 전극(GE)은 게이트 구동부(330)로부터 게이트 신호를 인가받을 수 있다.
게이트 절연층(103)은 게이트 전극(GE)이 형성된 베이스 기판(101) 상에 배치된다. 게이트 절연층(103)은 투명한 절연 물질, 예컨대, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등을 포함할 수 있다.
액티브 패턴(113)은 게이트 절연층(103) 상에 배치될 수 있다. 액티브 패턴(113)의 적어도 일부는 게이트 전극(GE)에 중첩할 수 있다.
액티브 패턴(113)은 소스 전극(SE)와 드레인 전극(DE)과 접촉하는 제1 채널층(115) 및 게이트 전극(GE)과 제1 채널층(115) 사이에 배치되는 제2 채널층(123)을 포함한다.
예시적인 실시예들에 있어서, 제2 채널층(123)은 제1 채널층(115) 아래에 배치되고, 제2 채널층(123)의 상면은 소스 전극(SE), 드레인 전극(DE) 및 절연막(105)과 접촉하고, 제2 채널층(123)의 측면은 절연막(105)과 접촉할 수 있다.
또한, 제2 채널층(123)은 복수개의 고전자이동도 영역들(125)을 가지며, 고전자이동도 영역들(125)의 전자이동도는 제1 채널층(115)의 전자이동도보다 크다.
예를 들어, 고전자이동도 영역들(125)은 폴리실리콘 구조를 가질 수 있다. 또한, 고전자이동도 영역들(125)의 각각의 지름은 1nm 내지 20nm의 범위 이내에 있을 수 있다.
또한, 고전자이동도 영역들(125)의 수소 함량은 제1 채널층(115)의 수소 함량보다 높을 수 있으며, 제2 채널층(123)의 두께는 250 옹스트롱 내지 300 옹스트롱의 범위 이내에 있을 수 있다.
예시적인 실시예들에 있어서, 채널(113)은 게이트 전극(GE) 위에 배치될 수 있다. 이에 의해, 예시적인 실시예들에 따른 박막 트랜지스터는 바텀 게이트 구조를 가질 수 있다. 이와는 달리, 채널(113)은 게이트 전극(GE) 아래에 배치되어 예시적인 실시예들에 따른 박막트랜지스터는 탑 게이트 구조를 가질 수도 있다.
상기 소스 전극(SE)은 액티브 패턴(113)의 제1 단부와 중첩되도록 게이트 절연층(103) 상에 배치된다. 소스 전극(SE)은 데이터 라인(DL)과 전기적으로 연결될 수 있다. 소스 전극(SE)은 데이터 구동부(310)로부터 데이터 전압을 인가받을 수 있다.
드레인 전극(DE)은 소스 전극(SE)과 이격되며, 액티브 패턴(113)의 제2 단부와 중첩되도록 게이트 절연층(103) 상에 배치된다.
절연층(105)은 소스 전극(SE) 및 드레인 전극(DE)이 형성된 베이스 기판(101) 상에 배치된다. 절연층(105)은 예를 들어, 게이트 절연층(103)과 동일한 재질을 포함할 수 있다.
화소 전극(PE)은 절연층(105)에 정의되는 콘택홀(CNT)을 통해 드레인 전극(DE)에 전기적으로 연결된다. 화소 전극(PE)은 투명한 도전성 물질을 포함한다.
예시적인 실시예들에 따른 박막트랜지스터에 의하면, 높은 전자이동도를 갖는 박막 트랜지스터를 제조할 수 있다.
이에 의해, 트랜지스터의 전기적 특성을 향상시킬 수 있으며, 트랜지스터의 불량율을 감소시킬 수 있다.
또한, 기존의 아몰퍼스 실리콘 트랜지스터 제조 공정을 그대로 이용하면서, 수소 이온 빔 주입 및 어닐링 공정만 추가하면 되기 때문에 생산성 및 공정 효율이 매우 뛰어난 장점이 있다.
특히, 고전자이동도 영역들(125)이 소스전극(SE) 및 드레인전극(DE)의 아래에도 구비되어, 예시적인 실시예들에 따른 트랜지스터는 고전자이동도를 가질 수 있는 장점이 있다.
도 23 내지 도 29는 예시적인 실시예들에 따른 박막 트랜지스터의 제조방법의 단계들을 설명하기 위한 단면도들이다. 수소 이온빔 주입 및 어닐링 공정 순서를 제외하면, 도 5 내지 도 13에 도시된 박막 트랜지스터의 제조방법과 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구송 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 23을 참조하면, 본 실시예에 따른 박막 트랜지스터의 제조방법은, 베이스 기판(101) 상에 게이트 전극(GE)을 형성한다. 게이트 전극(GE)이 형성된 베이스 기판(101) 상에 게이트 절연층(103)을 형성한다. 게이트 절연층(103) 상에 액티브 층(111)을 형성하고, 액티브 층(111)에 수소 이온 빔을 주입하며 어닐링 공정이 수행된다.
상기 수소 이온 빔은 10keV 내지 30keV 이내의 범위로 가속되어 액티브 층(111)에 주입될 수 있다. 또한, 상기 어닐링 공정은 250도 내지 300도 이내의 범위의 온도에서 수행될 수 있다.
도 24를 참조하면, 상기 이온 빔 주입 공정 및 어닐링 공정에 의해, 액티브 층(111)은 예비 액티브 층(127)으로 변환되며, 예비 액티브 층(127) 상에 데이터 금속층(121)을 더 형성한다.
또한, 예비 액티브 층(127)은 데이터 금속층(121)과 접촉하는 제1 예비 채널층(129) 및 게이트 전극(GE)과 제1 예비 채널층(129) 사이에 배치되는 제2 예비 채널층(131)을 포함할 수 있다.
또한, 제2 예비 채널층(131)은 복수개의 고전자이동도 영역들(125)을 가지며, 고전자이동도 영역들(125)의 전자이동도는 제1 예비 채널층(129)의 전자이동도보다 크다.
예를 들어, 고전자이동도 영역들(125)은 폴리실리콘 구조를 가질 수 있다. 또한, 고전자이동도 영역들(125)의 각각의 지름은 1nm 내지 20nm의 범위 이내에 있을 수 있다.
또한, 고전자이동도 영역들(125)의 수소 함량은 제1 예비 채널층(129)의 수소 함량보다 높을 수 있으며, 제2 예비 채널층(131)의 두께는 250 옹스트롱 내지 300 옹스트롱의 범위 이내에 있을 수 있다.
도 25를 참조하면, 데이터 금속층(121) 상에 제1 포토레지스트 패턴(PR1)을 형성한다. 제1 포토레지스트 패턴(PR1)은 상기 게이트 전극(GE)에 중첩할 수 있다. 제1 포토레지스트 패턴(PR1)은 게이트 전극(GE)에 중첩하는 부분의 두께가 다른 부분의 두께보다 더 작을 수 있다.
도 26을 참조하면, 제1 포토레지스트 패턴(PR1)을 식각 방지막으로 이용하여 데이터 금속층(121) 및 예비 액티브 층(127)을 식각한다.
데이터 금속층(121)이 식각되어 데이터 금속 패턴(122)으로, 예비 액티브 층(127)은 식각되어 액티브 패턴(113)으로 변환될 수 있다. 예를 들어, 데이터 금속층(121) 및 예비 액티브 층(127)은 제1 포토레지스트 패턴(PR1)을 식각 방지막으로 이용하여 습식 식각(wet etch)될 수 있다.
또한, 상기 식각공정에 의하여, 제1 예비 채널층(129)은 제1 채널층(115)으로, 제2 예비 채널층(131)은 제2 채널층(123)으로 각각 변환될 수 있다.
도 27을 참조하면, 제1 포토레지스트 패턴(PR1)을 부분적으로 제거하여 제2 포토레지스트 패턴(PR2)을 형성한다. 제2 포토레지스트 패턴(PR2)은 상기 제1 포토레지스트 패턴(PR1)의 두께 방향으로 부분 제거되어 형성될 수 있다. 제2 포토레지스트 패턴(PR2)에 의해 데이터 금속 패턴(122)의 상면이 부분적으로 노출될 수 있다. 예를 들어, 데이터 금속 패턴(122)의 중앙 부분의 상면이 부분적으로 노출될 수 있다.
도 28을 참조하면, 제2 포토레지스트 패턴(PR2)을 식각 방지막으로 이용하여 데이터 금속 패턴(122)을 식각한다. 데이터 금속 패턴(122)의 노출된 부분이 식각됨으로써, 소스 전극(SE) 및 드레인 전극(DE)이 형성될 수 있다.
데이터 금속 패턴(122)은 식각되어 소스 전극(SE) 및 드레인 전극(DE)으로 변환될 수 있다.
도 29를 참조하면, 소스 전극(SE) 및 드레인 전극(DE)이 형성된 베이스 기판(101) 상에 절연층(105)을 형성한다.
절연층(105)은 소스 전극(SE), 드레인 전극(DE) 및 액티브 패턴(113)을 커버하도록 형성될 수 있다.
예시적인 실시예들에 따른 박막트랜지스터의 제조방법에 의하면, 높은 전자이동도를 갖는 박막 트랜지스터를 제조할 수 있다.
이에 의해, 트랜지스터의 전기적 특성을 향상시킬 수 있으며, 트랜지스터의 불량율을 감소시킬 수 있다. 또한, 기존의 아몰퍼스 실리콘 트랜지스터 제조 공정을 그대로 이용하면서, 수소 이온 빔 주입 및 어닐링 공정만 추가하면 되기 때문에 생산성 및 공정 효율이 매우 뛰어난 장점이 있다.
특히, 단일막 상태의 아몰퍼스 실리콘에 수소 이온을 주입하고 어닐링 공정이 수행됨으로, 제조 공정이 보다 간단해질 수 있는 장점이 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 액정 표시 패널 101: 베이스 기판
103: 게이트 절연층 105: 절연층
110: 제1 기판 113: 액티브 패턴
115: 제1 채널층 117: 제2 채널층
125: 고전자이동도 영역 150: 제2 기판
170: 액정층 300: 구동부

Claims (20)

  1. 기판;
    상기 기판 위에 배치된 게이트 전극;
    상기 게이트 전극과 중첩하는 채널;
    상기 채널과 전기적으로 연결된 소스 전극;
    상기 채널과 전기적으로 연결되고, 상기 소스 전극과 이격된 드레인 전극을 포함하며,
    상기 채널은,
    상기 소스 전극 및 상기 드레인 전극과 상기 게이트 전극 사이에 배치되는 제1 채널층; 및
    상기 게이트 전극과 상기 제1 채널층 사이에 배치되는 제2 채널층을 포함하고,
    상기 제2 채널층은 복수개의 고전자이동도 영역들 및 아몰퍼스실리콘을 가지며, 상기 고전자이동도 영역들의 전자이동도는 상기 제1 채널층의 전자이동도보다 크고,
    상기 고전자이동도 영역들은 상기 아몰퍼스실리콘에 의해 완전히 둘러싸이는 것을 특징으로 하는 박막 트랜지스터.
  2. 제 1 항에 있어서, 상기 고전자이동도 영역들은 서로 이격되어 구비되는 것을 특징으로 하는 박막 트랜지스터.
  3. 제 2 항에 있어서, 상기 고전자이동도 영역들은 폴리실리콘 구조를 갖는 것을 특징으로 하는 박막 트랜지스터.
  4. 삭제
  5. 제 1 항에 있어서, 상기 고전자이동도 영역들의 각각의 지름은 1nm 내지10nm의 범위 이내에 있는 것을 특징으로 하는 박막 트랜지스터.
  6. 제 1 항에 있어서, 상기 고전자이동도 영역들의 수소의 함량은 상기 제1 채널층의 수소의 함량보다 큰 것을 특징으로 하는 박막 트랜지스터.
  7. 제 1 항에 있어서, 상기 제2 채널층의 상면 및 측면은 상기 제1 채널층에 의해 둘러싸이는 것을 특징으로 하는 박막 트랜지스터.
  8. 제 1 항에 있어서, 상기 채널은 상기 게이트 전극 위에 배치되는 것을 특징으로 하는 박막 트랜지스터.
  9. 게이트 전극, 상기 게이트 전극과 중첩하는 채널, 상기 채널과 전기적으로 연결된 소스 전극, 상기 채널과 전기적으로 연결되며, 상기 소스 전극과 이격된 드레인 전극, 상기 드레인 전극과 전기적으로 연결된 화소 전극을 포함하는 제1 기판;
    상기 제1 기판과 대향하는 제2 기판; 및
    상기 제1 기판과 상기 제2 기판 사이에 배치된 액정층을 포함하고,
    상기 채널은,
    상기 소스 전극 및 상기 드레인 전극과 상기 게이트 전극 사이에 배치되는 제1 채널층; 및
    상기 게이트 전극과 상기 제1 채널층 사이에 배치되는 제2 채널층을 포함하고,
    상기 제2 채널층은 복수개의 고전자이동도 영역들 및 아몰퍼스실리콘을 가지며, 상기 고전자이동도 영역들의 전자이동도는 상기 제1 채널층의 전자이동도보다 크고,
    상기 고전자이동도 영역들은 상기 아몰퍼스실리콘에 의해 완전히 둘러싸이는 것을 특징으로 하는 액정 표시 장치.
  10. 제 9 항에 있어서, 상기 고전자이동도 영역들은 서로 이격되어 구비되는 것을 특징으로 하는 액정 표시 장치.
  11. 제 10 항에 있어서, 상기 고전자이동도 영역들은 폴리실리콘 구조를 갖는 것을 특징으로 하는 액정 표시 장치.
  12. 삭제
  13. 제 9 항에 있어서, 상기 고전자이동도 영역들의 각각의 지름은 1nm 내지 10nm의 범위 이내에 있는 것을 특징으로 하는 액정 표시 장치.
  14. 제 9 항에 있어서, 상기 고전자이동도 영역들의 수소의 함량은 상기 제1 채널층의 수소의 함량보다 큰 것을 특징으로 하는 액정 표시 장치.
  15. 제 9 항에 있어서, 상기 제2 채널층의 상면 및 측면은 상기 제1 채널층에 의해 둘러싸이는 것을 특징으로 하는 액정 표시 장치.
  16. 제 9 항에 있어서, 상기 채널은 상기 게이트 전극 위에 배치되는 것을 특징으로 하는 액정 표시 장치.
  17. 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 상에 액티브 층 및 데이터 금속층을 순차적으로 형성하는 단계;
    상기 데이터 금속층 상에 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 데이터 금속층을 패터닝하여 데이터 금속 패턴을 형성하고 상기 액티브 층을 패터닝하여 예비 액티브 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 부분적으로 제거하여 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 데이터 금속 패턴을 패터닝하여 소스 전극 및 드레인 전극을 형성하는 단계; 및
    상기 예비 액티브 패턴에 수소 이온 빔을 주입하고 어닐링하여 제1 채널층 및 복수개의 고전자이동도 영역들을 갖는 제2 채널층을 갖는 액티브 패턴을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  18. 제 17 항에 있어서, 상기 수소 이온 빔은 10keV 내지 30keV 이내의 범위로 가속되어 상기 예비 액티브 패턴에 주입되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  19. 제 17 항에 있어서, 상기 수소 이온 빔이 주입된 상기 예비 액티브 패턴은 250도 내지 300도의 범위의 온도로 어닐링되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  20. 제 17 항에 있어서, 상기 예비 액티브 패턴, 소스 전극 및 드레인 전극을 커버하는 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
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