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KR102319275B1 - 3차원 대형 시스템 집적 - Google Patents

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KR102319275B1
KR102319275B1 KR1020200014171A KR20200014171A KR102319275B1 KR 102319275 B1 KR102319275 B1 KR 102319275B1 KR 1020200014171 A KR1020200014171 A KR 1020200014171A KR 20200014171 A KR20200014171 A KR 20200014171A KR 102319275 B1 KR102319275 B1 KR 102319275B1
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KR
South Korea
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package
encapsulant
die
building block
array
Prior art date
Application number
KR1020200014171A
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Inventor
첸-후아 유
틴-하오 쿠오
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Publication date
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076—Shape of the containers
    • H01L2225/1082—Shape of the containers for improving alignment between containers, e.g. interlocking features
    • H—ELECTRICITY
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    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H01L23/4006—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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Abstract

패키지는 빌딩 블록을 포함한다. 빌딩 블록은 디바이스 다이, 디바이스 다이와 본딩된 인터포저, 및 디바이스 다이를 내부에 봉지하는 제 1 봉지재를 포함한다. 패키지는 빌딩 블록을 내부에 봉지하는 제 2 봉지재, 및 제 2 봉지재 위의 상호접속 구조물을 더 포함한다. 상호접속 구조물은 디바이스 다이에 전기적으로 결합한 재배선 라인을 가진다. 전력 모듈은 상호접속 구조물 위에 있다. 전력 모듈은 상호접속 구조물을 통해 빌딩 블록에 전기적으로 결합된다.

Description

3차원 대형 시스템 집적{THREE-DIMENSION LARGE SYSTEM INTEGRATION}
우선권 청구 및 상호 참조
본 출원은 2019년 6월 25일자로 출원되고 발명의 명칭이 "Three-Dimension Large System Integration"인 미국 가출원 제62/866,227호의 이점을 주장하며,이 출원은 본원에 참조로 포함된다.
기술 분야
본 출원은 반도체 패키지에 관한 것이고, 보다 구체적으로는 3차원 대형 시스템 집적에 관한 것이다.
일부 3차원 집적 회로(Three-Dimensional Integrated Circuit; 3DIC)에서, 디바이스 다이는 먼저 인터포저에 본딩되고, 이는 또한 솔더 영역을 통해 패키지 기판에 본딩되어 패키지를 형성한다. 결과의 패키지는 인쇄 회로 기판에 본딩된다. 그러나, 이 구조물은 높은 레이턴시를 가지고, 고속 데이터 통신에 적합하지 않다.
본 발명개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1 내지 도 7은 일부 실시예에 따른 빌딩 블록의 형성에 있어서 중간 단계의 단면도를 예시한다.
도 8 내지 도 15는 일부 실시예에 따른 빌딩 블록 내의 컴포넌트의 레이아웃을 예시한다.
도 16 내지 도 24는 일부 실시예에 따른 빌딩 블록 및 베어 디바이스 다이를 포함하는 시스템 패키지의 형성에 있어서 중간 단계의 단면도를 예시한다.
도 25 내지 도 29는 일부 실시예에 따른 시스템 패키지 내의 컴포넌트의 레이아웃을 예시한다.
도 30은 일부 실시예에 따른 시스템 패키지를 형성하기 위한 공정 흐름을 예시한다.
아래의 발명개시는 본 발명의 여러 피처들을 구현하는 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상에 또는 그 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에 예시된 바와 같은 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해서 "아래 놓인", "밑", "하부", "위에 놓인", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적인 용어는 도면에 도시된 배향에 더하여 이용 또는 동작에서의 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 여기서 사용되는 공간 상대적인 기술어는 마찬가지로 적절하게 해석될 수 있다.
일부 실시예에 따라 패키지 및 패키지를 형성하는 방법이 제공된다. 패키지의 구조는 인공 지능(Artificial Intelligence; AI) 애플리케이션, 5G 애플리케이션 등에 사용되는 것과 같은 데이터 통신 속도에 대한 요구 사항을 갖는 초대형 패키지를 형성하는데 적합하다. 패키지 형성의 중간 단계가 일부 실시예에 따라 예시된다. 일부 실시예의 몇몇의 변형이 논의된다. 본 명세서에서 논의된 실시예는 본 개시의 특허 대상을 제조하거나 사용할 수 있는 예시들을 제공하고, 본 분야의 당업자들은 상이한 실시예의 고려된 범위 내에 머무르면서 이루어질 수 있는 수정을 쉽게 이해할 것이다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 요소들을 지정하기 위해 동일한 참조 번호들이 이용된다. 방법 실시예가 특정 순서로 수행되는 것으로 논의될 수 있지만, 다른 방법 실시예가 임의의 논리적 순서로 수행될 수 있다.
본 개시의 일부 실시예에 따르면, 시스템 패키지는 재배선 라인을 통해 상호접속된 복수의 빌딩 블록 및 베어(bare)(디바이스) 다이를 포함한다. 재배선 라인, 빌딩 블록 및 베어 다이는 팬-아웃(fan-out) 패키지를 형성한다. 전력 모듈은 팬-아웃 패키지에 본딩되며 빌딩 블록 및 베어 다이보다 재배선 라인의 반대 측 상에 위치된다. 일부 실시예에 따르면, 패키지 기판 및/또는 인쇄 회로 기판이 시스템 패키지에 사용되지 않는다.
도 1 내지 도 7은 본 개시의 일부 실시예에 따른 빌딩 블록의 형성에 있어서 중간 단계의 단면도를 예시한다. 도 1 내지 도 7에 도시된 공정은 또한 도 30에 도시된 공정 흐름(200)에 개략적으로 반영된다.
도 1은 인터포저 웨이퍼, 패키지 기판 스트립, 디바이스 다이 웨이퍼 또는 패키지일 수 있는 패키지 컴포넌트(20)의 단면도를 예시한다. 패키지 컴포넌트(20)는 서로 동일할 수 있는 복수의 패키지 컴포넌트(22)를 포함한다. 본 개시의 일부 실시예에 따르면, 패키지 컴포넌트(22)는 능동 디바이스(예를 들어, 트랜지스터 및 다이오드) 및 수동 디바이스를 포함하지 않는 인터포저이다. 설명 전반에 걸쳐, 패키지 컴포넌트(22)는 대안적으로 이하 인터포저(22)로 지칭되는 반면에, 패키지 컴포넌트(22)는 또한 디바이스 다이(능동 디바이스 및/또는 수동 디바이스를 포함함), 패키지 기판, 패키지 등를 포함하지만 이에 제한되지 않는 다른 유형의 패키지 컴포넌트일 수 있다.
본 개시의 일부 실시예들에 따르면, 패키지 컴포넌트(20)는 실리콘 기판과 같은 반도체 기판일 수 있는 기판(23)을 포함한다. 기판(23)은 또한 실리콘 게르마늄, 실리콘 탄소 등과 같은 다른 반도체 재료로 형성될 수 있다. 본 개시의 대안적인 실시예들에 따르면, 기판(23)은 유전체 기판이다. 이들 실시예에 따르면, 인터포저(20)는 그 내부에 형성된 수동 디바이스를 포함하거나 포함하지 않을 수 있다.
관통-비아(Through-Via; TV)(24)는 기판(23)의 상단 표면으로부터 기판(23)으로 연장하도록 형성된다. 관통-비아(24)는 또한 때때로 기판(23)이 실리콘 기판일 때 기판-관통 비아 또는 실리콘-관통 비아로 지칭된다. 절연 층(25)은 기판(23)으로부터 관통-비아(24)를 전기적으로 절연시키기 위해 형성된다. 상호접속 구조물(28)은 기판(23) 위에 형성되고, 집적 회로 디바이스(있는 경우)를 전기적으로 상호접속하는데 사용되며, 관통-비아(24)에 접속된다. 상호접속 구조물(28)은 복수의 유전체 층(30)을 포함할 수 있다. 본 개시의 일부 실시예에 따르면, 유전체 층(30)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 이들의 조합 및/또는 이들의 다중 층으로 형성된다. 대안적으로, 유전체 층(30)은 낮은 유전 상수(k 값)를 갖는 하나 이상의 저 k 유전체 층을 포함할 수 있다. 유전체 층(30)에서 저 k 유전체 재료의 k 값은 예를 들어 약 3.0 미만 또는 약 2.5 미만일 수 있다. 금속 라인(32)이 유전체 층(30) 내에 형성된다. 비아(34)는 상부 및 하부 금속 라인(32) 사이에 형성되고 상부 및 하부 금속 라인(32)을 상호접속시킨다.
일부 실시예에 따르면, 금속 라인(32) 및 비아(34)는 유전체 층(30) 내에 트렌치 및 비아 개구부를 형성하는 단계, 전도성 배리어 층(예를 들어, TiN, Ti, TaN, Ta 등)을 퇴적하는 단계, 및 금속성 재료(예를 들어, 구리)를 충전하여 트렌치 및 비아 개구부의 나머지를 충전하는 단계를 포함하는, 다마신 공정을 사용하여 형성된다. 그 후, 화학 기계적 연마(Chemical Mechanical Polish; CMP) 공정 또는 기계적 연삭 공정과 같은 평탄화 공정이 수행되어 전도성 배리어 층 및 금속성 재료의 과잉 부분을 제거하고 금속 라인(32) 및 비아(34)은 남겨둔다. 다마신 공정을 사용하여, 금속 라인은 예를 들어 약 1 ㎛보다 작은 피치(구조물의 상부에서 볼 때)로 매우 좁게 형성될 수 있다. 이는 빌딩 블록 내부에 적절한 수의 로컬 전기 접속을 가능하게 한다.
전기 커넥터(38)는 패키지 컴포넌트(20)의 상단 표면에 형성된다. 본 개시의 일부 실시예에 따르면, 전기 커넥터(38)는 금속 필러(pillar)(범프)을 포함하며, 여기서 솔더 캡은 금속 필러의 상단 표면 위에 형성되거나 형성되지 않을 수 있다. 본 개시의 대안적인 실시예에 따르면, 전기 커넥터(38)는 솔더 영역을 포함한다. 또 다른 실시예에 따르면, 전기 커넥터(38)는 니켈 층으로 덮인 구리 필러, 무전 해 니켈 침지 금(Electro-less Nickel Immersion Gold; ENIG), 무전해 니켈 무전 해 팔라듐 침지 금(Electro-less Nickel Electro-less Palladium Immersion Gold; ENEPIG) 및/또는 유사물 및/또는 이들의 조합을 포함한다.
도 2를 참조하면, 패키지 컴포넌트(40)는 픽-앤-플레이스되고(pick-and-placed), 예를 들어 플립-칩 본딩을 통해 패키지 컴포넌트(20)에 본딩된다. 각각의 공정은 도 30에 도시된 바와 같이 공정 흐름(200)에서 공정(202)으로서 도시된다. 전기 커넥터(38)는 패키지 컴포넌트(40)의 회로를 패키지 컴포넌트(20)의 금속 라인(32) 및 관통-비아(24)에 전기적으로 결합시킨다. 일부 실시예에 따라, 패키지 컴포넌트(40)는 로직 다이, 메모리 다이, 입력-출력(IO) 다이 등을 포함할 수 있는 디바이스 다이를 포함한다. 디바이스 다이는 CPU(Central Processing Unit) 다이, GPU(Graphic Processing Unit) 다이, ASIC(Aspplication Specific Integrated Circuit) 다이, FPGA(Field-Programmable Gate Array) 다이, 모바일 애플리케이션 다이, Serializer/Deserializer(SerDes) 다이, PCiE(Peripheral Component Interconnect Express) 다이, SATA(Serial Advanced Technology Attachment) 다이, MCU(Micro Control Unit) 다이, 애플리케이션 프로세서(AP) 다이 등을 포함할 수 있다. 메모리 다이는 DRAM(Dynamic Random Access Memory) 다이, SRAM(Static Random Access Memory) 다이 등을 포함할 수 있다. 패키지 컴포넌트(40)는 또한 SoC(System on Chip) 다이, 메모리 스택(예를 들어, HBM(High-Bandwidth Memory) 큐브) 등을 포함할 수 있다. 패키지 컴포넌트(40)는 또한 수동 디바이스를 포함하는 개별 디바이스 다이이고 그 내부에 능동 디바이스를 포함하지 않는 IPD(Independent Passive Device) 다이를 포함할 수 있다. 예를 들어, IPD 다이는 캐패시터 다이, 저항기 다이, 인덕터 다이 등일 수 있다. 캐패시터 다이는 예로서 MLCC(Multiplayer Ceramic Chip Capacitor)일 수 있다. 솔더 영역(42)을 리플로우하도록 리플로우가 수행되어, 패키지 컴포넌트(40)가 인터포저(22)에 본딩된다. 각각의 인터포저(22) 상에 복수의 패키지 컴포넌트(40)가 본딩될 수 있다. 예를 들어, 도 8 내지 15에 도시된 바와 같이, 동일한 패키지 컴포넌트(20)에 본딩된 패키지 컴포넌트(40)는 예로서 도 8 내지 도 15를 참조하여 설명된 바와 같이 복수의 상이한 유형의 다이(40A, 40B 및 40C)를 포함할 수 있다.
다음으로, 도 3을 참조하면, 패키지 컴포넌트(40)와 패키지 컴포넌트(20) 사이의 갭은 언더필(44)로 충전된다. 언더필(44)은 폴리머 또는 에폭시를 포함할 수 있고, 그 안에 충전제 입자를 포함할 수 있다. 각각의 공정은 도 30에 도시된 바와 같이 공정 흐름(200)에서 공정(204)으로서 예시된다. 봉지재(encapsulant)(46)는 예를 들어 노출 몰딩을 사용하여 패키지 컴포넌트(40) 상에 봉지된다. 본 개시의 일부 실시예에 따르면, 봉지재(46)는 기재 및 기재에 혼합된 충전제를 포함하는 몰딩 화합물을 포함한다. 기재는 폴리머, 수지, 에폭시 등을 포함할 수 있다. 충전제는 실리카, 알루미늄 산화물, 실리콘 산화물 등의 구형 입자로 형성될 수 있다. 봉지재(46)를 경화 및 고형화시키기 위해 경화 공정이 수행된다. 일부 실시예에 따르면, 패키지 컴포넌트(40)는 봉지재(46) 내에 매립된다.
봉지재(46)의 경화 후에, 화학 기계적 연마(CMP) 공정 또는 기계적 연삭 공정과 같은 평탄화 공정이 수행되어 봉지재(46)의 과잉 부분을 제거할 수 있으며, 이 과잉 부분은 패키지 컴포넌트(40)의 상단 표면 위에 있다. 연마된 구조물은 도 4에 도시된다. 본 개시의 일부 실시예에 따르면, 평탄화 공정의 결과로서 패키지 컴포넌트(40)의 일부 또는 전부의 기판(예를 들어, 실리콘 기판)은 노출된다.
도 4 내지 6은 패키지 컴포넌트(20)의 후면(backside) 상의 후면 구조물의 형성을 예시한다. 도 4를 참조하면, 캐리어(48)가 제공되고, 이형 필름(release film)(50)이 캐리어(48) 상에 코팅된다. 캐리어(48)는 투명한 재료로 형성되고, 유리 캐리어, 세라믹 캐리어, 유기 캐리어 등일 수 있다. 이형 필름(50)은 캐리어(48)의 상단 표면과 물리적으로 접촉한다. 이형 필름(50)은 LTHC(Light-To-Heat-Conversion) 코팅 재료로 형성될 수 있다. 이형 필름(50)은 코팅을 통해 캐리어(48) 상에 도포될 수 있다. 본 개시의 일부 실시예에 따르면, LTHC 코팅 재료는 광/복사선(예를 들어, 레이저 빔)의 열 하에 분해될 수 있고, 캐리어(48)를 그 위에 배치 및 형성된 구조물로부터 이형시킬 수 있다.
일부 실시예에 따르면, 도 3에 도시된 바와 같은 구조물은 예를 들어 접착 필름인 DAF(Die-Attach Film)(52)을 통해 이형 필름(50)에 부착/본딩된다. 각각의 공정은 도 30에 도시된 바와 같이 공정 흐름(200)에서 공정(206)으로서 예시된다. 패키지 컴포넌트(40)의 일부 또는 전부는 DAF(52)와 접촉할 수 있고, 기판(23)의 후면은 노출된다.
다음으로, 도 5에 도시된 바와 같이, 관통-비아(24)가 노출될 때까지 얇은 기판(23)에 후면 연삭 공정이 수행된다. 각각의 공정은 도 30에 도시된 바와 같이 공정 흐름(200)에서 공정(208)으로서 예시된다. 그 후, 기판(23)은 약간 에칭되어 관통-비아(24)의 상단 부분이 남아있는 기판(23) 밖으로 돌출되게 할 수 있다. 도 6에 도시된 바와 같이, 유전체 층(54)은 반도체 기판(23)의 후면 상에 형성된다. 유전체 층(54)의 형성은 실리콘 산화물과 같은 유전체 재료를 퇴적하는 단계, 및 평탄화 공정을 수행하여 관통-비아(24)의 상단 표면보다 높은 유전체 재료의 부분을 제거하는 단계를 포함할 수 있다. 유전체 재료의 남아있는 부분은 유전체 층(54)이다.
후속 공정에서, 금속 패드(56) 및 유전체 층(58)이 형성될 수 있다. 각각의 공정은 도 30에 도시된 바와 같이 공정 흐름(200)에서 공정(210)으로서 예시된다. 금속 패드(56)는 알루미늄, 알루미늄 구리 등으로 형성될 수 있다. 본 개시의 일부 실시예에 따르면, 유전체 층(58)은 금속 패드(56)의 중심 부분을 노출된 상태로 남겨두면서 금속 패드(56)의 에지 부분을 덮도록 형성된다. 유전체 층(58)은 실리콘 산화물, 실리콘 질화물, 폴리이미드, 폴리벤족사졸(PBO) 등과 같은 무기 및/또는 유기 재료로 형성될 수 있다.
전기 커넥터(60)는 관통-비아(24)에 전기적으로 접속되도록 형성된다. 각각의 공정은 또한 도 30에 도시된 바와 같이 공정 흐름(200)에서 공정(210)으로서 예시된다. 일부 실시예에 따르면, 전기 커넥터(60)는 도금을 통해 형성되는 금속 필러이다. 다른 실시예에 따르면, 전기 커넥터(60)는 솔더 영역이다. 보호 층(62)은 전기 커넥터(60)를 덮도록 형성될 수 있다. 일부 실시예에 따르면, 보호 층(62)은 폴리이미드, PBO 등과 같은 폴리머로 형성된다. 설명 전반에 걸쳐, DAF(52) 위의 구조물은 재구성된(reconstructed) 웨이퍼(64)로 지칭된다.
그 후, 재구성된 웨이퍼(64)는 예를 들어 이형 필름(50) 상에 광을 투사함으로써 캐리어(48)로부터 디-본딩(de-bonding)되고, 광(예를 들어, 레이저 빔)은 투명 캐리어(48)를 통과한다. 각각의 공정은 도 30에 도시된 공정 흐름(200)에서 공정(212)으로서 예시된다. 따라서, 이형 필름(50)이 분해되고, 재구성된 웨이퍼(64)는 캐리어(48)로부터 이형된다. DAF(52)는 세정 공정에서 제거될 수 있다.
다음으로, 재구성된 웨이퍼(64)에 대해 싱귤레이팅(다이싱) 공정이 수행되어 재구성된 웨이퍼(64)를 도 7에 도시된 복수의 빌딩 블록(66)으로 절단한다. 각각의 공정은 또한 도 30에 도시된 공정 흐름(200)에서 공정(212)으로서 예시된다. 각각의 빌딩 블록(66)은 인터포저(22)(도 1) 및 그 위에 본딩된 대응하는 패키지 컴포넌트(40) 중 하나를 포함한다. 일부 실시예에 따르면, 빌딩 블록(66)은 약 2,500 mm2 내지 약 14,400 mm2 범위 내의 크기를 가질 수 있는 대형 패키지이다.
도 1 내지 도 7은 디바이스 다이가 그 위에 본딩되는 인터포저에 기초하여 형성되는 일부 예시적인 빌딩 블록(66)의 형성을 예시한 것으로 이해된다. 본 개시의 다른 실시예들에 따르면, 빌딩 블록(66)은 CoWoS(Chip-on-Wafer-on-Substrate) 패키지, InFO(Integrated Fan-out) 패키지, 또는 다른 유형의 3DIC 구조물일 수 있다.
도 8 내지 도 15는 본 개시의 일부 실시예에 따른 빌딩 블록(66)의 예시적인 레이아웃을 예시한다. 도 8은 일부 실시예에 따른 빌딩 블록(66)을 예시하며, 여기서 빌딩 블록(66)은 로직 다이(40A) 및 로직 다이(40A) 옆에 위치된 하나 이상의 메모리 또는 IO(이후 메모리/IO로 지칭됨) 다이(40B)를 포함한다. 설명 전반에 걸쳐서, 로직 다이(40A), 메모리/IO 다이(40B) 및 IPD 다이(40C)는 총괄적으로 디바이스 다이(40) 또는 패키지 컴포넌트(40)로 지칭된다. 메모리/IO 다이(40B)는 로직 다이(40A)의 일 측에 배치될 수 있다. 도 9는 본 개시의 대안적인 실시예에 따른 빌딩 블록(66)을 예시하며, 여기서 빌딩 블록(66)은 로직 다이(40A) 및 로직 다이(40A)의 반대 측에 배치된 메모리/IO 다이(40B)를 포함한다.
도 10은 일부 실시예에 따른 빌딩 블록(66)을 예시하며, 빌딩 블록(66)은 2개 이상의 로직 다이(40A) 및 로직 다이(40A)를 둘러싸는 링에 정렬된 메모리/IO 다이(40B)를 포함한다. 메모리/IO 다이(40B)는 빌딩 블록(66)의 주변을 따라 배열될 수 있다. 도 11은 일부 실시예에 따른 빌딩 블록(66)을 도시하며, 여기서 빌딩 블록(66)은 4개의 로직 다이(40A)를 포함하고, 각각의 로직 다이(40A)는 서빙 메모리/IO 다이(40B)를 동반하며 전기적으로 그리고 신호적으로 접속된다. 메모리/IO 다이(40B)는 또한 어레이를 형성할 수 있는 로직 다이(40A)를 둘러싸는 링에 정렬된다.
도 12는 일부 실시예에 따른 빌딩 블록(66)을 도시하며, 빌딩 블록(66)은 로직 다이(40A)의 일 측에 로직 다이(40A) 및 하나 이상의 메모리/IO 다이(40B)를 포함한다. 복수의 IPD 다이(40C)는 로직 다이(40A) 및 메모리/IO 다이(40B)를 둘러싸는 링에 정렬된다. IPD 다이(40C)는 빌딩 블록(66)의 주변을 따라 배열될 수 있다. 도 13은 메모리/IO 다이(40B)가 로직 다이(40A)의 반대 측에 있다는 것을 제외하고 도 12의 구조와 유사한 구조를 도시한다.
도 14는 일부 실시예에 따른 빌딩 블록(66)을 도시하며, 여기서 빌딩 블록(66)은 2개 이상의 로직 다이(40A) 및 로직 다이(40A)를 둘러싸는 링에 정렬된 메모리/IO 다이(40B)를 포함한다. IPD 다이(40C)는 또한 빌딩 블록(66)의 주변을 따르고 메모리/IO 다이(40B)를 둘러싸는 링에 정렬된다. 도 15는 일부 실시예에 따른 빌딩 블록(66)을 도시하며, 여기서 빌딩 블록(66)은 어레이를 형성하는 복수의 로직 다이(40A)를 포함하고, 각각의 로직 다이(40A)는 서빙 메모리/IO 다이(40B)를 동반하여 전기적으로 그리고 신호적으로 접속된다. IPD 다이(40C)는 또한 빌딩 블록(66)의 주변을 따르고 메모리/IO 다이(40B)를 둘러싸는 링에 정렬된다.
도 16 내지 도 24는 본 개시의 일부 실시예에 따른 시스템 패키지의 형성에 있어서 중간 단계를 예시한다. 도 16을 참조하면, 캐리어(68)가 제공되고, 이형 필름(70)이 캐리어(68) 상에 코팅된다. 일부 실시예에 따르면, 유전체 버퍼 층(72)이 이형 필름(70) 상에 형성된다. 대안적인 실시예에 따르면, 유전체 버퍼 층(72)은 생략된다. 캐리어(68), 이형 필름(70) 및 유전체 버퍼 층(72)의 재료는 도 4에 도시된 바와 같이 각각 캐리어(48), 이형 필름(50) 및 DAF(52)를 형성하기 위한 동일한 그룹의 후보 재료로부터 선택될 수 있으며, 여기에 반복되지 않는다.
도 16은 빌딩 블록(66), 베어 다이(76) 및 IPD 다이(78)의 배치/부착을 추가로 도시한다. 각각의 공정은 도 30에 도시된 공정 흐름(200)에서 공정(214)으로서 예시된다. 베어 다이는 각각의 웨이퍼로부터 절단되고 더이상 패키지되지 않는 디바이스 다이일 수 있다. 일부 실시예에 따르면, 베어 다이는 로직 다이, 메모리 다이, SoC 다이 등을 포함한다. 빌딩 블록(66), 베어 다이(76) 및 IPD 다이(78)는 DAF(74)를 통해 유전체 버퍼 층(72)에 부착된다. 본 개시의 일부 실시예에 따르면, DAF(74)는 블록(66), 베어 다이(76) 및 IPD 다이(78)의 일부 또는 전부의 반도체 기판과 물리적으로 접촉한다. 유전체 버퍼 층(72) 상에 배치된 빌딩 블록(66), 베어 다이(76) 및 IPD 다이(78)의 복수 그룹이 존재할 수 있다. 빌딩 블록(66)은 서로 동일할 수 있거나, 서로 상이할 수 있다. 예를 들어, 빌딩 블록(66) 중 상이한 빌딩 블록에서의 다이(40)의 수는 서로 동일하거나 서로 상이할 수 있다. 빌딩 블록(66) 중 상이한 빌딩 블록에서의의 다이(40)의 유형은 또한 서로 동일하거나 서로 상이할 수 있다.
다음으로, 봉지재(80)는 도 17에 도시된 바와 같이 빌딩 블록(66), 베어 다이(76) 및 IPD 다이(78)를 봉지하기 위해 디스펜스된다. 그 후, 봉지재(80)가 경화된다. 각각의 공정은 도 30에 도시된 바와 같이 공정 흐름(200)에서 공정(216)으로서 예시된다. 봉지재(80)는 빌딩 블록(66), 베어 다이(76) 및 IPD 다이(78) 사이의 갭을 충전한다. 봉지재(80)는 몰딩 화합물, 몰딩 언더필, 에폭시 및/또는 수지를 포함할 수 있다. 빌딩 블록의 봉지재(46)는 싱귤레이팅 공정(도 7)에서 절단되었기 때문에, 봉지재(46)와 봉지재(80) 사이에는 뚜렷한 계면이 존재한다. 예를 들어, 봉지재(46)의 구형 충전제 입자는 절단될 때 부분 입자가 될 것이고, 봉지재(46)와 봉지재(80) 사이에 뚜렷한 계면을 만든다.
봉지재(80)는 봉지재(80)의 상단 표면이 빌딩 블록(66)에서 전기 커넥터(60) 및 보호 층(62)의 상단보다 높도록 하는 레벨로 디스펜스된다. 몰딩 화합물 또는 몰딩 언더필로 형성되는 경우, 봉지재(80)는 폴리머, 수지, 에폭시 등일 수 있는 기재 및 기재 내의 충전제 입자(도시되지 않음)를 포함할 수 있다. 충전제 입자는 구 형상을 가질 수 있는 SiO2, Al2O3, 실리카 등의 유전체 입자일 수 있다. 또한, 구형 충전제 입자는 동일하거나 상이한 직경을 가질 수 있다.
봉지재(80)의 디스펜스 후에, 도 18에 또한 도시된 바와 같이, CMP 공정 또는 기계적 연삭 공정과 같은 평탄화 공정이 빌딩 블록(66)의 봉지재(80), 보호 층(62) 및 전기 커넥터(60)를 평탄화하기 위해 수행된다. 결과적으로, 베어 다이(76) 및 IPD 다이(78)의 전기 커넥터가 모두 노출된다. 각각의 공정은 도 30에 도시된 공정 흐름(200)에서 공정(218)으로서 예시된다.
후속 공정에서, 상호접속 구조물(86)은 봉지재(80) 위에 형성된다. 도 19 및도 20은 각각 상호접속 구조물(86)의 제 1 부분 및 제 2 부분의 형성을 예시한다. 각각의 공정은 도 30에 도시된 공정 흐름(200)에서 각각 공정(220 및 222)으로서 예시된다. 본 개시의 일부 실시예에 따르면, 상호접속 구조물(86)은 유전체 층(82A) 및 유전체 층(82A) 위의 유전체 층(82B)을 포함한다. 각각의 유전체 층(82B)은 유전체 층(82A) 중 어느 것보다 더 두꺼울 수 있다. 본 개시의 일부 실시예에 따르면, 유전체 층(82A)은 PBO, 폴리이미드, BCB 등과 같은 감광성 재료로 형성되고, 유전체 층(82B)은 몰딩 화합물, 몰딩 언더필, 실리콘 산화막, 실리콘 질화물 등과 같은 비감광성 재료로 형성된다. 대안적인 실시예들에 따르면, 유전체 층(82A 및 82B) 양자 모두는 감광성 재료로 형성된다.
RDL(84A)은 유전체 층(82A) 내에 형성되고, RDL(84B)은 유전체 층(82B) 내에 형성된다. 일부 실시예에 따르면, RDL(84B)은 RDL(84A)보다 더 두껍고/두껍거나 더 넓고, 장거리 전기적 라우팅에 사용될 수 있는 반면, RDL(84A)은 단거리 전기적 라우팅에 사용될 수 있다. 전기 커넥터(88)는 상호접속 구조물(86)의 표면 상에 형성된다. 전기 커넥터(88) 및 RDL(84A 및 84B)은 빌딩 블록(66), 베어 다이(76) 및 IPD 다이(78)에 전기적으로 접속된다. 설명 전반에 걸쳐서, 유전체 버퍼 층(72) 상의 구조물(또는 유전체 버퍼 층(72)이 형성되지 않은 경우 이형 필름(70))은 재구성 웨이퍼이기도 한 InFO 패키지(92)로 지칭된다.
후속 공정에서, 캐리어(68)는 InFO 패키지(92)로부터 디-본딩된다. 본 개시의 일부 실시예에 따르면, DAF(74)는 예를 들어 세정 공정 또는 연마 공정에서 제거된다. 각각의 공정은 도 30에 도시된 바와 같이 공정 흐름(200)에서 공정(224)로서 예시된다. 결과의 InFO 패키지(92)는 도 21에 도시된다. 관통-홀(through-hole)(98)이 InFO 패키지(92)를 관통하도록 형성될 수 있다. 각각의 공정은 또한 도 30에 도시된 바와 같이 공정 흐름(200)에서 공정(224)로서 예시된다. 관통 홀(98)은 레이저 드릴, 드릴 비트를 이용한 드릴링 등을 통해 형성될 수 있다. 일부 실시예에 따르면, 빌딩 블록(66)은 도 25 내지 도 29에 도시된 바와 같이 복수의 행 및 복수의 열을 포함하는 어레이로서 분배된다. 복수의 수평 간격 및 복수의 수직 간격은 각각 서로로부터 행과 열을 분리한다. 관통-홀(98)은 수평 간격 및 수직 간격의 중첩 영역에 위치될 수 있다. 그 후, InFO 패키지(92)는 테이프(94)에 부착되고, 이는 도 21에 도시된 바와 같이 프레임(96)에 추가로 부착된다.
도 22는 예를 들어 솔더 영역(102)을 통해 소켓(104) 및 커넥터(106)를 InFO 패키지(92)에 본딩하는 것을 예시한다. 각각의 공정은 도 30에 도시된 공정 흐름(200)에서 공정(226)으로서 예시된다. 일부 실시예에서, 소켓(104)은 핀 홀(pin hole)(108)을 가지며, 핀 홀(108)의 (암(female)) 전기 커넥터는 솔더 영역(102) 및 하부 RDL, 다이 및 빌딩 블록에 전기적으로 접속된다. 결과의 시스템 패키지(110)(도 24)와 다른 시스템 사이의 신호 접속에 사용되는 커넥터(106)는 또한 InFO 패키지(92)에 본딩된다. 커넥터(106)는 어댑터, 소켓 등을 포함할 수 있다. 커넥터(106)는 복수의 핀, 핀 홀 등과 같은 복수의 신호 경로를 포함할 수 있고, 시스템 패키지(110)와 다른 시스템 사이의 병렬 또는 직렬 신호 송신을 위한 버스로서 사용될 수 있다. 예를 들어, 개략적으로 도시된 와이어(107)는 커넥터(106)에 접속되고 시스템 패키지(110)를 다른 시스템에 접속하는데 사용된다. 도시되지는 않았지만, 솔더 영역(102)을 보호하기 위해 언더필이 소켓(104)과 InFO 패키지(92) 사이 및 커넥터(106)와 InFO 패키지(92) 사이에 디스펜스될 수 있다.
설명 전반에 걸쳐서, 테이프(94) 위의 컴포넌트는 총괄적으로 시스템 패키지(110)로 지칭된다. 후속 공정에서, 시스템 패키지(110)는 테이프(94)로부터 탈착(detach)되고, 결과의 시스템 패키지(110)는 도 23에 도시된다. 각각의 공정은 도 30에 도시된 공정 흐름(200)에서 공정(228)으로서 예시된다.
다음으로, 도 24에 도시된 바와 같이, 전력 모듈(112)은 시스템 패키지(110)를 확장시키기 위해 소켓(104)에 접속된다. 각각의 공정은 도 30에 도시된 공정 흐름(200)에서 공정(230)으로서 예시된다. 예를 들어, 전력 모듈(112)은 소켓(104)에 핀 홀(108)(도 23)로 삽입되는 핀(114)을 포함한다. 전력 모듈(112)은 전력 및/또는 다른 유형의 전력 관리 회로를 조절(regulating)하기 위한 PWM(Pulse Width Modulation) 회로를 포함할 수 있다. 전력 모듈(112)은 하부 빌딩 블록(66), 베어 다이(76) 및 IPD 다이(78)에 조절된 전력을 제공한다. 전력 모듈(112)은 또한 전력 관리 및 전력 저장을 위해 IPD 다이(78)에 접속된다. 전력 모듈(112)은 예를 들어 접속 라인(접속 라인은 전력 모듈(112) 위에 있고 전력 모듈(112)에 접속될 수 있음)을 통해 전원(예를 들어, AC 전원)을 수신한다. 전원과 접속 라인은 예시되지 않는다.
본 개시의 일부 실시예들에 따르면, 전력 모듈(112) 및 빌딩 블록(116)은 일대일 대응을 가질 수 있으며, 여기서 각각의 전력 모듈(112)은 하나의(그리고 단 하나의) 빌딩 블록(116)에 대응하고(그리고 중첩할 수 있고), 각각의 빌딩 블록(116)은 전력 모듈(112) 중 하나(그리고 단 하나)에 대응한다. 본 개시의 대안적인 실시예들에 따르면, 전력 모듈(112) 및 빌딩 블록(116)은 복수의 전력 모듈(112)이 동일한 빌딩 블록(66)에 대응하고 전력을 제공하는 N대일(N-to-one) 대응을 가질 수 있다. 본 개시의 다른 대안적인 실시예에 따르면, 전력 모듈(112) 및 빌딩 블록(116)은 하나의 전력 모듈(112)이 복수의 빌딩 블록(66)에 대응하고 전력을 제공하는 일대N(one-to-N) 대응을 가질 수 있다.
도 24는 시스템 패키지(110)를 더 확장하기 위해 냉각 판(방열 판)(120), 브레이스(brace)(124) 및 링(130)의 설치를 추가로 예시한다. 각각의 공정은 도 30에 도시된 공정 흐름(200)에서 공정(232)으로서 예시된다. 냉각 판(120)은 열 전도성이 우수한 접착 필름인 열 계면 재료(Thermal Interface Material; TIM)(122)를 통해 InFO 패키지(92)에 부착된다. 냉각 판(120)은 구리, 알루미늄, 스테인레스 스틸, 니켈 등과 같은 금속 재료로 형성될 수 있다. 브레이스(124)는 나사(screw)(126) 및 볼트(128)를 통해 설치된다. 일부 실시예에 따르면, 브레이스(124)의 하단 표면은 소켓(104)의 상단 표면과 접촉한다. 브레이스(124)는 구리, 스테인레스 스틸 등과 같은 금속성 재료로 형성될 수 있다. 시스템 패키지(110)의 평면도에서, 브레이스(124)는 빌딩 블록(66)의 행과 열 사이의 간격과 중첩하는 복수의 수평 스트립 및 복수의 수직 스트립을 포함하는 그리드(메쉬)를 형성할 수 있고(도 25 내지 34), 수평 스트립과 수직 스트립이 함께 연결되어 그리드를 형성한다. 브레이스(124), 나사(126) 및 볼트(128)는 조합하여 소켓(104)을 InFO 패키지(92) 및 냉각 판(120)과 함께 고정하는데 사용된다. 또한, 금속 링(130)은 InFO 패키지(92)의 주변 영역 상에 가압된 링이며, 나사(132) 및 볼트(134)를 사용하여 InFO 패키지(92) 및 냉각 판(120)을 함께 고정하기 위해 사용된다. 결과의 시스템 패키지(110)는 또한 더 큰 시스템에 설치될 수 있는 시스템 모듈이다.
도 25 내지 34는 본 개시의 일부 실시예에 따른 InFO 패키지(92)에서의 빌딩 블록(66), 베어 다이(76) 및 IPD 다이(78)의 레이아웃을 예시한다. 각각의 InFO 패키지(92) 내의 빌딩 블록(66)은 서로 동일한 구조를 가질 수 있거나, 상이한 구조 및 레이아웃을 가질 수 있으며, 이는 예로서 도 8 내지 도 15로부터 선택될 수 있다는 것이 이해된다. 일부 실시예에 따르면, InFO 패키지(92)는 초대형 패키지이며, 이는 약 10,000 mm2보다 큰 크기를 가질 수 있다. 또한, 빌딩 블록(66)의 크기에 따라, InFO 패키지(92)의 크기는 10,000 mm2보다 상당히 큰, 예를 들어 약 50,000 mm2 내지 100,000 mm2 사이의 범위 내에, 또는 그 이상일 수 있다.
도 25는 복수의 빌딩 블록(66)이 빌딩 블록(66) 사이에 IPD 다이 및 베어 다이가 배치되지 않은 어레이를 형성하는 InFO 패키지(92)를 예시한다. IO 다이 또는 다른 유형의 디바이스 다이일 수 있는 베어 다이(76)는 어레이의 주변에 배열되며 어레이를 둘러싸는 IO 다이 및 베어 다이는 배치되지 않는다. 도 26은 복수의 빌딩 블록(66)이 빌딩 블록(66) 사이에 베어 다이(76)가 배치되는 어레이를 형성하는 InFO 패키지(92)를 예시한다. 베어 다이(76)는 또한 어레이의 주변에 배치된다. 도 27은 복수의 빌딩 블록(66)이 어레이 내에 IO 다이 및 베어 다이가 배치되지 않는 어레이를 형성하는 InFO 패키지(92)를 예시한다. 베어 다이(76)는 빌딩 블록(66)의 어레이를 둘러싸는 링에 정렬되도돌 배열된다. 복수의 IPD 다이(78)는 또한 빌딩 블록(66)의 어레이를 둘러싸는 링을 따라 배열된다. 도 28은 IPD 다이(78)가 빌딩 블록(66)의 어레이 내부에 배치된다는 것을 제외하고는 도 25에 도시된 InFO 패키지(92)와 유사한 InFO 패키지(92)를 예시한다. 도 29는 IPD 다이(78) 및 베어 다이(76) 양자 모두가 빌딩 블록(66)의 어레이 내부에 배치된다는 것을 제외하고는 도 25에 도시된 InFO 패키지(92)와 유사한 InFO 패키지(92)를 예시한다.
본 개시의 일부 실시예에 따르면, 도 25, 도 26, 도 27, 도 28 및 도 29에 도시된 바와 같이, InFO 패키지(92)는 웨이퍼 레벨에 있으며, 둥근 평면 형상을 가진다. 도 16 내지 도 21에 도시된 공정에서 형성된 바와 같은 InFO 패키지(92)는 절단되지 않고, 이들 실시예에 따라 웨이퍼 형태로 사용된다. 다른 실시예에 따르면, 도 25, 도 26, 도 27, 도 28 및 도 29의 InFO 패키지(92)의 둥근 에지는 패키지의 크기를 줄이기 위해 컷팅된다. 점선(142)은 컷팅에 의해 형성된 직선 에지를 나타낸다. 추가의 대안적인 실시예에서, InFO 패키지(92)는 직사각형 평면 형상을 가질 수 있다. 이들 실시예에 따르면, 복수의 동일 InFO 패키지(92)는 대형 재구성된 웨이퍼의 일부로서 동시에 형성될 수 있고, 그 후 대형 재구성된 웨이퍼로부터 절단된다.
상기 예시된 실시예에서, 3차원(3D) 패키지를 형성하기 위한 본 발명개시의 일부 실시예에 따른 일부 공정 및 피처가 논의된다. 다른 피처 및 공정이 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 돕기 위해 테스트 구조물이 포함될 수 있다. 테스트 구조물은 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 허용하는 재배선 층 내에 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 최종 구조물뿐만 아니라 중간 구조물에 대해서도 수행될 수 있다. 추가적으로, 여기에 개시된 구조물 및 방법은 수율을 증가시키고 비용을 감소시키기 위해 노운-굿-다이의 중간 검증을 통합하는 테스트 방법과 함께 사용될 수 있다.
본 개시의 실시예는 몇몇 유리한 특징을 가진다. 종래의 패키지에서, 디바이스 다이는 인터포저 웨이퍼에 본딩되어 CoW(Chip-on-Wafer) 구조물을 형성하고, 그 후 웨이퍼에서 인터포저를 분리하기 위해 절단된다. 결과의 분리된 CoW 구조물은 패키지 기판에 본딩되어 CoWoS(Chip-on-Wafer-on-substrate) 구조물을 형성하여 시스템 패키지를 형성한다. 최종 패키지에서 패키지 기판이 서로 분리되기 때문에 결과의 시스템 패키지에서의 디바이스 다이는 패키지 기판을 통해 통신할 수 없다는 것이 이해된다. 따라서, CoWoS 구조물은 PCB(Printed Circuits Board)에 추가로 본딩되고, CoWoS 구조물 사이의 통신은 PCB를 통해 이루어진다. 따라서, 디바이스 다이 사이의 신호 통신은 인터포저, 패키지 기판 및 PCB를 포함한 다수의 컴포넌트를 거쳐야한다. 결과의 통신 경로가 길고, 이는 신호의 레이턴시를 초래한다. 이는 특히 초대형 패키지에서 고속 통신을 어렵게 한다. 본 출원의 실시예에서, 상호접속 구조물(86)(예를 들어, RDL(84A))은 빌딩 블록 사이의 측방 통신을 위해 사용될 수 있고, 더 적은 수의 컴포넌트를 통과하는 신호 경로는 매우 짧아서, 고속 통신을 가능하게 한다.
또한, 종래의 구조물에서, 전력 모듈은 PCB에 본딩되고 CoWoS 구조물과 동일한 레벨에 있다. 초대형 시스템 패키지가 형성될 때, 측방 전력 공급 경로는 때때로 수십 밀리미터만큼 매우 길다. 이는 전력 공급 경로를 크게 증가시키고 짧은 시간에 큰 전류를 소비하는 애플리케이션의 경우 전력 공급이 충분히 빠르지 않다. 본 개시의 실시예에서, 전력 모듈은 빌딩 블록 및 디바이스 다이과 상호접속 구조물의 반대 측 상에 있으며, 전력 공급 경로는 상호접속 구조물의 두께 + 솔더 영역의 높이보다 크지 않으며, 어떤 전력 공급 경로는 1 또는 2 mm 이하로 작을 수 있다. 따라서, 전력 공급 능력이 크게 향상된다.
본 개시의 일부 실시예들에 따르면, 패키지는 디바이스 다이를 포함하는 빌딩 블록; 디바이스 다이와 본딩된 인터포저; 및 디바이스 다이를 그 내부에 봉지하는 제 1 봉지재를 포함한다. 패키지는 빌딩 블록을 내부에 봉지하는 제 2 봉지재; 제 2 봉지재 위의 상호접속 구조물 - 상호접속 구조물은 디바이스 다이에 전기적으로 결합하는 재배선 라인을 포함함 - ; 및 상호접속 구조물 위의 전력 모듈 - 전력 모듈은 상호접속 구조물을 통해 빌딩 블록에 전기적으로 결합됨 - 을 포함한다. 일 실시예에서, 빌딩 블록은 복수의 유전체 층을 포함하고, 복수의 유전체 층의 하단 유전체 층은 제 2 봉지재 및 디바이스 다이와 물리적으로 접촉한다. 일 실시예에서, 디바이스 다이는 로직 다이이고, 빌딩 블록은 제 1 봉지재 내에 봉지된 메모리 스택을 더 포함한다. 일 실시예에서, 패키지는 냉각 판; 디바이스 다이의 반도체 기판의 표면과 접촉하는 제 1 표면 및 냉각 판과 접촉하는 제 2 표면을 포함하는 열 계면 재료; 및 제 2 봉지재, 냉각 판 및 열 계면 재료를 관통하는 나사를 더 포함한다. 일 실시예에서, 패키지는 제 2 봉지재 내에 복수의 빌딩 블록을 더 포함하고, 복수의 빌딩 블록은 어레이를 형성한다. 일 실시예에서, 패키지는 전력 모듈과 동일한 레벨에 있는 복수의 전력 모듈을 더 포함하고, 복수의 전력 모듈은 일대일 대응으로 복수의 빌딩 블록에 전기적으로 결합된다. 일 실시예에서, 패키지는 메쉬를 형성하는 금속 브레이스; 및 금속 브레이스를 상호접속 구조물 및 제 2 봉지재에 고정시키는 복수의 나사 및 볼트를 포함한다. 일 실시예에서, 패키지는 전력 모듈이 소켓에 연결된 상태로 상호접속 구조물에 본딩된 소켓을 더 포함하고, 금속 브레이스가 소켓과 접촉한다. 일 실시예에서, 패키지는 제 2 봉지재 내에 봉지된 복수의 독립적인 수동 디바이스 다이를 더 포함한다. 일 실시예에서, 패키지는 제 2 봉지재 내에 봉지된 복수의 베어 다이를 더 포함한다.
본 개시의 일부 실시예에 따르면, 패키지는 어레이를 형성하는 빌딩 블록 어레이 - 빌딩 블록 어레이 내의 각각의 빌딩 블록은, 제 1 몰딩 화합물, 제 1 몰딩 화합물 내의 로직 다이, 및 제 1 몰딩 화합물 내의 메모리 다이를 포함함 - ; 제 2 몰딩 화합물 - 제 2 몰딩 화합물 내에 빌딩 블록의 어레이를 가짐 - ; 어레이를 넘어 측방으로 확장하는 상호접속 구조물 - 상호접속 구조물은, 복수의 유전체 층, 및 복수의 유전체 층 내에 있고 어레이에 전기적으로 결합된 복수의 재배선 라인을 포함함 - ; 및 제 2 몰딩 화합물 외측의 전력 모듈 - 전력 모듈은 어레이에 전기적으로 결합됨 - 을 포함한다. 일 실시예에서, 전력 모듈은 상호접속 구조물 위에 있다. 일 실시예에서, 패키지는 복수의 전력 모듈을 더 포함하고, 상기 전력 모듈은 복수의 전력 모듈 중 하나이고, 복수의 전력 모듈은 어레이와 중첩된다. 일 실시예에서, 패키지는 솔더 영역을 통해 상호접속 구조물 위에 있고 상호접속 구조물에 본딩된 커넥터를 더 포함하며, 커넥터는 어레이에 전기 신호를 제공하도록 구성된다.
본 개시의 일부 실시예에 따르면, 방법은 복수의 디바이스 다이를 인터포저 웨이퍼에 본딩하는 단계; 복수의 디바이스 다이를 제 1 봉지재 내에 봉지하는 단계; 인터포저 웨이퍼의 기판에서 관통-비아를 드러내도록 인터포저 웨이퍼를 연마하는 단계; 관통-비아에 접속되는 전기 커넥터를 형성하는 단계; 인터포저 웨이퍼와 제 1 봉지재를 싱귤레이팅하여 빌딩 블록을 형성하는 단계; 빌딩 블록을 제 2 봉지재 내에 봉지하는 단계; 제 2 봉지재 위에 있고 제 2 봉지재와 접촉하는 팬-아웃 상호접속 구조물을 형성하는 단계; 및 팬-아웃 상호접속 구조물 위에 전력 모듈을 부착하는 단계를 포함한다. 일 실시예에서, 방법은 제 2 봉지재 내에 빌딩 블록 어레이를 봉지하는 단계를 더 포함하고, 빌딩 블록 어레이는 상기 빌딩 블록을 포함한다. 일 실시예에서, 방법은 팬-아웃 상호접속 구조물 위에 복수의 전력 모듈을 부착하는 단계를 더 포함하고, 복수의 전력 모듈 각각은 빌딩 블록 어레이 중 하나에 전기적으로 접속된다. 일 실시예에서, 방법은 제 2 봉지재 내에 복수의 베어 다이를 봉지하는 단계를 더 포함한다. 일 실시예에서, 방법은 제 2 봉지재 내에 복수의 독립적인 수동 디바이스 다이를 봉지하는 단계를 더 포함한다. 일 실시예에서, 방법은 팬-아웃 상호접속 구조물 위에 복수의 신호 경로를 포함하는 커넥터를 접속하는 단계를 더 포함한다.
상기는 본 발명개시의 양상들을 본 발명분야의 당업자가 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점을 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
실시예 1. 패키지에 있어서,
빌딩 블록 - 상기 빌딩 블록은,
디바이스 다이,
상기 디바이스 다이와 본딩된 인터포저, 및
상기 디바이스 다이를 내부에 봉지하는 제 1 봉지재(encapsulant)를 포함함 - ;
상기 빌딩 블록을 내부에 봉지하는 제 2 봉지재;
상기 제 2 봉지재 위의 상호접속 구조물 - 상기 상호접속 구조물은 상기 디바이스 다이에 전기적으로 결합하는 재배선 라인을 포함함 - ; 및
상기 상호접속 구조물 위의 전력 모듈 - 상기 전력 모듈은 상기 상호접속 구조물을 통해 상기 빌딩 블록에 전기적으로 결합됨 -
을 포함하는, 패키지.
실시예 2. 제 1 항에 있어서, 상기 빌딩 블록은 복수의 유전체 층을 포함하고, 상기 복수의 유전체 층의 하단 유전체 층은 상기 제 2 봉지재 및 상기 디바이스 다이와 물리적으로 접촉하는 것인, 패키지.
실시예 3. 제 1 항에 있어서, 상기 디바이스 다이는 로직 다이이고, 상기 빌딩 블록은 상기 제 1 봉지재 내에 봉지된 메모리 스택을 더 포함하는 것인, 패키지.
실시예 4. 제 1 항에 있어서,
냉각 판;
상기 디바이스 다이의 반도체 기판의 표면과 접촉하는 제 1 표면 및 상기 냉각 판과 접촉하는 제 2 표면을 포함하는 열 계면 재료; 및
상기 제 2 봉지재, 상기 냉각 판 및 상기 열 계면 재료를 관통하는 나사(screw)
를 더 포함하는, 패키지.
실시예 5. 제 1 항에 있어서, 상기 제 2 봉지재 내에 복수의 빌딩 블록을 포함하고, 상기 복수의 빌딩 블록은 어레이를 형성하는 것인, 패키지.
실시예 6. 제 5 항에 있어서,
상기 전력 모듈과 동일한 레벨에 있는 복수의 전력 모듈 - 상기 복수의 전력 모듈은 일대일 대응으로 상기 복수의 빌딩 블록에 전기적으로 결합됨 -
을 더 포함하는, 패키지.
실시예 7. 제 1 항에 있어서,
메쉬를 형성하는 금속 브레이스(brace); 및
상기 금속 브레이스를 상기 상호접속 구조물 및 상기 제 2 봉지재에 고정시키는 복수의 나사 및 볼트
를 더 포함하는, 패키지.
실시예 8. 제 7 항에 있어서,
상기 전력 모듈이 소켓에 접속된 상태로 상기 상호접속 구조물에 본딩된 소켓 - 상기 금속 브레이스가 상기 소켓과 접촉함 -
을 더 포함하는, 패키지.
실시예 9. 제 1 항에 있어서,
상기 제 2 봉지재 내에 봉지된 복수의 독립적인 수동 디바이스 다이
를 더 포함하는, 패키지.
실시예 10. 제 1 항에 있어서,
상기 제 2 봉지재 내에 봉지된 복수의 베어 다이(bare die)
를 더 포함하는, 패키지.
실시예 11. 패키지에 있어서,
어레이를 형성하는 빌딩 블록 어레이 - 상기 빌딩 블록 어레이 내의 각각의 빌딩 블록은,
제 1 몰딩 화합물,
상기 제 1 몰딩 화합물 내의 로직 다이, 및
상기 제 1 몰딩 화합물 내의 메모리 다이를 포함함 - ;
제 2 몰딩 화합물 - 상기 제 2 몰딩 화합물 내에 상기 빌딩 블록 어레이를 가짐 - ;
상기 어레이를 넘어 측방으로 확장하는 상호접속 구조물 - 상기 상호접속 구조물은,
복수의 유전체 층, 및
상기 복수의 유전체 층 내에 있고 상기 어레이에 전기적으로 결합된 복수의 재배선 라인을 포함함 - ; 및
상기 제 2 몰딩 화합물 외측의 전력 모듈 - 상기 전력 모듈은 상기 어레이에 전기적으로 결합됨 -
을 포함하는, 패키지.
실시예 12. 제 11 항에 있어서, 상기 전력 모듈은 상기 상호접속 구조물 위에 있는 것인, 패키지.
실시예 13. 제 11 항에 있어서, 복수의 전력 모듈을 포함하고, 상기 전력 모듈은 상기 복수의 전력 모듈 중 하나이고, 상기 복수의 전력 모듈은 상기 어레이와 중첩되는 것인, 패키지.
실시예 14. 제 11 항에 있어서,
솔더 영역을 통해 상기 상호접속 구조물 위에 있고 상기 상호접속 구조물에 본딩된 커넥터 - 상기 커넥터는 상기 어레이에 전기 신호를 제공하도록 구성됨 -
를 더 포함하는, 패키지.
실시예 15. 방법에 있어서,
복수의 디바이스 다이를 인터포저 웨이퍼에 본딩하는 단계;
복수의 디바이스 다이를 제 1 봉지재 내에 봉지하는 단계;
상기 인터포저 웨이퍼의 기판에서 관통-비아를 드러내도록 인터포저 웨이퍼를 연마하는 단계;
상기 관통-비아에 접속되는 전기 커넥터를 형성하는 단계;
상기 인터포저 웨이퍼와 상기 제 1 봉지재를 싱귤레이팅(singulating)하여 빌딩 블록을 형성하는 단계;
상기 빌딩 블록을 제 2 봉지재 내에 봉지하는 단계;
상기 제 2 봉지재 위에 있고 상기 제 2 봉지재와 접촉하는 팬-아웃(fan-out) 상호접속 구조물을 형성하는 단계; 및
상기 팬-아웃 상호접속 구조물 위에 전력 모듈을 부착하는 단계
를 포함하는, 방법.
실시예 16. 제 15 항에 있어서,
상기 제 2 봉지재 내에 빌딩 블록 어레이 - 상기 빌딩 블록 어레이는 상기 빌딩 블록을 포함함 - 를 봉지하는 단계
를 더 포함하는, 방법.
실시예 17. 제 16 항에 있어서,
상기 팬-아웃 상호접속 구조물 위에 복수의 전력 모듈 - 상기 복수의 전력 모듈 각각은 상기 빌딩 블록 어레이 중 하나에 전기적으로 접속됨 - 을 부착하는 단계
를 더 포함하는, 방법.
실시예 18. 제 15 항에 있어서,
상기 제 2 봉지재 내에 복수의 베어 다이를 봉지하는 단계
를 더 포함하는, 방법.
실시예 19. 제 15 항에 있어서,
상기 제 2 봉지재 내에 복수의 독립적인 수동 디바이스 다이를 봉지하는 단계
를 더 포함하는, 방법.
실시예 20. 제 15 항에 있어서,
상기 팬-아웃 상호접속 구조물 위에 복수의 신호 경로를 포함하는 커넥터를 접속하는 단계
를 더 포함하는, 방법.

Claims (10)

  1. 패키지에 있어서,
    빌딩 블록 - 상기 빌딩 블록은,
    디바이스 다이,
    상기 디바이스 다이와 본딩된 인터포저, 및
    상기 디바이스 다이를 내부에 봉지하는 제 1 봉지재(encapsulant)를 포함함 - ;
    상기 빌딩 블록을 내부에 봉지하는 제 2 봉지재;
    상기 제 2 봉지재 위의 상호접속 구조물 - 상기 상호접속 구조물은 상기 디바이스 다이에 전기적으로 결합하는 재배선 라인을 포함함 - ; 및
    상기 상호접속 구조물 위의 전력 모듈 - 상기 전력 모듈은 상기 상호접속 구조물을 통해 상기 빌딩 블록에 전기적으로 결합됨 -
    을 포함하는, 패키지.
  2. 제 1 항에 있어서, 상기 빌딩 블록은 복수의 유전체 층을 포함하고, 상기 복수의 유전체 층의 하단 유전체 층은 상기 제 2 봉지재 및 상기 디바이스 다이와 물리적으로 접촉하는 것인, 패키지.
  3. 제 1 항에 있어서, 상기 디바이스 다이는 로직 다이이고, 상기 빌딩 블록은 상기 제 1 봉지재 내에 봉지된 메모리 스택을 더 포함하는 것인, 패키지.
  4. 제 1 항에 있어서,
    냉각 판;
    상기 디바이스 다이의 반도체 기판의 표면과 접촉하는 제 1 표면 및 상기 냉각 판과 접촉하는 제 2 표면을 포함하는 열 계면 재료; 및
    상기 제 2 봉지재, 상기 냉각 판 및 상기 열 계면 재료를 관통하는 나사(screw)
    를 더 포함하는, 패키지.
  5. 제 1 항에 있어서, 상기 제 2 봉지재 내에 복수의 빌딩 블록을 포함하고, 상기 복수의 빌딩 블록은 어레이를 형성하는 것인, 패키지.
  6. 제 1 항에 있어서,
    메쉬를 형성하는 금속 브레이스(brace); 및
    상기 금속 브레이스를 상기 상호접속 구조물 및 상기 제 2 봉지재에 고정시키는 복수의 나사 및 볼트
    를 더 포함하는, 패키지.
  7. 제 1 항에 있어서,
    상기 제 2 봉지재 내에 봉지된 복수의 독립적인 수동 디바이스 다이
    를 더 포함하는, 패키지.
  8. 제 1 항에 있어서,
    상기 제 2 봉지재 내에 봉지된 복수의 베어 다이(bare die)
    를 더 포함하는, 패키지.
  9. 패키지에 있어서,
    어레이를 형성하는 빌딩 블록 어레이 - 상기 빌딩 블록 어레이 내의 각각의 빌딩 블록은,
    제 1 몰딩 화합물,
    상기 제 1 몰딩 화합물 내의 로직 다이, 및
    상기 제 1 몰딩 화합물 내의 메모리 다이를 포함함 - ;
    제 2 몰딩 화합물 - 상기 제 2 몰딩 화합물 내에 상기 빌딩 블록 어레이를 가짐 - ;
    상기 어레이를 넘어 측방으로 확장하는 상호접속 구조물 - 상기 상호접속 구조물은,
    복수의 유전체 층, 및
    상기 복수의 유전체 층 내에 있고 상기 어레이에 전기적으로 결합된 복수의 재배선 라인을 포함함 - ; 및
    상기 제 2 몰딩 화합물 외측의 전력 모듈 - 상기 전력 모듈은 상기 어레이에 전기적으로 결합됨 -
    을 포함하는, 패키지.
  10. 방법에 있어서,
    복수의 디바이스 다이를 인터포저 웨이퍼에 본딩하는 단계;
    복수의 디바이스 다이를 제 1 봉지재 내에 봉지하는 단계;
    상기 인터포저 웨이퍼의 기판에서 관통-비아를 드러내도록 인터포저 웨이퍼를 연마하는 단계;
    상기 관통-비아에 접속되는 전기 커넥터를 형성하는 단계;
    상기 인터포저 웨이퍼와 상기 제 1 봉지재를 싱귤레이팅(singulating)하여 빌딩 블록을 형성하는 단계;
    상기 빌딩 블록을 제 2 봉지재 내에 봉지하는 단계;
    상기 제 2 봉지재 위에 있고 상기 제 2 봉지재와 접촉하는 팬-아웃(fan-out) 상호접속 구조물을 형성하는 단계; 및
    상기 팬-아웃 상호접속 구조물 위에 전력 모듈을 부착하는 단계
    를 포함하는, 방법.
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