KR102317023B1 - 반도체 장치, 그의 제조 방법, 및 그의 제조 설비 - Google Patents

Abstract

본 발명은 반도체 장치를 개시한다. 그의 소자는, 기판과, 상기 기판 상의 절연 층과, 상기 절연 층 내의 배선들과, 상기 절연 층 상의 패드들을 포함한다. 상기 패드들은 상기 배선들에 연결되는 신호 패드들과, 상기 신호 패드들로부터 이격하여 상기 신호 패드들에 콘택되는 탐침들과 상기 신호 패드들의 중심 사이의 정렬 오차들에 대응되는 위치에 배치되고, 상기 배선들에 의해 상기 신호 패드들에 연결되는 정렬 패드들을 포함할 수 있다.

Description

반도체 장치, 그의 제조 방법, 및 그의 제조 설비{semiconductor device, method and apparatus for manufacturing the same}

본 발명은 반도체 장치에 관한 것으로, 테스트 공정의 정렬 불량을 줄일 수 있는 반도체 장치, 그의 제조 방법, 및 그의 제조 설비에 관한 것이다.

최근 정보 통신의 발달에 따라 다양한 종류의 반도체 장치들이 연구 개발되고 있다. 반도체 장치는 그의 성능만큼 신뢰성이 보장되어야 한다. 테스트 공정은 반도체 장치의 신뢰성을 평가할 수 있다. 테스트 전원과 테스트 데이터는 탐침들을 통해 반도체 장치에 제공될 수 있다. 탐침들은 반도체 장치들의 패드들에 정상적으로 콘택되어야 한다. 반도체 장치의 고집적화에 따라 패드들의 크기는 지속적으로 줄어들고 있다. 그만큼 패드들과 탐침들의 정렬이 어려워지고 있는 실정이다.

본 발명이 이루고자 하는 과제는 패드들과 탐침들을 정렬할 수 있는 반도체 장치, 그의 제조 방법, 및 그의 제조 설비를 제공하는 데 있다.

또한, 본 발명의 다른 과제는 패드들과 탐침들을 입체적으로 정렬할 수 있는 반도체 장치, 그의 제조 방법, 및 그의 제조 설비를 제공하는 데 있다.

본 발명은 반도체 장치를 개시한다. 그의 소자는, 기판; 상기 기판 상의 절연 층들; 상기 절연 층들 내의 배선들; 및 상기 절연 층들 상의 패드들을 포함한다. 상기 패드들은: 상기 배선들에 연결되는 신호 패드들; 및 상기 신호 패드들로부터 이격하여 상기 신호 패드들에 콘택되는 탐침들과 상기 신호 패드들의 중심 사이의 정렬 오차들에 대응되는 위치에 배치되고, 상기 배선들에 의해 상기 신호 패드들에 연결되는 정렬 패드들을 포함할 수 있다.

본 발명의 다른 실시 예에 따른 반도체 장치의 제조방법은, 신호 패드들과 상기 신호 패드들에 연결된 정렬 패드들을 갖는 기판과, 탐침들을 구비한 프로브 카드를 정렬하는 단계; 상기 신호 패드들과 상기 탐침들을 정렬하여 상기 신호 패드들과 상기 탐침들을 콘택하는 단계; 및 상기 기판의 테스트를 수행하는 단계를 포함한다. 상기 신호 패드들과 상기 탐침들의 정렬 단계는: 상기 신호 패드들을 통해 상기 정렬 패드들에 콘택되는 상기 탐침들의 정렬 오차를 검출하는 단계를 포함할 수 있다.

본 발명의 또 다른 실시 예에 따른 반도체 장치의 제조 설비는, 신호 패드들과, 상기 신호 패드들에 연결된 정렬 패드들을 갖는 기판을 지지하는 척; 상기 신호 패드들 및 상기 신호 패드들에 콘택되는 복수개의 탐침들을 구비한 프로브 카드; 상기 프로브 카드를 통해 상기 기판에 테스트 신호를 입출력하는 테스터; 및 상기 신호 패드들을 통해 상기 정렬 패드들과 상기 정렬 패드들에 콘택되는 상기 탐침의 위치를 파악하여 상기 신호 패드들의 중심과 상기 탐침들의 정렬 오차를 검출하고, 상기 정렬 오차에 따라 상기 탐침들을 상기 신호 패드들의 중심에 정렬하도록 하는 정렬 모듈을 포함할 수 있다.

상술한 바와 같이, 본 발명의 실시 예들에 따른 반도체 장치는 신호 패드들에 연결되는 평면 감지 패드들과 깊이 감지 패드들을 포함할 수 있다. 평면 감지 패드들과 깊이 감지 패드들에 콘택된 탐침의 정렬 오차는 신호 패드들을 통해 검출될 수 있다. 탐침들은 신호 패드들에 입체적으로 정렬될 수 있다.

도 1 내지 도 4는 본 발명의 실시 예들에 따른 반도체 장치를 나타내는 평면도이다.
도 5는 도 1의 패드들과 탐침들을 나타내는 사시도이다.
도 6은 도 1의 A 부분을 확대하여 나타낸 평면도이다.
도 7은 도 6의 I-I' 선상을 절취하여 나타낸 단면도이다.
도 8은 도 1의 반도체 장치의 제조 설비를 나타내는 도면이다.
도 9는 본 발명의 반도체 장치의 제조 방법을 나타내는 플로우 챠트이다.
도 10은 도 9의 패드들과 탐침들의 정렬 단계를 나타내는 플로우 챠트이다.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당 업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시 예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다.

도 1 내지 도 4는 본 발명의 실시 예들에 따른 반도체 장치(100)를 보여준다. 반도체 장치(100)는 기판(10)과, 기판(10) 상의 패드들(80)을 포함할 수 있다.

기판(10)은 실리콘 웨이퍼 또는 상기 실리콘 웨이퍼로부터 분리된 칩 다이들(chip dies)을 포함할 수 있다. 기판(10)은 코어 영역들(12)과 주변 영역(14)을 포함할 수 있다. 코어 영역들(12)은 따라 단위 소자들(미도시)이 형성되는 영역일 수 있다. 주변 영역(14)은 코어 영역들(12)을 둘러쌀 수 있다. 주변 영역(14)은 코어 영역들(12) 사이에 배치될 수 있다. 주변 영역(14)은 코어 영역들(12) 내의 단위 소자들에 연결되는 배선들 및 단위 소자가 형성되는 영역일 수 있다.

패드들(80)은 기판(10)의 주변 영역(14) 상에 배치될 수 있다. 패드들(80)은 배선들(도 7의 30) 및 단위 소자(도 7의 16)에 연결될 수 있다. 예를 들어, 패드들(80)은 2열로 배열될 수 있다. DRAM의 경우, 2열로 배열된 약 30개 내지 약 50개 정도의 패드들(80)이 배치될 수 있다. 일 예에 따르면, 패드들(80)은 신호 패드들(40)과 정렬 패드들(70)을 포함할 수 있다. 신호 패드들(40)은 배선들(30) 및 단위 소자(16)에 연결될 수 있다. 신호 패드들(40)은 사각형 모양을 가질 수 있다.

정렬 패드들(70)은 신호 패드들(40)과 이격하여 배치될 수 있다. 정렬 패드들(70)과 신호 패드들(40)은 기판(10) 중앙의 코어 영역들(12) 사이의 주변 영역(14) 상에 배치될 수 있다. 예를 들어, 정렬 패드들(70)은 신호 패드들(40)의 가장자리 일측에 배치될 수 있다. 정렬 패드들(70)은 신호 패드들(40)과 동일한 모양을 가질 수 있다.

도 2를 참조하여 신호 패드들(40)은 기판(10)의 양측 가장자리의 주변 영역(14)를 따라 1열로 배치될 수 있다. 정렬 패드(70)는 기판(10)의 일측 가장자리에 배치될 수 있다. 정렬 패드(70)는 신호 패드들(40)의 최 외곽에 배치될 수 있다.

도 3 및 도 4를 참조하여 정렬 패드들(70)은 신호 패드들(40)의 일측 가장자리 또는 타측 가장 자리의 주변 영역(14)를 따라 1열로 배치될 수 있다. NAND 플래시 메모리의 경우, 1열로 배열된 약 20개 내지 약 40개 정도의 패드들(80)을 가질 수 있다.

도 5는 패드들(80)과 탐침들(222)을 보여준다. 도 5를 참조하여 패드들(80)은 절연 층(20) 상에 배치될 수 있다. 탐침들(222)은 패드들(80)에 콘택될 수 있다. 탐침들(222)은 정렬 패드들(70)과 신호 패드들(40)에 콘택될 수 있다. 탐침들(222)은 테스트 공정 시 기판(10)의 열적 변형을 보상하기 하기 위해 패드들(80)의 중심(46)에 정렬되어야 한다. 그럼에도 불구하고, 탐침들(222)은 패드들(80)에 오정렬되는 경우가 종종 발생되고 있다.

탐침들(222)은 정렬 패드들(70)과 신호 패드들(40) 각각의 동일한 위치에 콘택될 수 있다 탐침들(222)은 신호 패드들(40)의 중심(46)으로부터 오정렬된 위치만큼 정렬 패드들(70)의 중심에 대해 오정렬될 수 있다. 이와 달리, 탐침들(222)은 정렬 패드들(70)과 신호 패드들(40) 아래의 절연 층(20) 내에 동일한 깊이로 제공될 수 있다.

정렬 패드들(70)은 상기 패드들(80)에 콘택되는 탐침들(222)의 평면 위치 및/또는 깊이 위치를 감지할 수 있다. 즉, 정렬 패드들(70)은 신호 패드들(40)에 대한 탐침들(222)의 전기적 정렬 오차(48)의 정보를 제공할 수 있다. 전기적 정렬 오차(48)는 패드들(80)의 중심(46)으로부터 이격되는 탐침들(222)의 위치로 정의될 수 있다. 전기적 정렬 오차(48)는 전기적인 방법으로 검출되는 정렬 오차이다. 예를 들어, 전기적 정렬 오차(48)는 평면 정렬 오차(47)와 깊이 정렬 오차(49)를 포함할 수 있다. 평면 정렬 오차(47)는 패드들(80)의 중심(46)에 대한 탐침들(222)의 평면 방향의 위치 오차이다. 깊이 정렬 오차(49)는 패드들(80)의 설정된 깊이에 대한 탐침들(222)의 깊이 방향의 위치 오차이다.

일 예에 따르면, 정렬 패드들(70)은 평면 감지 패드들(50)과 깊이 감지 패드들(60)을 포함할 수 있다. 평면 감지 패드들(50)은 절연 층(20) 상에 배치될 수 있다. 평면 감지 패드들(50)은 탐침들(222)의 평면 정렬 오차(47)를 감지할 수 있다. 예를 들어, 평면 감지 패드들(50)은 어레이 패드들(52) 및 경계 패드(54)을 포함할 수 있다. 깊이 감지 패드들(60)은 절연 층(20) 내에 배치될 수 있다. 깊이 감지 패드들(60)은 탐침들(222)의 깊이 정렬 오차(49)를 감지할 수 있다.

도 6은 도 1의 A 부분을 보여주는 확대 평면도이다. 도 7은 도 6의 I-I' 선상을 절취하여 나타낸 단면도이다.

도 6 및 도 7을 참조하여 정렬 패드들(70)은 신호 패드들(40)에 연결될 수 있다. 일 예에 따르면, 배선들(30)은 신호 패드들(40)을 정렬 패드들(70)에 연결할 수 있다. 신호 패드들(40)은 평면 신호 패드들(42)과 깊이 신호 패드들(44)을 포함할 수 있다. 평면 신호 패드들(42)은 평면 감지 패드들(50)에 연결될 수 있다. 깊이 신호 패드들(44)은 깊이 감지 패드들(60)에 연결될 수 있다. 이하, 평면 감지 패드들(50)과 평면 신호 패드들(42)를 설명한 후에, 깊이 감지 패드들(60)과 깊이 신호 패드들(44)에 대해 설명하기로 한다.

평면 감지 패드들(50)의 어레이 패드들(52) 각각은 신호 패드들(40)에 개별적으로 연결될 수 있다. 어레이 패드들(52)은 신호 패드들(40) 중의 적어도 하나와 동일한 면적으로 배치될 수 있다. 어레이 패드들(52)은 신호 패드들(40)과 동일한 모양을 가질 수 있다. 어레이 패드들(52) 각각은 평면 정렬 오차(47)에 대응되는 위치에 배치될 수 있다. 예를 들어, 어레이 패드들(52)은 제 1 내지 제 9 외부 패드들(1-9)을 포함할 수 있다. 제 1 내지 제 9 외부 패드들(1-9)은 3X3 메트릭스 모양으로 배열될 수 있다. 제 1 내지 제 9 외부 패드들(1-9)의 중심들간의 거리가 약 1㎛로 가정하면, 제 5 외부 패드(5)은 0의 평면 정렬 오차(47)를 가질 수 있다. 제 1 외부 패드(1)은 x 방향과 y 방향 모두에 대해 각각 1㎛ 정도의 평면 정렬 오차(47)를 가질 수 있다. 제 9 외부 패드(9)은 x 방향과 y 방향 모두에 대해 각각 -1㎛ 정도의 평면 정렬 오차(47)를 가질 수 있다.

일 예에 따르면, 어레이 패드들(52)은 신호 패드들(40)과 탐침들(222)의 평면 정렬 오차(47)에 대응되는 평면 위치에 따라 평면 신호 패드들(42)에 연결될 수 있다. 예를 들어, 평면 신호 패드들(42)은 제 1 내지 제 9 평면 신호 패드들(42a-42i)을 포함할 수 있다. 제 1 내지 제 9 평면 신호 패드들(42a-42i)은 제 1 내지 제 9 외부 패드들(1-9)에 각각 연결될 수 있다. 제 1 외부 패드(1)에 콘택되는 탐침(222)은 제 1 평면 신호 패드(42a)에 연결될 수 있다. 탐침들(222)은 패드들(80)의 중심에 대해 x 방향과 y 방향으로 각각 1㎛씩 벗어나 콘택될 수 있다. 제 1 평면 신호 패드(42a)은 탐침(222)의 위치를 검출할 수 있다.

이와 달리, 제 5 외부 패드(5)에 콘택되는 탐침(222)은 제 5 평면 신호 패드(42e)에 연결될 수 있다. 탐침들(222)은 패드들(80)의 중심(46)에 정상적으로 콘택될 수 있다.

경계 패드(54)는 어레이 패드들(52)의 외곽을 둘러쌀 수 있다. 경계 패드(54)은 사각 링 모양을 가질 수 있다. 경계 패드(54)은 신호 패드들(40) 보다 클 수 있다. 경계 패드(54)는 배선들(30)을 통해 접지될 수 있다.

평면 감지 패드들(50)과 평면 신호 패드들(40)은 절연 층(20) 상에 배치될 수 있다. 예를 들어, 절연 층(20)은 제 1 내지 제 6 층간 절연 층들(21-26)을 포함할 수 있다. 제 1 내지 제 6 층간 절연 층들(21-26)은 기판(10) 상에 순차적으로 배치될 수 있다. 평면 감지 패드들(50)과 신호 패드들(40)은 최상부의 제 6 층간 절연 층(26) 상에 배치될 수 있다.

배선들(30)은 절연 층(20) 내에 배치될 수 있다. 일 예에 따르면, 배선들(30)은 배선 층들(32)과 콘택 플러그들(34)을 포함할 수 있다. 배선 층들(32)은 제 1 내지 제 6 층간 절연 층들(21-26) 사이에 배치될 수 있다. 콘택 플러그들(34)은 제 1 내지 제 6 층간 절연 층들(21-26)을 관통할 수 있다. 콘택 플러그들(34)은 배선 층들(32)을 패드들(80)에 연결할 수 있다. 배선 층들(32)과 콘택 플러그들(34)은 평면 감지 패드들(50)을 평면 신호 패드들(42)에 연결할 수 있다. 콘택 플러그들(34)은 제 1 내지 제 9 외부 패드들(1-9)에 연결될 수 있다. 콘택 플러그들(34)은 제 1 내지 제 9 평면 신호 패드들(42a-42i)에 연결될 수 있다. 제 2 및 제 3 층간 절연 층들(22, 23) 사이의 배선 층들(32)은 콘택 플러그들(34)에 연결될 수 있다. 제 1 내지 제 9 외부 패드들(1-9)은 배선 층들(32)과 콘택 플러그들(34)에 의해 제 1 내지 제 9 평면 신호 패드들(42a-42i)에 연결될 수 있다. 이와는 달리, 평면 신호 패드들(42)은 단위 소자(16)에 연결될 수 있다. 평면 신호 패드들(42)은 콘택 플러그들(34)을 통하여 단위 소자(16)에 연결될 수 있다. 단위 소자(16)는 박막트랜지스터, 커패시터, 다이오드, 및 저항을 포함할 수 있다.

깊이 감지 패드들(60)은 절연 층(20) 내에 배치될 수 있다. 일 예에 따르면, 깊이 감지 패드들(60)은 평면 감지 패드들(50) 아래에 배치될 수 있다. 예를 들어, 깊이 감지 패드들(60)은 제 1 내지 제 3 내부 패드들(62-66)을 포함할 수 있다. 제 1 내지 제 3 내부 패드들(62-66)은 신호 패드들(40)과 이격하여 깊이 정렬 오차(49)에 대응되는 위치에 배치될 수 있다. 제 1 내부 패드(62)은 제 3 층간 절연 층(23)과 제 4 층간 절연 층(24) 사이에 배치될 수 있다. 제 2 내부 패드(64)은 제 4 층간 절연 층(24)과 제 5 층간 절연 층(25) 사이에 배치될 수 있다. 제 3 내부 패드(66)은 제 5 층간 절연 층(25)과 제 6 층간 절연 층(26) 사이에 배치될 수 있다. 제 1 내지 제 3 내부 패드들(62-66)은 깊이 방향으로 정렬될 수 있다.

일 예에 따르면, 깊이 감지 패드들(60)은 신호 패드들(40)과 탐침들(222)의 깊이 정렬 오차(49)에 대응되는 깊이 위치에 따라 깊이 신호 패드들(44)에 연결될 수 있다. 예를 들어, 깊이 신호 패드들(44)은 제 1 내지 제 3 깊이 신호 패드들(44a-44c)를 포함할 수 있다. 제 1 내지 제 3 깊이 신호 패드들(44a-44c)은 제 1 내지 제 3 내부 패드들(62-66)에 각각 연결될 수 있다. 제 1 내부 패드(62)에 콘택되는 탐침(222)은 제 1 깊이 신호 패드들(44a)에 연결 수 있다. 제 1 깊이 신호 패드들(44a)은 탐침들(222)의 위치를을 검출할 수 있다.

배선 층들(32)은 깊이 감지 패드들(60)으로부터 연장될 수 있다. 콘택 플러그들(34)은 깊이 신호 패드들(44)에 연결될 수 있다. 배선 층들(32)과 콘택 플러드들(34)은 깊이 감지 패드들(60)과 깊이 신호 패드들(44)을 연결할 수 있다.

배선 층들(32)은 깊이 신호 패드들(44)에 연결된 콘택 플러그(34)로부터 깊이 감지 패드들(60)까지 상기 기판(10)에 평행한 방향으로 연장할 수 있다. 제 1 내부 패드(62)에서 연장되는 배선 층(32)은 제 1 깊이 신호 패드(44a)에 연결된 콘택 플러그(34)에 연결될 수 있다. 제 2 내부 패드(64)에서 연장되는 배선 층(32)은 제 2 깊이 신호 패드(44b)에 연결된 콘택 플러그(34)에 연결될 수 있다. 제 3 내부 패드(66)에 연장되는 배선 층(32)은 제 3 깊이 신호 패드(44c)에 연결된 콘택 플러그(34)에 연결될 수 있다.

평면 감지 패드들(50)에 연결된 콘택 플러그들(34)은 깊이 감지 패드들(60)을 관통할 수 있다. 깊이 감지 패드들(60)은 홀들(56)을 가질 수 있다. 콘택 플러그들(34)은 홀들(56)을 통과할 수 있다. 깊이 감지 패드들(60)과 콘택 플러그들(34)은 홀들(56) 내의 절연 층(20)에 의해 절연될 수 있다. 도시되지는 않았지만, 정렬 패드들(70)과 신호 패드들(40) 사이의 배선들(30)은 쇼트되지 않고, 절연 층들(20) 상에 배치될 수도 있다.

지금까지, 본 발명의 실시 예에 따른 반도체 장치(100)는 도 1 내지 도 7을 참조하여 설명되었다. 하지만, 이는 본 발명의 기술적 사상에 대한 이해를 위해 예시적으로 설명된 것일 뿐, 본 발명의 기술적 사상이 위에서 설명된 것에 한정적으로 적용될 수 있음을 의미하지는 않는다. 즉, 본 발명에 따른 반도체 장치(100)에 대한 고려 및 여기에서 설명된 또는 설명될 본 발명의 기술적 사상에 기초하여, 그대로 또는 변형되어 적용될 수 있다.

도 8은 도 1의 반도체 장치(100)의 제조 설비(200)를 보여준다. 반도체 장치의 제조 설비(200)는 테스트 장치를 포함할 수 있다. 테스트 장치는 반도체 장치(100)를 전기적으로 테스트할 수 있다. 일 예에 따르면, 반도체 장치(100)의 제조 설비(200)는 척(210), 프로브 카드(220), 테스터(230), 및 정렬 모듈(260)을 포함할 수 있다.

척(210)은 기판(10)을 지지할 수 있다. 척(210)은 리프터(212)에 의해 승하강될 수 있다. 척(210)은 기판(10)을 프로브 카드(220)에 대해 위 아래로 이동시킬 수 있다.

프로브 카드(220)는 척(210) 상에 배치될 수 있다. 프로브 카드(220)는 복수개의 탐침들(222)을 포함할 수 있다. 척(210)이 상승하면, 탐침들(222)은 패드들(80)에 콘택될 수 있다. 탐침들(222)은 정렬 탐침(224)과 복수개의 신호 탐침들(226)을 포함할 수 있다. 정렬 탐침(224)은 정렬 패드들(70)에 콘택될 수 있다. 신호 탐침들(226)은 신호 패드들(40)에 콘택될 수 있다. 패드들(80)과 탐침들(22)이 콘택될 때, 정렬 탐침(224)은 신호 탐침들(226) 중 어느 하나에 쇼트될 수 있다.

탐침들(222) 각각은 일정한 거리로 프로브 카드(220)에 고정될 수 있다. 정렬 탐침(224)과 신호 탐침들(226)은 프로브 카드(220)에 의해 정렬 패드들(70)과 신호 패드들(40) 각각의 동일한 위치에 콘택될 수 있다.

일 예에 따르면, 테스터(230)는 신호 탐침들(226)에 연결될 수 있다. 테스터(230)는 단위 소자(16)을 전기적으로 테스트할 수 있다. 단위 소자(16)은 약 90℃ 내지 약 -20℃의 온도에서 테스트할 수 있다. 단위 소자(16)이 정상적으로 동작될 경우, 테스터(230) 및/또는 서버(300)는 반도체 장치(100)를 양품으로 판정할 수 있다. 단위 소자(16)이 비정상적으로 동작될 경우, 반도체 장치(100)는 불량으로 판정될 수 있다.

정렬 모듈(260)은 프로브 카드(220)와 기판(10)을 정렬할 수 있다. 일 예에 따르면, 정렬 모듈(260)은 위치 검출 부(240)와 위치 제어 부(250)를 포함할 수 있다. 위치 검출 부(240)는 패드들(80)과 탐침들(222)의 위치를 검출할 수 있다. 위치 제어 부(250)는 위치 검출 신호에 따라 패드들(80)의 중심(46)에 탐침들(222)을 정렬할 수 있다.

위치 검출 부(240)는 프로브 카드(220)와 기판(10)의 위치를 광학적 및/또는 전기적으로 확인할 수 있다. 제 1 및 제 2 카메라들(242, 244)은 기판(10) 및 프로브 카드(220)의 이미지를 위치 검출 부(240)에 제공할 수 있다. 위치 검출 부(240)는 이미지를 통해 기판(10) 및 프로브 카드(220)의 평면 위치를 검출할 수 있다. 위치 제어 부(250)는 위치 검출 부(240)의 위치 검출 신호에 따라 척(210) 및 프로브 카드(220)를 제어할 수 있다. 예를 들어, 정렬 탐침(224)은 광학적 위치 검출 방법으로 경계 패드(54) 내의 어레이 패드들(52) 상에 정렬될 수 있다.

일 예에 따르면, 위치 검출 부(240)는 정렬 탐침(224)에 연결될 수 있다. 위치 검출 부(240)는 테스터(230)에 연결되어 정렬 탐침(224)에 쇼트되는 상기 신호 탐침들(226)을 검출할 수 있다. 이와 달리, 위치 검출 부(240)는 신호 탐침들(226)에 연결될 수도 있다. 따라서, 위치 검출 부(240)는 정렬 탐침(224)과 정렬 패드들(70)의 콘택 시에 패드들(80) 및 탐침들(222)의 입체적 위치를 검출할 수 있다. 정렬 패드들(70)은 정렬 탐침(224)의 전기적 정렬 오차(48)를 제공할 수 있다.

평면 감지 패드들(50)은 정렬 탐침(224)의 평면 정렬 오차(47)를 제공할 수 있다. 정렬 탐침(224)이 정렬 패드들(70)에 콘택되면, 위치 검출 부(240)는 신호 패드들(40)를 통해 상기 정렬 탐침(224)에 연결되는 정렬 패드들(70)을 검출할 수 있다. 위치 검출 부(240)는 정렬 탐침(224)에 쇼트되는 신호 패드(70)를 검출하고, 이에 해당되는 전기적 정렬 오차(48)를 검출할 수 있다. 위치 제어 부(250)는 전기적 정렬 오차(48)에 따라 탐침들(22)을 이동시킬 수 있다.

예를 들어, 제 1 평면 신호 패드(42a)에 콘택된 신호 탐침(226)과 정렬 탐침(224)이 쇼트되면, 위치 검출 부(240)는 정렬 탐침(224)과 제 1 외부 패드(1)의 접합(connection)을 판단할 수 있다. 위치 제어 부(250)는 정렬 탐침(224)에 대해 제 1 외부 패드(1)과 제 5 외부 패드(5) 사이의 평면 정렬 오차(47)를 도출할 수 있다. 위치 제어 부(250)는 평면 정렬 오차(47)에 따라 정렬 탐침(224)을 제 5 외부 패드(5) 상으로 이동시킬 수 있다. 정렬 탐침(224)은 제 5 외부 패드(5)에 정렬될 수 있다. 이와 함께 신호 탐침들(226)은 신호 패드들(40)의 중심(46)에 정렬될 수 있다.

이와 달리, 깊이 감지 패드들(60)은 정렬 탐침(224)의 깊이 방향의 오차 정보(49)를 제공할 수 있다. 일 예에 따르면, 정렬 탐침(224)이 제 1 깊이 신호 패드(44a)에 연결된 신호 탐침(226)에 쇼트되면, 위치 검출 부(240)는 정렬 탐침(224)이 제 1 내부 패드(62)의 깊이에 제공된 것을 파악할 수 있다. 정렬 탐침(224)이 제 2 깊이 신호 패드(44b)에 연결된 신호 탐침(226)에 쇼트되면, 위치 검출 부(240)는 제 2 내부 패드(64)의 깊이에 제공된 것을 파악할 수 있다. 이때, 위치 검출 부(240)는 정렬 탐침(224)의 깊이를 정상적인 것으로 판단할 수 있다. 정렬 탐침(224)이 제 3 깊이 신호 패드(44c)에 연결된 신호 탐침(226)에 쇼트되면, 위치 검출 부(240)는 정렬 탐침(224)에 제 3 내부 패드(66)의 깊이에 제공된 것을 파악할 수 있다.

따라서, 위치 제어 부(250)는 탐침들(222)을 패드들(80)에 입체적으로 정렬할 수 있다.

이와 같이 구성된 본 발명의 반도체 장치(100)의 제조 설비(200)를 이용한 반도체 장치(100)의 제조 방법을 설명하면 다음과 같다.

도 9는 본 발명의 반도체 장치(100)의 제조 방법을 나타내는 플로우 챠트이다.

도 9를 참조하면, 기판(10) 및 프로브 카드(220)를 광학적으로 정렬한다(S100). 기판(10)과 프로브 카드(220)는 광학적으로 정렬될 수 있다. 위치 검출 부(240)는 제 1 및 제 2 카메라들(242, 244)을 통해 기판(10)과 프로브 카드(220)의 위치를 광학적으로 검출할 수 있다. 위치 제어 부(250)는 기판(10)과 프로브 카드(220)를 정렬할 수 있다. 기판(10)과 프로브 카드(220)는 정렬 마크들(미도시)에 따라 정렬될 수 있다. 예를 들어, 패드들(80)과, 탐침들(222)의 정렬 위치는 약 1㎛ 내지 약 10㎛ 정도의 광학적 정렬 오차(미도시)를 가질 수 있다. 정렬 탐침(224)은 광학적 정렬 방법으로 경계 패드(54) 내에 정렬될 수 있다.

다음, 패드들(80)과 탐침들(222)을 정렬한다(S200). 패드들(80)과 탐침들(222)은 전기적인 접합(connection)에 의해 정렬될 수 있다.

도 10은 도 9의 패드들(80)과 탐침들(222)의 정렬 단계(S200)를 보여 준다. 일 예에 따르면, 패드들(80)과 탐침들(222)의 정렬 단계(S200)는 패드들(80)과 탐침들(222)의 전기적 정렬 단계(S210), 콘택 단계(S220), 깊이 조절 단계(S230), 및 전기적 정렬 오차(48)의 검출 단계(S240)를 포함할 수 있다.

먼저, 전기적 정렬 단계(S210)은 패드들(80)과 탐침들(222)을 광학적 정렬 방법보다 정밀하게 정렬하는 단계이다. 일 예에 따르면, 전기적 정렬 단계(S210)은 평면 정렬 단계(S212)와, 깊이 정렬 단계(S214)를 포함할 수 있다.

평면 정렬 단계(S212)는 선행 테스트된(preceding) 기판(10)의 패드들(80)과 탐침들(222)의 평면 정렬 오차(47)를 적용하여 테스트할(testing) 기판(10)의 패드들(80)과 탐침들(222)를 정렬하는 단계이다. 선행 테스트된 기판(10)은 테스트할 기판(10)보다 이전에 테스트된 기판(10)이다. 테스트할 기판(10)의 광학적 정렬 오차는 선행 테스트된(preceding) 기판(10)의 패드들(80)과 탐침들(222)의 평면 정렬 오차(47)에 의해 보상될 수 있다. 다믐, 도 8의 방법으로 탐침들(222)은 테스트할 기판(10)의 패드들(80) 상에 평면적으로 거의 정확히 정렬될 수 있다.

깊이 정렬 단계(S214)는 테스트할 기판(10)의 패드들(80)에 대한 탐침들(222)의 콘택 깊이를 설정하는 단계이다. 탐침들(222)의 깊이는 선행 테스트된 기판(10)의 패드들(80)과 탐침들(222)의 깊이 정렬 오차(49)가 제거되도록 설정될 수 있다.

다음, 콘택 단계(S220)는 탐침들(222)이 패드들(80)에 콘택되는 단계이다. 탐침들(222)은 거의 평면 정렬 오차(47) 및 깊이 정렬 오차(49) 없이 패드들(80)에 콘택될 수 있다.

깊이 조절 단계(S230)는 탐침들(222)의 콘택 깊이를 추가적으로 조절하는 단계이다. 일 예에 따르면, 깊이 조절 단계(S230)는, 탐침들(222) 깊이의 조절 여부 판단 단계(S232), 탐침들(222)의 압착 단계(S234), 및 탐침들(222)의 깊이 파악 단계(S236)를 포함할 수 있다. 탐침들(222) 깊이의 조절 여부 판단 단계(S232)는 탐침들(222)이 패드들(80)에 설정된 깊이보다 얕은 깊이에 콘택되었는지를 확인하는 단계이다. 예를 들어, 위치 검출 부(240)는 도 8의 방법으로 정렬 탐침(224)이 제 3 내부 패드(66)에 콘택되었는지를 확인할 수 있다. 위치 검출 부(240)는 도 8의 방법으로 탐침들(222)의 깊이를 서버(300)로부터 제공받을 수 있다. 탐침들(222)은 설정된 깊이보다 작은 깊이로 콘택되었다면, 설정된 깊이까지 패드들(80)에 압착될 수 있다(S234). 탐침들(222)이 설정된 깊이에 콘택되거나 설정된 깊이 이상으로 콘택되었다면, 위치 검출 부(240)는 탐침들(222)의 콘택 깊이를 파악한다(S236). 콘택된 패드들(80)과 탐침들(222)은 거의 분리거나 이동되기 어려울 수 있다. 때문에 탐침들(222)의 콘택 깊이는 데이터 베이스에 저장되어 이후에 후속 기판(10)의 정렬 시에 다시 사용될 수 있다. 예를 들어, 탐침들(222)이 설정된 깊이에 콘택되면, 테스트할 기판(10)의 깊이 정렬 불량없이 후속 공정이 진행될 수 있다. 반면, 탐침들(222)이 설정된 깊이 이상으로 콘택되었다면, 깊이 정렬 불량이 발생될 수 있다. 위치 검출 부(240) 및/또는 서버(300)는 테스트할 기판(10)의 깊이 정렬 불량을 판단할 수 있다.

그 다음, 위치 검출 부(240)는 테스트할 기판(10)의 패드들(80)과 탐침들(222)의 전기적 정렬 오차(48)를 검출할 수 있다(S240). 예를 들어, 전기적 정렬 오차(48)는 깊이 정렬 불량이 발생된 테스트할 기판(10)의 깊이 정렬 오차(49)를 포함할 수 있다. 이와 달리, 전기적 정렬 오차(48)은 테스트할 기판(10)의 평면 정렬 오차(47)을 포함할 수 있다. 전기적 정렬 오차(48)는 서버(300) 및/또는 데이터 베이스에 저장될 수 있다.

다시 도 9를 참조하면, 테스터(230)는 기판(10) 상의 단위 소자(16)의 테스트를 수행하여 불량 여부를 확인할 수 있다(S300). 테스터(230)는 서버(300)에 기판(10)의 테스트 결과를 기록할 수 있다(S400). 테스트 완료된 기판(100의 전기적 정렬 오차(48)은 후속으로 테스트할 기판(10)의 정렬 시에 사용될 수 있다.

마지막으로, 서버(300)는 다른 기판(10)의 테스트 공정을 수행할 것인지를 판단할 수 있다(S500). 테스트 공정이 수행될 다른 기판(10)이 없으면 서버(300)는 테스트 공정을 종료할 수 있다. 기판의 테스트 공정이 수행되어야 할 경우, 테스터(230), 정렬 모듈(260) 및 서버(300)는 단계 100(S100) 내지 단계(S500)을 반복적으로 수행할 수 있다. 테스트 공정이 수행될 때마다, 정렬 모듈(260) 및 서버(300)는 탐침들(222)과 패드들(80)의 전기적 정렬 오차(48)를 감소시킬 수 있다.

이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

1. 복수개의 메모리 셀들을 갖는 복수개의 코어 영역들과 상기 복수개의 코어 영역들 사이의 주변 영역을 포함하는 기판;
   상기 기판 상의 절연 층들;
   상기 메모리 셀들에 연결되고, 상기 절연 층들 내에 배치된 배선들; 및
   상기 주변 영역 내의 상기 절연 층들 상에 배치된 패드들을 포함하되,
   상기 패드들은:
   상기 배선들에 의해 상기 복수개의 메모리 셀들에 연결되는 신호 패드들; 및
   상기 신호 패드들로부터 이격하여 배치된 정렬 패드를 포함하되,
   상기 정렬 패드는:
   상기 신호 패드들 각각의 면적과 동일한 면적 내에 배치되고, 상기 배선들에 의해 상기 신호 패드들에 각기 개별적으로 연결되는 복수개의 어레이 패드들을 포함하는 평면 감지 패드; 및
   상기 평면 감지 패드 아래의 상기 절연 층들 내에 배치되고, 상기 평면 감지 패드에 정렬되는 깊이 감지 패드를 포함하는 반도체 장치.
2. 삭제
3. 제 1 항에 있어서,
   상기 평면 감지 패드는 메트릭스 모양으로 배열되는 반도체 장치.
4. 제 1 항에 있어서,
   상기 평면 감지 패드는 상기 어레이 패드들을 둘러싸는 경계 패드를 더 포함하는 반도체 장치.
5. 제 4 항에 있어서,
   상기 신호 패드들은 사각형 모양을 갖되,
   상기 경계 패드는 상기 신호 패드들보다 큰 사각 링 모양을 갖는 반도체 장치.
6. 제 1 항에 있어서,
   상기 절연 층은 적층된 복수개의 층간 절연 층들을 포함하되,
   상기 깊이 감지 패드는 상기 층간 절연 층들 사이의 복수개의 내부 패드들을 포함하는 반도체 장치.
7. 제 6 항에 있어서,
   상기 배선들은:
   상기 절연 층들 사이의 배선 층들; 및
   상기 절연 층들을 통과하는 콘택 플러그들을 포함하되,
   상기 깊이 감지 패드는 상기 콘택 플러그들이 통과되는 홀들을 갖는 반도체 장치.
8. 제 7 항에 있어서,
   상기 배선 층들은 상기 신호 패드들에 연결된 상기 콘택 플러그로부터 상기 복수개의 내부 패드들까지 상기 기판과 평행한 방향으로 연장하는 반도체 장치.
9. 제 1 항에 있어서,
   상기 신호 패드들은:
   상기 평면 감지 패드에 연결되는 평면 신호 패드들; 및
   상기 깊이 감지 패드들에 연결되는 깊이 신호 패드들을 포함하는 반도체 장치.
10. 제 1 항에 있어서,
    상기 기판은 단위 소자를 포함하되,
    상기 신호 패드들은 상기 단위 소자에 연결되는 반도체 장치.
11. 절연 층, 상기 절연 층 상의 신호 패드들, 상기 신호 패드들과 이격하는 정렬 패드, 상기 절연 층 내에 배치되어 상기 정렬 패드와 상기 신호 패드들을 연결하는 배선들을 구비하는 기판과, 탐침들을 구비한 프로브 카드를 정렬하는 단계;
    상기 신호 패드들과 상기 탐침들을 정렬하여 상기 신호 패드들과 상기 탐침들을 콘택하는 단계; 및
    상기 기판의 테스트를 수행하는 단계를 포함하되,
    상기 신호 패드들과 상기 탐침들의 정렬 단계는:
    상기 신호 패드들을 통해 상기 정렬 패드에 콘택되는 상기 탐침들의 정렬 오차를 검출하는 단계를 포함하되,
    상기 정렬 패드는:
    상기 신호 패드들 각각의 면적과 동일한 면적 내에 배치되고, 상기 배선들에 의해 상기 신호 패드들에 각기 개별적으로 연결되는 복수개의 어레이 패드들을 포함하는 평면 감지 패드; 및
    상기 평면 감지 패드 아래의 상기 절연 층 내에 배치되고, 상기 평면 감지 패드에 정렬되는 깊이 감지 패드를 포함하는 반도체 장치의 제조 방법.
12. 제 11 항에 있어서,
    상기 신호 패드들과 상기 탐침들의 정렬 단계는:
    상기 기판보다 이전에 테스트된 선행 기판의 정렬 오차에 따라 상기 신호 패드들과 상기 탐침들을 전기적으로 정렬하는 단계;
    상기 탐침들과 상기 신호 패드들을 콘택하는 단계; 및
    상기 탐침들의 상기 정렬 오차를 검출하는 단계를 포함하는 반도체 장치의 제조 방법.
13. 제 12 항에 있어서,
    상기 정렬 패드는 상기 신호 패드들에 연결되어 상기 신호 패드들에 대한 상기 탐침들의 평면 위치를 감지하는 어레이 패드들을 포함하고, 상기 탐침들은 상기 어레이 패드들에 콘택되는 정렬 탐침과, 상기 신호 패드들에 콘택되는 신호 탐침들을 포함하고, 상기 정렬 오차는 상기 패드들과 상기 탐침들의 콘택 시에 상기 신호 탐침들 중의 하나와 쇼트되는 상기 정렬 탐침에 콘택된 상기 어레이 패드들의 위치에 대응된 평면 정렬 오차를 포함하되,
    상기 전기적으로 정렬하는 단계는 상기 평면 정렬 오차에 따라 상기 탐침들을 상기 신호 패드들 및 상기 정렬 패드들의 평면 방향에 대해 정렬하는 단계를 포함하는 반도체 장치의 제조 방법.
14. 제 13 항에 있어서,
    상기 정렬 패드는 상기 신호 패드들에 연결되어 상기 신호 패드들에 대한 상기 탐침들의 평면 위치를 감지하는 내부 전극들을 포함하고, 상기 탐침들은 상기 내부 전극들에 콘택되는 정렬 탐침을 포함하고, 상기 정렬 오차는 상기 패드들과 상기 탐침들의 콘택 시에 상기 신호 탐침들 중의 하나와 쇼트되는 상기 정렬 탐침에 콘택된 상기 내부 전극들의 위치에 대응되는 깊이 정렬 오차를 더 포함하되,
    상기 전기적으로 정렬하는 단계는 상기 깊이 정렬 오차에 따라 상기 탐침들의 깊이를 설정하는 단계를 더 포함하는 반도체 장치의 제조 방법.
15. 제 11 항에 있어서,
    상기 신호 패드들과 상기 탐침들의 정렬 단계는:
    상기 탐침들과 상기 신호 패드들의 콘택 후에 상기 탐침들의 깊이를 조절하는 단계를 더 포함하되,
    상기 깊이 조절 단계는:
    상기 탐침들의 깊이 조절 여부를 판단 단계; 및
    상기 탐침들이 정렬 패드들의 설정된 깊이보다 작은 깊이로 콘택되면, 상기 탐침들을 상기 정렬 패드들 및 상기 신호 패드들에 압착하는 단계를 포함하는 반도체 장치의 제조 방법.
    
    
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