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KR102314481B1 - Siso 복호 방법, 디코더 및 반도체 메모리 시스템 - Google Patents

Siso 복호 방법, 디코더 및 반도체 메모리 시스템 Download PDF

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Publication number
KR102314481B1
KR102314481B1 KR1020170057580A KR20170057580A KR102314481B1 KR 102314481 B1 KR102314481 B1 KR 102314481B1 KR 1020170057580 A KR1020170057580 A KR 1020170057580A KR 20170057580 A KR20170057580 A KR 20170057580A KR 102314481 B1 KR102314481 B1 KR 102314481B1
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KR
South Korea
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codeword
value
channel output
bit
soft decision
Prior art date
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KR1020170057580A
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Inventor
하정석
김대성
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에스케이하이닉스 주식회사
한국과학기술원
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1111—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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Abstract

구성부호의 채널 출력에 대한 복호 방법에 있어서, 상기 채널 출력의 각 비트를 사전 설정된 제 1 값으로 매핑하는 단계; 상기 매핑된 제 1 값에 기초하여 에러 비트 정정을 통해 상기 채널 출력에 대응하는 후보 코드워드들을 생성하는 단계; 상기 에러 비트 정정된 후보 코드워드들의 비트들에 대응하는 신뢰도 값들의 합으로 표현되는 상기 채널 출력과의 거리에 기초하여 상기 후보 코드워드들 중에서 상기 채널 출력과의 거리가 최소인 후보 코드워드를 제 1 코드워드로 검출하는 단계; 상기 에러 비트 정정된 후보 코드워드들의 비트들에 대응하는 신뢰도 값들의 합으로 표현되는 상기 채널 출력과의 거리에 기초하여 상기 후보 코드워드들 중에서 제
Figure 112017043991660-pat00293
번째 비트 값이 상기 제 1 코드워드의 제
Figure 112017043991660-pat00294
번째 비트 값의 반전 값이며, 상기 채널 출력과의 거리가 최소인 후보 코드워드를 제 2 코드워드로 검출하는 단계; 및 상기 제 2 코드워드의 존재 여부에 기초하여 연 판정 데이터를 결정하는 단계를 포함하는 복호 방법을 제공한다.

Description

SISO 복호 방법, 디코더 및 반도체 메모리 시스템 {SISO DECODING METHOD, DECODER AND SEMICONDUCTOR MEMORY SYSTEM USING THE SAME}
본 발명은 반도체 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구분된다.
휘발성 메모리 장치는 전원이 차단되면 저장된 데이터를 잃지만, 비휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 가지기 때문에, 컴퓨터 시스템 등에서 저장 매체로 광범위하게 사용되고 있다.
비휘발성 메모리, 예를 들어 플래시 메모리는, 각각의 메모리 셀에 저장되는 비트 수에 따라서 각각의 메모리 셀에 저장 가능한 데이터 상태들이 결정될 수 있다. 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀은 단일 비트 셀(single-bit cell) 또는 단일 레벨 셀(single-level cell; SLC)이다. 하나의 메모리 셀에 2 비트 데이터를 저장하는 메모리 셀은 멀티 비트 셀(multi-bit cell), 멀티 레벨 셀(multi-level cell; MLC), 또는 멀티 스테이트 셀(multi-state cell)이다. 그리고 하나의 메모리 셀에 3 비트 데이터를 저장하는 메모리 셀은 트리플 레벨 셀(triple-level cell; TLC)이다. MLC 및 TLC는 메모리의 고집적화에 유리한 장점을 갖는다. 그러나 하나의 메모리 셀에 프로그램되는 비트의 수가 증가할수록 신뢰성은 떨어지고, 판독 실패율(read failure rate)은 증가하게 된다.
예를 들어, 하나의 메모리 셀에 k개의 비트를 프로그램하려면, 2k 개의 문턱 전압들 중 어느 하나가 상기 메모리 셀에 형성된다. 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들의 문턱 전압들은 일정한 범위의 문턱 전압 산포(threshold voltage distribution)를 형성한다. 각각의 문턱 전압 산포는 k개의 비트에 의해 생성될 수 있는 2k 개의 데이터 값 각각에 대응된다.
그러나 문턱 전압 산포들이 배치될 수 있는 전압 윈도우(voltage window)는 제한되어 있기 때문에, k가 증가할수록 인접한 문턱 전압 산포들 간의 거리는 줄어들게 되고, 인접한 문턱 전압 산포들이 서로 중첩될 수 있게 된다. 인접한 문턱 전압 산포들이 중첩됨에 따라, 읽혀진 데이터에는 많은 에러 비트들(예를 들면, 수개의 에러 비트들 또는 수십 개의 에러 비트들)이 포함될 수 있다.
도 1은 3 비트 트리플 레벨 셀(TLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 2는 3 비트 트리플 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
TLC 비휘발성 메모리 장치, 예를 들어 TLC 플래시 메모리의 싱글 메모리 셀에 3개의 비트(즉, k=3)를 프로그램하면, 23, 즉, 8 개의 문턱 전압 산포들 중 어느 하나가 상기 메모리 셀에 형성된다.
다수의 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들 각각의 문턱 전압들 각각은 일정한 범위의 문턱 전압 산포를 형성한다. 3 비트 TLC의 경우, 도면에 도시된 바와 같이 7개의 프로그램 상태(state)의 문턱 전압의 산포(P1 to P7)와 하나의 소거 상태(state)의 문턱 전압 산포(E)가 형성된다. 도 1은 이상적인 산포도로 상태 산포가 하나도 겹치지 아니하고, 각 문턱 전압의 산포 별로 일정 범위의 리드 전압 마진을 가지게 된다.
도 2에 도시된 바와 같이, 플래시 메모리의 경우, 시간이 지남에 따라, 플로팅 게이트(floating gate) 또는 터널 산화물(tunnel oxide)에 포획(trap)된 전자들이 방출되는 차지 로스(charge loss)가 발생할 수 있다. 또한, 프로그램 및 소거를 반복하면서 터널 산화물이 열화 되어 차지 로스(charge loss)를 더욱 증가할 수 있다. 차지 로스(charge loss)는 문턱 전압을 감소시킬 수 있다. 예들 들어 문턱 전압의 산포는 왼쪽으로 이동될 수 있다.
또한, 프로그램 디스터번스, 소거 디스터번스, 및/또는 백 패턴 디펜던시(back pattern dependency) 현상은 서로 문턱 전압의 산포를 증가시킬 수 있다. 따라서, 상술한 이유로 인한 메모리 셀의 특성 열화로 기인하여, 도 1B에 도시된 바와 같이 인접한 각 상태(E and P1 to P7)의 문턱 전압 산포가 서로 중첩될 수 있다.
문턱 전압 산포가 중첩되면, 리드되는 데이터에는 많은 오류가 포함될 수 있다. 예를 들면, 제3 리드 전압(Vread3)이 인가되었을 때, 당해 메모리 셀이 온(on)상태이면 당해 메모리 셀은 제2 프로그램 상태(P2)를 가지는 것으로 판단되며, 당해 메모리 셀이 오프(off) 상태이면 당해 메모리 셀은 제3 프로그램 상태(P3)를 가지는 것으로 판단된다. 그러나 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)가 중첩되어 있는 구간에서 제3 리드 전압(Vread3)가 인가되면, 당해 메모리 셀이 오프(off) 상태임에도 불구하고, 온(on) 상태로 리드될 수 있다. 따라서, 문턱 전압 산포가 중첩됨에 따라, 리드된 데이터에는 많은 에러 비트들이 포함될 수 있다.
따라서 반도체 메모리 장치의 메모리 셀에 저장된 데이터를 정확하게 리드할 수 있는 기술이 요구된다.
본 발명의 일실시예는 플래시 메모리의 일반적인 환경에서도 SISO (Soft In Soft Out) 복호가 가능한 디코딩 방법, 디코더 및 반도체 메모리 시스템을 제공하는 것을 목적으로 한다.
본 발명의 일실시예에 따르면, 구성부호의 채널 출력에 대한 복호 방법에 있어서, 상기 채널 출력의 각 비트를 사전 설정된 제 1 값으로 매핑하는 단계; 상기 매핑된 제 1 값에 기초하여 에러 비트 정정을 통해 상기 채널 출력에 대응하는 후보 코드워드들을 생성하는 단계; 상기 에러 비트 정정된 후보 코드워드들의 비트들에 대응하는 신뢰도 값들의 합으로 표현되는 상기 채널 출력과의 거리에 기초하여 상기 후보 코드워드들 중에서 상기 채널 출력과의 거리가 최소인 후보 코드워드를 제 1 코드워드로 검출하는 단계; 상기 에러 비트 정정된 후보 코드워드들의 비트들에 대응하는 신뢰도 값들의 합으로 표현되는 상기 채널 출력과의 거리에 기초하여 상기 후보 코드워드들 중에서 제
Figure 112017043991660-pat00001
번째 비트 값이 상기 제 1 코드워드의 제
Figure 112017043991660-pat00002
번째 비트 값의 반전 값이며, 상기 채널 출력과의 거리가 최소인 후보 코드워드를 제 2 코드워드로 검출하는 단계; 및 상기 제 2 코드워드의 존재 여부에 기초하여 연 판정 데이터를 결정하는 단계를 포함하는 복호 방법을 제공할 수 있다.
바람직하게는, 상기 제 1 코드워드는 하기 수학식1에 의해 검출할 수 있다.
(수학식 1)
Figure 112017043991660-pat00003
상기 수학식 1 에서,
Figure 112017043991660-pat00004
는 임의의 코드워드,
Figure 112017043991660-pat00005
은 채널 출력,
Figure 112017043991660-pat00006
는 채널 출력
Figure 112017043991660-pat00007
을 구성하는 각 비트
Figure 112017043991660-pat00008
가 사전 설정된 값으로 매핑된 제 1값,
Figure 112017043991660-pat00009
는 채널 출력이 임의의 코드워드가 되는 과정에서 정정된 비트 인덱스 들의 집합을 의미할 수 있다.
바람직하게는, 상기 제 2 코드워드는 하기 수학식2에 의해 검출할 수 있다.
(수학식 2)
Figure 112017043991660-pat00010
상기 수학식 2 에서,
Figure 112017043991660-pat00011
는 상기 제 1 코드워드
Figure 112017043991660-pat00012
의 제
Figure 112017043991660-pat00013
비트 값의 반전된 값을 갖는 임의의 코드워드,
Figure 112017043991660-pat00014
은 채널 출력,
Figure 112017043991660-pat00015
는 채널 출력
Figure 112017043991660-pat00016
을 구성하는 각 비트
Figure 112017043991660-pat00017
가 사전 설정된 값으로 매핑된 제 1 값,
Figure 112017043991660-pat00018
는 채널 출력
Figure 112017043991660-pat00019
이 임의의 코드워드
Figure 112017043991660-pat00020
로 되는 과정에서 정정된 비트 인덱스 들의 집합을 의미할 수 있다.
바람직하게는, 상기 연 판정 데이터를 결정하는 단계는, 상기 제 2 코드워드가 존재하는 경우에, 상기 연 판정 데이터의 크기를 상기 제 2 코드워드와 상기 채널 출력간의 거리로부터 상기 제 1 코드워드와 상기 채널 출력간의 거리를 감한 값으로 결정하고, 상기 연 판정 데이터의 부호를 상기 제 1 코드워드에 기초하여 결정할 수 있다.
바람직하게는, 상기 연 판정 데이터는 하기 수학식 3에 의해 생성되는 복호 방법을 제공할 수 있다.
(수학식 3)
Figure 112017043991660-pat00021
상기 수학식 3 에서,
Figure 112017043991660-pat00022
는 연 판정 출력데이터
Figure 112017043991660-pat00023
의 제
Figure 112017043991660-pat00024
번째 비트 값,
Figure 112017043991660-pat00025
는 상기 제 2 코드워드
Figure 112017043991660-pat00026
와 채널 출력
Figure 112017043991660-pat00027
간의 거리,
Figure 112017043991660-pat00028
는 상기 제 1 코드워드
Figure 112017043991660-pat00029
와 채널 출력
Figure 112017043991660-pat00030
간의 거리,
Figure 112017043991660-pat00031
은 상기 제 1 코드워드
Figure 112017043991660-pat00032
의 제
Figure 112017043991660-pat00033
번째 비트 값,
Figure 112017043991660-pat00034
는 채널 출력
Figure 112017043991660-pat00035
을 구성하는 각 비트
Figure 112017043991660-pat00036
가 사전 설정된 값으로 매핑된 제 1 값,
Figure 112017043991660-pat00037
는 채널 출력
Figure 112017043991660-pat00038
이 상기 제 2 코드워드
Figure 112017043991660-pat00039
되는 과정에서 정정된 비트 인덱스 들의 집합,
Figure 112017043991660-pat00040
는 채널 출력
Figure 112017043991660-pat00041
이 상기 제 1 코드워드
Figure 112017043991660-pat00042
되는 과정에서 정정된 비트 인덱스 들의 집합을 의미할 수 있다.
바람직하게는, 상기 연 판정 데이터를 결정하는 단계는, 상기 제 2 코드워드가 존재하지 않는 경우에, 상기 연 판정 데이터의 크기를 사전 설정된 제 2 값으로 결정하고, 상기 연 판정 데이터의 부호를 상기 제 1 코드워드에 기초하여 결정할 수 있다.
바람직하게는, 상기 사전 설정된 제 1 값은 LLR(log likelihood ratio)값 혹은 상기 LLR값의 상수배일 수 있다.
바람직하게는, 상기 후보 코드워드들을 생성하는 단계는 체이스 복호를 통하여 상기 후보 코드워드들을 생성할 수 있다.
발명의 일실시예에 따르면, 상기 채널 출력의 각 비트를 사전 설정된 제 1 값으로 매핑하는 매핑부; 상기 매핑된 제 1 값에 기초하여 상기 채널 출력에 대응하는 후보 코드워드들을 에러 비트 정정을 통해 생성하는 생성부; 상기 에러 비트 정정된 후보 코드워드들의 비트들에 대응하는 신뢰도 값들의 합으로 표현되는 상기 채널 출력과의 거리에 기초하여 상기 후보 코드워드들 중에서 상기 채널 출력과의 거리가 최소인 후보 코드워드를 제 1 코드워드로 검출하는 제 1 검출부; 상기 에러 비트 정정된 후보 코드워드들의 비트들에 대응하는 신뢰도 값들의 합으로 표현되는 상기 채널 출력과의 거리에 기초하여 상기 후보 코드워드들 중에서 제
Figure 112017043991660-pat00043
번째 비트 값이 상기 제 1 코드워드의 제
Figure 112017043991660-pat00044
번째 비트 값의 의 반전 값이며, 상기 채널 출력과의 거리가 최소인 후보 코드워드를 제 2 코드워드로 검출하는 제 2 검출부; 및 상기 제 2 코드워드의 존재 여부에 기초하여 연 판정 데이터를 결정하는 결정부를 포함하는 디코더를 제공할 수 있다.
바람직하게는, 상기 제 1 검출부는 하기 수학식1로 제 1 코드워드를 검출할 수 있다.
(수학식 4)
Figure 112017043991660-pat00045
상기 수학식 4 에서,
Figure 112017043991660-pat00046
는 임의의 코드워드,
Figure 112017043991660-pat00047
은 채널 출력,
Figure 112017043991660-pat00048
는 채널 출력
Figure 112017043991660-pat00049
을 구성하는 각 비트
Figure 112017043991660-pat00050
가 사전 설정된 값으로 매핑된 제 1값,
Figure 112017043991660-pat00051
는 채널 출력이 임의의 코드워드가 되는 과정에서 정정된 비트 인덱스 들의 집합을 의미할 수 있다.
바람직하게는, 상기 제 2 검출부는 하기 수학식2로 제 2 코드워드를 검출할 수 있다.
(수학식 5)
Figure 112017043991660-pat00052
상기 수학식 5 에서,
Figure 112017043991660-pat00053
는 상기 제 1 코드워드
Figure 112017043991660-pat00054
의 제
Figure 112017043991660-pat00055
비트 값의 반전된 값을 갖는 임의의 코드워드,
Figure 112017043991660-pat00056
은 채널 출력,
Figure 112017043991660-pat00057
는 채널 출력
Figure 112017043991660-pat00058
을 구성하는 각 비트
Figure 112017043991660-pat00059
가 사전 설정된 값으로 매핑된 제 1 값,
Figure 112017043991660-pat00060
는 채널 출력
Figure 112017043991660-pat00061
이 임의의 코드워드
Figure 112017043991660-pat00062
로 되는 과정에서 정정된 비트 인덱스 들의 집합을 의미할 수 있다.
바람직하게는, 상기 연 판정 데이터를 결정하는 결정부는, 상기 제 2 코드워드가 존재하는 경우에, 상기 연 판정 데이터를 상기 제 2 코드워드와 상기 채널 출력간의 거리로부터 상기 제 1 코드워드와 상기 채널 출력간의 거리를 감한 값으로 결정하고, 상기 연 판정 데이터의 부호를 상기 제 1 코드워드에 기초하여 결정할 수 있다.
바람직하게는, 상기 결정부는 하기 수학식 6으로 연 판정 데이터를 결정할 수 있다.
(수학식 6)
Figure 112017043991660-pat00063
상기 수학식 6 에서,
Figure 112017043991660-pat00064
는 연 판정 출력데이터
Figure 112017043991660-pat00065
의 제
Figure 112017043991660-pat00066
번째 비트 값,
Figure 112017043991660-pat00067
는 상기 제 2 코드워드
Figure 112017043991660-pat00068
와 채널 출력
Figure 112017043991660-pat00069
간의 거리,
Figure 112017043991660-pat00070
는 상기 제 1 코드워드
Figure 112017043991660-pat00071
와 채널 출력
Figure 112017043991660-pat00072
간의 거리,
Figure 112017043991660-pat00073
은 상기 제 1 코드워드
Figure 112017043991660-pat00074
의 제
Figure 112017043991660-pat00075
번째 비트 값,
Figure 112017043991660-pat00076
는 채널 출력
Figure 112017043991660-pat00077
을 구성하는 각 비트
Figure 112017043991660-pat00078
가 사전 설정된 값으로 매핑된 제 1 값,
Figure 112017043991660-pat00079
는 채널 출력
Figure 112017043991660-pat00080
이 상기 제 2 코드워드
Figure 112017043991660-pat00081
되는 과정에서 정정된 비트 인덱스 들의 집합,
Figure 112017043991660-pat00082
는 채널 출력
Figure 112017043991660-pat00083
이 상기 제 1 코드워드
Figure 112017043991660-pat00084
되는 과정에서 정정된 비트 인덱스 들의 집합을 의미할 수 있다.
바람직하게는, 상기 연 판정 데이터를 결정하는 결정부는 상기 제 2 코드워드가 존재하지 않는 경우, 상기 연 판정 데이터의 크기를 사전 설정된 제 2 값으로 결정하고, 상기 연 판정 데이터의 부호를 상기 제 1 코드워드를 따르는 것으로 결정할 수 있다.
바람직하게는, 상기 사전 설정된 제 1 값은 LLR(log likelihood ratio)값 혹은 상기 LLR값의 상수배일 수 있다.
바람직하게는, 상기 생성부는 체이스 복호를 통하여 상기 후보 코드워드들을 생성할 수 있다.
본 발명의 일실시예에 따르면, 반도체 메모리 시스템에 있어서, 반도체 메모리 장치; 및 컨트롤러를 포함하며, 상기 컨트롤러는 상기 채널 출력의 각 비트를 사전 설정된 제 1 값으로 매핑하는 매핑부; 상기 매핑된 제 1 값에 기초하여 에러 비트 정정을 통해 상기 채널 출력에 대응하는 후보 코드워드들을 생성하는 생성부; 상기 에러 비트 정정된 후보 코드워드들의 비트들에 대응하는 신뢰도 값들의 합으로 표현되는 상기 채널 출력과의 거리에 기초하여 상기 후보 코드워드들 중에서 상기 채널 출력과의 거리가 최소인 후보 코드워드를 제 1 코드워드로 검출하는 제 1 검출부; 상기 에러 비트 정정된 후보 코드워드들의 비트들에 대응하는 신뢰도 값들의 합으로 표현되는 상기 채널 출력과의 거리에 기초하여 상기 후보 코드워드들 중에서 제
Figure 112017043991660-pat00085
번째 비트 값이 상기 제 1 코드워드의 제
Figure 112017043991660-pat00086
번째 비트 값의 반전 값이며, 상기 채널 출력과의 거리가 최소인 후보 코드워드를 제 2 코드워드로 검출하는 제 2 검출부; 및 상기 제 2 코드워드의 존재 여부에 기초하여 연 판정 데이터를 결정하는 결정부를 포함하는, 반도체 메모리 시스템을 제공할 수 있다.
바람직하게는, 상기 연 판정 데이터를 결정하는 결정부는 상기 제 2 코드워드가 존재하는 경우에, 상기 연 판정 데이터의 크기를 상기 제 2 코드워드와 상기 채널 출력간의 거리로부터 상기 제 1 코드워드와 상기 채널 출력간의 거리를 감한 값으로 결정하고, 상기 연 판정 데이터의 부호를 상기 제 1 코드워드에 기초하여 결정할 수 있다.
바람직하게는, 상기 연 판정 데이터를 결정하는 결정부는 상기 제 2 코드워드가 존재하지 않는 경우에, 상기 연 판정 데이터의 크기를 사전 설정된 제 2 값으로 결정하고, 상기 연 판정 데이터의 부호를 상기 제 1 코드워드에 기초하여 결정할 수 있다.
바람직하게는, 상기 생성부는 체이스 복호를 통하여 상기 후보 코드워드들을 생성할 수 있다.
본 발명의 일실시예에 따르면, 플래시 메모리의 일반적인 환경에서도 SISO디코딩이 가능하다.
도 1은 각각 3 비트 멀티 레벨 셀(MLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 2는 3비트 멀티 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 시스템을 나타내는 블록도이다.
도 4a는 도 3에 도시된 반도체 메모리 시스템을 나타내는 상세 블록도이다.
도 4b는 도 4a에 도시된 메모리 블록을 나타내는 블록도이다.
도 4c는 도 4a에 도시된 ECC부를 나타내는 블록도이다.
도 5는 도 4a에 도시된 메모리 컨트롤러의 동작을 나타내는 흐름도이다.
도 6a는 도 5에 도시된 연 판정 리드 동작으로서, 2비트 연 판정 리드 동작을 나타내는 개념도이다.
도 6b는 도 5에 도시된 연 판정 리드 동작으로서, 3비트 연 판정 리드 동작을 나타내는 개념도이다.
도 7은 본 발명의 일실시예에 따른 디코더를 나타내는 블록도이다.
도 8은 본 발명의 일실시예에 따른 디코더의 복호 방법을 나타내는 흐름도이다.
도 9는 본 발명의 일실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 14는 도 13에 도시된 전자 장치를 포함하는 데이터 처리 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 할 수 있다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 할 수 있다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 시스템(10)을 나타내는 블록도이다.
도 4a는 도 3에 도시된 반도체 메모리 시스템(10)을 나타내는 상세 블록도이며, 도 4b는 도 4a에 도시된 메모리 블록(211)을 나타내는 블록도이다.
도 5는 상기 반도체 메모리 시스템(10)에 포함된 메모리 컨트롤러(100)의 동작을 나타내는 흐름도이다.
도 3 내지 도 5를 참조하면, 반도체 메모리 시스템(10)은 반도체 메모리 장치(200) 및 상기 메모리 컨트롤러(100)를 포함할 수 있다.
반도체 메모리 장치(200)는 메모리 컨트롤러(100)의 제어에 따라 소거, 쓰기 및 읽기 동작 등을 수행할 수 있다. 반도체 메모리 장치(200)는 입출력 라인을 통해 메모리 컨트롤러(100)로부터 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 수신할 수 있다. 또한, 반도체 메모리 장치(200)는 전원 라인을 통해 메모리 컨트롤러(100)로부터 전원(PWR)을 수신하고, 제어 라인을 통해 메모리 컨트롤러(100)로부터 제어 신호(CTRL)를 수신할 수 있다. 제어 신호(CTRL)에는 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(nCE), 쓰기 인에이블(nWE), 읽기 인에이블(nRE) 등이 포함될 수 있다.
메모리 컨트롤러(100)는 전반적으로 반도체 메모리 장치(200) 동작을 제어할 수 있다. 메모리 컨트롤러(100)는 에러 비트를 정정하는 ECC부(130)를 포함할 수 있다. ECC부(130)는 인코더(131) 및 디코더(133)를 포함할 수 있다.
인코더(131)는 반도체 메모리 장치(200)에 프로그램될 데이터를 오류정정 인코딩을 하여, 패리티(parity) 비트가 부가된 데이터를 형성할 수 있다. 패리티 비트는 반도체 메모리 장치(200)에 저장될 수 있다.
디코더(133)는 반도체 메모리 장치(200)로부터 리드한 데이터에 대하여 에러 정정 복호를 수행할 수 있다. 디코더(133)는 에러 정정 복호의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력할 수 있다. 디코더(133)는 인코딩 과정에서 생성된 페리티(parity) 비트를 사용하여 데이터의 에러 비트를 정정할 수 있다.
한편, ECC부(130)는 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없다. 이 경우 에러 정정 페일(fail) 신호가 발생될 수 있다.
ECC 부(130)는 LDPC(low density parity check) code, Bose-Chaudhuri-Hocquenghem (BCH) code, turbo product code (TPC), 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 할 수 있으며 이에 한정되는 것은 아니다. ECC 부(130)는 에러정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다. ECC부(130)는 에러 정정을 위한 모든 회로, 시스템 혹은 장치를 포함할 수 있다.
본 발명의 일실시예에 따르면, ECC부(130)는 경 판정 데이터 및 연 판정 데이터를 사용하여 에러 비트 정정을 수행할 수 있다.
메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 솔리드 스테이트 드라이브는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함할 수 있다. 반도체 메모리 시스템(10)이 솔리드 스테이트 드라이브(SSD)로 이용되는 경우, 반도체 메모리 시스템(10)에 연결되는 호스트(Host)의 동작 속도는 획기적으로 개선될 수 있다.
메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
다른 예로서, 반도체 장치(10)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
도 4a를 참조하면, 메모리 컨트롤러(100)는 저장부(110), CPU(120), ECC부(130), 호스트 인터페이스(140), 메모리 인터페이스(150) 및 시스템 버스(160)를 포함할 수 있다. 저장부(110)는 CPU(120)의 동작 메모리로 이용될 수 있다.
호스트 인터페이스(140)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다.
ECC부(130)는 앞서 설명한 바와 같이 반도체 메모리 장치(200)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(150)는 반도체 메모리 장치(200)와 인터페이싱 할 수 있다. 도 4a는 상기 ECC부(130)가 상기 인코더(131)와 상기 디코더(133)를 모두 포함하는 일실시예를 도시하고 있으나, 실질적으로 상기 인코더(131)와 상기 디코더(133)는 실질적으로 상호 별개의 구성으로 구현될 수도 있다. CPU(120)은 전반적인 제반 제어 동작을 수행할 수 있다.
본 발명의 일실시예에 따르면, 프로그램 동작에서, 상기 반도체 메모리 장치(200)로 프로그램될 데이터에 대하여 상기 ECC부(130)가 오리지널 데이터(original data)에 대하여 인코딩을 수행할 수 있다. 이 경우, 리드 동작에서, 상기 반도체 메모리 장치(200)에 프로그램된 인코디드 데이터(encoded data), 즉, 코드워드(codeword)에 대해서 상기 ECC부(130)가 복호를 수행하게 된다. 상기 ECC부(130)는 상기 반도체 메모리 장치(200)에 저장되어 있는 인코디드 데이터, 즉 코드워드를 복호함으로써 인코딩되기 이전의 오리지널 데이터(original data)로 복원할 수 있다.
도 5를 참조하여 후술되는 바와 같이, 상기 반도체 메모리 장치(200)에 저장되어 있는 데이터에 대한 리드 동작은 단계 S511의 경 판정 리드 동작과 단계 S531의 연 판정 리드 동작을 포함할 수 있다. 상기 경 판정 리드 동작은 경 판정 리드 전압(VHD)으로 상기 반도체 메모리 장치(200)로부터 데이터를 리드하는 동작이다. 상기 연 판정 리드 동작은 상기 경 판정 리드 전압(VHD)과 다른 레벨을 가지는 연 판정 리드 전압들(VSD)로 상기 반도체 메모리 장치(200)로부터 데이터를 리드하는 동작이다. 예를 들어, 상기 경 판정 리드 전압들(VHD)을 이용하여 읽어진 메모리 셀들에서, 상기 연 판정 리드 전압들(VSD)을 이용하여 추가적으로 상기 연 판정 리드 동작이 수행될 수 있다.
상기 연 판정 리드 동작은 상기 반도체 메모리 장치(200)에 저장된 데이터를 단순히 리드하는 동작이라기 보다는, 상기 경 판정 리드 동작에 의하여 리드된 데이터에 신뢰도를 부가할 수 있는 정보인 로그 우도비(log likelihood ratio; LLR)를 상기 연 판정 리드 전압들(VSD)에 의해 생성하는 동작을 의미한다.
상기 LLR은 상기 ECC부(130)에 의해 복호될 수 있다. 상기 ECC부(130)는 상기 LLR을 이용하여 상기 반도체 메모리 장치(200)로부터 리드된 인코디드 데이터, 즉 코드워드의 에러를 검출하고 정정할 수 있다.
반도체 메모리 장치(200)는 셀 어레이(210), 제어 회로(220), 전압 공급부(230), 전압 전달부(240), 읽기/쓰기 회로(250) 및 컬럼 선택부(260)를 포함할 수 있다.
셀 어레이(210)는 다수의 메모리 블록들(211)을 포함할 수 있다. 메모리 블록(211)에는 사용자의 데이터가 저장될 수 있다.
도 4b를 참조하면, 메모리 블록(211)은 비트 라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(221)을 포함할 수 있다. 각 열의 셀 스트링(221)은 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는, 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은 셀 당 복수의 비트의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 스트링들(221)은 대응하는 비트 라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
도 4b는 낸드형 플래시 메모리 셀로 구성된 메모리 블록(211)을 예시적으로 도시하고 있다. 그러나 본 발명의 메모리 장치의 메모리 블록(211)은 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구성될 수 있다. 반도체 장치의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
도 4c를 참조하면, 상기 ECC 부(130)의 ECC 인코더(131)는 기입 데이터(DATAIN)를 메모리 셀 어레이(210)에 저장될 기입 코드워드(CWIN)로 변환할 수 있다. 예를 들어, 상기 기입 코드워드(CWIN)는 상기 입력 데이터(DATAIN) 및 에러 정정 코드(예를 들어, 패리티 비트)를 포함할 수 있다. 예를 들어, 상기 ECC 인코더(131)는 TPC를 구성하는 BCH 코드를 사용하여 상기 기입 코드워드(CWIN)를 생성할 수 있다.
상기 ECC 부(130)의 ECC 디코더(133)는 셀 어레이(210)로부터 독출되는 판독 코드워드(CWOUT)를 상기 판독 데이터(DATAOUT)로 변환할 수 있다. 상기 판독 코드워드(CWOUT)는 상기 셀 어레이(210)로부터 판독된 판독 데이터(DATAOUT) 및 에러 정정 코드를 포함할 수 있다. 상기 ECC 디코더(133)는 상기 판독 코드워드(CWOUT)에 포함된 에러 정정 코드에 기초하여 상기 판독 데이터(DATAOUT)의 에러를 정정하여 상기 메모리 컨트롤러(100)로 제공할 수 있다.
상기 ECC 디코더(133)는 경 판정부(401) 및 연 판정부(403)를 포함할 수 있다. 경 판정부(401)는 아래 설명될 도 5의 단계 S510에 맞게 동작하고, 연 판정부(403)는 아래 설명될 도 5의 단계 S530에 맞게 동작할 수 있다.
예를 들어, 상기 경 판정부(401)는 상기 TPC 코드 메시지에 대한 경 판정 ECC 디코딩을 수행할 수 있다. 즉 상기 경 판정부(401)는 상기 셀 어레이(210)로부터 경 판정 리드 전압(VHD)에 따라 판독된 판독 코드워드(CWOUT)의 디코딩을 할 수 있다. 예를 들어, TPC 코드 메시지 또는 BCH 코드 메시지로서 에러 정정을 수행하고 에러 위치 정보(LOCER)를 출력한다.
상기 경 판정부(401)는 복수의 BCH 코드 메시지로 구성된 상기 TPC 코드 메시지에 대하여 상기 BCH 코드 메시지 단위로 ECC 디코딩을 수행하여 에러 정정을 수행하며, 블록 단위로 에러 존재 여부를 판단할 수 있다. 상기 TPC 코드는 블록 단위로 에러 정정 가능한 코드이다. 상기 TPC 코드의 블록은 메시지 블록(message block) 및 패리티 블록(parity block)을 포함할 수 있다. 상기 TPC 코드는 행 및 열 방향의 BCH 코드로 구성될 수 있다. 하나의 행 BCH 코드와 하나의 열 BCH 코드는 하나의 블록을 서로 공유한다. 예를 들어, BCH 코드는 총 "n" 비트, 보호하는 메시지 "k" 비트, 패리티 "m" 비트로써 부호 전체 내에서 "t"개의 비트 에러를 정정할 수 있다.
상기 경 판정부(401)는 상기 TPC 코드 메시지로서 상기 셀 어레이(210)로부터 독출된 판독 코드워드(CWOUT)에 대하여 에러 존재를 판단하고, 에러가 발생된 행 부호와 열 부호를 식별한다. 식별된 에러 위치는 상기 에러 위치 정보(LOCER)로서 연 판정부(403)로 제공된다.
상기 연 판정부(403)는, 상기 경 판정부(401)에 의한 상기 TPC 코드 메시지에 대한 경 판정 ECC 디코딩이 실패한 경우에, 최종적으로 에러 정정되지 아니한 메시지 블록에 포함된 N개 에러 비트들에 대한 에러 신뢰도에 기초하여 연 판정 리드 전압(VSD)으로 상기 연 판정 ECC 디코딩을 수행할 수 있다. 본 발명은 연 판정부(403)에서의 디코딩 동작일 수 있다.
도 4a로 돌아와, 제어 회로(220)는 반도체 메모리 장치(200)의 프로그램, 소거, 및 읽기 동작과 관련된 제반 동작을 제어할 수 있다.
전압 공급 회로(230)는 동작 모드에 따라서 각각의 워드 라인들로 공급될 워드 라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있다. 전압 공급 회로(230)의 전압 발생 동작은 제어 회로(220)의 제어에 의해 수행될 수 있다.
전압 공급 회로(230)는 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있다.
전압 전달부(240)는 제어 회로(220)의 제어에 응답해서 메모리 셀 어레이(210)의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인들 중 하나를 선택할 수 있다. 전압 전달부(240)는 제어 회로(220)의 제어에 응답해서 전압 공급 회로(230)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
읽기/쓰기 회로(250)는 제어 회로(220)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 기입 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 읽기 동작의 경우 읽기/쓰기 회로(250)는 메모리 셀 어레이(210)로부터 데이터를 읽기 위한 감지 증폭기로서 동작할 수 있다. 정상 읽기 동작 시 컬럼 선택부(260)는 열 어드레스 정보에 응답하여 읽기/쓰기 회로(250)로부터 읽혀진 데이터를 외부(예를 들면, 컨트롤러)로 출력할 수 있다. 이와 달리, 검증 읽기 동작시 읽혀진 데이터는 반도체 메모리 장치(200) 내부의 패스/페일 검증 회로(미도시)로 제공되어, 메모리 셀들의 프로그램 성공 여부를 판단하는데 이용될 수 있다.
프로그램 동작의 경우 읽기/쓰기 회로(250)는 셀 어레이(210)에 저장될 데이터에 따라 비트 라인들을 구동하는 기입 드라이버로서 동작할 수 있다. 읽기/쓰기 회로(250)는 프로그램 동작 시 셀 어레이(210)에 쓰일 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해 읽기/쓰기 회로(250)는 열들(또는 비트 라인들) 또는 열쌍(또는 비트 라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(251)로 구성될 수 있다. 각각의 페이지 버퍼(251) 내부에는 복수의 래치들이 구비될 수 있다.
도 4a 및 도 5를 참조하면, 상기 메모리 컨트롤러(100)의 동작 방법은 경 판정 복호 단계(S510)로 구성되며, 연 판정 복호 단계(S530)가 추가적으로 구성될 수 있다. 상기 하드 및 연 판정 복호 단계(S510 및 S530)의 대상 데이터, 즉 상기 반도체 메모리 장치(200)에 저장되어 있는 데이터는 상기 ECC부(130)에 의해 인코딩된 데이터(encoded data), 즉 코드워드(codeword)이다.
예를 들어, 상기 경 판정 복호 단계(S510)는 경 판정 리드 전압(VHD)으로 상기 메모리 블록(211)의 메모리 셀로부터 리드된 소정 길이의 경 판정 리드 데이터에 대한 경 판정 복호 단계일 수 있다. 상기 경 판정 복호 단계(S510)는 단계 S511 내지 단계 S515로 구성될 수 있다.
예를 들어, 상기 연 판정 복호 단계(S530)는, 상기 경 판정 복호 단계(S510)에서 상기 경 판정 복호가 최종적으로 실패한 경우에, 특정 경 판정 리드 전압(VHD)에 대하여 연 판정 리드 데이터를 형성하여 복호를 수행하는 연 판정 복호 단계일 수 있다. 상기 연 판정 복호 단계(S530)는 단계 S531 내지 단계 S535로 구성될 수 있다.
앞서 설명된 바와 같이, 경 판정 리드 단계인 상기 단계 S511에서, 경 판정 리드 전압들(VHD)로 상기 반도체 메모리 장치(200)로부터 경 판정 리드 데이터가 리드될 수 있다. 상기 메모리 컨트롤러(100)는 읽기 커맨드 및 주소를 상기 반도체 메모리 장치(200)로 전송할 수 있다. 상기 반도체 메모리 장치(200)는 상기 읽기 커맨드 및 주소에 응답하여, 상기 경 판정 리드 전압들(VHD)로 상기 반도체 메모리 장치(200)로부터 경 판정 리드 데이터를 리드할 수 있다. 상기 리드된 경 판정 리드 데이터는 상기 메모리 컨트롤러(100)로 전송될 수 있다.
단계 S513에서, 상기 제1 복호로서 상기 경 판정 복호가 수행될 수 있다. 상기 ECC부(130)는 상기 반도체 메모리 장치(200)로부터 상기 경 판정 리드 전압들(VHD)을 이용하여 리드된 경 판정 리드 데이터를 에러 정정 코드를 이용하여 경 판정 복호를 수행할 수 있다.
단계 S515에서, 상기 경 판정 복호가 성공되었는지 판별된다. 즉, 상기 단계 S515에서는 상기 단계 S513에서 경 판정 복호된 경 판정 데이터의 에러가 정정됐는지 판별된다. 예를 들어, 상기 메모리 컨트롤러(100)는 상기 경 판정 복호된 경 판정 데이터 및 패리티 체크 행렬(Parity Check Matrix)을 이용하여, 상기 경 판정 복호된 경 판정 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 상기 경 판정 복호된 경 판정 데이터와 패리티 체크 행렬의 연산 결과가 영행렬('0')일 때, 상기 경 판정 복호된 경 판정 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 상기 경 판정 복호된 경 판정 데이터와 상기 패리티 체크 행렬의 연산 결과가 영행렬('0')이 아닐 때, 상기 경 판정 복호된 경 판정 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 단계 S515의 판단 결과, 상기 단계 S513의 경 판정 복호가 성공적인 것으로 판별된 경우, 단계 S520에서는 상기 단계 S511의 경 판정 리드 전압(VHD)에 의한 리드 동작이 성공적인 것으로 평가되며 에러 정정 복호는 종료될 수 있다. 상기 단계 S513의 경 판정 SISO 복호된 경 판정 데이터는 에러 정정된 데이터로서 상기 메모리 컨트롤러(100) 외부로 출력되거나 상기 메모리 컨트롤러(100)의 내부에서 사용될 수 있다.
상기 단계 S515의 판단 결과, 상기 단계 S513의 경 판정 복호가 실패인 것으로 판별된 경우, 상기 연 판정 복호 단계(S530)가 수행될 수 있다.
앞서 설명된 바와 같이 상기 연 판정 리드 단계인 상기 단계 S531에서, 연 판정 리드 전압들(VSD)로 상기 반도체 메모리 장치(200)로부터 연 판정 리드 데이터가 리드될 수 있다. 예를 들어, 상기 경 판정 리드 전압들(VHD)을 이용하여 읽어진 메모리 셀들에서, 상기 연 판정 리드 전압들(VSD)을 이용하여 추가적인 리드가 수행될 수 있다. 상기 연 판정 리드 전압들(VSD)은 상기 경 판정 리드 전압들(VHD)과 다른 레벨들을 가질 수 있다.
단계 S533에서, 상기 제2 복호로서 상기 연 판정 복호가 수행될 수 있다. 상기 연 판정 복호는 상기 경 판정 리드 데이터와 상기 연 판정 리드 전압들(VSD)을 이용하여 리드된 데이터를 포함하는 연 판정 리드 데이터에 기초하여 수행될 수 있다. 상기 경 판정 리드 전압들(VHD)과 연 판정 리드 전압들(VSD)은 서로 다른 레벨들을 가질 수 있다.
예를 들어, 상기 반도체 메모리 장치(200)의 메모리 셀들(MC0 to MCn-1) 각각은 도 2에서 예시된 7개의 프로그램 상태(state)의 문턱 전압 산포(P1 to P7)와 하나의 소거 상태(state) 문턱 전압 산포(E) 중 어느 하나의 상태에 속할 수 있다.
상기 경 판정 리드 전압들(VHD)들 각각은 상기 복수의 상태들 중에서 인접한 두 개의 논리 상태들간의 전압 레벨을 가질 수 있다. 상기 연 판정 리드 전압들(VSD) 각각은 상기 복수의 상태들 중에서 인접한 두 개의 논리 상태들간 레벨을 갖되, 상기 경 판정 리드 전압들(VHD)과 다른 레벨을 가질 수 있다.
상기 메모리 셀들(MC0 to MCn-1)에서 경 판정 리드 전압(VHD)으로 리드된 경 판정 리드 데이터 값과 연 판정 리드 전압(VSD)으로 리드된 연 판정 리드 데이터 값은 서로 다를 수 있다. 예를 들어, 메모리 셀들 중 정상적인 논리 상태의 전압 분포보다 낮거나 높은 문턱 전압을 갖는 테일(tail) 셀들이 존재할 수 있다. 테일 셀들에서 경 판정 리드 전압(VHD)으로 리드된 데이터 값과 연 판정 리드 전압(VSD)으로 리드된 데이터 값은 서로 다를 수 있다. 상기 경 판정 리드 전압(VHD)에 따른 리드에 더하여, 상기 연 판정 리드 전압들(VSD)에 따른 추가적인 리드가 수행되면, 상기 메모리 셀들(MC0 to MCn-1)의 문턱 전압들에 대한 추가적인 정보, 즉 상기 경 판정 리드 동작에 의하여 리드된 데이터에 신뢰도를 부가할 수 있는 정보인 LLR(예를 들어, 테일 셀들에 대한 정보)이 획득될 수 있다.
상기 추가적인 정보가 획득되면, 상기 메모리 셀들(MC0 to MCn-1)이 저장하는 데이터가 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률 또는 우도(likelihood ratio)의 정확성이 증가할 수 있다. 즉, 복호의 신뢰성이 증가할 수 있다. 상기 메모리 컨트롤러(100)는 상기 경 판정 리드 전압(VHD) 및 상기 연 판정 리드 전압(VSD)으로 리드된 연 판정 리드 데이터를 이용하여 상기 연 판정 복호를 수행할 수 있다. 상기 경 판정 리드 전압(VHD)과 연 판정 리드 전압(VSD)간 관계는 도 6a 및 도 6b를 참조하여 후술된다.
단계 S535에서, 상기 연 판정 복호가 성공되었는지 판별된다. 즉, 상기 단계 S535에서는 상기 단계 S533에서 연 판정 복호된 연 판정 데이터의 에러가 정정됐는지 판별된다. 예를 들어, 상기 메모리 컨트롤러(100)는 상기 연 판정 복호된 연 판정 데이터 및 패리티 체크 행렬(Parity Check Matrix)을 이용하여, 상기 연 판정 복호된 연 판정 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 상기 연 판정 SISO 복호된 연 판정 데이터와 패리티 체크 행렬의 연산 결과가 영행렬('0')일 때, 상기 연 판정 복호된 연 판정 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 상기 연 판정 복호된 연 판정 데이터와 상기 패리티 체크 행렬의 연산 결과가 영행렬('0')이 아닐 때, 상기 연 판정 복호된 연 판정 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 연 판정 복호된 연 판정 데이터와 패리티 체크 행렬의 연산, 그리고 상기 경 판정 복호된 경 판정 데이터와 패리티 체크 행렬의 연산은 동일하게 수행될 수 있다.
상기 단계 S535의 판단 결과, 상기 단계 S533의 연 판정 복호가 성공적인 것으로 판별된 경우, 상기 단계 S520에서는 상기 단계 S531의 연 판정 리드 전압(VSD)에 의한 리드 동작이 성공적인 것으로 평가되며 에러 정정 복호는 종료될 수 있다. 상기 단계 S533의 연 판정 복호된 연 판정 데이터는 에러 정정된 데이터로서 상기 메모리 컨트롤러(100) 외부로 출력되거나 상기 메모리 컨트롤러(100)의 내부에서 사용될 수 있다.
상기 단계 S535의 판단 결과, 상기 단계 S533의 연 판정 복호가 실패인 것으로 판별된 경우, 단계 S540에서는 상기 단계 S531의 연 판정 리드 전압(VSD)에 의한 리드 동작이 실패인 것으로 평가되며 에러 정정 복호는 종료될 수 있다.
도 6a는 도 5에 도시된 연 판정 리드 동작으로서, 2비트 연 판정 리드 동작을 나타내는 개념도이고, 도 6b는 도 5에 도시된 연 판정 리드 동작으로서, 3비트 연 판정 리드 동작을 나타내는 개념도이다.
도 6a를 참조하면, 도 5를 참조하여 설명된 상기 경 판정 복호 단계(S510)에서, 상기 경 판정 리드 전압(VHD)이 반도체 메모리 장치(200)의 메모리 셀로 인가될 때, 상기 메모리 셀의 온-오프 상태에 따라 상기 경 판정 데이터(2-1)는 1 및 0 중 어느 하나의 값을 가질 수 있다.
상기 연 판정 복호 단계(S530)에서, 연 판정 리드 동작은 상기 경 판정 리드 전압(VHD)을 기준으로 일정한 전압 차를 갖는 복수의 연 판정 리드 전압들(VSD1 , VSD2)을 메모리 셀에 인가하여 경 판정 리드 데이터에 신뢰도를 부가하는 정보, 즉 LLR을 형성할 수 있다.
도 6a에 도시된 바와 같이, 2-비트 연 판정 리드 동작의 경우, 상기 복수의 연 판정 리드 전압들(VSD1 , VSD2) 중 제1 연 판정 리드 전압(VSD1)이 메모리 셀에 인가되면, 상기 메모리 셀의 온 또는 오프에 따라 제1 연 판정 리드 데이터 값 (2-2)은 "1000"이 될 수 있다. 유사하게, 상기 복수의 연 판정 리드 전압들(VSD1 , VSD2) 중 제2 연 판정 리드 전압(VSD2)에 따라 제2 연 판정 리드 데이터 값(2-3)은 "1110"이 될 수 있다.
예를 들어, 상기 ECC부(130)는 상기 제1, 2 연 판정 리드 데이터 값(2-2, 2-3)에 대하여 XNOR(exclusive NOR) 연산을 수행하여, 연 판정 데이터(2-4), 즉 LLR을 생성할 수 있다. 상기 LLR(2-4)은 상기 경 판정 데이터(2-1)에 신뢰도를 부가할 수 있다.
예를 들어, 연 판정 데이터(2-4) "1"은 상기 경 판정 데이터(2-1)의 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률이 강하다(strong)는 것을 나타내며, "0"은 상기 경 판정 데이터(2-1)의 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률이 약하다(weak)는 것을 나타낼 수 있다.
도 6b를 참조하면, 도 5를 참조하여 설명된 상기 경 판정 복호 단계(S510)에서, 상기 경 판정 리드 전압(VHD)이 반도체 메모리 장치(200)의 메모리 셀로 인가될 때, 상기 메모리 셀의 온-오프 상태에 따라 상기 경 판정 데이터(3-1)는 1 및 0 중 어느 하나의 값을 가질 수 있다.
상기 연 판정 복호 단계(S530)에서, 연 판정 리드 동작은 상기 경 판정 리드 전압(VHD)을 기준으로 일정한 전압 차를 갖는 복수의 연 판정 리드 전압들(VSD1 to VSD6)을 메모리 셀에 인가하여 경 판정 리드 데이터에 신뢰도를 부가하는 정보, 즉 LLR을 형성할 수 있다.
도 6b에 도시된 바와 같이, 3-비트 연 판정 리드 동작의 경우, 상기 복수의 연 판정 리드 전압들(VSD1 to VSD6) 중 제1, 2 연 판정 리드 전압(VSD1 , VSD2)이 메모리 셀에 인가되면, 상기 도 6a를 참조하여 설명된 바와 같이 제1, 2 연 판정 리드 데이터 값이 생성되며, 이러한 제1, 2 연 판정 리드 데이터 값에 대하여 XNOR(exclusive NOR) 연산이 수행됨으로써 제1 연 판정 데이터(3-2) "1001"이 생성될 수 있다.
또한, 상기 제1, 2 연 판정 리드 전압(VSD1, VSD2)를 중심으로 일정한 전압 차를 가지는 제3 내지 6 연 판정 리드 전압(VSD3 to VSD6)이 메모리 셀에 인가되면, 상기 도 6a를 참조하여 설명된 바와 유사하게 제3 내지 6 연 판정 리드 데이터 값이 생성되며, 이러한 제3 내지 6 연 판정 리드 데이터 값에 대하여 XNOR(exclusive NOR) 연산이 수행됨으로써 제2 연 판정 데이터(3-3), 즉 LLR "10101"이 생성될 수 있다. 상기 LLR(3-3)은 상기 제1 연 판정 데이터(3-2)에 가중치를 부여할 수 있다.
예를 들어, 제2 연 판정 데이터(3-3) "1"은 상기 제1 연 판정 데이터(3-2)의 제1 상태(예를 들어, '1')일 확률이 매우 강하다(very strong)는 것을 나타내며, "0"은 상기 제1 연 판정 데이터(3-2)의 제1 상태(예를 들어, '1')일 확률이 강하다(strong)는 것을 나타낼 수 있다.
유사하게, 제 2 연 판정 데이터(3-3) "1"은 상기 제1 연 판정 데이터(3-2)의 제2 상태(예를 들어, '0')일 확률이 매우 약하다(very weak)는 것을 나타내며, "0"은 상기 제1 연 판정 데이터(3-2)의 제2 상태(예를 들어, '0')일 확률이 약하다(weak)는 것을 나타낼 수 있다. 즉, 도 6a에서 설명된 바와 유사하게, 상기 LLR(3-3)은 상기 경 판정 데이터(3-1)에 보다 많은 신뢰도를 부가할 수 있다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 디코더(133)의 구조 및 디코더(133)의 복호 동작을 나타낸 도면이다. 이하에서는, 구성부호는 도 4c에서 설명된 기입 코드워드(CWIN)를 의미할 수 있다. 구성부호는 BCH코드로 가정하여, 복호 동작을 설명한다. 다만, 이는 설명의 편의를 위한 가정일 뿐 이에 제한되지 아니한다.
종래의 SISO 디코더의 동작 환경은 BI-AWGN(Binary Input Additive White Gaussian Noise) 채널 환경으로 가정한다. 하지만 BI-AWGN 채널 환경은 일반적인 플래시 메모리에서 적용되기 어렵다. 그 이유는, BI-AWGN 채널 입력은 이진입력(binary input)이고, 채널 출력은 양자화된 환경이 아니지만 플래시 메모리의 채널입력은 비-이진입력(non-binary input)이며, 채널 출력은 양자화된 환경이기 때문이다. 또한 종래의 SISO 디코더는 출력 연산에 곱셈 등 복잡한 연산을 필요로 한다. 예를 들어, 체이스 디코딩(chase decoding)은 유클리드 거리를 활용하기 때문에, 결과적으로 출력 연산과정이 복잡하다. 이로 인해 전체 디코딩의 처리시간이 지연될 수 있다. 반면, 본 발명은 플래시 메모리의 일반적인 환경에서도 활용할 수 있고, 연산과정이 단순한 디코더를 제공할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 디코더(133) 중 소프트 디코더(403)의 구조를 나타낸 도면이다.
소프트 디코더(403)는 매핑부(710), 생성부(720), 제 1 검출부(730), 제 2 검출부(740) 및 결정부(750)를 포함할 수 있다.
디코더(133)는 채널을 통해 수신된 구성부호의 채널 출력
Figure 112017043991660-pat00087
에 대하여, 도 8에 도시된 복호 방법에 따라 복호 동작을 수행한다. 상기 구성부호의 채널 출력
Figure 112017043991660-pat00088
도 4C를 참조하여 설면된, 상기 셀 어레이(210)로부터 경 판정 리드 전압(VHD)에 따라 판독된 판독 코드워드(CWOUT)일 수 있다. 채널 출력
Figure 112017043991660-pat00089
은 도 5 를 참조하여 설명된 디코더(133)의 연 판정 복호 단계(S530)에 의해 출력데이터
Figure 112017043991660-pat00090
로 디코딩될 수 있다.
매핑부(710)는 채널을 통해 수신된 구성부호의 채널 출력
Figure 112017043991660-pat00091
의 각 비트를 사전 설정된 제 1 값으로 매핑할 수 있다. 생성부(720)는 상기 매핑된 제 1 값을 신뢰도로 활용하여 후보 코드워드를 생성할 수 있다. 제 1 검출부(730) 및 제 2 검출부(740)는 상기 후보 코드워드로부터 제 1 코드워드 및 제 2 코드워드를 검출할 수 있다. 결정부(750)는 상기 제 2 코드워드의 존재 여부에 기초하여 연 판정 데이터
Figure 112017043991660-pat00092
의 크기 및 부호를 결정할 수 있다.
도 8은 본 발명의 일실시예에 따른 디코더의 복호 동작을 나타내는 흐름도이다.
단계 S810에서, 매핑부(710)는 채널 출력
Figure 112017043991660-pat00093
을 구성하는 각 비트
Figure 112017043991660-pat00094
를 대응하는 LLR값 혹은 상기 LLR값의 상수배(constant)에 해당하는 제 1 값
Figure 112017043991660-pat00095
으로 매핑(mapping)할 수 있다. 연 판정 디코더(403)는 LLR값 혹은 상기 LLR값의 상수배로 복호를 수행할 수 있다. 하지만 일반적인 채널 환경에서의 양자화된 채널 출력
Figure 112017043991660-pat00096
은 LLR값과 선형 관계를 성립하지 않는다. 따라서 매핑부(710)는 LLR값과 선형 관계를 형성하기 위하여 단계 S810을 수행할 수 있다. 상기 LLR값 및 제 1 값
Figure 112017043991660-pat00097
은 사전 설정될 수 있다.
단계 S820에서, 생성부(720)는 연 판정 데이터
Figure 112017043991660-pat00098
를 출력하기 위하여 체이스 디코딩(Chase-decoding) 등의 복호 과정을 통하여 구성부호의 채널 출력
Figure 112017043991660-pat00099
에 대응하는 후보 코드워드들(candidate codewords)을 생성할 수 있다.
생성부(720)는 상기 후보 코드워드들을 생성하기 위하여 상기 매핑된 제 1 값
Figure 112017043991660-pat00100
의 크기를 신뢰도 값으로 사용하여 상기 채널 출력
Figure 112017043991660-pat00101
에 대한 신뢰도 배열
Figure 112017043991660-pat00102
과 부호배열
Figure 112017043991660-pat00103
을 생성할 수 있다. 상기 신뢰도 배열
Figure 112017043991660-pat00104
은 상기 제 1 값
Figure 112017043991660-pat00105
의 크기를 배열한 비트열이다. 상기 부호배열
Figure 112017043991660-pat00106
은 상기 제 1 값
Figure 112017043991660-pat00107
의 부호를 배열한 비트열로서, 상기 신뢰도 배열
Figure 112017043991660-pat00108
에 대응할 수 있다. 예를 들어, 상기 신뢰도 배열
Figure 112017043991660-pat00109
의 비트 값이 0보다 큰 경우, 상기 부호배열
Figure 112017043991660-pat00110
의 비트 값은 1일 수 있다. 그렇지 않은 경우 상기 부호배열
Figure 112017043991660-pat00111
의 대응하는 비트 값은 0일 수 있다.
생성부(720)는 상기 신뢰도 배열
Figure 112017043991660-pat00112
에서 가장 작은 신뢰도 값(즉, 상기 매핑된 제 1값
Figure 112017043991660-pat00113
중에서 가장 작은 값)을 갖는
Figure 112017043991660-pat00114
개 비트의 위치, 즉 최소 신뢰도 위치를 찾을 수 있다.
Figure 112017043991660-pat00115
의 크기는 제한되지 아니한다.
생성부(720)는 상기 신뢰도 배열
Figure 112017043991660-pat00116
의 상기
Figure 112017043991660-pat00117
개의 최소 신뢰도 위치에서 가능한 모든 이진 조합을 구성하여,
Figure 112017043991660-pat00118
개의 검사 패턴을 갖는 검사 패턴 군
Figure 112017043991660-pat00119
을 생성할 수 있다. 상기 이진 조합 과정에서 상기
Figure 112017043991660-pat00120
개의 최소 신뢰도 위치 이외에 나머지 위치에는 모두 0의 값이 할당될 수 있다. 그 결과,
Figure 112017043991660-pat00121
는
Figure 112017043991660-pat00122
이다.
생성부(720)는 상기 부호 배열
Figure 112017043991660-pat00123
과 검사 패턴 군
Figure 112017043991660-pat00124
을 구성하는 검사 패턴 각각을 합한 값에 대한 모듈로2 연산(즉, XOR연산)을 통하여
Figure 112017043991660-pat00125
개의 검사 배열로 구성되는 검사 배열 군
Figure 112017043991660-pat00126
을 생성할 수 있다. 도 8은 상기 검사 패턴 군
Figure 112017043991660-pat00127
을
Figure 112017043991660-pat00128
로 표시한다.
생성부(720)는 상기 검사 배열 군
Figure 112017043991660-pat00129
을 구성하는 검사 배열
Figure 112017043991660-pat00130
각각에 대해 구성부호의 검사 행렬
Figure 112017043991660-pat00131
과 내적하여 신드롬 배열
Figure 112017043991660-pat00132
를 생성할 수 있다. 상기 신드롬 배열
Figure 112017043991660-pat00133
이 0 이 아니면 당해 검사 배열
Figure 112017043991660-pat00134
은 에러를 포함할 가능성이 있다. 이 경우, 당해 검사 배열
Figure 112017043991660-pat00135
은 비트 에러(bit-error)를 포함하는 것으로 간주될 수 있다. 상기 검사 배열 군
Figure 112017043991660-pat00136
을 구성하는 검사 배열
Figure 112017043991660-pat00137
중에서 상기 비트 에러를 포함하는 것으로 간주되고 당해 에러비트가 정정된 검사 배열
Figure 112017043991660-pat00138
들이 상기 후보 코드워드들일 수 있다.
단계 S830에서, 상기 단계 S820에서 상기 생성부(720)에 의해 생성된 상기 후보 코드워드들로부터 제 1 검출부(730)는 상기 제 1 코드워드를 검출하며, 제 2 검출부(740)는 상기 후보 코드워드들로부터 상기 제 2 코드워드를 검출할 수 있다.
제 1 검출부(730)는 상기 후보 코드워드들 중에서 상기 채널 출력
Figure 112017043991660-pat00139
으로부터 최소 거리를 갖는 후보 코드워드를 상기 제 1 코드워드
Figure 112017043991660-pat00140
로서 검출할 수 있다. 상기 채널 출력
Figure 112017043991660-pat00141
으로부터 후보 코드워드들 각각과의 거리는 상기 단계 S820에서 상기 후보 코드워드들의 에러 정정된 비트들 각각에 대응되는 신뢰도 값들(즉, 상기 매핑된 제 1 값
Figure 112017043991660-pat00142
들)의 합으로 계산될 수 있다. 제 1 검출부(730)는 아래의 수학식 1을 통하여 채널 출력
Figure 112017043991660-pat00143
으로부터 최소 거리를 갖는 상기 제 1 코드워드
Figure 112017043991660-pat00144
를 검출할 수 있다.
(수학식 1)
Figure 112017043991660-pat00145
수학식 1 에서,
Figure 112017043991660-pat00146
는 상기 단계 S820에서 상기 후보 코드워드들의 에러 정정된 비트들의 인덱스 집합을 의미한다.
단계 S840에서, 제 2 검출부(740)는 상기 단계 S820에 의해 생성된 후보 코드워드들 중에서 제
Figure 112017043991660-pat00147
번째 비트 값이 상기 제 1 코드워드
Figure 112017043991660-pat00148
의 제
Figure 112017043991660-pat00149
번째 비트 값의 반전된 값이며, 상기 채널 출력
Figure 112017043991660-pat00150
으로부터 거리가 최소인 제 2 코드워드
Figure 112017043991660-pat00151
를 검출할 수 있다. 제 2 검출부(740)는 아래의 수학식 2를 통하여 상기 제 2 코드워드
Figure 112017043991660-pat00152
를 검출할 수 있다.
(수학식 2)
Figure 112017043991660-pat00153
수학식 2 에서,
Figure 112017043991660-pat00154
는 상기 단계 S820에서 상기 후보 코드워드들 중 제
Figure 112017043991660-pat00155
번째 비트 값이 제 1 코드워드
Figure 112017043991660-pat00156
의 제
Figure 112017043991660-pat00157
번째 비트 값의 반전된 값을 갖는 후보 코드워드의 에러 정정된 비트들의 인덱스 집합을 의미한다.
단계 S850에서, 결정부(750)는 제 2 검출부(740)에서 검출된 제 2 코드워드
Figure 112017043991660-pat00158
의 존재 여부에 기초하여 상기 연 판정 출력데이터
Figure 112017043991660-pat00159
를 생성할 수 있다.
상기 단계 S850의 판단 결과, 제 2 코드워드
Figure 112017043991660-pat00160
가 존재한다면(상기 단계 S850에서 “no”), 단계 S851에서, 결정부(750)는 상기 제 2 코드워드
Figure 112017043991660-pat00161
와 채널 출력
Figure 112017043991660-pat00162
간의 거리(
Figure 112017043991660-pat00163
)로부터 상기 제 1 코드워드
Figure 112017043991660-pat00164
와 채널 출력
Figure 112017043991660-pat00165
간의 거리(
Figure 112017043991660-pat00166
)를 감한 값을 크기로 하는 상기 연 판정 출력데이터
Figure 112017043991660-pat00167
를 생성할 수 있다. 상기 연 판정 출력데이터
Figure 112017043991660-pat00168
의 제
Figure 112017043991660-pat00169
번째 비트 값
Figure 112017043991660-pat00170
의 크기는 아래의 수학식 3으로 계산될 수 있다.
(수학식 3)
Figure 112017043991660-pat00171
여기서, 결정부(750)는 상기 제 1 코드워드
Figure 112017043991660-pat00172
의 제
Figure 112017043991660-pat00173
번째 비트 값
Figure 112017043991660-pat00174
에 기초하여 상기 연 판정 출력데이터
Figure 112017043991660-pat00175
의 제
Figure 112017043991660-pat00176
번째 비트 값
Figure 112017043991660-pat00177
의 부호(sign)를 결정할 수 있다. 예를 들어, 상기 제 1 코드워드
Figure 112017043991660-pat00178
의 제
Figure 112017043991660-pat00179
번째 비트 값
Figure 112017043991660-pat00180
이 0인 경우에는 '+', 상기 제 1 코드워드
Figure 112017043991660-pat00181
의 제
Figure 112017043991660-pat00182
번째 비트 값
Figure 112017043991660-pat00183
이 1인 경우에는 '-'로 정의하는 경우, 상기 연 판정 출력데이터
Figure 112017043991660-pat00184
의 제
Figure 112017043991660-pat00185
번째 비트
Figure 112017043991660-pat00186
는 수학식 4로 결정될 수 있다.
(수학식 4)
Figure 112017043991660-pat00187
상기 단계 S850의 판단 결과, 제 2 코드워드
Figure 112017043991660-pat00188
가 존재하지 않는다면(상기 단계 S850에서 “yes”), 단계 S852에서, 결정부(750)는 상기 연 판정 출력데이터
Figure 112017043991660-pat00189
의 제
Figure 112017043991660-pat00190
번째 비트 값
Figure 112017043991660-pat00191
의 크기를 사전 설정된 제 2 값
Figure 112017043991660-pat00192
으로 결정하며, 상기 연 판정 출력데이터
Figure 112017043991660-pat00193
의 제
Figure 112017043991660-pat00194
번째 비트 값
Figure 112017043991660-pat00195
의 부호(sign)를 상기 제 1 코드워드
Figure 112017043991660-pat00196
의 제
Figure 112017043991660-pat00197
번째 비트 값
Figure 112017043991660-pat00198
에 기초하여 결정함으로써 상기 연 판정 출력데이터
Figure 112017043991660-pat00199
생성할 수 있다. 이 경우 상기 연 판정 출력데이터
Figure 112017043991660-pat00200
의 제
Figure 112017043991660-pat00201
번째 비트
Figure 112017043991660-pat00202
는 아래 수학식 5로 결정될 수 있다.
(수학식 5)
Figure 112017043991660-pat00203
상기 디코더(133)는 반복 복호에 사용될 수 있다. 예를 들어, 연접 BCH 코드(Concatenated BCH code)에 대한 복호 동작을 수행할 경우, 상기 단계 S810 내지 S852의 복호 과정이 1반복일 때, 홀수 반복은 행부호에 대한 디코딩일 수 있고, 짝수 반복은 열부호에 대한 디코딩일 수 있다. 다만, 단계 S810는 채널 출력
Figure 112017043991660-pat00204
에 대하여 연 판정 입력으로 변환하기 위해 매핑을 하는 단계이며, 따라서 이미 연 판정 입력으로 변환을 마친 이상 단계 S810을 반복할 필요가 없기 때문에, 단계 S810은 최초 1반복에서만 수행될 수 있다. 상기 디코더(133)가 반복 복호에 사용될 경우, 상기 사전 설정된 제 2 값
Figure 112017043991660-pat00205
은 반복(iteration)에 따라 변형될 수 있으며, 연 판정 출력데이터
Figure 112017043991660-pat00206
도 반복(iteration)에 따라 스케일링(scaling)될 수 있다.
종래의 체이스 디코딩(chase-decoding)에 의한 연 판정 데이터의 디코딩은 연산이 매우 복잡하였다. 하지만 상기와 같이, 간단한 연산인 덧셈 및 뺄셈 연산 그리고 최소한의 곱셈 연산만으로 연 판정 데이터를 출력하여 디코더의 복잡도를 낮추었다. 따라서, 디코더의 동작 속도를 향상시킬 수 있다.
도 9는 본 발명의 일실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 일실시예에 따른 메모리 컨트롤러(15000) 및 반도체 메모리 장치(16000)를 포함하는 전자 장치(10000)의 블록도이다.
도 9를 참조하면, 이동 전화기(cellular phone), 스마트 폰(smart phone), 또는 태블릿(tablet) PC와 같은 전자 장치(10000)는 예를 들어 플래시 메모리 장치로 구현될 수 있는 반도체 메모리 장치(16000)와, 반도체 메모리 장치(16000)의 동작을 제어할 수 있는 메모리 컨트롤러(15000)를 포함할 수 있다.
반도체 메모리 장치(16000)는 도 3 내지 도 4b를 참조하여 설명된 반도체 메모리 장치(200)에 대응된다. 반도체 메모리 장치(16000)는 랜덤 데이터를 저장할 수 있다.
메모리 컨트롤러(15000)는 도 3를 참조하여 설명된 메모리 컨트롤러(100)에 대응된다. 메모리 컨트롤러(15000)는 전자 장치의 전반적인 동작을 제어하는 프로세서(11000)에 의하여 제어될 수 있다.
반도체 메모리 장치(16000)에 저장된 데이터는 프로세서(11000)의 제어에 따라 동작하는 메모리 컨트롤러(15000)의 제어에 따라 디스플레이(13000)를 통하여 디스플레이될 수 있다.
무선 송수신기(12000)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예들 들어, 무선 송수신기(12000)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(11000)가 처리할 수 있는 신호로 변환할 수 있다. 따라서 프로세서(11000)는 무선 송수신기(12000)로부터 출력된 신호를 처리하고, 처리된 신호를 메모리 컨트롤러(15000)를 통하여 반도체 메모리 장치(16000)에 저장하거나 또는 디스플레이(13000)를 통하여 디스플레이할 수 있다.
무선 송수신기(12000)는 프로세서(11000)로부터 출력된 신호를 무선 신호로 변환하고, 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다.
입력 장치(14000)는 프로세서(11000)의 동작을 제어하기 위한 제어 신호 또는 프로세서(11000)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(11000)는 반도체 메모리 장치(16000)로부터 출력된 데이터, 무선 송수신기(12000)로부터 출력된 무선 신호, 또는 입력 장치(14000)로부터 출력된 데이터가 디스플레이(13000)를 통하여 디스플레이될 수 있도록 디스플레이(13000)를 제어할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 일실시예에 따른 메모리 컨트롤러(24000) 및 반도체 메모리 장치(25000)를 포함하는 전자 장치(20000)의 블록도이다.
메모리 컨트롤러(24000) 및 반도체 메모리 장치(25000)는 도 3를 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도 10을 참조하면, PC(personal computer), 태블릿 컴퓨터(tablet computer), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있는 전자 장치(20000)는 플래시 메모리 장치와 같은 반도체 메모리 장치(25000)와, 반도체 메모리 장치(25000)의 동작을 제어할 수 있는 메모리 컨트롤러(24000)를 포함할 수 있다.
전자 장치(20000)는 전자 장치(20000)의 전반적인 동작을 제어하기 위한 프로세서(21000)를 포함할 수 있다. 메모리 컨트롤러(24000)는 프로세서(21000)에 의하여 제어될 수 있다.
프로세서(21000)는 입력 장치(22000)에 의하여 발생한 입력 신호에 따라 반도체 메모리 장치에 저장된 데이터를 디스플레이를 통하여 디스플레이할 수 있다. 예들 들어, 입력 장치(22000)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 메모리 컨트롤러(32000) 및 반도체 메모리 장치(34000)를 포함하는 전자 장치(30000)의 블록도이다.
메모리 컨트롤러(32000) 및 반도체 메모리 장치(34000)는 도 3를 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도 11을 참조하면, 전자 장치(30000)는 카드 인터페이스(31000), 메모리 컨트롤러(32000), 및 반도체 메모리 장치(34000), 예들 들어 플래시 메모리 장치를 포함할 수 있다.
전자 장치(30000)는 카드 인터페이스(31000)를 통하여 호스트(HOST)와 데이터를 주거나 받을 수 있다. 일실시예에 따라, 카드 인터페이스(31000)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 카드 인터페이스(31000)는 전자 장치(30000)와 통신할 수 있는 호스트(HOST)의 통신 프로토콜에 따라 호스트(HOST)와 메모리 컨트롤러(32000) 사이에서 데이터 교환을 인터페이스할 수 있다.
메모리 컨트롤러(32000)는 전자 장치(30000)의 전반적인 동작을 제어하며, 카드 인터페이스(31000)와 반도체 메모리 장치(34000) 사이에서 데이터의 교환을 제어할 수 있다. 또한, 메모리 컨트롤러(32000)의 버퍼 메모리(325)는 카드 인터페이스(31000)와 반도체 메모리 장치(34000) 사이에서 주고받는 데이터를 버퍼링할 수 있다.
메모리 컨트롤러(32000)는 데이터 버스(DATA) 및 어드레스 버스(ADDRESS)를 통하여 카드 인터페이스(31000)와 반도체 메모리 장치(34000)와 접속될 수 있다. 일실시예에 따라 메모리 컨트롤러(32000)는 카드 인터페이스(31000)로부터 리드 또는 라이트하고자 하는 데이터의 어드레스를 어드레스 버스(ADDRESS)를 통하여 수신하고 이를 반도체 메모리 장치(34000)로 전송할 수 있다.
또한, 메모리 컨트롤러(32000)는 카드 인터페이스(31000) 또는 반도체 메모리 장치(34000) 각각에 접속된 데이터 버스(DATA)를 통하여 리드 또는 라이트하고자 하는 데이터를 수신하거나 전송할 수 있다.
도 11의 전자 장치(30000)가 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(HOST)에 접속될 때, 호스트(HOST)는 카드 인터페이스(31000)와 메모리 컨트롤러(32000)를 통하여 반도체 메모리 장치(34000)에 저장된 데이터를 주거나 받을 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 메모리 컨트롤러(44000) 및 반도체 메모리 장치(45000)를 포함하는 전자 장치의 블록도를 나타낸다.
메모리 컨트롤러(44000) 및 반도체 메모리 장치(45000)는 도 3를 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도 12를 참조하면, 전자 장치(40000)는 플래시 메모리 장치와 같은 반도체 메모리 장치(45000), 반도체 메모리 장치(45000)의 데이터 처리 동작을 제어하기 위한 메모리 컨트롤러(44000), 및 전자 장치(40000)의 전반적인 동작을 제어할 수 있는 이미지 센서(41000)를 포함할 수 있다.
전자 장치(40000)의 이미지 센서(42000)는 광학 신호를 디지털 신호로 변환하고, 변환된 디지털 신호는 이미지 센서(41000)의 제어하에 반도체 메모리 장치(45000)에 저장되거나 또는 디스플레이(43000)를 통하여 디스플레이될 수 있다. 또한, 반도체 메모리 장치(45000)에 저장된 디지털 신호는 이미지 센서(41000)의 제어하에 디스플레이(43000)를 통하여 디스플레이될 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 메모리 컨트롤러(61000) 및 반도체 메모리 장치(62000A, 62000B, 62000C)를 포함하는 전자 장치(60000)의 블록도이다.
메모리 컨트롤러(61000) 및 반도체 메모리 장치(62000A, 62000B, 62000C)는 도 3를 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도 13을 참조하면, 전자 장치(60000)는 SSD(solid state drive)와 같은 데이터 저장 장치로 구현될 수 있다.
전자 장치(60000)는 다수개의 반도체 메모리 장치들(62000A, 62000B, 62000C)과, 다수개의 반도체 메모리 장치들(62000A, 62000B, 62000C) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(61000)를 포함할 수 있다. 전자 장치(60000)는 메모리 시스템 또는 메모리 모듈로 구현될 수 있다. 본 발명의 일실시예에 따라 메모리 컨트롤러(61000)는 전자 장치(60000)의 내부 또는 외부에 구현될 수 있다.
도 14는 도 13에 도시된 전자 장치(60000)를 포함하는 데이터 처리 시스템의 블록도이다.
도 13 및 도 14를 참조하면, RAID(Redundant Array of Independent Disks) 시스템으로 구현될 수 있는 데이터 저장 장치(70000)는 RAID 컨트롤러(71000)와, 다수개의 메모리 시스템들(72000A, 72999B to 72000N)을 포함할 수 있다.
다수개의 메모리 시스템들(72000A, 72999B to 72000N) 각각은 도 13에 도시된 전자 장치(60000)일 수 있다. 다수개의 메모리 시스템들(72000A, 72999B to 72000N)은 RAID 어레이를 구성할 수 있다. 데이터 저장 장치(70000)는 SSD로 구현될 수 있다.
프로그램 동작 동안, RAID 컨트롤러(71000)는 호스트로부터 출력된 프로그램 데이터를 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라 다수개의 메모리 시스템들(72000A, 72999B to 72000N) 중에서 어느 하나의 메모리 시스템으로 출력할 수 있다.
또한, 리드 동작 동안, RAID 컨트롤러(71000)는 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라서 다수개의 메모리 시스템중(72000A, 72999B to 72000N)에서 어느 하나의 메모리 시스템으로부터 리드된 데이터를 호스트로 전송할 수 있다.
본 발명의 상세한 설명에서는 구체적인 일실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 수 있다.

Claims (20)

  1. 구성부호의 채널 출력에 대한 복호 방법에 있어서,
    상기 채널 출력의 각 비트를 사전 설정된 제 1 값으로 매핑하는 단계;
    상기 매핑된 제 1 값에 기초하여 에러 비트 정정을 통해 상기 채널 출력에 대응하는 후보 코드워드들을 생성하는 단계;
    상기 에러 비트 정정된 후보 코드워드들의 비트들에 대응하는 신뢰도 값들의 합으로 표현되는 상기 채널 출력과 상기 후보 코드워드들 각각과의 거리에 기초하여 상기 후보 코드워드들 중에서 상기 채널 출력과의 거리가 최소인 후보 코드워드를 제 1 코드워드로 검출하는 단계;
    상기 에러 비트 정정된 후보 코드워드들의 비트들에 대응하는 신뢰도 값들의 합으로 표현되는 상기 채널 출력과 상기 후보 코드워드들 각각과의 거리에 기초하여 상기 후보 코드워드들 중에서 제
    Figure 112021050617477-pat00207
    번째 비트 값이 상기 제 1 코드워드의 제
    Figure 112021050617477-pat00208
    번째 비트 값의 반전 값이며, 상기 채널 출력과의 거리가 최소인 후보 코드워드를 제 2 코드워드로 검출하는 단계; 및
    상기 제 2 코드워드의 존재 여부에 기초하여 연 판정 데이터를 결정하는 단계
    를 포함하는 복호 방법.
  2. 제1항에 있어서,
    상기 제 1 코드워드는
    하기 수학식1에 의해 검출되는
    복호방법.
    (수학식 1)
    Figure 112017043991660-pat00209

    상기 수학식 1 에서,
    Figure 112017043991660-pat00210
    는 임의의 코드워드,
    Figure 112017043991660-pat00211
    은 채널 출력,
    Figure 112017043991660-pat00212
    는 채널 출력
    Figure 112017043991660-pat00213
    을 구성하는 각 비트
    Figure 112017043991660-pat00214
    가 사전 설정된 값으로 매핑된 제 1값,
    Figure 112017043991660-pat00215
    는 채널 출력이 임의의 코드워드가 되는 과정에서 정정된 비트 인덱스 들의 집합을 의미함.
  3. 제1항에 있어서,
    상기 제 2 코드워드는
    하기 수학식2에 의해 검출되는
    복호방법.
    (수학식 2)
    Figure 112017043991660-pat00216

    상기 수학식 2 에서,
    Figure 112017043991660-pat00217
    는 상기 제 1 코드워드
    Figure 112017043991660-pat00218
    의 제
    Figure 112017043991660-pat00219
    비트 값의 반전된 값을 갖는 임의의 코드워드,
    Figure 112017043991660-pat00220
    은 채널 출력,
    Figure 112017043991660-pat00221
    는 채널 출력
    Figure 112017043991660-pat00222
    을 구성하는 각 비트
    Figure 112017043991660-pat00223
    가 사전 설정된 값으로 매핑된 제 1 값,
    Figure 112017043991660-pat00224
    는 채널 출력
    Figure 112017043991660-pat00225
    이 임의의 코드워드
    Figure 112017043991660-pat00226
    로 되는 과정에서 정정된 비트 인덱스 들의 집합을 의미함.
  4. 제1항에 있어서,
    상기 연 판정 데이터를 결정하는 단계는,
    상기 제 2 코드워드가 존재하는 경우에,
    상기 연 판정 데이터의 크기를 상기 제 2 코드워드와 상기 채널 출력간의 거리로부터 상기 제 1 코드워드와 상기 채널 출력간의 거리를 감한 값으로 결정하고,
    상기 연 판정 데이터의 부호를 상기 제 1 코드워드에 기초하여 결정하는
    복호방법.
  5. 제4항에 있어서,
    상기 연 판정 데이터는
    하기 수학식 3에 의해 생성되는
    복호방법.
    (수학식 3)
    Figure 112017043991660-pat00227

    상기 수학식 3 에서,
    Figure 112017043991660-pat00228
    는 연 판정 출력데이터
    Figure 112017043991660-pat00229
    의 제
    Figure 112017043991660-pat00230
    번째 비트 값,
    Figure 112017043991660-pat00231
    는 상기 제 2 코드워드
    Figure 112017043991660-pat00232
    와 채널 출력
    Figure 112017043991660-pat00233
    간의 거리,
    Figure 112017043991660-pat00234
    는 상기 제 1 코드워드
    Figure 112017043991660-pat00235
    와 채널 출력
    Figure 112017043991660-pat00236
    간의 거리,
    Figure 112017043991660-pat00237
    은 상기 제 1 코드워드
    Figure 112017043991660-pat00238
    의 제
    Figure 112017043991660-pat00239
    번째 비트 값,
    Figure 112017043991660-pat00240
    는 채널 출력
    Figure 112017043991660-pat00241
    을 구성하는 각 비트
    Figure 112017043991660-pat00242
    가 사전 설정된 값으로 매핑된 제 1 값,
    Figure 112017043991660-pat00243
    는 채널 출력
    Figure 112017043991660-pat00244
    이 상기 제 2 코드워드
    Figure 112017043991660-pat00245
    되는 과정에서 정정된 비트 인덱스 들의 집합,
    Figure 112017043991660-pat00246
    는 채널 출력
    Figure 112017043991660-pat00247
    이 상기 제 1 코드워드
    Figure 112017043991660-pat00248
    되는 과정에서 정정된 비트 인덱스 들의 집합을 의미함.
  6. 제1항에 있어서,
    상기 연 판정 데이터를 결정하는 단계는,
    상기 제 2 코드워드가 존재하지 않는 경우에,
    상기 연 판정 데이터의 크기를 사전 설정된 제 2 값으로 결정하고,
    상기 연 판정 데이터의 부호를 상기 제 1 코드워드에 기초하여 결정하는
    복호방법.
  7. 제1항에 있어서,
    상기 사전 설정된 제 1 값은
    LLR(log likelihood ratio)값 혹은 상기 LLR값의 상수배인
    복호방법.
  8. 제1항에 있어서,
    상기 후보 코드워드들을 생성하는 단계는
    체이스 복호를 통하여 상기 후보 코드워드들을 생성하는
    복호방법.
  9. 구성부호의 채널 출력의 각 비트를 사전 설정된 제 1 값으로 매핑하는 매핑부;
    상기 매핑된 제 1 값에 기초하여 상기 채널 출력에 대응하는 후보 코드워드들을 에러 비트 정정을 통해 생성하는 생성부;
    상기 에러 비트 정정된 후보 코드워드들의 비트들에 대응하는 신뢰도 값들의 합으로 표현되는 상기 채널 출력과 상기 후보 코드워드들 각각과의 거리에 기초하여 상기 후보 코드워드들 중에서 상기 채널 출력과의 거리가 최소인 후보 코드워드를 제 1 코드워드로 검출하는 제 1 검출부;
    상기 에러 비트 정정된 후보 코드워드들의 비트들에 대응하는 신뢰도 값들의 합으로 표현되는 상기 채널 출력과 상기 후보 코드워드들 각각과의 거리에 기초하여 상기 후보 코드워드들 중에서 제
    Figure 112021050617477-pat00249
    번째 비트 값이 상기 제 1 코드워드의 제
    Figure 112021050617477-pat00250
    번째 비트 값의 반전 값이며, 상기 채널 출력과의 거리가 최소인 후보 코드워드를 제 2 코드워드로 검출하는 제 2 검출부; 및
    상기 제 2 코드워드의 존재 여부에 기초하여 연 판정 데이터를 결정하는 결정부
    를 포함하는 디코더.
  10. 제9항에 있어서,
    상기 제 1 검출부는
    하기 수학식4로 제 1 코드워드를 검출하는
    디코더.
    (수학식 4)
    Figure 112021050617477-pat00251

    상기 수학식 4 에서,
    Figure 112021050617477-pat00252
    는 임의의 코드워드,
    Figure 112021050617477-pat00253
    은 채널 출력,
    Figure 112021050617477-pat00254
    는 채널 출력
    Figure 112021050617477-pat00255
    을 구성하는 각 비트
    Figure 112021050617477-pat00256
    가 사전 설정된 값으로 매핑된 제 1값,
    Figure 112021050617477-pat00257
    는 채널 출력이 임의의 코드워드가 되는 과정에서 정정된 비트 인덱스 들의 집합을 의미함.
  11. 제9항에 있어서,
    상기 제 2 검출부는
    하기 수학식5로 제 2 코드워드를 검출하는
    디코더.
    (수학식 5)
    Figure 112021050617477-pat00258

    상기 수학식 5 에서,
    Figure 112021050617477-pat00259
    는 상기 제 1 코드워드
    Figure 112021050617477-pat00260
    의 제
    Figure 112021050617477-pat00261
    비트 값의 반전된 값을 갖는 임의의 코드워드,
    Figure 112021050617477-pat00262
    은 채널 출력,
    Figure 112021050617477-pat00263
    는 채널 출력
    Figure 112021050617477-pat00264
    을 구성하는 각 비트
    Figure 112021050617477-pat00265
    가 사전 설정된 값으로 매핑된 제 1 값,
    Figure 112021050617477-pat00266
    는 채널 출력
    Figure 112021050617477-pat00267
    이 임의의 코드워드
    Figure 112021050617477-pat00268
    로 되는 과정에서 정정된 비트 인덱스 들의 집합을 의미함.
  12. 제9항에 있어서,
    상기 연 판정 데이터를 결정하는 결정부는,
    상기 제 2 코드워드가 존재하는 경우에,
    상기 연 판정 데이터의 크기를 상기 제 2 코드워드와 상기 채널 출력간의 거리로부터 상기 제 1 코드워드와 상기 채널 출력간의 거리를 감한 값으로 결정하고,
    상기 연 판정 데이터의 부호를 상기 제 1 코드워드에 기초하여 결정하는
    디코더.
  13. 제12항에 있어서,
    상기 결정부는
    하기 수학식 6으로 연 판정 데이터를 결정하는
    디코더.
    (수학식 6)
    Figure 112017043991660-pat00269

    상기 수학식 6 에서,
    Figure 112017043991660-pat00270
    는 연 판정 출력데이터
    Figure 112017043991660-pat00271
    의 제
    Figure 112017043991660-pat00272
    번째 비트 값,
    Figure 112017043991660-pat00273
    는 상기 제 2 코드워드
    Figure 112017043991660-pat00274
    와 채널 출력
    Figure 112017043991660-pat00275
    간의 거리,
    Figure 112017043991660-pat00276
    는 상기 제 1 코드워드
    Figure 112017043991660-pat00277
    와 채널 출력
    Figure 112017043991660-pat00278
    간의 거리,
    Figure 112017043991660-pat00279
    은 상기 제 1 코드워드
    Figure 112017043991660-pat00280
    의 제
    Figure 112017043991660-pat00281
    번째 비트 값,
    Figure 112017043991660-pat00282
    는 채널 출력
    Figure 112017043991660-pat00283
    을 구성하는 각 비트
    Figure 112017043991660-pat00284
    가 사전 설정된 값으로 매핑된 제 1 값,
    Figure 112017043991660-pat00285
    는 채널 출력
    Figure 112017043991660-pat00286
    이 상기 제 2 코드워드
    Figure 112017043991660-pat00287
    되는 과정에서 정정된 비트 인덱스 들의 집합,
    Figure 112017043991660-pat00288
    는 채널 출력
    Figure 112017043991660-pat00289
    이 상기 제 1 코드워드
    Figure 112017043991660-pat00290
    되는 과정에서 정정된 비트 인덱스 들의 집합을 의미함.
  14. 제9항에 있어서,
    상기 연 판정 데이터를 결정하는 결정부는
    상기 제 2 코드워드가 존재하지 않는 경우,
    상기 연 판정 데이터의 크기를 사전 설정된 제 2 값으로 결정하고,
    상기 연 판정 데이터의 부호를 상기 제 1 코드워드에 기초하여 결정하는
    디코더.
  15. 제9항에 있어서,
    상기 사전 설정된 제 1 값은
    LLR(log likelihood ratio)값 혹은 상기 LLR값의 상수배인
    디코더.
  16. 제9항에 있어서,
    상기 생성부는
    체이스 복호를 통하여 상기 후보 코드워드들을 생성하는
    디코더.
  17. 반도체 메모리 시스템에 있어서,
    반도체 메모리 장치; 및
    컨트롤러를 포함하며,
    상기 컨트롤러는
    구성 부호의 채널 출력의 각 비트를 사전 설정된 제 1 값으로 매핑하는 매핑부;
    상기 매핑된 제 1 값에 기초하여 에러 비트 정정을 통해 상기 채널 출력에 대응하는 후보 코드워드들을 생성하는 생성부;
    상기 에러 비트 정정된 후보 코드워드들의 비트들에 대응하는 신뢰도 값들의 합으로 표현되는 상기 채널 출력과 상기 후보 코드워드들 각각과의 거리에 기초하여 상기 후보 코드워드들 중에서 상기 채널 출력과의 거리가 최소인 후보 코드워드를 제 1 코드워드로 검출하는 제 1 검출부;
    상기 에러 비트 정정된 후보 코드워드들의 비트들에 대응하는 신뢰도 값들의 합으로 표현되는 상기 채널 출력과 상기 후보 코드워드들 각각과의 거리에 기초하여 상기 후보 코드워드들 중에서 제
    Figure 112021502577531-pat00291
    번째 비트 값이 상기 제 1 코드워드의 제
    Figure 112021502577531-pat00292
    번째 비트 값의 반전 값이며, 상기 채널 출력과의 거리가 최소인 후보 코드워드를 제 2 코드워드로 검출하는 제 2 검출부; 및
    상기 제 2 코드워드의 존재 여부에 기초하여 연 판정 데이터를 결정하는 결정부를 포함하는,
    반도체 메모리 시스템.
  18. 제17항에 있어서,
    상기 연 판정 데이터를 결정하는 결정부는
    상기 제 2 코드워드가 존재하는 경우에,
    상기 연 판정 데이터의 크기를 상기 제 2 코드워드와 상기 채널 출력간의 거리로부터 상기 제 1 코드워드와 상기 채널 출력간의 거리를 감한 값으로 결정하고,
    상기 연 판정 데이터의 부호를 상기 제 1 코드워드에 기초하여 결정하는
    반도체 메모리 시스템.
  19. 제17항에 있어서,
    상기 연 판정 데이터를 결정하는 결정부는
    상기 제 2 코드워드가 존재하지 않는 경우에,
    상기 연 판정 데이터의 크기를 사전 설정된 제 2 값으로 결정하고,
    상기 연 판정 데이터의 부호를 상기 제 1 코드워드에 기초하여 결정하는
    더 포함하는 반도체 메모리 시스템.
  20. 제17항에 있어서,
    상기 생성부는
    체이스 복호를 통하여 상기 후보 코드워드들을 생성하는
    반도체 메모리 시스템.


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