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KR102295990B1 - 임베딩된 반도체 디바이스 패키지 및 그 제조 방법 - Google Patents

임베딩된 반도체 디바이스 패키지 및 그 제조 방법 Download PDF

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KR102295990B1
KR102295990B1 KR1020140121788A KR20140121788A KR102295990B1 KR 102295990 B1 KR102295990 B1 KR 102295990B1 KR 1020140121788 A KR1020140121788 A KR 1020140121788A KR 20140121788 A KR20140121788 A KR 20140121788A KR 102295990 B1 KR102295990 B1 KR 102295990B1
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KR
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dielectric
semiconductor device
package structure
vias
dielectric layer
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KR1020140121788A
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샥티 싱 차우한
폴 알란 맥콘넬리
아룬 비루팍샤 고우다
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제네럴 일렉트릭 컴퍼니
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Publication date
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8201—Cleaning, e.g. oxide removal step, desmearing
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    • H01L2224/8203—Reshaping, e.g. forming vias
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    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/8312—Aligning
    • H01L2224/83121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/83132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
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    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
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    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
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    • H01L2924/1304—Transistor
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    • H01L2924/151—Die mounting substrate
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    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
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    • H01L2924/151—Die mounting substrate
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    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0187—Dielectric layers with regions of different dielectrics in the same layer, e.g. in a printed capacitor for locally changing the dielectric properties
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    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02—Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/0278—Flat pressure, e.g. for connecting terminals with anisotropic conductive adhesive
    • H—ELECTRICITY
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    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06—Lamination
    • H05K2203/063—Lamination of preperforated insulating layer
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    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/16—Inspection; Monitoring; Aligning
    • H05K2203/166—Alignment or registration; Control of registration
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    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
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Abstract

패키지 구조물은 유전체층, 유전체층에 부착된 적어도 하나의 반도체 디바이스, 반도체 디바이스(들)을 임베딩하기 위해 반도체 디바이스(들) 주변과 유전체층에 도포되는 하나 이상의 유전체 시트들, 및 반도체 디바이스(들)에 이르도록 형성된 복수의 비아들을 포함하며, 복수의 비아들은 하나 이상의 유전체 시트들과 유전체층 중 적어도 하나에 형성된다. 패키지 구조물은 또한, 비아들에 형성되고 패키지 구조물의 하나 이상의 외향면들 상에 형성되어 반도체 디바이스(들)에 대한 전기적 상호연결부들을 형성하는 금속 상호연결부들을 포함한다. 유전체층은 라미네이션(lamination) 프로세스 동안에 흐르지 않는 물질로 구성되고, 하나 이상의 유전체 시트들 각각은, 반도체 디바이스(들) 주변의 임의의 에어 갭들을 채우기 위해, 라미네이션 프로세스 동안 경화될 때 녹아 흐르도록 구성된 경화성 물질로 구성된다.

Description

임베딩된 반도체 디바이스 패키지 및 그 제조 방법{EMBEDDED SEMICONDUCTOR DEVICE PACKAGE AND METHOD OF MANUFACTURING THEREOF}
본 발명의 실시예들은 일반적으로, 반도체 디바이스들을 패키지화하기 위한 구조물들 및 방법들에 관한 것이며, 보다 구체적으로, 패키지에서 모든 전기적 및 열적 상호연결부들을 형성하는 전력 오버레이(power overlay; POL) 상호연결부들을 갖는 임베딩된 패키지 구조물에 관한 것이다.
표면 실장 기술(surface-mount technology)은 표면 실장 컴포넌트들 또는 패키지들이 인쇄 회로 보드(printed circuit board; PCB) 또는 이와 유사한 다른 외부 회로들의 표면 상에 직접 실장되는 전자 회로들을 구성하는 방법이다. 산업계에서, 표면 실장 기술은 와이어 리드들로 컴포넌트들을 회로 보드 내의 홀들에 끼워맞추는 쓰루 홀 기술 구성 방법으로 대체되어 왔다.
반도체 디바이스(또는 멀티 칩 모듈)를 표면 실장하는 하나의 일반적인 기술은 반도체 디바이스/모듈이 임베딩 화합물 내에 캡슐화되는 패키지 구조물을 제공하는 것이다. 패키지 제조 프로세스는 접착제를 통해 유전체층 상으로 하나 이상의 반도체 디바이스들을 배치하는 것으로 시작하는데, 유전체층은 각각의 반도체 디바이스의 활성측을 덮는다. 그런 후 금속 상호연결부들은 유전체층 상에서 전기도금화되어 반도체 디바이스(들)에 대한 다이렉트 금속성 연결부를 형성한다. 상호연결부들은, 희망하는 경우, 추가적인 라미네이트 재분배층들을 통해 라우팅될 수 있고, PCB 또는 외부 회로 상으로의 패키지의 표면 실장을 가능하게 하기 위해 입력/출력 시스템이 제공된다. 임베딩 화합물은 반도체 디바이스(들) 주변에 도포되어 반도체 디바이스(들)을 임베딩 화합물 내부에 캡슐화시킨다.
반도체 디바이스가 고전압 전력 반도체 디바이스인 실시예에서, 이러한 고전압 전력 반도체 디바이스는 전력 오버레이(POL) 패키징 및 상호연결 시스템을 통해 외부 회로에 표면 실장될 수 있으며, POL 패키지는 또한 디바이스에 의해 생성되는 열을 제거시키고 외부 환경으로부터 디바이스를 보호해주기 위한 방법을 제공한다. 표준 POL 패키지 제조 프로세스는 일반적으로 하나 이상의 반도체 디바이스들을 접착제를 통해 유전체층 상에 배치하고 유전체층을 드릴링하여 반도체 디바이스들에 이르는 비아 홀들을 형성하는 것으로 시작한다. 그런 후 금속 상호연결부들(예컨대, 구리 상호연결부들)이 유전체층 상과 비아들 내에서 전기도금되어 반도체 디바이스(들)에 대한 다이렉트 금속성 연결부를 형성하며, 이로써 서브모듈을 형성한다. 금속 상호연결부들은 반도체 디바이스(들)에 대한 입력/출력(input/output; I/O) 시스템의 형성을 제공하는 저 프로파일의 평면형 상호연결 구조물의 형태를 취할 수 있다. 그런 후 POL 서브모듈은 전기적 및 열적 연결을 위해 솔더링된 상호연결부를 이용하여 세라믹 기판(DBC를 갖는 알루미나, AMB Cu를 갖는 AlN 등)에 대해 솔더링된다. 그런 후 POL 패키지를 형성하기 위해 모세관 플로우(모세관 언더필), 노 플로우(no-flow) 언더필 또는 인젝션 몰딩(몰딩 화합물) 중 어느 하나를 이용하여 유전체층과 세라믹 기판사이의 반도체 디바이스(들) 주변에 있는 갭들은 유전체 유기 물질을 이용하여 채워진다.
반도체 디바이스들, 모듈들, 및/또는 전력 디바이스들을 임베딩한 전술한 패키징 제조 프로세스들에 대하여, 많은 단점들이 이와 관련되어 있다는 것이 인식되었다. 예를 들어, 일반적으로 이용되는 인캡슐런트(encapsulant) 및 임베딩 화합물들은, 이들의 불량한 파괴 인성(fracture toughness) 및 높은 수분 흡착으로 인해, 수분 민감도 레벨(moisture sensitivity level; MSL) 자격이 필요할 때 제한된 신뢰성을 갖는다.추가적으로, 일반적으로 이용되는 인캡슐런트/임베딩 화합물들은 입수하는데 고비용이 들고 적용에 있어서 느리고 시간소모적일 수 있다.
더 나아가, 특히 패키징 전력 디바이스들/모듈들과 관련하여, 세라믹 기판에 대해 POL 서브 모듈을 전기적 및 열적으로 연결시키기 위해 일반적으로 활용되는 솔더링 동작은 고비용이 들고 시간 소모적일 수가 있으며, 솔더링에 의해 필요한 추가적인 과열은 또한 모듈 신뢰성에 악영향을 미친다. 또한, POL 패키지 내에 세라믹 기판을 포함시키는 것은 세라믹 기판의 크기/두께로 인해 POL 패키지의 크기 및 두께에서의 달성가능한 감소(즉, 소형화)에 제한을 가한다. 따라서, 전기적, 열적 및 기계적 성능을 증가시키면서 모듈들을 소형화하여 시스템 중량, 비용 및 크기를 감소시키고자 하는 희망은 기존의 POL 패키지 구조물들에 의해 억제된다.
그러므로, 표면 실장에 호환가능하고 매우 낮은 두께를 갖는 반도체 디바이스 패키지 구조물을 제공하는 것이 바람직할 것이다. 또한 이러한 패키지 구조물이 감소된 비용으로 제조될 수 있되 시스템 레벨 성능을 증가시킬 수 있는 것이 바람직할 것이다.
본 발명의 실시예들은 패키지에서 모든 전기적 및 열적 상호연결부들을 형성하는 POL 상호연결부들을 갖는 POL 패키지 구조물을 제공함으로써 상술한 단점들을 극복한다.
본 발명의 하나의 양태에 따르면, 패키지 구조물은 제1 유전체층, 제1 유전체층에 부착된 적어도 하나의 반도체 디바이스, 적어도 하나의 반도체 디바이스를 임베딩하기 위해 적어도 하나의 반도체 디바이스 주변과 제1 유전체층에 도포되는 하나 이상의 유전체 시트들, 및 적어도 하나의 반도체 디바이스에 이르도록 형성된 복수의 비아들을 포함하며, 복수의 비아들은 하나 이상의 유전체 시트들과 제1 유전체층 중 적어도 하나에서 형성된다. 패키지 구조물은 또한 복수의 비아들에 형성되고 패키지 구조물의 하나 이상의 외향면들 상에 형성되어 적어도 하나의 반도체 디바이스에 대한 전기적 상호연결부들을 형성하는 금속 상호연결부들을 포함한다. 제1 유전체층은 라미네이션(lamination) 프로세스 동안에 흐르지 않는 물질로 구성되고, 하나 이상의 유전체 시트들 각각은 라미네이션 프로세스 동안 경화될 때 녹아 흐르도록 구성된 경화성 물질로 구성되며, 이로써 하나 이상의 유전체 시트들은 녹아 흘러서 적어도 하나의 반도체 디바이스 주변에 존재하는 임의의 에어 갭들을 채운다.
본 발명의 다른 양태에 따르면, 반도체 디바이스 패키지 구조물을 제조하는 방법은, 적어도 하나의 반도체 디바이스를 접착제를 통해 제1 유전체층에 부착시키는 단계, 경화될 때에 녹아 흐르도록 구성된 경화성 물질의 하나 이상의 유전체 시트들을 형성하는 단계로서, 유전체 시트들 각각은 경화되지 않은 상태 또는 부분적으로 경화된 상태에 있는 것인, 상기 하나 이상의 유전체 시트들을 형성하는 단계, 적어도 하나의 반도체 디바이스 주변에 위치되도록 하나 이상의 유전체 시트들을 제1 유전체층 상에 도포시키는 단계, 최종적인 유전체 시트의 외면 상에 구리 포일을 도포시키는 단계, 및 하나 이상의 유전체 시트들이 적어도 하나의 반도체 디바이스 주변에 존재하는 임의의 에어 갭들 내로 녹아 흘러들어가게 하고 적어도 하나의 반도체 디바이스를 임베딩하도록 하나 이상의 유전체 시트들을 경화시키는 단계를 포함하며, 제1 유전체층은 하나 이상의 유전체 시트들의 경화 동안에 흐르지 않는다. 본 방법은 또한 적어도 하나의 반도체 디바이스에 이르는 복수의 비아들을 형성하는 단계로서, 복수의 비아들은 하나 이상의 유전체 시트들과 제1 층 중 적어도 하나에서 형성된 것인, 복수의 비아들을 형성하는 단계와, 금속성 상호연결부들을 패키지 구조물의 하나 이상의 외면들의 적어도 일부분 위 및 복수의 비아들에 형성하는 단계로서, 금속성 상호연결부들은 적어도 하나의 반도체 디바이스에 대한 전기적 상호연결부들을 형성하는 것인, 금속성 상호연결부들을 형성하는 단계를 포함한다.
본 발명의 또다른 양태에 따르면, POL 패키지 구조물은 적어도 일부분 상에 접착제가 도포되어 있는 제1 유전체층, 접착제를 통해 제1 유전체층에 부착된 하나 이상의 반도체 디바이스들로서, 하나 이상의 반도체 디바이스들 각각의 표면은 제1 유전체층에 부착되는 접촉 패드들을 갖는 것인, 하나 이상의 반도체 디바이스들, 및 하나 이상의 반도체 디바이스들을 임베딩하기 위해 하나 이상의 반도체 디바이스들 주변의 제1 유전체층 상에 위치한 유전체 인캡슐런트로서, 유전체 인캡슐런트는 하나 이상의 반도체 디바이스들 주변에 존재하는 임의의 에어 갭들을 채우기 위해, 경화될 때에 녹아 흐르도록 구성된, 경화되지 않거나 또는 부분적으로 경화되는 하나 이상의 유전체 시트들을 포함한 것인, 유전체 인캡슐런트를 포함한다. POL 패키지 구조물은 또한 유전체 인캡슐런트와 제1 유전체층 중 적어도 하나에 형성되고 하나 이상의 반도체 디바이스들에 이르도록 형성된 복수의 비아들과, POL 패키지 구조물에서 하나 이상의 반도체 디바이스들에 대한 모든 전기적 및 열적 상호연결부들을 형성하기 위해 복수의 비아들에 형성된 POL 상호연결부들을 포함한다. 제1 유전체는 하나 이상의 유전체 시트들의 경화 동안에 흐르지 않도록 구성된다.
이러한 장점들 및 특징들과 다른 장점들 및 특징들은 첨부된 도면들과 함께 제공되는 본 발명의 바람직한 실시예들의 이하의 상세한 설명으로부터 보다 손쉽게 이해될 것이다.
패키지에서 모든 전기적 및 열적 상호연결부들을 형성하는 POL 상호연결부들을 갖는 POL 패키지 구조물을 제공한다.
도면들은 본 발명을 수행하기 위해 현재 구상가능한 실시예들을 나타낸다.
도면에서,
도 1은 본 발명의 실시예에 따른 전력 오버레이(power overlay; POL) 패키지 구조물의 개략적인 측단면도이다.
도 2 내지 도 9는 본 발명의 실시예에 따른 다양한 제조/구축 프로세스의 스테이지들 동안의 POL 패키지 구조물의 개략적인 측단면도들이다.
도 10 내지 도 16은 본 발명의 실시예에 따른 다양한 다른 제조/구축 프로세스의 스테이지들 동안의 POL 구조물의 개략적인 측단면도들이다.
도 17은 본 발명의 다른 실시예에 따른 POL 패키지 구조물에 대해 수행된 추가적인 제조/구축 단계를 나타내는, 도 2 내지 도 9 또는 도 10 내지 도 16의 제조/구축 프로세스에 의해 형성된 POL 패키지 구조물의 개략적인 측단면도이다.
도 18은 본 발명의 다른 실시예에 따른 POL 패키지 구조물에 대해 수행된 추가적인 제조/구축 단계를 나타내는, 도 17의 POL 패키지 구조물의 개략적인 측단면도이다.
도 19는 본 발명의 다른 실시예에 따른 POL 패키지 구조물의 개략적인 측단면도이다.
도 20은 본 발명의 다른 실시예에 따른 POL 패키지 구조물의 개략적인 측단면도이다.
도 21은 본 발명의 다른 실시예에 따른 POL 패키지 구조물의 개략적인 측단면도이다.
도 22는 본 발명의 다른 실시예에 따른 POL 패키지 구조물의 개략적인 측단면도이다.
도 23은 본 발명의 다른 실시예에 따른 POL 패키지 구조물의 개략적인 측단면도이다.
본 발명의 실시예들은 전력 모듈에서 반도체 디바이스들에 대한 모든 전기적 및 열적 상호연결부들을 형성하는 전력 오버레이(POL) 상호연결부들을 갖는 임베딩된 전력 모듈 패키지 구조물 및, 이러한 패키지 구조물을 형성하는 방법을 제공한다.
도 1을 참조하면, 본 발명의 실시예에 따른 POL 패키징 및 상호연결 구조물(10)이 도시된다. 패키지 구조물(10)은, "전력 디바이스" 또는 "비전력 디바이스"로서 통칭하여 설명될 수 있는 것의 형태를 취할 수 있고, 따라서 예컨대 다이, 다이오드, MOSFET, 응용 특정 집적 회로(application specific integrated circuit; ASIC), 또는 프로세서의 형태를 취할 수 있는 반도체 디바이스(12)를 포함한다. 도 1에서는 단일의 반도체 디바이스(12)가 도시되지만, 추가적인 반도체 디바이스들 또는 전자 컴포넌트들이 POL 구조물(10)에 포함될 수 있다는 것을 알 것이며, 이것은 본 발명의 다른 실시예와 관련하여 후술될 것이다. 반도체 디바이스(12)는 다이렉트 금속성 상호연결부들이 반도체 디바이스에 대한 모든 전기적 및/또는 열적 상호연결부들을 형성하도록 패키지 구조물(10) 내에 패키지화된다.
도 1에서 도시된 바와 같이, 예시적인 실시예에 따르면, 패키지 구조물(10)은 패키지 구조물(10)의 대향 측면들(이 대향 측면들 사이에는 반도체 디바이스(12)가 위치한다) 각각 상에 있는 유전체층을 포함하며, 이 유전체층들을 제1 유전체층(14)과 제2 유전체층(16)으로서 통칭한다. 유전체층들(14, 16)은 라미네이션 또는 막의 형태로 제공되며, 이용 및 프레임 프로세싱 동안에 비아들에 대한 기계적 및 온도 안정성을 제공하고, 또한 비아 형성 및 POL 프로세싱에 대한 적합한 유전체 특성들 및 전압 항복 세기 및 처리가능성을 제공하도록 선택된 물질로 형성되며, 따라서 유전체층들(14, 16)은 "POL 유전체"로서 칭해질 수 있다. 추가적으로, 유전체층들(14, 16)을 형성할 때 이용되는 물질은 패키지 구조물(10)에 대해 수행되는 라미네이션 프로세스 동안에 안정성을 유지하도록 선택된다. 즉, 유전체층들(14, 16)은 패키지 구조물(10)에 대해 수행되는 라미네이션 프로세스 동안에 흐르지 않도록 구성되도록 적합한 물질로 형성된다. 따라서, 유전체층들(14, 16)은 본 발명의 실시예들에 따라, Kapton®, Ultem®, PTFE(polytetrafluoroethylene), Upilex®, 폴리술폰 물질들(예컨대, Udel®, Radel®), 또는 액정 폴리머(liquid crystal polymer; LCP) 또는 폴리이미드 물질과 같은, 다른 폴리머 막과 같은, 복수의 유전체 물질들 중 하나로 형성될 수 있다. 유전체층들(14, 16)을 패키지 구조물(10)에 있는 다른 유전체 물질들과 명확히 구별시킬 목적으로, 이후부터 유전체층들(14, 16)을 폴리이미드층들(14, 16)이라고 칭하지만, 이러한 용어는 층들(14, 16)의 형성을 특정 유전체 물질로 제한시키려는 것을 의미하지 않는다.
도 1에서 도시된 바와 같이, 폴리이미드층들(14, 16)은 패키지 구조물(10)의 양쪽 측면들, 즉 패키지 구조물의 전면과 후면(18, 20) 상에 제공되는데, 이것은 양쪽면들 상에 비아들 및 패터닝된 금속 상호연결부들을 형성하기 위한 능력을 제공하기 위함이며, 이에 대해서는 아래에서 자세하게 설명될 것이다. 반도체 디바이스(12)는 폴리이미드층들(14, 16) 사이에 위치하며, 반도체 디바이스(12)는 접착제(22)를 통해 폴리이미드층(14)에 부착된다. 또한, 패키지 구조물(10)에는 폴리이미드층들(14, 16) 사이에 제공되는 유전체 인캡슐런트(encapsulant)(24)(즉, POL 인캡슐런트)가 포함된다. 인캡슐런트(24)는 반도체 디바이스(12) 주변과 폴리이미드층들(14, 16) 사이에 존재할 수도 있는, 패키지 구조물(10) 내의 비어진 갭들을 채우는 역할을 하며, 하나의 실시예에 따라, 이것은 폴리이미드층(14)을 반도체 디바이스(12)에 "접착"시킬 수 있고, 이에 따라 하나 이상의 물질들로 형성될 수 있다.
인캡슐런트(24)는, 필요한 경우, 다수의 유전체 시트들(26)이 반도체 디바이스(12) 주변과 폴리이미드층들(14, 16) 사이의 영역을 채우는데 필요한 높이/두께로 서로 적층될 수 있도록 '막' 또는 '패널' 또는 '시트' 형태로 제공되는 하나 이상의 유전체층들(26)로 구성된다. 유전체 시트들(26)은 예컨대 자신들이 전경화(pre-cure) 막 형태로 서로 손쉽게 적층될 수 있도록, 경화되지 않거나 또는 부분적으로 경화되는(즉, B 스테이지), 프리프레그(prepreg) 물질, 인쇄 회로 보드 코어 물질, 폴리머 수지, 또는 다른 적절한 접착제와 같은, 유기 물질로 형성된다. 본 발명의 하나의 실시예에 따르면, 유전체 시트(들)(26)은, 유전체 시트(들)(26) 내에 반도체 디바이스(12)를 수용하고 반도체 디바이스(12) 주변에서의 유전체 시트(들)(26)의 위치설정을 도모시키기 위해 유전체 시트(들)(26) 내에 형성된 개구들/컷아웃(cut-out)(28)을 포함한다. 이와 달리, 유전체 시트들(26)의 세그먼트들이 반도체 디바이스(12) 주변에 배치될 수 있다는 것을 알 것이다.
패키지 구조물(10) 내의 비어진 갭들을 채우기 위해, 유전체 시트(들)(26)은 유전체 시트(들)(26)을 "녹아" 흐르게 하는 라미네이션 프로세스를 (일반적으로 진공 환경과, 상승된 온도 및 기계적 압력 하에서) 거친다. 따라서 유전체 시트(들)(26)은 자신의 막 형태를 잃고 흐르게 되어 반도체 디바이스(12) 주변과 폴리이미드층들(14, 16) 사이에 있는 임의의 비어진 에어 갭들을 채우게 되며, 이로써 반도체 디바이스(12)를 일반적인 주변 환경으로부터 보호하는 유전체 인캡슐런트(24)가 제공된다.
도 1에서 도시된 바와 같이, 복수의 비아들(30)이 반도체 디바이스(12)의 전면(32)에 이르도록 폴리이미드층(14)을 관통하여 형성된다. 반도체 디바이스(12)가 전력 디바이스인 실시예에서, 비아들(30)은 또한, 도 1에서 도시된 바와 같이, (예컨대, 필요한 전기적 연결을 이루고 전력 반도체 디바이스로부터 열을 제거시키기 위한) 전기적 및 열적 요건들을 충족시키기 위해 반도체 디바이스(12)의 후면(34)에 이르도록 형성된다. 전면과 후면간의 전기적 연결이 필요한 경우, 쓰루 비아들(36)이 또한 폴리이미드층들(14, 16) 및 유전체 시트(들)(26)을 관통하여 형성된다. 후속하여 금속 상호연결부들(38)이 패키지 구조물(10)에서 전기적 및 열적 접속부들/통로들을 제공하기 위해 패키지 구조물(10)에 형성되는데, 금속 상호연결부들(38)은 폴리이미드층들(14, 16)의 외향하는 전면 및 후면(18, 20) 상에서 바깥으로 나오도록 비아들(30, 36)에 각각 형성되며, 이로써 패키지 구조물(10)의 전면 및 후면(18, 20) 둘 다는 패키지 구조물(10)에 형성된 상호연결부들을 포함한다. 본 발명의 실시예들에 따르면, 금속 상호연결부들(38)은 디바이스(12)에서 다이렉트 전기적 연결부들을 형성하는 견고한 전기도금된 구리 상호연결부들로서 형성된 "POL 상호연결부들"을 포함한다. 디바이스에서의 금속화에 의존하여, 몇몇의 실시예들에서, 구리가 도금될 수 있도록 스퍼터링된 구리 시드층을 따라, 스퍼터링된 접착층(티타늄, 크롬 등)이 제공된다. 도 1에서 도시된 바와 같이, 금속 상호연결부들(38)은 패키지 구조물(10)에 대한 전기적 및 열적 연결부들을 제공하기 위해, 희망하는 형상으로 패터닝되고 에칭된다. 하나의 실시예에 따르면, 금속 상호연결부들(38)은 예컨대 패키지 구조물의 히트싱크로의 부착을 가능하게 하는, 패키지 구조물(10)의 후측면 상의 커다란 면적의 열적 및 전기적 연결부(즉, 구리 패드)를 제공하도록 패터닝되고 에칭된다.
따라서 패키지 구조물(10)은 패키지 구조물의 양측면들 상에서 금속 상호연결부들(38)을 갖도록 제공된다. 패키지 구조물(10)의 라미네이션 프로세스로 인해, 패키지 구조물(10)은 반도체 디바이스(12)를 완전히 임베딩할 수 있고, 이에 따라 표면 실장 기술(surface mount technology; SMT)에 호환가능하며 또한 패키지 구조물(10) 상에서의 다른 전자부품들의 적층을 제공할 수 있다. 반도체 디바이스(12)가 전력 디바이스인 실시예에서, 패키지 구조물(10)은 또한 양면 냉각을 제공하고, 전기적 및 열적 기능을 위해 일반적으로 이용될 (DBC 기판 등과 같은) 추가적인 다중층 기판에 대한 필요성을 제거시키며, 이로써 기판은 디바이스 후측면에서의 열확산을 위한 열적 비아들 및 커다란 구리 패드들로 완전히 대체된다. 패키지 구조물(10)에서 전력 디바이스를 패키지화하는데 있어서의 이러한 다중층 기판의 제거는 솔더링, 언더필링(또는 오버 몰딩) 등과 같은 2차레벨 어셈블리 프로세스들을 제거시키며, 고도로 소형화된 매우 작은 폼팩터를 갖는 패키지 구조물(10)을 가능하게 한다.
이제 도 2 내지 도 9를 참조하면, 본 발명의 실시예에 따라, POL 패키지 구조물을 제조하는 기술을 위한 프로세스 단계들의 상세한 모습들이 제공된다. 도 2 내지 도 9에서 나타난 기술은 도 1에서 도시된 패키지 구조물(10)(즉, 단지 단일의 반도체 디바이스를 포함함)을 제조하는 것에 대하여 도시되고 설명되지만, 설명되는 프로세스는 다양한 구성들의 멀티 칩 모듈들을 임베딩한 패키지 구조물들을 제조하는 것에 적용가능하다는 것을 알 것이다.
도 2를 참조하면, 패키지 구조물(10)의 구축 프로세스는 미리 금속화된 유전체층을 제공하는 것으로 시작한다. 미리 금속화된 유전체층은 본 발명의 실시예들에 따라, Kapton®, Ultem®, PTFE(polytetrafluoroethylene), Upilex®, 폴리술폰 물질들(예컨대, Udel®, Radel®), 또는 액정 폴리머(liquid crystal polymer; LCP) 또는 폴리이미드 물질과 같은, 다른 폴리머 막과 같은, 복수의 유전체 물질들 중 하나로 형성된 유전체 라미네이션 또는 막(14)을 포함하며, 이것을 이후부터는 폴리이미드 막(14)이라고 부른다. 구리층(40)이 폴리이미드 막(14)의 일 표면 상에서 금속화되고, 구리층(40)은 구리층의 후면에 도포된 릴리즈층(42)을 가지며, 이 릴리즈층(42)은 추가적인 구리 캐리어층(44)을 구리층(40)에 고정시켜서 패키지 구조물(10)의 구축 프로세스 동안 안정성을 제공한다. 릴리즈층(42)은 제조 프로세스의 후속 단계에서 구리 캐리어층(44)의 후속적인 제거를 가능하게 해준다.
도 2에서 더 도시된 바와 같이, 미리금속화된 유전체층 상으로의 반도체 디바이스(예컨대, 다이, MOSFET 등)(12)의 배치를 제공하기 위해 정렬 마크들(46)이 폴리이미드 막(14)을 관통하여 구리층(40) 내로 레이저 드릴링된다. 도 3에서 도시된 바와 같이, 반도체 디바이스(12)를 폴리이미드 막(14)에 고정시키기 위해, 스크린 인쇄 도포, 디스펜싱, 또는 스핀 코팅 도포 등에 의해, 접착제(22)가 폴리이미드 막(14)에 도포된다. 본 발명의 일 실시예에 따르면, 접착제(22)는 반도체 디바이스(12)가 배치될 위치에서만 폴리이미드 막(14) 상에 도포될 수 있다. 이와 달리, 접착제(22)는 폴리이미드 막(14) 전체 위에 도포될 수 있다. 폴리이미드 막(14) 상에 접착제(22)가 퇴적되면, 그 후에 반도체 디바이스(12)는 배치 가이드로서 정렬 마크들(46)을 이용하여 폴리이미드 막(14) 상에 배치된다. 그 후 접착제(22)를 경화시킴으로써 반도체 디바이스(12)는 폴리이미드 막(14)에 고정된다.
이제 도 4를 참조하면, 미리금속화된 유전체층(14) 상에 반도체 디바이스(12)가 배치되어 고정되면, 하나 이상의 유전체 시트들(26)이 준비되고 이어서 반도체 디바이스(12) 주변 및 미리금속화된 유전체층(14) 상에 배치되는데, 도포되는 유전체 시트들(26)의 개수는 반도체 디바이스(12)의 두께에 기초하여 결정된다. 복수의 유전체 시트들(26)이 필요한 경우, 반도체 디바이스(12)를 캡슐화하기 위해 유전체 시트들은 적층된 배열로 도포된다. 유전체 시트들(26)은 프리프레그(prepreg) 물질, PCB 코어 물질, 폴리머 수지, 또는 (유전체 시트들이 손쉽게 적층될 수 있도록) 전경화(pre-cure) 막 형태로 있는 다른 적절한 접착제와 같은, 유기 물질로 형성되며, 이후부터는 이 시트들을 프리프레그 시트들(26)이라고 통칭한다. 프리프레그 시트들(26)의 준비시, 프리프레그 물질의 막들 또는 패널들이 제공되고, 반도체 디바이스(12)의 위치에 대응하는 곳에 개구(28)가 형성된다(즉, 커팅됨). 개구(28)가 형성되어 있는, 준비된 프리프레그 시트들(26)은 그 후, 프리프레그 시트들이 반도체 디바이스(12)를 완전히 에워싸도록, 희망하는 높이 또는 두께로 서로 적층된다. 프리프레그 시트들(26)의 적층시, 유전체층(16)의 후측면(예컨대, 폴리이미드 층)이 프리프레그 시트들(26)의 적층물 상에 도포되고, 후측면 폴리이미드 막(16)은 미리금속화된 층을 포함한다. 본 발명의 일 실시예에 따르면, 증가된 열적 기능을 제공할 목적으로 증가된 두께의 구리층(48)을 갖기 위해 후측면 폴리이미드 막(16)은 미리금속화될 수 있다.
제조 프로세스의 다음 단계에서, 도 5에서 도시된 바와 같이, 프리프레그 시트들(26)의 용융 및 흐름을 일으키게 하기 위해 라미네이션(lamination) 프로세스가 수행된다. 프리프레그 시트들(26)이 녹아서 자신들의 막 형태를 잃게 하도록 하기 위해, 라미네이션 프로세스는 상승된 온도와 기계적 또는 공기압(air pressure) 하에서, 진공 환경에서 수행될 수 있다. 용융되면, 폴리이미드 막들(14, 16) 사이에 제공된 프리프레그 물질은 흘러서 반도체 디바이스(12) 주변과 패키지 구조물 내에 있는 비어진 에어 갭들을 채우고, 이에 따라 이것은 인캡슐런트(24)를 형성하는 것으로서 설명될 수 있다. 패키지 구조물(10)의 냉각시, 프리프레그 물질은 완전히 경화되고, 반도체 디바이스(12) 주변에서 굳어져서 반도체 디바이스를 캡슐화한다.
도 6에서 도시된 바와 같이, 라미네이션 프로세스의 완료시, 구리 캐리어층(44)은 릴리즈층(42)에 의해 구리층(40)으로부터 제거된다. 그 후 폴리이미드 막(14) 상에서 남아있는 구리층(40)은 후속적인 비아 형성 및 금속화 단계들을 위한 준비를 위해 세정된다. 폴리이미드 막(14)과 후측면 폴리이미드 막(16)(즉, 폴리이미드 막 및 구리층)을 관통하는 복수의 비아들(30)의 형성이 도 7에서 도시된다. 본 발명의 실시예들에 따르면, 비아들(30)은 레이저 어블레이션 또는 레이저 드릴링 프로세스, 플라즈마 에칭, 광 성형(photo-definition), 또는 기계적 드릴링 프로세스들에 의해 형성될 수 있다. 비아들(30)은 반도체 디바이스(12) 상의 접촉 패드들(50)에 대한 전기적 연결부를 형성하기 위해 (다이를 살펴보기 위한 정렬 드릴링을 이용하여) 접촉 패드들(50)에 이르도록 형성되며, (여기서도 그러하듯이) 반도체 디바이스(12)가 전력 디바이스인 실시예에서, 비아들(30)은 또한 반도체 디바이스(12)의 후측면(34)에 이르도록 형성된다. 반도체 디바이스(12) 상의 접촉 패드들(50)에 이르는 비아들(30)은 폴리이미드 막(14)을 관통하여 형성되며, 이에 따라 이러한 비아들(30)의 피처들 및 정밀성은 엄격한 제약들 내에서 제어될 수 있다. 일 실시예에 따르면, 반도체 디바이스(12)의 후측면(34)에 이르는 비아들(30)은 광섬유들 또는 다른 포함물들을 갖는 프리프레그 인캡슐런트(24)를 관통하여 형성되기 때문에 보다 거친 피처들이며, 접촉 패드들(50)에 이르는 비아들(30)과 동일한 정밀도로 형성될 수 없지만(즉, 라인 간격 및 비아 직경들에 대한 제한들), 몇몇의 실시예들에서, 반도체 디바이스(12)의 후측면(34)에 이르는 비아들(30)은 폴리이미드 막(16)만을 관통하여 형성될 수 있다는 것을 알 것이다. 반도체 디바이스(12)에 이르도록 형성된 비아들(30)에 더하여, 쓰루 비아들(36)이 전체 구축물을 관통하여(즉, 폴리이미드 막들(14, 16) 및 프리프레그 인캡슐런트(24)를 관통하여) 드릴링된다.
비아들(30, 36)이 패키지 구축물을 관통하고 반도체 디바이스(12)에 이르도록 형성되며, (반응성 이온 에칭(reactive ion etching; RIE) 디숫(desoot) 프로세스를 통해서와 같이) 비아들의 세정의 완료시, 희망하는 경우, 그 후 금속 상호연결부들(38)이, 도 8에서 도시된 바와 같이, 패키지 구조물에서 형성된다. 금속 상호연결부들(38)은, 일 실시예에 따라, 무전해 도금 또는 전해 도금을 통해 형성되는 POL 상호연결부들로서 형성되지만, 다른 금속 퇴적 방법들(예컨대, 스퍼터링)이 또한 이용될 수 있다는 것을 알 것이다. 예를 들어, 티타늄 또는 팔라듐 접착층 및 구리 시드층이 스퍼터링 또는 무전해 도금 프로세스에 의해 제일먼저 비아들(30, 36)에서 도포될 수 있고, 이어서 비아들을 채우고 구리의 두께를 패키지 구조물의 전면 및 후면(18, 20) 둘 다에서 희망하는 레벨까지 증가시키는(즉, "플레이팅 업(plating up)") 전기도금 프로세스가 뒤따른다. 도 9에서 도시된 바와 같이, 그 후 패터닝 및 에칭이 도포된 구리에 대해서 후속하여 수행되어 희망하는 형상을 갖는 POL 상호연결부들(38)을 형성한다. 상호연결부들(38)을 형성하기 위해 도 8과 도 9에서는 연속적인 구리층의 도포 및 이러한 연속적인 구리층의 후속 패터닝 및 에칭이 도시되지만, 상호연결부들(38)을 형성하기 위해 이 대신에 반접착 도금 프로세스를 통해 상호연결부들(38)의 패터닝 및 도금이 활용될 수 있다는 것을 알 것이다.
따라서 완성된 패키지 구조물(10)은 구조물의 양측면들 상에서 상호연결부들을 제공하도록 형성된다. 패키지 구조물(10)은 고도로 소형화된 패키지 구조물(10)의 생산을 가능하게 하기 위해, 매우 작은 폼팩터로, SMT 호환가능하고 MSL 능력, 기계적 견고성, 양면 냉각, 및 낮은 재료 비용을 제공한다.
이제 도 10 내지 도 16을 참조하면, 본 발명의 추가적인 실시예에 따라, POL 패키지 구조물을 제조하는 다른 기술에 대한 프로세스 단계들의 상세한 모습들이 제공된다. 도 2 내지 도 9에서 나타난 기술은 도 1에서 도시된 패키지 구조물(10)(즉, 단지 단일의 반도체 디바이스를 포함함)을 제조하는 것에 대하여 다시 도시되고 설명되지만, 설명되는 프로세스는 다양한 구성들의 멀티 칩 모듈들을 임베딩한 패키지 구조물들을 제조하는 것에 적용가능하다는 것을 역시 알 것이다.
도 10을 참조하면, 패키지 구조물의 구축 프로세스는 폴리이미드 라미네이션 또는 막과 같은, 유전체층(14)의 제공으로 시작한다. 비록 도시되지는 않았지만, 폴리이미드 막(14)은 패키지 구조물의 구축 프로세스 동안에 안정성을 제공하기 위해 프레임 또는 패널 구조물 상에 배치될 수 있다. 폴리이미드 막 상으로의 반도체 디바이스(예컨대, 다이)의 후속적인 정확한 배치를 제공하기 위해 정렬 마크들(52)이 폴리이미드 막(14) 내에서 (레이저 스카이빙(laser skiving) 또는 다른 방법을 통해) 형성된다. 도 11에서 도시된 바와 같이, 반도체 디바이스(12)를 폴리이미드 막(14)에 고정시키기 위해, 스크린 인쇄 도포, 디스펜싱, 또는 스핀 코팅 도포 등에 의해, 접착제(22)가 폴리이미드 막(14)에 도포된다. 본 발명의 일 실시예에 따르면, 접착제(22)는 반도체 디바이스(12)가 배치될 위치에서만 폴리이미드 막(14) 상에 도포될 수 있다. 이와 달리, 접착제(22)는 폴리이미드 막(14) 전체 위에 도포될 수 있다. 폴리이미드 막(14) 상에 접착제(22)가 퇴적되면, 그 후에 반도체 디바이스(12)는 배치 가이드로서 정렬 마크들(52)을 이용하여 폴리이미드 막 상에 배치된다. 그 후 접착제(22)를 경화시킴으로써 반도체 디바이스(12)는 폴리이미드 막(14)에 고정된다.
이제 도 12를 참조하면, 폴리이미드 막(14) 상에 반도체 디바이스(12)가 배치되어 고정되면, 하나 이상의 유전체 시트들(26)이 준비되고 이어서 반도체 디바이스(12) 주변 및 폴리이미드 막(14) 상에 배치되는데, 도포되는 유전체 시트들(26)의 개수는 반도체 디바이스(12)의 두께에 기초하여 결정된다. 복수의 유전체 시트들(26)이 필요한 경우, 반도체 디바이스(12)를 캡슐화하기 위해 유전체 시트들은 적층된 배열로 제공된다. 유전체 시트들(26)은 프리프레그 물질, PCB 코어 물질, 폴리머 수지, 또는 (유전체 시트들이 손쉽게 적층될 수 있도록) 전경화(pre-cure) 막 형태로 있는 다른 적절한 접착제와 같은, 낮은 수분 흡수 유기 물질로 일반적으로 형성되며, 이후부터는 이 시트들을 프리프레그 시트들(26)이라고 통칭한다. 프리프레그 시트들(26)의 준비시, 프리프레그 물질의 막들 또는 패널들이 제공되고, 반도체 디바이스(12)의 위치에 대응하는 곳에 개구(28)가 형성된다(즉, 커팅됨). 개구(28)가 형성되어 있는, 준비된 프리프레그 시트들(26)은 그 후, 프리프레그 시트들이 반도체 디바이스(12)를 완전히 에워싸도록, 희망하는 높이 또는 두께로 서로 적층된다. 프리프레그 시트들(26)의 적층시, 유전체층(16)의 후측면(예컨대, 폴리이미드 막)이 프리프레그 시트들(26)의 적층물 상에 도포된다. 패키지의 양측면들 상에서의 양호한 피처 크기 제어를 제공하고 또한 구조적 밸런싱을 제공하기 위해 폴리이미드 층들/막들(14, 16)이 이용될 수 있다. 다른 실시예에서, 유전체층(16)을 대신하여, 프리프레그 시트들(26)이 라미네이션 단계/프로세스를 수행하기 위해 이용되는 라미네이션 프레스에 달라붙는 것을 방지하기 위해 구리 포일 또는 막이 도포될 수 있는데, 이에 대해서는 나중에 보다 자세하게 설명될 것이다.
제조 프로세스의 다음 단계에서, 도 13에서 도시된 바와 같이, 연속적인 유전체 인캡슐런트(24) 내로의 프리프레그 물질의 용융 및 흐름을 일으키게 하기 위해 라미네이션 프로세스가 수행된다. 프리프레그 시트들(26)이 녹아서 자신들의 막 형태를 잃게 하고 반도체 디바이스(12) 주변의 임의의 비어진 에어 갭들을 채우도록 하기 위해, 라미네이션 프로세스는 상승된 온도와 기계적 또는 공기압 하에서, 진공 환경에서 수행될 수 있다. 프리프레그 인캡슐런트는 완전히 경화되고, 반도체 디바이스(12) 주변에서 굳어져서 반도체 디바이스를 캡슐화할 수 있다.
도 14에서 도시된 바와 같이, 라미네이션 프로세스의 완료시, 복수의 비아들(30)이 폴리이미드 막(14)과 후측면 폴리이미드 막(16)을 관통하여 형성된다. 본 발명의 실시예들에 따르면, 비아들(30)은 레이저 어블레이션 또는 레이저 드릴링 프로세스 또는 기계적 드릴링 프로세스들에 의해 형성될 수 있고, 비아들(30)은 반도체 디바이스(12)의 전측면(32) 상의 접촉 패드들(50)에 이르도록 형성되어 이 접촉 패드들(50)에 대한 전기적 연결부를 형성하기 위해 정렬된다. 도시된 실시예에서, 비아들(30)은 또한 반도체 디바이스(12)로부터의 열을 제거하고 및/또는 전력 디바이스에 대한 전기적 연결부를 형성하도록 반도체 디바이스(12)의 후측면(34)에 이르도록 형성되지만, 이러한 후측면 비아들은 모든 실시예들에서 필요한 것은 아니며 디바이스에 따라 달라진다는 것을 알 것이다. 반도체 디바이스(12)에 이르도록 형성된 비아들(30)에 더하여, 쓰루 비아들(36)이 전체적인 구축 적층물을 관통하여(즉, 폴리이미드 막들(14, 16) 및 프리프레그 인캡슐런트(24)를 관통하여) 드릴링된다.
비아들(30, 36)이 인캡슐런트(24)를 관통하여 반도체 디바이스(12)에 이르도록 형성되면, 그 후, 도 15에서 도시된 바와 같이, POL 금속 상호연결부들(38)이 패키지 구조물에서 형성된다. 일 실시예에 따라, POL 금속 상호연결부들(38)은 스퍼터링 및 전기도금 도포들의 조합을 통해 형성될 수 있지만, 다른 금속 퇴적 방법들(예컨대, 무전해 도금)이 또한 이용될 수 있다는 것을 알 것이다. 예를 들어, 티타늄 또는 팔라듐 접착층 및 구리 시드층이 스퍼터링에 의해 제일먼저 비아들(30, 36)에서 도포될 수 있고, 이어서 비아들을 채우고 구리의 두께를 POL 패키지 구조물의 전면 및 후면(18, 20) 둘 다에서 희망하는 레벨까지 증가시키는(즉, "플레이팅 업(plating up)") 전기도금 프로세스가 뒤따른다. 도 16에서 도시된 바와 같이, 그 후 패터닝 및 에칭이 도포된 구리에 대해서 후속하여 수행되어 희망하는 크기/형상을 갖는 POL 상호연결부들(38)을 형성한다. POL 상호연결부들(38)을 형성하기 위해 도 15와 도 16에서는 연속적인 구리층의 도포 및 이러한 연속적인 구리층의 후속 패터닝 및 에칭이 도시되지만, POL 상호연결부들(38)을 형성하기 위해 이 대신에 반접착 도금 프로세스를 통해 POL 상호연결부들(38)의 패터닝 및 도금이 활용될 수 있다는 것을 알 것이다.
도 2 내지 도 9 및 도 10 내지 도 16에서 상술한 제조 프로세스들 각각에서, 다중층 패키지 구조물을 형성하기 위해 추가적인 단계들이 수행될 수 있다. 즉, "개시 적층물"로서 패키지 구조물(10)을 이용하여, 추가적인 물질층들이 패키지 구조물(10)의 양쪽 외면들에 도포될 수 있다. 따라서, 도 17을 참조하면, 금속 상호연결부들(38)의 형성시, 추가적인 층들(54, 56)이 패키지 구조물(10)의 양측면들에 추가된다. 본 발명의 일 실시예에 따르면, 층들(54, 56)은 폴리이미드층들(14, 16) 상에 라미네이트된 구리 포일이 도포되어 있는 인쇄 회로 보드(PCB) 프리프레그 물질로 형성된다. 다른 실시예에 따르면, 층들(54, 56)은 폴리이미드 물질로 형성되며, 층들(54, 56)은 접착제(58)(점선으로 도시됨)를 통해 폴리이미드층들(14, 16)에 도포된다. 그런 후 비아들(59)이, 도 18에서 도시된 바와 같이, 추가된 층들(54, 56)에서 후속하여 드릴링되고, POL 금속 상호연결부들(38)이 비아들(59)에서 도금되고 층들(54, 56)의 외면들 상에서 패터닝된다.
도 18에서는 도시되지 않았지만, 구리에 대한 보호 코팅을 제공하기 위해 패터닝된 POL 상호연결부들(38) 및 층들(54, 56) 위에 솔더 피니쉬 및 솔더마스크를 도포시키는 것과 같은, 제조 프로세스의 추가적인 단계들이 수행될 수 있다는 것을 알 것이다. 솔더에 대한 대안책으로서, 솔더 마스크로 노출된 구리 패드들은 Ni 또는 Ni/Au 또는 유기 솔더링가능 보호(organic solderability protection; OSP) 층의 금속화로 마무리되어 남겨질 수 있다는 것을 알 것이다. 그런 후 2차레벨 I/O 상호연결부들이 솔더마스크에서의 개구들에 의해 노출된 패드들에 도포될 수 있다. 일 실시예에서, 예컨대 외부 회로에 대한 패키지 구조물의 표면 실장을 가능하게 하기 위해, I/O 상호연결 패드들은 솔더링가능 피니쉬로 마무리된 후 남겨져서 랜드 그리드 어레이(Land Grid Array; LGA)를 형성하거나 또는 솔더로 범프화되어 볼 그리드 어레이(Ball Grid Array; BGA) 솔더 범프들 t을 형성하며, 이러한 솔더 범프들은 고도의 응력 조건들에서의 고장에 대해 저항력있는 고도로 신뢰적인 2차레벨 상호연결 구조물을 제공한다.
도 2 내지 도 9 및 도 10 내지 도 16에서 상술한 제조 프로세스들 각각에서, 인캡슐런트(24), 즉 프리프레그 시트들(26)의 적층물에 2차 폴리이미드 층(16)을 도포시키는 것 대신에, 구리 포일 또는 막이 프리프레그 시트들에 도포될 수 있다는 것을 알 것이다. 즉, 구리 포일은 프리프레그 층들(26)이 라미네이터 표면들에 달라붙는 것을 방지하는 것과 관련하여 폴리이미드 층(16)과 유사하게 기능을 하므로, 구리 포일은 폴리이미드 층(16)을 대체할 수 있다. 구리 포일(61)이 패키지 구조물에서 구현되는 실시예가 도 19에서 나타난다. 구리 포일(61)을 구현할 때, 구리 트레이스들(즉, 금속성 상호연결부들(38))은 폴리이미드 층(16) 상에 형성되기 보다는 프리프레그 물질(26) 상의 이 구리에 형성될 것이라는 것을 알 것이다. 이렇게 할 때에, 비아들(30)이 제일먼저 구리 포일(61)을 관통하여 형성될 것이고, 그런 후 POL 금속 상호연결부들(38)이 스퍼터링과 전기도금 도포들의 조합을 통해 비아들(30) 상에서 형성될 것이며, 이 때 연속적인 구리층 도포 및 후속적인 패터닝 및 에칭이 수행되거나 또는 반접착 도금 프로세스가 수행되어 POL 상호연결부들(38)을 형성한다.
이제 도 20 내지 도 23을 참조하면, 반도체 디바이스들을 패키지화하기 위한 POL 패키지 구조물들의 추가적인 실시예들이 도시된다. 도 20 내지 도 23에서 도시된 POL 패키지 구조물 실시예들 각각은 이러한 실시예들이 반도체 디바이스들 주변에 위치되고 적층되며 후속하여 반도체 디바이스들 주변에서 용융/흘러서 경화될 수 있는 하나 이상의 유전체 시트들의 이용을 통해 반도체 디바이스(들)을 완전히 임베딩하고, 상호연결부들이 패키지 구조물의 양쪽 측면들 상에 형성되어 반도체 디바이스(들)에 대한 모든 전기적(및 열적) 연결부들을 제공한다는 측면에서 도 1에서 설명되고 도시된 패키지 구조물(10)과 유사한 구조물을 갖는다.
먼저 도 20을 참조하면, 본 발명의 다른 실시예에 따른 패키지 구조물(60)이 도시된다. 패키지 구조물(60)이 반도체 디바이스(12) 주변에 위치한 유전체 웹 물질(62)(이것을 여기서 "POL 웹"이라고 칭한다)을 포함한다는 점을 제외하고, 패키지 구조물(60)은 도 1의 패키지 구조물(10)과 매우 유사하다. 본 발명의 실시예들에 따르면, POL 웹(62)은 인쇄 회로 보드(PCB) 코어 물질, 폴리이미드 막/층, 세라믹 물질, 복합 유전체 물질, 또는 낮은 수분 흡수 특성을 나타내고 POL 구조물에 대한 기계적 견고성을 제공하며 (즉, 유전체 웹(62)은 유전체 시트들(26)과 비교하여 증가된 강도를 갖도록 구성된다) 패키지 구조물(60)의 라미네이션 동안 리플로우되지 않는 이와 유사하고/적합한 다른 유기 물질로 형성된다. 일 실시예에 따르면, POL 웹(62)은 또한 구리 회로를 포함할 수 있다. 추가적으로, POL 웹(62)이 형성될 때 이용되는 물질에 기초하여, POL 웹(62)은 라미네이션 프로세스 동안 흐르지 않는다. POL 웹(62)은 적절한 두께를 가지면서, 반도체 디바이스(들)(12)과 쓰루 비아들(36)을 수용하기 위한 개구들/컷아웃들(64)을 포함하도록 형성된다. 도 19에서 또한 도시된 바와 같이, POL 웹(62)은 반도체 디바이스(12)를 패키지 구조물(60) 내에 완전히 임베딩하도록 인캡슐런트(24)와 병합된다. 도 1과 관련하여 이전에 설명된 바와 같이, 유전체 인캡슐런트(24)는 미경화된 유전체 물질(26)(예컨대, 프리프레그 물질, 폴리머 수지 등)의 하나 이상의 시트들로서 제공된다. 시트들(26)은 폴리이미드 층(14) 상에서 반도체 디바이스(12)와 POL 웹(62) 사이의 비어진 갭들에 위치하며, 유전체 시트들(26)의 용융을 일으켜서, 유전체 시트들이 자신의 막 형태를 잃고 흘러서 반도체 디바이스(12)와 유전체 웹(62) 주변의 임의의 비어진 에어 갭들을 채우게 하기 위해 패키지 구조물(60)은 라미네이션 프로세스를 거친다.
이제 도 21을 참조하면, 본 발명의 다른 실시예에 따른 POL 패키지 구조물(66)이 도시된다. 패키지 구조물(66)이 라미네이션 동안에 녹아서 흐르지 않는 층(14)(예컨대, 폴리이미드 층)으로부터의 대향 측면 상의 유전체 인캡슐런트(24) 상에 위치한, 도 1의 패키지 구조물(10)에서의 층(16)(즉, 폴리이미드 층(16))과 같은, 유전체 물질층을 포함하지 않는다는 점을 제외하고, 패키지 구조물(66)은 도 1의 패키지 구조물(10)과 매우 유사하다. 따라서, 패키지 구조물(66)에서, 폴리이미드 층(14)은 패키지 구조물(10)의 전면(18) 상에 제공되는 반면에, 유전체 인캡슐런트(24)는 패키지 구조물(66)의 후면(20)을 형성한다. 반도체 디바이스(12)는 폴리이미드층(14) 상에 위치되어 접착제(22)를 통해 폴리이미드층(14)에 부착되며, 유전체 인캡슐런트(24)는 반도체 디바이스(12)를 에워싸도록 폴리이미드층(14) 상에서 퇴적된다. 위에서 자세하게 설명한 바와 같이, 인캡슐런트(24)는 경화되지 않거나 또는 부분적으로 경화되는(즉, B 스테이지) 유기 물질(예컨대, 프리프레그 물질, PCB 코어 물질, 폴리머 수지, 또는 이와 다른 적절한 접착제)로부터 형성된 하나 이상의 유전체 시트들(26)로 구성되며, 이 시트들은, 필요한 경우, 다수의 유전체 시트들(26)이 반도체 디바이스(12) 주변의 영역을 채우는데 필요한 높이/두께로 서로 적층될 수 있도록 '막' 또는 '패널' 형태로 폴리이미드층(14) 상에 도포된다. 유전체 시트(들)(26)은, 유전체 시트(들)(26)이 녹아서 자신들의 막 형태를 잃고 흘러서 반도체 디바이스(12) 주변의 임의의 비어진 에어 갭들을 채우게 하는 라미네이션 프로세스를 거친다.
도 21에서 도시된 바와 같이, 복수의 비아들(30)은 반도체 디바이스(12)의 전면(32)에 이르도록 폴리이미드층(14)을 관통하여 형성된다. 비아들(30)이 또한 (예컨대, 반도체 디바이스(12)가 전력 반도체 디바이스일 때) 전기적 및 열적 요건들을 충족하도록, 인캡슐런트(24)를 관통하여 반도체 디바이스(12)의 후면(34)에 이르도록 형성된다. 쓰루 비아들(36)이 또한 폴리이미드층(14)과 유전체 시트(들)(26)를 관통하여 형성된다. 후속하여 POL 금속 상호연결부들(38)이 패키지 구조물(66)에서 전기적 및 열적 연결부들/통로들을 제공하기 위해 패키지 구조물(66)에 형성되는데, 상호연결부들(38)은 패키지 구조물(66)의 전면 및 후면(18, 20) 상에서 바깥으로 나오도록 비아들(30, 36)에 형성된다.
도 21에서는 도시되지 않았지만, 패키지 구조물(66)은 반도체 디바이스(12) 주변과 인캡슐런트(24) 내에 위치하여 POL 구조물에 대한 안정성을 제공하는 POL 웹 구조물(예컨대, 도 20에서의 POL 웹(62))을 더 포함할 수 있다는 것을 알 것이다. POL 웹 구조물이 패키지 구조물(66)의 라미네이션 프로세스 동안 흐르지 않도록, POL 웹은 인쇄 회로 보드(PCB) 코어 물질, 폴리이미드 막/층, 세라믹 물질, 복합 유전체 물질로 형성될 것이다.
일 실시예에 따르면, 패키지 구조물(66)은, 도 17에서 도시된 패키지 구조물(10)과 마찬가지로, 추가적인 물질층들이 도포될 수 있는 "개시 적층물"로서 역할을 할 수 있다. 즉, 패키지 구조물(66)에서의 금속 상호연결부들(38)의 형성시, 도 22에서 나타난 바와 같이, 추가적인 층들(54, 56)이 패키지 구조물(64)의 양측면들에 추가된다. 본 발명의 일 실시예에 따르면, 층들(54, 56)은 폴리이미드층들(14, 16) 상에 라미네이트된 구리 포일을 갖는 인쇄 회로 보드(PCB) 프리프레그 물질로 형성된다. 다른 실시예에 따르면, 층들(54, 56)은 폴리이미드 물질로 형성되며, 층들(54, 56)은 접착제(58)(점선으로 도시됨)를 통해 폴리이미드층들(14, 16)에 도포된다. 그런 후 비아들(60)이, 도 18에서 도시된 바와 같이, 추가된 층들(54, 56)에서 후속하여 드릴링되고, 금속 상호연결부들(38)이 비아들(60)에서 도금되고 층들(54, 56)의 외면들 상에서 패터닝된다.
이제 도 23을 참조하면, 본 발명의 다른 실시예에 따른 패키지 구조물(70)이 도시되며, 여기서는 다수의 전자 컴포넌트들을 갖는 전력 모듈이 패키지화된다. 패키지 구조물(70)은 도 22에서 도시된 전력 반도체 디바이스(72)(예컨대, 다이, 다이오드, MOSFET), 게이트 드라이버(74), 및 수동 디바이스(76)와 함께, 전력 디바이스들, 제어 회로들, 및/또는 수동 디바이스들의 형태의 복수의 전자 컴포넌트들을 포함하지만, 이보다 많거나 또는 이보다 적은 수의 전자 디바이스들/컴포넌트들이 POL 구조물(70)에 포함될 수 있다는 것을 알 것이다. 추가적으로, 일 실시예에 따르면, 구리 심(shim)(78)이 택일적 사항으로서 포함되어 (예컨대 솔더(80)를 통해) 반도체 디바이스(72)의 후측면(22)에 부착되지만, 이러한 심(78) 없이, 이 대신에 비아들(30)(즉, 드릴 톨러 비아들)이 반도체 디바이스(72)의 후면까지 연장되어 높이차들을 메꿀 수 있다는 것을 알 것이다.
도 23에서 도시된 바와 같이, 폴리이미드층들(14, 16)은 패키지 구조물(70)의 양쪽 측면들 상에 제공되어 양면들 상에 POL 비아들 및 패터닝된 POL 금속 상호연결부들을 형성하기 위한 능력을 제공한다. 전자 컴포넌트들(72, 74, 76)은 폴리이미드층들(14, 16) 사이에 위치하며, 전자 컴포넌트들(72, 74, 76)은 접착제(22)를 통해 폴리이미드층(14)에 부착된다. 다수의 유전체 시트들(26)이 반도체 디바이스(72), 게이트 드라이버(74) 및 수동 디바이스(76) 주변의 영역을 채우는데 필요한 높이/두께로 서로 적층될 수 있도록, 유전체 인캡슐런트(24)는 '막' 또는 '패널' 형태로 제공되는 하나 이상의 유전체 시트들(26)로 구성되어, 폴리이미드층들(14, 16) 사이에 제공된다. 전술한 바와 같이, 유전체 시트(들)(26)은, 유전체 시트(들)(26)이 녹아서 자신들의 막 형태를 잃고 흘러서 전자 컴포넌트들(72, 74, 76) 주변과 폴리이미드층들(14, 16) 사이의 임의의 비어진 에어 갭들을 채우게 하는 라미네이션 프로세스를 거친다. 도시되지는 않았지만, POL 웹 구조물(예컨대, 도 20에서의 웹(62))은 POL 구조물에 대한 안정성을 제공하기 위해 반도체 디바이스(12) 주변에 인캡슐런트(24)와 함께 위치될 수 있으며, POL 웹 구조물은 라미네이션 프로세스 동안에 흐르지 않는 물질로 형성된다.
도 23에서 도시된 바와 같이, 복수의 비아들(30)은 전자 컴포넌트들(72, 74, 76)에 이르도록 폴리이미드층(14)을 관통하여 형성된다.비아들(30)은 또한 반도체 디바이스(72)의 후면 상의 심(78)에 이르도록 폴리이미드층(16)을 관통하여 형성된다. 쓰루 비아들(36)이 또한 폴리이미드층들(14, 16)과 유전체 시트(들)(26)를 관통하여 형성된다. 후속하여 금속 상호연결부들(38)이 패키지 구조물(70)에서의 전기적 및 열적 연결부들/통로들을 제공하도록 패키지 구조물(70)에서 형성된다. 도 23에서 도시된 바와 같이, POL 상호연결부들(38)은, 예컨대 패키지 구조물(70)의 전측면(18) 상에서의 전기적 연결부들을 제공하고, 패키지 구조물의 히트싱크 또는 시스템 I/O로의 부착을 가능하게 해주는 패키지 구조물(70)의 후측면(20) 상에서의 커다란 면적의 전기적 및 열적 연결부를 제공하기 위해, 희망하는 형상으로 패터닝되고 에칭된다.
본 발명의 일 실시예에 따르면, 도 23에서 점선으로 도시된 바와 같이, 도 22의 패키지 구조물(70)은, 패키지 구조물의 후측면(20)에(즉, 유전체층(16) 상에) 열적 계면 물질(들)(thermal interface material; TIM)(82)를 추가시키는 것과 같이, 추가적으로 프로세싱될 수 있다. 즉, 열전도성을 갖는 순응형 TIM(82) 층이 POL 상호연결부들(38) 위와 POL 구조물(70) 상에 도포되어 패키지 구조물의 후측면(20) 상에서 커다란 구리 패드들을 형성한다. 적절한 TIM들의 예시들에는, 비제한적인 예로서, 접착제, 그리스, 젤, 패드, 막, 액체 금속, 압축성 금속, 및 상변화 물질이 포함된다. 예를 들어, 액체 금속 TIM은 일반적으로, 전력 전자 응용들에서 일반적으로 마주치는 온도 전반에 걸쳐 액체 상태에 있는 인듐 갈륨 합금이다. 압축성 금속은 히트싱크 및 POL 교합면들간에 친밀한 접촉을 이루기 위해 충분히 부드러우며, 이것은 예컨대 인듐을 포함할 수 있다. 이 방식에서, 히트싱크(미도시됨)는, 히트싱크(들)을 POL 구조물(70)에 직접적으로 브레이징 또는 야금 접합시키는 것의 이용없이 또는 POL 구조물을 히트싱크(들)에 접합시키기 전에 POL 구조물(70)을 평탄화시킬 필요없이 POL 구조물(70)에 열적으로 접합될 수 있다.
도 23에서, 이에 따라 패키지 구조물(70)의 양측면들 상에 POL 상호연결부들(38)을 갖는 패키지 구조물(70)이 제공된다. 패키지 구조물(70)의 라미네이션 프로세스로 인해, 패키지 구조물(70)은 전기적 컴포넌트들(72, 74, 76) 모두를 완전히 임베딩할 수 있고, 이에 따라 표면 실장 기술(SMT)에 호환가능하며 또한 양면 냉각을 제공한다. 양면 패키지 구조물(70)은 전기적 및 열적 기능성을 위해 일반적으로 이용될 전력 모듈에서의 (DBC 기판 등과 같은) 추가적인 다중층 기판에 대한 필요성을 제거시키며, 이러한 기판은 디바이스 후측면에서의 전기적 연결 및 열확산을 위한 POL 비아들 및 커다란 구리 패드들로 완전히 대체된다. 패키지 구조물(70)에서의 다중층 기판의 제거는 솔더링, 언더필링(또는 오버 몰딩) 등과 같은 2차레벨 어셈블리 프로세스들을 제거시킨다. 이에 따른 결과적인 패키지 구조물(70)은 매우 작은 폼팩터를 가지며 고도로 소형화된다.
그러므로, 본 발명의 일 실시예에 따르면, 패키지 구조물은 제1 유전체층, 제1 유전체층에 부착된 적어도 하나의 반도체 디바이스, 적어도 하나의 반도체 디바이스를 임베딩하기 위해 적어도 하나의 반도체 디바이스 주변과 제1 유전체층에 도포되는 하나 이상의 유전체 시트들, 및 적어도 하나의 반도체 디바이스에 이르도록 형성된 복수의 비아들을 포함하며, 복수의 비아들은 하나 이상의 유전체 시트들과 제1 유전체층 중 적어도 하나에서 형성된다. 패키지 구조물은 또한 복수의 비아들에 형성되고 패키지 구조물의 하나 이상의 외향면들 상에 형성되어 적어도 하나의 반도체 디바이스에 대한 전기적 상호연결부들을 형성하는 금속 상호연결부들을 포함한다. 제1 유전체층은 라미네이션(lamination) 프로세스 동안에 흐르지 않는 물질로 구성되고, 하나 이상의 유전체 시트들 각각은 라미네이션 프로세스 동안 경화될 때 녹아 흐르도록 구성된 경화성 물질로 구성되며, 이로써 하나 이상의 유전체 시트들은 녹아 흘러서 적어도 하나의 반도체 디바이스 주변에 존재하는 임의의 에어 갭들을 채운다.
본 발명의 다른 실시예에 따르면, 반도체 디바이스 패키지 구조물을 제조하는 방법은, 적어도 하나의 반도체 디바이스를 접착제를 통해 제1 유전체층에 부착시키는 단계, 경화될 때에 녹아 흐르도록 구성된 경화성 물질의 하나 이상의 유전체 시트들을 형성하는 단계로서, 유전체 시트들 각각은 경화되지 않은 상태 또는 부분적으로 경화된 상태에 있는 것인, 상기 하나 이상의 유전체 시트들을 형성하는 단계, 적어도 하나의 반도체 디바이스 주변에 위치되도록 하나 이상의 유전체 시트들을 제1 유전체층 상에 도포시키는 단계, 최종적인 유전체 시트의 외면 상에 구리 포일을 도포시키는 단계, 및 하나 이상의 유전체 시트들이 적어도 하나의 반도체 디바이스 주변에 존재하는 임의의 에어 갭들 내로 녹아 흘러들어가게 하고 적어도 하나의 반도체 디바이스를 임베딩하도록 하나 이상의 유전체 시트들을 경화시키는 단계를 포함하며, 제1 유전체층은 하나 이상의 유전체 시트들의 경화 동안에 흐르지 않는다. 본 방법은 또한 적어도 하나의 반도체 디바이스에 이르는 복수의 비아들을 형성하는 단계로서, 복수의 비아들은 하나 이상의 유전체 시트들과 제1 층 중 적어도 하나에서 형성된 것인, 복수의 비아들을 형성하는 단계와, 금속성 상호연결부들을 패키지 구조물의 하나 이상의 외면들의 적어도 일부분 위 및 복수의 비아들에 형성하는 단계로서, 금속성 상호연결부들은 적어도 하나의 반도체 디바이스에 대한 전기적 상호연결부들을 형성하는 것인, 금속성 상호연결부들을 형성하는 단계를 포함한다.
본 발명의 또다른 실시예에 따르면, POL 패키지 구조물은 적어도 일부분 상에 접착제가 도포되어 있는 제1 유전체층, 접착제를 통해 제1 유전체층에 부착된 하나 이상의 반도체 디바이스들로서, 하나 이상의 반도체 디바이스들 각각의 표면은 제1 유전체층에 부착되는 접촉 패드들을 갖는 것인, 하나 이상의 반도체 디바이스들, 및 하나 이상의 반도체 디바이스들을 임베딩하기 위해 하나 이상의 반도체 디바이스들 주변의 제1 유전체층 상에 위치한 유전체 인캡슐런트로서, 유전체 인캡슐런트는 하나 이상의 반도체 디바이스들 주변에 존재하는 임의의 에어 갭들을 채우기 위해, 경화될 때에 녹아 흐르도록 구성된, 경화되지 않거나 또는 부분적으로 경화되는 하나 이상의 유전체 시트들을 포함한 것인, 유전체 인캡슐런트를 포함한다. POL 패키지 구조물은 또한 유전체 인캡슐런트와 제1 유전체층 중 적어도 하나에 형성되고 하나 이상의 반도체 디바이스들에 이르도록 형성된 복수의 비아들과, POL 패키지 구조물에서 하나 이상의 반도체 디바이스들에 대한 모든 전기적 및 열적 상호연결부들을 형성하기 위해 복수의 비아들에 형성된 POL 상호연결부들을 포함한다. 제1 유전체는 하나 이상의 유전체 시트들의 경화 동안에 흐르지 않도록 구성된다.
본 발명은 단지 제한된 수의 실시예들과 관련시켜서 상세하게 설명되었지만, 본 발명은 이러한 개시된 실시예들로 한정되지 않는다는 것을 손쉽게 이해하여야 한다. 이보다는, 본 발명은 여기서 설명되지는 않았지만 본 발명의 사상과 범위로 구상가능한 임의의 수의 변형들, 변경들, 대체들 또는 등가적 구성들을 병합하도록 수정될 수 있다. 추가적으로, 본 발명의 다양한 실시예들을 설명하였지만, 본 발명의 양태들은 설명된 실시예들 중에서 단지 몇 개만을 포함할 수 있다는 것을 이해할 것이다. 따라서, 본 발명은 전술된 설명에 의해 제한되는 것으로서 바라봐서는 안되며, 첨부된 청구항들의 범위에 의해서만 제한이 된다.

Claims (27)

  1. 패키지 구조물에 있어서,
    제1 유전체층;
    상기 제1 유전체층에 부착된 적어도 하나의 반도체 디바이스;
    상기 적어도 하나의 반도체 디바이스를 내부에 임베딩하기 위해 상기 적어도 하나의 반도체 디바이스 주변에 그리고 상기 제1 유전체층에 도포된 하나 이상의 유전체 시트;
    상기 적어도 하나의 반도체 디바이스에 이르도록 형성된 복수의 비아들 - 상기 복수의 비아들은 상기 하나 이상의 유전체 시트와 상기 제1 유전체층 중 적어도 하나 내에 형성됨 -;
    상기 제1 유전체층 및 상기 하나 이상의 유전체 시트를 통해 관통하고 연장되는 복수의 쓰루 비아들; 및
    상기 복수의 비아들 내에 그리고 상기 패키지 구조물의 하나 이상의 외향면 상에 형성되어 상기 적어도 하나의 반도체 디바이스에 대한 전기적 상호연결부들을 형성하는 금속 상호연결부들을 포함하고,
    상기 적어도 하나의 반도체 디바이스 주변에 위치한 유전체 웹(web);
    상기 유전체 웹은 용해되지 않은 물질로 형성되고, 적어도 하나의 반도체 디바이스 및 상기 적어도 하나의 반도체 디바이스 주변에 접착된 유전체 시트를 수용하기 위한, 내부에 형성된 하나 이상의 개구를 포함하고, 상기 유전체 웹은 상기 유전체 시트들과 비교하여 증가된 강도를 갖고 라미네이션 프로세스 동안 흐르지 않도록 구성되며, 상기 유전체 웹은 인쇄 회로 보드(printed circuit board; PCB) 코어 물질, 폴리이미드 층, 세라믹 물질, 및 복합 유전체 물질 중 하나로 구성되고,
    상기 제1 유전체층은 라미네이션(lamination) 프로세스 동안에 흐르지 않는 물질로 구성되며,
    상기 하나 이상의 유전체 시트 각각은 상기 적어도 하나의 반도체 디바이스를 수용하기 위한 개구가 형성되고, 상기 라미네이션 프로세스 동안 경화될 때 녹아 흐르도록 구성된 경화성 물질로 구성되며, 이로써 상기 하나 이상의 유전체 시트는 녹아 흘러서 상기 적어도 하나의 반도체 디바이스 주변에 존재하는 임의의 에어 갭들을 채우는 것인, 패키지 구조물.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 유전체 웹은 구리 회로부를 내부에 갖도록 구성된 것인, 패키지 구조물.
  5. 제1항에 있어서, 상기 하나 이상의 유전체 시트는 경화되지 않은 상태 또는 부분적으로 경화된 상태로 있는, 프리프레그(pre-preg) 물질, 폴리머 수지, 또는 접착제 중 하나로 구성된 것인, 패키지 구조물.
  6. 제1항에 있어서, 상기 적어도 하나의 반도체 디바이스는 전력 반도체 디바이스를 포함하는 것인, 패키지 구조물.
  7. 제6항에 있어서, 상기 복수의 비아들은,
    상기 제1 유전체층을 관통하여 상기 전력 반도체 디바이스의 전면(front surface)에 이르도록 형성된 비아들; 및
    상기 하나 이상의 유전체 시트를 관통하여 상기 전력 반도체 디바이스의 후면(back surface)에 이르도록 형성된 비아들을 포함하고,
    상기 비아들은 상기 패키지 구조물에서 열적 및 전기적 비아들로서 기능을 하며,
    상기 전력 반도체 디바이스의 전면과 후면에 이르는 상기 비아들 각각 내에는 금속 상호연결부들이 형성되어 있는 것인, 패키지 구조물.
  8. 제7항에 있어서, 상기 금속 상호연결부들은, 상기 전력 반도체 디바이스에 대한 전기적 및 열적 상호연결부들을 제공하기 위해, 상기 패키지 구조물의 외향면들 상에 열 확산 구리 패드와 전기적 연결부들을 형성하는 도금된 구리 전력 오버레이(power overlay; POL) 상호연결부들을 포함한 것인, 패키지 구조물.
  9. 제8항에 있어서, 히트싱크에 대한 상기 패키지 구조물의 접합을 가능하게 하기 위해, 상기 열 확산 구리 패드 위와 상기 패키지 구조물의 외향면 상에 도포된 열적 계면 물질(thermal interface material; TIM)을 더 포함한 것인, 패키지 구조물.
  10. 제6항에 있어서, 상기 제1 유전체층과 상기 하나 이상의 유전체 시트를 관통하여 연장하는 복수의 쓰루 비아들을 더 포함하며, 상기 전력 반도체 디바이스의 전면과 후면에 이르는 상기 쓰루 비아들 각각 내에는 금속 상호연결부들이 형성되어 있는 것인, 패키지 구조물.
  11. 제1항에 있어서, 상기 제1 유전체층에 대향해 있는, 상기 패키지 구조물의 외향면 상에 위치한 제2 유전체층을 더 포함하고, 상기 하나 이상의 유전체 시트와 상기 적어도 하나의 반도체 디바이스는 상기 제1 유전체층과 상기 제2 유전체층 사이에 위치하며, 상기 제2 유전체층은 라미네이션 프로세스 동안 흐르지 않는 물질로 구성된 것인, 패키지 구조물.
  12. 제1항에 있어서, 상기 제1 유전체층에 대향해 있는, 상기 패키지 구조물의 외향면 상에 위치한 구리 포일을 더 포함하고, 상기 하나 이상의 유전체 시트와 상기 적어도 하나의 반도체 디바이스는 상기 제1 유전체층과 상기 구리 포일 사이에 위치해 있는 것인, 패키지 구조물.
  13. 제1항에 있어서,
    다층 패키지 구조물을 형성하기 위해, 상기 패키지 구조물의 외향면들에 부착된 PCB 프리프레그 물질 또는 폴리이미드 물질 중의 하나의 물질의 층;
    상기 PCB 프리프레그 물질 또는 폴리이미드 물질의 층들 각각을 관통하여 형성된 복수의 비아들; 및
    상기 PCB 프리프레그 물질 또는 폴리이미드 물질의 층들에서 상기 복수의 비아들 내에 형성된 금속 상호연결부들
    을 더 포함하는, 패키지 구조물.
  14. 반도체 디바이스 패키지 구조물을 제조하는 방법에 있어서,
    적어도 하나의 반도체 디바이스를 접착제를 통해 제1 유전체층에 부착시키는 단계;
    경화될 때에 녹아 흐르도록 구성된 경화성 물질의 하나 이상의 유전체 시트를 형성하는 단계 - 상기 하나 이상의 유전체 시트들 각각은 적어도 하나의 반도체 디바이스를 수용하기 위한 개구가 형성되어 있고, 상기 유전체 시트들 각각은 경화되지 않은 상태 또는 부분적으로 경화된 상태에 있음 -;
    상기 적어도 하나의 반도체 디바이스 주변에 위치되도록 상기 하나 이상의 유전체 시트를 상기 제1 유전체층 상에 도포시키는 단계;
    유전체 웹을 형성하는 단계로서, 상기 유전체 웹은 용해되지 않은 물질로 형성되고, 적어도 하나의 반도체 디바이스 및 상기 적어도 하나의 반도체 디바이스 주변에 접착된 유전체 시트를 수용하기 위한, 내부에 형성된 하나 이상의 개구를 포함하고, 상기 유전체 웹은 상기 유전체 시트들과 비교하여 증가된 강도를 갖고 라미네이션 프로세스 동안 흐르지 않도록 구성되며, 상기 유전체 웹은 인쇄 회로 보드(printed circuit board; PCB) 코어 물질, 폴리이미드 층, 세라믹 물질, 및 복합 유전체 물질 중 하나로 구성되는 상기 유전체 웹을 형성하는 단계;
    상기 적어도 하나의 반도체 디바이스 주변 및 상기 제1 유전체층 상에 상기 유전체 웹을 위치하는 단계 - 상기 복수의 유전체 시트는 상기 적어도 하나의 반도체 디바이스와 상기 유전체 웹 구조물 사이의 임의의 갭들에서 상기 제1 유전체층 상에 서로 적층되고 배치됨 -;
    최종적인 유전체 시트의 외면 상에 구리 포일을 도포시키는 단계;
    상기 하나 이상의 유전체 시트가 상기 적어도 하나의 반도체 디바이스 주변에 존재하는 임의의 에어 갭들 내로 녹아 흘러들어가게 하고, 상기 적어도 하나의 반도체 디바이스를 내부에 임베딩하게 하도록 상기 하나 이상의 유전체 시트를 경화시키는 단계 - 상기 제1 유전체층은 상기 하나 이상의 유전체 시트의 경화 동안에 흐르지 않음 -;
    상기 적어도 하나의 반도체 디바이스에 이르는 복수의 비아들을 형성하는 단계 - 상기 복수의 비아들은 상기 하나 이상의 유전체 시트와 상기 제1 유전체층 중 적어도 하나에서 형성됨 -;
    상기 제1 유전체층 및 상기 하나 이상의 유전체 시트를 통해 관통하고 연장되는 복수의 쓰루 비아들을 형성하는 단계; 및
    금속성 상호연결부들을 상기 패키지 구조물의 하나 이상의 외면의 적어도 일부분 위 및 상기 복수의 비아들 내에 형성하는 단계 - 상기 금속성 상호연결부들은 상기 적어도 하나의 반도체 디바이스에 대한 전기적 상호연결부들을 형성함 -
    를 포함하는, 반도체 디바이스 패키지 구조물을 제조하는 방법.
  15. 제14항에 있어서, 드릴링 프로세스 또는 스카이빙(skiving) 프로세스 중 하나를 통해 상기 제1 유전체층에서 정렬 마크들을 형성하는 단계를 더 포함하며, 상기 적어도 하나의 반도체 디바이스를 상기 제1 유전체층에 부착시키는 단계는 상기 정렬 마크들에 의해 안내되는 것인, 반도체 디바이스 패키지 구조물을 제조하는 방법.
  16. 제14항에 있어서, 상기 제1 유전체층은 미리 금속화된 유전체층을 포함하며, 상기 제1 유전체층 상에는 릴리즈층에 의해 분리되는 제1 구리층과 제2 구리층이 형성되어 있으며,
    상기 방법은 상기 하나 이상의 유전체 시트의 경화에 후속하여 상기 릴리즈층에 의해 상기 제2 구리층을 제거하는 단계를 더 포함하는 것인, 반도체 디바이스 패키지 구조물을 제조하는 방법.
  17. 삭제
  18. 삭제
  19. 제14항에 있어서, 상기 유전체 웹 구조물은 상기 금속성 상호연결부들에 연결된 구리 회로부를 포함하는 것인, 반도체 디바이스 패키지 구조물을 제조하는 방법.
  20. 제14항에 있어서, 상기 하나 이상의 유전체 시트는 경화되지 않은 상태 또는 부분적으로 경화된 상태로 있는, 프리프레그 물질, 폴리머 수지, 또는 접착제 중 하나로 구성된 것인, 반도체 디바이스 패키지 구조물을 제조하는 방법.
  21. 제14항에 있어서, 상기 적어도 하나의 반도체 디바이스는 전력 반도체 디바이스를 포함하고,
    상기 복수의 비아들을 형성하는 단계는 상기 전력 반도체 디바이스의 후면에 이르는 비아들을 형성하는 단계를 포함하며, 상기 전력 반도체 디바이스의 후면에 이르는 비아들 각각 내에는 금속 상호연결부들이 형성되어 있는 것인, 반도체 디바이스 패키지 구조물을 제조하는 방법.
  22. 제14항에 있어서,
    상기 패키지 구조물의 하나 이상의 외면에 PCB 프리프레그 물질 또는 폴리이미드 물질의 층을 라미네이팅하는 단계;
    상기 폴리이미드 물질 또는 PCB 프리프레그 물질의 층들 각각 내에 복수의 비아들을 형성하는 단계; 및
    상기 폴리이미드 물질 또는 PCB 프리프레그 물질의 층들의 상기 복수의 비아들 내에 금속성 상호연결부들을 형성하는 단계
    를 더 포함하는, 반도체 디바이스 패키지 구조물을 제조하는 방법.
  23. 제14항에 있어서, 상기 제1 유전체층과 상기 유전체 시트의 적층물을 관통하여 연장하는 쓰루 비아들을 형성하는 단계를 더 포함하고,
    상기 금속성 상호연결부들을 형성하는 단계는 상기 패키지 구조물을 관통하여 연장하는 금속성 상호연결부들을 형성하는 단계를 포함하며, 상기 금속성 상호연결부들은 상기 패키지 구조물의 외면들 상으로 상기 쓰루 비아들 내에 형성되어 있는 것인, 반도체 디바이스 패키지 구조물을 제조하는 방법.
  24. 전력 오버레이(power overlay; POL) 패키지 구조물에 있어서,
    적어도 일부분 상에 접착제가 도포되어 있는 제1 유전체층;
    상기 접착제를 통해 상기 제1 유전체층에 부착된 하나 이상의 반도체 디바이스 - 상기 하나 이상의 반도체 디바이스 각각의 표면은 상기 제1 유전체층에 부착된 접촉 패드들을 가짐 -;
    상기 하나 이상의 반도체 디바이스를 내부에 임베딩하기 위해 상기 하나 이상의 반도체 디바이스 주변의 상기 제1 유전체층 상에 위치한 유전체 인캡슐런트 - 상기 유전체 인캡슐런트는 상기 하나 이상의 반도체 디바이스 주변에 존재하는 임의의 에어 갭들을 채우기 위해, 경화될 때에 녹아 흐르도록 구성된, 경화되지 않거나 또는 부분적으로 경화되는 하나 이상의 유전체 시트를 포함함 -;
    상기 하나 이상의 반도체 디바이스에 이르도록 형성된 복수의 비아들 - 상기 복수의 비아들은 상기 유전체 인캡슐런트와 상기 제1 유전체층 중 적어도 하나 내에 형성됨 -;
    상기 제1 유전체층 및 상기 하나 이상의 유전체 시트를 통해 관통하고 연장되는 복수의 쓰루 비아들;
    상기 POL 패키지 구조물 내에서 상기 하나 이상의 반도체 디바이스에 대한 모든 전기적 및 열적 상호연결부들을 형성하기 위해 상기 복수의 비아들 내에 형성된 POL 상호연결부들; 및
    상기 하나 이상의 반도체 디바이스 주변과 상기 제1 유전체층 상에 위치한 유전체 웹 - 상기 유전체 웹 내에는 상기 하나 이상의 반도체 디바이스를 내부에 수용하기 위한 개구들이 형성되어 있음 -;
    을 포함하며,
    상기 제1 유전체층은 상기 하나 이상의 유전체 시트의 경화 동안에 흐르지 않도록 구성되고,
    상기 유전체 웹은 상기 적어도 하나의 반도체 디바이스 주변에 위치한 상기 유전체 시트를 수용하고, 상기 하나 이상의 유전체 시트와 비교하여 증가된 강도를 갖도록 구성되며, 유전체 인캡슐런트 경화 프로세스를 거칠때 녹거나 흐르지 않는 물질로 구성되고,
    상기 하나 이상의 유전체 시트는 프리프레그 물질, 폴리머 수지, 또는 접착제 중 하나로 구성된 것인,
    전력 오버레이(POL) 패키지 구조물.
  25. 삭제
  26. 삭제
  27. 제24항에 있어서, 상기 제1 유전체층에 대향해 있는, 상기 패키지 구조물의 외향면 상에 위치하며 상기 하나 이상의 유전체 시트의 경화 동안에 흐르지 않도록 구성된 제2 유전체층을 더 포함하며, 상기 유전체 인캡슐런트와 상기 적어도 하나의 반도체 디바이스는 상기 제1 유전체층과 상기 제2 유전체층 사이에 위치한 것인, 전력 오버레이(POL) 패키지 구조물.
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