KR102249068B1

KR102249068B1 - 표시 장치

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Publication number: KR102249068B1
Application number: KR1020140154697A
Authority: KR
Inventors: 송희림; 정광철; 김일곤; 송세영
Original assignee: 삼성디스플레이 주식회사
Priority date: 2014-11-07
Filing date: 2014-11-07
Publication date: 2021-05-10
Also published as: KR20160055361A; US20160133216A1; US9728156B2

Abstract

표시 장치는 표시 영역의 제1 대각선 방향으로 연장된 복수의 게이트 라인들을 포함하고, 상기 표시 영역의 제1 영역에 배치된 복수의 제1 게이트 라인들, 상기 표시 영역의 제2 영역에 배치된 복수의 제2 게이트 라인들, 상기 표시 영역의 제3 영역에 복수의 제3 게이트 라인들 및 상기 복수의 제3 게이트 라인들과 각각 연결된 복수의 수직 라인들과 각각 연결된 표시 패널, 상기 표시 영역을 둘러싸는 주변 영역들 중 제1 주변 영역에 배치된 데이터 구동부, 및 상기 데이터 구동부와 동일한 상기 제1 주변 영역에 배치된 게이트 구동부를 포함하고, 상기 게이트 구동부는 상기 제1, 제2 및 제3 영역들 중 적어도 하나의 영역에 기준 게이트 신호 다른 게이트 신호를 제공한다. 이에 따라서, 표시 영역의 제1, 제2 및 제3 영역들 중 적어도 하나의 영역에 기준 게이트 신호 다른 게이트 신호를 제공하여 표시 영역의 킥백 전압을 연속적으로 변화시킴으로써 시인성 휘도 편차를 개선할 수 있다.

Description

표시 장치{DISPLAY APPARATUS}

본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 표시 품질을 개선하기 위한 표시 장치를 제공하는 것이다.

일반적으로 액정 표시 장치는 두께가 얇고 무게가 가벼우며 전력소모가 낮은 장점이 있어, 모니터, 노트북, 휴대폰 등에 주로 사용된다. 이러한 액정 표시장치는 액정의 광투과율을 이용하여 영상을 표시하는 액정 표시 패널, 상기 액정 표시 패널의 하부에 배치되어 상기 액정 표시 패널로 광을 제공하는 백라이트 어셈블리 및 상기 액정 표시 패널을 구동하는 구동 회로를 포함한다.

상기 액정 표시 패널은 게이트 라인, 데이터 라인, 박막 트랜지스터 및 화소 전극을 갖는 어레이 기판, 상기 어레이 기판과 대향하며 공통 전극을 갖는 대향 기판, 및 상기 어레이 기판과 상기 대향 기판 사이에 개재된 액정층을 포함한다. 상기 구동 회로는 상기 게이트 라인을 구동하는 게이트 구동부 및 상기 데이터 라인을 구동하는 데이터 구동부를 포함한다.

상기 액정 표시 패널은 영상을 표시하는 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함한다. 상기 주변 영역에는 상기 게이트 구동부 및 데이터 구동부가 배치된다. 일반적으로 상기 주변 영역은 블랙 매트릭스와 같은 차광 패턴을 형성한다. 상기 주변 영역이 넓을수록 상기 액정 표시 장치의 외관 품질은 저하된다.

또한, 복수의 액정 표시 패널들을 서로 연결하여 대형 화면을 구현하는 타일드(tiled) 표시 장치에 있어서, 상기 액정 표시 패널의 넓은 주변 영역은 상기 액정 표시 패널들 간의 경계 영역에서 전체 화면이 분리된 블랙 또는 회색 등의 프레임 테두리가 형성된다. 상기 경계 영역의 프레임 테두리는 컬러 및 휘도를 제어하는 것이 불가능하므로 관찰자의 눈에 쉽게 시인되어 전체 화면의 표시 품질을 저하시키는 원인이 된다.

따라서, 상기 액정 표시 장치에서는 외관 품질 향상 및 개구율 향상을 위해서 베젤 폭을 줄이는 기술이 개발되고 있다.

이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 외관 품질 개선을 위한 표시 장치에서 영역별 휘도 편차를 균일화하기 위한 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 표시 영역의 제1 대각선 방향으로 연장된 복수의 게이트 라인들을 포함하고, 상기 표시 영역의 제1 영역에 배치된 복수의 제1 게이트 라인들, 상기 표시 영역의 제2 영역에 배치된 복수의 제2 게이트 라인들, 상기 표시 영역의 제3 영역에 복수의 제3 게이트 라인들 및 상기 복수의 제3 게이트 라인들과 각각 연결된 복수의 수직 라인들과 각각 연결된 표시 패널, 상기 표시 영역을 둘러싸는 주변 영역들 중 제1 주변 영역에 배치된 데이터 구동부, 및 상기 데이터 구동부와 동일한 상기 제1 주변 영역에 배치된 게이트 구동부를 포함하고, 상기 게이트 구동부는 상기 제1, 제2 및 제3 영역들 중 적어도 하나의 영역에 기준 게이트 신호 다른 게이트 신호를 제공한다.

일 실시예에서, 상기 제1 대각선 방향과 교차하는 제2 대각선 방향으로, 상기 복수의 제1 게이트 라인들은 길이가 점진적으로 증가하고, 상기 복수의 제2 게이트 라인들은 길이가 동일하고, 상기 복수의 제3 게이트 라인들은 길이가 점진적으로 감소할 수 있다.

일 실시예에서, 상기 게이트 구동부는 상기 제1 및 제2 영역들의 상기 제1 및 제2 게이트 라인들에 기준 게이트 온 전압을 갖는 게이트 신호를 제공하고, 상기 제3 영역의 상기 제3 게이트 라인들에 상기 기준 게이트 온 전압 보다 높은 레벨의 게이트 온 전압을 갖는 게이트 신호를 제공할 수 있다.

일 실시예에서, 상기 게이트 구동부는 상기 제1 및 제2 영역들의 상기 제1 및 제2 게이트 라인들에 기준 게이트 온 전압 보다 낮은 레벨의 게이트 온 전압을 갖는 게이트 신호를 제공하고, 상기 제3 영역의 상기 제3 게이트 라인들에 상기 기준 게이트 온 전압을 갖는 게이트 신호를 제공할 수 있다.

일 실시예에서, 상기 게이트 구동부는 상기 제1 및 제3 영역들의 상기 제1 및 제3 게이트 라인들에 기준 게이트 온 전압을 갖는 게이트 신호를 제공하고, 상기 제2 영역의 상기 제2 게이트 라인들에 상기 기준 게이트 온 전압보다는 낮고 점진적으로 감소하는 복수의 게이트 온 전압들을 갖는 복수의 게이트 신호들을 순차적으로 제공할 수 있다.

일 실시예에서, 상기 게이트 구동부는 상기 제1 및 제2 영역들의 상기 제1 및 제2 게이트 라인들에 기준 게이트 온 전압을 갖는 게이트 신호를 제공하고, 상기 제3 영역의 상기 제3 게이트 라인들에 상기 기준 게이트 온 전압보다는 높고 점진적으로 감소하는 복수의 게이트 온 전압들을 갖는 복수의 게이트 신호들을 순차적으로 제공할 수 있다.

일 실시예에서, 상기 게이트 구동부는 상기 제1 및 제2 영역들의 상기 제1 및 제2 게이트 라인들에 기준 슬라이스 량을 갖는 게이트 신호를 제공하고, 상기 제3 영역의 상기 제3 게이트 라인들에 상기 기준 슬라이스 량보다 작은 슬라이스 량을 갖는 게이트 신호를 제공할 수 있다.

일 실시예에서, 상기 게이트 구동부는 상기 제1 및 제2 영역들의 상기 제1 및 제2 게이트 라인들에 기준 슬라이스 량보다 작은 게이트 신호를 제공하고, 상기 제3 영역의 상기 제3 게이트 라인들에 상기 기준 슬라이스 량을 갖는 게이트 신호를 제공할 수 있다.

일 실시예에서, 상기 게이트 구동부는 상기 제1 및 제3 영역들의 상기 제1 및 제3 게이트 라인들에 기준 슬라이스 량을 갖는 게이트 신호를 제공하고, 상기 제2 영역의 상기 제2 게이트 라인들에 상기 기준 슬라이스 량보다는 크고 점진적으로 증가하는 복수의 슬라이스 량들을 갖는 복수의 게이트 신호들을 순차적으로 제공할 수 있다.

일 실시예에서, 상기 게이트 구동부는 상기 제1 및 제2 영역들의 상기 제1 및 제2 게이트 라인들에 기준 슬라이스 량을 갖는 게이트 신호를 제공하고, 상기 제3 영역의 상기 제3 게이트 라인들에 상기 기준 슬라이스 량보다는 작고 점진적으로 감소하는 복수의 슬라이스 량들을 갖는 복수의 게이트 신호들을 순차적으로 제공할 수 있다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 제1 대각선 방향으로 연장되고, 제1 영역에 배치된 복수의 제1 게이트 라인들과 제2 영역에 배치된 복수의 제2 게이트 라인들 및 제3 영역에 배치된 복수의 제3 게이트 라인들을 포함하는 복수의 게이트 라인들, 수직 방향으로 연장되어 상기 제3 게이트 라인들 각각의 일단부에 연결된 복수의 수직 라인들, 상기 수직 방향으로 연장된 복수의 데이터 라인들, 데이터 라인에 연결된 소스 전극과 게이트 라인에 연결된 게이트 전극 간의 게이트/소스 커패시턴스를 포함하는 스위칭 소자, 상기 스위칭 소자에 연결된 화소 전극을 포함하는 액정 커패시터, 상기 복수의 게이트 라인들과 평행한 복수의 스토리지 라인들, 스토리지 라인에 연결된 스토리지 전극과 상기 화소 전극의 중첩 영역에 정의되는 스토리지 커패시터를 포함하고, 상기 제1, 제2 및 제3 영역들 중 적어도 하나의 영역에 포함된 스토리지 커패시터의 스토리지 커패시턴스 및 상기 게이트/소스 커패시턴스 중 적어도 하나는 점진적으로 변화한다.

일 실시예에서, 상기 제2 영역에 배치된 스토리지 라인들 각각의 일단부에 연장된 복수의 스토리지 연장 라인들을 포함하고, 상기 스토리지 연장 라인들은 점진적으로 변하는 부하를 가질 수 있다.

일 실시예에서, 상기 제2 영역에서, 제1 스토리지 라인에 연결된 제1 스토리지 커패시터는 제1 스토리지 커패시턴스를 갖고, 제2 스토리지 라인에 연결된 제2 스토리지 커패시터는 제2 스토리지 커패시턴스를 갖고, 제3 스토리지 라인에 연결된 제3 스토리지 커패시터는 제3 스토리지 커패시턴스를 갖고, 상기 제1, 제2 및 제3 스토리지 커패시턴스들은 점진적으로 변화할 수 있다.

일 실시예에서, 상기 제3 영역에 배치된 제3 게이트 라인들 각각의 일단부에 연장된 복수의 게이트 연장 라인들을 포함하고, 상기 게이트 연장 라인들은 점진적으로 변화하는 부하를 가질 수 있다.

일 실시예에서, 상기 제3 영역에서, 제j+1 게이트 라인에 연결된 스위칭 소자의 제1 게이트/소스 커패시턴스를 갖고, 제j+2 게이트 라인에 연결된 스위칭 소자의 제2 게이트/소스 커패시턴스를 갖고, 제j+3 게이트 라인에 연결된 스위칭 소자의 제3 게이트/소스 커패시턴스를 갖고(j는 자연수), 상기 제1, 제2 및 제3 게이트/소스 커패시턴스들은 점진적으로 변화할 수 있다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 제1 대각선 방향으로 연장되고, 제1 영역에 배치된 복수의 제1 게이트 라인들과 제2 영역에 배치된 복수의 제2 게이트 라인들 및 제3 영역에 배치된 복수의 제3 게이트 라인들을 포함하는 복수의 게이트 라인들, 수직 방향으로 연장되어 상기 제3 게이트 라인들 각각의 일단부에 연결된 복수의 수직 라인들, 상기 수직 방향으로 연장된 복수의 데이터 라인들, 상기 제1 영역의 제1 게이트 라인들 각각의 일단부에 연결된 복수의 제1 게이트 연장 라인들, 및 상기 제2 영역의 제2 게이트 라인들 각각의 일단부에 연결된 복수의 제2 게이트 연장 라인들을 포함한다.

일 실시예에서, 상기 제1 및 제2 게이트 연장 라인들 각각은 수직 라인과 동일한 부하를 가질 수 있다.

본 발명의 실시예들에 따르면, 표시 영역의 제1, 제2 및 제3 영역들 중 적어도 하나의 영역에 기준 게이트 신호 다른 게이트 신호를 제공하여 표시 영역의 킥백 전압을 연속적으로 변화시킴으로써 시인성 휘도 편차를 개선할 수 있다.

또한, 상기 제1, 제2 및 제3 영역들 중 적어도 하나의 영역에 포함된 스토리지 커패시터의 스토리지 커패시턴스 및 스위칭 소자의 게이트/소스 커패시턴스 중 적어도 하나를 점진적으로 변화시킴으로써 시인성 휘도 편차를 개선할 수 있다.

또한, 상기 제3 영역의 게이트 라인에 연결된 수직 라인에 대응하는 부하만큼 상기 제1 및 제2 영역들의 게이트 라인에 게이트 연장 라인을 연결함으로써 시인성 휘도 편차를 개선할 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도의 표시 장치를 설명하기 위한 블록도이다.
도 3은 본 발명의 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 게이트 신호의 파형도이다.
도 4는 도 3의 구동 방법에 따른 도 1의 I-I'선을 따라 측정한 킥백 전압을 설명하기 위한 그래프이다.
도 5는 본 발명의 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 게이트 신호의 파형도이다.
도 6은 도 5의 구동 방법에 따른 도 1의 I-I'선을 따라 측정한 킥백 전압을 설명하기 위한 그래프이다.
도 7은 본 발명의 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 게이트 신호의 파형도이다.
도 8은 도 7의 구동 방법에 따른 도 1의 I-I'선을 따라 측정한 킥백 전압을 설명하기 위한 그래프이다.
도 9는 본 발명의 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 게이트 신호의 파형도이다.
도 10은 도 9의 구동 방법에 따른 도 1의 I-I'선을 따라 측정한 킥백 전압을 설명하기 위한 그래프이다.
도 11은 본 발명의 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 게이트 신호의 파형도이다.
도 12는 본 발명의 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 게이트 신호의 파형도이다.
도 13은 본 발명의 실시예에 따른 표시 패널의 주변 영역을 설명하기 위한 평면도이다.
도 14는 본 발명의 실시예에 따른 표시 패널의 표시 영역을 설명하기 위한 등가 회로도이다.
도 15는 본 발명의 실시예에 따른 표시 패널의 주변 영역을 설명하기 위한 평면도이다.
도 16은 본 발명의 실시예에 따른 표시 패널의 표시 영역을 설명하기 위한 등가 회로도이다.
도 17은 본 발명의 실시예에 따른 표시 패널의 주변 영역을 설명하기 위한 평면도이다.

이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다. 도 2는 도의 표시 장치를 설명하기 위한 블록도이다.

도 1 및 도 2를 참조하면, 상기 표시 장치는 표시 패널(100), 타이밍 제어부(210), 구동 전압 발생부(230), 데이터 구동부(250) 및 게이트 구동부(270)를 포함한다.

상기 표시 패널(100)은 영상을 표시하는 표시 영역(DA)과 상기 표시 영역(DA)을 둘러싸는 복수의 주변 영역들로 구분될 수 있다. 상기 주변 영역들 중 제1 주변 영역(PA1)에는 상기 데이터 구동부(250) 및 상기 게이트 구동부(270)가 배치된다.

상기 데이터 구동부(250)는 복수의 데이터 구동 회로들(DC1, DC2, DC3)을 포함한다. 상기 게이트 구동부(270)는 복수의 게이트 구동 회로들(GC1, GC2, GC3)을 포함하고, 상기 데이터 구동 회로들(DC1, DC2, DC3)이 배치된 상기 제1 주변 영역(PA1)에 같이 배치된다. 상기 게이트 구동 회로들(GC1, GC2, GC3)은 상기 데이터 구동 회로들(DC1, DC2, DC3) 사이에 배치될 수 있다.

상기 데이터 구동부(250) 및 상기 게이트 구동부(270)는 인쇄회로기판(310), 연결 부재(320)를 통해 컨트롤 보드(330)에 실장된 상기 타이밍 제어부(210) 및 상기 구동 전압 발생부(230)와 전기적으로 연결된다.

상기 타이밍 제어부(210)는 원시제어신호 및 원시데이터신호를 수신한다. 상기 타이밍 제어부(210)는 원시제어신호를 이용하여 데이터 제어 신호 및 게이트 제어 신호를 포함하는 타이밍 제어 신호를 생성한다. 상기 데이터 제어 신호는 상기 데이터 구동부(250)의 구동 타이밍을 제어하는 신호로서, 예컨대, 수직동기신호, 수평동기신호, 데이터인에이블신호, 로드신호, 도트클럭신호 등을 포함한다. 상기 게이트 제어 신호는 상기 게이트 구동부(270)의 구동 타이밍을 제어하는 신호로서, 예컨대, 수직개시신호, 게이트클럭신호, 게이트인에이블신호 등을 포함한다. 상기 타이밍 제어부(210)는 상기 원시데이터신호를 다양한 보상 알고리즘을 통해 보정하고, 보정된 데이터 신호를 상기 데이터 구동부(250)에 제공한다.

상기 구동 전압 발생부(230)는 입력 전압을 이용하여 복수의 구동 전압들을 생성한다. 상기 구동 전압들은 상기 데이터 구동부(250)에 제공되는 아날로그 전압, 상기 게이트 구동부(270)에 제공되는 게이트 구동 전압, 상기 표시 패널(100)에 제공되는 상기 공통 전압(Vcom) 및 상기 스토리지 전압(Vst)을 포함한다. 상기 게이트 구동 전압은 게이트 온 전압 및 게이트 오프 전압을 포함한다.

상기 표시 패널(100)의 상기 표시 영역(DA)에는 복수의 데이터 라인들(DL1,.., DLm), 복수의 게이트 라인들(GL1,.., GLi, GLi+1,..., GLj, GLj+1,..., GLn), 복수의 수직 라인들(VL1,.., VLq) 및 복수의 화소들(P)을 포함한다. 여기서, i, j, n, m 및 q 는 자연수들이다.

상기 데이터 라인들(DL1,.., DLm)은 제1 방향(D1)으로 연장되고 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 배열된다. 상기 데이터 라인들(DL1,.., DLm) 각각의 일단부는 상기 제1 주변 영역(PA1)에 배치된 상기 데이터 구동 회로들(DC1, DC2, DC3) 중 하나와 연결된다.

상기 게이트 라인들(GL1,.., GLi, GLi+1,..., GLj, GLj+1,..., GLn)은 상기 제1 및 제2 방향들(D1, D2)과 교차하는 제1 대각선 방향(D3)으로 연장되고, 상기 제1 대각선 방향(D3)과 교차하는 제2 대각선 방향(D4)으로 배열된다.

본 실시예에 따르면, 상기 표시 영역(DA)은 상기 제2 대각선 방향(D4)으로 분할된 제1 영역(A), 제2 영역(B) 및 제3 영역(C)을 포함한다. 상기 제1 영역(A) 및 상기 제3 영역(C)은 삼각형 형상을 가지고, 상기 제2 영역(B)은 사다리꼴 형상을 가질 수 있다.

이에 따라서, 상기 게이트 라인들(GL1,.., GLi, GLi+1,..., GLj, GLj+1,..., GLn)은 상기 제1 영역(A)에 배치되고 길이가 상기 제2 대각선 방향(D4)으로 점진적으로 증가하는 복수의 제1 게이트 라인들(GL1,.., GLi)과, 상기 제2 영역(B)에 배치되고 길이가 동일한 복수의 제2 게이트 라인들(GLi+1,..., GLj) 및 상기 제3 영역(C)에 배치되고 길이가 상기 제2 대각선 방향(D4)으로 점진적으로 감소하는 복수의 제3 게이트 라인들(GLj+1,..., GLn)을 포함한다.

상기 제1 게이트 라인들(GL1,.., GLi) 각각의 일단부는 상기 제1 주변 영역(PA1)에 배치된 상기 게이트 구동 회로들(GC1, GC2, GC3) 중 하나와 연결된다.

상기 제2 게이트 라인들(GLi+1,..., GLj) 각각의 일단부는 상기 제1 주변 영역(PA1)에 배치된 상기 게이트 구동 회로들(GC1, GC2, GC3) 중 하나와 연결된다.

한편, 상기 제3 게이트 라인들(GLj+1,..., GLn) 각각의 일단부는 상기 제1 주변 영역(PA1)과 대향하는 제2 주변 영역(PA2)과 인접하고, 각각의 타단부는 상기 제1 및 제2 주변 영역들(PA1, PA2)을 연결하는 제3 주변 영역(PA3)과 인접한다. 이에 따라서, 상기 제3 게이트 라인들(GLj+1,..., GLn)은 상기 제1 주변 영역(PA1)에 배치된 상기 게이트 구동 회로들(GC1, GC2, GC3)과 연결하기 위해서 상기 복수의 수직 라인들(VL1,.., VLq)과 연결된다.

상기 수직 라인들(VL1,.., VLq)은 상기 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)으로 배열된다. 상기 수직 라인들(VL1,.., VLq) 각각의 제1 단부는 상기 제2 주변 영역(PA2)에서 상기 제3 게이트 라인들(GLj+1,..., GLn) 각각과 연결된다. 상기 수직 라인들(VL1,.., VLq) 각각의 제2 단부는 상기 제1 주변 영역(PA1)에 배치된 상기 게이트 구동 회로들(GC1, GC2, GC3) 중 하나와 연결된다. 상기 수직 라인들(VL1,.., VLq) 각각은 상기 제3 게이트 라인들(GLj+1,..., GLn) 각각에 게이트 신호를 전달한다.

따라서, 상기 제3 게이트 라인들(GLj+1,..., GLn)에 인가되는 게이트 신호들은 상기 제1 및 제2 게이트 라인들(GL1,.., GLi, GLi+1,..., GLj)에 인가되는 게이트 신호들에 비해 상기 수직 라인들(VL1,.., VLq)에 대응하는 절대적인 RC 지연 차이를 가진다.

상기 화소부들(P) 각각은 도 2에 도시된 바와 같이, 스위칭 소자(TR), 액정 커패시터(CLC) 및 스토리지 커패시터(CST)를 포함한다.

상기 스위칭 소자(TR)는 게이트 라인(GL)에 연결된 게이트 전극, 데이터 라인(DL)에 연결된 소스 전극 및 상기 액정 커패시터(CLC)의 일단에 연결된 드레인 전극을 포함한다. 상기 액정 커패시터(CLC)의 상기 일단은 화소 전극에 대응한다. 상기 액정 커패시터(CLC)는 상기 스위칭 소자(TR)에 연결된 일단과 공통 전압(VCOM)을 수신하는 타단을 포함한다. 상기 공통 전압(VCOM)은 상기 화소 전극과 중첩하는 공통 전극(미도시)에 인가된다. 상기 스토리지 커패시터(CST)는 상기 액정 커패시터(CLC)와 연결된 일단과 스토리지 공통 전압(VST)을 수신하는 타단을 포함한다. 상기 스토리지 커패시터(CST)는 상기 화소 전극에 대응하고, 상기 스토리지 공통 전압(VST)은 상기 표시 영역(DA)에 배치된 스토리지 라인(SL)을 통해 전달된다. 상기 액정 커패시터(CLC)는 상기 화소 전극, 상기 공통 전극 및 상기 화소 전극과 상기 공통 전극 사이에 배치된 액정층에 의해 정의되고, 상기 스토리지 커패시터(CST)는 상기 화소 전극, 상기 스토리지 라인 및 상기 화소 전극과 상기 스토리지 전극 사이에 배치된 절연층에 의해 정의된다.

본 실시예에 따르면, 상기 타이밍 제어부(210)는 상기 표시 영역(DA)의 상기 제1, 제2 및 제3 영역들(A, B, C) 중 적어도 하나의 영역에 인가되는 게이트 온 전압의 기준 레벨과 제어하여 상기 제1, 제2 및 제3 영역들(A, B, C)의 RC 지연 편차에 따른 킥백 전압 편차를 줄인다. 상기 기준 레벨은 일반적인 게이트 온 전압의 레벨이다.

또는, 본 실시예에 따르면, 상기 타이밍 제어부(210)는 상기 표시 영역(DA)의 상기 제1, 제2 및 제3 영역들(A, B, C) 중 적어도 하나의 영역에 인가되는 상기 게이트 신호의 슬라이스 량을 기준 슬라이스 량과 다르게 제어하여 상기 제1, 제2 및 제3 영역들(A, B, C)의 RC 지연 편차에 따른 킥백 전압 편차를 줄인다. 상기 슬라이스 량은 챠지 쉐어링(charge sharing) 구간 및 챠지 쉐어링 전압에 의해 결정될 수 있다. 상기 기준 슬라이스 량은 일반적인 게이트 신호의 RC 지연을 고려하여 설정된 슬라이스 량이다.

또는, 본 실시예에 따르면, 상기 제1, 제2 및 제3 영역들(A, B, C) 중 적어도 하나의 영역에 형성된 소스/게이트 커패시턴스 또는 스토리지 커패시턴스를 다르게 설계하여 상기 제1, 제2 및 제3 영역들(A, B, C)의 RC 지연 편차에 따른 킥백 전압 편차를 줄인다.

또는, 본 실시예에 따르면, 상기 제1, 제2 및 제3 영역들(A, B, C) 중 적어도 하나의 영역에 형성된 게이트 라인들 또는 스토리지 라인들 각각의 일단부에 연결되는 부하를 추가적으로 설계하여 상기 제1, 제2 및 제3 영역들(A, B, C)의 RC 지연 편차에 따른 킥백 전압 편차를 줄인다.

이와 같이, 본 실시예들에 따르면, 상기 제1, 제2 및 제3 영역들(A, B, C)의 킥백 전압 편차를 줄임으로써 상기 표시 영역(DA)의 휘도 편차를 줄일 수 있다.

도 3은 본 발명의 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 게이트 신호의 파형도이다. 도 4는 도 3의 구동 방법에 따른 도 1의 I-I'선을 따라 측정한 킥백 전압을 설명하기 위한 그래프이다.

도 2 및 도 3을 참조하면, 상기 게이트 구동부(250)는 상기 타이밍 제어부(210)의 제어에 따라서, 복수의 게이트 신호들을 생성하고, 상기 복수의 게이트 라인들(GL1,.., GLi, GLi+1,..., GLj, GLj+1,..., GLn)에 상기 복수의 게이트 신호들을 순차적으로 출력한다.

구체적으로, 상기 게이트 구동부(250)는 상기 제1 및 제2 영역들(A, B)에 배치된 상기 제1 및 제2 게이트 라인들(GL1,.., GLi, GLi+1,..., GLj)과 상기 제3 영역(C)에 배치된 상기 제3 게이트 라인들(GLj+1,..., GLn)에 서로 다른 레벨의 게이트 온 전압을 갖는 게이트 신호를 인가한다.

예를 들면, 상기 게이트 구동부(250)는 상기 제1 및 제2 영역들(A, B) 각각에 대응하는 제1 서브 구간(S1) 및 제2 서브 구간(S2) 동안 상기 제1 및 제2 게이트 라인들(GL1,.., GLi, GLi+1,..., GLj)에는 제1 게이트 온 전압(VON1)을 갖는 게이트 신호를 순차적으로 인가하고, 상기 제3 영역(C)에 대응하는 제3 서브 구간(S3) 동안 상기 제3 게이트 라인들(GLj+1,..., GLn)에는 상기 제1 게이트 온 전압 보다 높은 레벨의 제2 게이트 온 전압(VON2)을 갖는 게이트 신호를 순차적으로 인가한다. 상기 제1 게이트 온 전압은 일반적인 게이트 온 전압의 레벨에 대응하는 기준 게이트 온 전압이고, 상기 제2 게이트 온 전압은 상기 기준 게이트 온 전압 보다 높은 전압이다.

상기 제3 영역(C)의 상기 제3 게이트 라인들(GLj+1,..., GLn)에 인가되는 게이트 신호들은 상기 수직 라인들(VL1,.., VLq)을 통해 전달되므로 상기 제1 및 제2 영역들(A, B)의 상기 제1 및 제2 게이트 라인들(GL1,.., GLi, GLi+1,..., GLj)에 인가되는 게이트 신호들에 비해 절대적인 RC 지연 차이를 가진다.

본 실시예에서는 상기 제3 영역(C)의 상기 RC 지연 차이를 보상하기 위해서 상기 제3 게이트 라인들(GLj+1,..., GLn)에 인가되는 상기 제2 게이트 온 전압(VON2)의 레벨을 상기 제1 및 제2 게이트 라인들(GL1,.., GLi, GLi+1,..., GLj)에 인가되는 상기 제1 게이트 온 전압(VON1) 보다 높게 설정한다.

도 4를 참조하면, 비교예에 따른 표시 패널의 구동 방법은 상기 제1 내지 제3 영역들(A, B, C)의 게이트 라인들(GL1,.., GLi, GLi+1,..., GLj, GLj+1,..., GLn)에 일반적인 게이트 신호, 즉 기준 게이트 온 전압 및 기준 슬라이스 량을 갖는 게이트 신호를 순차적으로 인가한다. 비교예의 구동 방법으로 구동된 표시 패널의 킥백 전압(KB_C)은 상기 제1 영역(A)에서는 점진적으로 감소하고, 상기 제2 영역(B)에서는 일정하게 유지되고 상기 제2 영역(B)과 상기 제3 영역(C)의 경계 영역에서 갑자기 떨어진 후, 상기 제3 영역(C)에서 점진적으로 증가한다. 비교예의 경우, 상기 제2 영역(B)과 상기 제3 영역(C)의 경계 영역에서 킥백 전압이 갑자기 떨어지는 불연속적인 영역이 발생하고 이에 따라 휘도 편차가 시인된다.

이에 대응하여, 도 3에 도시된 실시예의 구동 방법으로 구동된 표시 패널의 킥백 전압(KB_E1)은 상기 제1 영역(A)에서는 점진적으로 감소하고, 상기 제2 영역(B)에서는 일정하게 유지되고 상기 제3 영역(C)에서 점진적으로 증가한다. 실시예의 경우, 상기 제3 게이트 라인들(GLj+1,..., GLn)에 인가되는 게이트 온 전압의 레벨을 상기 제3 영역(C)의 킥백 전압을 고려하여 일정 레벨만큼 동일하게 증가시킴으로써 상기 제2 영역(B)과 상기 제3 영역(C)의 경계 영역에서 킥백 전압이 불연속적으로 변하지 않는다. 따라서, 상기 제2 영역(B)과 상기 제3 영역(C)의 경계 영역에서 휘도 편차가 시인되지 않는다.

본 실시예에 따르면, 상기 제1 및 제2 영역들(A, B)에 인가되는 게이트 온 전압의 레벨을 상기 일반적인 기준 게이트 온 전압으로 상기 제3 영역(C)에 인가되는 게이트 온 전압의 레벨을 상기 기준 게이트 온 전압 보다 높은 레벨로 설정함으로써 상기 제1, 제2 및 제3 영역들(A, B, C)의 상기 킥백 전압을 연속적으로 변화시켜 시인성 휘도 편차를 개선할 수 있다.

도 5는 본 발명의 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 게이트 신호의 파형도이다. 도 6은 도 5의 구동 방법에 따른 도 1의 I-I'선을 따라 측정한 킥백 전압을 설명하기 위한 그래프이다.

도 2 및 도 5를 참조하면, 상기 게이트 구동부(250)는 상기 타이밍 제어부(210)의 제어에 따라서, 복수의 게이트 신호들을 생성하고, 상기 복수의 게이트 라인들(GL1,.., GLi, GLi+1,..., GLj, GLj+1,..., GLn)에 상기 복수의 게이트 신호들을 순차적으로 출력한다.

예를 들면, 상기 게이트 구동부(250)는 상기 제1 및 제2 영역들(A, B) 각각에 대응하는 제1 서브 구간(S1) 및 제2 서브 구간(S2) 동안 상기 제1 및 제2 게이트 라인들(GL1,.., GLi, GLi+1,..., GLj)에는 제1 게이트 온 전압(VON1)을 갖는 게이트 신호를 순차적으로 인가하고, 상기 제3 영역(C)에 대응하는 제3 서브 구간(S3) 동안 상기 제3 게이트 라인들(GLj+1,..., GLn)에는 상기 제1 게이트 온 전압 보다 높은 레벨의 제2 게이트 온 전압(VON2)을 갖는 게이트 신호를 순차적으로 인가한다.

본 실시예에 따르면, 상기 제3 영역(C)의 상기 제3 게이트 라인들(GLj+1,..., GLn)에 인가되는 게이트 신호와 상기 제1 및 제2 영역들(A B)의 상기 제1 및 제2 게이트 라인들(GL1,.., GLi, GLi+1,..., GLj)에 인가되는 게이트 신호의 RC 지연 차이를 보상하기 위해서, 상기 제1 및 제2 영역들(A B)의 상기 제1 및 제2 게이트 라인들(GL1,.., GLi, GLi+1,..., GLj)에 인가되는 게이트 신호의 게이트 온 전압의 레벨을 감소시킨다.

예를 들면, 상기 제1 및 제2 게이트 라인들(GL1,.., GLi, GLi+1,..., GLj)에 인가되는 상기 제1 게이트 온 전압(VON1)은 기준 게이트 온 전압보다 낮은 레벨을 갖고, 상기 제3 게이트 라인들(GLj+1,..., GLn)에 인가되는 상기 제2 게이트 온 전압(VON2)은 상기 기준 게이트 온 전압과 같은 레벨을 갖는다.

도 6을 참조하면, 비교예에 따른 표시 패널의 구동 방법은 상기 제1 내지 제3 영역들(A, B, C)의 게이트 라인들(GL1,.., GLi, GLi+1,..., GLj, GLj+1,..., GLn)에 동일한 레벨의 게이트 온 전압을 갖는 게이트 신호를 순차적으로 인가한다. 비교예의 구동 방법으로 구동된 표시 패널의 킥백 전압(KB_C)은 상기 제1 영역(A)에서는 점진적으로 감소하고, 상기 제2 영역(B)에서는 일정하게 유지되고 상기 제2 영역(B)과 상기 제3 영역(C)의 경계 영역에서 갑자기 떨어진 후, 상기 제3 영역(C)에서 점진적으로 증가한다. 비교예의 경우, 상기 제2 영역(B)과 상기 제3 영역(C)의 경계 영역에서 킥백 전압이 갑자기 떨어지는 불연속적인 영역이 발생하고 이에 따라 휘도 편차가 시인된다.

이에 대응하여, 도 5에 도시된 실시예의 구동 방법으로 구동된 표시 패널의 킥백 전압(KB_E2)은 비교예의 상기 킥백 전압(KB_C)과 비교하면 상기 제1 및 제2 영역(A, B)에 대해서 상기 제3 영역(C)의 킥백 전압이 연속적으로 변화한다.

따라서, 실시예에 따른 상기 킥백 전압(KB_E2)은 불연속점 없이 상기 제1 영역(A)에서는 점진적으로 감소하고, 연속하여 상기 제2 영역(B)에서는 일정하게 유지되고, 연속하여 상기 제3 영역(C)에서 점진적으로 증가한다. 이에 따라서, 상기 제2 영역(B)과 상기 제3 영역(C)의 경계 영역에서 상기 휘도 편차가 시인되지 않는다.

본 실시예에 따르면, 상기 제3 영역(C)에 인가되는 게이트 온 전압의 레벨을 기준 게이트 온 전압의 레벨로 설정하고, 상기 제1 및 제2 영역들(A, B)에 인가되는 게이트 온 전압의 레벨을 상기 기준 게이트 온 전압의 레벨 보다 높게 설정함으로써 상기 제1, 제2 및 제3 영역들(A, B, C)의 상기 킥백 전압 편차를 줄여 휘도 편차를 막을 수 있다.

도 7은 본 발명의 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 게이트 신호의 파형도이다. 도 8은 도 7의 구동 방법에 따른 도 1의 I-I'선을 따라 측정한 킥백 전압을 설명하기 위한 그래프이다.

도 2 및 도 7을 참조하면, 상기 게이트 구동부(250)는 상기 타이밍 제어부(210)의 제어에 따라서, 복수의 게이트 신호들을 생성하고, 상기 복수의 게이트 라인들(GL1,.., GLi, GLi+1,..., GLj, GLj+1,..., GLn)에 상기 복수의 게이트 신호들을 순차적으로 출력한다.

구체적으로, 상기 게이트 구동부(250)는 프레임의 제1 서브 구간(S1) 동안, 상기 제1 영역(A)의 제1 게이트 라인들(GL1,.., GLi)에 기준 게이트 온 전압(VON)을 갖는 복수의 게이트 신호들을 순차적으로 인가한다.

상기 게이트 구동부(250)는 상기 프레임의 제2 서브 구간(S2) 동안, 상기 제2 영역(B)의 제2 게이트 라인들(GLi+1,..., GLj)에 상기 기준 게이트 온 전압 보다 낮은 복수의 게이트 온 전압들(VON1, VON2, VON3,.., VONk)을 갖는 복수의 게이트 신호들(Gi+1, Gi+2, Gi+3,..., Gj)을 순차적으로 인가한다. 상기 복수의 게이트 온 전압들(VON1, VON2, VON3,.., VONk)은 점진적으로 감소한다.

상기 게이트 구동부(250)는 상기 프레임의 제3 서브 구간(S3) 동안, 상기 제3 영역(C)의 제3 게이트 라인들(GLj+1,..., GLn)에 상기 기준 게이트 온 전압(VON)을 갖는 복수의 게이트 신호들을 순차적으로 인가한다.

본 실시예에 따르면, 상기 제2 영역(B)의 상기 제2 게이트 라인들(GLi+1,..., GLj)에 상기 기준 게이트 온 전압보다 낮고, 점진적으로 감소하는 복수의 게이트 온 전압들(VON1, VON2, VON3,.., VONk)을 갖는 상기 복수의 게이트 신호들(Gi+1, Gi+2, Gi+3,..., Gj)을 인가한다.

도 8을 참조하면, 비교예에 따른 표시 패널의 구동 방법은 상기 제1 내지 제3 영역들(A, B, C)의 게이트 라인들(GL1,.., GLi, GLi+1,..., GLj, GLj+1,..., GLn)에 동일한 레벨의 게이트 온 전압을 갖는 게이트 신호를 순차적으로 인가한다. 비교예의 구동 방법으로 구동된 표시 패널의 킥백 전압(KB_C)은 상기 제1 영역(A)에서는 점진적으로 감소하고, 상기 제2 영역(B)에서는 일정하게 유지되고 상기 제2 영역(B)과 상기 제3 영역(C)의 경계 영역에서 갑자기 떨어진 후, 상기 제3 영역(C)에서 점진적으로 증가한다. 비교예의 경우, 상기 제2 영역(B)과 상기 제3 영역(C)의 경계 영역에서 킥백 전압이 갑자기 떨어지는 불연속적인 영역이 발생하고 이에 따라 휘도 편차가 시인된다.

이에 대응하여, 도 7에 도시된 실시예의 구동 방법으로 구동된 표시 패널의 킥백 전압(KB_E3)은 비교예의 상기 킥백 전압(KB_C)과 비교하면 상기 제1 및 제3 영역들(A, C)은 실질적으로 동일하다. 반면, 상기 제2 영역(B)에서의 킥백 전압(KB_E3)은 상기 제1 및 제2 영역들(A, B)의 경계 영역에 대응하는 킥백 전압에서 상기 제2 및 제3 영역들(B, C)의 경계 영역에 대응하는 킥백 전압으로 점진적으로 감소한다.

따라서, 실시예에 따른 상기 킥백 전압(KB_E3)은 불연속점 없이 상기 제1 영역(A)에서는 점진적으로 감소하고, 연속하여 상기 제2 영역(B)에서는 점진적으로 감소하고, 연속하여 상기 제3 영역(C)에서 점진적으로 증가한다. 이에 따라서, 상기 제2 영역(B)과 상기 제3 영역(C)의 경계 영역에서 상기 휘도 편차가 시인되지 않는다.

본 실시예에 따르면, 상기 제2 영역(B)의 제2 게이트 라인들(GLi+1,..., GLj)에 상기 기준 게이트 온 전압보다 낮고 점진적으로 감소하는 복수의 게이트 온 전압들(VON1, VON2, VON3,.., VONk)을 갖는 게이트 신호들(Gi+1, Gi+2, Gi+3,..., Gj)을 인가함으로써 상기 제1, 제2 및 제3 영역들(A, B, C)의 상기 킥백 전압 편차를 줄여 휘도 편차를 막을 수 있다.

도 9는 본 발명의 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 게이트 신호의 파형도이다. 도 10은 도 9의 구동 방법에 따른 도 1의 I-I'선을 따라 측정한 킥백 전압을 설명하기 위한 그래프이다.

도 2 및 도 9를 참조하면, 상기 게이트 구동부(250)는 상기 타이밍 제어부(210)의 제어에 따라서, 복수의 게이트 신호들을 생성하고, 상기 복수의 게이트 라인들(GL1,.., GLi, GLi+1,..., GLj, GLj+1,..., GLn)에 상기 복수의 게이트 신호들을 순차적으로 출력한다.

상기 게이트 구동부(250)는 상기 프레임의 제2 서브 구간(S2) 동안, 상기 제2 영역(B)의 제2 게이트 라인들(GLi+1,..., GLj)에 상기 기준 게이트 온 전압(VON)을 갖는 복수의 게이트 신호들을 순차적으로 인가한다.

상기 게이트 구동부(250)는 상기 프레임의 제3 서브 구간(S3) 동안, 상기 제3 영역(C)의 제3 게이트 라인들(GLj+1,..., GLn)에 상기 기준 게이트 온 전압 보다 높은 복수의 게이트 온 전압들(VON1, VON2, VON3,.., VONk)을 갖는 복수의 게이트 신호들(GLj+1,..., GLn)을 순차적으로 인가한다. 상기 복수의 게이트 온 전압들(VON1, VON2, VON3,.., VONk)은 점진적으로 감소하고, 상기 복수의 게이트 온 전압들(VON1, VON2, VON3,.., VONk) 중 마지막 레벨(VONk)은 상기 기준 게이트 온 전압(VON)보다 높다.

본 실시예에 따르면, 상기 제3 영역(C)의 상기 제3 게이트 라인들(GLj+1,..., GLn)에 상기 기준 게이트 온 전압보다 높고, 점진적으로 감소하는 복수의 게이트 온 전압들(VON1, VON2, VON3,.., VONk)을 갖는 상기 복수의 게이트 신호들(Gj+1, Gj+2, Gj+3,..., Gn)을 인가한다.

도 10을 참조하면, 비교예에 따른 표시 패널의 구동 방법은 상기 제1 내지 제3 영역들(A, B, C)의 게이트 라인들(GL1,.., GLi, GLi+1,..., GLj, GLj+1,..., GLn)에 동일한 레벨의 게이트 온 전압을 갖는 게이트 신호를 순차적으로 인가한다. 비교예의 구동 방법으로 구동된 표시 패널의 킥백 전압(KB_C)은 상기 제1 영역(A)에서는 점진적으로 감소하고, 상기 제2 영역(B)에서는 일정하게 유지되고 상기 제2 영역(B)과 상기 제3 영역(C)의 경계 영역에서 갑자기 떨어진 후, 상기 제3 영역(C)에서 점진적으로 증가한다. 비교예의 경우, 상기 제2 영역(B)과 상기 제3 영역(C)의 경계 영역에서 킥백 전압이 갑자기 떨어지는 불연속적인 영역이 발생하고 이에 따라 휘도 편차가 시인된다.

이에 대응하여, 도 9에 도시된 실시예의 구동 방법으로 구동된 표시 패널의 킥백 전압(KB_E4)은 비교예의 상기 킥백 전압(KB_C)과 비교하면, 상기 제1 및 제2 영역들(A, B)은 실질적으로 동일하다. 반면, 상기 제3 영역(C)에서의 킥백 전압(KB_E4)은 상기 제2 영역(B)의 마지막 영역에 대응하는 킥백 전압부터 상기 제3 영역(C)의 마지막 영역에 대응하는 킥백 전압까지 점진적으로 증가한다.

따라서, 실시예에 따른 상기 킥백 전압(KB_E4)은 불연속점 없이 상기 제1 영역(A)에서는 점진적으로 감소하고, 연속하여 상기 제2 영역(B)에서는 일정하게 유지되고, 연속하여 상기 제3 영역(C)에서 점진적으로 증가한다. 이에 따라서, 상기 제2 영역(B)과 상기 제3 영역(C)의 경계 영역에서 상기 휘도 편차가 시인되지 않는다.

본 실시예에 따르면, 상기 제3 영역(C)의 제3 게이트 라인들(GLj+1,..., GLn)에 상기 기준 게이트 온 전압보다, 점진적으로 감소하는 복수의 게이트 온 전압들(VON1, VON2, VON3,.., VONk)을 갖는 게이트 신호들(Gj+1, Gj+2, Gj+3,..., Gn)을 인가함으로써 상기 제1, 제2 및 제3 영역들(A, B, C)의 상기 킥백 전압 편차를 줄여 휘도 편차를 막을 수 있다.

도 11은 본 발명의 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 게이트 신호의 파형도이다.

도 2 및 도 11을 참조하면, 상기 게이트 구동부(250)는 상기 타이밍 제어부(210)의 제어에 따라서, 복수의 게이트 신호들을 생성하고, 상기 복수의 게이트 라인들(GL1,.., GLi, GLi+1,..., GLj, GLj+1,..., GLn)에 상기 복수의 게이트 신호들을 순차적으로 출력한다.

구체적으로, 상기 게이트 구동부(250)는 프레임의 제1 서브 구간(S1) 동안, 상기 제1 영역(A)의 제1 게이트 라인들(GL1,.., GLi)에 제1 슬라이스 량을 갖는 복수의 게이트 신호들을 순차적으로 인가한다. 상기 제1 슬라이스 량은 제1 챠지 쉐어링 구간(CT1)과 챠지 쉐어링 전압(SV)을 포함한다. 상기 제1 슬라이스 량은 상기 제1 영역(A)의 제1 게이트 라인들(GL1,.., GLi) 각각에 인가되는 게이트 신호의 기준 슬라이스 량과 실질적으로 같다.

상기 게이트 구동부(250)는 상기 프레임의 제2 서브 구간(S2) 동안, 상기 제2 영역(B)의 제2 게이트 라인들(GLi+1,..., GLj)에 상기 제1 슬라이스 량(SL1)을 갖는 복수의 게이트 신호들을 순차적으로 인가한다.

상기 게이트 구동부(250)는 상기 프레임의 제3 서브 구간(S3) 동안, 상기 제3 영역(C)의 제3 게이트 라인들(GLj+1,..., GLn)에 제2 슬라이스 량(SL2)을 갖는 복수의 게이트 신호들을 순차적으로 인가한다. 상기 제2 슬라이스 량(SL2)은 상기 제3 영역(C)의 제3 게이트 라인들(GLj+1,..., GLn) 각각에 인가되는 게이트 신호의 기준 슬라이스 량 보다 작다.

상기 제2 슬라이스 량(SL2)은 상기 제1 챠지 쉐어링 구간(CT1) 보다 작은 제2 챠지 쉐어링 구간(CT2)과 상기 챠지 쉐어링 전압(SV)을 갖는다. 여기서는 상기 제1 및 제2 슬라이스 량들(SL1, SL2)은 챠지 쉐어링 구간을 제어하여 결정한다. 그러나, 이에 한정하지 않고, 상기 제1 및 제2 슬라이스 량들(SL1, SL2)은 상기 챠지 쉐어링 전압을 제어하여 결정하거나 또는 챠지 쉐어링 구간과 챠지 쉐어링 전압 모두를 제어하여 결정할 수 있다.

일반적으로 게이트 신호의 슬라이스 량이 증가하면 킥백 전압은 감소하고, 상기 게이트 신호의 슬라이스 량이 감소하면 상기 킥백 전압은 증가한다. 그러므로, 상기 제3 영역(C)의 상기 제3 게이트 라인들(GLj+1,..., GLn) 각각에 인가되는 게이트 신호들의 슬라이스 량을 상기 기준 슬라이스 량에 대해서 균일한 량으로 감소시킴으로 상기 제3 영역(C)의 킥백 전압을 일정한 폭으로 증가시킬 수 있다.

본 실시예의 구동 방법에 따른 킥백 전압은 도 4에 도시된 실시예의 킥백 전압(KB_E1)과 같이, 상기 제3 영역(C)에서 비교예의 킥백 전압(KB_C)에 대해서 일정한 폭으로 증가한다.

결과적으로 상기 킥백 전압은 불연속점 없이 상기 제1 영역(A)에서는 점진적으로 감소하고, 연속하여 상기 제2 영역(B)에서는 일정하게 유지되고, 연속하여 상기 제3 영역(C)에서 점진적으로 증가함으로써 상기 제2 영역(B)과 상기 제3 영역(C)의 경계 영역에서 시인되는 휘도 편차를 제거할 수 있다.

또는, 도시되지 않았으나, 상기 제1 및 제2 영역(A, B)의 상기 제1 및 제2 게이트 라인들(GL1,.., GLi, GLi+1,..., GLj)에 인가되는 게이트 신호들의 슬라이스 량을 상기 기준 슬라이스 량에 대해서 일정 양만큼 균일하게 증가시키고, 상기 제3 영역(C)의 상기 제3 게이트 라인들(GLj+1,..., GLn)에 인가되는 게이트 신호들은 상기 기준 슬라이스 량으로 제어한다. 이 경우, 도 6에 도시된 실시예의 킥백 전압(KB_E2)과 같이, 상기 제1 및 제2 영역들(A, B)의 킥백 전압은 비교예의 킥백 전압(KB_C)에 대해서 일정 폭으로 감소한다.

결과적으로 상기 킥백 전압이 불연속점 없이 상기 제1 영역(A)에서는 점진적으로 감소하고, 연속하여 상기 제2 영역(B)에서는 일정하게 유지되고, 연속하여 상기 제3 영역(C)에서 점진적으로 증가함으로써 상기 제2 영역(B)과 상기 제3 영역(C)의 경계 영역에서 시인되는 휘도 편차를 제거할 수 있다.

도 12는 본 발명의 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 게이트 신호의 파형도이다.

도 2 및 도 12를 참조하면, 상기 게이트 구동부(250)는 상기 타이밍 제어부(210)의 제어에 따라서, 복수의 게이트 신호들을 생성하고, 상기 복수의 게이트 라인들(GL1,.., GLi, GLi+1,..., GLj, GLj+1,..., GLn)에 상기 복수의 게이트 신호들을 순차적으로 출력한다.

구체적으로, 상기 게이트 구동부(250)는 프레임의 제1 서브 구간(S1) 동안, 상기 제1 영역(A)의 제1 게이트 라인들(GL1,.., GLi)에 복수의 게이트 신호들을 인가한다. 상기 제1 게이트 라인들(GL1,.., GLi) 각각에 인가되는 게이트 신호는 설정된 기준 슬라이스 량을 가질 수 있다.

상기 게이트 구동부(250)는 상기 프레임의 제2 서브 구간(S2) 동안, 상기 제2 영역(B)의 제2 게이트 라인들(GLi+1,..., GLj)에 복수의 슬라이스 량들(SL1, SL2, SL3,..., SLk)을 갖는 복수의 게이트 신호들(Gi+1, Gi+2, Gi+3,..., Gj)을 순차적으로 인가한다. 상기 복수의 슬라이스 량들(SL1, SL2, SL3,..., SLk)은 상기 제2 게이트 라인들(GLi+1,..., GLj)에 인가되는 게이트 신호들 각각의 기준 슬라이스 량 보다 많고 점진적으로 증가한다('k'는 자연수).

상기 슬라이스 량은 챠지 쉐어링 구간과 챠지 쉐어링 전압에 의해 결정된다. 상기 복수의 슬라이스 량들(SL1, SL2, SL3,..., SLk)은 점진적으로 증가하는 챠지 쉐어링 구간들(CT1, CT2, CT3,..., CTk)을 포함하고, 동일한 챠지 쉐어링 전압(SV)을 포함한다. 여기서는 상기 복수의 슬라이스 량들(SL1, SL2, SL3,..., SLk)은 복수의 챠지 쉐어링 구간들(CT1, CT2, CT3,..., CTk)을 제어하여 결정한다. 그러나, 이에 한정하지 않고, 상기 복수의 슬라이스 량들(SL1, SL2, SL3,..., SLk)은 복수의 챠지 쉐어링 전압들을 제어하여 결정할 수 있다. 또는 복수의 챠지 쉐어링 구간들 및 복수의 챠지 쉐어링 전압들을 모두 제어하여 결정할 수 있다.

상기 게이트 구동부(250)는 상기 프레임의 제3 서브 구간(S3) 동안, 상기 제3 영역(C)의 제3 게이트 라인들(GLj+1,..., GLn)에 복수의 게이트 신호들을 인가한다. 상기 제3 게이트 라인들(GLj+1,..., GLn) 각각에 인가되는 게이트 신호는 설정된 기준 슬라이스 량을 가질 수 있다.

일반적으로 게이트 신호의 슬라이스 량이 증가하면 킥백 전압은 감소하고, 상기 게이트 신호의 슬라이스 량이 감소하면 상기 킥백 전압은 증가한다. 그러므로, 상기 제2 영역(B)의 상기 제2 게이트 라인들(GLi+1,..., GLj)에 기준 슬라이스 량 보다 많고 점진적으로 증가하는 복수의 슬라이스 량들을 갖는 복수의 게이트 신호들을 인가함으로써 상기 제2 영역(B)의 킥백 전압을 점진적으로 감소시킬 수 있다.

본 실시예의 구동 방법에 따른 킥백 전압은 도 8에 도시된 실시예의 킥백 전압(KB_E3)과 같이, 상기 제2 영역(B)에서 비교예의 일정한 킥백 전압(KB_C)에 대해서 점진적으로 감소한다.

결과적으로 상기 킥백 전압은 불연속점 없이 상기 제1 영역(A)에서는 점진적으로 감소하고, 연속하여 상기 제2 영역(B)에서는 점진적으로 감소하고, 연속하여 상기 제3 영역(C)에서 점진적으로 증가함으로써 상기 제2 영역(B)과 상기 제3 영역(C)의 경계 영역에서 시인되는 휘도 편차를 제거할 수 있다.

또는, 도시되지 않았으나, 상기 제1 및 제2 영역들(A, B)의 상기 제1 및 제2 게이트 라인들(GL1,.., GLi, GLi+1,..., GLj)에는 기준 슬라이스 량을 갖는 복수의 게이트 신호들을 인가하고, 상기 제3 영역(C)의 상기 제3 게이트 라인들(GLj+1,..., GLn)에는 기준 슬라이스 량 보다 작고 점진적으로 감소하는 복수의 슬라이스 량들을 갖는 복수의 게이트 신호들을 인가한다. 이 경우, 상기 제3 영역(C)의 킥백 전압은 도 10에 도시된 실시예의 킥백 전압(KB_E4)과 같이, 비교예의 제2 영역(B)의 마지막 영역에 대응하는 킥백 전압부터 비교예의 제3 영역(C)의 마지막 영역에 대응하는 킥백 전압까지 점진적으로 증가한다.

도 13은 본 발명의 실시예에 따른 표시 패널의 주변 영역을 설명하기 위한 평면도이다.

도 1, 도 2 및 도 13을 참조하면, 상기 표시 패널(100)의 주변 영역(PA)에는 상기 제1, 제2 및 제3 영역들(A, B, C) 중 하나의 영역에 배치된 복수의 스토리지 라인들로부터 연장된 복수의 스토리지 연장 라인들을 포함한다. 상기 복수의 스토리지 연장 라인들은 점진적으로 변화하는 부하를 가질 수 있다. 상기 복수의 스토리지 라인들은 상기 표시 영역에 배치된 복수의 화소 전극들과 중첩되는 복수의 스토리지 전극들과 연결된다. 각 화소의 스토리지 커패시터는 화소 전극과 상기 화소 전극과 중첩하는 스토리지 전극에 의해 정의된다.

일반적인 킥백 전압(Vkb)은 다음의 수학식 1과 같이 정의된다.

수학식 1

수학식 1에서, Cgs 는 스위칭 소자(TR)의 게이트/소스 커패시턴스이고, Cst 는 스토리지 커패시터(CST)의 스토리지 커패시턴스이고, Clc 는 액정 커패시터(CLC)의 액정 커패시터스이고, VON 는 게이트 신호의 게이트 온 전압이고, VOFF 는 게이트 신호의 게이트 오프 전압이다.

수학식 1을 참조하면, 상기 킥백 전압(Vkb)은 게이트/소스 커패시턴스(Cgs), 스토리지 커패시턴스(Cst) 및 액정 커패시턴스(Clc)에 의해 변화될 수 있다.

본 실시예에서는 상기 제1, 제2 및 제3 영역들(A, B, C) 중 상기 제2 영역(B)의 킥백 전압을 변경하기 위해 상기 제2 영역(B)의 스토리지 커패시턴스(Cst)를 변경한다.

예를 들어, 상기 제2 영역(B)에 배치된 복수의 스토리지 라인들의 부하를 변화시키기 위해 상기 복수의 스토리지 라인들(CLi+1, CLi+2, CLi+3,.., CLj)의 일단부들에 대응하는 주변 영역에 상기 복수의 스토리지 연장 라인들(ECi+1, ECi+2, ECi+3,.., ECj)을 배치한다.

상기 복수의 스토리지 연장 라인들(ECi+1, ECi+2, ECi+3,.., ECj)은 상기 제2 영역(B)에 배치된 상기 복수의 스토리지 라인들(CLi+1, CLi+2, CLi+3,.., CLj) 각각의 일단부에 연결되고, 상기 제1 주변 영역(PA1) 또는 제2 주변 영역(PA2)에 배치될 수 있다.

도시된 바와 같이, 상기 복수의 스토리지 연장 라인들(ECi+1, ECi+2, ECi+3,.., ECj)은 점진적으로 부하가 증가하도록 설계된다. 상기 복수의 스토리지 연장 라인들(ECi+1, ECi+2, ECi+3,.., ECj)과 각각 연결된 상기 제2 영역(B)의 상기 복수의 스토리지 라인들(CLi+1, CLi+2, CLi+3,.., CLj)의 배선 저항은 점진적으로 증가된다.

제i+1 스토리지 라인(CLi+1)에 연결된 제1 스토리지 커패시터는 제1 스토리지 커패시턴스를 갖고, 제i+2 스토리지 라인(CLi+2)에 연결된 제2 스토리지 커패시터는 상기 제1 스토리지 커패시턴스보다 큰 제2 스토리지 커패시턴스를 갖고, 제i+3 스토리지 라인(CLi+3)에 연결된 제3 스토리지 커패시터는 상기 제2 스토리지 커패시턴스보다 큰 제3 스토리지 커패시턴스를 갖고, 이와 같은 방식으로 스토리지 커패시턴스가 점진적으로 증가한다.

그러므로, 상기 제2 영역(B)의 복수의 스토리지 라인들(CLi+1, CLi+2, CLi+3,.., CLj)의 부하가 점진적으로 증가함으로써 수학식 1에 기초하여 상기 제2 영역(B)의 킥백 전압은 점진적으로 감소한다.

본 실시예의 표시 패널에 따른 킥백 전압은 도 8에 도시된 실시예의 킥백 전압(KB_E3)과 같이, 상기 제2 영역(B)에서 비교예의 일정한 킥백 전압(KB_C)에 대해서 점진적으로 감소한다.

도 14는 본 발명의 실시예에 따른 표시 패널의 표시 영역을 설명하기 위한 등가 회로도이다.

본 실시예의 표시 패널은 도 13에 설명된 실시예와 비교하여, 상기 제2 영역의 킥백 전압을 점진적으로 감소하기 위해, 표시 영역, 즉, 상기 제2 영역(B)에 배치되는 복수의 스토리지 커패시터들을 커패시턴스들을 점진적으로 증가시킨다. 상기 제2 영역(B)의 스토리지 커패시턴스를 점진적으로 증가시키기 위해 상기 화소 전극과 중첩되는 상기 스토리지 전극의 면적을 점진적으로 증가시킨다.

제i+1 스토리지 라인(CLi+1)에 연결된 제1 스토리지 커패시터(CST1)는 제1 스토리지 커패시턴스를 갖고, 제i+2 스토리지 라인(CLi+2)에 연결된 제2 스토리지 커패시터(CST2)는 상기 제1 스토리지 커패시턴스보다 큰 제2 스토리지 커패시턴스를 갖고, 제i+3 스토리지 라인(CLi+3)에 연결된 제3 스토리지 커패시터(CST3)는 상기 제2 스토리지 커패시턴스보다 큰 제3 스토리지 커패시턴스를 갖고, 이와 같은 방식으로 스토리지 커패시턴스가 점진적으로 증가한다.

그러므로, 상기 제2 영역(B)의 복수의 스토리지 커패시터들(CST1, CST2, CST3,..., CSTk)의 커패시턴스들이 점진적으로 증가함으로써 수학식 1에 기초하여 상기 제2 영역(B)의 킥백 전압은 점진적으로 감소한다('k'는 자연수).

도 15는 본 발명의 실시예에 따른 표시 패널의 주변 영역을 설명하기 위한 평면도이다.

도 1, 도 2 및 도 15를 참조하면, 상기 표시 패널(100)의 주변 영역(PA)에는 상기 제1, 제2 및 제3 영역들(A, B, C) 중 하나의 영역에 배치된 복수의 게이트 라인들에 연장된 복수의 게이트 연장 라인들을 포함한다. 상기 복수의 게이트 연장 라인들은 점진적으로 변화하는 부하를 가질 수 있다. 상기 복수의 게이트 라인들은 각 화소에 배치된 스위칭 소자(TR)의 게이트 전극과 연결되고, 상기 스위칭 소자(TR)의 게이트/소스 커패시턴스(Cgs)를 제어할 수 있다.

상기 수학식 1을 참조하면, 상기 킥백 전압(Vkb)은 게이트/소스 커패시턴스(Cgs)에 의해 가변될 수 있다.

본 실시예에서는 상기 제1, 제2 및 제3 영역들(A, B, C) 중 상기 제3 영역(C)의 킥백 전압을 변경하기 위해 상기 제3 영역(C)의 게이트/소스 커패시턴스(Cgs)를 변경한다.

예를 들어, 상기 제3 영역(C)에 배치된 복수의 제3 게이트 라인들(GLj+1, GLj+2, GLj+3,..., GLn)의 부하를 변화시키기 위해 상기 복수의 제3 게이트 라인들(GLj+1, GLj+2, GLj+3,..., GLn)의 일단부들에 대응하는 주변 영역에 상기 복수의 게이트 연장 라인들(EGj+1, EGj+2, EGj+3,.., EGn)을 배치한다.

상기 복수의 게이트 연장 라인들(EGj+1, EGj+2, EGj+3,.., EGn)은 상기 제3 영역(C)에 배치된 상기 제3 게이트 라인들(GLj+1, GLj+2, GLj+3,..., GLn) 각각의 일단부에 연결되고, 상기 제2 주변 영역(PA2) 또는 제3 주변 영역(PA3)에 배치될 수 있다.

도시된 바와 같이, 상기 복수의 게이트 연장 라인들(EGj+1, EGj+2, EGj+3,.., EGn)은 점진적으로 부하가 감소하도록 설계된다. 상기 복수의 게이트 연장 라인들(EGj+1, EGj+2, EGj+3,.., EGn)과 각각 연결된 상기 제3 영역(C)의 상기 복수의 제3 게이트 라인들(GLj+1, GLj+2, GLj+3,..., GLn)의 부하는 점진적으로 감소된다.

제j+1 게이트 라인(GLj+1)에 연결된 스위칭 소자는 제1 게이트/소스 커패시턴스를 갖고, 제j+2 게이트 라인(GLj+2)에 연결된 스위칭 소자는 상기 제1 게이트/소스 커패시턴스 보다 작은 제2 게이트/소스 커패시턴스를 갖고, 제j+3 게이트 라인(GLj+3)에 연결된 스위칭 소자는 상기 제2 게이트/소스 커패시턴스 보다 작은 제3 게이트/소스 커패시턴스를 갖고, 이와 같은 방식으로 스위칭 소자의 게이트/소스 커패시턴스는 점진적으로 감소한다.

본 실시예의 표시 패널에 따른 킥백 전압은 도 10에 도시된 실시예의 킥백 전압(KB_E4)과 실질적으로 같다.

예를 들면, 수학식 1에 기초하여, 상기 제j+1 게이트 라인(GLj+1)에 대응하는 제1 게이트/소스 커패시턴스는 기준 게이트/소스 커패시턴스보다 증가하여 상기 제j+1 게이트 라인(GLj+1)에 대응하는 킥백 전압은 제1 폭만큼 증가한다.

상기 제j+2 게이트 라인(GLj+2)에 대응하는 제2 게이트/소스 커패시턴스는 기준 게이트/소스 커패시턴스보다 증가하고 상기 제1 게이트/소스 커패시턴스 보다 감소하여 상기 제j+2 게이트 라인(GLj+2)에 대응하는 킥백 전압은 상기 제1 폭보다 작은 제2 폭만큼 증가한다.

상기 제j+3 게이트 라인(GLj+3)에 대응하는 제3 게이트/소스 커패시턴스는 기준 게이트/소스 커패시턴스보다 증가하고 상기 제2 게이트/소스 커패시턴스 보다 감소하여 상기 제j+3 게이트 라인(GLj+3)에 대응하는 킥백 전압은 상기 제2 폭보다 작은 제3 폭만큼 증가한다.

따라서, 본 실시예에 따른 표시 패널의 상기 제3 영역(C)의 킥백 전압은 도 10에 도시된 실시예의 킥백 전압(KB_E4)과 같이, 상기 제2 및 제3 영역들(B, C)의 경계 영역에서 불연속점 없이 연속적으로 점진적으로 증가한다.

도 16은 본 발명의 실시예에 따른 표시 패널의 표시 영역을 설명하기 위한 등가 회로도이다.

본 실시예의 표시 패널은 도 15에 설명된 실시예와 비교하여, 상기 제2 및 제3 영역들(B, C)의 경계 영역에서 킥백 전압을 불연속점 없이 연속적으로 변화시키기 위해 표시 영역, 즉, 상기 제3 영역(B)에 배치되는 복수의 스위칭 소자들의 게이트/소스 커패시턴스들을 기준 게이트/소스 커패시턴스 보다 증가시키고, 상기 게이트/소스 커패시턴스들의 증가량을 점진적으로 감소시킨다. 상기 게이트/소스 커패시턴스를 증가시키기 위해서 게이트 전극과 소스 전극의 중첩 면적을 증가시킨다.

수학식 1에 기초하여, 상기 제j+1 게이트 라인(GLj+1)에 연결된 스위칭 소자의 게이트 전극 및 소스 전극의 중첩 면적은 기준 중첩 면적보다 제1 면적만큼 크다. 상기 제j+2 게이트 라인(GLj+2)에 연결된 스위칭 소자의 게이트 전극 및 소스 전극의 중첩 면적은 기준 중첩 면적보다 크고 상기 제1 면적 보다 작은 제2 면적을 갖는다. 상기 제j+3 게이트 라인(GLj+3)에 연결된 스위칭 소자의 게이트 전극 및 소스 전극의 중첩 면적은 기준 중첩 면적보다 크고 상기 제2 면적 보다 작은 제3 면적을 갖는다.

도 17은 본 발명의 실시예에 따른 표시 패널의 주변 영역을 설명하기 위한 평면도이다.

도 1, 도 2 및 도 17을 참조하면, 상기 표시 패널(100)의 주변 영역(PA)에는 제1 영역(A)의 복수의 게이트 라인들(GL1,..., GLi) 및 제2 영역(B)의 복수의 제2 게이트 라인들(GLi+1,..., GLj)에 각각 연장된 복수의 제1 게이트 연장 라인들(EG1,..., EGi) 및 복수의 제2 게이트 연장 라인들(EGi+1,..., EGj)이 배치된다. 상기 제1 게이트 연장 라인들(EG1,..., EGi) 및 상기 제2 게이트 연장 라인들(EGi+1,..., EGj)은 동일한 부하를 갖는다.

상기 제1 게이트 연장 라인들(EG1,..., EGi) 및 상기 제2 게이트 연장 라인들(EGi+1,..., EGj)은 상기 주변 영역 중 상기 제1 주변 영역(PA1) 또는 제2 주변 영역(PA2)에 배치될 수 있다.

상기 제1 영역(A)에 배치된 제1 게이트 라인들(GL1,..., GLi), 제2 영역(B)에 배치된 제2 게이트 라인들(GLi+1,..., GLj) 및 제3 영역(C)에 배치된 상기 제3 게이트 라인들(GLj+1,..., GLn) 중 수직 라인들(VL1,.., VLq)과 연결된 상기 제3 게이트 라인들(GLj+1,..., GLn)이 상기 수직 라인들(VL1,.., VLq) 만큼 절대적으로 부하가 크다.

본 실시예에 따르면, 상기 제1 게이트 라인들(GL1,..., GLi) 및 상기 제2 게이트 라인들(GLi+1,..., GLj)에 수직 라인에 대응하는 부하를 갖는 상기 제1 게이트 연장 라인들(EG1,..., EGi) 및 상기 제2 게이트 연장 라인들(EGi+1,..., EGj)을 연결한다. 이에 따라서, 상기 제1 게이트 라인들(GLi+1,..., GLj), 제2 게이트 라인들(GLi+1,..., GLj) 및 제3 게이트 라인들(GLj+1,..., GLn)의 부하를 연속적으로 변경할 수 있다.

본 실시예의 표시 패널에 따른 킥백 전압은 도 6에 도시된 실시예의 킥백 전압(KB_E2)과 같이, 상기 제2 및 제3 영역들(B, C)의 경계 영역에서 불연속점 없이 연속적으로 점진적으로 변한다.

이상의 본 발명의 실시예들에 따르면, 표시 영역의 제1, 제2 및 제3 영역들 중 적어도 하나의 영역에 기준 게이트 신호 다른 게이트 신호를 제공하여 표시 영역의 킥백 전압을 연속적으로 변화시킴으로써 시인성 휘도 편차를 개선할 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100 : 표시 패널 210 : 타이밍 제어부
230 : 구동 전압 발생부 250 : 데이터 구동부
270 : 게이트 구동부
GL1,.., GLi, GLi+1,.., GLj, GLj+1,..., Gn : 게이트 라인들
VL1,..., VLq : 수직 라인들

Claims

표시 영역의 제1 대각선 방향으로 연장된 복수의 게이트 라인들을 포함하고, 상기 표시 영역의 제1 영역에 배치된 복수의 제1 게이트 라인들, 상기 표시 영역의 제2 영역에 배치된 복수의 제2 게이트 라인들, 상기 표시 영역의 제3 영역에 복수의 제3 게이트 라인들 및 상기 복수의 제3 게이트 라인들과 각각 연결된 복수의 수직 라인들과 각각 연결된 표시 패널;
상기 표시 영역을 둘러싸는 주변 영역들 중 제1 주변 영역에 배치된 데이터 구동부; 및
상기 데이터 구동부와 동일한 상기 제1 주변 영역에 배치된 게이트 구동부를 포함하고,
상기 게이트 구동부는 상기 제1, 제2 및 제3 영역들 중 적어도 하나의 영역에 기준 게이트 신호와 다른 게이트 신호를 제공하며,
상기 제1 대각선 방향과 교차하는 제2 대각선 방향으로,
상기 복수의 제1 게이트 라인들은 길이가 점진적으로 증가하고, 상기 복수의 제2 게이트 라인들은 길이가 동일하고, 상기 복수의 제3 게이트 라인들은 길이가 점진적으로 감소하는 것을 특징으로 하는 표시 장치.
삭제
표시 영역의 제1 대각선 방향으로 연장된 복수의 게이트 라인들을 포함하고, 상기 표시 영역의 제1 영역에 배치된 복수의 제1 게이트 라인들, 상기 표시 영역의 제2 영역에 배치된 복수의 제2 게이트 라인들, 상기 표시 영역의 제3 영역에 복수의 제3 게이트 라인들 및 상기 복수의 제3 게이트 라인들과 각각 연결된 복수의 수직 라인들과 각각 연결된 표시 패널;
상기 표시 영역을 둘러싸는 주변 영역들 중 제1 주변 영역에 배치된 데이터 구동부; 및
상기 데이터 구동부와 동일한 상기 제1 주변 영역에 배치된 게이트 구동부를 포함하고,
상기 게이트 구동부는 상기 제1, 제2 및 제3 영역들 중 적어도 하나의 영역에 기준 게이트 신호와 다른 게이트 신호를 제공하며,
상기 게이트 구동부는
상기 제1 및 제2 영역들의 상기 제1 및 제2 게이트 라인들에 기준 게이트 온 전압을 갖는 게이트 신호를 제공하고,
상기 제3 영역의 상기 제3 게이트 라인들에 상기 기준 게이트 온 전압 보다 높은 레벨의 게이트 온 전압을 갖는 게이트 신호를 제공하는 것을 특징으로 하는 표시 장치.
표시 영역의 제1 대각선 방향으로 연장된 복수의 게이트 라인들을 포함하고, 상기 표시 영역의 제1 영역에 배치된 복수의 제1 게이트 라인들, 상기 표시 영역의 제2 영역에 배치된 복수의 제2 게이트 라인들, 상기 표시 영역의 제3 영역에 복수의 제3 게이트 라인들 및 상기 복수의 제3 게이트 라인들과 각각 연결된 복수의 수직 라인들과 각각 연결된 표시 패널;
상기 표시 영역을 둘러싸는 주변 영역들 중 제1 주변 영역에 배치된 데이터 구동부; 및
상기 데이터 구동부와 동일한 상기 제1 주변 영역에 배치된 게이트 구동부를 포함하고,
상기 게이트 구동부는 상기 제1, 제2 및 제3 영역들 중 적어도 하나의 영역에 기준 게이트 신호와 다른 게이트 신호를 제공하며,
상기 게이트 구동부는
상기 제1 및 제2 영역들의 상기 제1 및 제2 게이트 라인들에 기준 게이트 온 전압 보다 낮은 레벨의 게이트 온 전압을 갖는 게이트 신호를 제공하고,
상기 제3 영역의 상기 제3 게이트 라인들에 상기 기준 게이트 온 전압을 갖는 게이트 신호를 제공하는 것을 특징으로 하는 표시 장치.
표시 영역의 제1 대각선 방향으로 연장된 복수의 게이트 라인들을 포함하고, 상기 표시 영역의 제1 영역에 배치된 복수의 제1 게이트 라인들, 상기 표시 영역의 제2 영역에 배치된 복수의 제2 게이트 라인들, 상기 표시 영역의 제3 영역에 복수의 제3 게이트 라인들 및 상기 복수의 제3 게이트 라인들과 각각 연결된 복수의 수직 라인들과 각각 연결된 표시 패널;
상기 표시 영역을 둘러싸는 주변 영역들 중 제1 주변 영역에 배치된 데이터 구동부; 및
상기 데이터 구동부와 동일한 상기 제1 주변 영역에 배치된 게이트 구동부를 포함하고,
상기 게이트 구동부는 상기 제1, 제2 및 제3 영역들 중 적어도 하나의 영역에 기준 게이트 신호와 다른 게이트 신호를 제공하며,
상기 게이트 구동부는
상기 제1 및 제3 영역들의 상기 제1 및 제3 게이트 라인들에 기준 게이트 온 전압을 갖는 게이트 신호를 제공하고,
상기 제2 영역의 상기 제2 게이트 라인들에 상기 기준 게이트 온 전압보다는 낮고 점진적으로 감소하는 복수의 게이트 온 전압들을 갖는 복수의 게이트 신호들을 순차적으로 제공하는 것을 특징으로 하는 표시 장치.
표시 영역의 제1 대각선 방향으로 연장된 복수의 게이트 라인들을 포함하고, 상기 표시 영역의 제1 영역에 배치된 복수의 제1 게이트 라인들, 상기 표시 영역의 제2 영역에 배치된 복수의 제2 게이트 라인들, 상기 표시 영역의 제3 영역에 복수의 제3 게이트 라인들 및 상기 복수의 제3 게이트 라인들과 각각 연결된 복수의 수직 라인들과 각각 연결된 표시 패널;
상기 표시 영역을 둘러싸는 주변 영역들 중 제1 주변 영역에 배치된 데이터 구동부; 및
상기 데이터 구동부와 동일한 상기 제1 주변 영역에 배치된 게이트 구동부를 포함하고,
상기 게이트 구동부는 상기 제1, 제2 및 제3 영역들 중 적어도 하나의 영역에 기준 게이트 신호와 다른 게이트 신호를 제공하며,
상기 게이트 구동부는
상기 제1 및 제2 영역들의 상기 제1 및 제2 게이트 라인들에 기준 게이트 온 전압을 갖는 게이트 신호를 제공하고,
상기 제3 영역의 상기 제3 게이트 라인들에 상기 기준 게이트 온 전압보다는 높고 점진적으로 감소하는 복수의 게이트 온 전압들을 갖는 복수의 게이트 신호들을 순차적으로 제공하는 것을 특징으로 하는 표시 장치.
표시 영역의 제1 대각선 방향으로 연장된 복수의 게이트 라인들을 포함하고, 상기 표시 영역의 제1 영역에 배치된 복수의 제1 게이트 라인들, 상기 표시 영역의 제2 영역에 배치된 복수의 제2 게이트 라인들, 상기 표시 영역의 제3 영역에 복수의 제3 게이트 라인들 및 상기 복수의 제3 게이트 라인들과 각각 연결된 복수의 수직 라인들과 각각 연결된 표시 패널;
상기 표시 영역을 둘러싸는 주변 영역들 중 제1 주변 영역에 배치된 데이터 구동부; 및
상기 데이터 구동부와 동일한 상기 제1 주변 영역에 배치된 게이트 구동부를 포함하고,
상기 게이트 구동부는 상기 제1, 제2 및 제3 영역들 중 적어도 하나의 영역에 기준 게이트 신호와 다른 게이트 신호를 제공하며,
상기 게이트 구동부는
상기 제1 및 제2 영역들의 상기 제1 및 제2 게이트 라인들에 기준 슬라이스 량을 갖는 게이트 신호를 제공하고,
상기 제3 영역의 상기 제3 게이트 라인들에 상기 기준 슬라이스 량보다 작은 슬라이스 량을 갖는 게이트 신호를 제공하는 것을 특징으로 하는 표시 장치.
표시 영역의 제1 대각선 방향으로 연장된 복수의 게이트 라인들을 포함하고, 상기 표시 영역의 제1 영역에 배치된 복수의 제1 게이트 라인들, 상기 표시 영역의 제2 영역에 배치된 복수의 제2 게이트 라인들, 상기 표시 영역의 제3 영역에 복수의 제3 게이트 라인들 및 상기 복수의 제3 게이트 라인들과 각각 연결된 복수의 수직 라인들과 각각 연결된 표시 패널;
상기 표시 영역을 둘러싸는 주변 영역들 중 제1 주변 영역에 배치된 데이터 구동부; 및
상기 데이터 구동부와 동일한 상기 제1 주변 영역에 배치된 게이트 구동부를 포함하고,
상기 게이트 구동부는 상기 제1, 제2 및 제3 영역들 중 적어도 하나의 영역에 기준 게이트 신호와 다른 게이트 신호를 제공하며,
상기 게이트 구동부는
상기 제1 및 제2 영역들의 상기 제1 및 제2 게이트 라인들에 기준 슬라이스 량보다 작은 게이트 신호를 제공하고,
상기 제3 영역의 상기 제3 게이트 라인들에 상기 기준 슬라이스 량을 갖는 게이트 신호를 제공하는 것을 특징으로 하는 표시 장치.
표시 영역의 제1 대각선 방향으로 연장된 복수의 게이트 라인들을 포함하고, 상기 표시 영역의 제1 영역에 배치된 복수의 제1 게이트 라인들, 상기 표시 영역의 제2 영역에 배치된 복수의 제2 게이트 라인들, 상기 표시 영역의 제3 영역에 복수의 제3 게이트 라인들 및 상기 복수의 제3 게이트 라인들과 각각 연결된 복수의 수직 라인들과 각각 연결된 표시 패널;
상기 표시 영역을 둘러싸는 주변 영역들 중 제1 주변 영역에 배치된 데이터 구동부; 및
상기 데이터 구동부와 동일한 상기 제1 주변 영역에 배치된 게이트 구동부를 포함하고,
상기 게이트 구동부는 상기 제1, 제2 및 제3 영역들 중 적어도 하나의 영역에 기준 게이트 신호와 다른 게이트 신호를 제공하며,
상기 게이트 구동부는
상기 제1 및 제3 영역들의 상기 제1 및 제3 게이트 라인들에 기준 슬라이스 량을 갖는 게이트 신호를 제공하고,
상기 제2 영역의 상기 제2 게이트 라인들에 상기 기준 슬라이스 량보다는 크고 점진적으로 증가하는 복수의 슬라이스 량들을 갖는 복수의 게이트 신호들을 순차적으로 제공하는 것을 특징으로 하는 표시 장치.
표시 영역의 제1 대각선 방향으로 연장된 복수의 게이트 라인들을 포함하고, 상기 표시 영역의 제1 영역에 배치된 복수의 제1 게이트 라인들, 상기 표시 영역의 제2 영역에 배치된 복수의 제2 게이트 라인들, 상기 표시 영역의 제3 영역에 복수의 제3 게이트 라인들 및 상기 복수의 제3 게이트 라인들과 각각 연결된 복수의 수직 라인들과 각각 연결된 표시 패널;
상기 표시 영역을 둘러싸는 주변 영역들 중 제1 주변 영역에 배치된 데이터 구동부; 및
상기 데이터 구동부와 동일한 상기 제1 주변 영역에 배치된 게이트 구동부를 포함하고,
상기 게이트 구동부는 상기 제1, 제2 및 제3 영역들 중 적어도 하나의 영역에 기준 게이트 신호와 다른 게이트 신호를 제공하며,
상기 게이트 구동부는
상기 제1 및 제2 영역들의 상기 제1 및 제2 게이트 라인들에 기준 슬라이스 량을 갖는 게이트 신호를 제공하고,
상기 제3 영역의 상기 제3 게이트 라인들에 상기 기준 슬라이스 량보다는 작고 점진적으로 감소하는 복수의 슬라이스 량들을 갖는 복수의 게이트 신호들을 순차적으로 제공하는 것을 특징으로 하는 표시 장치.
제1 대각선 방향으로 연장되고, 제1 영역에 배치된 복수의 제1 게이트 라인들과 제2 영역에 배치된 복수의 제2 게이트 라인들 및 제3 영역에 배치된 복수의 제3 게이트 라인들을 포함하는 복수의 게이트 라인들;
수직 방향으로 연장되어 상기 제3 게이트 라인들 각각의 일단부에 연결된 복수의 수직 라인들;
상기 수직 방향으로 연장된 복수의 데이터 라인들;
데이터 라인에 연결된 소스 전극과 게이트 라인에 연결된 게이트 전극 간의 게이트/소스 커패시턴스를 포함하는 스위칭 소자;
상기 스위칭 소자에 연결된 화소 전극을 포함하는 액정 커패시터;
상기 복수의 게이트 라인들과 평행한 복수의 스토리지 라인들;
스토리지 라인에 연결된 스토리지 전극과 상기 화소 전극의 중첩 영역에 정의되는 스토리지 커패시터를 포함하고,
상기 제1, 제2 및 제3 영역들 중 적어도 하나의 영역에 포함된 스토리지 커패시터의 스토리지 커패시턴스 및 상기 게이트/소스 커패시턴스 중 적어도 하나는 점진적으로 변화하며,
상기 제1 대각선 방향과 교차하는 제2 대각선 방향으로,
상기 복수의 제1 게이트 라인들은 길이가 점진적으로 증가하고, 상기 복수의 제2 게이트 라인들은 길이가 동일하고, 상기 복수의 제3 게이트 라인들은 길이가 점진적으로 감소하는 것을 특징으로 하는 표시 장치.
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제1 대각선 방향으로 연장되고, 제1 영역에 배치된 복수의 제1 게이트 라인들과 제2 영역에 배치된 복수의 제2 게이트 라인들 및 제3 영역에 배치된 복수의 제3 게이트 라인들을 포함하는 복수의 게이트 라인들;
수직 방향으로 연장되어 상기 제3 게이트 라인들 각각의 일단부에 연결된 복수의 수직 라인들;
상기 수직 방향으로 연장된 복수의 데이터 라인들;
데이터 라인에 연결된 소스 전극과 게이트 라인에 연결된 게이트 전극 간의 게이트/소스 커패시턴스를 포함하는 스위칭 소자;
상기 스위칭 소자에 연결된 화소 전극을 포함하는 액정 커패시터;
상기 복수의 게이트 라인들과 평행한 복수의 스토리지 라인들;
스토리지 라인에 연결된 스토리지 전극과 상기 화소 전극의 중첩 영역에 정의되는 스토리지 커패시터를 포함하고,
상기 제1, 제2 및 제3 영역들 중 적어도 하나의 영역에 포함된 스토리지 커패시터의 스토리지 커패시턴스 및 상기 게이트/소스 커패시턴스 중 적어도 하나는 점진적으로 변화하며,
상기 제2 영역에 배치된 스토리지 라인들 각각의 일단부에 연장된 복수의 스토리지 연장 라인들을 포함하고,
상기 스토리지 연장 라인들은 점진적으로 변화하는 부하를 갖는 것을 특징으로 하는 표시 장치.
제1 대각선 방향으로 연장되고, 제1 영역에 배치된 복수의 제1 게이트 라인들과 제2 영역에 배치된 복수의 제2 게이트 라인들 및 제3 영역에 배치된 복수의 제3 게이트 라인들을 포함하는 복수의 게이트 라인들;
수직 방향으로 연장되어 상기 제3 게이트 라인들 각각의 일단부에 연결된 복수의 수직 라인들;
상기 수직 방향으로 연장된 복수의 데이터 라인들;
데이터 라인에 연결된 소스 전극과 게이트 라인에 연결된 게이트 전극 간의 게이트/소스 커패시턴스를 포함하는 스위칭 소자;
상기 스위칭 소자에 연결된 화소 전극을 포함하는 액정 커패시터;
상기 복수의 게이트 라인들과 평행한 복수의 스토리지 라인들;
스토리지 라인에 연결된 스토리지 전극과 상기 화소 전극의 중첩 영역에 정의되는 스토리지 커패시터를 포함하고,
상기 제1, 제2 및 제3 영역들 중 적어도 하나의 영역에 포함된 스토리지 커패시터의 스토리지 커패시턴스 및 상기 게이트/소스 커패시턴스 중 적어도 하나는 점진적으로 변화하며,
상기 제2 영역에서, 제1 스토리지 라인에 연결된 제1 스토리지 커패시터는 제1 스토리지 커패시턴스를 갖고, 제2 스토리지 라인에 연결된 제2 스토리지 커패시터는 제2 스토리지 커패시턴스를 갖고, 제3 스토리지 라인에 연결된 제3 스토리지 커패시터는 제3 스토리지 커패시턴스를 갖고,
상기 제1, 제2 및 제3 스토리지 커패시턴스들은 점진적으로 변화하는 것을 특징으로 하는 표시 장치.
제1 대각선 방향으로 연장되고, 제1 영역에 배치된 복수의 제1 게이트 라인들과 제2 영역에 배치된 복수의 제2 게이트 라인들 및 제3 영역에 배치된 복수의 제3 게이트 라인들을 포함하는 복수의 게이트 라인들;
수직 방향으로 연장되어 상기 제3 게이트 라인들 각각의 일단부에 연결된 복수의 수직 라인들;
상기 수직 방향으로 연장된 복수의 데이터 라인들;
데이터 라인에 연결된 소스 전극과 게이트 라인에 연결된 게이트 전극 간의 게이트/소스 커패시턴스를 포함하는 스위칭 소자;
상기 스위칭 소자에 연결된 화소 전극을 포함하는 액정 커패시터;
상기 복수의 게이트 라인들과 평행한 복수의 스토리지 라인들;
스토리지 라인에 연결된 스토리지 전극과 상기 화소 전극의 중첩 영역에 정의되는 스토리지 커패시터를 포함하고,
상기 제1, 제2 및 제3 영역들 중 적어도 하나의 영역에 포함된 스토리지 커패시터의 스토리지 커패시턴스 및 상기 게이트/소스 커패시턴스 중 적어도 하나는 점진적으로 변화하며,
상기 제3 영역에 배치된 제3 게이트 라인들 각각의 일단부에 연장된 복수의 게이트 연장 라인들을 포함하고,
상기 게이트 연장 라인들은 점진적으로 변화하는 부하를 갖는 것을 특징으로 하는 표시 장치.
제1 대각선 방향으로 연장되고, 제1 영역에 배치된 복수의 제1 게이트 라인들과 제2 영역에 배치된 복수의 제2 게이트 라인들 및 제3 영역에 배치된 복수의 제3 게이트 라인들을 포함하는 복수의 게이트 라인들;
수직 방향으로 연장되어 상기 제3 게이트 라인들 각각의 일단부에 연결된 복수의 수직 라인들;
상기 수직 방향으로 연장된 복수의 데이터 라인들;
데이터 라인에 연결된 소스 전극과 게이트 라인에 연결된 게이트 전극 간의 게이트/소스 커패시턴스를 포함하는 스위칭 소자;
상기 스위칭 소자에 연결된 화소 전극을 포함하는 액정 커패시터;
상기 복수의 게이트 라인들과 평행한 복수의 스토리지 라인들;
스토리지 라인에 연결된 스토리지 전극과 상기 화소 전극의 중첩 영역에 정의되는 스토리지 커패시터를 포함하고,
상기 제1, 제2 및 제3 영역들 중 적어도 하나의 영역에 포함된 스토리지 커패시터의 스토리지 커패시턴스 및 상기 게이트/소스 커패시턴스 중 적어도 하나는 점진적으로 변화하며,
상기 제3 영역에서, 제j+1 게이트 라인에 연결된 스위칭 소자의 제1 게이트/소스 커패시턴스를 갖고, 제j+2 게이트 라인에 연결된 스위칭 소자의 제2 게이트/소스 커패시턴스를 갖고, 제j+3 게이트 라인에 연결된 스위칭 소자의 제3 게이트/소스 커패시턴스를 갖고(j는 자연수),
상기 제1, 제2 및 제3 게이트/소스 커패시턴스들은 점진적으로 변화하는 것을 특징으로 하는 표시 장치.
제1 대각선 방향으로 연장되고, 제1 영역에 배치된 복수의 제1 게이트 라인들과 제2 영역에 배치된 복수의 제2 게이트 라인들 및 제3 영역에 배치된 복수의 제3 게이트 라인들을 포함하는 복수의 게이트 라인들;
수직 방향으로 연장되어 상기 제3 게이트 라인들 각각의 일단부에 연결된 복수의 수직 라인들;
상기 수직 방향으로 연장된 복수의 데이터 라인들;
상기 제1 영역의 제1 게이트 라인들 각각의 일단부에 연결된 복수의 제1 게이트 연장 라인들; 및
상기 제2 영역의 제2 게이트 라인들 각각의 일단부에 연결된 복수의 제2 게이트 연장 라인들을 포함하고,
상기 제1 대각선 방향과 교차하는 제2 대각선 방향으로,
상기 복수의 제1 게이트 라인들은 길이가 점진적으로 증가하고, 상기 복수의 제2 게이트 라인들은 길이가 동일하고, 상기 복수의 제3 게이트 라인들은 길이가 점진적으로 감소하는 표시 장치.
삭제
제17항에 있어서, 상기 제1 및 제2 게이트 연장 라인들 각각은 상기 복수의 수직 라인들과 동일한 부하를 갖는 것을 특징으로 하는 표시 장치.