KR102163887B1 - Trench capacitor - Google Patents
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Abstract
Description
본 발명은 트렌치 커패시터에 관한 것으로서, 더욱 상세하게는 딥 트렌치(Deep Trench)를 갖는 트렌치 커패시터에 관한 것이다.The present invention relates to a trench capacitor, and more particularly, to a trench capacitor having a deep trench (deep trench).
바이패스 커패시터(By-pass Capacitor) 또는 디커플링 커패시터(Decoupling Capacitor) 등으로 응용되는 대용량 커패시터의 IC 집적화는 중요한 과제로서, 대용량 커패시터를 구현하기 위한 일환으로서 MLCC(Multi Layer Ceramic Capacitor) 및 SLC(Single Layer Capacitor)의 수요가 증가함과 함께, MLCC 및 SLC 대비 축전 성능 및 신뢰도가 뛰어나고 집적화가 가능한 트렌치 커패시터의 연구 개발이 지속적으로 진행되고 있다.IC integration of large-capacity capacitors applied as bypass capacitors or decoupling capacitors is an important task, and as part of implementing large-capacity capacitors, MLCC (Multi Layer Ceramic Capacitor) and SLC (Single Layer) Capacitor) has been increasing, and research and development of trench capacitors that can be integrated with excellent power storage performance and reliability compared to MLCC and SLC are continuing.
트렌치 커패시터는 반도체 기판 상에 형성되는 트렌치를 통해 커패시터를 구현하는 점에서 스택 커패시터 대비 단차의 문제없이 충분한 정전 용량을 확보할 수 있는 장점이 있어, 최근에는 단차의 문제없이 충분한 정전 용량을 확보할 수 있는 트렌치 커패시터가 주로 이용되고 있다.Trench capacitors have the advantage of securing sufficient capacitance without a problem of step difference compared to stack capacitors in that a capacitor is implemented through a trench formed on a semiconductor substrate.In recent years, sufficient capacitance can be secured without a step difference problem. Trench capacitors are mainly used.
트렌치 커패시터의 용량을 증가시키는 방법으로서, 유전율이 큰 유전체(예: BaTiO3, PZT, Al2O3, Ta2O3, HfO2 등)를 사용하는 방법, ALD(Atomic Layer Deposition) 공정을 이용하여 두께가 작고 균일하며 신뢰성 있는 유전체를 형성시키는 방법, 및 전극의 표면적을 증가시키기 위해 딥 트렌치(Deep Trench)를 사용하는 방법 등이 적용되고 있다.As a method of increasing the capacity of a trench capacitor, dielectrics with high dielectric constants (e.g. BaTiO 3 , PZT, Al 2 O 3 , Ta 2 O 3 , HfO 2 Etc.), a method of forming a small, uniform and reliable dielectric using an ALD (Atomic Layer Deposition) process, and a method of using a deep trench to increase the surface area of the electrode. Is being applied.
트렌치 커패시터의 용량 증대를 위하여 딥 트렌치를 사용함에 있어서, 트렌치가 50μm 또는 100μm 이상의 깊이를 갖는 고단차(high aspect ratio)로 형성될 경우, 반도체 공정상의 여러가지 문제가 야기된다. 대표적으로, 반도체 기판 상에 트렌치를 에칭(Etching)한 후 트렌치를 형성하는 반도체 기판의 측벽이 쓰러지는 Sticking 문제, 유전체 위에 전극층을 증착시킬 때 전극층이 증착되지 않는 공간이 발생하는 Void 문제, 및 딥 트렌치 구조에 기인한 반도체 기판의 Warpage와 그에 따른 기판 크랙(Crack) 문제가 있으며, 상기와 같은 문제점은 딥 트렌치 구조로 인해 반도체 기판에 인가되는 스트레스에 기인한다. 나아가, 도 1에 도시된 것과 같이 커패시터의 용량을 증가시키기 위해 반도체 기판 상에서 획일적인 반복 패턴으로 형성된 복수의 트렌치의 길이를 증가시킬 경우, 트렌치 에칭 후 및 전극층 증착 후 반도체 기판에 인가되는 스트레스가 가중되어 상기의 문제점이 심화됨으로써 후속 공정의 진행에 어려움을 야기하는 요인이 되고 있다.In using a deep trench to increase the capacity of a trench capacitor, when the trench is formed with a high aspect ratio having a depth of 50 μm or 100 μm or more, various problems in the semiconductor process are caused. Typically, after etching a trench on a semiconductor substrate, the sidewall of the semiconductor substrate forming the trench collapses, the problem of sticking, the void problem where the electrode layer is not deposited when the electrode layer is deposited on the dielectric, and the deep trench. There is a problem of warpage of the semiconductor substrate due to the structure and a substrate crack accordingly, and the above problem is due to stress applied to the semiconductor substrate due to the deep trench structure. Further, as shown in FIG. 1, when the length of a plurality of trenches formed in a uniform repeating pattern on a semiconductor substrate is increased to increase the capacity of a capacitor, stress applied to the semiconductor substrate after trench etching and after electrode layer deposition is increased. As a result, the above problem is intensified, which causes difficulties in the progress of the subsequent process.
따라서, 트렌치에 의해 반도체 기판에 인가되는 스트레스를 제거하여 반도체 공정상의 신뢰도를 향상시킬 수 있는 트렌치 커패시터의 구조가 요청된다.Accordingly, there is a need for a structure of a trench capacitor capable of improving reliability in a semiconductor process by removing stress applied to a semiconductor substrate by a trench.
본 발명의 배경기술은 대한민국 공개특허공보 제10-2005-0054637호(2005.06.10. 공개)에 개시되어 있다.Background technology of the present invention is disclosed in Korean Patent Application Publication No. 10-2005-0054637 (published on June 10, 2005).
본 발명은 전술한 문제점을 해결하기 위해 창안된 것으로서, 본 발명의 일 측면에 따른 목적은 트렌치 커패시터의 공정 과정에서 트렌치에 의해 반도체 기판에 인가되는 스트레스로 인해 야기되는 Sticking 문제, Void 문제, Warpage 문제 및 기판 크랙 문제가 제거될 수 있는 트렌치 배열을 갖는 트렌치 커패시터를 제공하는 것이다.The present invention was invented to solve the above-described problems, and an object according to an aspect of the present invention is a sticking problem, a void problem, and a warpage problem caused by stress applied to a semiconductor substrate by a trench during a process of a trench capacitor. And a trench capacitor having a trench arrangement in which the problem of substrate cracking can be eliminated.
본 발명의 일 측면에 따른 트렌치 커패시터는 제1 및 제2 트렌치(Trench)가 형성된 반도체 기판으로서, 상기 제1 및 제2 트렌치 각각에 의해 상기 반도체 기판에 인가되는 스트레스가 상기 제1 및 제2 트렌치의 배열에 의해 상쇄될 수 있도록 상기 제1 및 제2 트렌치는 상기 반도체 기판 상에서 상보적인 배열로 형성되는 것인, 반도체 기판, 상기 제1 및 제2 트렌치에 증착되는 유전체층, 및 기 유전체층에 의해 상기 반도체 기판과 분리되는 구조로 상기 제1 및 제2 트렌치에 증착되는 도전성 전극층을 포함하고, 상기 반도체 기판 및 상기 도전성 전극층 사이에 형성된 상기 유전체층, 상기 도전성 전극층으로 구성되는 제1 전극, 및 상기 반도체 기판으로 구성되는 제2 전극이 커패시터를 구성하는 것을 특징으로 한다.A trench capacitor according to an aspect of the present invention is a semiconductor substrate in which first and second trenches are formed, and stress applied to the semiconductor substrate by each of the first and second trenches is applied to the first and second trenches. The first and second trenches are formed in a complementary arrangement on the semiconductor substrate so that they can be canceled by the arrangement of the semiconductor substrate, a dielectric layer deposited on the first and second trenches, and the dielectric layer. A first electrode comprising a conductive electrode layer formed between the semiconductor substrate and the conductive electrode layer, the first electrode including the conductive electrode layer, and the semiconductor substrate including a conductive electrode layer that is separated from a semiconductor substrate and deposited in the first and second trenches It is characterized in that the second electrode constitutes a capacitor.
본 발명에 있어 상기 제1 트렌치는 상기 반도체 기판 상에서 그 길이 방향을 기준으로 제1 방향으로 형성되고, 상기 제2 트렌치는 상기 반도체 기판 상에서 그 길이 방향을 기준으로 상기 제1 방향과 수직인 제2 방향으로 형성되는 것을 특징으로 한다.In the present invention, the first trench is formed on the semiconductor substrate in a first direction based on its length direction, and the second trench is formed on the semiconductor substrate in a second direction perpendicular to the first direction based on its length direction. It is characterized in that it is formed in a direction.
본 발명에 있어 상기 제1 트렌치의 길이 및 폭은 상기 제2 트렌치의 길이 및 폭과 각각 동일한 것을 특징으로 한다.In the present invention, the length and width of the first trench are the same as the length and width of the second trench, respectively.
본 발명에 있어 상기 제1 트렌치는 상기 반도체 기판 상에서 그 폭 방향으로 미리 정의된 제1 이격 거리만큼 이격된 구조로 복수 개 형성되어 제1 트렌치 모듈을 구성하고, 상기 제2 트렌치는 상기 반도체 기판 상에서 그 폭 방향으로 상기 제1 이격 거리만큼 이격된 구조로 복수 개 형성되어 제2 트렌치 모듈을 구성하는 것을 특징으로 한다.In the present invention, a plurality of the first trenches are formed on the semiconductor substrate in a structure spaced apart by a first predefined distance in the width direction to form a first trench module, and the second trench is formed on the semiconductor substrate. A plurality of structures are formed in a structure spaced apart by the first separation distance in the width direction to constitute a second trench module.
본 발명에 있어 상기 제1 및 제2 트렌치 모듈은 상기 반도체 기판 상에서 상기 제1 및 제2 방향으로 미리 정의된 제2 이격 거리만큼 이격된 구조로 상호 교번하여 반복 형성되는 것을 특징으로 한다.In the present invention, the first and second trench modules are alternately formed on the semiconductor substrate in a structure spaced apart from each other by a predetermined second separation distance in the first and second directions.
본 발명에 있어 상기 유전체층은 제1 내지 제N 유전체층을 포함하고(N은 2 이상의 자연수), 상기 도전성 전극층은 제1 내지 제N 도전성 전극층을 포함하며, 상기 제1 내지 제N 유전체층과 상기 제1 내지 제N 도전성 전극층은 상호 교번하여 상기 제1 및 제2 트렌치에 증착 형성되는 멀티 스택(Multi Stack) 구조로 형성됨으로써 병렬 커패시터를 구성하는 것을 특징으로 한다.In the present invention, the dielectric layer includes first to Nth dielectric layers (N is a natural number of 2 or more), and the conductive electrode layer includes first to Nth conductive electrode layers, and the first to Nth dielectric layers and the first The to N-th conductive electrode layers are formed in a multi-stack structure that is alternately deposited in the first and second trenches to form a parallel capacitor.
본 발명에 있어 상기 반도체 기판은 P 타입 실리콘 기판(P Type Substrate)이고, 상기 트렌치 커패시터는 CMOS 공정 또는 BCD(Bipolar-CMOS-DMOS) 공정에 따른 집적 회로(Integrated Circuit)에 실장되는(Embedded) 것을 특징으로 한다.In the present invention, the semiconductor substrate is a P-type silicon substrate, and the trench capacitor is embedded in an integrated circuit according to a CMOS process or a bipolar-CMOS-DMOS (BCD) process. It is characterized.
본 발명은 상기 제1 및 제2 트렌치의 하부에 형성되는 N 타입 매립층(N+ Buried Layer), 및 상기 N 타입 매립층 상에 형성되는 N 타입 싱커(N+ Sinker);를 더 포함하는 것을 특징으로 한다.The present invention further includes an N-type buried layer formed under the first and second trenches, and an N-type sinker formed on the N-type buried layer.
본 발명에 있어 상기 반도체 기판은 P 타입 실리콘 기판(P Type Substrate) 또는 N 타입 실리콘 기판(N Type Substrate)이고, 상기 도전성 전극층은 N 타입 도핑된 폴리실리콘(N+ Doping Polysilicon) 또는 금속성 재료로 형성되는 것을 특징으로 한다.In the present invention, the semiconductor substrate is a P-type silicon substrate or an N-type silicon substrate, and the conductive electrode layer is formed of N-type doped polysilicon or a metallic material. It features.
본 발명의 일 측면에 따르면, 본 발명은 반도체 기판에 인가되는 스트레스가 제거될 수 있도록 복수의 트렌치를 반도체 기판 상에 상보적인 배열로 형성시킴으로써, 트렌치 커패시터의 공정 과정에서 야기되는 Sticking 문제, Void 문제, Warpage 문제 및 기판 크랙 문제를 제거함과 동시에 딥 트렌치 커패시터의 장점인 높은 정전 용량을 유지할 수 있다.According to an aspect of the present invention, the present invention forms a plurality of trenches in a complementary arrangement on a semiconductor substrate so that the stress applied to the semiconductor substrate can be removed, thereby causing a sticking problem and a void problem caused in the process of a trench capacitor. , Warpage problem and substrate crack problem can be eliminated, while maintaining high capacitance, which is an advantage of deep trench capacitors.
도 1은 종래의 트렌치 커패시터에 있어서 반도체 기판에 인가되는 스트레스를 보인 예시도이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 트렌치 커패시터에서 반도체 기판 상에 형성되는 트렌치의 배열을 보인 예시도이다.
도 4 내지 도 9는 본 발명의 일 실시예에 따른 트렌치 커패시터가 멀티 스택(Multi Stack) 구조로 형성되는 예시를 그 단면과 함께 보인 예시도이다.
도 10은 본 발명의 일 실시예에 따른 트렌치 커패시터에서 기생 저항을 감소시키기 위한 구조를 보인 예시도이다.1 is an exemplary view showing stress applied to a semiconductor substrate in a conventional trench capacitor.
2 and 3 are exemplary views showing an arrangement of trenches formed on a semiconductor substrate in a trench capacitor according to an embodiment of the present invention.
4 to 9 are exemplary diagrams showing an example in which a trench capacitor according to an embodiment of the present invention is formed in a multi-stack structure, together with its cross-section.
10 is an exemplary view showing a structure for reducing parasitic resistance in a trench capacitor according to an embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 발명에 따른 트렌치 커패시터를 설명한다. 이 과정에서 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있다. 그러므로, 이러한 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.Hereinafter, a trench capacitor according to the present invention will be described with reference to the accompanying drawings. In this process, the thickness of the lines or the size of components shown in the drawings may be exaggerated for clarity and convenience of description. In addition, terms to be described later are terms defined in consideration of functions in the present invention and may vary according to the intention or custom of users or operators. Therefore, definitions of these terms should be made based on the contents throughout the present specification.
도 2 및 도 3은 본 발명의 일 실시예에 따른 트렌치 커패시터에서 반도체 기판 상에 형성되는 트렌치의 배열을 보인 예시도이고, 도 4 내지 도 9는 본 발명의 일 실시예에 따른 트렌치 커패시터가 멀티 스택(Multi Stack) 구조로 형성되는 예시를 그 단면과 함께 보인 예시도이며, 도 10은 본 발명의 일 실시예에 따른 트렌치 커패시터에서 기생 저항을 감소시키기 위한 구조를 보인 예시도이다.2 and 3 are exemplary diagrams showing an arrangement of trenches formed on a semiconductor substrate in a trench capacitor according to an embodiment of the present invention, and FIGS. 4 to 9 are diagrams illustrating multiple trench capacitors according to an embodiment of the present invention. An exemplary diagram showing an example formed in a multi-stack structure together with its cross section, and FIG. 10 is an exemplary diagram showing a structure for reducing parasitic resistance in a trench capacitor according to an exemplary embodiment of the present invention.
본 실시예의 트렌치 커패시터는 반도체 기판(10) 상에 형성된 복수의 트렌치에 유전체층(50)이 증착되고, 유전체층(50)이 증착된 트렌치에 도전성 전극층(60)이 증착되며, 반도체 기판(10) 및 도전성 전극층(60) 사이에 형성된 유전체층(50), 도전성 전극층(60)으로 구성되는 제1 전극, 및 반도체 기판(10)으로 구성되는 제2 전극이 커패시터를 구성하도록 형성된다. 반도체 기판(10)은 P 타입 실리콘 기판(P Type Substrate) 또는 N 타입 실리콘 기판(N Type Substrate)일 수 있으며, 반도체 기판(10)이 P 타입 실리콘 기판으로 형성될 경우 트렌치가 형성되는 반도체 기판 영역에는 N 타입 도핑 영역(20)이 형성될 수도 있다. 도전성 전극층(60)은 N 타입 도핑된 폴리실리콘(N+ Doping Polysilicon)으로 형성될 수 있으나 이에 한정되지 않고 금속성 재료(구리 또는 알루미늄 등)로 형성될 수도 있다.In the trench capacitor of this embodiment, a dielectric layer 50 is deposited in a plurality of trenches formed on the
본 실시예는 트렌치 커패시터의 공정 과정에서 트렌치에 의해 반도체 기판(10)에 인가되는 스트레스로 인해 야기되는 Sticking 문제, Void 문제, Warpage 문제 및 기판 크랙 문제가 제거될 수 있는 트렌치 배열을 제시하며, 이하에서는 반도체 기판(10) 상에 형성되는 각 트렌치의 배열에 대하여 구체적으로 설명한다.This embodiment proposes a trench arrangement in which a sticking problem, a void problem, a warpage problem, and a substrate crack problem caused by stress applied to the
도 2를 참조하면, 반도체 기판(10) 상에는 제1 및 제2 트렌치(31, 41)가 형성된다. 반도체 기판(10) 상에 형성되는 제1 및 제2 트렌치(31, 41)는 딥 트렌치로서, 50μm 또는 100μm 이상의 깊이를 갖는 고단차(high aspect ratio)로 형성될 수 있다. 이때, 제1 및 제2 트렌치(31, 41) 각각에 의해 반도체 기판(10)에 인가되는 스트레스가 제1 및 제2 트렌치(31, 41)의 배열에 의해 상쇄될 수 있도록 제1 및 제2 트렌치(31, 41)는 반도체 기판(10) 상에서 상보적인 배열로 형성된다. 도 2는 후술하는 도전성 전극층(60)이 형성된 상태에서 반도체 기판(10)의 상면을 바라보는 방향을 도시한 상면도로서, 트렌치 배열의 명확한 도시를 위해 도 2 내지 도 10에서는 제1 및 제2 트렌치(31, 41)가 가시적으로 확인될 수 있도록 표현하였다.Referring to FIG. 2, first and
전술한 것과 같이, 도 1에 도시된 것과 종래의 트렌치 커패시터와 같이 반도체 기판(10) 상에 복수의 트렌치(즉, 딥 트렌치)가 획일적인 반복 패턴으로 형성될 경우, 각 트렌치는 반도체 기판(10) 상에 스트레스를 인가하여 트렌치 커패시터의 공정 과정에서 Sticking 문제, Void 문제, Warpage 및 기판 크랙(Crack) 문제를 야기하게 되므로, 본 실시예에서는 제1 및 제2 트렌치(31, 41) 각각에 의해 반도체 기판(10)에 인가되는 스트레스가 제1 및 제2 트렌치(31, 41)의 배열에 의해 서로 상쇄될 수 있도록 제1 및 제2 트렌치(31, 41)는 반도체 기판(10) 상에서 상보적인 배열로 형성된다.As described above, when a plurality of trenches (i.e., deep trenches) are formed in a uniform repeating pattern on the
도 2에 도시된 것과 같이 제1 트렌치(31)는 반도체 기판(10) 상에서 길이 방향을 기준으로 제1 방향으로 형성되고, 제2 트렌치(41)는 반도체 기판(10) 상에서 길이 방향을 기준으로 제1 방향과 수직인 제2 방향으로 형성된다. 상기한 제1 방향과 제2 방향은 상호 수직인 방향을 의미하는 상대적 개념으로서, 특정 방향으로 한정되는 절대적 개념에 해당하지 않는다. 제1 및 제2 트렌치(31, 41)가 각각의 길이 방향을 기준으로 상호 수직한 방향으로 형성됨에 따라, 제1 및 제2 트렌치(31, 41)에 의해 반도체 기판(10)에 각각 인가되는 각 스트레스가 상쇄될 수 있다. 제1 및 제2 트렌치(31, 41)에 의해 반도체 기판(10)에 각각 인가되는 각 스트레스가 상쇄되는 것을 보장하기 위해, 제1 트렌치(31)의 길이 및 폭은 제2 트렌치(41)의 길이 및 폭과 각각 동일하게 형성될 수 있다. 여기서, 제1 및 제2 트렌치(31, 41)의 길이는 5μm 내지 20μm, 폭은 1μm 내지 3μm로 형성될 수 있다.As shown in FIG. 2, the
본 실시예에서 제1 트렌치(31)는 반도체 기판(10) 상에서 그 폭 방향으로 미리 정의된 제1 이격 거리만큼 이격된 구조로 복수 개 형성되어 제1 트렌치 모듈(30)을 구성하고, 제2 트렌치(41)는 반도체 기판(10) 상에서 그 폭 방향으로 제1 이격 거리만큼 이격된 구조로 복수 개 형성되어 제2 트렌치 모듈(40)을 구성할 수 있다. 즉, 본 실시예에서 복수 개의 제1 트렌치(31)의 집합을 제1 트렌치 모듈(30)로 정의하고, 복수 개의 제2 트렌치(41)의 집합을 제2 트렌치 모듈(40)로 정의한다. 상기한 제1 이격 거리는 1μm 내지 3μm로 형성될 수 있다.In this embodiment, a plurality of
구체적으로, 하나의 제1 트렌치(31) 및 하나의 제2 트렌치(41)가 각각의 길이 방향으로 상호 수직한 방향으로 형성될 경우 각 트렌치에 의해 반도체 기판(10)에 인가되는 스트레스가 충분히 상쇄될 수 없는 점을 고려하여, 도 2에 도시된 것과 같이 제1 방향으로 복수 개의 제1 트렌치(31)를 형성하여 제1 트렌치 모듈(30)을 구성하고, 제2 방향으로 복수 개의 제2 트렌치(41)를 형성하여 제2 트렌치 모듈(40)을 구성하되, 제1 및 제2 트렌치 모듈(30, 40)을 제2 이격 거리만큼 이격시켜 형성시킴으로써, 각 트렌치에 의해 반도체 기판(10)에 인가되는 모든 방향의 스트레스가 상호 상쇄되도록 할 수 있다. 도 2는 세 개의 제1 트렌치(31)가 제1 트렌치 모듈(30)을 구성하고, 세 개의 제2 트렌치(41)가 제2 트렌치 모듈(40)을 구성하는 예시를 도시하고 있으나, 각 트렌치 모듈을 구성하는 트렌치의 수는 트렌치 커패시터의 설계 스펙에 따라 적절하게 선택될 수 있다.Specifically, when one
각 트렌치에 의해 반도체 기판(10)에 인가되는 모든 방향의 스트레스가 상호 상쇄되는 것을 보장하기 위해, 도 3에 도시된 것과 같이 제1 및 제2 트렌치 모듈(30, 40)은 반도체 기판(10) 상에서 제1 및 제2 방향으로 미리 정의된 제2 이격 거리만큼 이격된 구조로 상호 교번하여 반복 형성될 수 있다. 여기서, 제2 이격 거리는 1μm 내지 3μm로 형성될 수 있다.In order to ensure that stresses in all directions applied to the
즉, 제1 및 제2 트렌치 모듈(30, 40)은 반도체 기판(10) 상에서 제1 방향으로 제2 이격 거리만큼 이격된 구조로 상호 교번하여 반복적으로 형성됨과 동시에, 제2 방향으로도 제2 이격 거리만큼 이격된 구조로 상호 교번하여 반복적으로 형성됨으로써, 각 트렌치에 의해 반도체 기판(10)에 인가되는 모든 방향의 스트레스가 상호 상쇄될 수 있다.That is, the first and
전술한 제1 및 제2 트렌치 모듈(30, 40)은 반도체 기판(10)에 하드 마스크(Hard Mask)를 증착하고 트렌치 형성 영역이 노출되도록 포토 리지스트(PR: Photo Resist)를 형성한 후, 하드 마스크 및 반도체 기판(10)에 대한 순차적인 식각(Etching) 공정을 통해 형성될 수 있으며, 포토 리지스트는 제1 및 제2 트렌치 모듈(30, 40) 및 그 배열이 형성되도록 하기 위한 패턴으로서 하드 마스크 상에 형성될 수 있다.The first and
반도체 기판(10)에 제1 및 제2 트렌치 모듈(30, 40)이 형성된 후, 각 트렌치 모듈이 형성된 반도체 기판 영역(P 타입 실리콘 기판(P Type Substrate))에 N 타입 도핑 영역(20)이 형성된다. N 타입 도핑 영역(20)은 n형 불순물인 비소(As) 또는 인(P) 등을 이용한 이온 주입(Ion Implantation) 공정을 통해 형성될 수도 있고, n형 불순물 소스인 POCL3를 확산로를 통해 반도체 기판(10)에 드라이브인시키는 방식으로 형성될 수도 있다. 한편, 반도체 기판(10)이 N 타입 실리콘 기판(N Type Substrate)인 경우 N 타입 도핑 영역(20)의 형성 공정은 생략될 수도 있다.After the first and
다음으로, 유전체층(50)은 제1 및 제2 트렌치(31, 41)에 증착되고, 도전성 전극층(60)은 유전체층(50)에 의해 반도체 기판(10)과 분리되는 구조로 제1 및 제2 트렌치(31, 41)에 증착되어 형성된다(즉, 유전체층(50)이 증착된 제1 및 제2 트렌치(31, 41)에 증착되어 형성된다). 전술한 제1 및 제2 트렌치 모듈(30, 40)이 형성된 구조에서, 유전체층(50)은 제1 및 제2 트렌치 모듈(30, 40)에 증착되고, 도전성 전극층(60)은 유전체층(50)에 의해 반도체 기판(10)과 분리되는 구조로 제1 및 제2 트렌치 모듈(30, 40)에 증착된다(즉, 유전체층(50)이 증착된 제1 및 제2 트렌치 모듈(30, 40)에 증착되어 형성된다). 이에 따라, 반도체 기판(10) 및 도전성 전극층(60) 사이에 형성된 유전체층(50), 도전성 전극층(60)으로 구성되는 제1 전극, 및 반도체 기판(10)으로 구성되는 제2 전극이 커패시터를 구성하게 된다.Next, the dielectric layer 50 is deposited in the first and
한편, 본 실시예의 트렌치 커패시터는 커패시턴스의 증가를 위해 멀티 스택(Multi Stack) 구조로 형성될 수 있다.Meanwhile, the trench capacitor of this embodiment may be formed in a multi-stack structure to increase capacitance.
이를 위해, 유전체층(50)은 제1 내지 제N 유전체층을 포함하고(N은 2 이상의 자연수), 도전성 전극층(60)은 제1 내지 제N 도전성 전극층을 포함하며, 제1 내지 제N 유전체층과 제1 내지 제N 도전성 전극층은 상호 교번하여 제1 및 제2 트렌치(31, 41)에 증착 형성되는 멀티 스택(Multi Stack, N-Stack) 구조로 형성됨으로써 병렬 커패시터를 구성할 수 있다(본 실시예에서 복수의 유전체층과 복수의 도전성 전극층이 트렌치에 상호 교번하여 증착되는 구조를 멀티 스택 구조로 정의하며, 트렌치에 증착되는 유전체층 또는 도전성 전극층의 수(N)에 따라 N-Stack으로 표기하기로 한다).To this end, the dielectric layer 50 includes first to Nth dielectric layers (N is a natural number of 2 or more), and the conductive electrode layer 60 includes first to Nth conductive electrode layers, and the first to Nth dielectric layers and the The first to N-th conductive electrode layers are formed in a multi-stack (N-Stack) structure that is alternately formed in the first and
도 4 및 도 5는 1-Stack 구조의 트렌치 커패시터의 예시를 도시하고 있다(N = 1). 도 4에 도시된 것과 같이 각 트렌치에 제1 유전체층(51) 및 제1 도전성 전극층(61)이 순차적으로 증착되어 형성되어 있으며, 도 5에 도시된 것과 같이 제1 도전성 전극층(61) 및 반도체 기판(10)에 전극 형성을 위한 컨택(Contact, 80)을 각각 형성함에 따라 단일의 커패시터를 갖는 트렌치 커패시터가 형성된다.4 and 5 illustrate an example of a 1-stack structure trench capacitor (N = 1). As shown in FIG. 4, a
도 6 및 도 7은 2-Stack 구조의 트렌치 커패시터의 예시를 도시하고 있다(N = 2). 도 6에 도시된 것과 같이 각 트렌치에 제1 유전체층(51), 제1 도전성 전극층(61), 제2 유전체층(52) 및 제2 도전성 전극층(62)이 순차적으로 증착되어 형성되어 있으며, 도 7에 도시된 것과 같이 제1 도전성 전극층(61), 제2 도전성 전극층(62) 및 반도체 기판(10)에 전극 형성을 위한 컨택(80)을 각각 형성함에 따라 두 개의 커패시터가 병렬 연결된 구조의 트렌치 커패시터가 형성된다.6 and 7 show an example of a trench capacitor of a 2-stack structure (N = 2). As shown in FIG. 6, a
도 8 및 도 9는 3-Stack 구조의 트렌치 커패시터의 예시를 도시하고 있다(N = 3). 도 8에 도시된 것과 같이 각 트렌치에 제1 유전체층(51), 제1 도전성 전극층(61), 제2 유전체층(52), 제2 도전성 전극층(62), 제3 유전체층(53) 및 제3 도전성 전극층(63)이 순차적으로 증착되어 형성되어 있으며, 도 9에 도시된 것과 같이 제1 도전성 전극층(61), 제2 도전성 전극층(62), 제3 도전성 전극층(63) 및 반도체 기판(10)에 전극 형성을 위한 컨택(80)을 각각 형성함에 따라 세 개의 커패시터가 병렬 연결된 구조의 트렌치 커패시터가 형성된다.8 and 9 show an example of a 3-stack structure trench capacitor (N = 3). As shown in FIG. 8, a
즉, N 개의 유전체층 및 N 개의 도전성 전극층을 상호 교번하여 제1 및 제2 트렌치(31, 41)에 증착 형성시킬 경우 N 개의 커패시터가 병렬 연결된 구조의 트렌치 커패시터가 형성되어 커패시턴스를 증가시킬 수 있다. 위에서는 N이 각각 1, 2 및 3인 경우를 예시로서 설명하였으나, 트렌치에 증착되는 유전체층 또는 도전성 전극층의 수, 즉 N은 트렌치 커패시터의 설계 스펙에 따라 적절하게 선택될 수 있다. 한편, 각 유전체층은 ONO 유전체로 형성되거나, 유전율이 큰 유전체로서 BaTiO3, PZT, Al2O3, Ta2O3, HfO2 등으로 형성될 수 있고, 각 도전성 전극층은 N 타입 도핑된 폴리실리콘(N+ Doping Polysilicon) 또는 금속성 재료(구리 또는 알루미늄 등)로 형성될 수 있다.That is, when N dielectric layers and N conductive electrode layers are alternately formed by deposition in the first and
이후, 스페이서 산화막(Spacer Oxide), 실리사이드(Silicide), 금속 배선의 층간 물질로 기능하는 ILD(Interlayer Dielectric, 600), 도전성 전극층(60) 및 반도체 기판(10)에 대한 각 컨택(80), 컨택(80)에 대한 금속 배선, Passivation 및 PAD를 형성하는 후속 공정을 통해 트렌치 커패시터가 구성된다.Thereafter, each
이상에서는 트렌치 커패시터가 단일의 칩 형태로 구현되는 실시예로 설명하였으나, 실시예에 따라서는 트렌치 커패시터가 CMOS 공정 또는 BCD(Bipolar-CMOS-DMOS) 공정에 따른 집적 회로(Integrated Circuit)에 실장되는(Embedded) 형태로 구현될 수도 있다. 집적 회로에 실장되는 경우 반도체 기판(10)은 일반적으로 P 타입 실리콘 기판이 사용되며, 이 경우 도 10에 도시된 것과 같이 트렌치 커패시터가 집적 회로에 실장됨에 따라 야기되는 기생 저항(ESR: Equivalent Series Resistance)이 감소될 수 있도록, 트렌치 커패시터는 제1 및 제2 트렌치(31, 41)의 하부에 형성되는 N 타입 매립층(N+ Buried Layer, 90), 및 N 타입 매립층(90) 상에 형성되는 N 타입 에피택셜층(100) 및 N 타입 싱커(N+ Sinker, 110)를 더 포함하도록 구성될 수도 있다.In the above, the trench capacitor has been described as an embodiment in which the trench capacitor is implemented in the form of a single chip, but depending on the embodiment, the trench capacitor is mounted on an integrated circuit according to a CMOS process or a Bipolar-CMOS-DMOS (BCD) process ( Embedded) can also be implemented. When mounted on an integrated circuit, a P-type silicon substrate is generally used as the
이와 같이 본 실시예는 반도체 기판에 인가되는 스트레스가 제거될 수 있도록 복수의 트렌치를 반도체 기판 상에 상보적인 배열로 형성시킴으로써, 트렌치 커패시터의 공정 과정에서 야기되는 Sticking 문제, Void 문제, Warpage 문제 및 기판 크랙 문제를 제거함과 동시에 딥 트렌치 커패시터의 장점인 높은 정전 용량을 유지할 수 있다.As described above, in this embodiment, a plurality of trenches are formed in a complementary arrangement on the semiconductor substrate so that the stress applied to the semiconductor substrate can be removed, so that the sticking problem, the void problem, the warpage problem, and the substrate caused in the process of the trench capacitor. The high capacitance, which is the advantage of deep trench capacitors, can be maintained while eliminating the crack problem.
본 발명은 도면에 도시된 실시예를 참고로 하여 설명되었으나, 이는 예시적인 것에 불과하며 당해 기술이 속하는 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.The present invention has been described with reference to the embodiments shown in the drawings, but these are only exemplary, and those of ordinary skill in the art to which the present technology pertains, various modifications and other equivalent embodiments are possible. I will understand. Therefore, the true technical protection scope of the present invention should be determined by the following claims.
10: 반도체 기판
20: N 타입 도핑 영역
30: 제1 트렌치 모듈
31: 제1 트렌치
40: 제2 트렌치 모듈
41: 제2 트렌치
50: 유전체층
51, 52, 53: 제1 내지 제3 유전체층
60: 도전성 전극층
61, 62, 63: 제1 내지 제3 도전성 전극층
70: ILD
80: 컨택
90: N 타입 매립층
100: N 타입 에피택셜층
110: N 타입 싱커10: semiconductor substrate
20: N type doped region
30: first trench module
31: first trench
40: second trench module
41: second trench
50: dielectric layer
51, 52, 53: first to third dielectric layers
60: conductive electrode layer
61, 62, 63: first to third conductive electrode layers
70: ILD
80: contact
90: N type buried layer
100: N type epitaxial layer
110: N type sinker
Claims (9)
상기 제1 및 제2 트렌치에 증착되는 유전체층; 및
상기 유전체층에 의해 상기 반도체 기판과 분리되는 구조로 상기 제1 및 제2 트렌치에 증착되는 도전성 전극층;을 포함하고,
상기 반도체 기판 및 상기 도전성 전극층 사이에 형성된 상기 유전체층, 상기 도전성 전극층으로 구성되는 제1 전극, 및 상기 반도체 기판으로 구성되는 제2 전극이 커패시터를 구성하고,
상기 제1 트렌치는 상기 반도체 기판 상에서 그 길이 방향을 기준으로 제1 방향으로 형성되고, 상기 제2 트렌치는 상기 반도체 기판 상에서 그 길이 방향을 기준으로 상기 제1 방향과 수직인 제2 방향으로 형성되고,
상기 제1 트렌치는 상기 반도체 기판 상에서 그 폭 방향으로 미리 정의된 제1 이격 거리만큼 이격된 구조로 복수 개 형성되어 제1 트렌치 모듈을 구성하고, 상기 제2 트렌치는 상기 반도체 기판 상에서 그 폭 방향으로 상기 제1 이격 거리만큼 이격된 구조로 복수 개 형성되어 제2 트렌치 모듈을 구성하고,
상기 제1 및 제2 트렌치 모듈은 상기 반도체 기판 상에서 상기 제1 및 제2 방향으로 미리 정의된 제2 이격 거리만큼 이격된 구조로 상호 교번하여 반복 형성되는 것을 특징으로 하는 트렌치 커패시터.
A semiconductor substrate in which first and second trenches are formed, wherein the first and second trenches are formed so that stress applied to the semiconductor substrate by each of the first and second trenches can be canceled by the arrangement of the first and second trenches. A semiconductor substrate, wherein the first and second trenches are formed in a complementary arrangement on the semiconductor substrate;
A dielectric layer deposited in the first and second trenches; And
A conductive electrode layer deposited in the first and second trenches in a structure separated from the semiconductor substrate by the dielectric layer; and
The dielectric layer formed between the semiconductor substrate and the conductive electrode layer, a first electrode composed of the conductive electrode layer, and a second electrode composed of the semiconductor substrate constitute a capacitor,
The first trench is formed on the semiconductor substrate in a first direction based on its length direction, and the second trench is formed on the semiconductor substrate in a second direction perpendicular to the first direction based on its length direction, ,
A plurality of first trenches are formed on the semiconductor substrate in a structure spaced apart by a first predetermined spacing distance in the width direction thereof to form a first trench module, and the second trenches are formed on the semiconductor substrate in the width direction. A plurality of structures are formed in a structure spaced apart by the first separation distance to constitute a second trench module,
Wherein the first and second trench modules are alternately formed on the semiconductor substrate in a structure spaced apart from each other by a predetermined second spacing distance in the first and second directions.
상기 제1 트렌치의 길이 및 폭은 상기 제2 트렌치의 길이 및 폭과 각각 동일한 것을 특징으로 하는 트렌치 커패시터.
The method of claim 1,
A trench capacitor, wherein a length and a width of the first trench are the same as a length and a width of the second trench, respectively.
상기 유전체층은 제1 내지 제N 유전체층을 포함하고(N은 2 이상의 자연수),
상기 도전성 전극층은 제1 내지 제N 도전성 전극층을 포함하며,
상기 제1 내지 제N 유전체층과 상기 제1 내지 제N 도전성 전극층은 상호 교번하여 상기 제1 및 제2 트렌치에 증착 형성되는 멀티 스택(Multi Stack) 구조로 형성됨으로써 병렬 커패시터를 구성하는 것을 특징으로 하는 트렌치 커패시터.
The method of claim 1,
The dielectric layer includes first to Nth dielectric layers (N is a natural number of 2 or more),
The conductive electrode layer includes first to Nth conductive electrode layers,
The first to Nth dielectric layers and the first to Nth conductive electrode layers are alternately formed in a multi-stack structure formed by depositing in the first and second trenches to form a parallel capacitor. Trench capacitors.
상기 반도체 기판은 P 타입 실리콘 기판(P Type Substrate)이고, 상기 트렌치 커패시터는 CMOS 공정 또는 BCD(Bipolar-CMOS-DMOS) 공정에 따른 집적 회로(Integrated Circuit)에 실장되는(Embedded) 것을 특징으로 하는 트렌치 커패시터.
The method of claim 1,
The semiconductor substrate is a P-type silicon substrate, and the trench capacitor is embedded in an integrated circuit according to a CMOS process or a Bipolar-CMOS-DMOS (BCD) process. Capacitor.
상기 제1 및 제2 트렌치의 하부에 형성되는 N 타입 매립층(N+ Buried Layer); 및
상기 N 타입 매립층 상에 형성되는 N 타입 싱커(N+ Sinker);를 더 포함하는 것을 특징으로 하는 트렌치 커패시터.
The method of claim 7,
An N-type buried layer formed under the first and second trenches; And
A trench capacitor further comprising an N-type sinker formed on the N-type buried layer.
상기 반도체 기판은 P 타입 실리콘 기판(P Type Substrate) 또는 N 타입 실리콘 기판(N Type Substrate)이고, 상기 도전성 전극층은 N 타입 도핑된 폴리실리콘(N+ Doping Polysilicon) 또는 금속성 재료로 형성되는 것을 특징으로 하는 트렌치 커패시터.The method of claim 1,
The semiconductor substrate is a P-type silicon substrate or an N-type silicon substrate, and the conductive electrode layer is formed of N-type doped polysilicon or a metallic material. Trench capacitors.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190062367A KR102163887B1 (en) | 2019-05-28 | 2019-05-28 | Trench capacitor |
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950015012B1 (en) * | 1992-10-06 | 1995-12-21 | 삼성전자주식회사 | Semiconductor device and manufacturing method thereof |
| KR20010068825A (en) * | 2000-01-10 | 2001-07-23 | 윤종용 | A chip capacitor with high capacitance |
| JP2006261631A (en) * | 2005-03-17 | 2006-09-28 | Taiwan Semiconductor Manufacturing Co Ltd | Top via pattern of bond pad structure |
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2019
- 2019-05-28 KR KR1020190062367A patent/KR102163887B1/en active IP Right Grant
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