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KR102164011B1 - 전체 성형 주변 패키지 온 패키지 디바이스 - Google Patents

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KR102164011B1
KR102164011B1 KR1020187016457A KR20187016457A KR102164011B1 KR 102164011 B1 KR102164011 B1 KR 102164011B1 KR 1020187016457 A KR1020187016457 A KR 1020187016457A KR 20187016457 A KR20187016457 A KR 20187016457A KR 102164011 B1 KR102164011 B1 KR 102164011B1
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KR
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semiconductor die
etch stop
conductive interconnects
layer
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KR1020187016457A
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Inventor
크리스토퍼 엠. 스캔른
윌리엄 보이드 로저스
크레이그 비숍
Original Assignee
데카 테크놀로지 잉크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

반도체 디바이스를 제조하는 방법은 반도체 다이 실장 장소를 갖는 임시 캐리어를 제공하는 단계, 및 반도체 다이 실장 장소의 주변부 내의 임시 캐리어 위에 전도성 상호접속부들을 형성하는 단계를 포함할 수 있다. 반도체 다이가 반도체 다이 실장 장소에서 실장될 수 있다. 전도성 상호접속부들 및 반도체 다이는 성형 화합물로 봉합될 수 있다. 전도성 상호접속부들의 제1 단부들은 노출될 수 있다. 임시 캐리어는 제거되어, 전도성 상호접속부들의 제1 단부들의 반대편인 전도성 상호접속부들의 제2 단부들을 노출시킬 수 있다. 전도성 상호접속부들은 에칭되어, 전도성 상호접속부들의 제2 단부들을 성형 화합물에 대하여 리세스할 수 있다. 전도성 상호접속부들은 제1 부분, 제2 부분, 및 제1 부분과 제2 부분 사이에 배치된 에칭 정지 층을 포함할 수 있다.

Description

전체 성형 주변 패키지 온 패키지 디바이스
관련 출원에 대한 상호 참조
본 출원은 2015년 11월 20일자로 출원되고 발명의 명칭이 "Three-Dimensional Fully Molded Semiconductor Package"인 미국 가특허 제62/258,308호의, 출원일을 포함한, 이익을 주장하며, 그 개시내용은 본 명세서에 참고로 포함된다. 본 출원은 또한 2015년 11월 2일자로 출원되고 발명의 명칭이 "Semiconductor Device and Method Comprising Redistribution Layers"인 미국 특허 출원 제14/930,514호의 일부 계속 출원이며, 이는 2015년 3월 9일자로 출원되고 발명의 명칭이 "Semiconductor Device and Method Comprising Thickened Redistribution Layers"인 제14/642,531호의 일부 계속 출원이고, 이 출원은 2014년 3월 10일자로 출원되고 발명의 명칭이 "Wafer- Level-Chip-Scale-Packages with Thick Redistribution Layer Traces"인 미국 가특허 제61/950,743호의 이익을 주장하고, 또한 2014년 12월 29일자로 출원되고 발명의 명칭이 "Die Up Fully Molded Fan-Out Wafer Level Packaging"인 미국 출원 제14/584,978호의 일부 계속 출원이고, 이 출원은 2013년 9월 12일자로 출원되고 현재 특허 제8,922,021호로서 발행된, 발명의 명칭이 "Die Up Fully Molded Fan-Out Wafer Level Packaging"인 미국 출원 제14/024,928호의 계속 출원이고, 이 출원은 2012년 9월 30일자로 출원되고 현재 특허 제8,535,978호로서 발행된, 발명의 명칭이 "Die Up Fully Molded Fan-Out Wafer Level Packaging"인 미국 출원 제13/632,062호의 계속 출원이고, 이 출원은 2011년 12월 30일자로 출원되고 현재 특허 제8,604,600호로서 발행된, 발명의 명칭이 "Fully Molded Fan-Out"인 미국 출원 제13/341,654호의 일부 계속 출원이고, 2012년 7월 18일자로 출원되고 발명의 명칭이 "Fan-Out Semiconductor Package"인 미국 가특허 제61/672,860호의 출원일의 이익을 주장하며, 그 개시내용은 본 명세서에 참고로 포함된다.
기술분야
본 발명은 전체 성형 반도체 패키지(fully molded semiconductor package) 및 이를 제조하는 방법에 관한 것이며, 이는 다수의 반도체 패키지들의 패키지 온 패키지(PoP) 적층을 용이하게 하는 수직으로 배향된 전기적 상호접속부들을 포함하는 반도체 다이 주위의 주변 영역을 포함한다.
반도체 디바이스는 보통 현대의 전자 제품에서 발견된다. 반도체 디바이스는 전기 컴포넌트의 수 및 밀도 면에서 다양하다. 이산 반도체 디바이스는, 대체로, 한 가지 타입의 전기 컴포넌트, 예를 들어 발광 다이오드(LED), 소신호 트랜지스터, 저항기, 커패시터, 인덕터, 및 전력 MOSFET(metal oxide semiconductor field effect transistor)를 포함한다. 집적된 반도체 디바이스는 전형적으로 수백 개 내지 수백만 개의 전기 컴포넌트를 포함한다. 집적된 반도체 디바이스의 예는 마이크로제어기, 마이크로프로세서, 전하 결합 디바이스(charged-coupled device, CCD), 태양 전지, 및 디지털 마이크로-미러 디바이스(digital micro-mirror device, DMD)를 포함한다.
반도체 디바이스는 신호 프로세싱, 고속 계산, 전자기 신호의 송수신, 전자 디바이스의 제어, 태양광의 전기 변환, 및 텔레비전 디스플레이를 위한 시각적 투영의 생성과 같은 광범위한 기능을 수행한다. 반도체 디바이스는 엔터테인먼트, 통신, 전력 변환, 네트워크, 컴퓨터, 및 소비자 제품의 분야에서 발견된다. 반도체 디바이스는 또한 군사용 응용물, 항공기 산업, 자동차, 산업용 제어기, 및 사무용 설비에서도 발견된다.
반도체 디바이스는 반도체 재료의 전기적 특성을 활용한다. 반도체 재료의 원자 구조는 그의 전기 전도성이 전기장 또는 베이스 전류의 인가에 의해 또는 도핑 공정을 통해 조작되게 한다. 도핑은 반도체 디바이스의 전도성을 조작 및 제어하도록 반도체 재료에 불순물을 도입시킨다.
반도체 디바이스는 능동 및 수동 전기 구조물을 포함한다. 바이폴라 및 전계 효과 트랜지스터를 비롯한 능동 구조물은 전기 전류의 흐름을 제어한다. 도핑 레벨 및 전기장 또는 베이스 전류의 인가 레벨을 변화시킴으로써, 트랜지스터는 전기 전류의 흐름을 촉진하거나 제한한다. 저항기, 커패시터, 및 인덕터를 비롯한 수동 구조물은 다양한 전기적 기능을 수행하는 데 필요한 전압과 전류 사이의 관계를 창출한다. 수동 및 능동 구조물은 전기적으로 접속되어 회로를 형성하는데, 회로는 반도체 디바이스가 고속 계산 및 다른 유용한 기능을 수행할 수 있게 한다.
반도체 디바이스는, 대체로, 두 가지의 복잡한 제조 공정, 즉 프론트엔드 제조(front-end manufacturing) 및 백엔드 제조(back-end manufacturing)를 이용하여 제조되고, 각각의 공정은 잠재적으로 수백 개의 단계를 수반한다. 프론트엔드 제조는 반도체 웨이퍼의 표면 상에의 복수의 반도체 다이의 형성을 수반한다. 각각의 반도체 다이는 전형적으로 동일하며, 능동 및 수동 컴포넌트들을 전기적으로 접속시킴으로써 형성되는 회로들을 포함한다. 백엔드 제조는 완성된 웨이퍼로부터 개개의 반도체 다이를 낱개화하는 것 및 다이를 패키징하여 구조적 지지 및 환경적 격리를 제공하는 것을 수반한다. 본 명세서에서 사용되는 바와 같은 "반도체 다이"라는 용어는 해당 단어의 단수형 및 복수형 양측 모두를 지칭하며, 이에 따라, 단일의 반도체 디바이스 및 다수의 반도체 디바이스 양측 모두를 지칭할 수 있다.
반도체 제조의 한 가지 목적은 더 작은 반도체 디바이스를 제조하는 것이다. 더 작은 디바이스는 전형적으로 더 적은 전력을 소비하고, 더 높은 성능을 가지며, 더 효율적으로 제조될 수 있다. 게다가, 더 작은 반도체 디바이스는 더 작은 풋프린트(footprint)를 갖는데, 이는 더 작은 최종 제품을 위해 바람직하다. 더 작은 반도체 다이 크기는 더 작고 밀도가 더 높은 능동 및 수동 컴포넌트들을 갖는 반도체 다이를 생성하게 되는 프론트엔드 공정에서의 개선에 의해 달성될 수 있다. 백엔드 공정은 전기적 상호접속 및 패키징 재료에서의 개선에 의해 더 작은 풋프린트를 갖는 반도체 디바이스 패키지를 생성할 수 있다.
개선된 반도체 제조의 기회가 있다. 따라서, 일 태양에서, 반도체 디바이스를 제조하는 방법은 반도체 다이 실장 장소를 포함하는 임시 캐리어를 제공하는 단계를 포함할 수 있다. 전도성 상호접속부의 제1 부분은 반도체 다이 실장 장소의 주변부 내의 임시 캐리어 위에 형성될 수 있다. 에칭 정지 층이 전도성 상호접속부의 제1 부분 위에 형성될 수 있다. 전도성 상호접속부의 제2 부분은 에칭 정지 층 위에 그리고 전도성 상호접속부의 제1 부분 위에 형성될 수 있다. 반도체 다이가 반도체 다이 실장 장소에서 실장될 수 있다. 전도성 상호접속부 및 반도체 다이는 성형 화합물로 봉합될 수 있다. 전도성 상호접속부의 제1 단부는 전도성 상호접속부의 제2 부분 상에서 노출될 수 있다. 빌드업 상호접속부 구조물이 형성되어 반도체 다이 및 전도성 상호접속부의 제1 단부들을 접속시킬 수 있다. 임시 캐리어가 제거되어, 전도성 상호접속부의 제1 단부의 반대편인 전도성 상호접속부의 제2 부분 상의 전도성 상호접속부의 제2 단부를 노출시킬 수 있다. 전도성 상호접속부의 제1 부분은 에칭되어 에칭 정지 층을 노출시킬 수 있다.
반도체 디바이스를 제조하는 방법은 20 내지 40 μm의 범위 내의 두께를 포함하는 솔더로 에칭 정지 층을 형성하는 단계를 추가로 포함할 수 있다. 솔더 에칭 정지 층은, 전도성 상호접속부의 제1 부분을 에칭하여 에칭 정지 층을 노출시킨 후, 리플로우되어 범프를 형성할 수 있다. 에칭 정지 층은, 전도성 상호접속부의 제2 부분이 전도성 범프에 커플링될 때, 전도성 상호접속부의 제2 부분 위에 남아 있는 납땜가능 표면 마무리(solderable surface finish)로서 형성될 수 있다. 에칭되지 않는 재료의 에칭 정지 층은 전도성 상호접속부의 제1 부분을 에칭하는 제1 에칭 화학물질에 의해 형성될 수 있고, 전도성 상호접속부의 제2 부분은 에칭 정지 층을 에칭하는 제2 에칭 화학물질에 의해 에칭되지 않는 구리 재료로 형성될 수 있다.
반도체 디바이스를 제조하는 방법은 빌드업 상호접속부 구조물을 형성하여 반도체 다이 및 전도성 상호접속부의 제1 단부들을 접속시키는 단계를 추가로 포함할 수 있다. 전도성 상호접속부의 제1 단부는 제1 그라인딩 공정으로 노출될 수 있고, 전도성 상호접속부의 제2 단부는 임시 캐리어를 제거하는 제2 그라인딩 공정으로 노출될 수 있다. 반도체 다이는 다이 부착 필름(die attach film, DAF)으로 반도체 다이 실장 장소에서 부착될 수 있고, DAF 재료는 임시 캐리어를 제거한 후에 노출될 수 있다.
다른 태양에서, 반도체 디바이스를 제조하는 방법은 반도체 다이 실장 장소를 포함하는 임시 캐리어를 제공하는 단계를 포함할 수 있다. 전도성 상호접속부들은 반도체 다이 실장 장소의 주변부 내의 임시 캐리어 위에 형성될 수 있다. 반도체 다이가 반도체 다이 실장 장소에서 실장될 수 있다. 전도성 상호접속부들 및 반도체 다이는 성형 화합물로 봉합될 수 있다. 전도성 상호접속부들의 제1 단부들은 노출될 수 있다. 임시 캐리어는 제거되어, 전도성 상호접속부들의 제1 단부들의 반대편인 전도성 상호접속부들의 제2 단부들을 노출시킬 수 있다. 전도성 상호접속부들은 에칭되어, 전도성 상호접속부들의 제2 단부들을 성형 화합물에 대하여 리세스할 수 있다.
반도체 디바이스를 제조하는 방법은 제1 부분, 제2 부분, 및 제1 부분과 제2 부분 사이에 배치된 에칭 정지 층을 포함하는 전도성 상호접속부들 각각을 제조하는 단계를 추가로 포함할 수 있다. 에칭 정지 층은 솔더로 형성될 수 있고, 전도성 상호접속부들의 제1 부분을 에칭하여 각각의 전도성 상호접속부의 에칭 정지 층을 노출시킨 후, 솔더 에칭 정지 층은 리플로우되어 범프를 형성할 수 있다. 에칭 정지 층은 전도성 상호접속부들의 제2 부분 위에 남아 있는 표면 마무리로서 형성될 수 있다. 에칭 정지 층은 전도성 상호접속부들의 제1 부분을 에칭하는 제1 에칭 화학물질에 의해 에칭되지 않는 재료로 형성될 수 있고, 전도성 상호접속부들의 제2 부분은 에칭 정지 층을 에칭하는 제2 에칭 화학물질에 의해 에칭되지 않는 재료로 형성될 수 있다. 빌드업 상호접속부 구조물이 형성되어 반도체 다이 및 전도성 상호접속부들을 접속시킬 수 있다. 전도성 상호접속부들의 제1 단부는 제1 그라인딩 공정으로 노출될 수 있고, 전도성 상호접속부들의 제2 단부는 임시 캐리어를 제거하는 제2 그라인딩 공정으로 노출될 수 있다.
다른 태양에서, 반도체 디바이스를 제조하는 방법은 반도체 다이 실장 장소를 포함하는 임시 캐리어를 제공하는 단계를 포함할 수 있다. 전도성 상호접속부들은 반도체 다이 실장 장소의 주변부 내의 임시 캐리어 위에 형성될 수 있다. 반도체 다이가 반도체 다이 실장 장소에서 실장될 수 있다. 전도성 상호접속부들 및 반도체 다이는 성형 화합물로 봉합될 수 있다. 전도성 상호접속부들의 제1 단부들은 노출될 수 있다. 임시 캐리어는 제거되어, 전도성 상호접속부들의 제1 단부들의 반대편인 전도성 상호접속부들의 제2 단부들을 노출시킬 수 있다.
반도체 디바이스를 제조하는 방법은 제1 부분, 제2 부분, 및 제1 부분과 제2 부분 사이에 배치된 에칭 정지 층을 추가로 포함하는 전도성 상호접속부들을 추가로 포함할 수 있다. 에칭 정지 층은 솔더로 형성될 수 있고, 전도성 상호접속부들의 제1 부분을 에칭하여 에칭 정지 층을 노출시킨 후, 솔더 에칭 정지 층은 리플로우되어 범프를 형성할 수 있다. 에칭 정지 층은 전도성 상호접속부들의 제2 부분 위에 남아 있는 표면 마무리로서 형성될 수 있다. 빌드업 상호접속부 구조물이 형성되어 반도체 다이 및 전도성 상호접속부들을 접속시킬 수 있다. 전도성 상호접속부들의 제1 단부들은 제1 그라인딩 공정으로 노출될 수 있고, 전도성 상호접속부들의 제2 단부들은 임시 캐리어를 제거하는 제2 그라인딩 공정으로 노출될 수 있다.
전술한 그리고 다른 태양들, 특징들, 및 이점들은 발명을 실시하기 위한 구체적인 내용 및 도면으로부터 그리고 청구범위로부터 당업자에게는 명백할 것이다.
도 1a 내지 도 1c는 전기적 상호접속부들을 포함하는 네이티브 웨이퍼로부터의 반도체 다이를 도시한 것이다.
도 2a 내지 도 2i는 전체 성형 주변 PoP 디바이스의 형성을 도시한 것이다.
도 3은 전체 성형 주변 PoP 디바이스를 형성하는 방법에서 사용된 프로세싱의 태양을 도시하는 흐름도이다.
도 4a 내지 도 4c는 부분적으로 에칭된 전체 성형 주변 PoP 디바이스의 태양을 도시한 것이다.
본 발명은 동일한 번호들이 동일하거나 유사한 요소들을 표현하는 도면들을 참조하여 하기의 설명에서 하나 이상의 태양들 또는 실시예들을 포함한다. 당업자는, 그 설명이 하기의 개시내용 및 도면에 의해 지지되는 바와 같은 첨부된 청구범위 및 그의 등가물에 의해 정의되는 바와 같은 본 발명의 사상 및 범주 내에 포함될 수 있는 대안물, 변형물, 및 등가물을 포괄하도록 의도된다는 것을 이해할 것이다. 설명에서는, 본 발명의 철저한 이해를 제공하기 위해, 특정 구성, 조성, 및 공정 등과 같은 많은 특정 세부사항이 기술된다. 다른 경우에 있어서, 주지된 공정 및 제조 기법은 본 발명을 불필요하게 이해하기 어렵게 만들지 않게 하기 위해 구체적인 세부사항이 기술되지 않았다. 또한, 도면에 도시된 다양한 실시예들은 예시적인 표현들이고, 반드시 축척대로 묘사되지는 않는다.
본 발명, 그의 태양 및 구현예는 본 명세서에 개시된 특정 장비, 재료 타입, 또는 다른 시스템 컴포넌트 예 또는 방법으로 제한되지 않는다. 제조 및 패키징이 일관된 당업계에 공지된 많은 추가 컴포넌트, 제조 및 조립 절차가 본 발명으로부터 특정 구현예와 함께 사용하기 위해 고려된다. 따라서, 예를 들어, 특정 구현예가 개시되지만, 그러한 구현예 및 구현용 컴포넌트는 의도된 동작에 따라 그러한 시스템 및 구현용 컴포넌트에 대해 당업계에 공지되어 있는 바와 같이 임의의 컴포넌트, 모델, 타입, 재료, 버전, 수량 등을 포함할 수 있다.
단어 "예시적인", "예", 또는 그의 다양한 형태가 본 명세서에서 예, 사례, 또는 예시로서 역할을 하는 것을 의미하는 데 사용된다. "예시적인"으로서 또는 "예"로서 본 명세서에 기술되는 임의의 태양 또는 설계는 반드시 다른 태양 또는 설계보다 바람직하거나 유리한 것으로 해석되어야 하는 것은 아니다. 또한, 예는 오로지 명료성 및 이해를 위해서만 제공되며, 본 발명의 개시된 요지 또는 관련 부분을 임의의 방식으로 제한하거나 한정하고자 하도록 하는 것은 아니다. 다양한 범주의 다수의 추가적인 또는 대안의 예가 제시되었을 수 있지만 간결성을 위해 생략되었다는 것이 이해될 것이다.
하기의 예들, 실시예들 및 구현예들이 예들을 언급하는 경우, 다른 제조 디바이스 및 예가 제공된 것들과 혼합 또는 치환될 수 있다는 것이 당업자에 의해 이해되어야 한다. 상기의 설명이 특정 실시예를 나타내는 경우, 다수의 수정이 본 발명의 사상으로부터 벗어나지 않으면서 이루어질 수 있고 이들 실시예 및 구현예가 다른 기술에도 마찬가지로 적용될 수 있다는 것이 이의없이 명백해질 것이다. 따라서, 개시된 요지는 본 발명의 사상 및 범주와 당업자의 지식 내에 속하는 모든 그러한 변경, 수정, 및 변형을 포괄하도록 의도된다.
반도체 디바이스는, 대체로, 두 가지의 복잡한 제조 공정, 즉 프론트엔드 제조 및 백엔드 제조를 이용하여 제조된다. 프론트엔드 제조는 반도체 웨이퍼의 표면 상에의 복수의 다이의 형성을 수반한다. 웨이퍼 상의 각각의 다이는 기능적 전기 회로를 형성하도록 전기적으로 접속되는 능동 및 수동 전기 컴포넌트들을 포함한다. 트랜지스터 및 다이오드와 같은 능동 전기 컴포넌트는 전기 전류의 흐름을 제어하는 능력을 갖는다. 커패시터, 인덕터, 저항기, 및 변압기와 같은 수동 전기 컴포넌트는 전기 회로 기능을 수행하는 데 필요한 전압과 전류 사이의 관계를 창출한다.
수동 및 능동 컴포넌트들은 도핑, 침착, 포토리소그래피, 에칭, 및 평탄화를 비롯한 일련의 공정 단계에 의해 반도체 웨이퍼의 표면 위에 형성된다. 도핑은 이온 주입 또는 열 확산과 같은 기법에 의해 반도체 재료에 불순물을 도입시킨다. 도핑 공정은 능동 디바이스 내의 반도체 재료의 전기 전도성을 수정하여, 반도체 재료를 절연체, 도체로 변환하거나, 또는 전기장 또는 베이스 전류에 응답하여 반도체 재료 전도율을 동적으로 변화시킨다. 트랜지스터는 전기장 또는 베이스 전류의 인가 시에 트랜지스터가 전기 전류의 흐름을 촉진 또는 제한할 수 있게 하기 위해 필요에 따라 배열되는 가변 도핑 타입 및 도핑 정도의 영역을 포함한다.
능동 및 수동 컴포넌트들은 상이한 전기 특성을 갖는 재료의 층에 의해 형성된다. 층은 침착되고 있는 재료의 타입에 의해 부분적으로 결정되는 다양한 침착 기법에 의해 형성될 수 있다. 예를 들어, 박막 침착은 화학 증착(CVD), 물리 증착(PVD), 전해 도금, 및 무전해 도금 공정을 수반할 수 있다. 각각의 층은 대체로 능동 컴포넌트, 수동 컴포넌트, 또는 컴포넌트들 사이의 전기적 접속의 일부분을 형성하도록 패턴화된다.
층은 패턴화될 층 위에 감광 재료, 예컨대 포토레지스트의 침착을 수반하는 포토리소그래피를 이용하여 패턴화될 수 있다. 패턴은 광을 이용하여 포토마스크로부터 포토레지스트로 전사된다. 일 실시예에서, 광이 적용된 포토레지스트 패턴의 부분은 용제를 사용하여 제거되어, 패턴화될 하부 층의 일부분을 노출시킨다. 다른 실시예에서, 광이 적용되지 않은 포토레지스트 패턴, 즉 네거티브 포토레지스트의 부분은 용제를 사용하여 제거되어, 패턴화될 하부 층의 일부분을 노출시킨다. 포토레지스트의 나머지 부분이 제거되어, 패턴화된 층을 뒤에 남긴다. 대안으로, 일부 타입의 재료는 무전해 및 전해 도금과 같은 기법을 이용한 이전의 침착/에칭 공정에 의해 형성된 영역 또는 공극에 재료를 직접적으로 침착시킴으로써 패턴화된다.
패턴화는 반도체 웨이퍼 표면 상의 상부 층 중 일부분이 제거되게 하는 기본 동작이다. 반도체 웨이퍼의 일부분은 포토리소그래피, 포토마스킹, 마스킹, 산화물 또는 금속 제거, 포토그래피 및 스텐실링, 및 마이크로리소그래피를 이용하여 제거될 수 있다. 포토리소그래피는 레티클(reticle) 또는 포토마스크에 패턴을 형성하는 것, 및 반도체 웨이퍼의 표면 층에 패턴을 전사시키는 것을 포함한다. 포토리소그래피는 2-단계 공정에서 반도체 웨이퍼의 표면 상에 능동 및 수동 컴포넌트들의 수평 치수를 형성한다. 첫째, 레티클 또는 마스크 상의 패턴이 포토레지스트의 층에 전사된다. 포토레지스트는 광에 노출될 때 구조 및 특성 면에서 변화를 겪는 감광성 재료이다. 포토레지스트의 구조 및 특성을 변화시키는 공정은 네거티브 작용 포토레지스트(negative-acting photoresist) 또는 포지티브 작용 포토레지스트(positive-acting photoresist) 중 어느 하나로서 일어난다. 둘째, 포토레지스트 층이 웨이퍼 표면에 전사된다. 전사는 에칭이 포토레지스트에 의해 커버되지 않는 반도체 웨이퍼의 상부 층의 일부분을 제거하는 경우에 일어난다. 포토레지스트의 화학물질은, 포토레지스트에 의해 커버되지 않는 반도체 웨이퍼의 상부 층의 일부분이 제거되는 동안에 포토레지스트가 실질적으로 온전한 상태를 유지하고 화학적 에칭 용액에 의한 제거를 견디도록 하는 것이다. 포토레지스트를 형성, 노출, 및 제거하는 공정뿐 아니라 반도체 웨이퍼의 일부분을 제거하는 공정은 사용되는 특정 레지스트 및 원하는 결과에 따라 수정될 수 있다.
네거티브 작용 포토레지스트에서, 포토레지스트는 광에 노출되고, 중합으로 공지된 공정에서 가용성 상태로부터 불용성 상태로 변화된다. 중합 시, 중합되지 않는 재료는 광 또는 에너지 소스에 노출되고, 폴리머는 내에칭성(etch-resistant)인 가교결합 재료를 형성한다. 대부분의 네거티브 레지스트에서, 폴리머는 폴리아이소프렌이다. 화학용제 또는 현상제로 가용성 부분(즉, 광에 노출되지 않는 부분)을 제거하는 것은 레지스트 층에 레티클 상의 불투명한 패턴에 대응하는 구멍을 남긴다. 불투명한 영역에 패턴이 존재하는 마스크는 클리어 필드 마스크(clear-field mask)로 지칭된다.
포지티브 작용 포토레지스트에서, 포토레지스트는 광에 노출되고, 광분해(photosolubilization)로 공지된 공정에서 상대적으로 불용성인 상태로부터 훨씬 더 가용성인 상태로 변화된다. 광분해 시, 상대적으로 불용성인 레지스트는 적절한 광 에너지에 노출되고, 더 가용성인 상태로 변환된다. 레지스트의 광분해된 부분은 현상 공정에서 용제에 의해 제거될 수 있다. 기본적인 포지티브 포토레지스트 폴리머는 페놀-포름알데히드 노볼락 수지로도 지칭되는 페놀-포름알데히드 폴리머이다. 화학용제 또는 현상제로 가용성 부분(즉, 광에 노출되는 부분)을 제거하는 것은 레지스트 층에 레티클 상의 투명한 패턴에 대응하는 구멍을 남긴다. 투명한 영역에 패턴이 존재하는 마스크는 다크 필드 마스크(dark-field mask)로 지칭된다.
포토레지스트에 의해 커버되지 않는 반도체 웨이퍼의 상부 부분의 제거 후, 포토레지스트의 나머지 부분이 제거되어, 패턴화된 층을 뒤에 남긴다. 대안으로, 일부 타입의 재료는 무전해 및 전해 도금과 같은 기법을 이용한 이전의 침착/에칭 공정에 의해 형성된 영역 또는 공극에 재료를 직접적으로 침착시킴으로써 패턴화된다.
기존 패턴 위에 얇은 재료 필름을 침착시키는 것은 하부 패턴을 과대시할 수 있고, 불균일하게 편평한 표면을 생성할 수 있다. 균일하게 편평한 표면은 더 작고 더 조밀하게 패킹된 능동 및 수동 컴포넌트들을 생성하는 데 유익하거나 필요할 수 있다. 평탄화는 웨이퍼의 표면으로부터 재료를 제거하기 위해 그리고 균일하게 편평한 표면을 제조하기 위해 이용될 수 있다. 평탄화는 폴리싱 패드로 웨이퍼의 표면을 폴리싱하는 것을 수반한다. 연마(abrasive) 재료 및 부식성 화학물질이 폴리싱 동안에 웨이퍼의 표면에 추가된다. 대안으로, 부식성 화학물질을 사용하지 않은 채 기계적 연마가 평탄화를 위해 이용된다. 일부 실시예들에서, 순수 기계적 연마는 벨트 그라인딩 기계, 표준 웨이퍼 백그라인더(backgrinder), 또는 다른 유사한 기계를 이용함으로써 달성된다. 연마재의 기계적 작용과 화학물질의 부식성 작용의 결합은 임의의 불규칙한 토포그래피(topography)를 제거하여, 균일하게 편평한 표면을 가져온다.
백엔드 제조는 완성된 웨이퍼를 개개의 반도체 다이로 커팅 또는 낱개화하고 나서 구조적 지지 및 환경적 격리를 위해 반도체 다이를 패키징하는 것을 지칭한다. 반도체 다이를 낱개화하기 위해, 웨이퍼는 쏘우 스트리트(saw street) 또는 스크라이브(scribe)로 지칭되는 웨이퍼의 비기능 영역을 따라서 절단될 수 있다. 웨이퍼는 레이저 커팅 툴 또는 쏘우 블레이드를 사용하여 낱개화된다. 낱개화 후, 개개의 반도체 다이는 다른 시스템 컴포넌트와의 상호접속을 위한 핀 또는 콘택트 패드를 포함하는 패키지 기판에 실장된다. 이어서, 반도체 다이 위에 형성된 콘택트 패드는 패키지 내의 콘택트 패드에 접속된다. 전기적 접속은 솔더 범프, 스터드 범프, 전도성 페이스트, 재배선 층, 또는 와이어본드를 사용하여 이루어질 수 있다. 봉합재 또는 다른 성형 재료가 패키지 위에 침착되어, 물리적 지지 및 전기적 격리를 제공한다. 이어서, 완성된 패키지는 전기 시스템 내에 삽입되고, 반도체 디바이스의 기능은 다른 시스템 컴포넌트가 이용가능하게 된다.
전기 시스템은 반도체 디바이스를 사용하여 하나 이상의 전기적 기능을 수행하는 독립형 시스템일 수 있다. 대안으로, 전기 시스템은 더 큰 시스템의 서브컴포넌트일 수 있다. 예를 들어, 전기 시스템은 셀룰러폰, PDA(personal digital assistant), DVC(digital video camera), 또는 다른 전자 통신 디바이스의 일부분일 수 있다. 대안으로, 전기 시스템은 그래픽 카드, 네트워크 인터페이스 카드, 또는 컴퓨터 내에 삽입될 수 있는 다른 신호 프로세싱 카드일 수 있다. 반도체 패키지는 마이크로프로세서, 메모리, ASIC(application specific integrated circuit), 로직 회로, 아날로그 회로, RF 회로, 이산 디바이스, 또는 다른 반도체 다이나 전기 컴포넌트를 포함할 수 있다. 소형화 및 경량화는 제품이 시장에서 받아들여지도록 하는 데 유익하거나 필수적일 수 있다. 반도체 디바이스들 사이의 거리는 더 높은 밀도를 달성하도록 하기 위해 감소되어야 한다.
도 1a는 구조적 지지를 위해 베이스 기판 재료(12), 예컨대 실리콘, 게르마늄, 갈륨 비화물, 인듐 인화물, 또는 실리콘 탄화물을 제한 없이 갖는 반도체 웨이퍼 또는 네이티브 웨이퍼(10)의 평면도를 도시한다. 복수의 반도체 다이 또는 컴포넌트(14)가 전술된 바와 같은 비활성의 다이간 웨이퍼 영역 또는 쏘우 스트리트(16)에 의해 분리되는 웨이퍼(10) 상에 형성될 수 있다. 쏘우 스트리트(16)는 반도체 웨이퍼(10)를 개개의 반도체 다이(14)로 낱개화하기 위한 커팅 영역을 제공할 수 있다.
도 1b는 도 1a에 도시된 네이티브 웨이퍼(10)로부터의 복수의 반도체 다이(14)의 프로파일 단면도를 도시한다. 각각의 반도체 다이(14)는 배면 또는 뒷면(18) 및 배면(18)의 반대편인 활성 표면(20)을 갖는다. 활성 표면(20)은, 다이 내에 형성되고 다이의 전기적 설계 및 기능에 따라 전기적으로 상호접속되는 능동 디바이스, 수동 디바이스, 전도성 층, 및 유전체 층으로서 구현되는 아날로그 또는 디지털 회로를 포함한다. 예를 들어, 회로는 활성 표면(20) 내에 형성되어 DSP, ASIC, 메모리, 또는 다른 신호 프로세싱 회로들과 같은 아날로그 회로들 또는 디지털 회로들을 구현하는 하나 이상의 트랜지스터들, 다이오드들, 및 다른 회로 요소들을 포함할 수 있다. 반도체 다이(14)는 또한 RF 신호 프로세싱을 위해 인덕터들, 커패시터들, 및 저항기들과 같은 IPD들을 포함할 수 있다.
전기 전도성 층(22)이 PVD, CVD, 전해 도금, 무전해 도금 공정, 또는 다른 적합한 금속 침착 공정을 이용하여 활성 표면(20) 위에 형성된다. 전도성 층(22)은 알루미늄(Al), 구리(Cu), Sn, 니켈(Ni), 금(Au), 은(Ag), 또는 다른 적합한 전기 전도성 재료의 하나 이상의 층들일 수 있다. 전도성 층(22)은 활성 표면(20) 상의 회로들에 전기적으로 커플링 또는 접속되는 콘택트 패드들 또는 접합 패드들이거나, 이들로서 동작할 수 있다. 전도성 층(22)은, 도 1b에 도시된 바와 같이, 반도체 다이(14)의 에지로부터 제1 거리에 나란히 배치되는 콘택트 패드들로서 형성될 수 있다. 전도성 층(22)은 또한 제1 로우(row)의 콘택트 패드들이 다이의 에지로부터 제1 거리에 배치되고 제1 로우와 교번하는 제2 로우의 콘택트 패드들이 다이의 에지로부터 제2 거리에 배치되도록 다수의 로우들에서 오프셋되는 콘택트 패드들로서 형성될 수 있다. 추가로, 전도성 층(22)은 반도체 다이 또는 칩의 활성 영역 위에 분포된 패드들의 전체 어레이로서 배열되는 콘택트 패드들로서 형성될 수 있다. 일부 경우에 있어서, 콘택트 패드들은 콘택트 패드들 사이에서 상이하거나 다양한 간격을 갖는 불규칙 또는 비대칭 어레이로 배열될 수 있다.
도 1b는 또한 활성 표면(20) 위에 그리고 전도성 층(22) 위에 순응하여(conformally) 적용된 선택적 절연 또는 패시베이션 층(26)을 도시한다. 절연 층(26)은 PVD, CVD, 스크린 인쇄, 스핀 코팅, 스프레이 코팅, 소결, 열 산화, 또는 다른 적합한 공정을 이용하여 적용되는 하나 이상의 층들을 포함할 수 있다. 절연 층(26)은, 제한 없이, 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 오산화탄탈(Ta2O5), 알루미늄 산화물(Al2O3), 폴리머, 폴리이미드, BCB(benzocyclobutene), PBO(polybenzoxazoles), 또는 유사한 절연 및 구조적 특성을 갖는 다른 재료의 하나 이상의 층들을 포함할 수 있다. 대안으로, 반도체 다이(14)는 임의의 PBO 층들을 사용하지 않은 채 패키징되고, 절연 층(26)은 상이한 재료로 형성될 수 있거나 또는 전체적으로 생략될 수 있다. 다른 실시예에서, 절연 층(26)은 전도성 층(22) 위에 배치되지 않으면서 활성 표면(20) 위에 형성된 패시베이션 층을 포함한다. 절연 층(26)이 존재하여 전도성 층(22) 위에 형성되는 경우, 후속의 기계적 및 전기적 상호접속을 위해 전도성 층(22)의 적어도 일부분을 노출시키도록 개구가 절연 층(26)을 완전히 통과해서 형성된다. 대안으로, 절연 층(26)이 생략될 때, 전도성 층(22)은 개구의 형성 없이 후속의 전기적 상호접속을 위해 노출된다.
도 1b는, 또한 전도성 층(22) 위에 배치되고, 그에 커플링 또는 접속되는, 구리 또는 다른 적합한 전도성 재료로 형성되는 컬럼(column)들, 필라(pillar)들, 포스트(post)들, 두꺼운 RDL들, 범프들, 또는 스터드들로서 형성될 수 있는 전도성 범프들, 전도성 상호접속부들, 또는 전기적 상호접속부 구조물들(28)을 도시한다. 전도성 범프들(28)은 인쇄, PVD, CVD, 스퍼터링, 전해 도금, 무전해 도금, 금속 증착, 금속 스퍼터링, 또는 다른 적합한 금속 침착 공정과 같은 패턴화 및 금속 침착 공정을 이용하여 전도성 층(22) 상에 직접적으로 형성될 수 있다. 전도성 범프들(28)은 Al, Cu, Sn, Ni, Au, Ag, 팔라듐(Pd), 또는 다른 적합한 전기 전도성 재료의 하나 이상의 층들일 수 있고, 하나 이상의 층들을 포함할 수 있다. 일부 경우에 있어서, Al, Cu, Sn, Ni, Au, Ag, Pd, 또는 다른 적합한 전기 전도성 재료의 하나 이상의 UBM 층들은, 선택적으로, 전도성 층(22)과 전도성 범프들(28) 사이에 배치될 수 있다. 일부 실시예들에서, 전도성 범프들(28)은, 반도체 다이(14)가 반도체 웨이퍼(10)의 일부인 동안, 반도체 다이(14) 및 전도성 층(22) 위에 포토레지스트 층을 침착시킴으로써 형성될 수 있다. 포토레지스트 층의 일부분은 에칭 현상 공정에 의해 노출 및 제거될 수 있고, 전도성 범프들(28)은 선택적 도금 공정을 이용하여 포토레지스트의 제거된 부분 내에 그리고 전도성 층(22) 위에 구리 필라로서 형성될 수 있다. 포토레지스트 층은 제거되어, 후속의 기계적 및 전기적 상호접속, 및 활성 표면(20)에 대한 스탠드오프(standoff)를 제공하는 전도성 범프들(28)을 남겨 둘 수 있다. 전도성 범프들(28)은 5 내지 100 마이크로미터(μm)의 범위 내의 높이(H1) 또는 20 내지 50 μm의 범위 내의 높이, 또는 약 25 μm의 높이를 포함할 수 있다.
도 1b는, 또한, 반도체 웨이퍼(10)가 표면을 평탄화시키고 반도체 웨이퍼(10)의 두께를 감소시키는, 그라인더(29)를 사용한 선택적 그라인딩 동작을 겪을 수 있음을 도시한다. 화학적 에칭이 또한 반도체 웨이퍼(10)의 일부분을 제거 및 평탄화시키는 데 이용될 수 있다.
도 1c는 다이 부착 필름(DAF)(30)을 반도체 웨이퍼(10)에 부착하는 것을 도시하며, 다이 부착 필름(DAF)(30)은 반도체 다이(14)의 배면들(18) 위에 배치되고 그와 직접 접촉할 수 있다. DAF(30)는 에폭시, 열적 에폭시, 에폭시 수지, B-스테이지 에폭시 적층 필름, 자외선(UV) B-스테이지 필름 접착제 층, 아크릴 폴리머를 포함하는 UV B-스테이지 필름 접착제 층, 열경화성 접착제 필름 층, 적합한 웨이퍼 배면 코팅, 유기 충전재, 실리카 충전재, 또는 폴리머 충전재를 갖는 에폭시 수지, 아크릴레이트 계 접착제, 에폭시-아크릴레이트 접착제, 폴리이미드(PI) 계 접착제, 또는 다른 접착제 재료를 포함할 수 있다.
도 1c는 또한, 반도체 웨이퍼(10)가 레이저 그루빙, 쏘우 블레이드 또는 레이저 커팅 툴(32), 또는 둘 모두를 이용하여 갭들 또는 쏘우 스트리트들(16)을 통하여 낱개화되어, 반도체 웨이퍼(10)를 전도성 범프들(28)을 갖는 개개의 반도체 다이(14)로 낱개화할 수 있음을 도시한다. 이어서, 반도체 다이(14)는 도 2a 내지 도 4b와 관련하여 이하에서 더 상세히 논의되는 바와 같이, 후속으로 형성되는 반도체 컴포넌트 패키지의 일부로서 사용될 수 있다.
도 2a는, 본 명세서에서 더 상세히 기술되는 바와 같이, 반도체 디바이스들, 반도체 컴포넌트 패키지들, 또는 전체 성형 주변 PoP 디바이스들 또는 패키지들(90)의 후속 프로세싱이 일어날 수 있는 임시 캐리어 또는 임시 기판(40)을 제공하는 것을 도시한다. 임시 캐리어(40)는 구조적 지지를 위해, 금속, 실리콘, 폴리머, 폴리머 복합재, 세라믹, 유리, 유리 에폭시, 스테인리스 강, 또는 다른 적합한 저비용의 경질 재료 또는 벌크 반도체 재료와 같은 베이스 재료를 포함할 수 있다. 임시 캐리어는 원형, 정사각형, 직사각형, 또는 다른 적합한 또는 바람직한 형상일 수 있고, 임시 캐리어(40) 상에 또는 그 위에 후속으로 형성되는 재구성된 웨이퍼 또는 패널과 동일하거나, 유사하거나, 또는 그보다 약간 더 크거나 작은 크기와 같은, 임의의 바람직한 크기를 포함할 수 있다. 일부 경우에 있어서, 임시 캐리어의 직경, 길이, 또는 폭은 약 200 밀리미터(mm), 300 mm 이상이거나, 그와 동일할 수 있다.
임시 캐리어(40)는 주변 영역 또는 공간(43)을 제공하기 위해, 최종 반도체 디바이스들(90)의 설계 및 구성에 따라, 임시 캐리어(40)의 표면에 걸쳐 배치되거나 이격된 복수의 반도체 다이 실장 장소들 또는 다이 부착 영역들(42)을 포함할 수 있다. 주변 영역(43)은 후속의 수직 관통 패키지 상호접속들을 제공하기 위한 공간, 및 팬-아웃 라우팅 또는 빌드업 상호접속부 구조물들을 위한 영역을 제공하기 위해, 다이 부착 영역들(42)을 부분적으로 또는 완전히 둘러쌀 수 있다.
선택적 계면 층 또는 양면 테이프(44)가 임시 접착 접합 필름 또는 에칭-정지 층으로서 캐리어(40) 위에 형성될 수 있다. 임시 캐리어는 후속적으로, 스트립 에칭, 화학적 에칭, 기계적 필-오프, CMP, 플라즈마 에칭, 열적, 광 이형 공정, 기계적 그라인딩, 열적 베이크, 레이저 스캐닝, UV 광, 또는 습식 스트리핑에 의해 제거될 수 있다. 계면 층(44)이 도 2a에 도시되어 있지만, 편의성 및 간소성을 위해, 선택적 계면 층(44)은 후속 도면들에서 생략되었으며, 당업자는 계면 층(44)이 다른 도면들에 도시된 프로세싱에서 남아 있고 존재할 수 있다는 것을 이해할 것이다.
도 2a는 또한, 임시 캐리어(40) 및 계면 층(44)(존재하는 경우) 위에 시드 층(46)을 형성하여, 시드 층(46)이 임시 캐리어(40)의 표면과 직접 접촉하거나 계면 층(44)(존재하는 경우)과 직접 접촉할 수 있도록 하는 것을 도시한다. 시드 층(46)은 Al, Cu, Sn, Ni, Au, Ag, 또는 다른 적합한 전기 전도성 재료의 하나 이상의 층들일 수 있다. 시드 층(46)의 형성, 배치, 또는 침착은 PVD, CVD, 전해 도금, 무전해 도금, 또는 다른 적합한 공정을 이용한 것일 수 있다. 일부 실시예들에서, 시드 층(46)은 Ti/Cu, TiW/Cu, 또는 결합제/Cu를 포함할 수 있다. 시드 층(46)은 스퍼터링, 무전해 도금에 의해, 또는 무전해 도금과 조합된, Cu 포일과 같은 적층된 포일을 침착시킴으로써 침착될 수 있다.
도 2a는 또한 임시 캐리어(40) 위에 레지스트 층 또는 감광성 층(48)을 형성 또는 침착시키는 것을 도시한다. 임시 캐리어 위에 레지스트 층(48)을 형성한 후, 레지스트 층(48)은 이어서 노출 및 현상되어 레지스트 층(48) 내의 개구들(50)을 형성할 수 있다. 개구들(50)은 임시 캐리어(40)의 주변 영역(43) 위에, 또는 그의 풋프린트 내에 위치될 수 있다. 개구들(50)은 레지스트 층(48)을 완전히 통과해서, 예컨대 레지스트 층(48)의 제1 표면 또는 저부 표면(49)으로부터 제1 표면(49)의 반대편인 레지스트 층(48)의 제2 표면 또는 상부 표면(51)까지 연장될 수 있다. 개구들(50)의 상태 또는 품질을 검출하기 위해, 현상된 레지스트 층(48) 및 개구들(50)의 현상 후 검사(after development inspection, ADI)가 수행될 수 있다. 레지스트 층(48) 및 개구들(50)의 ADI 후, 디스컴(descum) 동작이 현상된 레지스트 층(48)에 대해 수행될 수 있다.
도 2b는 구리 또는 다른 적합한 전도성 재료로 형성되는 컬럼들, 필라들, 포스트들, 범프들, 또는 스터드들로서 형성될 수 있는, 레지스트 층(48) 내의 복수의 전도성 상호접속부(52)의 형성을 도시한다. 전도성 상호접속부들(52)은 인쇄, PVD, CVD, 스퍼터링, 전해 도금, 무전해 도금, 금속 증착, 금속 스퍼터링, 또는 다른 적합한 금속 침착 공정과 같은 패턴화 및 금속 침착 공정을 이용하여 형성될 수 있다. 전도성 상호접속부들(52)이 도금에 의해 형성될 때, 시드 층(44)은 도금 공정의 일부로서 사용될 수 있다. 전도성 상호접속부들(52)은 Al, Cu, Sn, Ni, Au, Ag, Pd, 솔더, 또는 다른 적합한 전기 전도성 재료의 하나 이상의 층들일 수 있고, 하나 이상의 층들을 포함할 수 있다. 상이한 전도성 재료들의 수직 적층된 부분들과 같은 다수의 부분들의 전도성 상호접속부들(52)을 형성할 때, 전도성 상호접속부들(52)의 도금 또는 형성은 다수의 순차적 공정들의 일부일 수 있다. 상이한 재료들의 다수의 수직 적층된 부분들을 포함하는 전도성 상호접속부들(52)의 형성은 도 4a 및 도 4b와 관련하여 더 상세히 논의된다.
전도성 상호접속부들(52)의 형성 후, 레지스트 층(48)은 예를 들어, 스트리핑 공정에 의해 제거되어, 반도체 디바이스들(90)을 위한 후속의 수직 또는 3차원(3D) 전기적 상호접속을 제공하기 위해 반도체 다이 실장 장소들(42) 주위의 주변 영역(43) 내에 전도성 상호접속부들(52)을 남길 수 있다. 전도성 상호접속부들(52)은 100 내지 300 μm의 범위 내의 높이(H2) 또는 150 내지 250 μm의 범위 내의 높이, 또는 약 200 μm의 높이를 포함할 수 있다.
레지스트 층(48)의 제거 후, 임시 캐리어(40) 상의 또는 그 위의 반도체 다이 실장 장소들(42)은 노출되어 반도체 다이(14)를 수용할 준비가 될 수 있다. 반도체 다이(14)의 배향은, 활성 표면(20)이 반도체 다이(14)가 실장되는 임시 캐리어(40)로부터 멀리 배향된 채로, 페이스-업(face up)될 수 있거나, 또는 대안으로, 활성 표면(20)이 반도체 다이(14)가 실장되는 임시 캐리어(40)를 향해 배향된 채로, 페이스-다운(face down)으로 실장될 수 있다. 반도체 다이(14)를 임시 캐리어(40)에 페이스-업 배향으로 실장한 후, DAF(30)는 DAF(30)를 경화시키고 반도체 다이(14)를 임시 캐리어(40) 위에서 제자리에 고정시키는 경화 공정을 겪을 수 있다.
도 2c는 도 2b로부터의 섹션 라인 2C를 따라 취해진, 임시 캐리어(40) 및 전도성 상호접속부들(52)의 일부분의 상면도 또는 평면도를 도시한다. 도 2c는, 전도성 상호접속부들(52)이, 주변 영역(43) 내에 형성되고 그에 걸쳐 간헐적으로 연장될 수 있으며, 반도체 다이 실장 장소들(42) 내에 형성되지 않고 반도체 다이 실장 장소들(42)을 둘러쌀 수 있다는 것을 도시한다.
도 2d는, 반도체 다이(14)를 임시 캐리어(40)에 실장한 후, 성형 화합물 또는 봉합재(56)가 페이스트 인쇄, 압축 성형, 이송 성형, 액체 봉합재 성형, 적층, 진공 적층, 스핀 코팅, 또는 다른 적합한 애플리케이터를 이용하여 복수의 반도체 다이(14) 주위에 침착될 수 있음을 도시한다. 성형 화합물(56)은 폴리머 복합 재료, 예컨대 충전재를 갖는 에폭시 수지, 충전재를 갖는 에폭시 아크릴레이트, 또는 적절한 충전재를 갖는 폴리머일 수 있다. 반도체 다이(14)는, 비전도성일 수 있고 반도체 다이(14)를 외부 요소 및 오염물로부터 환경적으로 보호할 수 있는 성형 화합물(56)에 함께 임베드될 수 있다. 성형 화합물(56)은 반도체 다이의 모든 측방향 측면들(예컨대 4개의 측면들)에 인접하게 형성되고 그들과 직접 접촉할 수 있을 뿐만 아니라, 반도체 다이(14)의 활성 표면(20) 위에 형성될 수 있다. 성형 화합물(56)은 또한 전도성 범프들(28) 및 전도성 상호접속부들(52)의 측면들 주위에 그리고 그들과 직접 접촉하게 형성되어, 재구성된 패널, 재구성된 웨이퍼, 성형된 패널, 또는 성형된 웨이퍼(58)를 형성할 수 있다.
재구성된 패널(58)은, 선택적으로, 성형 화합물(56)을 경화시키는 경화 공정 또는 사후 성형 경화(post mold cure, PMC)를 겪을 수 있다. 일부 경우에 있어서, 성형 화합물(56)의 상부 표면, 전면, 또는 제1 표면(62)은 전도성 상호접속부들(52)의 제1 단부(53)와 실질적으로 동일 평면일 수 있다. 대안으로, 성형 화합물(56)의 상부 표면(62)은 전도성 상호접속부들(52)의 제1 단부들(53) 위에 있거나, 그와 오프셋되거나, 또는 그로부터 수직으로 분리되어, 재구성된 웨이퍼(58)가 그라인딩 동작을 겪은 후 전도성 상호접속부들(52)의 제1 단부들(53)이 봉합재(56)에 대하여 노출되게 할 수 있다.
재구성된 패널(58)은 또한 재구성된 패널(58)의 상부 표면, 전면, 또는 제1 표면(68)을 평탄화시키고 재구성된 패널(58)의 두께를 감소시키며, 성형 화합물(56)의 상부 표면(62)을 평탄화시키고 재구성된 패널(58)의 상부 표면(68)을 평탄화시키는, 그라인더(64)를 사용한 선택적 그라인딩 동작을 겪을 수 있다. 재구성된 패널(58)의 상부 표면(68)은 성형 화합물(56)의 상부 표면(62), 전도성 상호접속부들(52)의 제1 단부들, 또는 둘 다를 포함할 수 있다. 화학적 에칭이 또한, 성형 화합물(56) 및 재구성된 패널(58)을 제거 및 평탄화시키는 데 이용될 수 있다. 따라서, 전도성 상호접속부들(52)의 상부 표면(68)은 주변 영역(43)에서 성형 화합물(56)에 대하여 노출되어, 반도체 다이(14)와, 후속으로 형성되는 재배선 층 또는 빌드업 상호접속부 구조물 사이의 전기적 접속을 제공할 수 있다.
재구성된 웨이퍼(58)는 또한, 성형 체이스를 위해 존재하는 플랜지를 제거하는 것과 같이, 성형 공정의 결과로서 바람직하지 않은 위치들에 남은 과량의 성형 화합물(56)을 제거하기 위해 패널 트림 또는 트리밍을 겪을 수 있다. 재구성된 패널(58)은 원형, 직사각형, 또는 정사각형 형상을 포함하는 임의의 형상 및 크기의 풋프린트 또는 폼팩터를 포함할 수 있으며, 재구성된 웨이퍼(58)는 200 밀리미터(mm), 300 mm, 또는 임의의 다른 바람직한 크기의 직경, 길이, 또는 폭을 포함한다.
도 2d는 또한, 재구성된 패널(58) 내의 반도체 다이(14)의 실제 위치들이 검사 디바이스 또는 광학 검사 디바이스(59)로 측정될 수 있음을 도시한다. 이와 같이, 후속 도면들과 관련하여 도시되고 기술된 전체 성형 패널(58)의 후속 프로세싱은 재구성된 패널(58) 내의 반도체 다이(14)의 실제 위치들과 관련하여 수행될 수 있다.
도 2e는 성형된 패널(58) 위에 빌드업 상호접속부 구조물(70)을 형성하여, 전도성 상호접속부들(52) 및 전도성 범프들(28)을 전기적으로 접속시키고 그들 사이에 라우팅을 제공하는 것을 도시한다. 빌드업 상호접속부 구조물(70)이 3개의 전도성 층들 및 3개의 절연 층을 포함하는 것으로 도시되어 있지만, 당업자는 반도체 디바이스(90)의 구성 및 설계에 따라 더 적은 층들 또는 더 많은 층들이 사용될 수 있음을 이해할 것이다. 빌드업 상호접속부 구조물(70)은, 선택적으로, 재구성된 패널(58) 위에 형성 또는 배치되는 제1 절연 또는 패시베이션 층(72)을 포함할 수 있다. 제1 절연 층(72)은 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 또는 유사한 절연 및 구조적 특성들을 갖는 다른 재료의 하나 이상의 층들을 포함할 수 있다. 절연 층(72)은 PVD, CVD, 인쇄, 스핀 코팅, 스프레이 코팅, 소결 또는 열 산화를 이용하여 형성될 수 있다. 개구들 또는 제1 레벨 전도성 비아들이 절연 층(72)을 통하여 전도성 상호접속부들(52) 및 전도성 범프들(28) 위에 형성되어, 반도체 다이(14)와 접속될 수 있다.
제1 전도성 층(74)은 제1 RDL 층으로서 재구성된 패널(58) 위에 그리고 제1 절연 층(72) 위에 형성되어, 제1 절연 층(72) 내의 개구들을 통하여 연장되고, 제1 레벨 전도성 비아들과 전기적으로 접속되고, 전도성 범프들(28) 및 전도성 상호접속부들(52)과 전기적으로 접속될 수 있다. 전도성 층(74)은 패턴화 및 금속 침착 공정, 예컨대 스퍼터링, 전해 도금, 및 무전해 도금, 또는 다른 적합한 공정을 이용하여 형성되는 Al, Cu, Sn, Ni, Au, Ag, 또는 다른 적합한 전기 전도성 재료의 하나 이상의 층들일 수 있다.
제1 절연 층(72)과 유사하거나 동일할 수 있는 제2 절연 또는 패시베이션 층(76)이 재구성된 패널(58), 제1 전도성 층(74), 및 제1 절연 층(72) 위에 배치 또는 형성될 수 있다. 개구 또는 제2 레벨 전도성 비아가 제2 절연 층(76)을 통하여 형성되어 제1 전도성 층(74)과 접속될 수 있다.
제1 전도성 층(74)과 유사하거나 동일할 수 있는 제2 전도성 층(78)이 재구성된 패널(58) 위에, 제1 절연 층(72) 위에, 제1 전도성 층(74) 위에, 제2 레벨 전도성 비아 위에, 또는 제2 절연 층(72)의 개구 내에 제2 RDL 층으로서 형성되어, 제1 전도성 층(74), 제1 레벨 및 제2 레벨 전도성 비아들, 및 반도체 다이(14)와 전기적으로 접속될 수 있다.
제1 절연 층(72)과 유사하거나 동일할 수 있는 제3 절연 또는 패시베이션 층(80)이 제2 전도성 층(78) 및 제2 절연 층(76) 위에 배치 또는 형성될 수 있다. 개구 또는 제3 레벨 전도성 비아가, 또한, 제3 절연 층(80) 내에 또는 그를 통하여 형성되어 제2 전도성 층(78)과 접속될 수 있다.
제3 전도성 층 또는 UBM들(82)이 제3 절연 층(80) 및 제3 레벨 전도성 비아 위에 형성되어, 빌드업 상호접속부 구조물(70) 내의 다른 전도성 층들 및 전도성 비아들과 전기적으로 접속될 수 있을 뿐 아니라 반도체 다이(14), 전도성 범프들(28), 및 전도성 상호접속부들(52)에 전기적으로 접속될 수 있다. 본 명세서에서 제시되는 바와 같은 도금 공정에 의해 형성되는 모든 층들, 도금 층들, 또는 전도성 층들과 같이, UBM들(82)은 접착 층, 배리어 층, 시드 층, 또는 습윤 층 중 하나 이상을 포함하는 다중 금속 스택일 수 있다. 접착 층은 티타늄(Ti), 또는 티타늄 질화물(TiN), 티타늄 텅스텐(TiW), Al, 또는 크롬(Cr)을 포함할 수 있다. 배리어 층은 접착 층 위에 형성될 수 있고, Ni, NiV, 백금(Pt), 팔라듐(Pd), TiW, 또는 크롬구리(CrCu)로 제조될 수 있다. 일부 경우에 있어서, 배리어 층은 TiW 또는 Ti의 스퍼터링된 층일 수 있고, 접착 층 및 배리어 층 양측 모두로서의 역할을 할 수 있다. 어느 이벤트이든, 배리어 층은 Cu와 같은 재료의 원치 않는 확산을 억제할 수 있다. 시드 층은 Cu, Ni, NiV, Au, Al, 또는 다른 적합한 재료일 수 있다. 예를 들어, 시드 층은 약 2000 옹스트롬(예컨대, 2000 +/- 0 내지 600 옹스트롬)의 두께를 포함하는 Cu의 스퍼터링된 층일 수 있다. 시드 층은 배리어 층 위에 형성될 수 있고, 후속으로 형성되는 범프들, 볼들, 또는 상호접속부 구조물들(84) 아래에서 중간 전도성 층으로서의 역할을 할 수 있다. 일부 경우에 있어서, 습윤 층은 약 5 내지 11 μm 또는 7 내지 9 μm의 범위 내의 두께를 갖는 Cu의 층을 포함할 수 있다. 범프들(84)은, 예컨대 SnAg 솔더로 형성되는 경우, 리플로우 동안에 Cu UBM의 일부를 소모할 수 있고, 솔더 범프(84)와 습윤 층의 Cu 사이의 계면에 금속간 화합물을 형성한다. 그러나, 습윤 층의 Cu는 고온 에이징 동안에 솔더에 의한 Cu 패드의 전체 소모를 방지할 정도로 충분히 두껍게 제조될 수 있다.
일부 경우에 있어서, UBM들(82)은 Ni, Pd 및 Au를 포함할 수 있다. UBM들(82)은 빌드업 상호접속부 구조물(70)로의 저저항 상호접속부뿐만 아니라 솔더 확산에 대한 배리어 및 솔더 습윤성을 위한 시드 층을 제공할 수 있다.
도 2f는 임시 캐리어(40)를 제거하여, 전도성 상호접속부들(52)의 제2 단부들(54)을 노출시키는 것을 도시한다. 임시 캐리어(40)는 예를 들어, 임시 캐리어(40)를 그라인딩함으로써, UV 이형 테이프(44)를 UV 방사선에 노출시켜 UV 테이프(44)를 유리 기판(40)으로부터 분리함으로써, 또는 다른 적합한 방법으로 제거될 수 있다. 임시 캐리어(40)의 제거 후, 재구성된 패널(58)은 또한, 전도성 상호접속부들(52)의 노출된 제2 단부들(54)을 포함하는, 임시 캐리어(40)의 제거 후 노출된 재구성된 패널(58)의 표면을 세정하기 위해, 습윤 에칭과 같은 에칭 공정을 겪을 수 있다.
전도성 상호접속부들(52)의 노출된 제2 단부들(54)은 또한, PoP UBM 패드, UBM 구조물들, 또는 랜드 패드들(86)을 형성하기 위해, OSP(Organic Solderability Preservative) 코팅, 솔더 인쇄, 무전해 도금, 또는 다른 적합한 공정에 의한 것과 같은, 코팅 또는 패드 마무리 공정을 겪을 수 있다. UBM들(86)은 접착 층, 배리어 층, 시드 층, 또는 습윤 층 중 하나 이상의 다중 금속 스택을 포함할 수 있다. 접착 층은 Ti, TiN, TiW, Al, 또는 Cr을 포함할 수 있다. 배리어 층은 접착 층 위에 형성될 수 있고, Ni, NiV, Pt, Pd, TiW, 또는 CrCu로 제조될 수 있다. 배리어 층은 Cu와 같은 재료의 원치 않는 확산을 억제할 수 있다. 시드 층은 Cu, Ni, NiV, Au, 또는 Al일 수 있다. 시드 층은 전도성 상호접속부들(52) 위에 형성될 수 있고, 후속으로 형성되는 PoP 범프들, 볼들, 또는 상호접속부 구조물들 아래에서 중간 전도성 층으로서의 역할을 할 수 있다. 일부 경우에 있어서, UBM들(86)은 Ni 및 Au를 포함할 수 있다. UBM들(86)은 저저항 상호접속부뿐만 아니라 솔더 확산에 대한 배리어 및 솔더 습윤성을 위한 시드 층을 제공할 수 있다.
UBM들(86)의 반대편에서, 범프들, 볼들, 또는 상호접속부 구조물들(84)이 UBM 패드(82) 상에 그리고 빌드업 상호접속부 구조물(70) 위에 형성될 수 있다. 범프들(84)은 증발, 전해 도금, 무전해 도금, 볼 드롭, 또는 스크린 인쇄 공정을 이용하여 UBM들(82) 위에 전기 전도성 범프 재료를 침착시킴으로써 형성될 수 있다. 범프 재료는 선택적 플럭스 용액(flux solution)을 갖는 Al, Sn, Ni, Au, Ag, Pb, 비스무트(Bi), Cu, 솔더, 및 이들의 조합일 수 있다. 예를 들어, 범프 재료는 공융 Sn/Pb, 고연납 솔더, 또는 무연납 솔더일 수 있다. 범프 재료는 적합한 부착 또는 접합 공정을 이용하여 UBM들(82)에 접합될 수 있다. 일 실시예에서, 범프 재료는 그의 용융점 이상으로 재료를 가열함으로써 리플로우되어 구형 볼들 또는 범프들(84)을 형성한다. 일부 응용예에서, 범프들(84)은 다시 리플로우되어 UBM들(82)에 대한 전기 접촉을 개선시킨다. 범프들(84)은 또한 UBM 층(82)에 압축 접합되거나 열압착 접합될 수 있다. 범프들(84)은 UBM(82) 위에 형성될 수 있는 한 가지 타입의 상호접속부 구조물을 나타낸다. 상호접속부 구조물은 또한 접합 와이어, 전도성 페이스트, 스터드 범프, 마이크로 범프, 또는 다른 전기적 상호접속부들을 사용할 수 있다.
도 2f는 또한, 개개의 반도체 디바이스들 또는 패키지들(90)을 형성하기 위한, 쏘우 블레이드 또는 레이저 커팅 툴(88)을 이용한, 성형된 패널(58) 및 빌드업 상호접속부 구조물(70)의 낱개화를 도시한다.
도 2g는 반도체 다이(14) 주위에, 그리고 그로부터 측방향으로 오프셋되고 봉합재 재료(56) 내에 배치되는 주변 전도성 상호접속부 구조물들(52)을 갖는 최종 반도체 디바이스(90)의 프로파일 단면도를 도시한다. 주변 전도성 상호접속부 구조물들(52)은 봉합재(56)의 상부 표면(62)으로부터 상부 표면(62)의 반대편인 봉합재(56)의 저부 표면(66)까지 수직 방향으로 봉합재(56)를 완전히 통과해서 연장되어, 반도체 디바이스(90)를 통과하는 수직 전기적 상호접속을 제공할 수 있으며, 이는 패키지 온 패키지(PoP) 배열들 내의 패키지들의 적층을 가능하게 할 수 있다.
도 2h 및 도 2i는 도 2g에 도시된 반도체 디바이스(90)의, 섹션 라인 2H-2I에서 취해진 프로파일 단면도의 일부분의 근접도를 도시한다. 도 2h는 다이(14)의 배면(18)이 봉합 공정 동안 성형 화합물(56)로 다이(14)를 임시 캐리어(40)에 페이스-업으로 부착하는 데 사용되는 DAF(30)를 포함할 수 있다는 것을 도시하며, 이때 DAF(30)는 반도체 디바이스(90)의 최종 구조물의 일부가 된다. DAF(30)는 임시 캐리어(40)의 제거 후, 또는 임시 캐리어(40)의 제거와 함께 노출될 수 있다. 반도체 디바이스(90)의 일부로서 DAF(30)를 유지하는 것은 반도체 다이(14)의 양 측면들(18, 20)에서의 열팽창 불일치의 균형을 맞춤으로써, 패키지(90)의 뒤틀림을 감소시킬 수 있다.
한편, 도 2i는, DAF(30)가 최종 패키지(90)의 일부로서 존재하지 않아서, 반도체 다이(14)의 배면(18)이, 예컨대 캐리어 제거 공정 후에, 성형 화합물(56)에 대하여 노출되도록 하는 배열을 도시한다. 반도체 다이(14)의 배면(18)을 성형 화합물(56) 또는 패키지(90)의 외부에 대하여 노출된 채로 남겨둠으로써, 패키지(90)의 열적 성능은 향상될 수 있고 또한 패키지(90)의 두께도 감소될 수 있다. 선택적으로, 높은 열 전도성 다이 부착 재료, 열 계면 재료(TIM), 또는 히트 싱크는 반도체 다이(14)의 배면(18)에 커플링 또는 부착되어, 반도체 다이(14) 및 패키지(90)의 열적 성능을 향상시킬 수 있다.
도 3은 도 1a 내지 도 2h, 도 4a 및 도 4b에 도시되고 기술된 바와 같은, 전체 성형 주변 PoP 디바이스들 또는 패키지들(90)을 형성하는 방법의 비제한적인 예를 도시하는 흐름도(100)를 도시한다. 도 3에 열거되는 요소들, 액션들, 또는 단계들은 도시된 순서 또는 순차로 수행될 수 있지만, 필수적인 것은 아니다. 더 적은 요소들뿐 아니라 반도체 디바이스(90)를 형성하는 데 포함된 다양한 요소들의 순서 또는 순차가 본 발명의 사상 및 범주로부터 벗어남이 없이 수정될 수 있다.
요약하면, 요소들(102 내지 112)은 일반적으로 도 1a 내지 도 1c에 도시된 바와 같은 반도체 다이(14)를 포함하는 반도체 웨이퍼(10) 상의 프로세싱을 지칭하며, 요소들(114 내지 130)에서 일어나는 프로세싱과 동시에, 또는 그와 병렬로 프로세싱될 수 있다. 요소(114)의 임시 캐리어는 요소들(102 내지 112)로부터의 반도체 다이(14)의 실장을 허용하고; 이와 같이, 요소들(114 내지 148)은 도 2d의 재구성된 웨이퍼 또는 m-시리즈 패널(58) 및 요소(24)가 형성될 때까지 반도체 다이의 프로세싱을 지칭할 수 있다. 후속 프로세싱은 요소들(25 내지 35)에서 기술되고 도 2f 내지 도 2h에 도시된 바와 같이, 재구성된 웨이퍼 레벨에서 일어날 수 있으며, 이때 반도체 디바이스들(90)이 제조된다. 이하에서, 도 3의 흐름도(100)에 도시된 요소들 각각에서의 프로세싱은 하기에 더 상세히 제시된다.
요소(102)는, 도 1a에 도시된 바와 같이, 반도체 웨이퍼(10)를 제공하는 것을 나타낸다. 요소들(102 내지 112)에 제시된 후속 프로세싱은 도 1b에 도시된 바와 같이 반도체 웨이퍼(10)와 관련하여 일어날 수 있다. 보다 구체적으로, 요소(104)는, 반도체 다이(14)가 반도체 웨이퍼(10)의 일부인 동안, 반도체 다이(14) 위에 그리고 콘택트 패드들(22)과 접촉하게 전도성 상호접속부들(28)을 형성하는 것을 나타낸다. 요소(106)는 반도체 웨이퍼(10)를 박막화하는 것을 나타낸다. 요소(108)는 DAF(30)를 반도체 웨이퍼(10)에 부착하는 것을 나타낸다. 요소(110)는 쏘우 스트리트들(16)에서, 또는 그들 내에서 반도체 웨이퍼(10)를 레이저 그루빙하는 것을 나타낸다. 요소(112)는 쏘우 블레이드 또는 레이저 커팅 툴(32)을 이용하여 반도체 웨이퍼(10)를 다이싱 또는 쏘우 커팅하는 것을 나타낸다.
요소(114)는 요소들(8 내지 23 또는 8 내지 31)에 의해 나타내지는 후속 프로세싱이 일어날 수 있는 임시 캐리어(40)를 제공하는 것을 나타낸다. 요소(116)는 임시 캐리어(40) 위에 시드 층(46)을 스퍼터링하는 것을 나타낸다. 요소(118)는 시드 층(46) 위에 레지스트 층(48)을 형성하는 것을 나타낸다. 요소(120)는 레지스트 층(48)을 노출시키는 것을 나타낸다. 요소(122)는 노출된 레지스트 층(48)을 현상하여 레지스트 층(48) 내의 개구들(50)을 형성하는 것을 나타낸다. 요소(124)는 현상된 레지스트 층(48) 및 개구들(50)에 대한 현상 후 검사(ADI)를 수행하는 것을 나타낸다. 요소(126)는 현상된 레지스트 층(48) 상에서 디스컴 동작을 수행하는 것을 나타낸다. 요소(128)는 전도성 상호접속부들(52)을 형성 또는 도금하는 것을 나타낸다. 요소(130)는 레지스트 층(48)을 제거 또는 스트리핑하는 것을 나타낸다. 요소(132)는 반도체 다이(14)를 임시 캐리어(40)에 실장하는 것을 나타낸다. 요소(134)는 반도체 다이(14)를 다이 부착 영역(42) 내에서, 임시 캐리어(40) 위에서 제자리에 고정시키기 위해 DAF(30)를 경화시키는 것을 나타낸다. 요소(136)는 반도체 다이(14), 전도성 범프들(2), 및 전도성 상호접속부들(52)을 성형 화합물 또는 봉합재(56)로 성형 또는 봉합하여, 재구성된 패널(58)을 형성하는 것을 나타낸다. 요소(138)는 성형 화합물(56)의 PMC를 나타낸다. 요소(140)는 성형 화합물(56)의 상부 표면(62)을 그라인딩하는 것을 나타낸다. 요소(142)는 그라인더(64)을 이용한 그라인딩 후 재구성된 패널(58)의 습식 에칭을 나타내며, 그 후 제1 단부들(53)이 그라인딩된다. 요소(144)는 성형 체이스를 위해 존재하는 플랜지를 제거할 수 있는, 재구성된 웨이퍼(58)의 패널 트림 또는 트리밍을 나타낸다. 요소(146)는 재구성된 패널(58) 내의 반도체 다이(14)의 실제 위치를 측정하는 것을 나타낸다. 요소(148)는, 전체 성형 패널(58) 내의 반도체 다이(24)의 실제 위치가 알려져 있는, 전체 성형 패널(58)을 갖는 것을 나타낸다. 요소들(150 내지 170)에서의 후속 프로세싱은 전체 성형된 패널(58)과 관련하여 일어날 수 있다.
요소들(150 내지 160)은 성형된 패널(58) 위에 빌드업 상호접속부 구조물(70)을 형성하는 것을 나타낸다. 더 구체적으로, 요소(150)는, 선택적으로, 제1 절연 또는 패시베이션 층(72)을 성형된 패널(58) 위에, 그리고 제1 레벨 전도성 비아들을 절연 층(72)을 통해 형성하여 반도체 다이(14)와 접속되게 하는 것을 나타낸다. 요소(152)는 제1 전도성 층(74)을 제1 RDL 층으로서 형성하여, 제1 레벨 전도성 비아들과 전기적으로 접속되어 전도성 범프들(28) 및 전도성 상호접속부들(52)과 전기적으로 접속되게 하는 것을 나타낸다. 요소(154)는 제1 전도성 층(74) 및 제1 절연 층(72) 위에 배치 또는 형성되는 제2 절연 또는 패시베이션 층(76)뿐만 아니라, 제2 레벨 전도성 비아가 제2 절연 층(76)을 통해 형성되어 제1 전도성 층(74)과 접속되는 것을 나타낸다. 요소(156)는 제2 RDL 층으로서 제2 전도성 층(78)을 제1 전도성 층(74) 및 제1 절연 층(72) 위에 형성하여 제1 전도성 층(74) 및 제1 레벨 및 제2 레벨 전도성 비아들과 전기적으로 접속되는 것을 나타낸다. 요소(158)는 제2 전도성 층(78) 및 제2 절연 층(76) 위에 배치 또는 형성되는 제3 절연 또는 패시베이션 층(80)뿐만 아니라, 제3 레벨 전도성 비아가 제3 절연 층(80)을 통해 형성되어 제2 전도성 층(78)과 접속되는 것을 나타낸다. 요소(160)는 UBM 층으로서 제3 전도성 층(32)을 제3 절연 층 및 제3 레벨 전도성 비아 위에 형성하여, 예컨대 전도성 범프들(28), 및 전도성 상호접속부들(52)을 통해, 빌드업 상호접속부 구조물들(70) 내의 다른 전도성 층들 및 전도성 비아들 및 반도체 다이(14)와 전기적으로 접속되는 것을 나타낸다.
요소(162)는 임시 캐리어(40)를 제거하여 전도성 상호접속부들(52)의 제2 단부들(54)을 노출시키는 것을 나타낸다. 요소(164)는 성형된 패널(58)이 전도성 상호접속부들(52)의 노출된 제2 단부들(54)을 세정하기 위해 에칭 공정을 겪는 것을 나타낸다. 요소(166)는, PoP UBM 패드 또는 UBM 구조물(86)을 형성하기 위해, 전도성 상호접속부들(52)의 노출된 제2 단부들(54)이, 예컨대 무전해 도금 또는 다른 적합한 공정에 의한 코팅 또는 패드 패드 마무리 공정을 겪는 것을 나타낸다. PoP 패드(86)는 니켈 및 금과 같은 하나 이상의 전도성 층들을 포함할 수 있고, 패키지의 상부 및 저부에서 노출된 구리 포스트들의 상부 및 저부 표면들 둘 모두에서 동시에 일어날 수 있다. 요소(168)은 범프 또는 솔더 볼(84)과 같은 패키지 상호접속부가 UBM 패드(82) 상에 형성되는 것을 나타낸다. 요소(170)는, 개개의 반도체 디바이스들 또는 패키지들(90)을 형성하기 위한, 쏘우 블레이드 또는 레이저 커팅 툴(88)을 이용한, 성형된 패널(58) 및 빌드업 상호접속부 구조물(70)의 낱개화를 나타낸다.
도 4a 내지 도 4c에 대한 공정 흐름은 도 2a 내지 도 2h 및 도 3에 이어서 계속되며, 이들에 도시되고 이들과 관련하여 기술된 특징들 또는 요소들을 포함할 수 있다. 도 2e 또는 도 3에 이어서, 도 4a는 재구성된 패널(58) 및 빌드업 상호접속부 구조물(70)이 예컨대 그라인딩 또는 UV 이형에 의한, 임시 캐리어(40) 및 선택적 계면 층(44)을 제거하는 추가의 공정, 단계, 또는 특징을 겪게 되어, 범프들(84)(예를 들어, 도 2f 및 도 3의 요소(168)에서의 볼 부착부 참조)의 부착 또는 형성 후 전도성 상호접속부들(52)(예를 들어, 도 2f 및 도 3의 요소(162) 참조)을 노출시키는 것을 도시한다.
도 4a는 또한, 도 2f로부터의 PoP UBM 패드들(86)이 생략되고, 복수의 리세스 또는 에칭된 리세스(180)의 추가의 특징부가 패키지(90)의 상부 표면, 전면, 또는 제1 표면(182)을 따라 배치되는 것을 도시한다. 일부 경우에 있어서, 반도체 디바이스(90)의 상부 표면(182)은 성형 화합물(56)의 상부 표면(62)과 동일 평면이거나 동일 공간에 있을 수 있고, 또한 재구성된 패널(58)의 상부 표면(68)과 동일 평면이거나 동일 공간에 있을 수 있다. 리세스들(180)은 전도성 상호접속부들(52)의 일부분을 에칭 또는 제거함으로써 형성되어, 깊이(D)를 갖는 오프셋, 갭, 또는 거리(184)를 형성할 수 있다. 깊이(D1)는 전도성 상호접속부들(52)의 상부 표면(182)으로부터 반도체 디바이스(90)의 상부 표면 상부 표면(182) 또는 성형 화합물(56)의 상부 표면(62)까지 연장될 수 있다. 일부 경우에 있어서, 깊이(D)는 약 1 내지 30 μm, 또는 1 내지 20 μm, 또는 1 내지 10 μm이거나 그 범위 내일 수 있다. 오프셋(184)은 전도성 상호접속부들(52)의 상부 표면(182)이 반도체 디바이스(90)의 상부 표면(182)에 대하여 오프셋되거나, 리세스되거나 낮춰지게 할 수 있으며, 이는 이어서, PoP 배열로 서로의 상부에 실장될 때, 다수의 패키지들 또는 반도체 디바이스들, 예컨대 반도체 디바이스들(90)의 높이를 감소시킬 수 있다.
도 4a에 이어서 도 4b는, 솔더 범프, 범프, 볼, 또는 상호접속부(186)가 전도성 상호접속부들(52) 위에서 봉합재(56) 내의 리세스(180) 내에 배치될 수 있다는 것을 도시한다. 솔더 범프(186)는 솔더 페이스트 또는 캡, 예컨대 주석 은(SnAg) 페이스트 또는 캡 또는 다른 적합한 재료를 사용하여 형성될 수 있으며, 이는 PoP 구성에서 다수의 패키지들의 적층을 용이하게 하는 솔더 페이스트 인쇄 또는 볼 드롭 및 리플로우 공정으로 형성될 수 있다. 다른 경우에 있어서, 솔더 범프는, 도 4c와 관련하여 하기에서 더 상세히 기술되는 바와 같이, 전도성 상호접속부(52)의 형성동안 침착되는 에칭 정지 층 또는 재료로부터 리플로우될 수 있다. 임의의 이벤트에서, 그리고 형성 방법에도 불구하고, 솔더 범프(186)는, 예컨대 SnAg 캡으로서 형성되는 경우, 도 2f와 관련하여 논의된 바와 같이, NiAu 마무리로 형성된 PoP UBM 패드(86)보다 저렴할 수 있다. 도 4b에 도시된 캡(186)을 포함하는 것은, 반도체 디바이스들(90)의 수율을 개선할 수 있고 패키지 뒤틀림으로 인한 패키지 불량을 감소시키는 것을 도울 수 있다. 추가로, 반도체 다이(14)의 배면(18) 위에 형성된 성형 화합물(56) 및 DAF(30)는 또한 열 사이클 동안 반도체 디바이스들(90)의 성능을 개선하는 것뿐만 아니라 반도체 디바이스들(90)의 비틀림을 감소시키는 것을 도울 수 있다.
도 2a 및 도 2b와 유사하게, 도 4c는, 전도성 상호접속부들(52)이 제1 부분(190), 에칭 정지 층(192), 및 제2 부분(194)을 포함하는 다수의 부분들 또는 층들을 포함하는 것으로 형성될 수 있다는 것을 도시한다. 전도성 상호접속부(52)의 제1 부분(190)은 임시 캐리어(40) 또는 반도체 다이 실장 장소(42) 주위의 주변 영역(43) 내의 선택적 계면 층(44) 위에, 그리고 그와 직접 접촉하게 형성될 수 있다. 제1 부분(190)을 형성한 후, 에칭 정지 층(192)이 전도성 상호접속부(52)의 제1 부분(190) 위에서, 도금 또는 다른 적합한 공정에 의해 형성될 수 있다. 에칭 정지 층(192)을 형성한 후, 전도성 상호접속부(52)의 제2 부분(194)이 에칭 정지 층(192) 위에 그리고 전도성 상호접속부(52)의 제1 부분(190) 위에 형성될 수 있다. 일부 경우들에 있어서, 제1 부분(190), 에칭 정지 층(192), 및 제2 부분(194)의 풋프린트들은 예컨대 서로의 0 내지 10%의 범위 내에서, 서로 동일하거나 실질적으로 동일할 수 있다.
전도성 상호접속부(52)의 제1 부분(190) 및 제2 부분(194)은 동일하거나 유사한 재료, 예컨대 구리로 형성되거나, 또는 전도성 상호접속부(52)와 관련하여 전술된 바와 같은 임의의 다른 적합한 재료로 형성될 수 있다. 일부 경우에 있어서, 에칭 정지 층(192)은 전도성 상호접속부들(52)의 제1 부분(190) 및 제2 부분(194)을 형성하는 재료와 상이한 재료의 얇은 층으로서 형성될 수 있다. 에칭 정지 재료의 얇은 층(192)은 1 내지 80 μm, 5 내지 65 μm, 15 내지 50 μm, 20 내지 40 μm, 또는 그 부근, 예컨대 +/- 1 내지 20 퍼센트의 두께를 포함할 수 있다. 에칭 정지 층(192)은 Au, Ag, 또는 솔더와 같은 금속으로 형성될 수 있다. 일부 경우에 있어서, 제1 부분(190) 및 제2 부분(194)은 제1 에칭 화학물질에 의해 에칭되거나 그에 반응할 재료들로 형성될 것이고, 에칭 정지 층(192)은 제1 에칭 화학물질에 반응하지 않거나, 또는 실질적으로 감소된 속도로, 예컨대 제1 에칭 화학물질의 속도의 단지 0 내지 10%, 0 내지 5%, 또는 2% 미만인 속도로 제1 에칭 화학물질에 반응할 재료로 형성될 수 있다. 반대로, 에칭 정지 층(192)은 제2 에칭 화학물질에 반응하게 되는 반면, 제1 부분(190) 및 제2 부분(194)은 제2 에칭 화학물질에 반응하지 않거나, 또는 실질적으로 감소된 속도로, 예컨대 제2 에칭 화학물질의 속도의 0 내지 10%, 0 내지 5%, 또는 2% 미만으로 제2 에칭 화학물질에 반응할 것이다. 예를 들어, 에칭 정지 층(192)은 구리를 에칭하는 제1 에칭 화학물질에 의해 에칭되지 않는 재료로 형성될 수 있고; 전도성 상호접속부(52)의 제2 부분(194)은 에칭 정지 층(192)을 에칭하는 제2 에칭 화학물질에 의해 에칭되지 않는 구리 재료로 형성될 수 있다.
따라서, 단순히 (도 4a에 도시된 바와 같이) 에칭 정지 층(192)이 없는 복수의 전도성 상호접속부(52)를 에칭하고 에칭 공정의 균일성에 의존하여 균일한 높이의 에칭된 상호접속부들(52) 또는 균일한 깊이(D)의 리세스들(180)을 생성하는 대신에, 전도성 상호접속부들(52)의 제1 부분은 과에칭(over-etch)될 수 있다. 본 명세서에서 사용되는 바와 같은 과에칭은, 원하는 에칭 두께를 달성하기 위해 통상적으로 필요하거나 필요한 것보다 길게 전도성 상호접속부(52)의 적어도 일부분을 에칭 화학물질에 노출시키는 것을 지칭할 수 있다. 전도성 상호접속부들(52)의 제1 부분들(190)을 과에칭하는 것은, 제1 부분들(190) 모두가 완전히, 전체적으로, 또는 실질적으로 제거되게 하는 한편 제1 에칭 화학물질에 의해 에칭되지 않는 에칭 정지 층(192)은 온전한 상태를 유지하도록 보장할 수 있다. 이와 같이, 에칭된 상호접속부들(52)의 높이들은 제2 부분들(194) 및 에칭 정지 층들(192)의 높이들을 포함하는 균일한 높이들을 포함한다. 또한, 에칭된 상호접속부들(52)의 균일한 높이들은 에칭 속도들의 균일성에 의존할 필요가 없으며, 이들은 일부 경우에 있어서 재구성된 패널(58)을 가로질러 변할 수 있다. 대신에, 에칭된 전도성 상호접속부들(52)의 높이의 균일성 및 리세스들(180)의 깊이(D)의 균일성은 제1 부분(190) 및 에칭 정지 층(192)의 형성의 균일성에 의존하며, 이러한 형성은 예컨대 도금에 의한 것이며, 이는 에칭 공정의 정밀도 및 균일성보다 더 정밀하고 균일할 수 있다. 따라서, 과에칭은, 제1 에칭 화학물질을 이용한 에칭 동안 제1 부분의 제거에 있어 가변성이 있더라도, 일관된 에칭 깊이, 또는 리세스들(180)의 깊이(D1), 및 제1 부분(190)의 원하는 양의 완전한 제거를 보장할 수 있다.
도 4b 및 도 4c에 도시된 바와 같이, 에칭 정지 층(192)이 존재하는 경우, 에칭 정지 층(192)의 처리는 반도체 디바이스(90)의 다양한 태양, 설계, 또는 실시예에 기초하여 변할 수 있다. 도 4b의 좌측의 최종 반도체 디바이스(190) 내의 에칭 정지 층(192)이 없는 전도성 상호접속부들(52), 및 도 4b의 우측의 최종 반도체 디바이스(190) 내의 에칭 정지 층(192)을 갖는 전도성 상호접속부들(52)을 포함하는 도 4b의 예시는, 전도성 상호접속부들(52)의 다수의 배열들에 대한 지지를 제공하며, 이는 상이한 반도체 디바이스들(90)에서 균일하게 포함될 수 있지만, 도 4b에 도시된 바와 같이 동일한 반도체 디바이스(90) 내에서 에칭 정지 층(192)의 상이한 사용들 사이의 변화를 반드시 가져야 하는 것은 아니다.
에칭 정지 층(192)이 전도성 상호접속부(52)의 일부로서 포함되는 일부 경우에 있어서, 에칭 정지 층(192)은, 전도성 범프(186)가 전도성 상호접속부에 커플링될 때 전도성 상호접속부(52)의 제2 부분(194) 위에 남아 있는 납땜가능 표면 마무리로서 형성될 수 있다. 따라서, 에칭 정지 층(192)은 도 4b에 도시된 바와 같이, 전도성 상호접속부(52)의 제2 부분(194)과 전도성 범프(186) 사이에, 그리고 둘 모두와 직접 접촉하게 위치될 수 있다.
에칭 정지 층(192)이 전도성 상호접속부(52)의 일부로서 포함되는 다른 경우에 있어서, 전도성 상호접속부(52)의 제1 부분(190)을 에칭하여 에칭 정지 층(192)을 노출시킨 후, 에칭 정지 층(192)은 리플로우되어 전도성 범프(186), 또는 전도성 범프(186)의 일부분을 형성할 수 있다. 이와 같이, 제1 부분(190), 에칭 정지 층(192), 및 제2 부분(194)의 상대적 크기설정 또는 높이들은 최종 반도체 디바이스(90)의 원하는 구성들 및 설계들에 따라 변할 수 있다. 일부 경우에 있어서, 솔더 범프(186)의 상부는 반도체 디바이스(90)의 상부 표면(182)과 실질적으로 평면에 있거나, 그와 동일한 높이일 수 있다. 다른 경우에 있어서, 솔더 범프(186)의 상부는 반도체 디바이스(90)의 상부 표면(182)과 상이한 높이이거나, 또는 그에 대해 오프셋될 수 있다.
에칭 정지 층(192)의 최종 사용 또는 응용에 따라, 전도성 상호접속부(52) 내에서의 에칭 정지 층(192)의 수직 위치 또는 높이는 변할 수 있다. 에칭 정지 층(192)의 수직 위치가 전도성 상호접속부(52) 내에서 변함에 따라, 제1 부분(190) 및 제2 부분(194)의 높이들 또는 상대적 높이들도 전도성 상호접속부들(52) 내에서 변할 수 있다. 일부 경우에 있어서, 제1 부분(190) 및 제2 부분(194)의 높이들은 동일하거나 실질적으로 동일하여, 에칭 정지 층(132)을 전도성 상호접속부들(52)의 중점 또는 중심에 배치할 뿐만 아니라, 재구성된 패널(58)의 상부 표면(68) 및 재구성된 패널(58)의 저부 표면(69)으로부터 등거리로 이격되게 할 수 있다.
본 발명이 상이한 형태로 다수의 실시예를 포함하지만, 본 발명이 개시된 방법 및 시스템의 원리의 예시로서 간주될 것이고 개시된 개념의 넓은 태양을 예시된 실시예로 제한하도록 의도되지 않는다는 이해 하에 특정 실시예의 세부사항이 하기의 페이지에서 도면 및 기록된 설명에 제시된다. 또한, 다른 구조, 제조 디바이스, 및 예가 제공된 것들과 혼합 또는 치환될 수 있다는 것이 당업자에 의해 이해되어야 한다. 상기의 설명이 특정 실시예를 나타내는 경우, 다수의 수정이 본 발명의 사상으로부터 벗어나지 않으면서 이루어질 수 있고 이들 실시예 및 구현예가 다른 기술에도 마찬가지로 적용될 수 있다는 것이 이의없이 명백해질 것이다. 따라서, 개시된 요지는 본 발명의 사상 및 범주와 당업자의 지식 내에 속하는 모든 그러한 변경, 수정, 및 변형을 포괄하도록 의도된다. 이와 같이, 첨부된 청구범위에 기술되는 바와 같은 본 발명의 더 넓은 사상 및 범주로부터 벗어남이 없이 그에 대해 다양한 수정 및 변경이 이루어질 수 있다는 것이 명백할 것이다. 따라서, 명세서 및 도면은 제한적인 관점이 아니라 예시적인 관점에서 고려되어야 한다.

Claims (21)

  1. 반도체 디바이스를 제조하는 방법으로서,
    반도체 다이 실장 장소를 포함하는 임시 캐리어를 제공하는 단계;
    상기 반도체 다이 실장 장소의 주변부 내의 상기 임시 캐리어 위에 전도성 상호접속부의 제1 부분을 형성하는 단계;
    상기 전도성 상호접속부의 상기 제1 부분 위에 에칭 정지 층을 형성하는 단계;
    상기 에칭 정지 층 위에 그리고 상기 전도성 상호접속부의 상기 제1 부분 위에 상기 전도성 상호접속부의 제2 부분을 형성하는 단계;
    상기 반도체 다이 실장 장소에서 반도체 다이를 실장하는 단계;
    상기 전도성 상호접속부 및 반도체 다이를 성형 화합물로 봉합하는 단계;
    상기 전도성 상호접속부의 상기 제2 부분 상의 상기 전도성 상호접속부의 제1 단부를 노출시키는 단계;
    빌드업 상호접속부 구조물을 형성하여 반도체 다이 및 상기 전도성 상호접속부의 상기 제1 단부들을 접속시키는 단계;
    상기 임시 캐리어를 제거하여, 상기 전도성 상호접속부의 상기 제1 단부의 반대편인 상기 전도성 상호접속부의 상기 제2 부분 상의 상기 전도성 상호접속부의 제2 단부를 노출시키는 단계; 및
    상기 전도성 상호접속부의 상기 제1 부분을 에칭하여 상기 에칭 정지 층을 노출시키는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 에칭 정지 층을 형성하는 단계는 20 내지 40 μm의 범위 내의 두께를 포함하는 솔더의 층을 형성하는 단계를 포함하는, 방법.
  3. 제2항에 있어서, 상기 전도성 상호접속부의 상기 제1 부분을 에칭하여 상기 에칭 정지 층을 노출시킨 후, 상기 에칭 정지 층을 리플로우하여 범프를 형성하는 단계를 추가로 포함하는, 방법.
  4. 제1항에 있어서, 상기 전도성 상호접속부의 상기 제2 부분이 전도성 범프에 커플링될 때 상기 전도성 상호접속부의 상기 제2 부분 위에 남아 있는 납땜가능 표면 마무리(solderable surface finish)로서 상기 에칭 정지 층을 형성하는 단계를 추가로 포함하는, 방법.
  5. 제1항에 있어서,
    상기 전도성 상호접속부의 상기 제1 부분을 에칭하는 제1 에칭 화학물질에 의해 에칭되지 않는 재료로 상기 에칭 정지 층을 형성하는 단계; 및
    상기 에칭 정지 층을 에칭하는 제2 에칭 화학물질에 의해 에칭되지 않는 구리 재료로 상기 전도성 상호접속부의 상기 제2 부분을 형성하는 단계를 추가로 포함하는, 방법.
  6. 제1항에 있어서, 빌드업 상호접속부 구조물을 형성하여 상기 반도체 다이 및 상기 전도성 상호접속부의 상기 제1 단부들을 접속시키는 단계를 추가로 포함하는, 방법.
  7. 제1항에 있어서,
    제1 그라인딩 공정으로 상기 전도성 상호접속부의 상기 제1 단부를 노출시키는 단계; 및
    상기 임시 캐리어를 제거하는 제2 그라인딩 공정으로 상기 전도성 상호접속부들의 상기 제2 단부를 노출시키는 단계를 추가로 포함하는, 방법.
  8. 제1항에 있어서,
    다이 부착 필름(die attach film, DAF)으로 상기 반도체 다이 실장 장소에서 상기 반도체 다이를 실장하는 단계; 및
    상기 임시 캐리어를 제거한 후 상기 DAF 재료를 노출시키는 단계를 추가로 포함하는, 방법.
  9. 반도체 디바이스를 제조하는 방법으로서,
    반도체 다이 실장 장소를 포함하는 임시 캐리어를 제공하는 단계;
    상기 반도체 다이 실장 장소의 주변부 내의 상기 임시 캐리어 위에 전도성 상호접속부들을 형성하며, 상기 전도성 상호접속부들 각각은, 제1 부분, 제2 부분 및 상기 제1 부분과 상기 제2 부분 사이에 배치된 에칭 정지 층을 포함하는 단계;
    상기 반도체 다이 실장 장소에서 반도체 다이를 실장하는 단계;
    상기 전도성 상호접속부들 및 반도체 다이를 성형 화합물로 봉합하는 단계;
    상기 전도성 상호접속부들의 제1 단부들을 노출시키는 단계;
    상기 임시 캐리어를 제거하여, 상기 전도성 상호접속부들의 상기 제1 단부들의 반대편인 상기 전도성 상호접속부들의 제2 단부들을 노출시키는 단계; 및
    상기 전도성 상호접속부들을 에칭하여, 상기 전도성 상호접속부들의 상기 제2 단부들을 상기 성형 화합물에 대하여 리세스하는 단계를 포함하는, 방법.
  10. 삭제
  11. 제9항에 있어서,
    솔더로 상기 에칭 정지 층을 형성하는 단계; 및
    상기 전도성 상호접속부들의 상기 제1 부분을 에칭하여 각각의 전도성 상호접속부의 상기 에칭 정지 층을 노출시킨 후, 상기 에칭 정지 층을 리플로우하여 범프를 형성하는 단계를 추가로 포함하는, 방법.
  12. 제9항에 있어서, 상기 전도성 상호접속부들의 상기 제2 부분 위에 남아 있는 표면 마무리로서 상기 에칭 정지 층을 형성하는 단계를 추가로 포함하는, 방법.
  13. 제9항에 있어서,
    상기 전도성 상호접속부들의 상기 제1 부분을 에칭하는 제1 에칭 화학물질에 의해 에칭되지 않는 재료로 상기 에칭 정지 층을 형성하는 단계; 및
    상기 에칭 정지 층을 에칭하는 제2 에칭 화학물질에 의해 에칭되지 않는 재료로 상기 전도성 상호접속부들의 상기 제2 부분을 형성하는 단계를 추가로 포함하는, 방법.
  14. 제9항에 있어서, 빌드업 상호접속부 구조물을 형성하여 상기 반도체 다이 및 상기 전도성 상호접속부들을 접속시키는 단계를 추가로 포함하는, 방법.
  15. 제9항에 있어서,
    제1 그라인딩 공정으로 상기 전도성 상호접속부들의 상기 제1 단부를 노출시키는 단계; 및
    상기 임시 캐리어를 제거하는 제2 그라인딩 공정으로 상기 전도성 상호접속부들의 상기 제2 단부를 노출시키는 단계를 추가로 포함하는, 방법.
  16. 반도체 디바이스를 제조하는 방법으로서,
    반도체 다이 실장 장소를 포함하는 임시 캐리어를 제공하는 단계;
    상기 반도체 다이 실장 장소의 주변부 내의 상기 임시 캐리어 위에 전도성 상호접속부들을 형성하며, 상기 전도성 상호접속부들 각각은, 제1 부분, 제2 부분 및 상기 제1 부분과 상기 제2 부분 사이에 배치된 에칭 정지 층을 추가로 포함하는 단계;
    상기 반도체 다이 실장 장소에서 반도체 다이를 실장하는 단계;
    상기 전도성 상호접속부들 및 반도체 다이를 성형 화합물로 봉합하는 단계;
    상기 전도성 상호접속부들의 제1 단부들을 노출시키는 단계; 및
    상기 임시 캐리어를 제거하여, 상기 전도성 상호접속부들의 상기 제1 단부들의 반대편인 상기 전도성 상호접속부들의 제2 단부들을 노출시키는 단계를 포함하는, 방법.
  17. 삭제
  18. 제16항에 있어서,
    솔더로 상기 에칭 정지 층을 형성하는 단계; 및
    상기 전도성 상호접속부들의 상기 제1 부분을 에칭하여 상기 에칭 정지 층을 노출시킨 후, 상기 에칭 정지 층을 리플로우하여 범프를 형성하는 단계를 추가로 포함하는, 방법.
  19. 제16항에 있어서, 상기 전도성 상호접속부들의 상기 제2 부분 위에 남아 있는 표면 마무리로서 상기 에칭 정지 층을 형성하는 단계를 추가로 포함하는, 방법.
  20. 제16항에 있어서, 빌드업 상호접속부 구조물을 형성하여 상기 반도체 다이 및 상기 전도성 상호접속부들을 접속시키는 단계를 추가로 포함하는, 방법.
  21. 제16항에 있어서,
    제1 그라인딩 공정으로 상기 전도성 상호접속부들의 상기 제1 단부들을 노출시키는 단계; 및
    상기 임시 캐리어를 제거하는 제2 그라인딩 공정으로 상기 전도성 상호접속부들의 상기 제2 단부들을 노출시키는 단계를 추가로 포함하는, 방법.
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