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KR102155721B1 - Power device and method for fabricating the same - Google Patents

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KR102155721B1
KR102155721B1 KR1020130161778A KR20130161778A KR102155721B1 KR 102155721 B1 KR102155721 B1 KR 102155721B1 KR 1020130161778 A KR1020130161778 A KR 1020130161778A KR 20130161778 A KR20130161778 A KR 20130161778A KR 102155721 B1 KR102155721 B1 KR 102155721B1
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최영철
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Abstract

필드 스톱층의 기능이 향상된 파워 소자 및 그 제조 방법을 제공한다. 본 발명에 따른 파워 소자는 제1 도전형을 가지는 반도체 기판을 기반으로 형성된 제1 필드 스톱층, 제1 필드 스톱층 상에 형성되고 제1 필드 스톱층보다 높은 불순물 농도 부분을 구비한 제1 도전형을 가지는 제2 필드 스톱층, 제2 필드 스톱층 상에 형성되고 제1 필드 스톱층보다 낮은 불순물 농도의 제1 도전형을 가지는 드리프트 영역, 드리프트 영역의 상부 부분에 형성되는 복수의 파워 소자 셀 및 제1 필드 스톱층의 하부에 형성된 컬렉터 영역을 포함하되, 제2 필드 스톱층은 제1 불순물 농도를 가지는 제1 영역과 제1 불순물 농도보다 높은 제2 불순물 농도를 가지는 제2 영역으로 이루어진다.It provides a power device having an improved function of a field stop layer and a method of manufacturing the same. The power device according to the present invention includes a first field stop layer formed on the basis of a semiconductor substrate having a first conductivity type, a first conductive layer formed on the first field stop layer and having a higher impurity concentration than the first field stop layer A second field stop layer having a type, a drift region formed on the second field stop layer and having a first conductivity type having a lower impurity concentration than the first field stop layer, and a plurality of power device cells formed in the upper portion of the drift region And a collector region formed under the first field stop layer, wherein the second field stop layer includes a first region having a first impurity concentration and a second region having a second impurity concentration higher than the first impurity concentration.

Description

파워 소자 및 그의 제조 방법{Power device and method for fabricating the same}Power device and method for manufacturing the same TECHNICAL FIELD

본 발명은 파워 소자 및 그의 제조 방법에 관한 것으로, 특히, 반도체 기판을 필드 스톱층으로 이용하고, 상기 기판 상에 에피택셜층을 성장시켜 드리프트 영역을 형성한 파워 소자 및 그 제조 방법에 관한 것이다. The present invention relates to a power device and a method of manufacturing the same, and more particularly, to a power device in which a semiconductor substrate is used as a field stop layer and an epitaxial layer is grown on the substrate to form a drift region, and a method of manufacturing the same.

최근 고전력 MOSFET의 고속 스위칭(switching) 특성과 BJT(Bipolar Junction Transistor)의 대전력 특성을 겸비한 전력 반도체 소자로서, 절연 게이트 바이폴라 트랜지스터(IGBT)가 주목되고 있다. 여러 형태의 IGBT 구조 중 필드 스톱(FS: Field Stop) 형태의 IGBT는 소프트 펀치 쓰루(soft punch through) 형태 또는 얕은 펀치쓰루 형태의 IGBT로 이해될 수 있다. 이러한 FS-IGBT는 NPT(Non-Punch Through) IGBT와 PT(Punch Through) IGBT 기술의 조합으로 이해될 수 있으며 이에 따라 이러한 기술들의 장점들, 예컨대, 낮은 포화 컬렉터 전압(Vce,sat), 용이한 병렬 운전, 견고함(ruggedness) 등의 장점을 가질 수 있는 것으로 이해될 수 있다.Recently, as a power semiconductor device that combines the high-speed switching characteristics of a high-power MOSFET and the high-power characteristics of a Bipolar Junction Transistor (BJT), an insulated gate bipolar transistor (IGBT) is attracting attention. Among the various types of IGBT structures, the field stop (FS) type IGBT can be understood as a soft punch through type or a shallow punch through type IGBT. This FS-IGBT can be understood as a combination of NPT (Non-Punch Through) IGBT and PT (Punch Through) IGBT technology, and accordingly, the advantages of these technologies such as low saturation collector voltage (Vce,sat), easy It can be understood that it can have advantages such as parallel operation and ruggedness.

그럼에도 불구하고, FS-IGBT를 제조하는 데에는 NPT IGBT의 제조에서 보다 얇은 두께의 평평한 웨이퍼를 요구하고 있으며, 컬렉터 영역에 대한 공핍 영역(depletion region)의 확장을 방지하기 위해서 컬렉터 영역과 N-드리프트(drift) 영역 사이에 n형의 필드 스톱층이 요구되고 있다.Nevertheless, the fabrication of FS-IGBT requires a flat wafer with a thinner thickness in the fabrication of NPT IGBT, and the collector region and the N-drift are used to prevent the expansion of the depletion region for the collector region. An n-type field stop layer is required between the drift) regions.

본 발명의 기술적 사상이 해결하고자 하는 과제는 파워 소자, 예컨대, FS-IGBT의 구조에서 컬렉터 영역과 드리프트 영역 사이에 반도체 기판을 기반으로 하는 필드 스톱층을 구비하고, 필드 스톱층의 두께 조절 및 컬렉터 영역의 불순물 농도 조절이 용이하면서도, 필드 스톱층의 기능이 향상된 파워 소자 및 그 제조 방법을 제공하는 데에 있다.The problem to be solved by the technical idea of the present invention is to provide a field stop layer based on a semiconductor substrate between the collector region and the drift region in the structure of a power device, such as FS-IGBT, and control the thickness of the field stop layer and the collector. It is to provide a power device and a method of manufacturing the same, while the impurity concentration in the region can be easily adjusted and the function of the field stop layer is improved.

상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 파워 소자를 제공한다. 본 발명에 따른 파워 소자는 제1 도전형을 가지는 제1 필드 스톱층; 상기 제1 필드 스톱층 상에 형성되고 상기 제1 필드 스톱층보다 높은 불순물 농도 부분을 구비한 상기 제1 도전형을 가지는 제2 필드 스톱층; 상기 제2 필드 스톱층 상에 형성되고, 상기 제1 필드 스톱층보다 낮은 불순물 농도의 상기 제1 도전형을 가지는 드리프트 영역; 상기 드리프트 영역의 상부 부분에 형성되는 복수의 파워 소자 셀; 및 상기 제1 필드 스톱층의 하부에 형성된 컬렉터 영역;을 포함하되, 상기 제2 필드 스톱층은 제1 불순물 농도를 가지는 제1 영역 및 상기 제1 불순물 농도보다 더 높은 제2 불순물 농도를 가지는 제2 영역으로 이루어진다.In order to achieve the above technical problem, the present invention provides a power device as follows. The power device according to the present invention includes a first field stop layer having a first conductivity type; A second field stop layer having the first conductivity type formed on the first field stop layer and having an impurity concentration portion higher than that of the first field stop layer; A drift region formed on the second field stop layer and having the first conductivity type having an impurity concentration lower than that of the first field stop layer; A plurality of power device cells formed in an upper portion of the drift region; And a collector region formed under the first field stop layer, wherein the second field stop layer includes a first region having a first impurity concentration and a second impurity concentration higher than the first impurity concentration. It consists of 2 areas.

상기 제1 영역과 상기 제2 영역은 서로 맞닿을 수 있다.The first region and the second region may contact each other.

상기 제2 불순물 농도는 동일 레벨에서 상기 제1 불순물 농도보다 더 높을 수 있다. The second impurity concentration may be higher than the first impurity concentration at the same level.

상기 제2 영역의 평균 불순물 농도는 상기 제1 영역의 평균 불순물 농도보다 높을 수 있다. The average impurity concentration in the second region may be higher than the average impurity concentration in the first region.

상기 제1 영역과 상기 제2 영역은 수평 방향을 따라서 교대로 배치될 수 있다. The first region and the second region may be alternately disposed along a horizontal direction.

상기 제2 영역은 동일 레벨에서 상기 제1 영역을 감쌀 수 있다. The second region may surround the first region at the same level.

상기 복수의 파워 소자 셀은, 상기 제1 영역 상에 형성될 수 있다.The plurality of power device cells may be formed on the first region.

상기 복수의 파워 소자 셀을 둘러싸도록 상기 드리프트 영역의 상부 부분에 배치되며, 상기 제2 영역 상에 형성되는 에지 터미네이션 구조체를 더 포함할 수 있다. An edge termination structure disposed on an upper portion of the drift region so as to surround the plurality of power device cells may further include an edge termination structure formed on the second region.

상기 컬렉터 영역은 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다. The collector region may have a second conductivity type different from the first conductivity type.

상기 컬렉터 영역은, 상기 제1 도전형을 가지는 제1 컬렉터 영역과 상기 제1 도전형과 다른 제2 도전형을 가지는 제2 컬렉터 영역으로 이루어질 수 있다.The collector region may include a first collector region having the first conductivity type and a second collector region having a second conductivity type different from the first conductivity type.

상기 복수의 파워 소자 셀 중 일부는 상기 제1 영역 상에 형성되고, 나머지 일부는 상기 제2 영역 상에 형성될 수 있다. Some of the plurality of power device cells may be formed on the first region, and the remaining part may be formed on the second region.

상기 제2 필드 스톱층은, 상기 제1 필드 스톱층으로부터 불순물 농도가 증가하여 최대 불순물 농도를 가진 후 상기 드리프트 영역까지 불순물 농도가 감소할 수 있다.The second field stop layer may have a maximum impurity concentration by increasing the impurity concentration from the first field stop layer, and then decrease the impurity concentration to the drift region.

상기 제1 필드 스톱층 및 상기 드리프트 영역은 각각 깊이 방향으로 일정한 불순물 농도 프로파일을 가질 수 있다. Each of the first field stop layer and the drift region may have a constant impurity concentration profile in a depth direction.

상기 제1 필드 스톱층은 초크랄스키(Czochralski: CZ) 단결정 기판의 후면 연마를 통해 형성될 수 있다. The first field stop layer may be formed by polishing the back surface of a Czochralski (CZ) single crystal substrate.

상기 드리프트 영역은 상기 제2 필드 스톱층 상에 에피택셜 성장을 통해 형성될 수 있다. The drift region may be formed on the second field stop layer through epitaxial growth.

상기 제2 필드 스톱층은 이온 임플란트 공정을 통하여 상기 제1 필드 스톱층보다 불순물 농도가 높도록 형성될 수 있다.The second field stop layer may be formed to have a higher impurity concentration than the first field stop layer through an ion implant process.

상기 제2 필드 스톱층은 제1 이온 임플란트 공정을 통하여 상기 제1 불순물 농도를 가지도록 형성되고, 상기 제2 영역은 제2 이온 임플란트 공정을 통하여 상기 제2 불순물 농도를 가지도록 형성될 수 있다. The second field stop layer may be formed to have the first impurity concentration through a first ion implant process, and the second region may be formed to have the second impurity concentration through a second ion implant process.

상기 파워 소자 셀은, 상기 드리프트 영역의 상부 부분에 배치되며 상기 제1 도전형과 다른 제2 도전형을 가지는 베이스 영역; 상기 베이스 영역 내의 표면 부분에 배치된 상기 제1 도전형을 가지는 에미터 영역; 및 상기 드리프트 영역, 베이스 영역 및 에미터 영역 상에 게이트 절연층을 개재하여 형성된 게이트 전극;을 포함할 수 있다. The power device cell may include a base region disposed at an upper portion of the drift region and having a second conductivity type different from the first conductivity type; An emitter region having the first conductivity type disposed on a surface portion within the base region; And a gate electrode formed on the drift region, the base region, and the emitter region through a gate insulating layer.

상기 파워 소자 셀은, 상기 드리프트 영역의 상부 부분에 배치되며 상기 제1 도전형과 다른 제2 도전형을 가지는 베이스 영역; 상기 베이스 영역 내의 표면 부분에 배치된 상기 제1 도전형을 가지는 에미터 영역; 상기 베이스 영역 및 에미터 영역의 한쪽 측면에 배치되고, 상기 드리프트 영역에서 매립되어 형성된 게이트 전극; 및 상기 베이스 영역, 상기 에미터 영역 및 상기 드리프트 영역과 상기 게이트 전극 사이에 배치되는 게이트 절연층;을 포함할 수 있다. The power device cell may include a base region disposed at an upper portion of the drift region and having a second conductivity type different from the first conductivity type; An emitter region having the first conductivity type disposed on a surface portion within the base region; A gate electrode disposed on one side of the base region and the emitter region and formed by being buried in the drift region; And a gate insulating layer disposed between the base region, the emitter region, and the drift region and the gate electrode.

또한 상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 파워 소자의 제조 방법을 제공한다. 본 발명에 따른 파워 소자의 제조 방법은 제1 도전형을 가지는 반도체 기판을 준비하는 단계; 상기 반도체 기판의 전면 상에 상기 제1 도전형을 가지는 불순물 이온을 이온 임플란트하여 임플란트 필드 스톱층(implanted field stop layer)을 형성하는 제1 이온 임플란트 단계; 상기 임플란트 필드 스톱층의 일부분에 상기 제1 도전형을 가지는 불순물 이온을 이온 임플란트하여 상기 임플란트 필드 스톱층의 일부분의 불순물 농도가 상기 임플란트 필드 스톱층의 나머지 부분의 불순물 농도보다 높도록 형성하는 제2 이온 임플란트 단계; 상기 임플란트 필드 스톱층 상에 상기 반도체 기판보다 낮은 불순물 농도를 가지는 에피택셜층을 성장시켜 드리프트(drift) 영역을 형성하는 단계; 상기 드리프트 영역의 상부 부분에 복수의 파워 소자 셀을 형성하는 단계; 상기 반도체 기판의 상기 전면에 반대되는 후면을 연마하여 필드 스톱층을 형성하는 단계; 및 상기 필드 스톱층의 하부 부분에 컬렉터 영역을 형성하는 단계;를 포함한다. In addition, in order to achieve the above technical problem, the present invention provides a method of manufacturing a power device as follows. A method of manufacturing a power device according to the present invention comprises: preparing a semiconductor substrate having a first conductivity type; A first ion implantation step of forming an implanted field stop layer by ion implanting impurity ions having the first conductivity type on the front surface of the semiconductor substrate; A second ion implantation of impurity ions having the first conductivity type in a portion of the implant field stop layer so that the impurity concentration of a portion of the implant field stop layer is higher than the impurity concentration of the remaining portion of the implant field stop layer Ion implantation step; Forming a drift region by growing an epitaxial layer having an impurity concentration lower than that of the semiconductor substrate on the implant field stop layer; Forming a plurality of power device cells in an upper portion of the drift region; Forming a field stop layer by polishing a rear surface opposite to the front surface of the semiconductor substrate; And forming a collector region in a lower portion of the field stop layer.

상기 제2 이온 임플란트 단계는, 상기 임플란트 필드 스톱층의 제1 영역을 덮는 제1 포토 레지스트층을 형성하는 단계; 상기 제1 포토 레지스트층을 마스크로 사용하여, 상기 제1 포토 레지스트층에 의하여 노출되는 상기 임플란트 필드 스톱층의 제2 영역에 상기 제1 도전형을 가지는 불순물 이온을 이온 임플란트하는 단계; 및 상기 제1 포토 레지스트층을 제거하는 단계;를 포함할 수 있다. The second ion implantation may include forming a first photoresist layer covering a first region of the implant field stop layer; Ion-implanting impurity ions having the first conductivity type in a second region of the implant field stop layer exposed by the first photoresist layer, using the first photoresist layer as a mask; And removing the first photoresist layer.

상기 복수의 파워 소자 셀을 형성하는 단계는, 상기 임플란트 필드 스톱층의 상기 제1 영역 상에 상기 복수의 파워 소자 셀을 형성할 수 있다. In the forming of the plurality of power device cells, the plurality of power device cells may be formed on the first region of the implant field stop layer.

상기 제2 영역은 동일 레벨에서 상기 제1 영역을 감싸며, 상기 복수의 파워 소자 셀을 둘러싸도록 상기 드리프트 영역의 상부 부분에 배치되며, 상기 제2 영역 상에 형성되는 에지 터미네이션 구조체를 형성하는 단계;를 더 포함할 수 있다. Forming an edge termination structure in which the second region surrounds the first region at the same level and is disposed at an upper portion of the drift region to surround the plurality of power device cells, and is formed on the second region; It may further include.

상기 복수의 파워 소자 셀을 형성하는 단계는, 상기 드리프트 영역의 표면 일정 영역에 상기 제1 도전형과 다른 제2 도전형을 가지는 베이스 영역을 형성하는 단계; 상기 베이스 영역 표면 일정 영역에 상기 제1 도전형을 가지는 에미터 영역을 형성하는 단계; 상기 드리프트 영역, 상기 베이스 영역 및 상기 에미터 영역 상에 게이트 절연층을 개재하여 게이트 전극을 형성하는 단계; 및 상기 베이스 영역과 상기 에미터 영역 상에 에미터 전극을 형성하는 단계;를 포함할 수 있다. The forming of the plurality of power device cells may include forming a base region having a second conductivity type different from the first conductivity type in a predetermined surface area of the drift region; Forming an emitter region having the first conductivity type in a predetermined region of the surface of the base region; Forming a gate electrode on the drift region, the base region, and the emitter region through a gate insulating layer; And forming an emitter electrode on the base region and the emitter region.

상기 복수의 파워 소자 셀을 형성하는 단계는, 상기 드리프트 영역의 표면 일정 영역에 상기 제1 도전형과 다른 제2 도전형을 가지는 베이스 영역을 형성하는 단계; 상기 베이스 영역 표면 일정 영역에 상기 제1 도전형을 가지는 에미터 영역을 형성하는 단계; 상기 베이스 영역 및 에미터 영역의 한쪽 측면과 인접하며, 상기 드리프트 영역의 표면에서부터 일정 깊이로 파여져 내부에 수용공간을 갖는 트렌치를 형성하는 단계; 상기 트렌치의 내부 표면을 덮는 게이트 절연층을 형성하는 단계; 상기 게이트 절연층이 형성된 상기 트렌치 내에 게이트 전극을 형성하는 단계; 및 상기 베이스 영역과 상기 에미터 영역 상에 에미터 전극을 형성하는 단계;를 포함할 수 있다. The forming of the plurality of power device cells may include forming a base region having a second conductivity type different from the first conductivity type in a predetermined surface area of the drift region; Forming an emitter region having the first conductivity type in a predetermined region of the surface of the base region; Forming a trench that is adjacent to one side of the base region and the emitter region and is dug to a predetermined depth from the surface of the drift region and has an accommodation space therein; Forming a gate insulating layer covering the inner surface of the trench; Forming a gate electrode in the trench where the gate insulating layer is formed; And forming an emitter electrode on the base region and the emitter region.

상기 컬렉터 영역을 형성하는 단계는, 상기 제1 도전형과 다른 제2 도전형을 가지는 불순물 이온을 이온 임플란트하여 형성할 수 있다. The forming of the collector region may be formed by ion implanting impurity ions having a second conductivity type different from the first conductivity type.

상기 컬렉터 영역을 형성하는 단계는, 상기 반도체 기판의 후면 상에 상기 제1 도전형을 가지는 불순물 이온을 이온 임플란트하는 제3 이온 임플란트 단계; 및 상기 반도체 기판의 후면의 일부분에 상기 제1 도전형과 다른 제2 도전형을 가지는 불순물 이온을 이온 임플란트하여 상기 컬렉터 영역의 일부분이 상기 컬렉터 영역의 나머지 부분과 다른 도전형을 가지도록 형성하는 제4 이온 임플란트 단계;를 포함할 수 있다. The forming of the collector region may include a third ion implanting step of ion implanting impurity ions having the first conductivity type on the rear surface of the semiconductor substrate; And implanting impurity ions having a second conductivity type different from the first conductivity type on a portion of the rear surface of the semiconductor substrate to form a portion of the collector region to have a conductivity type different from the rest of the collector region. 4 ion implantation step; may include.

상기 제4 이온 임플란트 단계는, 상기 반도체 기판 후면의 일부분을 덮는 제2 포토 레지스트층을 형성하는 단계; 상기 제2 포토 레지스트층을 마스크로 사용하여, 상기 제2 포토 레지스트층에 의하여 노출되는 상기 반도체 기판 후면의 나머지 부분에 상기 제2 도전형을 가지는 불순물 이온을 이온 임플란트하는 단계; 및 상기 제2 포토 레지스트층을 제거하는 단계;를 포함할 수 있다. The fourth ion implantation may include forming a second photoresist layer covering a portion of a rear surface of the semiconductor substrate; Ion implanting impurity ions having the second conductivity type on the rest of the rear surface of the semiconductor substrate exposed by the second photoresist layer using the second photoresist layer as a mask; And removing the second photoresist layer.

본 발명에 따른 파워 소자 및 그 제조 방법은 턴 오프 스위칭(turn off switching)을 하는 동안, 정공의 전류 테일(current tail)을 감소시킬 수 있기 때문에 고속의 스위칭이 가능하도록 할 수 있다. 또한 본 발명에 따른 파워 소자 및 그 제조 방법은 필드 스톱층의 일부를 불순물 이온의 이온 임플란트에 의해 형성함으로, 필드 스톱층의 불순물 농도가 정교하고 용이하게 제어될 수 있다. 또한, 그러한 정교한 불순물 농도 조절에 기인하여, 필드 스톱층의 두께나 불순물 농도 프로파일을 다양하게 조절할 수 있다. 또한 이온 임플란트에 의해 형성되는 필드 스톱층의 부분을 불순물 농도가 다른 제1 영역과 제2 영역으로 형성하여, 정공의 주입을 최소화할 수 있다. 그에 따라, 본 실시예의 파워 소자는 전기적 특성, 예컨대, 온-오프 스위칭 웨이브폼(waveform)을 현저히 개선하여, 고 스피드 스위칭 특성을 구현할 수 있다.The power device and its manufacturing method according to the present invention can reduce the current tail of the hole during turn off switching, thereby enabling high-speed switching. In addition, in the power device and its manufacturing method according to the present invention, since a part of the field stop layer is formed by ion implantation of impurity ions, the impurity concentration of the field stop layer can be precisely and easily controlled. In addition, due to such precise control of the impurity concentration, the thickness of the field stop layer or the impurity concentration profile can be variously adjusted. In addition, by forming a portion of the field stop layer formed by the ion implant into a first region and a second region having different impurity concentrations, injection of holes may be minimized. Accordingly, the power device of the present exemplary embodiment significantly improves electrical characteristics, such as an on-off switching waveform, and can implement high speed switching characteristics.

반도체 기판을 기반으로 하는 필드 스톱층의 부분과 별도로 이온 임플란트에 의하여 필드 스톱층의 일부분을 별개로 형성됨으로써, 컬렉터 영역의 불순물 농도 조절이 용이할 수 있다. 또한, 필드 스톱층의 일부분이 반도체 기판을 기반으로 후면 연마에 의해서 형성되므로, 고에너지의 이온 주입 과정 및 이에 수반되는 어닐링 확산 과정은 불필요하다.Since a part of the field stop layer is formed separately from a part of the field stop layer based on the semiconductor substrate by an ion implant, it is possible to easily control the impurity concentration in the collector region. In addition, since a part of the field stop layer is formed by rear surface polishing based on the semiconductor substrate, a high-energy ion implantation process and an annealing diffusion process accompanying this are unnecessary.

또한 이온 임플란트에 의해 형성되는 필드 스톱층의 부분을 불순물 농도가 다른 제1 영역과 제2 영역으로 형성하며, 이들의 면적의 비율과 배치를 조절할 수 있기 때문에, 정공이 컬렉터 영역에서 드리프트 영역으로 주입되는 양과 정공이 주입되는 경로를 자유롭게 조절할 수 있다. 이에 따라 전기장의 크라우딩을 감소하여 파워 소자의 항복 전압이 낮아지는 것을 방지할 수 있으며, 상대적으로 에지 터미네이션 구조체가 작은 면적을 차지하도록 형성할 수 있어, 동일 면적을 가지는 파워 소자에 더 많은 파워 소자 셀을 형성할 수 있어, 더 높은 구동 전류를 가지도록 할 수 있다. In addition, since the portion of the field stop layer formed by the ion implant is formed into a first region and a second region having different impurity concentrations, and the ratio and arrangement of these areas can be adjusted, holes are injected from the collector region to the drift region. The amount and the path through which holes are injected can be freely controlled. Accordingly, it is possible to reduce the crowding of the electric field to prevent a decrease in the breakdown voltage of the power device, and since the edge termination structure can be formed to occupy a relatively small area, more power devices in the power device having the same area Cells can be formed, so that they have a higher driving current.

또한 이온 임플란트에 의해 형성되는 필드 스톱층의 부분을 불순물 농도가 다른 제1 영역과 제2 영역을 이용하여 반도체 기판의 후면을 통한 정렬이 없이 바이 모드(Bi-mode) IGBT를 용이하게 구현할 수 있다. In addition, it is possible to easily implement a bi-mode IGBT without alignment through the rear surface of the semiconductor substrate by using the first region and the second region having different impurity concentrations in the part of the field stop layer formed by the ion implant. .

도 1은 본 발명의 실시 예에 따른 파워 소자의 필드 스톱층을 나타내는 요부 단면도이다.
도 2는 본 발명의 다른 실시 예에 따른 파워 소자의 필드 스톱층을 나타내는 요부 단면도이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 파워 소자의 제2 필드 스톱층을 나타내는 평면도들이다.
도 4a 내지 도 4c는 본 발명의 실시 예에 따른 파워 소자의 필드 스톱층의 도핑 농도를 나타내는 그래프들이다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 파워 소자의 파워 소자 셀을 나타내는 단면도들이다.
도 6은 본 발명의 실시 예에 따른 파워 소자의 파워 소자 셀들을 나타내는 단면도이다.
도 7a 내지 도 7c는 본 발명의 실시 예에 따른 파워 소자의 파워 소자 셀들을 나타내는 평면도 및 단면도들이다.
도 8은 본 발명의 실시 예에 따른 파워 소자의 파워 소자 셀들을 나타내는 단면도이다.
도 9 내지 도 17은 본 발명의 실시 예에 따른 파워 소자를 제조하는 방법을 단계별로 나타내는 단면도들이다.
도 18 내지 도 20은 본 발명의 다른 실시 예에 따른 파워 소자를 제조하는 방법을 단계별로 나타내는 단면도들이다.
도 21 내지 도 23은 본 발명의 실시 예에 따른 파워 소자를 제조하는 방법을 단계별로 나타내는 단면도들이다. 1 is a partial cross-sectional view illustrating a field stop layer of a power device according to an exemplary embodiment of the present invention.
2 is a cross-sectional view of a main part showing a field stop layer of a power device according to another embodiment of the present invention.
3A and 3B are plan views illustrating a second field stop layer of a power device according to an exemplary embodiment of the present invention.
4A to 4C are graphs showing a doping concentration of a field stop layer of a power device according to an exemplary embodiment of the present invention.
5A and 5B are cross-sectional views illustrating a power device cell of a power device according to an embodiment of the present invention.
6 is a cross-sectional view illustrating power device cells of a power device according to an embodiment of the present invention.
7A to 7C are plan and cross-sectional views illustrating power device cells of a power device according to an embodiment of the present invention.
8 is a cross-sectional view illustrating power device cells of a power device according to an embodiment of the present invention.
9 to 17 are cross-sectional views showing step-by-step a method of manufacturing a power device according to an embodiment of the present invention.
18 to 20 are cross-sectional views showing step-by-step a method of manufacturing a power device according to another embodiment of the present invention.
21 to 23 are cross-sectional views showing step-by-step a method of manufacturing a power device according to an embodiment of the present invention.

본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다. In order to fully understand the configuration and effects of the present invention, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, and may be implemented in various forms and various modifications may be added. However, the description of the embodiments is provided to complete the disclosure of the present invention, and to fully inform a person of ordinary skill in the art to which the present invention belongs. In the accompanying drawings, the size of the constituent elements is enlarged compared to the actual size for convenience of description, and the ratio of each constituent element may be exaggerated or reduced.

어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다. When a component is described as being "on" or "adjacent" to another component, it should be understood that it may be directly in contact with or connected to another component, but another component may exist in the middle. something to do. On the other hand, when a component is described as being “directly above” or “in direct contact with” another component, it may be understood that another component is not present in the middle. Other expressions describing the relationship between components, such as "between" and "directly," may likewise be interpreted.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. Terms such as first and second may be used to describe various elements, but the elements should not be limited by the terms. These terms may be used only for the purpose of distinguishing one component from another component. For example, without departing from the scope of the present invention, a first element may be referred to as a second element, and similarly, a second element may be referred to as a first element.

단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다. Singular expressions include plural expressions, unless the context clearly indicates otherwise. Terms such as "comprises" or "have" are used to designate the presence of features, numbers, steps, actions, components, parts, or combinations thereof described in the specification, and one or more other features or numbers, Steps, actions, components, parts, or a combination thereof may be interpreted as being added.

본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.Terms used in the embodiments of the present invention may be interpreted as meanings commonly known to those of ordinary skill in the art, unless otherwise defined.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. Hereinafter, the present invention will be described in detail by describing a preferred embodiment of the present invention with reference to the accompanying drawings.

도 1은 본 발명의 실시 예에 따른 파워 소자의 필드 스톱층을 나타내는 요부 단면도이다. 1 is a partial cross-sectional view illustrating a field stop layer of a power device according to an exemplary embodiment of the present invention.

도 1을 참조하면, 파워 소자(1a)는 제1 필드 스톱층(110), 제2 필드 스톱층(120) 및 드리프트(drift) 영역(130)을 포함한다. 파워 소자(1a)의 드리프트 영역의 상부 부분에는 파워 소자 셀이 형성될 수 있으며, 제1 필드 스톱층(110)의 하부에는 컬렉터 영역이 형성될 수 있다. 상기 파워 소자 셀과 상기 컬렉터 영역의 형상은 도 5a 이후에서 자세히 설명하도록 한다. Referring to FIG. 1, the power device 1a includes a first field stop layer 110, a second field stop layer 120, and a drift region 130. A power device cell may be formed in an upper portion of the drift region of the power device 1a, and a collector region may be formed under the first field stop layer 110. The shapes of the power device cell and the collector region will be described in detail later in FIG. 5A.

제1 필드 스톱층(110)은 반도체 기판을 기반으로 형성될 수 있다. 예컨대, 제1 도전형을 가지는 반도체 기판을 이용하여 제1 필드 스톱층(110)이 형성될 수 있다. 이때, 반도체 기판은 FS-IGBT(Field Stop-Insulated Gate Bipolar Transistor)에서 필드 스톱층을 형성할 정도의 불순물 농도(impurity concentration), 즉, 드리프트 영역(130) 반대쪽의 반도체 기판 표면에 형성되는 제2 도전형의 컬렉터 영역으로 공핍 영역이 확장되는 것을 막기에 충분한 불순물 농도를 가지도록 불순물이 도핑된 기판일 수 있다. 제1 필드 스톱층(110) 형성을 위한 반도체 기판의 불순물 농도는, 예컨대 1E14 내지 1E16/㎤ 정도일 수 있다. 예를 들면, 제1 도전형은 N형이고, 제2 도전형은 P형일 수 있으며, 제1 필드 스톱층(110) 형성을 위한 반도체 기판은 N형 불순물이 도핑된 N0 반도체 기판일 수 있다. The first field stop layer 110 may be formed based on a semiconductor substrate. For example, the first field stop layer 110 may be formed using a semiconductor substrate having a first conductivity type. In this case, the semiconductor substrate has an impurity concentration sufficient to form a field stop layer in a Field Stop-Insulated Gate Bipolar Transistor (FS-IGBT), that is, a second layer formed on the surface of the semiconductor substrate opposite the drift region 130. The substrate may be doped with impurities so as to have an impurity concentration sufficient to prevent the depletion region from being expanded into the conductivity-type collector region. The impurity concentration of the semiconductor substrate for forming the first field stop layer 110 may be, for example, about 1E 14 to 1E 16 /cm 3. For example, the first conductivity type may be N type, the second conductivity type may be P type, and the semiconductor substrate for forming the first field stop layer 110 may be an N 0 semiconductor substrate doped with N type impurities. .

이와 같이 반도체 기판을 기반으로 한 제1 필드 스톱층(110)의 높이 방향(z)으로 거의 일정한 불순물 농도 프로파일을 가질 수 있다. 즉, 제1 필드 스톱층(110)은 전체적으로 동일한 불순물 농도를 가질 수 있다. As described above, the first field stop layer 110 based on the semiconductor substrate may have a substantially constant impurity concentration profile in the height direction z. That is, the first field stop layer 110 may have the same impurity concentration as a whole.

또한, 제1 필드 스톱층(110)을 구성하는 반도체 기판은 일반적으로 대구경 웨이퍼 생산에 유리한 초크랄스키(Czochralski; CZ) 기법에 의해 생산된 기판일 수 있다. 이러한 CZ법에 의한 반도체 기판의 경우, 플롯존(Float Zone; FZ) 기법에 의해 생산되는 기판에 비해 경제성이 있으므로, 경제적인 파워 소자 구현에 기여할 수 있다.In addition, the semiconductor substrate constituting the first field stop layer 110 may be a substrate produced by a Czochralski (CZ) technique, which is generally advantageous for large-diameter wafer production. In the case of a semiconductor substrate using the CZ method, since it is economical compared to a substrate produced by the float zone (FZ) method, it can contribute to an economical power device implementation.

제2 필드 스톱층(120)은 제1 필드 스톱층(110) 상에 제1 도전형의 불순물 이온을 이온 임플란트하여 형성될 수 있다. 구체적으로, 제1 도전형의 반도체 기판의 상부 영역에 제1 도전형의 불순물 이온을 이온 임플란트하고 열처리를 통해 불순물 이온들을 활성화시킴으로써, 제2 필드 스톱층(120)이 형성될 수 있다. 이러한 제2 필드 스톱층(120)의 불순물 농도는 제1 필드 스톱층(110)의 불순물 농도로부터 최대 불순물 농도까지 점차로 증가하다가, 최대 불순물 농도에서 상부의 드리프트 영역(130)의 불순물 농도까지 점차로 줄어들 수 있다. 예컨대, 제2 필드 스톱층(120)의 최대 불순물 농도는 1E15/㎤ 내지 2E17/㎤ 정도일 수 있다. 물론 최대 불순물 농도가 그에 한정되는 것은 아니다. 여기에서 불순물 농도란, 활성화된 불순물 이온들에 의하여 생성되는 불순물의 농도인 바, 이온 임플란트 공정에 의하여 주입된 불순물 농도와 실질적으로 동일할 수 있다. The second field stop layer 120 may be formed by ion-implanting impurity ions of a first conductivity type on the first field stop layer 110. Specifically, the second field stop layer 120 may be formed by implanting impurity ions of the first conductivity type in an upper region of the semiconductor substrate of the first conductivity type and activating the impurity ions through heat treatment. The impurity concentration of the second field stop layer 120 gradually increases from the impurity concentration of the first field stop layer 110 to the maximum impurity concentration, and then gradually decreases from the maximum impurity concentration to the impurity concentration of the upper drift region 130. I can. For example, the maximum impurity concentration of the second field stop layer 120 may be about 1E 15 /cm 3 to 2E 17 /cm 3. Of course, the maximum impurity concentration is not limited thereto. Here, the impurity concentration is a concentration of impurities generated by activated impurity ions, and thus may be substantially the same as the impurity concentration implanted by the ion implant process.

제1 필드 스톱층(110)은 반도체 기판을 기반으로 형성되고, 제2 필드 스톱층(120)은 이온 임플란트 공정을 통하여 형성되는 바, 제1 필드 스톱층(110)과 제2 필드 스톱층(120)은 각각 필드 스톱층(110)과 임플란트 필드 스톱층(120)이라 혼용할 수 있다. 제2 필드 스톱층(120)은 제1 필드 스톱층(110)과 함께 공핍 영역 확장 방지 기능을 할 수 있다. The first field stop layer 110 is formed on the basis of a semiconductor substrate, and the second field stop layer 120 is formed through an ion implant process. The first field stop layer 110 and the second field stop layer ( 120) may be used interchangeably as the field stop layer 110 and the implant field stop layer 120, respectively. The second field stop layer 120 may function together with the first field stop layer 110 to prevent expansion of the depletion region.

제2 필드 스톱층(120)의 존재로 인해 제1 필드 스톱층(110)의 두께가 감소될 수 있다. 즉, 이온 임플란트 공정을 사용하지 않고, 반도체 기판으로만 필드 스톱층을 구현하는 경우, 반도체 기판 반대쪽으로 컬렉터 영역이 형성되기 때문에, 필드 스톱층의 불순물 농도를 증가시키는 것이 제한되고, 상대적으로 큰 두께로 가지도록 필드 스톱층이 형성되어야 한다. 그러나 본 실시예의 파워 소자의 경우는 이온 임플란트 공정에 의하여 제2 필드 스톱층(120)이 별도로 형성됨으로써, 불순물 농도 증가의 제한을 받지 않을 수 있다. 그에 따라 제1 필드 스톱층(110)의 두께를 충분히 감소시킬 수 있고, 결국, 제1 필드 스톱층(110)의 두께와 제2 필드 스톱층(120)의 두께의 합을, 이온 임플란트 공정을 사용하지 않고 반도체 기판을 기반으로만 형성한 필드 스톱층의 두께보다 더 작게 형성할 수 있다. 예컨대, 이온 임플란트 공정을 사용하지 않고 반도체 기판을 기반으로만 형성한 필드 스톱층은 10 ㎛ 이상으로 형성되었으나, 본 실시예의 파워 소자에서는 제1 필드 스톱층(110)이 수 ㎛ 정도로 형성되고 또한 제2 필드 스톱층(120)도 수 ㎛ 정도로 형성됨으로써, 제1 필드 스톱층(110)의 두께와 제2 필드 스톱층(120)의 두께의 합이 10 ㎛이하로 형성될 수 있다.The thickness of the first field stop layer 110 may be reduced due to the presence of the second field stop layer 120. That is, when the field stop layer is implemented only with a semiconductor substrate without using the ion implant process, since the collector region is formed on the opposite side of the semiconductor substrate, increasing the impurity concentration of the field stop layer is limited, and has a relatively large thickness. The field stop layer must be formed to have However, in the case of the power device according to the present embodiment, since the second field stop layer 120 is separately formed by the ion implant process, the impurity concentration increase may not be limited. Accordingly, the thickness of the first field stop layer 110 can be sufficiently reduced, and as a result, the sum of the thickness of the first field stop layer 110 and the thickness of the second field stop layer 120 is used to perform the ion implantation process. It can be formed to be smaller than the thickness of the field stop layer formed only on the basis of a semiconductor substrate without using. For example, the field stop layer formed only on the semiconductor substrate without using the ion implant process was formed to have a size of 10 μm or more, but in the power device of this embodiment, the first field stop layer 110 is formed to about several μm. 2 Since the field stop layer 120 is also formed to be about several μm, the sum of the thickness of the first field stop layer 110 and the thickness of the second field stop layer 120 may be 10 μm or less.

한편, 제2 필드 스톱층(120)은 컬렉터 영역에서 정공이 드리프트 영역(130)으로 넘어가는 것을 방지하는 장벽 역할을 할 수 있다.Meanwhile, the second field stop layer 120 may serve as a barrier preventing holes from passing from the collector region to the drift region 130.

제2 필드 스톱층(120)은 제1 영역(122) 및 제2 영역(124)으로 이루어질 수 있다. 제2 필드 스톱층(120)의 일부분은 제1 영역(122)이고, 제1 영역(122)을 제외한 제2 필드 스톱층(120)의 나머지 부분은 제2 영역(124)일 수 있다. 제2 필드 스톱층(120)의 제1 영역(122)과 제2 영역(124)은 서로 맞닿을 수 있다. 즉, 제2 필드 스톱층(120)의 제1 영역(122)과 제2 영역(124)은 고-저 정션(high-low junction)을 형성할 수 있다. The second field stop layer 120 may include a first area 122 and a second area 124. A part of the second field stop layer 120 may be the first region 122, and the rest of the second field stop layer 120 excluding the first region 122 may be the second region 124. The first area 122 and the second area 124 of the second field stop layer 120 may contact each other. That is, the first region 122 and the second region 124 of the second field stop layer 120 may form a high-low junction.

제2 필드 스톱층(120)의 제2 영역(124)은 제1 영역(122)보다 높은 불순물 농도를 가질 수 있다. 제2 필드 스톱층(120)의 제2 영역(124)은 동일 레벨, 즉, 높이 방향(z 방향)으로 같은 레벨에서 제1 영역(122)보다 높은 불순물 농도를 가질 수 있다. 제2 필드 스톱층(120)의 제1 영역(122)은 제1 불순물 농도를 가질 수 있고, 제2 필드 스톱층(120)의 제2 영역(124)은 제1 불순물 농도보다 높은 제2 불순물 농도를 가질 수 있다. The second region 124 of the second field stop layer 120 may have a higher impurity concentration than the first region 122. The second region 124 of the second field stop layer 120 may have a higher impurity concentration than the first region 122 at the same level, that is, at the same level in the height direction (z direction). The first region 122 of the second field stop layer 120 may have a first impurity concentration, and the second region 124 of the second field stop layer 120 is a second impurity higher than the first impurity concentration. It can have a concentration.

제2 필드 스톱층(120)에 제1 이온 임플란트 공정을 통하여 제1 도전성을 가지는 불순물 이온을 이온 임플란트하여 제1 불순물 농도를 가지도록 형성한 후, 제2 영역(124)에 대하여 제2 이온 임플란트 공정을 통하여 제1 도전성을 가지는 불순물 이온을 추가로 이온 임플란트하여 제2 불순물 농도를 가지도록 형성할 수 있다. 따라서 제2 영역(124)의 평균 불순물 농도는 제1 영역(122)의 평균 불순물 농도보다 높을 수 있다. Impurity ions having a first conductivity are ion-implanted on the second field stop layer 120 through a first ion implant process to form a first impurity concentration, and then a second ion implant is applied to the second region 124. Through a process, impurity ions having a first conductivity may be additionally implanted to form a second impurity concentration. Accordingly, the average impurity concentration in the second region 124 may be higher than the average impurity concentration in the first region 122.

한편, 제2 필드 스톱층(120)의 제2 영역(124)은 파워 소자가 턴 오프 스위칭(turn off switching)을 하는 동안, 정공의 전류 테일(current tail)을 감소시킬 수 있기 때문에 고속의 스위칭이 가능하도록 할 수 있다. On the other hand, the second region 124 of the second field stop layer 120 can reduce the current tail of the hole while the power element is turning off switching, so high-speed switching You can make this possible.

파워 소자(1a)의 제2 필드 스톱층(120)의 제1 영역(122)이 형성된 부분을 저농도 영역(L), 제2 영역(124)이 형성된 부분을 고농도 영역(H)이라 호칭할 수 있다. 따라서, 파워 소자(1a)에서 정공의 주입을 최소화하고자 하는 영역은 고농도 영역(H)에 형성하고, 나머지 부분은 저농도 영역(L)에 형성하여, 영역에 따라 정공이 주입되는 양을 조절할 수 있다.The portion in which the first region 122 of the second field stop layer 120 of the power device 1a is formed may be referred to as a low concentration region L, and the portion in which the second region 124 is formed may be referred to as a high concentration region H. have. Accordingly, the power element 1a is formed in the high concentration region H and the remaining portion is formed in the low concentration region L, so that the amount of holes injected according to the region can be controlled. .

제2 필드 스톱층(120)의 제1 영역(122)과 제2 영역(124)은 각각 제1 필드 스톱층(110)보다 높은 불순물 농도 부분을 구비할 수 있다. 제2 필드 스톱층(120)의 제1 영역(122)과 제2 영역(124)은 각각 깊이 방향(z)에 따라서 불순물 농도가 변화할 수 있다. The first region 122 and the second region 124 of the second field stop layer 120 may each have a portion with an impurity concentration higher than that of the first field stop layer 110. The impurity concentrations of the first region 122 and the second region 124 of the second field stop layer 120 may change according to the depth direction z, respectively.

드리프트 영역(130)은 제2 필드 스톱층(120) 상에 제1 도전형을 가지는 에피택셜층을 성장시켜 형성될 수 있다. 이러한, 드리프트 영역(130)은 제1 필드 스톱층(110)의 불순물 농도에 비해 낮은 불순물 농도를 가지도록 형성될 수 있다. 구체적으로, 드리프트 영역(130)은 제1 도전형의 파워 소자의 항복 전압에 적합한 불순물 농도를 가지는 제1 도전형의 에피택셜층을 제2 필드 스톱층(120) 상에 성장시켜 형성될 수 있다. 예컨대, 드리프트 영역(130)은 1E14/㎤ 이하의 상대적으로 낮은 불순물 농도를 가지질 수 있다. 드리프트 영역(130)의 두께는 FS-IGBT에서 요구되는 항복 전압에 따라 달라질 수 있다. 예컨대, 대략 FS-IGBT에서 600V의 항복 전압이 요구될 때, 드리프트 영역(130)은 대략 60㎛ 정도의 두께로 형성될 수 있다. 드리프트 영역(130)은 제1 필드 스톱층(110)보다 낮은 불순물 농도를 가질 수 있다. The drift region 130 may be formed by growing an epitaxial layer having a first conductivity type on the second field stop layer 120. The drift region 130 may be formed to have an impurity concentration lower than that of the first field stop layer 110. Specifically, the drift region 130 may be formed by growing an epitaxial layer of a first conductivity type having an impurity concentration suitable for a breakdown voltage of a power device of the first conductivity type on the second field stop layer 120. . For example, the drift region 130 may have a relatively low impurity concentration of 1E 14 /cm 3 or less. The thickness of the drift region 130 may vary depending on the breakdown voltage required by the FS-IGBT. For example, when a breakdown voltage of about 600V is required in FS-IGBT, the drift region 130 may be formed to a thickness of about 60 μm. The drift region 130 may have an impurity concentration lower than that of the first field stop layer 110.

전술한 바와 같이 제2 필드 스톱층(120)의 불순물 농도는 제1 필드 스톱층(110)의 불순물 농도로부터 최대 불순물 농도까지 점차로 증가하다가, 최대 불순물 농도에서 상부의 드리프트 영역(130)의 불순물 농도까지 점차로 줄어들 수 있다. 드리프트 영역(130)가 제1 필드 스톱층(110)보다 낮은 불순물 농도를 가지는 경우, 제2 필드 스톱층(120) 중 일부분의 불순물 농도는 제1 필드 스톱층(110)의 불순물 농도보다 낮을 수 있다. 즉, 제2 필드 스톱층(120)의 불순물 농도는 제1 필드 스톱층(110)에 인접하며 제1 필드 스톱층(110)의 불순물 농도보다 높은 부분과 드리프트 영역(130)에 인접하여 제1 필드 스톱층(110)의 불순물 농도보다 낮은 부분을 포함할 수 있다. As described above, the impurity concentration of the second field stop layer 120 gradually increases from the impurity concentration of the first field stop layer 110 to the maximum impurity concentration, and then the impurity concentration of the upper drift region 130 at the maximum impurity concentration. Can be gradually reduced to. When the drift region 130 has an impurity concentration lower than that of the first field stop layer 110, the impurity concentration of a portion of the second field stop layer 120 may be lower than the impurity concentration of the first field stop layer 110. have. That is, the impurity concentration of the second field stop layer 120 is adjacent to the first field stop layer 110 and is higher than the impurity concentration of the first field stop layer 110 and the first field stop layer 110 is adjacent to the drift region 130. A portion lower than the impurity concentration of the field stop layer 110 may be included.

한편, 드리프트 영역(130)은 에피택셜 성장시킬 때, 도핑되는 불순물의 농도를 달리할 수 있다. 그에 따라, 드리프트 영역(130)은 깊이 방향(z)으로 불순물 농도의 프로파일을 일정하도록 하거나 변화하도록 할 수 있다. 즉, 드리프트 영역(130)을 에피택셜 성장할 때, 도핑되는 불순물 이온의 종류와 분순물 이온의 양, 확산 시간 등을 조절함으로써, 드리프트 영역(130) 내의 불순물 농도의 프로파일을 변경시킬 수 있다. 본 실시예의 파워 소자에서 드리프트 영역(130)의 불순물 농도의 프로파일은 깊이 방향을 따라 일정할 수 있다. 제1 필드 스톱층(110), 제2 필드 스톱층(120)의 제1 영역(122)과 제2 영역(124) 및 드리프트 영역(130)의 불순물 농도의 프로파일은 도 4a 내지 도 4c에서 확인할 수 있다.Meanwhile, when the drift region 130 is epitaxially grown, the concentration of doped impurities may be varied. Accordingly, the drift region 130 may make the profile of the impurity concentration constant or change in the depth direction z. That is, when the drift region 130 is epitaxially grown, the profile of the impurity concentration in the drift region 130 may be changed by controlling the type of doped impurity ions, the amount of impurity ions, and the diffusion time. In the power device of the present embodiment, the profile of the impurity concentration in the drift region 130 may be constant along the depth direction. Profiles of impurity concentrations in the first and second regions 122 and 124 and the drift region 130 of the first field stop layer 110 and the second field stop layer 120 are shown in FIGS. 4A to 4C. I can.

도 2는 본 발명의 다른 실시 예에 따른 파워 소자의 필드 스톱층을 나타내는 요부 단면도이다. 도 2에 대한 설명 중 도 1과 공통되는 부분에 대한 설명은 생략될 수 있다. 2 is a cross-sectional view of a main part showing a field stop layer of a power device according to another embodiment of the present invention. In the description of FIG. 2, a description of a part in common with FIG. 1 may be omitted.

도 2를 참조하면, 파워 소자(1b)는 제1 필드 스톱층(110), 제2 필드 스톱층(120) 및 드리프트(drift) 영역(130)을 포함한다. 파워 소자(1a)의 드리프트 영역의 상부 부분에는 파워 소자 셀이 형성될 수 있으며, 제1 필드 스톱층(110)의 하부에는 컬렉터 영역이 형성될 수 있다. Referring to FIG. 2, the power device 1b includes a first field stop layer 110, a second field stop layer 120, and a drift region 130. A power device cell may be formed in an upper portion of the drift region of the power device 1a, and a collector region may be formed under the first field stop layer 110.

제2 필드 스톱층(120)은 제1 영역(122) 및 제2 영역(124)으로 이루어질 수 있다. 제2 필드 스톱층(120)의 제1 영역(122)과 제2 영역(124)은 높이 방향(z 방향)에 수직인 수평 방향(예를 들면, x 방향)을 따라서 교대로 배치될 수 있다. 제2 필드 스톱층(120)의 제2 영역(124)은 깊이 방향(z)으로 동일 레벨에서 제1 영역(122)을 감쌀 수 있다. The second field stop layer 120 may include a first area 122 and a second area 124. The first area 122 and the second area 124 of the second field stop layer 120 may be alternately disposed along a horizontal direction (eg, x direction) perpendicular to the height direction (z direction). . The second region 124 of the second field stop layer 120 may surround the first region 122 at the same level in the depth direction z.

도 1에 보인 파워 소자(1a)는 정공의 주입을 최소화하고자 하는 영역에 제2 필드 스톱층(120)의 제2 영역(124)을 배치하고, 나머지 영역에는 제1 영역(122)을 배치한다. 도 2에 보인 파워 소자(1b)는 제2 영역(124)이 제1 영역(122)을 감싸도록 형성하여 정공의 주입이 제1 영역(122)을 통하여 주로 이루어지도록 할 수 있다. In the power device 1a shown in FIG. 1, the second region 124 of the second field stop layer 120 is disposed in a region in which hole injection is to be minimized, and the first region 122 is disposed in the remaining region. . The power device 1b shown in FIG. 2 may be formed so that the second region 124 surrounds the first region 122 so that holes are mainly injected through the first region 122.

파워 소자(1b)의 제2 필드 스톱층(120)의 제1 영역(122)과 제2 영역(124)의 배치에 관한 예시는 도 3a 및 도 3b에서 보이도록 한다. An example of the arrangement of the first region 122 and the second region 124 of the second field stop layer 120 of the power device 1b is illustrated in FIGS. 3A and 3B.

도 3a 및 도 3b는 본 발명의 실시 예에 따른 파워 소자의 제2 필드 스톱층을 나타내는 평면도들이다. 구체적으로 도 3a 및 도 3b는 도 2의 III-III을 따라서 절단한 평면도들이다.3A and 3B are plan views illustrating a second field stop layer of a power device according to an exemplary embodiment of the present invention. Specifically, FIGS. 3A and 3B are plan views taken along III-III of FIG. 2.

도 3a를 참조하면, 제2 필드 스톱층(120)의 제1 영역(122)은 일 방향(y 방향)을 따라서 연장되는 라인 형상일 수 있다. 제2 필드 스톱층(120)의 제2 영역(124)은 제1 영역(122)의 사이를 채우며 일 방향(y 방향)을 따라서 연장되는 라인 형상일 수 있다. 제1 영역(122)과 제2 영역(124)은 수평 방향(예를 들면 x 방향)을 따라서 교대로 배치될 수 있다. 제1 영역(122)과 제2 영역(124)은 각각 연장되는 방향(y 방향)에 수직인 수평 방향(예를 들면 x 방향)을 따라서 교대로 배치될 수 있다. Referring to FIG. 3A, the first region 122 of the second field stop layer 120 may have a line shape extending along one direction (y direction). The second region 124 of the second field stop layer 120 may have a line shape that fills the space between the first region 122 and extends along one direction (y direction). The first region 122 and the second region 124 may be alternately disposed along a horizontal direction (eg, the x direction). The first region 122 and the second region 124 may be alternately disposed along a horizontal direction (eg, the x direction) perpendicular to the extending direction (y direction), respectively.

도 3b를 참조하면, 제2 필드 스톱층(120)의 제1 영역(122)을 완전히 감싸도록 제2 영역(124)을 형성할 수 있다. 제2 필드 스톱층(120)의 제1 영역(122)은 제2 영역(124)에 의하여 한정되는 나머지 부분일 수 있다. 제2 필드 스톱층(120)의 제1 영역(122)은 각각 서로 수직인 방향(x, y)을 따라서 복수개가 매트릭스 형상으로 어레이(array)을 이루며 배치될 수 있다. Referring to FIG. 3B, a second region 124 may be formed to completely surround the first region 122 of the second field stop layer 120. The first area 122 of the second field stop layer 120 may be the remaining portion defined by the second area 124. A plurality of first regions 122 of the second field stop layer 120 may be arranged in an array in a matrix shape along directions (x, y) perpendicular to each other.

제2 필드 스톱층(120)의 제1 영역(122)과 제2 영역(124)이 각각 차지하는 면적의 비율을 조절하여, 도 2에 보인 파워 소자(1b)에서 정공이 드리프트 영역(130)으로 넘어가는 양을 조절할 수 있다. By adjusting the ratio of the areas occupied by the first region 122 and the second region 124 of the second field stop layer 120, respectively, holes from the power element 1b shown in FIG. 2 to the drift region 130 You can control the amount that goes over.

또한 형성하고자 하는 파워 소자 셀의 형상에 따라서 제1 영역(122)의 형상을 선택할 수 있다. 예를 들면, 형성하고자 하는 파워 소자 셀이 일 방향(y)을 따라서 연장되는 라인 형상인 경우, 제2 필드 스톱층(120)의 제1 영역(122)을 도 3a에 보인 것과 같이 일 방향(y)을 따라서 연장되는 라인 형상으로 형성할 수 있다. 예를 들면, 형성하고자 하는 파워 소자 셀이 복수개가 매트릭스 형상으로 어레이를 이루며 배치되는 경우, 제2 필드 스톱층(120)의 제1 영역(122)을 도 3b에 보인 것과 같이 복수개가 매트릭스 형상으로 어레이를 이루도록 형성할 수 있다. In addition, the shape of the first region 122 may be selected according to the shape of the power device cell to be formed. For example, when the power device cell to be formed has a line shape extending along one direction y, the first region 122 of the second field stop layer 120 is shown in one direction ( It can be formed in a line shape extending along y). For example, when a plurality of power element cells to be formed are arranged in an array in a matrix shape, the first region 122 of the second field stop layer 120 is formed in a matrix shape as shown in FIG. 3B. It can be formed to form an array.

그러나, 제2 필드 스톱층(120)의 제1 영역(122)의 형상은 형성하고자 하는 파워 소자 셀의 형상과 유사하게 형성되는 것에 한정되는 것은 아니며, 조절하고자 하는 정공의 주입 양을 고려하여, 다양한 형상을 가지도록 형성될 수 있다. However, the shape of the first region 122 of the second field stop layer 120 is not limited to being formed similar to the shape of the power element cell to be formed, in consideration of the injection amount of holes to be adjusted, It can be formed to have various shapes.

도 4a 내지 도 4c는 본 발명의 실시 예에 따른 파워 소자의 도핑 농도를 나타내는 그래프들이다. 구체적으로 도 4a는 도 3a의 IVa-IVa를 따라서 도핑 농도를 나타내는 그래프이고, 도 4b 및 도 4c는 각각 도 2의 IVb-IVb 및 IVc-IVc를 따라서 도핑 농도를 나타내는 그래프이다.4A to 4C are graphs showing a doping concentration of a power device according to an embodiment of the present invention. Specifically, FIG. 4A is a graph showing the doping concentration along IVa-IVa of FIG. 3A, and FIGS. 4B and 4C are graphs showing the doping concentration along IVb-IVb and IVc-IVc of FIG. 2, respectively.

도 4a를 참조하면, 도 3a에 보인 제2 필드 스톱층(120)의 불순물 농도 프로파일을 저농도 영역(L)과 고농도 영역(H), 즉, 제1 영역(122)과 제2 영역(124)을 가로지르며 보여준다. 제1 영역(122)의 제1 불순물 농도(D1)는 제2 영역(124)의 제2 불순물 농도(D2)보다 낮은 값을 가질 수 있다. 제1 영역(122)과 제2 영역(124) 각각의 불순물 농도는 동일 레벨에서 일정한 값을 가지나, 제1 영역(122)과 제2 영역(124)의 경계에서 확산에 의하여 제2 불순물 농도(D2)로부터 제1 불순물 농도(D1)까지 변화하는 구간이 존재할 수 있다. Referring to FIG. 4A, the impurity concentration profile of the second field stop layer 120 shown in FIG. 3A is shown in the low concentration region L and the high concentration region H, that is, the first region 122 and the second region 124. Show across. The first impurity concentration D1 of the first region 122 may have a lower value than the second impurity concentration D2 of the second region 124. The impurity concentration of each of the first region 122 and the second region 124 has a constant value at the same level, but the second impurity concentration is obtained by diffusion at the boundary between the first region 122 and the second region 124. There may be a section that changes from D2) to the first impurity concentration D1.

도 4b를 참조하면, 도 2에 보인 파워 소자(1b)의 저농도 영역(L)에 대한 깊이 방향(z)에 대한 불순물 농도 프로파일을 보여준다. 드리프트 영역(130)은 깊이 방향(z)을 따라 일정한 불순물 농도(D4)를 가질 수 있다. 물론 전술한 바와 같이 드리프트 영역(130)은 깊이에 따라 불순물 농도가 변하도록 형성될 수 있다. Referring to FIG. 4B, an impurity concentration profile in the depth direction z of the low concentration region L of the power device 1b shown in FIG. 2 is shown. The drift region 130 may have a constant impurity concentration D4 along the depth direction z. Of course, as described above, the drift region 130 may be formed to change the impurity concentration according to the depth.

제1 영역(122)의 불순물 농도는 드리프트 영역(130)과 접하는 부분에서부터 최대 불순물 농도 부분(A)까지 점차로 증가하여 제1 불순물 농도(D1)에 이른 후, 다시 점차로 줄어들어 제1 필드 스톱층(110)의 불순물 농도(D3)에 이르게 된다. The impurity concentration of the first region 122 gradually increases from the portion in contact with the drift region 130 to the maximum impurity concentration portion A, reaches the first impurity concentration D1, and then gradually decreases to decrease the first field stop layer ( The impurity concentration (D3) of 110) is reached.

반도체 기판을 기반으로 하는 제1 필드 스톱층(110)은 깊이에 따라 일정한 불순물 농도(D3)를 가질 수 있다. The first field stop layer 110 based on the semiconductor substrate may have a constant impurity concentration D3 according to the depth.

도 4c를 참조하면, 도 2에 보인 파워 소자(1b)의 고농도 영역(H)에 대한 깊이 방향(z)에 대한 불순물 농도 프로파일을 보여준다. 고농도 영역(H)에 대한 깊이 방향(z)에 대한 불순물 농도 프로파일의 추세는 도 4b에서 보인 저농도 영역(L)에 대한 깊이 방향(z)에 대한 불순물 농도 프로파일의 추세와 거의 유사하다.Referring to FIG. 4C, an impurity concentration profile in the depth direction z of the high concentration region H of the power device 1b shown in FIG. 2 is shown. The trend of the impurity concentration profile in the depth direction z for the high concentration region H is almost similar to the trend of the impurity concentration profile in the depth direction z for the low concentration region L shown in FIG. 4B.

제2 영역(124)의 불순물 농도는 드리프트 영역(130)과 접하는 부분에서부터 최대 불순물 농도 부분(B)까지 점차로 증가하여 제1 불순물 농도(D1)보다 높은 제2 불순물 농도(D2)에 이른 후, 다시 점차로 줄어들어 제1 필드 스톱층(110)의 불순물 농도(D3)에 이르게 된다. The impurity concentration of the second region 124 gradually increases from the portion in contact with the drift region 130 to the maximum impurity concentration portion B to reach a second impurity concentration D2 higher than the first impurity concentration D1, It gradually decreases again to reach the impurity concentration D3 of the first field stop layer 110.

도 5a는 본 발명의 실시 예에 따른 파워 소자의 파워 소자 셀을 나타내는 단면도이다. 5A is a cross-sectional view illustrating a power device cell of a power device according to an embodiment of the present invention.

도 5a를 참조하면, 파워 소자(1000a)는 제1 필드 스톱층(110), 제2 필드 스톱층(120), 드리프트 영역(130), 베이스 영역(140), 에미터 영역(150) 및 컬렉터 영역(160)을 포함한다. 제1 필드 스톱층(110), 제2 필드 스톱층(120) 및 드리프트 영역(130)에 대한 설명 중 도 1 내지 도 4c에서 설명된 내용은 생략될 수 있다. 5A, the power device 1000a includes a first field stop layer 110, a second field stop layer 120, a drift region 130, a base region 140, an emitter region 150, and a collector. Includes region 160. Among the descriptions of the first field stop layer 110, the second field stop layer 120, and the drift region 130, the contents described in FIGS. 1 to 4C may be omitted.

베이스 영역(140) 및 에미터 영역(150)은 드리프트 영역(130)의 상부 표면 부분에 형성될 수 있다. 베이스 영역(140)은 드리프트 영역(130) 상부 표면 상에 제2 도전형을 가지는 불순물 이온을 선택적으로 이온 임플란트하고 열처리를 통해 확산 및/또는 활성화시켜 형성할 수 있다. 베이스 영역(140)은 예를 들면, 고농도의 P형(P+) 불순물 영역일 수 있다. 베이스 영역(140)은 드리프트 영역(130)과 P-N 정션 영역을 형성할 수 있다. 베이스 영역(140)은 농도에 따라 상측에 형성된 제1 베이스 영역(P++)과 상기 제1 베이스 영역(P++)의 하측에 형성된 제2 베이스 영역(P-)으로 구성할 수 있다(미도시). 예를 들면, 상기 제1 베이스 영역(P++)은 1E19/㎤의 불순물 농도를 가질 수 있고, 상기 제2 베이스 영역(P-)은 1E17/㎤ 정도의 불순물 농도를 가질 수 있다.The base region 140 and the emitter region 150 may be formed on an upper surface portion of the drift region 130. The base region 140 may be formed by selectively ion implanting impurity ions having a second conductivity type on the upper surface of the drift region 130 and diffusion and/or activation through heat treatment. The base region 140 may be, for example, a high-concentration P-type (P + ) impurity region. The base region 140 may form a drift region 130 and a PN junction region. The base region 140 may be composed of a first base region P ++ formed on the upper side according to the concentration and a second base region P - formed below the first base region P ++ ( Not shown). For example, the first base region P ++ may have an impurity concentration of 1E 19 /cm 3, and the second base region P - may have an impurity concentration of about 1E 17 /cm 3.

에미터 영역(150)은 베이스 영역(140) 내부의 상부 표면 일정 영역에 제1 도전형을 가지는 불순물 이온을 선택적으로 이온 임플란트하고 열처리를 통해 확산 및/또는 활성화시켜 형성될 수 있다. 에미터 영역(150)은 예를 들면, 고농도의 N형(N+) 불순물 영역일 수 있다. 예를 들면, 에미터 영역(150)은 1E18/㎤ 내지 1E20/㎤ 정도의 불순물 농도를 가질 수 있다.The emitter region 150 may be formed by selectively implanting impurity ions having a first conductivity type in a predetermined region of an upper surface inside the base region 140 and diffusion and/or activation through heat treatment. The emitter region 150 may be, for example, an N-type (N + ) impurity region having a high concentration. For example, the emitter region 150 may have an impurity concentration of about 1E 18 /cm 3 to 1E 20 /cm 3.

에미터 전극(200)은 베이스 영역(140) 및 에미터 영역(150)에 걸쳐 형성될 수 있다. 또한, 게이트 전극(300)은 게이트 절연층(310)을 사이에 두고, 드리프트 영역(130), 베이스 영역(140) 및 에미터 영역(150) 상부에 형성될 수 있다. 게이트 전극(300)은 전압 인가를 통해 드리프트 영역(130)과 에미터 영역(150) 사이에 존재하는 베이스 영역(140) 부분에 채널을 설정할 수 있다.The emitter electrode 200 may be formed over the base region 140 and the emitter region 150. Also, the gate electrode 300 may be formed on the drift region 130, the base region 140, and the emitter region 150 with the gate insulating layer 310 therebetween. The gate electrode 300 may set a channel in a portion of the base region 140 existing between the drift region 130 and the emitter region 150 through voltage application.

도시하지는 않았지만, 에미터 전극(200) 및 게이트 전극(300) 등을 덮는 절연층 및/또는 패시베이션(passivation)층이 형성될 수 있다.Although not shown, an insulating layer and/or a passivation layer covering the emitter electrode 200 and the gate electrode 300 may be formed.

컬렉터 영역(160)은 필드 스톱층(110) 하부에 형성될 수 있다. 즉, 반도체 기판의 후면이 연마된 후, 반도체 기판 후면에 제2 도전형을 가지는 불순물 이온이 이온 임플란트되고 열처리를 통해 활성화되어 컬렉터 영역(160)이 형성될 수 있다. 컬렉터 영역(160)은 상대적으로 얇은 두께로 형성될 수 있다. 예를 들면, 컬렉터 영역(160)은 1㎛ 이하의 두께로 형성될 수 있다. 예를 들면, 컬렉터 영역(160)은 고농도의 P형(P+) 불순물 영역일 수 있다. 컬렉터 영역(160)의 불순물 농도는 제1 필드 스톱층(110) 및 제2 필드 스톱층(120)의 불순물 농도보다 큰 값을 가질 수 있다. 컬렉터 영역(160) 하부 면으로는 컬렉터 전극(400)이 형성될 수 있다.The collector region 160 may be formed under the field stop layer 110. That is, after the rear surface of the semiconductor substrate is polished, impurity ions having the second conductivity type are ion-implanted on the rear surface of the semiconductor substrate and activated through heat treatment to form the collector region 160. The collector region 160 may be formed to have a relatively thin thickness. For example, the collector region 160 may be formed to a thickness of 1 μm or less. For example, the collector region 160 may be a high concentration P-type (P + ) impurity region. The impurity concentration of the collector region 160 may have a value greater than that of the first field stop layer 110 and the second field stop layer 120. A collector electrode 400 may be formed on the lower surface of the collector region 160.

컬렉터 영역(160)은 파워 소자 셀(C1)이 복수개가 형성되는 경우에도 하나의 공통 영역으로 사용될 수 있다. 따라서, 본 명세서에서 파워 소자 셀이라 호칭하는 것은 하나의 절연 게이트 바이폴라 트랜지스터(IGBT)를 이루도록 하는 베이스 영역, 에미터 영역을 함께 지칭할 수 있다. The collector region 160 may be used as one common region even when a plurality of power device cells C1 are formed. Accordingly, in the present specification, the term "power device cell" may refer to a base region and an emitter region forming one insulating gate bipolar transistor (IGBT).

지금까지 N형 파워 소자를 예시하여 설명하였지만, 해당 영역들의 불순물의 도전형을 바꿈으로써 P형 파워 소자를 구현할 수 있음은 물론이다.Although the N-type power device has been described so far, it goes without saying that the P-type power device can be implemented by changing the conductivity type of the impurities in the corresponding regions.

본 실시예의 파워 소자는 불순물 이온의 이온 임플란트에 의해 제2 필드 스톱층(120)이 형성됨으로써, 제2 필드 스톱층(120)의 불순물 농도가 정교하고 용이하게 제어될 수 있다. 또한, 그러한 정교한 불순물 농도 조절에 기인하여, 제2 필드 스톱층(120)의 두께나 불순물 농도 프로파일을 다양하게 조절할 수 있다. 또한 제2 필드 스톱층(120)을 제1 불순물 농도를 가지는 제1 영역(122)과 제1 불순물 농도보다 높은 제2 불순물 농도를 가지는 제2 영역(124)으로 형성하여, 정공의 주입을 최소화할 수 있다. 그에 따라, 본 실시예의 파워 소자는 전기적 특성, 예컨대, 온-오프 스위칭 웨이브폼(waveform)을 현저히 개선하여, 고 스피드 스위칭 특성을 구현할 수 있다.In the power device of the present embodiment, since the second field stop layer 120 is formed by ion implantation of impurity ions, the impurity concentration of the second field stop layer 120 can be precisely and easily controlled. In addition, due to such precise control of the impurity concentration, the thickness or the impurity concentration profile of the second field stop layer 120 can be variously adjusted. In addition, by forming the second field stop layer 120 into a first region 122 having a first impurity concentration and a second region 124 having a second impurity concentration higher than the first impurity concentration, injection of holes is minimized. can do. Accordingly, the power device of the present exemplary embodiment significantly improves electrical characteristics, such as an on-off switching waveform, and can implement high speed switching characteristics.

한편, 제2 필드 스톱층(120)이 반도체 기판을 기반으로 하는 제1 필드 스톱층(110)과 별개로 형성됨으로써, 제1 필드 스톱층(110) 하면에 형성되는 컬렉터 영역(160)의 불순물 농도 조절이 용이할 수 있다. 또한, 제1 필드 스톱층(110)이 반도체 기판을 기반으로 후면 연마에 의해서 형성되므로, 제1 필드 스톱층(110)을 위한 고에너지의 이온 주입 과정 및 이에 수반되는 어닐링 확산 과정은 불필요하다.Meanwhile, since the second field stop layer 120 is formed separately from the first field stop layer 110 based on the semiconductor substrate, impurities in the collector region 160 formed on the lower surface of the first field stop layer 110 The concentration can be easily adjusted. In addition, since the first field stop layer 110 is formed by rear surface polishing based on the semiconductor substrate, a high-energy ion implantation process for the first field stop layer 110 and an annealing diffusion process associated therewith are unnecessary.

도 5b는 본 발명의 다른 실시 예에 따른 파워 소자의 파워 소자 셀을 나타내는 단면도이다. 구체적으로 도 5b에 보인 파워 소자(1000b)는 베이스 영역(140), 에미터 영역(150), 게이트 전극(300a) 및 게이트 절연층(310a)을 제외한 모든 구성이 도 5a와 동일하므로 설명의 편의를 위해 도 5a에서 이미 설명한 내용은 간단히 설명하거나 생략한다. 5B is a cross-sectional view illustrating a power device cell of a power device according to another embodiment of the present invention. Specifically, the power device 1000b shown in FIG. 5B has the same configuration as FIG. 5A except for the base region 140, the emitter region 150, the gate electrode 300a, and the gate insulating layer 310a. For purposes of this, the contents already described in FIG. 5A will be briefly described or omitted.

도 5b를 참조하면, 파워 소자(1000b)는 트렌치 게이트 구조(trench-gate structure)로 이루어질 수 있다. 드리프트 영역(130)의 상측에는 드리프트 영역(130)의 표면에서부터 일정 깊이로 파여져 내부에 수용공간을 갖는 트렌치(T)가 형성된다. 게이트 절연층(310a)은 트렌치(T)의 내부 표면을 덮도록 형성된다. Referring to FIG. 5B, the power device 1000b may have a trench-gate structure. On the upper side of the drift region 130, a trench T is formed which is dug from the surface of the drift region 130 to a predetermined depth and has an accommodation space therein. The gate insulating layer 310a is formed to cover the inner surface of the trench T.

여기서 트렌치(T)는 상기 베이스 영역(140) 및 에미터 영역(150)의 한쪽 측면과 인접할 수 있다. 게이트 절연층(310a)은 에미터 영역(150) 상면의 일부를 덮도록 형성되었지만, 경우에 따라 에미터 영역(150) 상면에는 게이트 절연층(310a)이 형성되지 않을 수도 있다. Here, the trench T may be adjacent to one side of the base region 140 and the emitter region 150. The gate insulating layer 310a is formed to cover a part of the upper surface of the emitter region 150, but in some cases, the gate insulating layer 310a may not be formed on the upper surface of the emitter region 150.

게이트 전극(300a)은 상기 게이트 절연층(310a)가 형성된 상기 트렌치(T)의 내부 수용공간에 형성된다. 여기서 게이트 전극(300a)의 상면은 드리프트 영역(130)의 상면과 동일 평면을 이룰 수도 있으나, 이에 한정되지 않는다. 게이트 전극(300a)의 상면은 드리프트 영역(130)의 상면보다 더 돌출되어 형성될 수도 있다. The gate electrode 300a is formed in an internal receiving space of the trench T in which the gate insulating layer 310a is formed. Here, the upper surface of the gate electrode 300a may form the same plane as the upper surface of the drift region 130, but is not limited thereto. The upper surface of the gate electrode 300a may be formed to protrude more than the upper surface of the drift region 130.

한편 도시된 바와 같이 베이스 영역(140) 및 에미터 영역(150)은 상기 게이트 전극(300a) 및 게이트 절연층(310a)을 포함하는 트렌치(T)의 일 측벽에 인접하여 배치될 수 있다. Meanwhile, as illustrated, the base region 140 and the emitter region 150 may be disposed adjacent to one sidewall of the trench T including the gate electrode 300a and the gate insulating layer 310a.

컬렉터 영역(160)은 파워 소자 셀(C2)이 복수개가 형성되는 경우에도 하나의 공통 영역으로 사용될 수 있다. The collector region 160 may be used as one common region even when a plurality of power device cells C2 are formed.

도 5a에 보인 파워 소자(1000a)의 게이트 전극(300)과 달리, 도 5b에 보인 파워 소자(1000b)는 게이트 전극(300a)이 트렌치(T) 내에 형성되는 바, 게이트 전극(300a)이 파워 소자(1000b)에서 차지하는 면적이 감소될 수 있다.Unlike the gate electrode 300 of the power device 1000a shown in FIG. 5A, the power device 1000b shown in FIG. 5B has a gate electrode 300a formed in the trench T, and the gate electrode 300a has power. The area occupied by the device 1000b may be reduced.

도 5a 및 도 5b를 참조하면, 제2 필드 스톱층(120)의 제2 영역(124)은 정공이 컬렉터 영역(160)에서 드리프트 영역(130)으로 넘어가는 것을 방지하는 장벽 역할을 할 수 있다. 즉, 정공의 주입(H.I, Hole Injection)은 제2 필드 스톱층(120)의 제1 영역(122)을 통하여 주로 이루어질 수 있다. 따라서, 제2 필드 스톱층(120)의 제2 영역(124)은 파워 소자가 턴 오프 스위칭(turn off switching)을 하는 동안, 정공의 전류 테일(current tail)을 감소시킬 수 있기 때문에 파워 소자(1000a, 1000b)가 고속의 스위칭을 할 수 있다. 5A and 5B, the second region 124 of the second field stop layer 120 may serve as a barrier preventing holes from passing from the collector region 160 to the drift region 130. . That is, hole injection (H.I) may be mainly performed through the first region 122 of the second field stop layer 120. Therefore, since the second region 124 of the second field stop layer 120 can reduce the current tail of the hole while the power element is turning off switching, the power element ( 1000a, 1000b) can perform high-speed switching.

도 6은 본 발명의 실시 예에 따른 파워 소자의 복수의 파워 소자 셀들을 나타내는 단면도이다. 6 is a cross-sectional view illustrating a plurality of power device cells of a power device according to an embodiment of the present invention.

도 6을 참조하면, 파워 소자(1000c)는 복수의 파워 소자 셀(C)을 포함할 수 있다. 파워 소자 셀(C)은 도 5a에 보인 파워 소자 셀(C1) 또는 도 5b에 보인 파워 소자 셀(C2)에 해당할 수 있으나, 이에 제한되지 않는다. 파워 소자 셀(C)은 하나의 절연 게이트 바이폴라 트랜지스터(IGBT)를 이루도록 드리프트 영역(130) 및 그 상부에 형성되는 구성 요소인 경우 모두 해당될 수 있다. Referring to FIG. 6, the power device 1000c may include a plurality of power device cells C. The power device cell C may correspond to the power device cell C1 shown in FIG. 5A or the power device cell C2 shown in FIG. 5B, but is not limited thereto. The power device cell C may correspond to both the drift region 130 and a component formed thereon so as to form one insulating gate bipolar transistor IGBT.

도 5a에 보인 파워 소자(1000a) 또는 도 5b에 보인 파워 소자(1000b)는 각각 하나의 파워 소자 셀(C1 또는 C2)에 대응되도록 제2 필드 스톱층(120)의 제2 영역(124)이 형성될 수 있다. 파워 소자(1000a)는 에미터 전극, 게이트 전극 및 컬렉터 전극이 더 포함될 수 있다(미도시). 그러나, 도 6에 보인 파워 소자(1000c)는 복수의 파워 소자 셀(C) 각각의 배치와는 무관하게, 제2 필드 스톱층(120)의 제2 영역(124)이 형성될 수 있다. 즉, 파워 소자(1000c)가 복수의 파워 소자 셀(C)을 포함하는 경우, 제2 필드 스톱층(120)의 제2 영역(124)은 정공이 컬렉터 영역(160)에서 드리프트 영역(130)으로 주입되는 양을 조절하기 위하여 자유롭게 배치될 수 있다. 정공의 주입(H.I, Hole Injection)은 제2 필드 스톱층(120)의 제1 영역(122)을 통하여 주로 이루어질 수 있다. 따라서 정공의 주입(H.I)을 필요에 따라서 증가 또는 감소시키기 위하여 제2 필드 스톱층(120)의 제1 영역(122)과 제2 영역(124)의 면적의 비율 및 배치를 선택할 수 있다. The power device 1000a shown in FIG. 5A or the power device 1000b shown in FIG. 5B has the second region 124 of the second field stop layer 120 corresponding to one power device cell C1 or C2, respectively. Can be formed. The power device 1000a may further include an emitter electrode, a gate electrode, and a collector electrode (not shown). However, in the power device 1000c shown in FIG. 6, the second region 124 of the second field stop layer 120 may be formed regardless of the arrangement of each of the plurality of power device cells C. That is, when the power device 1000c includes a plurality of power device cells C, the second region 124 of the second field stop layer 120 has a hole in the drift region 130 in the collector region 160. It can be placed freely to control the amount to be injected. Hole injection (H.I) may be mainly performed through the first region 122 of the second field stop layer 120. Accordingly, in order to increase or decrease the hole injection (H.I) as necessary, a ratio and arrangement of the areas of the first region 122 and the second region 124 of the second field stop layer 120 may be selected.

도 7a는 본 발명의 실시 예에 따른 파워 소자의 복수의 파워 소자 셀들을 나타내는 평면도이다.7A is a plan view illustrating a plurality of power device cells of a power device according to an embodiment of the present invention.

도 7a를 참조하면, 파워 소자(1000d)는 복수의 파워 소자 셀(C)을 포함할 수 있다. 도 7a에 보인 파워 소자(1000d)는 예를 들면, 하나의 파워 소자 패키지를 이루기 위하여 분리된 하나의 파워 소자 다이(die)일 수 있다. Referring to FIG. 7A, the power device 1000d may include a plurality of power device cells C. The power device 1000d shown in FIG. 7A may be, for example, a single power device die separated to form a single power device package.

파워 소자(1000d)는 파워 소자 셀(C)이 형성되는 활성 영역(AR) 및 활성 영역(AR)을 둘러싸는 에지 터미네이션 영역(ER)으로 이루어질 수 있다. 에지 터미네이션 영역(ER)은 활성 영역(AR)을 둘러싸는 링 형상을 가질 수가 있으며, 에지 터미네이션 영역(ER)의 전부 또는 일부에는 후술할 에지 터미네이션 구조체가 형성될 수 있다. The power device 1000d may include an active area AR in which the power device cell C is formed and an edge termination area ER surrounding the active area AR. The edge termination region ER may have a ring shape surrounding the active region AR, and an edge termination structure to be described later may be formed in all or part of the edge termination region ER.

도 7a에는 파워 소자 셀(C)이 서로 수직인 방향을 따라서 복수개가 매트릭스 형상으로 어레이를 이루며 배치된 것으로 도시되었으나, 이에 한정되지 않는다. In FIG. 7A, it is illustrated that a plurality of power element cells C are arranged in an array in a matrix shape along a direction perpendicular to each other, but the embodiment is not limited thereto.

도 7b는 본 발명의 실시 예에 따른 파워 소자의 복수의 파워 소자 셀들을 나타내는 단면도이다. 구체적으로 도 7b는 도 7a의 활성 영역(AR)의 파워 소자 셀(C)들과 에지 터미네이션 영역(ER)을 함께 나타내도록 절단한 단면도이다. 7B is a cross-sectional view illustrating a plurality of power device cells of a power device according to an embodiment of the present invention. Specifically, FIG. 7B is a cross-sectional view taken to show the power device cells C and the edge termination area ER of the active area AR of FIG. 7A together.

도 7b를 참조하면, 파워 소자(1000d-1)는 복수의 파워 소자 셀(C)을 포함할 수 있다. 파워 소자(1000d-1)는 에미터 전극, 게이트 전극 및 컬렉터 전극이 더 포함될 수 있다(미도시). 복수의 파워 소자 셀(C)은 활성 영역(AR)에 형성될 수 있다. 에지 터미네이션 영역(ER)의 드리프트 영역(130)의 상부 부분에는 에지 터미네이션 구조체(ET)가 형성될 수 있다. 에지 터미네이션 구조체(ET)는 도 7a에 보인 것과 같이 활성 영역(AR)을 둘러싸는 에지 터미네이션 영역(ER)을 따라서, 복수의 파워 소자 셀(C)을 둘러싸도록 드리프트 영역(130)의 상부 부분에 배치될 수 있다. Referring to FIG. 7B, the power device 1000d-1 may include a plurality of power device cells C. The power device 1000d-1 may further include an emitter electrode, a gate electrode, and a collector electrode (not shown). The plurality of power device cells C may be formed in the active region AR. An edge termination structure ET may be formed in an upper portion of the drift region 130 of the edge termination region ER. The edge termination structure ET is in the upper part of the drift region 130 to surround the plurality of power device cells C along the edge termination region ER surrounding the active region AR as shown in FIG. 7A. Can be placed.

도 5a에서 설명한 것과 같이 드리프트 영역(130)과 파워 소자 셀(C) 사이, 즉 드리프트 영역(130)과 베이스 영역(140)이 형성하는 P-N 정션 영역은 파워 소자가 형성되는 웨이퍼 전체에서 계속 될 수 없다. 즉, 하나의 파워 소자 패키지를 형성하기 위하여 하나의 파워 소자 다이를 절단(sawing)하면, P-N 정션 영역이 끝나는 곳에서 전기장의 크라우딩(crowing)이 발생하여 파워 소자의 항복 전압이 낮아질 수 있다. 이를 막기 위하여, 파워 소자 다이의 에지(edge)를 따라서, 즉, 복수의 파워 소자 셀(C)을 둘러싸도록 에지 터미네이션 구조체(ET)를 형성할 수 있다. 에지 터미네이션 구조체(ET)는 다양한 형태로 형성될 수 있는 바, 구체적인 구조는 생략하도록 한다. 예를 들면, 에지 터미네이션 구조체(ET)는 미국등록특허 제7872300호, 미국등록특허 제7074715호, 미국등록특허 제825873호, 미국 공개특허 제2012-161274호 등에 예시된 것과 같이 형성할 수 있으나, 이에 제한되지 않는다. As described in FIG. 5A, between the drift region 130 and the power element cell C, that is, the PN junction region formed by the drift region 130 and the base region 140 may continue throughout the entire wafer in which the power element is formed. none. That is, when one power device die is cut to form one power device package, crowding of the electric field occurs at the end of the P-N junction region, thereby lowering the breakdown voltage of the power device. To prevent this, the edge termination structure ET may be formed along an edge of the power device die, that is, to surround the plurality of power device cells C. Since the edge termination structure ET may be formed in various shapes, a detailed structure will be omitted. For example, the edge termination structure ET may be formed as illustrated in US Patent No. 7872300, US Patent No.7074715, US Patent No.825873, US Patent Publication No. 2012-161274, etc., It is not limited thereto.

도 7b를 다시 참조하면, 파워 소자(1000d-1)는 제2 필드 스톱층(120)의 제2 영역(124) 상에 에지 터미네이션 구조체(ET)를 형성할 수 있다. 또한 파워 소자(1000d-1)는 제2 필드 스톱층(120)의 제1 영역(122) 상에 복수의 파워 소자 셀(C)을 형성할 수 있다. 이 경우, 정공의 주입(H.I)은 대부분 제1 영역(122)을 통하여 파워 소자 셀(C)을 향하여 이루어질 수 있다. 따라서, 전술한 전기장의 크라우딩을 감소하여 파워 소자의 항복 전압이 낮아지는 것을 방지할 수 있다. 또한 상대적으로 에지 터미네이션 구조체(ET)가 작은 면적을 차지하도록 형성할 수 있어, 동일 면적을 가지는 파워 소자(1000d-1)에 더 많은 파워 소자 셀(C)을 형성할 수 있어, 더 높은 구동 전류를 가지도록 할 수 있다. Referring again to FIG. 7B, the power device 1000d-1 may form an edge termination structure ET on the second region 124 of the second field stop layer 120. Also, the power device 1000d-1 may form a plurality of power device cells C on the first region 122 of the second field stop layer 120. In this case, the hole injection (H.I) may be performed mostly toward the power device cell C through the first region 122. Accordingly, it is possible to prevent the breakdown voltage of the power element from being lowered by reducing the crowding of the electric field described above. In addition, since the edge termination structure ET can be formed to occupy a relatively small area, more power device cells C can be formed in the power device 1000d-1 having the same area, resulting in a higher driving current. You can have.

또한 선택적으로 에지 터미네이션 구조체(ET)는 제2 영역(124) 상을 모두 덮고, 일부분 제1 영역(122) 상에 형성하도록 하고, 복수의 파워 소자 셀(C)은 상대적으로 제1 영역(122)의 내부에 위치하도록 배치하여, 제2 영역(124)에 인접한 제1 영역(122)의 부분에서 주입되는 정공이 에지 터미네이션 구조체(ET)를 향하는 것을 최소화할 수 있다. In addition, optionally, the edge termination structure ET covers all of the second region 124 and is partially formed on the first region 122, and the plurality of power device cells C are relatively first region 122. ), it is possible to minimize a hole injected from a portion of the first region 122 adjacent to the second region 124 toward the edge termination structure ET.

즉, 도 7b에는 활성 영역(AR)에 제2 필드 스톱층(120)의 제1 영역(122)이 형성되고, 에지 터미네이션 영역(ER)에 제2 영역(124)이 형성된 것으로 도시되었으나, 활성 영역(AR)과 에지 터미네이션 영역(ER)의 경계를 제1 영역(122)과 제2 영역(124)의 경계로부터 제1 영역(122)의 내부에 위치하도록 형성할 수 있다. That is, in FIG. 7B, it is shown that the first region 122 of the second field stop layer 120 is formed in the active region AR, and the second region 124 is formed in the edge termination region ER. The boundary between the region AR and the edge termination region ER may be formed to be located inside the first region 122 from the boundary between the first region 122 and the second region 124.

도 7c는 본 발명의 다른 실시 예에 따른 파워 소자의 복수의 파워 소자 셀들을 나타내는 단면도이다. 구체적으로 도 7c는 도 7a의 활성 영역(AR)의 셀(C)들과 에지 터미네이션 영역(ET)을 함께 나타내도록 절단한 단면도이다. 도 7c에 대한 설명 중 도 7b과 공통되는 부분에 대한 설명은 생략될 수 있다. 7C is a cross-sectional view illustrating a plurality of power device cells of a power device according to another embodiment of the present invention. Specifically, FIG. 7C is a cross-sectional view taken to show the cells C of the active area AR of FIG. 7A and the edge termination area ET together. In the description of FIG. 7C, a description of a portion common to that of FIG. 7B may be omitted.

도 7c를 참조하면, 파워 소자(1000d-2)는 복수의 파워 소자 셀(C)을 포함할 수 있다. 복수의 파워 소자 셀(C)은 활성 영역(AR)에 형성될 수 있다. 에지 터미네이션 영역(ER)의 드리프트 영역(130)의 상부 부분에는 에지 터미네이션 구조체(ET)가 형성될 수 있다. Referring to FIG. 7C, the power device 1000d-2 may include a plurality of power device cells C. The plurality of power device cells C may be formed in the active region AR. An edge termination structure ET may be formed in an upper portion of the drift region 130 of the edge termination region ER.

파워 소자(1000d-2)는 제2 필드 스톱층(120)의 제1 영역(122)이 활성 영역(AR)의 일부분에만 형성될 수 있다. 즉, 도 7c에 보인 파워 소자(1000d-2)는 도 6에 보인 파워 소자(1000c)와 도 7b에 보인 파워 소자(1000d-1)의 특징을 모두 갖추도록 제2 필드 스톱층(120)의 제1 영역(122)과 제2 영역(124)을 배치할 수 있다. 따라서, 전술한 전기장의 크라우딩을 감소하여 파워 소자의 항복 전압이 낮아지는 것을 방지하는 것과 동시에 정공의 주입(H.I)을 필요에 따라서 증가 또는 감소시킬 수 있다. In the power device 1000d-2, the first region 122 of the second field stop layer 120 may be formed only in a portion of the active region AR. That is, the power device 1000d-2 shown in FIG. 7C is formed of the second field stop layer 120 so as to have both the features of the power device 1000c shown in FIG. 6 and the power device 1000d-1 shown in FIG. 7B. The first area 122 and the second area 124 may be disposed. Accordingly, by reducing the crowding of the electric field described above, it is possible to prevent the breakdown voltage of the power element from being lowered, and to increase or decrease the hole injection (H.I) as necessary.

도 8은 본 발명의 실시 예에 따른 파워 소자의 복수의 파워 소자 셀들을 나타내는 단면도이다.8 is a cross-sectional view illustrating a plurality of power device cells of a power device according to an embodiment of the present invention.

도 8을 참조하면, 파워 소자(1000e)는 제1 활성 영역(AR1) 및 제2 활성 영역(AR2)에 형성되는 복수의 파워 소자 셀(C)을 포함한다. 파워 소자(1000e)의 컬렉터 영역(160a)은 제1 도전형을 가지는 제1 컬렉터 영역(162) 및 제2 도전형을 가지는 제2 컬렉터 영역(164)으로 이루어질 수 있다. 제1 컬렉터 영역(162)은 제1 필드 스톱층(110)보다 높은 불순물 농도를 가질 수 있다. 제2 컬렉터 영역(164)은 제1 컬렉터 영역(162)보다 높은 불순물 농도를 가질 수 있다. Referring to FIG. 8, the power device 1000e includes a plurality of power device cells C formed in a first active area AR1 and a second active area AR2. The collector region 160a of the power device 1000e may include a first collector region 162 having a first conductivity type and a second collector region 164 having a second conductivity type. The first collector region 162 may have an impurity concentration higher than that of the first field stop layer 110. The second collector region 164 may have a higher impurity concentration than the first collector region 162.

컬렉터 영역(160a)이 제1 도전형을 가지는 제1 컬렉터 영역(162) 및 제2 도전형을 가지는 제2 컬렉터 영역(162)으로 이루어짐으로, 파워 소자 셀(C)은 단락 애노드(shorted anode) IGBT 또는 역방향 도통(reverse conducting) IGBT로 동작할 수 있다. Since the collector region 160a is composed of a first collector region 162 having a first conductivity type and a second collector region 162 having a second conductivity type, the power element cell C is a shorted anode. It can operate as an IGBT or as a reverse conducting IGBT.

이때, 제1 활성 영역(AR1)에는 제2 필드 스톱층(120)의 제1 영역(122)을 형성하고, 제2 활성 영역(AR2)에는 제2 필드 스톱층(120)의 제2 영역(124)을 형성하면, 제1 활성 영역(AR1)과 제2 활성 영역(AR2)에서의 정공의 주입(H.I)을 제어할 수 있다. 따라서 제1 활성 영역(AR1)에 있는 파워 소자 셀(C)은 일반 IGBT로 동작하고, 제2 활성 영역(AR2)에 있는 파워 소자 셀(C)은 단락 애노드 IGBT 또는 역방향 도통 IGBT로 동작하여, 파워 소자(1000e)는 바이 모드(bi-mode) IGBT를 구현할 수 있다. In this case, the first region 122 of the second field stop layer 120 is formed in the first active region AR1, and the second region 122 of the second field stop layer 120 is formed in the second active region AR2. When 124 is formed, injection HI of holes in the first active region AR1 and the second active region AR2 can be controlled. Therefore, the power device cell C in the first active region AR1 operates as a general IGBT, and the power device cell C in the second active region AR2 operates as a short-circuit anode IGBT or reverse conduction IGBT, The power device 1000e may implement a bi-mode IGBT.

컬렉터 영역(160a)은 반도체 기판의 후면을 통한 이온 임플란트 공정을 통하여 형성할 수 있다. 따라서, 제2 컬렉터 영역(164)의 유무를 통하여 일반 IGBT로 동작하는 파워 소자 셀과 단락 애노드 IGBT 또는 역방향 도통 IGBT로 동작하는 파워 소자 셀을 구분하기 위해서는 반도체 기판의 후면을 통한 이온 임플란트 공정에서 정렬의 정밀도가 중요시된다. 그러나, 파워 소자 셀(C)은 반도체 기판의 상면 방향에 형성되는 바, 반도체 기판의 후면을 통한 이온 임플란트 공정에서 이를 정확히 구분하여 정렬하기에는 어려움이 있다.The collector region 160a may be formed through an ion implant process through the rear surface of the semiconductor substrate. Therefore, in order to distinguish the power device cell operating as a general IGBT and the power device cell operating as a short-circuit anode IGBT or reverse conduction IGBT through the presence or absence of the second collector region 164, alignment in the ion implant process through the rear surface of the semiconductor substrate. The precision of is important. However, since the power device cells C are formed in the upper surface direction of the semiconductor substrate, it is difficult to accurately classify and align them in the ion implant process through the rear surface of the semiconductor substrate.

그러나, 제2 필드 스톱층(120)은 반도체 기판의 상면을 통한 이온 임플란트 공정을 통하여 형성하는 바, 파워 소자 셀(C)과의 정렬이 용이할 수 있다. 따라서 반도체 기판의 후면을 통한 정렬이 없이 바이 모드 IGBT를 용이하게 구현할 수 있다. However, since the second field stop layer 120 is formed through an ion implant process through the upper surface of the semiconductor substrate, alignment with the power device cell C may be facilitated. Therefore, it is possible to easily implement a bi-mode IGBT without alignment through the rear surface of the semiconductor substrate.

도 7b, 도 7c 및 도 8에는 도 5a 및 도 5b에 보인 것과 같은 컬렉터 전극(400)이 도시되어 있지 않으나, 컬렉터 영역(160, 160a) 하부 면에 도 5a 및 도 5b에 보인 것과 같은 컬렉터 전극(400)을 형성할 수 있음은 자명하다. 마찬가지로 도 7b, 도 7c 및 도 8의 파워 소자 셀(C)에는 도 5a 및 도 5b에 보인 것과 같은 에미터 전극(200)과 게이트 전극(300, 300a)이 형성될 수 있음은 자명하다. 7B, 7C, and 8 do not show the collector electrode 400 as shown in FIGS. 5A and 5B, but the collector electrode as shown in FIGS. 5A and 5B on the lower surface of the collector regions 160 and 160a It is obvious that 400 can be formed. Similarly, it is obvious that the emitter electrode 200 and the gate electrodes 300 and 300a as shown in FIGS. 5A and 5B may be formed in the power device cell C of FIGS. 7B, 7C, and 8.

이하에서, 본 발명의 실시 예에 따른 파워 소자를 제조하는 방법을 설명한다. 도 9 내지 도 23에서는 도 5a, 도 5b 및 도 8에 보인 파워 소자의 제조하는 방법을 단계적으로 나타낸다. Hereinafter, a method of manufacturing a power device according to an embodiment of the present invention will be described. 9 to 23 show stepwise a method of manufacturing the power device shown in FIGS. 5A, 5B, and 8.

도 9 내지 도 17은 본 발명의 실시 예에 따른 파워 소자를 제조하는 방법을 단계별로 나타내는 단면도들이다. 구체적으로 도 9 내지 도 17은 도 5a에 보인 파워 소자를 제조하는 방법을 단계별로 나타내는 단면도들이다. 9 to 17 are cross-sectional views showing step-by-step a method of manufacturing a power device according to an embodiment of the present invention. Specifically, FIGS. 9 to 17 are cross-sectional views illustrating a method of manufacturing the power device shown in FIG. 5A step by step.

도 9를 참조하면, 제1 도전형을 가지는 반도체 기판(100)을 준비한다. 예를 들면, 제1 도전형은 N형일 수 있으며, 이 경우, N형의 불순물 이온이 도핑된 N0 반도체 기판(100)을 준비한다. 이때, 반도체 기판(100)은 FS-IGBT에서 필드 스톱층에 요구되는 불순물 농도, 즉, 컬렉터 쪽에 표면에 형성될 P형 컬렉터 영역으로 공핍 영역이 확장되는 것을 막기에 충분한 농도의 N형 불순물 이온이 도핑된 기판일 수 있다. 예컨대, 1E14 내지 1E16/㎤ 정도로 불순물 농도를 갖는 N0 반도체 기판(100)을 준비한다. 반도체 기판(100) 내의 불순물 농도의 프로파일은 도 4b 및 도 4c에서 보인 제1 필드 스톱층(110)의 불순물 농도의 프로파일에서 확인할 수 있듯이 반도체 기판(100)의 깊이 방향에 대해 일정한 프로파일을 가질 수 있다. Referring to FIG. 9, a semiconductor substrate 100 having a first conductivity type is prepared. For example, the first conductivity type may be N type, and in this case, an N 0 semiconductor substrate 100 doped with N type impurity ions is prepared. In this case, the semiconductor substrate 100 contains an impurity concentration required for the field stop layer in FS-IGBT, that is, an N-type impurity ion having a sufficient concentration to prevent the depletion region from expanding to the P-type collector region to be formed on the surface of the collector. It may be a doped substrate. For example, an N 0 semiconductor substrate 100 having an impurity concentration of about 1E 14 to 1E 16 /cm 3 is prepared. The profile of the impurity concentration in the semiconductor substrate 100 may have a constant profile with respect to the depth direction of the semiconductor substrate 100 as can be seen from the profile of the impurity concentration of the first field stop layer 110 shown in FIGS. 4B and 4C. have.

한편, 반도체 기판(100)은 일반적으로 대구경 웨이퍼 생산에 유리한 초크랄스키(CZ) 기법에 의해 생산된 기판일 수 있다. 물론, 플롯존(FZ) 기법에 의해 생산되는 기판이 배제되는 것은 아니다.Meanwhile, the semiconductor substrate 100 may be a substrate produced by a Czochralski (CZ) technique, which is generally advantageous for large-diameter wafer production. Of course, the substrate produced by the plot zone (FZ) technique is not excluded.

도 10을 참조하면, 반도체 기판(100) 상부 영역에 제1 도전형의 불순물 이온을 이온 임플란트하는 제1 이온 임플란트 공정(Imp. 1)을 수행하여 임플란트층(122a)을 형성한다. 임플란트층(122a)의 불순물 농도는 깊이 방향에 따라 변할 수 있고, 1E15 내지 1E17/㎤의 불순물 농도 부분을 포함할 수 있다. 임플란트층(122a)은 수 ㎛ 정도의 두께로 얇게 형성될 수 있다. 경우에 따라, 수십 ㎛ 정도의 두께로 형성될 수도 있다. Referring to FIG. 10, an implant layer 122a is formed by performing a first ion implant process (Imp. 1) of ion implanting impurity ions of a first conductivity type in an upper region of the semiconductor substrate 100. The impurity concentration of the implant layer 122a may vary depending on the depth direction, and may include an impurity concentration portion of 1E 15 to 1E 17 /cm 3. The implant layer 122a may be thinly formed to a thickness of about several μm. In some cases, it may be formed to a thickness of about several tens of μm.

도 11을 참조하면, 임플란트층(122a) 상에 임플란트층(122a)의 일부분을 덮는 제1 포토 레지스트층(510)을 형성한다. 제1 포토 레지스트층(510)은 포토리소그래피 공정을 통하여 형성할 수 있다. 제1 포토 레지스트층(510)에 의하여 덮히는 임플란트층(122a)의 부분이 도 5a에 보인 제1 영역(122)이 될 수 있다. Referring to FIG. 11, a first photoresist layer 510 is formed on the implant layer 122a to cover a portion of the implant layer 122a. The first photoresist layer 510 may be formed through a photolithography process. A portion of the implant layer 122a covered by the first photoresist layer 510 may be the first region 122 shown in FIG. 5A.

도 12를 참조하면, 제1 포토 레지스트층(510)을 마스크로 사용하여, 제1 포토레지스트층(510)에 의하여 노출되는 도 11에 보인 임플란트층(122a)의 부분에 제1 도전형을 가지는 불순물 이온을 이온 임플란트하는 제2 이온 임플란트 공정(Imp. 2)를 수행하여 제2 영역(124)을 형성한다. 이때 제1 포토 레지스트층(510)에 의하여 덮히는 도 11의 임플란트층(122a)의 부분은 제1 영역(122)이 된다. 제2 이온 임플란트 공정(Imp. 2) 후에 제1 포토 레지스트층(510)은 스트립 공정을 통하여 제거될 수 있다. Referring to FIG. 12, the first photoresist layer 510 is used as a mask, and the portion of the implant layer 122a shown in FIG. 11 exposed by the first photoresist layer 510 has a first conductivity type. A second ion implantation process (Imp. 2) of ion implanting impurity ions is performed to form a second region 124. In this case, the portion of the implant layer 122a of FIG. 11 covered by the first photoresist layer 510 becomes the first region 122. After the second ion implant process (Imp. 2), the first photoresist layer 510 may be removed through a strip process.

도 11 및 도 12를 함께 참조하면, 제1 이온 임플란트 공정(Imp. 1) 및 제2 이온 임플란트 공정(Imp. 2)에 의하여 제2 필드 스톱층(120)의 제1 영역(122) 및 제2 영역(124)이 형성될 수 있다. 제1 영역(122)에는 제1 이온 임플란트 공정(Imp. 1)을 통하여 제1 도전형의 불순물이 주입되고, 제2 영역(124)에는 제1 이온 임플란트 공정(Imp. 1) 및 제2 이온 임플란트 공정(Imp. 2)을 함께 통하여 제1 도전형의 불순물이 주입될 수 있다. 따라서 제2 영역(124)의 불순물 농도는 제1 영역(122)의 불순물 농도보다 높을 수 있다. 11 and 12 together, the first region 122 and the second field stop layer 120 by the first ion implant process (Imp. 1) and the second ion implant process (Imp. 2). Two regions 124 may be formed. Impurities of a first conductivity type are implanted into the first region 122 through a first ion implant process (Imp. 1), and a first ion implant process (Imp. 1) and a second ion implantation process (Imp. 1) and a second ion are implanted into the second region 124. Impurities of the first conductivity type may be implanted through the implant process (Imp. 2) together. Accordingly, the impurity concentration in the second region 124 may be higher than the impurity concentration in the first region 122.

제2 필드 스톱층(120)을 형성할 때, 열처리를 통한 확산 및/또는 활성화 공정이 수행될 수 있다. 경우에 따라, 확산 공정이 생략될 수도 있다. 또한 열처리를 통한 확산 및/또는 활성화 공정은 제1 이온 임플란트 공정(Imp. 1) 후와 제2 이온 임플란트 공정(Imp. 2) 후에 각각 수행될 수도 있고, 제2 이온 임플란트 공정(Imp. 2) 후에만 수행될 수도 있다. When forming the second field stop layer 120, a diffusion and/or activation process through heat treatment may be performed. In some cases, the diffusion process may be omitted. In addition, the diffusion and/or activation process through heat treatment may be performed after the first ion implant process (Imp. 1) and after the second ion implant process (Imp. 2), respectively, or the second ion implant process (Imp. 2). It can be done only later.

도 13을 참조하면, 제2 필드 스톱층(120) 상에 제1 도전형을 가지는 에피택셜층을 성장시켜 드리프트 영역(130)을 형성한다. 드리프트 영역(130)은 반도체 기판(100)의 불순물 농도에 비해 낮은 불순물 농도를 가질 수 있다. 드리프트 영역(130)은 N형 파워 소자, 예컨대 FS-IGBT의 항복 전압에 적합한 농도의 N형 에피택셜층을 성장시켜 형성될 수 있다. 드리프트 영역(130)의 두께는 FS-IGBT에서 요구되는 항복 전압에 따라 달라질 수 있다. 예컨대, 대략 600V의 항복 전압이 요구될 때, 드리프트 영역(130)은 대략 60㎛ 정도의 두께로 형성될 수 있다.Referring to FIG. 13, a drift region 130 is formed by growing an epitaxial layer having a first conductivity type on the second field stop layer 120. The drift region 130 may have an impurity concentration lower than that of the semiconductor substrate 100. The drift region 130 may be formed by growing an N-type epitaxial layer having a concentration suitable for the breakdown voltage of an N-type power device, for example, FS-IGBT. The thickness of the drift region 130 may vary depending on the breakdown voltage required by the FS-IGBT. For example, when a breakdown voltage of approximately 600V is required, the drift region 130 may be formed to a thickness of approximately 60 μm.

한편, 드리프트 영역(130)은 에피택셜 성장시킬 때, 도핑되는 불순물의 농도가 조절될 수 있다. 그에 따라, 드리프트 영역(130a)은 깊이(또는 두께) 방향의 불순물 농도의 프로파일이 일정하거나 또는 변화되도록 할 수 있다. 즉, 드리프트 영역(130)의 불순물 농도 프로파일은 설계자의 의도에 따라 달라질 수 있다. 예를 들면, 드리프트 영역(130)의 불순물 농도는 깊이에 따라 일정할 수 있다.Meanwhile, when the drift region 130 is epitaxially grown, the concentration of doped impurities may be adjusted. Accordingly, in the drift region 130a, the profile of the impurity concentration in the depth (or thickness) direction may be constant or changed. That is, the impurity concentration profile of the drift region 130 may vary according to the intention of the designer. For example, the impurity concentration of the drift region 130 may be constant according to the depth.

도 14를 참조하면, 드리프트 영역(130)의 상부의 표면 소정 영역에 제1 도전형과 다른 제2 도전형, 예컨대 P형 불순물 이온을 선택적으로 임플란트하고 확산 및/또는 활성화시켜, 베이스 영역(140)을 형성한다. 베이스 영역(140)은 예를 들면, P형 고농도(P+)불순물 영역일 수 있고, 드리프트 영역(130a)과 P-N 정션 영역을 형성할 수 있다.Referring to FIG. 14, a second conductivity type different from the first conductivity type, for example, P-type impurity ions, is selectively implanted and diffused and/or activated in a predetermined area of the upper surface of the drift area 130, and the base area 140 ) To form. The base region 140 may be, for example, a P-type high concentration (P + ) impurity region, and may form a drift region 130a and a PN junction region.

베이스 영역(140) 내의 상부 표면 소정 영역에 제1 도전형, 예를 들면 N형 불순물 이온을 선택적으로 이온 임플란트하고 확산 및/또는 활성화시켜, 에미터 영역(150)을 형성한다. 에미터 영역(150)은 에를 들면 N형 고농도(N+) 불순물 영역일 수 있다. 이때, 상기한 확산 과정들은 불순물 이온들의 주입 후 수행되는 열처리 과정에서 함께 수행될 수 있다.The emitter region 150 is formed by selectively implanting, diffusing and/or activating first conductivity type, for example, N-type impurity ions in a predetermined region of the upper surface of the base region 140. The emitter region 150 may be, for example, an N-type high concentration (N + ) impurity region. In this case, the diffusion processes described above may be performed together in a heat treatment process performed after implantation of impurity ions.

도 15를 참조하면, 에미터 영역(150)을 형성한 후, 베이스 영역(140)과 에미터 영역(150)에 걸쳐 접촉하는 에미터 전극(200)을 형성한다. 또한, 드리프트 영역(130) 표면 영역, 베이스 영역(140) 및 에미터 영역(150) 상면 일부에 게이트 절연층(310)을 형성하고, 게이트 절연층(310) 상에 게이트 전극(300)을 형성한다. 게이트 전극(300)은 인가되는 전압을 통해, 드리프트 영역(130)과 에미터 영역(150) 사이의 베이스 영역(140) 부분을 채널(channel)로 설정할 수 있다. Referring to FIG. 15, after the emitter region 150 is formed, an emitter electrode 200 that contacts the base region 140 and the emitter region 150 is formed. In addition, a gate insulating layer 310 is formed on a part of the top surface of the drift region 130, the base region 140, and the emitter region 150, and the gate electrode 300 is formed on the gate insulating layer 310. do. The gate electrode 300 may set a portion of the base region 140 between the drift region 130 and the emitter region 150 as a channel through the applied voltage.

또한, 도시하지는 않았지만, 에미터 전극(200) 및 게이트 전극(300) 형성 후에, 에미터 전극(200), 게이트 전극(300) 등을 덮는 절연층 또는/및 패시배이션층을 더 형성할 수 있다.In addition, although not shown, after forming the emitter electrode 200 and the gate electrode 300, an insulating layer or/and a passivation layer covering the emitter electrode 200, the gate electrode 300, etc. may be further formed. have.

도 16을 참조하면, 도 15의 반도체 기판(100)의 일부분을 제거하여 제1 필드 스톱층(110)을 형성한다. 즉, 파워 소자, 예컨대 FS-IGBT 구조에서 제1 필드 스톱층(110)은 실질적으로 드리프트 영역(130)에 비해 작은 두께로 형성되나, 현재의 반도체 기판(100)은 매우 두꺼운 상태이다. 따라서, 반도체 기판(100)의 후면을 연마(Grinding)하여 그 두께를 줄이는 과정을 수행한다. 한편, 제1 필드 스톱층(110)의 하부 부분에는 컬렉터 영역이 형성될 것이므로, 컬렉터 영역의 두께를 고려하여 반도체 기판(100)을 연마한 후의 잔류 두께를 설정한다. 예컨대, 드리프트 영역(130)이 대략 110㎛ 정도 두께로 설정될 때, 반도체 기판(100)의 연마 후 잔류 두께는 대략 5-15㎛ 정도 두께로 고려될 수 있다. 이때, 컬렉터 영역은 매우 얇은 두께, 예컨대, 대략 0.3 내지 1㎛ 정도 두께로 고려될 수 있다. 물론, 의 연마 후 잔류 두께나 컬렉터 영역의 두께가 상기 언급한 두께에 한정되는 것은 아니다.Referring to FIG. 16, a first field stop layer 110 is formed by removing a portion of the semiconductor substrate 100 of FIG. 15. That is, in the power device, for example, the FS-IGBT structure, the first field stop layer 110 is formed to have a substantially smaller thickness than the drift region 130, but the current semiconductor substrate 100 is in a very thick state. Accordingly, a process of reducing the thickness of the semiconductor substrate 100 is performed by grinding the rear surface of the semiconductor substrate 100. Meanwhile, since the collector region will be formed in the lower portion of the first field stop layer 110, the residual thickness after polishing the semiconductor substrate 100 is set in consideration of the thickness of the collector region. For example, when the drift region 130 is set to have a thickness of approximately 110 μm, the residual thickness of the semiconductor substrate 100 after polishing may be considered to be approximately 5-15 μm. At this time, the collector region may be considered to have a very thin thickness, for example, about 0.3 to 1 μm. Of course, the residual thickness after polishing of or the thickness of the collector region is not limited to the aforementioned thickness.

이러한 잔류 두께를 고려하여, 반도체 기판(100)의 후면을 연마하여 제1 필드 스톱층(110)을 형성한다. 이와 같이 제1 필드 스톱층(110)이 반도체 기판(100)의 후면의 연마에 의해서 형성되므로, 필드 스톱층을 위한 고에너지의 이온 주입 과정 및 이에 수반되는 어닐링 확산 과정이 배제될 수 있다. 또한, 반도체 기판(110)의 상부 영역에 이미 이온 임플란트에 의한 제2 필드 스톱층(120)이 형성되었기 때문에, 반도체 기판을 기반으로 한 제1 필드 스톱층(110)은 충분히 작은 두께로 형성될 수 있다.In consideration of this residual thickness, the first field stop layer 110 is formed by polishing the rear surface of the semiconductor substrate 100. In this way, since the first field stop layer 110 is formed by polishing the rear surface of the semiconductor substrate 100, a high-energy ion implantation process for the field stop layer and the accompanying annealing diffusion process may be excluded. In addition, since the second field stop layer 120 by the ion implant has already been formed in the upper region of the semiconductor substrate 110, the first field stop layer 110 based on the semiconductor substrate is formed to have a sufficiently small thickness. I can.

또한, 연마 공정 이전까지는 반도체 기판(100)은 충분한 두께를 유지하고 있으므로, 베이스 영역(140)과 에미터 영역(150), 에미터 전극(200), 게이트 전극(300), 후속의 절연층 등을 형성하는 과정에서 충분히 지지 기판으로 역할을 할 수 있다. 따라서, 얇은 기판을 이용하는 경우에 발생될 수 있는 공정 상의 제약, 예컨대, 기판 말림 현상이나 그러한 말림 현상을 배제하기 위한 열 공정의 제약 등의 문제를 해소할 수 있다.In addition, since the semiconductor substrate 100 maintains a sufficient thickness before the polishing process, the base region 140, the emitter region 150, the emitter electrode 200, the gate electrode 300, the subsequent insulating layer, etc. In the process of forming the can sufficiently serve as a supporting substrate. Accordingly, it is possible to solve problems that may occur when a thin substrate is used, such as a substrate curling phenomenon or a thermal process for excluding such curling.

도 17을 참조하면, 필드 스톱층(110)의 연마된 면에 제1 도전형에 반대되는 제2 도전형, 예컨대, P형 불순물 이온을 이온 임플란트(Imp. 3)하고 어닐링하여 확산시켜, 필드 스톱층(110)의 후면에 컬렉터 영역(160)을 형성한다. 이때, 컬렉터 영역(160)은 소자의 스위칭 오프 특성에 따라 불순물 농도가 결정될 수 있다. 이러한 컬렉터 영역(160)은 예를 들면, P형 고농도(P+) 불순물 영역일 수 있고, 1㎛ 이하의 얇은 두께로 형성될 수 있다. Referring to FIG. 17, a second conductivity type opposite to the first conductivity type, for example, P type impurity ions, is implanted (Imp. 3) on the polished surface of the field stop layer 110 and then diffused by annealing. A collector region 160 is formed on the rear surface of the stop layer 110. In this case, the concentration of impurities in the collector region 160 may be determined according to the switching off characteristic of the device. The collector region 160 may be, for example, a P-type high concentration (P + ) impurity region, and may be formed to have a thickness of 1 μm or less.

본 실시예의 파워 소자에서, 제2 필드 스톱층(120)은 반도체 기판을 기반으로 하는 제1 필드 스톱층(110)과 별개로 형성된다. 그에 따라, 반도체 기판을 기반으로 하는 필드 스톱층(110)의 하면에 형성되는 컬렉터 영역(160)의 불순물 농도를 어느 정도 자유롭게 조절할 수 있다. 즉, 반도체 기판을 기반으로만 형성한 필드 스톱층의 기능 향상을 위해 필드 스톱층이 고농도를 형성되어야 한다는 요구와 하부의 컬렉터 영역을 형성을 위해 필드 스톱층이 저농도로 형성되어야 한다는 요구가 상충되었지만, 본 실시예의 파워 소자에서는 제2 필드 스톱층(120)이 제1 필드 스톱층(110) 상에 이온 임플란트 공정을 통하여 별도로 형성됨으로써, 상기의 문제가 해결될 수 있다.In the power device of this embodiment, the second field stop layer 120 is formed separately from the first field stop layer 110 based on the semiconductor substrate. Accordingly, the impurity concentration of the collector region 160 formed on the lower surface of the field stop layer 110 based on the semiconductor substrate can be freely adjusted to some extent. In other words, the demand that the field stop layer must be formed at a high concentration to improve the function of the field stop layer formed solely on the semiconductor substrate and the demand that the field stop layer must be formed at a low concentration to form the lower collector region conflicted. , In the power device of this embodiment, the second field stop layer 120 is separately formed on the first field stop layer 110 through an ion implant process, so that the above problem can be solved.

이후 5a에 보인 것과 같이 컬렉터 영역(160) 하면 상에 컬렉터 전극(400)을 형성하여 파워 소자(1000a), 예컨대, FS-IGBT를 형성할 수 있다. Thereafter, as shown in 5a, the collector electrode 400 may be formed on the lower surface of the collector region 160 to form the power device 1000a, for example, FS-IGBT.

도 18 내지 도 20은 본 발명의 다른 실시 예에 따른 파워 소자를 제조하는 방법을 단계별로 나타내는 단면도들이다. 구체적으로 도 18 내지 도 20은 도 5b에 보인 파워 소자를 제조하는 방법을 단계별로 나타내는 단면도들이다. 또한 도 9 내지 도 17에서 설명한 파워 소자를 제조하는 방법과 중복되는 내용은 생략될 수 있다.18 to 20 are cross-sectional views showing step-by-step a method of manufacturing a power device according to another embodiment of the present invention. Specifically, FIGS. 18 to 20 are cross-sectional views showing step-by-step a method of manufacturing the power device shown in FIG. 5B. In addition, content overlapping with the method of manufacturing the power device described in FIGS. 9 to 17 may be omitted.

도 18을 참조하면, 반도체 기판(100) 상에 제2 필드 스톱층(120), 드리프트 영역(130), 베이스 영역(140) 및 에미터 영역(150)을 형성한다. 인접하는 베이스 영역(140) 및 에미터 영역(150)들 사이에서 노출되는 드리프트 영역(130)의 면적은 도 14에 보인 드리프트 영역(130)의 면적보다 좁을 수 있으며, 이 외에는 도 9 내지 도 14에서 설명한 것과 동일한 방법으로 제2 필드 스톱층(120), 드리프트 영역(130), 베이스 영역(140) 및 에미터 영역(150)을 형성한다. Referring to FIG. 18, a second field stop layer 120, a drift region 130, a base region 140, and an emitter region 150 are formed on the semiconductor substrate 100. The area of the drift area 130 exposed between the adjacent base area 140 and the emitter area 150 may be smaller than the area of the drift area 130 shown in FIG. 14, except for the areas of FIGS. 9 to 14. The second field stop layer 120, the drift region 130, the base region 140, and the emitter region 150 are formed in the same manner as described above.

도 19를 참조하면, 드리프트 영역(130)의 상측에는 드리프트 영역(130)의 표면에서부터 일정 깊이로 파여져 내부에 수용공간을 갖는 트렌치(T)가 형성한다. 트렌치(T)는 포토리소그래피 공정 및 식각 공정을 통하여 형성할 수 있다. Referring to FIG. 19, a trench T is formed on the upper side of the drift region 130 by being dug to a predetermined depth from the surface of the drift region 130 and having an accommodation space therein. The trench T may be formed through a photolithography process and an etching process.

여기서 트렌치(T)는 상기 베이스 영역(140) 및 에미터 영역(150)의 한쪽 측면과 인접하는 측벽을 갖는다. Here, the trench T has sidewalls adjacent to one side of the base region 140 and the emitter region 150.

도 20을 참조하면, 트렌치(T)의 내부 표면을 덮는 게이트 절연층(310a)을 형성한다. 이후 게이트 절연층(310a)가 형성된 상기 트렌치(T)의 내부 수용공간에 형성되는 게이트 전극(300a)을 형성한다. 또한 베이스 영역(140)과 에미터 영역(150)에 걸쳐 접촉하는 에미터 전극(200)을 형성한다. Referring to FIG. 20, a gate insulating layer 310a covering the inner surface of the trench T is formed. Thereafter, a gate electrode 300a formed in the receiving space of the trench T in which the gate insulating layer 310a is formed is formed. In addition, an emitter electrode 200 that contacts the base region 140 and the emitter region 150 is formed.

도 20에서 게이트 절연층(310a)이 에미터 영역(150) 상면을 덮도록 형성되었지만, 경우에 따라 에미터 영역(150) 상면에는 게이트 절연층(310a)이 형성되지 않을 수도 있다. 게이트 전극(300a)의 상단부는 도 20와 같이 상기 드리프트 영역(130)의 상면과 동일 평면을 이룰 수도 있고, 도시되지는 않았지만 상기 드리프트 영역(130)의 상면보다 더 돌출되어 형성될 수도 있다. In FIG. 20, the gate insulating layer 310a is formed to cover the upper surface of the emitter region 150, but in some cases, the gate insulating layer 310a may not be formed on the upper surface of the emitter region 150. The upper end of the gate electrode 300a may form the same plane as the upper surface of the drift region 130 as shown in FIG. 20, or may be formed to protrude more than the upper surface of the drift region 130 although not shown.

이후 도 16 및 도 17에서 설명한 것과 같은 방법으로 제1 필드 스톱층(110) 및 컬렉터 영역(160)을 형성하고, 5b에 보인 것과 같이 컬렉터 영역(160) 하면 상에 컬렉터 전극(400)을 형성하여 파워 소자(1000b), 예컨대, FS-IGBT를 형성할 수 있다. Thereafter, the first field stop layer 110 and the collector region 160 are formed in the same manner as described in FIGS. 16 and 17, and the collector electrode 400 is formed on the lower surface of the collector region 160 as shown in 5b. Thus, the power device 1000b, for example, FS-IGBT may be formed.

도 6에 보인 파워 소자(1000c)는 제1 영역(122)과 제2 영역(124)의 배치를 제외하고는 도 9 내지 도 20에서 설명한 파워 소자의 제조 방법을 이용하여 형성할 수 있는 바, 자세한 설명은 생략하도록 한다.The power device 1000c shown in FIG. 6 can be formed using the method of manufacturing the power device described in FIGS. 9 to 20 except for the arrangement of the first region 122 and the second region 124. Detailed description will be omitted.

또한 도 7a 내지 도 7c에서 보인 파워 소자(1000d, 1000d-1, 1000d-2)는 제1 영역(122)과 제2 영역(124)의 배치와 에지 터미네이션 구조체(ET)를 제외하고는 도 9 내지 도 20에서 설명한 파워 소자의 제조 방법을 이용하여 형성할 수 있는 바, 자세한 설명은 생략하도록 한다. In addition, the power devices 1000d, 1000d-1, and 1000d-2 shown in FIGS. 7A to 7C are shown in FIG. 9 except for the arrangement of the first region 122 and the second region 124 and the edge termination structure ET. A bar that can be formed by using the method of manufacturing the power device described with reference to FIGS. 20 to 20 will be omitted.

도 21 내지 도 23은 본 발명의 실시 예에 따른 파워 소자를 제조하는 방법을 단계별로 나타내는 단면도들이다. 구체적으로 도 21 내지 도 23은 도 8에 보인 파워 소자를 제조하는 방법을 단계별로 나타내는 단면도들이다. 21 to 23 are cross-sectional views showing step-by-step a method of manufacturing a power device according to an embodiment of the present invention. Specifically, FIGS. 21 to 23 are cross-sectional views illustrating a method of manufacturing the power device shown in FIG. 8 step by step.

도 21을 참조하면, 도 9 내지 도 16 또는 18 내지 도 20에서 설명한 파워 소자의 제조하는 방법을 이용하여 제1 필드 스톱층(110), 제2 필드 스톱층(120), 드리프트 영역(130) 및 파워 소자 셀(C)을 형성한다. Referring to FIG. 21, a first field stop layer 110, a second field stop layer 120, and a drift region 130 using the method of manufacturing the power device described in FIGS. 9 to 16 or 18 to 20 And a power element cell (C) is formed.

제2 필드 스톱층(120)의 제1 영역(122)은 제1 활성 영역(AR1), 제2 영역(124)은 제2 활성 영역(AR2)에 배치되도록 형성한다. 또한 복수의 파워 소자 셀(C)은 제1 활성 영역(AR1)과 제2 활성 영역(AR2) 상에 모두 형성할 수 있다. The first area 122 of the second field stop layer 120 is formed to be disposed in the first active area AR1, and the second area 124 is disposed in the second active area AR2. Also, the plurality of power device cells C may be formed on both the first active area AR1 and the second active area AR2.

도 22를 참조하면, 필드 스톱층(110)의 연마된 면에 제1 도전형, 예컨대, N형 불순물 이온을 이온 임플란트하는 제3 이온 임플란트 공정(Imp. 3a)을 수행하여 예비 컬렉터 영역(162a)을 형성한다. Referring to FIG. 22, a third ion implant process (Imp. 3a) of ion implanting a first conductivity type, for example, N-type impurity ion, is performed on the polished surface of the field stop layer 110 to perform a preliminary collector region 162a ) To form.

도 22와 도 23을 함께 참조하면, 예비 컬렉터 영역(162a) 상에 예비 컬렉터 영역(162a)의 일부분을 덮는 제2 포토 레지스트층(520)을 형성한다. 제2 포토 레지스트층(520)은 포토리소그래피 공정을 통하여 형성할 수 있다. 제2 포토 레지스트층(520)에 의하여 덮히는 예비 컬렉터 영역(162a)의 부분이 도 8에 보인 제1 컬렉터 영역(162)이 될 수 있다. Referring to FIGS. 22 and 23 together, a second photoresist layer 520 covering a part of the preliminary collector region 162a is formed on the preliminary collector region 162a. The second photoresist layer 520 may be formed through a photolithography process. A portion of the preliminary collector region 162a covered by the second photoresist layer 520 may be the first collector region 162 shown in FIG. 8.

이후 제2 포토 레지스트층(520)을 마스크로 사용하여, 제2 포토레지스트층(520)에 의하여 노출되는 예비 컬렉터 영역(162a)의 부분에 제2 도전형을 가지는 불순물 이온을 이온 임플란트하는 제4 이온 임플란트 공정(Imp. 3b)를 수행하여 제2 컬렉터 영역(164)을 형성한다. 이때 제2 포토 레지스트층(520)에 의하여 덮히는 예비 컬렉터 영역(162a)의 부분은 제1 컬렉터 영역(162)이 된다. 제4 이온 임플란트 공정(Imp. 3a) 후에 제2 포토 레지스트층(520)은 스트립 공정을 통하여 제거될 수 있다. Then, using the second photoresist layer 520 as a mask, a fourth ion implantation of impurity ions having a second conductivity type in the portion of the preliminary collector region 162a exposed by the second photoresist layer 520 The second collector region 164 is formed by performing an ion implant process (Imp. 3b). In this case, a portion of the preliminary collector region 162a covered by the second photoresist layer 520 becomes the first collector region 162. After the fourth ion implant process (Imp. 3a), the second photoresist layer 520 may be removed through a strip process.

제4 이온 임플란트 공정(Imp. 3b)에 의하여 주입되는 제2 도전형을 가지는 불순물 이온의 양은 제1 도전형을 가지는 예비 컬렉터 영역(162a)의 불순물 농도를 상쇄(compensation)시켜, 제2 컬렉터 영역(164)이 제2 도전형을 가지도록 할 수 있다. The amount of impurity ions having the second conductivity type implanted by the fourth ion implantation process (Imp. 3b) compensates for the impurity concentration in the pre-collector region 162a having the first conductivity type, thereby compensating the second collector region. (164) can be made to have the second conductivity type.

제1 컬렉터 영역(162)은 제1 도전형을 가지는 제1 필드 스톱층(110)에 추가적으로 제1 도전형을 가지는 불순물 이온이 이온 임플란트되었기 때문에, 제1 컬렉터 영역(162)은 제1 필드 스톱층(110)보다 높은 불순물 농도를 가질 수 있다. In the first collector region 162, since impurity ions having a first conductivity type are additionally implanted in the first field stop layer 110 having a first conductivity type, the first collector region 162 is subjected to a first field stop. It may have a higher impurity concentration than that of the layer 110.

또한 제2 컬렉터 영역(164)은 제1 컬렉터 영역(162)보다 높은 불순물 농도를 가질 수 있다. 예를 들면, 제1 컬렉터 영역(162)이 N+형 불순물 영역인 경우, 제2 컬렉터 영역(164)은 P++형 불순물 영역일 수 있다. In addition, the second collector region 164 may have a higher impurity concentration than the first collector region 162. For example, when the first collector region 162 is an N + type impurity region, the second collector region 164 may be a P ++ type impurity region.

제4 이온 임플란트 공정(Imp. 4b) 후에 또는 제3 이온 임플란트 공정(Imp. 3a) 및 제4 이온 임플란트 공정(Imp. 3b) 후에 각각 확산 및/또는 활성화를 위한 어닐링을 할 수 있다. After the fourth ion implant process (Imp. 4b) or after the third ion implant process (Imp. 3a) and the fourth ion implant process (Imp. 3b), annealing for diffusion and/or activation may be performed, respectively.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다. Above, the present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications and changes by those of ordinary skill in the art within the technical spirit and scope of the present invention This is possible.

1a, 1b, 1000a, 1000b, 1000c, 1000d, 1000d-1, 1000d-2, 1000e : 파워 소자, 100 : 반도체 기판, 110 : 제1 필드 스톱층, 120 : 제2 필드 스톱층, 122 : 제1 영역, 124 : 제2 영역, 130 : 드리프트 영역, 140 : 베이스 영역, 150 : 에미터 영역, 160, 160a : 컬렉터 영역, 162 : 제1 컬렉터 영역, 164 : 제2 컬렉터 영역, 200 : 에미터 전극, 300, 300a : 게이트 전극, 310, 310a : 게이트 절연층, 400 : 컬렉터 전극, 510 : 제1 포토레지스트층, 520 : 제2 포토레지스트층, C : 파워 소자 셀, AR : 활성 영역, AR1 : 제1 활성 영역, AR2 : 제2 활성 영역, ER : 에지 터미네이션 영역, ET : 에지 터미네이션 구조체1a, 1b, 1000a, 1000b, 1000c, 1000d, 1000d-1, 1000d-2, 1000e: power element, 100: semiconductor substrate, 110: first field stop layer, 120: second field stop layer, 122: first Region, 124: second region, 130: drift region, 140: base region, 150: emitter region, 160, 160a: collector region, 162: first collector region, 164: second collector region, 200: emitter electrode , 300, 300a: gate electrode, 310, 310a: gate insulating layer, 400: collector electrode, 510: first photoresist layer, 520: second photoresist layer, C: power element cell, AR: active region, AR1: First active region, AR2: second active region, ER: edge termination region, ET: edge termination structure

Claims (30)

제1 도전형을 가지는 제1 필드 스톱층;
상기 제1 필드 스톱층 상에 형성되고 상기 제1 필드 스톱층보다 높은 불순물 농도 부분을 구비한 상기 제1 도전형을 가지는 제2 필드 스톱층;
상기 제2 필드 스톱층 상에 형성되고 상기 제1 필드 스톱층보다 낮은 불순물 농도의 상기 제1 도전형을 가지는 드리프트 영역;
상기 드리프트 영역 상에 형성되는 복수의 파워 소자 셀; 및
상기 제1 필드 스톱층의 하부에 형성된 컬렉터 영역
을 포함하고,
상기 제2 필드 스톱층은 제1 불순물 농도를 가지는 제1 영역 및 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 가지는 제2 영역을 포함하고,
상기 제1 영역은 상기 제2 영역에 대하여 측방으로 배향되는 것을 특징으로 하는 파워 소자.A first field stop layer having a first conductivity type;
A second field stop layer having the first conductivity type formed on the first field stop layer and having an impurity concentration portion higher than that of the first field stop layer;
A drift region formed on the second field stop layer and having the first conductivity type having an impurity concentration lower than that of the first field stop layer;
A plurality of power device cells formed on the drift region; And
A collector region formed under the first field stop layer
Including,
The second field stop layer includes a first region having a first impurity concentration and a second region having a second impurity concentration higher than the first impurity concentration,
The power device, wherein the first region is oriented laterally with respect to the second region. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 2 was abandoned upon payment of the set registration fee. 제1항에 있어서,
상기 제1 영역과 상기 제2 영역은 서로 맞닿은 것을 특징으로 하는 파워 소자.The method of claim 1,
The power device, wherein the first region and the second region are in contact with each other. 제1항에 있어서,
상기 제2 불순물 농도는 동일 레벨에서 상기 제1 불순물 농도보다 더 높은 것을 특징으로 하는 파워 소자.The method of claim 1,
The second impurity concentration is higher than the first impurity concentration at the same level. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 4 was abandoned upon payment of the set registration fee. 제1항에 있어서,
상기 제2 영역의 평균 불순물 농도는 상기 제1 영역의 평균 불순물 농도보다 높은 것을 특징으로 하는 파워 소자.The method of claim 1,
An average impurity concentration in the second region is higher than an average impurity concentration in the first region. 제1항에 있어서,
상기 제1 영역과 상기 제2 영역은 수평 방향을 따라서 교대로 배치되는 것을 특징으로 하는 파워 소자. The method of claim 1,
The power device, wherein the first region and the second region are alternately disposed along a horizontal direction. 제2항에 있어서,
상기 제2 영역은 일정 레벨에서 상기 제1 영역을 감싸는 것을 특징으로 하는 파워 소자.The method of claim 2,
The power device, wherein the second area surrounds the first area at a predetermined level. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 7 was abandoned upon payment of the set registration fee. 제1항에 있어서,
상기 복수의 파워 소자 셀은, 상기 제1 영역 상에 형성되는 것을 특징으로 하는 파워 소자.The method of claim 1,
Wherein the plurality of power device cells are formed on the first region. 제7항에 있어서,
상기 복수의 파워 소자 셀을 둘러싸도록 상기 드리프트 영역의 상부 부분에 배치되며, 상기 제2 영역 상에 형성되는 에지 터미네이션 구조체를 더 포함하는 것을 특징으로 하는 파워 소자.The method of claim 7,
And an edge termination structure disposed on an upper portion of the drift region to surround the plurality of power device cells and formed on the second region. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 9 was abandoned upon payment of the set registration fee. 제1항에 있어서,
상기 컬렉터 영역은 상기 제1 도전형과 다른 제2 도전형을 가지는 것을 특징으로 하는 파워 소자.The method of claim 1,
Wherein the collector region has a second conductivity type different from the first conductivity type. 제1항에 있어서,
상기 컬렉터 영역은, 상기 제1 도전형을 가지는 제1 컬렉터 영역과 상기 제1 도전형과 다른 제2 도전형을 가지는 제2 컬렉터 영역을 포함하는 것을 특징으로 하는 파워 소자. The method of claim 1,
And the collector region includes a first collector region having the first conductivity type and a second collector region having a second conductivity type different from the first conductivity type. 제10항에 있어서,
상기 복수의 파워 소자 셀 중 일부는 상기 제1 영역 상에 형성되고, 나머지 일부는 상기 제2 영역 상에 형성되는 것을 특징으로 하는 파워 소자. The method of claim 10,
Some of the plurality of power device cells are formed on the first region, and a remaining portion of the power device cells are formed on the second region. 제1항에 있어서,
상기 제2 필드 스톱층은, 상기 제1 필드 스톱층으로부터 불순물 농도가 증가하여 최대 불순물 농도를 가진 후 상기 드리프트 영역까지 불순물 농도가 감소하는 것을 특징으로 하는 파워 소자.The method of claim 1,
Wherein the second field stop layer has a maximum impurity concentration by increasing an impurity concentration from the first field stop layer, and then decreases the impurity concentration to the drift region. 제1항에 있어서,
상기 제1 필드 스톱층 및 상기 드리프트 영역은 각각 깊이 방향으로 일정한 불순물 농도 프로파일을 가지는 것을 특징으로 하는 파워 소자. The method of claim 1,
Wherein the first field stop layer and the drift region each have a constant impurity concentration profile in a depth direction. 제1항에 있어서,
상기 제1 필드 스톱층은 초크랄스키(Czochralski: CZ) 단결정 기판의 후면 연마를 통해 형성된 것을 특징으로 하는 파워 소자.The method of claim 1,
The first field stop layer is a power device, characterized in that formed by polishing a back surface of a Czochralski (CZ) single crystal substrate. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 15 was abandoned upon payment of the set registration fee. 제1항에 있어서,
상기 드리프트 영역은 상기 제2 필드 스톱층 상에 에피택셜 성장을 통해 형성된 것을 특징으로 하는 파워 소자.The method of claim 1,
Wherein the drift region is formed on the second field stop layer through epitaxial growth. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 16 was abandoned upon payment of the set registration fee. 제1항에 있어서,
상기 제2 필드 스톱층은 이온 임플란트 공정을 통하여 상기 제1 필드 스톱층보다 불순물 농도가 높도록 형성되는 것을 특징으로 하는 파워 소자.The method of claim 1,
And the second field stop layer is formed to have a higher impurity concentration than the first field stop layer through an ion implant process. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 17 was abandoned upon payment of the set registration fee. 제16항에 있어서,
상기 제2 필드 스톱층은 제1 이온 임플란트 공정을 통하여 상기 제1 불순물 농도를 가지도록 형성되고,
상기 제2 영역은 제2 이온 임플란트 공정을 통하여 상기 제2 불순물 농도를 가지도록 형성되는 것을 특징으로 하는 파워 소자.The method of claim 16,
The second field stop layer is formed to have the first impurity concentration through a first ion implant process,
And the second region is formed to have the second impurity concentration through a second ion implant process. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 18 was abandoned upon payment of the set registration fee. 제1항에 있어서,
상기 복수의 파워 소자 셀의 각각은,
상기 드리프트 영역 상에 배치되며 상기 제1 도전형과 다른 제2 도전형을 가지는 베이스 영역;
상기 베이스 영역 내의 표면 부분에 배치된 상기 제1 도전형을 가지는 에미터 영역; 및
상기 드리프트 영역, 베이스 영역 및 에미터 영역에 인접하게 형성된 게이트 전극으로서, 상기 드리프트 영역, 베이스 영역 및 에미터 영역의 각각과 게이트 전극 사이에 게이트 절연층을 개재하도록 형성되는, 게이트 전극
을 포함하는 것을 특징으로 하는 파워 소자.The method of claim 1,
Each of the plurality of power element cells,
A base region disposed on the drift region and having a second conductivity type different from the first conductivity type;
An emitter region having the first conductivity type disposed on a surface portion within the base region; And
A gate electrode formed adjacent to the drift region, the base region, and the emitter region, wherein the gate electrode is formed to interpose a gate insulating layer between each of the drift region, the base region, and the emitter region and a gate electrode.
Power device comprising a. 제1항에 있어서,
상기 복수의 파워 소자 셀의 각각은,
상기 드리프트 영역 상에 배치되며 상기 제1 도전형과 다른 제2 도전형을 가지는 베이스 영역;
상기 베이스 영역 내의 표면 부분에 배치된 상기 제1 도전형을 가지는 에미터 영역;
상기 베이스 영역 및 에미터 영역의 한쪽 측면에 배치되고, 상기 드리프트 영역에서 매립되어 형성된 게이트 전극; 및
상기 베이스 영역, 상기 에미터 영역 및 상기 드리프트 영역의 각각과 상기 게이트 전극 사이에 배치되는 게이트 절연층;을 포함하는 것을 특징으로 하는 파워 소자.The method of claim 1,
Each of the plurality of power element cells,
A base region disposed on the drift region and having a second conductivity type different from the first conductivity type;
An emitter region having the first conductivity type disposed on a surface portion within the base region;
A gate electrode disposed on one side of the base region and the emitter region and formed by being buried in the drift region; And
And a gate insulating layer disposed between the gate electrode and each of the base region, the emitter region, and the drift region. 파워 소자의 제조 방법으로서,
반도체 기판의 전면 상에 제1 도전형을 가지는 불순물 이온을 이온 임플란트하여 제1 임플란트 필드 스톱층(implanted field stop layer)을 형성하는 제1 이온 임플란트 공정을 수행하는 단계 - 상기 반도체 기판은 상기 제1 도전형을 가짐 -;
상기 제1 임플란트 필드 스톱층의 제1 부분에 상기 제1 도전형을 가지는 불순물 이온을 이온 임플란트하여 상기 제1 임플란트 필드 스톱층의 제1 부분의 불순물 농도가 상기 제1 임플란트 필드 스톱층의 제2 부분의 불순물 농도보다 높도록 형성하는 제2 이온 임플란트 공정을 수행하는 단계;
상기 제1 임플란트 필드 스톱층 상에 상기 반도체 기판보다 낮은 불순물 농도를 가지는 에피택셜층을 성장시켜 드리프트(drift) 영역을 형성하는 단계;
상기 드리프트 영역 상에 복수의 파워 소자 셀을 형성하는 단계;
상기 반도체 기판의 상기 전면에 반대되는 후면을 연마하여 제2 필드 스톱층을 형성하는 단계; 및
상기 제2 필드 스톱층의 하부에 컬렉터 영역을 형성하는 단계
를 포함하는 것을 특징으로 하는 파워 소자의 제조 방법.As a method of manufacturing a power element,
Performing a first ion implant process of forming a first implanted field stop layer by ion-implanting impurity ions having a first conductivity type on the front surface of a semiconductor substrate-The semiconductor substrate comprises the first Has a conductivity type -;
The impurity ions having the first conductivity type are ion-implanted in a first portion of the first implant field stop layer, so that the impurity concentration in the first portion of the first implant field stop layer is equal to the second of the first implant field stop layer. Performing a second ion implant process of forming to be higher than the impurity concentration of the portion;
Forming a drift region by growing an epitaxial layer having an impurity concentration lower than that of the semiconductor substrate on the first implant field stop layer;
Forming a plurality of power device cells on the drift region;
Forming a second field stop layer by polishing a rear surface of the semiconductor substrate opposite to the front surface; And
Forming a collector region under the second field stop layer
Method of manufacturing a power device comprising a. 제20항에 있어서,
상기 제2 이온 임플란트 공정은,
상기 제1 임플란트 필드 스톱층의 제1 영역을 덮는 제1 포토 레지스트층을 형성하는 것;
상기 제1 포토 레지스트층을 마스크로 사용하여, 상기 제1 포토 레지스트층에 의하여 노출되는 상기 제1 임플란트 필드 스톱층의 제2 영역에 상기 제1 도전형을 가지는 불순물 이온을 이온 임플란트하는 것; 및
상기 제1 포토 레지스트층을 제거하는 것을 포함하는 것을 특징으로 하는 파워 소자의 제조 방법.The method of claim 20,
The second ion implant process,
Forming a first photoresist layer covering the first region of the first implant field stop layer;
Ion implanting impurity ions having the first conductivity type in a second region of the first implant field stop layer exposed by the first photoresist layer, using the first photoresist layer as a mask; And
A method of manufacturing a power device comprising removing the first photoresist layer. 제21항에 있어서,
상기 복수의 파워 소자 셀을 형성하는 단계는,
상기 제1 임플란트 필드 스톱층의 상기 제1 영역 상에 상기 복수의 파워 소자 셀을 형성하는 단계를 포함하는 파워 소자의 제조 방법.The method of claim 21,
The step of forming the plurality of power device cells,
And forming the plurality of power device cells on the first region of the first implant field stop layer. 제22항에 있어서,
상기 제2 영역은 일정 레벨에서 상기 제1 영역을 감싸며,
상기 복수의 파워 소자 셀을 둘러싸도록 상기 드리프트 영역 상에 배치되며 상기 제2 영역 상에 형성되는 에지 터미네이션 구조체를 형성하는 단계를 더 포함하는 것을 특징으로 하는 파워 소자의 제조 방법.The method of claim 22,
The second region surrounds the first region at a predetermined level,
And forming an edge termination structure disposed on the drift region to surround the plurality of power device cells and formed on the second region. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 24 has been abandoned upon payment of the set registration fee. 제20항에 있어서,
상기 복수의 파워 소자 셀을 형성하는 단계는,
상기 드리프트 영역의 표면 일정 영역에 상기 제1 도전형과 다른 제2 도전형을 가지는 베이스 영역을 형성하는 단계;
상기 베이스 영역 표면 일정 영역에 상기 제1 도전형을 가지는 에미터 영역을 형성하는 단계;
상기 드리프트 영역, 베이스 영역 및 에미터 영역에 인접한 게이트 전극을 형성하는 단계 - 상기 드리프트 영역, 베이스 영역 및 에미터 영역의 각각과 게이트 전극 사이에 게이트 절연층이 개재함 -; 및
상기 베이스 영역과 상기 에미터 영역 상에 에미터 전극을 형성하는 단계
를 포함하는 것을 특징으로 하는 파워 소자의 제조 방법.The method of claim 20,
The step of forming the plurality of power device cells,
Forming a base region having a second conductivity type different from the first conductivity type in a predetermined surface area of the drift area;
Forming an emitter region having the first conductivity type in a predetermined region of the surface of the base region;
Forming a gate electrode adjacent to the drift region, the base region and the emitter region, wherein a gate insulating layer is interposed between the gate electrode and each of the drift region, the base region, and the emitter region; And
Forming an emitter electrode on the base region and the emitter region
Method of manufacturing a power device comprising a. 제20항에 있어서,
상기 복수의 파워 소자 셀을 형성하는 단계는,
상기 드리프트 영역의 표면 일정 영역에 상기 제1 도전형과 다른 제2 도전형을 가지는 베이스 영역을 형성하는 단계;
상기 베이스 영역 표면 일정 영역에 상기 제1 도전형을 가지는 에미터 영역을 형성하는 단계;
상기 베이스 영역 및 에미터 영역의 한쪽 측면과 인접하며, 상기 드리프트 영역의 표면에서부터 일정 깊이로 파여져 내부에 수용공간을 갖는 트렌치를 형성하는 단계;
상기 트렌치의 내부 표면을 덮는 게이트 절연층을 형성하는 단계;
상기 게이트 절연층이 형성된 상기 트렌치 내에 게이트 전극을 형성하는 단계; 및
상기 베이스 영역과 상기 에미터 영역 상에 에미터 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 파워 소자의 제조 방법.The method of claim 20,
The step of forming the plurality of power device cells,
Forming a base region having a second conductivity type different from the first conductivity type in a predetermined surface area of the drift area;
Forming an emitter region having the first conductivity type in a predetermined region of the surface of the base region;
Forming a trench that is adjacent to one side of the base region and the emitter region and is dug to a predetermined depth from the surface of the drift region and has an accommodation space therein;
Forming a gate insulating layer covering the inner surface of the trench;
Forming a gate electrode in the trench where the gate insulating layer is formed; And
And forming an emitter electrode on the base region and the emitter region. 제20항에 있어서,
상기 컬렉터 영역을 형성하는 단계는,
상기 제1 도전형과 다른 제2 도전형을 가지는 불순물 이온을 이온 임플란트하여 형성하는 것을 특징으로 하는 파워 소자의 제조 방법.The method of claim 20,
The step of forming the collector region,
A method of manufacturing a power device, wherein impurity ions having a second conductivity type different from the first conductivity type are formed by ion implantation. 제20항에 있어서,
상기 컬렉터 영역을 형성하는 단계는,
상기 반도체 기판의 후면 상에 상기 제1 도전형을 가지는 불순물 이온을 이온 임플란트하는 제3 이온 임플란트 공정을 수행하는 단계; 및
상기 반도체 기판의 후면의 일부분에 상기 제1 도전형과 다른 제2 도전형을 가지는 불순물 이온을 이온 임플란트하여 상기 컬렉터 영역의 일부분이 상기 컬렉터 영역의 나머지 부분과 다른 도전형을 가지도록 하는 제4 이온 임플란트 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 파워 소자의 제조 방법.The method of claim 20,
The step of forming the collector region,
Performing a third ion implant process of ion implanting impurity ions having the first conductivity type on the rear surface of the semiconductor substrate; And
A fourth ion that implants impurity ions having a second conductivity type different from the first conductivity type on a portion of the rear surface of the semiconductor substrate so that a portion of the collector region has a conductivity type different from the rest of the collector region A method of manufacturing a power device comprising the step of performing an implant process. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 28 was waived upon payment of the set registration fee. 제27항에 있어서,
상기 제4 이온 임플란트 공정은,
상기 반도체 기판 후면의 일부분을 덮는 제2 포토 레지스트층을 형성하는 것;
상기 제2 포토 레지스트층을 마스크로 사용하여, 상기 제2 포토 레지스트층에 의하여 노출되는 상기 반도체 기판 후면의 나머지 부분에 상기 제2 도전형을 가지는 불순물 이온을 이온 임플란트하는 것; 및
상기 제2 포토 레지스트층을 제거하는 것을 포함하는 것을 특징으로 하는 파워 소자의 제조 방법.The method of claim 27,
The fourth ion implant process,
Forming a second photoresist layer covering a portion of the rear surface of the semiconductor substrate;
Ion implanting impurity ions having the second conductivity type on the rest of the rear surface of the semiconductor substrate exposed by the second photoresist layer using the second photoresist layer as a mask; And
A method of manufacturing a power device comprising removing the second photoresist layer. 파워 소자의 제조 방법으로서,
제1 도전형을 가지는 제1 필드 스톱층을 형성하는 단계;
제1 이온 임플란트 공정을 사용하여, 제2 필드 스톱층의 제1 부분을 형성하는 단계;
제2 이온 임플란트 공정을 사용하여, 제2 필드 스톱층의 제2 부분을 형성하는 단계 - 상기 제1 부분은 상기 제2 부분의 불순물 농도보다 높은 불순물 농도를 가지고, 상기 제2 필드 스톱층은 상기 제1 필드 스톱층 상에 위치되며 상기 제1 도전형을 가짐 -;
상기 제2 필드 스톱층의 제2 부분 상에 에피택셜층을 성장시켜서 드리프트 영역을 형성하는 단계 - 상기 드리프트 영역은 상기 제1 필드 스톱층의 불순물 농도보다 낮은 불순물 농도를 가짐 -;
상기 드리프트 영역 상에 복수의 파워 소자 셀을 형성하는 단계; 및
상기 제1 필드 스톱층 하부에 컬렉터 영역을 형성하는 단계
를 포함하는, 파워 소자의 제조 방법.As a method of manufacturing a power element,
Forming a first field stop layer having a first conductivity type;
Forming a first portion of a second field stop layer using a first ion implant process;
Forming a second portion of the second field stop layer by using a second ion implantation process-the first portion has an impurity concentration higher than the impurity concentration of the second portion, and the second field stop layer It is located on the first field stop layer and has the first conductivity type -;
Forming a drift region by growing an epitaxial layer on a second portion of the second field stop layer, the drift region having an impurity concentration lower than that of the first field stop layer;
Forming a plurality of power device cells on the drift region; And
Forming a collector region under the first field stop layer
Containing, the method of manufacturing a power element. 제29항에 있어서,
상기 제2 부분이 일정한 레벨에서 상기 제1 부분을 감싸는, 파워 소자의 제조 방법. The method of claim 29,
The method of manufacturing a power device, wherein the second part surrounds the first part at a certain level.
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