KR102143186B1 - 셀 밸런싱 회로 - Google Patents

Abstract

본 발명은 셀 밸런싱 회로에 관한 것으로, DC-DC 벅-부스트 컨버터(DC-DC buck-boost converter)를 구성하는 4개의 스위치와 하나의 추가적인 밸런싱 동작 전용 스위치를 제어하여 각 셀에 충전된 전압을 동일하게 유지시킬 수 있다.

Description

셀 밸런싱 회로{CELL BALANCING CIRCUIT}

본 발명은 셀 밸런싱 회로에 관한 것이다.

슈퍼커패시터는 기존의 커패시터보다 훨씬 큰 정전 용량을 가지고 있는 소자이다. 높은 충/방전 사이클로 인해 수명이 길며, 순간적으로 많은 전류를 공급해줄 수 있다는 장점 때문에 최근 배터리를 대체할 수 있는 차세대 에너지 저장 장치로 전망되고 있다. 하지만 소자 자체의 한계로 인해 한 셀에 최대로 충전할 수 있는 전압은 약 2.5V이며 그 이상의 전압을 충전하기 위해서는 여러 개의 셀을 직렬 연결을 해서 사용해야 한다.

직렬 연결된 슈퍼커패시터는 소자 내부의 누설 저항과 정전 용량의 불일치(mismatch)로 인해 동일 용량을 가진 동일한 슈퍼커패시터를 직렬로 연결해도 각 슈퍼커패시터 셀에 충전된 전압은 달라지게 된다. 이 경우 과충전된 슈퍼커패시터 셀은 손상을 입어 동작하지 않거나, 수명이 짧아져 슈퍼커패시터 셀의 교체 주기가 짧아지게 된다. 이를 방지하기 위해서, 각 슈퍼커패시터 셀이 동일한 전압으로 충전될 수 있도록 셀 밸런싱 회로가 필요하다.

일반적으로 사용되는 슈퍼커패시터 셀 밸런싱 회로의 구조는 도 1 및 도 2와 같다.

도 1은 밸런싱 저항을 사용한 슈퍼커패시터 셀 밸런싱 회로를 나타낸 도면이다.

도 1에 도시된 바와 같이, 같은 저항 값을 가진 저항(R)을 슈퍼커패시터 셀(CAP1, CAP2) 양단에 병렬로 연결함으로써 슈퍼커패시터 셀 각각의 양단 전압을 동일하게 유지할 수 있다. 구현이 간편하지만 지속적으로 저항(R)을 통해 누설 전류가 흐르기 때문에 슈퍼커패시터 셀에 저장된 에너지가 감소하여, 에너지 효율이 감소하는 문제가 있다.

도 2는 연산 증폭기(op-amp)를 이용한 슈퍼커패시터 셀 밸런싱 회로를 나타낸 도면이다.

도 2에 도시된 바와 같이, 같은 저항 값을 가진 2개의 저항(R)을 이용해 충전 전압의 1/2 전압을 생성한 뒤, 버퍼(buffer)로 구성된 연산 증폭기를 이용하여 각 슈퍼커패시터 셀(CAP1, CAP2)에 충전된 전압이 동일하도록 조절할 수 있다. 이 경우 연산 증폭기에서 지속적으로 전류를 소모하게 되고, 빠른 밸런싱 동작을 위해서는 연산 증폭기에서 흐르는 전류의 양 역시 증가시켜야 하기 때문에, 도 1A에서 설명한 저항을 사용한 방법과 마찬가지로 에너지 효율이 감소되고 저장 성능이 저하되는 문제점이 있다.

에너지 효율을 개선하고, 소비 전력 및 회로 면적을 감소시킬 수 있는 셀 밸런싱 회로를 제공하고자 한다.

발명의 한 특징에 따른, 입력단과 출력단 사이에연결되어 있는 제1 스위치, 인덕터, 및 제2 스위치, 상기 제1 스위치와 상기 인덕터가 연결되는 제1 노드와 그라운드 사이에 연결되어 있는 제3 스위치, 상기 인덕터와 상기 제2 스위치가 연결되는 제2 노드와 그라운드 사이에 연결되어 있는 제4 스위치, 상기 제1 노드와 제1 슈퍼커패시터 셀 및 제2 슈퍼커패시터 셀이 연결되는 제3 노드 사이에 연결되어 있는 제5 스위치, 상기 제3 노드의 전압인감지 전압을 제1 기준 전압 및 제2 기준 전압과 비교하고, 비교 결과에 따라 밸런싱동작이 필요하지 판단하는 밸런싱로직부, 및 상기 밸런싱 로직부의 판단 결과 제1 밸런싱 상황이면, 먼저 상기 제2 스위치 및 상기 제3 스위치를 턴 온 하고, 상기 밸런싱 로직부의 판단 결과 제2 밸런싱 상황이면, 상기 제2 슈퍼커패시터 셀을 방전한후, 상기 제2 스위치 및 상기 제3 스위치를 턴 온 하는 스위치 제어 회로를 포함하고, 상기 제1 밸런싱 상황은 상기 제1 슈퍼커패시터 셀의 전압이상기 제2 슈퍼커패시터 셀의 전압보다 높고, 상기 제2 밸런싱 상황은 상기 제2 슈퍼커패시터 셀의 전압이 상기 제1 슈퍼커패시터 셀의 전압보다 높을 수 있다.

상기 제1 밸런싱 상황에서, 상기 제2 스위치 및 상기 제3 스위치의 온 기간 동안, 상기 제1 슈퍼커패시터 셀 및 상기 제2 슈퍼커패시터 셀이 방전할 수 있다.

상기 스위치 제어 회로는, 상기 제1 밸런싱 상황에서, 상기 제2 스위치 및 상기 제3 스위치의 온 기간 종료 후, 상기 제4 스위치 및 상기 제5 스위치를 턴 온 할 수 있다.

상기 제1 밸런싱 상황에서, 상기 제4 스위치 및 상기 제5 스위치의 온 기간 동안, 상기 제2 슈퍼커패시터 셀이 충전될수 있다.

상기 스위치 제어 회로는, 상기 제2 밸런싱 상황에서, 상기 제2 슈퍼커패시터 셀을 방전할 때, 상기 제4 스위치 및 상기 제5 스위치를 턴 온 할 수 있다.

상기 스위치 제어 회로는, 상기 제2 밸런싱 상황에서, 상기 제2 스위치 및 상기 제3 스위치의 온 기간 동안, 상기 제1 슈퍼커패시터 셀 및 상기 제2 슈퍼커패시터 셀이 충전될 수 있다.

상기 셀 밸런싱 회로는, 상기 감지 전압과 제1 기준 전압을 비교하는 제1 비교기, 및 상기 감지 전압과 제2 기준 전압을 비교하는 제2 비교기를 더 포함하고, 상기 밸런싱 로직부는, 상기 제1 비교기 및 상기 제2 비교기의 출력에 따라 밸런싱동작이 필요하지 판단할 수 있다.

상기 제1 슈퍼커패시터 셀의 일단이 상기 출력단에 연결되어 있고, 상기 제1 슈퍼커패시터 셀의 타단 및 상기 제2 슈퍼커패시터 셀의 일단이상기 제3 노드에 연결되어 있으며, 상기 제2 슈퍼커패시터 셀의 타단이 그라운드에 연결되어 있고, 상기 제1 기준 전압이 상기 제2 기준 전압 보다 높을 수 있다.

상기 셀 밸런싱 회로는, 상기 감지 전압이 상기 제1 기준 전압 보다 높을 때, 상기 밸런싱 로직부는 상기 제2 밸런싱 상황으로 판단하고, 상기 감지 전압이 상기 제2 기준 전압 보다 낮을 때, 상기 밸런싱 로직부는 상기 제1 밸런싱 상황으로 판단할 수 있다.

상기 셀 밸런싱 회로는, 상기 인덕터에 흐르는전류를 감지하기 위한 전류 샘플링부, 상기 제1 노드와 상기 전류 샘플링부 사이에 연결되어 있는 제1 샘플링 스위치, 및 상기 제2 노드와 상기 전류 샘플링부 사이에 연결되어 있는 제2 샘플링 스위치를 더 포함할수 있다.

상기 스위치 제어 회로는, 상기 제1 밸런싱 상황에서, 상기 제2 샘플링 스위치를 턴 온 하고, 상기 제1 샘플링 스위치를 턴 오프 하며, 상기 제2 밸런싱상황에서, 상기 제1 샘플링스위치를 턴 온 하고, 상기 제2 샘플링 스위치를 턴 오프 할 수 있다.

에너지 효율을 개선하고, 소비 전력 및 회로 면적을 감소시킬 수 있는 셀 밸런싱 회로를 제공한다.

도 1은 밸런싱 저항을 사용한 슈퍼커패시터 셀 밸런싱 회로를 나타낸 도면이다.
도 2는 연산 증폭기(op-amp)를 이용한 슈퍼커패시터 셀 밸런싱 회로를 나타낸 도면이다.
도 3은 일 실시예에 따른 셀 밸런싱 회로를 나타낸 회로도이다.
도 4A 및 도 4B는 제1 밸런싱 상황에서 일 실시예에 따른 셀 밸런싱 회로의 밸런싱 동작을 설명하기 위한 도면이다.
도 5A 및 도 5B는 제2 밸런싱 상황에서 일 실시예에 따른 셀 밸런싱 회로의 밸런싱 동작을 설명하기 위한 도면이다.

본 발명은 전력 공급 장치 및 전력 공급 장치에 포함된 슈퍼커패시터 셀들 간의 밸런싱을 제어 및 구현할 수 있는 셀 밸런싱 회로에 관한 것이다. 종래 셀 밸런싱 회로들의 지속적인 전력 소모로 인한 충전에 사용되는 DC-DC 컨버터의 효율 감소 문제를 해결하기 위해서, 본 발명의 셀 밸선힝 회로는 스위치 제어 방식의 셀 밸런싱 회로로 구현될 수 있고, 구체적으로, 전력 공급 장치에 포함된 DC-DC 벅-부스트 컨버터(DC-DC buck-boost converter)를 이용하여 셀 밸런싱 동작이 수행될 수 있다. 구체적으로, 셀 밸런싱 회로는 DC-DC 벅-부스트 컨버터를 구성하는 4개의 스위치와 하나의 추가적인 밸런싱 동작 전용 스위치를 제어하여 각 셀에 충전된 전압을 동일하게 유지시킬 수 있다.

본 발명의 실시 예에 따르면, 전력 공급 장치는 셀 밸런싱이 필요하지 않을 때, 정상적으로 DC-DC 벅-부스트 컨버터를 통해 입력 전압을 출력 전압으로 변환하여 공급한다. 슈퍼커패시터 셀들 간의 밸런싱이 필요할 때, DC-DC 벅-부스트 컨버터와 밸런싱 전용 스위치는 셀 밸런싱 동작을 수행한다. 이하, 설명의 편의를 위해서 전력 공급 장치와 셀 밸런싱 회로를 통칭하여 셀 밸런싱 회로라 한다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 일 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 일 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

아울러, 아래 설명에서 구성과 구성간의 연결은 전기적인 연결로서, 직접적인 연결뿐만 아니라, 구체적으로 도시 및 기재되어 있지 않으나 다른 구성이 추가적으로 연결될 수 있음을 배제하지 않는다.

도 3은 일 실시예에 따른 셀 밸런싱 회로를 나타낸 회로도이다.

도 3에 도시된 바와 같이, 셀 밸런싱 회로(1)는 직렬 연결된 두 개의 슈퍼커패시터 셀(2, 3)에 연결되어 있다. 셀 밸런싱 회로(1)는 DC-DC 벅-부스트 컨버터(DC-DC buck-boost converter)를 포함하고, DC-DC 벅-부스트 컨버터는 4 개의 스위치(S1-S4) 및 인덕터(10)를 포함한다. 셀 밸런싱 회로(1)는 밸런싱 동작 전용 스위치로서 스위치(S5) 및 전류 샘플링을 위한 두 개의 샘플링 스위치(21, 22)를 더 포함한다.

전류 샘플링부(20)는 샘플링 스위치(21, 22) 중 턴 온 된 하나를 통해 그라운드로 흐르는 전류를 샘플링하여 전류를 감지하고, 감지된 전류의 크기를 지시하는 신호(이하, 전류 감지 신호)(ISE)를 생성하여 스위치 제어 회로(30)에 출력할 수 있다.

셀 밸런싱 회로(1)는 밸런싱이 필요한지를 판단하기 위해서 두 개의 비교기(50, 60), 및 밸런싱 로직부(40)를 포함한다.

비교기(50)는 두 개의 슈퍼커패시터(2, 3) 셀 간의 노드(N4)의 감지 전압(VCM)을 상한 기준 전압(VR1)과 비교하고, 비교한 결과에 따라 제1 비교 신호(BS1)를 생성한다. 비교기(60)는 감지 전압(VCM)을 하한 기준 전압(VR2)과 비교하고, 비교한 결과에 따라 제2 비교 신호(BS2)를 생성한다. 상한 기준 전압(VR1)은 출력 전압(VOUT)의 1/2에 소정의 마진(a)을 더한 값일 수 있고, 하한 기준 전압(VR2)은 출력 전압(VOUT)의 1/2에 소정의 마진(a)을 뺀 값일 수 있다.

구체적으로, 감지 전압(VCM)이 하한 기준 전압(VR2) 보다 낮을 때, 제2 비교 신호(BS2)가 로우 레벨로 하강하고, 밸런싱 로직부(40)는 로우 레벨의 제2 비교 신호(BS2)에 따라 슈퍼커패시터 셀(2)의 전압이 슈퍼커패시터 셀(3)의 전압보다 높아 밸런싱이 필요한 제1 밸런싱 상황으로 판단한다. 감지 전압(VCM)이 상한 기준 전압(VR1) 보다 높을 때, 제1 비교 신호(BS1)가 로우 레벨로 하강하고, 밸런싱 로직부(40)는 로우 레벨의 제1 비교 신호(BS1)에 따라 슈퍼커패시터 셀(3)의 전압이 슈퍼커패시터 셀(2)의 전압보다 높아 밸런싱이 필요한 제2 밸런싱 상황으로 판단한다.

밸런싱 로직부(40)는 제1 밸런싱 상황일 경우, 이를 지시하는 제1 레벨의 밸런싱 제어 신호(BCS)를 생성하고, 제2 밸런싱 상황일 경우, 이를 지시하는 제2 레벨의 밸런싱 제어 신호(BCS)를 생성할 수 있다. 예를 들어, 상대적으로 높은 레벨의 밸런싱 제어 신호(BCS)는 제1 밸런싱 상황(2의 전압 > 3의 전압)을 지시하고, 상대적으로 낮은 레벨의 밸런싱 제어 신호(BCS)는 제2 밸런싱 상황(3의 전압 > 2의 전압)을 지시할 수 있다. 아울러, 밸런싱 로직부(40)는 밸런싱이 필요하지 않은 상황 즉, 감지 전압(VCM)이 상한 기준 전압(VR1)과 하한 기준 전압(VR2) 사이에 있을 때(BS1 및 BS2 모두 하이 레벨), 제1 레벨 및 제2 레벨과 다른 제3 레벨의 밸런싱 제어 신호(BCS)를 생성할 수 있다. 그러나 발명이 이에 한정되는 것은 아니고, 적어도 두 개의 밸런싱 제어 신호를 이용하여 각 밸런싱 상황에 따라 다른 밸런싱 제어 신호가 트리거 될 수 있다.

스위치 제어 회로(30)는 제1 레벨의 밸런싱 제어 신호(BCS)가 수신되면, 슈퍼커패시터 셀(2)을 방전하고 슈퍼커패시터 셀(3)을 충전하는 밸런싱 동작을 제어하고, 제2 레벨의 밸런싱 제어 신호(BCS)가 수신되면, 슈퍼커패시터 셀(3)을 방전하고 슈퍼커패시터 셀(2)을 충전하는 밸런싱 동작을 제어한다. 스위치 제어 회로(30)의 밸런싱 동작 제어에 대해서는 도 4A, 도 4B, 도 5A, 및 도 5B를 참조하여 후술한다.

스위치 제어 회로(30)는 출력 전압(VOUT)에 대응하는 피드백 전압을 입력받아, 출력 전압(VOUT)을 레귤레이트(regulate)하기 위해 스위치(S1-S4)의 스위칭 동작을 제어할 수 있다. 출력 전압(VOUT)을 제어하는 동작은 일반적인 전력 공급 장치에 적용되는 전력 제어 동작으로 상세한 설명은 생략한다.

이하, 도 3을 참조하여 일 실시예에 따른 셀 밸런싱 회로(1)의 구성 및 그 연결 관계를 설명한다.

도 3에 도시된 바와 같이, 스위치(S1)의 양단은 입력단(N0) 및 노드(N1) 사이에 연결되어 있고, 스위치(S1)의 게이트에는 게이트 전압(VG1)이 공급된다. 스위치(S2)의 양단은 노드(N1)와 그라운드 사이에 연결되어 있고, 스위치(S2)의 게이트에는 게이트 전압(VG2)이 공급된다. 스위치(S3)의 양단은 노드(N2)와 그라운드 사이에 연결되어 있고, 스위치(S3)의 게이트에는 게이트 전압(VG3)이 공급된다. 스위치(S4)의 양단은 노드(N2)와 출력단(N3) 사이에 연결되어 있고, 스위치(S4)의 게이트에는 게이트 전압(VG4)이 공급된다. 스위치(S5)의 양단은 노드(N1)와 노드(N4) 사이에 연결되어 있고, 스위치(S5)의 게이트에는 게이트 전압(VG5)이 공급된다.

스위치(S1, S4, S5)는 P 채널 타입의 트랜지스터이므로, 게이트 전압(VG1, VG4, VG5)의 온 레벨은 로우 레벨이고, 오프 레벨은 하이 레벨이다. 스위치(S2, S3)는 N 채널 타입의 트랜지스터이므로, 게이트 전압(VG2, VG3)의 온 레벨은 하이 레벨이고, 오프 레벨은 로우 레벨이다.

인덕터(10)는 노드(N1) 및 노드(N2) 사이에 연결되어 있다. 샘플링 스위치(21)는 노드(N1)와 전류 샘플링부(20) 사이에 연결되어 있고, 샘플링 스위치(21)는 샘플링 신호(SS1)에 의해 스위칭 동작한다. 샘플링 스위치(22)는 노드(N2)와 전류 샘플링부(20) 사이에 연결되어 있고, 샘플링 스위치(22)는 샘플링 신호(SS2)에 의해 스위칭 동작한다.

출력단(N3)와 그라운드 사이에 슈퍼커패시터 셀(2, 3)이 직렬 연결되어 있고, 두 슈퍼커패시터 셀(2, 3)이 연결되는 노드(N4)는 비교기(50)의 반전 단자(-) 및 비교기(60)의 비반전 단자(+)에 연결되어 있다.

이하, 도 4A 및 도 4B를 참조하여, 제1 밸런싱 상황일 때의 셀 밸런싱 회로(1)의 동작을 설명한다.

도 4A 및 도 4B는 제1 밸런싱 상황에서 일 실시예에 따른 셀 밸런싱 회로의 밸런싱 동작을 설명하기 위한 도면이다.

도 4A 및 도 4B에 도시된 바와 같이, 일 실시 예에 따른 제1 밸런싱 상황에서의 밸런싱 동작은 스위치(S1)의 오프 상태에서 나머지 스위치(S2-S5)의 스위칭 동작에 따라 수행될 수 있다. .

먼저, 밸런싱 로직부(40)에 의해 제1 밸런싱 상황이 감지된 후, 스위치 제어 회로(30)는 스위치(S1)를 턴오프 한다. 먼저, 도 4A에 도시된 바와 같이, 스위치 제어 회로(30)는 스위치(S2, S4)를 턴 온하고, 스위치(S3, S5)는 턴 오프한다. 이 때, 스위치 제어 회로(30)는 스위치(22)를 턴 온하고, 스위치(21)를 턴 오프하여, 전류 샘플링부(20)가 노드(N2)에 연결되어 전류(IL)를 감지할 수 있도록 한다. 스위치(S1)는 셀 밸런싱 동작 동안 턴 오프 상태이므로, 이하, 인덕터(10)에 흐르는 전류(IL)에서 부하에 공급되는 전류(부하 전류)는 포함하지 않는 것으로 가정한다.

부하 전류를 생략하면, 온 상태인 스위치(S2, S4) 및 슈퍼커패시터 셀(2, 3)에 전류(IL)가 흐른다. 도 4A에 도시된 스위치(S2, S4)의 온 기간은 스위칭 주파수의 주기(T)와 온-듀티비(D)의 곱인 D*T이다. 구체적으로, 'T'는 밸런싱 동작에서의 스위치(S2-S5)의 스위칭 주파수의 주기이고, D는 스위치(S2, S4)의 온 기간을 스위칭 주파수의 주기(T)로 나눈 온-듀티비이다. 스위치(S2, S4)의 온 기간 동안, 슈퍼커패시터 셀(2, 3) 각각의 전압 변화는 아래 수학식 1 및 2와 같다.

[수학식 1]

△VC1 = -(IL/C1)*D*T

[수학식 2]

△VC1 = -(IL/C2)*D*T

수학식 1 및 2에서 C1 및 C2 각각은 슈퍼커패시터 셀(2, 3) 각각의 용량을 의미한다.

이어서, 도 4B에 도시된 바와 같이, 스위치 제어 회로(30)는 스위치(S3, S5)를 턴 온하고, 스위치(S2, S4)는 턴 오프 한다.

스위치(S3, S5)는 (1-D)T의 시간 동안 온 상태이고, 이 기간 동안 부하 전류 부분을 생략하면 슈퍼커패시터 셀(2)에서는 전류가 흐르지 않고, 전류(IL)는 스위치(S3, S5)를 통해 슈퍼커패시터 셀(3)로 흐르고, 전류(IL)에 의해 슈퍼커패시터 셀(3)에 전하가 충전된다. 스위치(S3, S5)의 온 기간((1-D)T) 동안, 슈퍼커패시터 셀(2, 3) 각각의 전압 변화는 아래 수학식 3 및 4와 같다.

[수학식 3]

△VC1 = 0

[수학식 4]

△VC2 = (IL/C2)*(1-D)*T

도 4A 및 도 4B에 도시된 동작이 반복되어, 밸런싱 동작이 시작되기 전에는 슈퍼커패시터 셀(2)의 전압(VC1)이 슈퍼커패시터 셀(3)의 전압(VC2) 보다 높았으나, 밸런싱을 위한 스위치(S2-S5)의 스위칭 주파수의 한 주기가 지날 때 마다 슈퍼커패시터 셀(2)의 전압(VC1)에 수학식 1의 △VC1(= -(IL/C1)*D*T)이 더해지고, 슈퍼커패시터 셀(3)의 전압(VC2)에 수학식 2 및 4의 △VC2의 합(=(IL/C2)*(1-2D)*T)이 더해진다. D 값은0.5 보다 작은 값으로 제어될 수 있다.

즉, 스위치(S2-S5)의 스위칭 주파수의 한 주기에서, 전압(VC1)의 전압 변화량은 음의 값(=-(IL/C1)*D*T)이므로, 전압(VC1)은 감소하고, 전압(VC2)의 전압 변화량은 양의 값(=(IL/C2)*(1-2D)*T)으로, 전압(VC2)는 증가한다. 따라서, 밸런싱 스위칭 동작이 반복됨에 따라 전압(VC1)과 전압(VC2)의 차이는 점점 줄어들게 된다.

결과적으로 전압(VCM)이 상한 기준 전압(VR1) 및 하한 기준 전압(VR2) 사이의 범위에 들어오게 되고, 비교기(50, 60) 각각의 출력인 제1 및 제2 비교 신호(BC1, BC2)가 모두 하이 레벨이 된다. 그러면, 밸런싱 로직부(40)는 제3 레벨의 밸런싱 제어 신호(BCS)를 스위CL 제어 회로(30)에 출력하고, 스위치 제어 회로(30)는 밸런싱 동작을 멈추고, 출력 전압(VOUT)의 레귤레이션을 위한 벅-부스트 동작을 제어한다.

도 5A 및 도 5B는 제2 밸런싱 상황에서 일 실시예에 따른 셀 밸런싱 회로의 밸런싱 동작을 설명하기 위한 도면이다.

도 5A 및 도 5B에 도시된 바와 같이, 일 실시 예에 따른 제2 밸런싱 상황에서의 밸런싱 동작은 스위치(S1)의 오프 상태에서 나머지 스위치(S2-S5)의 스위칭 동작에 따라 수행될 수 있다. .

먼저, 밸런싱 로직부(40)에 의해 제2 밸런싱 상황이 감지된 후, 스위치 제어 회로(30)는 스위치(S1)를 턴오프 한다. 먼저, 도 5A에 도시된 바와 같이, 스위치 제어 회로(30)는 스위치(S3, S5)를 턴 온하고, 스위치(S2, S4)는 턴 오프한다. 이 때, 스위치 제어 회로(30)는 스위치(21)를 턴 온 하고, 스위치(22)를 턴 오프 하여, 전류 샘플링부(20)가 노드(N1)에 연결되어 전류(IL)를 감지할 수 있도록 한다.

부하 전류 부분을 생략하면, 슈퍼커패시터 셀(2)에서는 전류가 흐르지 않으며 전류(IL)가 슈퍼커패시터 셀(3)로부터 스위치(S3, S5)를 통해 흘러, 슈퍼커패시터 셀(3)이 방전된다. 도 5A에 도시된 스위치(S3, S5)의 온 기간은 스위칭 주파수의 주기(T)와 온-듀티비(D)의 곱인 D*T이다. 구체적으로, 'T'는 밸런싱 동작에서의 스위치(S2-S5)의 스위칭 주파수의 주기이고, D는 스위치(S3, S5)의 온 기간을 스위칭 주파수의 주기(T)로 나눈 온-듀티비이다. 스위치(S3, S5)의 온 기간 동안, 슈퍼커패시터 셀(2, 3) 각각의 전압 변화는 아래 수학식 5 및 6과 같다.

[수학식 5]

△VC1 = 0

[수학식 6]

△VC2 = -(IL/C2)*D*T

수학식 6에서 C2는 슈퍼커패시터 셀(3)의 용량을 의미한다.

이어서, 도 5B에 도시된 바와 같이, 스위치 제어 회로(30)는 스위치(S2, S4)를 턴 온하고, 스위치(S3, S5)는 턴 오프한다.

스위치(S2, S4)는 (1-D)*T의 시간 동안 온 상태이고, 이 기간 동안 부하 전류 부분을 생략하면 전류(IL)가 스위치(S2, S4)를 통해 슈퍼커패시터 셀(2, 3)로 흘러, 슈퍼커패시터(2, 3)가 충전된다. 스위치(S2, S4)의 온 기간 동안, 슈퍼커패시터 셀(2, 3) 각각의 전압 변화는 아래 수학식 7 및 8과 같다.

[수학식 7]

△VC1 = (IL/C1)*(1-D)*T

[수학식 8]

△VC2 = (IL/C2)*(1-D)*T

도 5A 및 도 5B에 도시된 동작이 반복되어, 밸런싱 동작이 시작되기 전에는 전압(VC1)이 전압(VC2) 보다 낮았으나, 밸런싱을 위한 스위치(S2-S5)의 스위칭 주파수의 한 주기가 지날 때 마다 슈퍼커패시터 셀(2)의 전압(VC1)에 △VC1 = (IL/C1)*(1-D)*T이 더해지고, 슈퍼커패시터 셀(2)의 전압(VC2)에 수학식 6 및 8의 △VC2의 합(=(IL/C2)*(1-2D)*T)이 더해진다.

즉, 스위치(S2-S5)의 스위칭 주파수의 한 주기에서, 전압(VC2)의 전압 변화량은 음의 값(=(IL/C2)*(1-2D)*T)이므로, 전압(VC2)은 감소하고, 전압(VC1)의 전압 변화량은 양의 값(= (IL/C1)*(1-D)*T)으로, 전압(VC1)은 증가한다. 따라서, 밸런싱 스위칭 동작이 반복됨에 따라 전압(VC1)과 전압(VC2)의 차이는 점점 줄어들게 된다. 이 때, D 값은 0.5 보다 큰 값으로 제어될 수 있다.

결과적으로 감지 전압(VCM)이 상한 기준 전압(VR1) 및 하한 기준 전압(VR2) 사이의 범위에 들어오게 되고, 비교기(50, 60) 각각의 출력인 제1 및 제2 비교 신호(BC1, BC2)가 모두 하이 레벨이 된다. 그러면, 밸런싱 로직부(40)는 제3 레벨의 밸런싱 제어 신호(BCS)를 스위CL 제어 회로(30)에 출력하고, 스위치 제어 회로(30)는 밸런싱 동작을 멈추고, 출력 전압(VOUT)의 레귤레이션을 위한 벅-부스트 동작을 제어한다.

본 발명은 밸런싱 동작을 위해서 스위치(S2-S4)를 사용함으로써, 하나의 전류 샘플링부만 필요하다. 그러면, 전류 샘플링부에서 발생하는 소모 전력과 면적을 최소화할 수 있다.

이상에서 본 발명의 일 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

1: 셀 밸런싱 회로
2, 3: 슈퍼커패시터 셀
10: 인덕터
20: 전류 샘플링부
30: 스위치 제어 회로
40: 밸런싱 로직부
50, 60: 비교기

Claims (11)

1. 입력단과 출력단사이에 연결되어 있는 제1 스위치, 인덕터, 및 제2 스위치,
   상기 제1 스위치와 상기 인덕터가 연결되는 제1 노드와 그라운드 사이에 연결되어 있는 제3 스위치,
   상기 인덕터와 상기 제2 스위치가 연결되는 제2 노드와 그라운드 사이에 연결되어 있는 제4 스위치,
   상기 제1 노드와 제1 슈퍼커패시터 셀 및 제2 슈퍼커패시터 셀이 연결되는 제3 노드 사이에연결되어 있는 제5 스위치,
   상기 제3 노드의 전압인 감지 전압을 제1 기준 전압 및 제2 기준 전압과 비교하고, 비교 결과에 따라 밸런싱동작이 필요한지 판단하는 밸런싱로직부, 및
   상기 밸런싱 로직부의 판단 결과 제1 밸런싱 상황이면, 먼저 상기 제2 스위치 및 상기 제3 스위치를 턴 온 하고, 상기 밸런싱 로직부의 판단 결과 제2 밸런싱 상황이면, 상기 제2 슈퍼커패시터 셀을 방전한후, 상기 제2 스위치 및 상기 제3 스위치를 턴 온 하는 스위치 제어 회로를 포함하고,
   상기 제1 밸런싱 상황은 상기 제1 슈퍼커패시터 셀의 전압이 상기 제2 슈퍼커패시터 셀의 전압보다 높고, 상기 제2 밸런싱 상황은 상기 제2 슈퍼커패시터 셀의 전압이 상기 제1 슈퍼커패시터 셀의 전압보다 높은,
   셀 밸런싱 회로.
2. 제1항에 있어서,
   상기 제1 밸런싱 상황에서, 상기 제2 스위치 및 상기 제3 스위치의 온 기간 동안, 상기 제1 슈퍼커패시터 셀 및 상기 제2 슈퍼커패시터 셀이 방전하는,
   셀 밸런싱 회로.
3. 제1항에 있어서,
   상기 스위치 제어 회로는,
   상기 제1 밸런싱 상황에서, 상기 제2 스위치 및 상기 제3 스위치의 온 기간 종료 후,
   상기 제4 스위치 및 상기 제5 스위치를 턴 온 하는,
   셀 밸런싱 회로.
4. 제3항에 있어서,
   상기 제1 밸런싱 상황에서, 상기 제4 스위치 및 상기 제5 스위치의 온 기간 동안, 상기 제2 슈퍼커패시터 셀이 충전되는,
   셀 밸런싱 회로.
5. 제1항에 있어서,
   상기 스위치 제어 회로는,
   상기 제2 밸런싱 상황에서, 상기 제2 슈퍼커패시터 셀을 방전할때,
   상기 제4 스위치 및 상기 제5 스위치를 턴 온 하는,
   셀 밸런싱 회로.
6. 제1항에 있어서,
   상기 스위치 제어 회로는,
   상기 제2 밸런싱 상황에서, 상기 제2 스위치 및 상기 제3 스위치의 온 기간 동안,
   상기 제1 슈퍼커패시터 셀 및 상기 제2 슈퍼커패시터 셀이 충전되는,
   셀 밸런싱 회로.
7. 제1항에 있어서,
   상기 감지 전압과 제1 기준 전압을 비교하는 제1 비교기, 및
   상기 감지 전압과 제2 기준 전압을 비교하는 제2 비교기를 더 포함하고,
   상기 밸런싱 로직부는,
   상기 제1 비교기 및 상기 제2 비교기의 출력에 따라 밸런싱동작이 필요한지 판단하는,
   셀 밸런싱 회로.
8. 제7항에 있어서,
   상기 제1 슈퍼커패시터 셀의 일단이 상기 출력단에 연결되어 있고, 상기 제1 슈퍼커패시터 셀의 타단 및 상기 제2 슈퍼커패시터 셀의 일단이 상기 제3 노드에 연결되어 있으며, 상기 제2 슈퍼커패시터 셀의 타단이 그라운드에 연결되어 있고, 상기 제1 기준 전압이 상기 제2 기준 전압 보다 높은,
   셀 밸런싱 회로.
9. 제8항에 있어서,
   상기 감지 전압이 상기 제1 기준 전압 보다 높을 때, 상기 밸런싱 로직부는 상기 제2 밸런싱 상황으로 판단하고,
   상기 감지 전압이 상기 제2 기준 전압 보다 낮을 때, 상기 밸런싱 로직부는 상기 제1 밸런싱 상황으로 판단하는,
   셀 밸런싱 회로.
10. 제1항에 있어서,
    상기 인덕터에 흐르는 전류를 감지하기 위한 전류 샘플링부,
    상기 제1 노드와 상기 전류 샘플링부 사이에 연결되어 있는 제1 샘플링 스위치, 및
    상기 제2 노드와 상기 전류 샘플링부 사이에 연결되어 있는 제2 샘플링 스위치를 더 포함하는,
    셀 밸런싱 회로.
11. 제10항에 있어서,
    상기 스위치 제어 회로는,
    상기 제1 밸런싱 상황에서, 상기 제2 샘플링 스위치를 턴 온 하고, 상기 제1 샘플링 스위치를 턴 오프 하며,
    상기 제2 밸런싱 상황에서, 상기 제1 샘플링 스위치를 턴 온 하고, 상기 제2 샘플링 스위치를 턴 오프 하는,
    셀 밸런싱 회로.

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