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KR102135275B1 - 박막 트랜지스터 기판, 이의 제조 방법 및 이를 포함하는 표시 장치 - Google Patents

박막 트랜지스터 기판, 이의 제조 방법 및 이를 포함하는 표시 장치 Download PDF

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KR102135275B1
KR102135275B1 KR1020130089559A KR20130089559A KR102135275B1 KR 102135275 B1 KR102135275 B1 KR 102135275B1 KR 1020130089559 A KR1020130089559 A KR 1020130089559A KR 20130089559 A KR20130089559 A KR 20130089559A KR 102135275 B1 KR102135275 B1 KR 102135275B1
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최단비
이정헌
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삼성디스플레이 주식회사
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Abstract

박막 트랜지스터 기판, 이의 제조 방법 및 이를 포함하는 표시 장치가 제공된다. 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 기판, 기판 상에 위치하는 반도체층, 반도체층 상에 위치하는 게이트 절연막, 게이트 절연막 상에 위치하는 게이트 전극, 게이트 전극 상에 위치하고, 반도체층의 일부를 노출시키는 소스 콘택홀 및 드레인 콘택홀을 포함하는 층간 절연막, 및 소스 콘택홀 및 드레인 콘택홀에 각각 삽입된 소스 전극 및 드레인 전극을 포함하되, 층간 절연막은 소스 콘택홀의 입구 및 드레인 콘택홀의 입구에 형성된 제1 볼록부를 포함한다.

Description

박막 트랜지스터 기판, 이의 제조 방법 및 이를 포함하는 표시 장치 {Thin film transistor substrate, method of manufacturing the same and display device comprising the same}
본 발명은 박막 트랜지스터 기판, 이의 제조 방법 및 이를 포함하는 표시 장치에 관한 것이다.
박막 트랜지스터 기판은 매트릭스 배열의 각 화소별로 능동적으로 화상을 표시하는 능동형 액정 표시 장치 또는 능동형 유기 발광 표시 장치 등의 기판으로 사용된다.
박막 트랜지스터 기판은 종횡으로 배열되어 복수개의 화소 영역을 정의하는 복수개의 게이트 라인과 데이터 라인, 상기 게이트 라인과 데이터 라인의 교차 영역에 형성된 스위칭 소자인 박막 트랜지스터 및 상기 화소 영역 위에 형성된 화소 전극을 포함한다.
이러한 박막 트랜지스터 기판은 다양한 구조물을 포함하는데, 상기 구조물의 크기 및 위치에 따라 박막 트랜지스터의 성능이 결정된다. 예를 들어, 박막 트랜지스터 기판은 다양한 콘택홀을 포함하는데, 상기 콘택홀의 크기 및 위치는 박막 트랜지스터 기판의 성능을 결정하는 중요한 요소가 될 수 있다.
또한, 이러한 박막 트랜지스터 기판에 포함되는 다양한 구조물을 형성할 경우, 일반적으로 구성 물질을 적층하고, 마스크 공정을 통해 패터닝하는 사진 에칭 방법을 사용한다. 그러나, 사진 에칭 방법은 박막 증착, 포토레지스트 도포, 마스크 정렬, 노광, 현상, 에칭, 스트립 등의 공정 등의 다수의 공정이 수반되기 때문에, 공정 시간의 증가와 제품 원가 상승의 원인이 된다.
이에, 본 발명이 해결하고자 하는 과제는 일정한 영역에 미세한 콘택홀이 중첩 형성되어, 소자 집적화 및 개구율이 향상된 박막 트랜지스터 기판을 제공하고자 하는 것이다.
또한, 본 발명이 해결하고자 하는 다른 과제는 전기수력학적 잉크젯 공정을 이용하여 콘택홀 및 전극을 형성함으로써, 정밀도, 신뢰성, 및 효율성을 향상시킬 수 있는 박막 트랜지스터 기판의 제조 방법을 제공하고자 하는 것이다.
또한, 본 발명이 해결하고자 하는 또 다른 과제는 일정한 영역에 미세한 콘택홀이 중첩 형성되어, 소자 집적화 및 개구율이 향상된 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 기판, 기판 상에 위치하는 반도체층, 반도체층 상에 위치하는 게이트 절연막, 게이트 절연막 상에 위치하는 게이트 전극, 게이트 전극 상에 위치하고, 반도체층의 일부를 노출시키는 소스 콘택홀 및 드레인 콘택홀을 포함하는 층간 절연막, 및 소스 콘택홀 및 드레인 콘택홀에 각각 삽입된 소스 전극 및 드레인 전극을 포함하되, 층간 절연막은 소스 콘택홀의 입구 및 드레인 콘택홀의 입구에 형성된 제1 볼록부를 포함한다.
상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 반도체층을 형성하는 단계, 반도체층 상에 예비 게이트 절연막을 형성하는 단계, 예비 게이트 절연막 상에 게이트 전극을 형성하는 단계, 게이트 전극 상에 예비 층간 절연막을 형성하는 단계, 및 예비 층간 절연막 상에 제1 에칭 용액을 토출하여 반도체층의 일부를 노출시키는 소스 콘택홀 및 드레인 콘택홀을 형성함으로써, 예비 게이트 절연막 및 예비 층간 절연막을 각각 게이트 절연막 및 층간 절연막으로 변환하는 단계, 및 소스 콘택홀 및 드레인 콘택홀에 각각 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
상기 또 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치는 기판, 기판 상에 위치하는 반도체층, 반도체층 상에 위치하는 게이트 절연막, 게이트 절연막 상에 위치하는 게이트 전극, 게이트 전극 상에 위치하고, 반도체층의 일부를 노출시키는 소스 콘택홀 및 드레인 콘택홀을 포함하는 층간 절연막, 소스 콘택홀 및 드레인 콘택홀에 각각 삽입된 소스 전극 및 드레인 전극, 소스 전극 및 드레인 전극 상에 형성되고, 드레인 전극의 일부를 노출시키는 화소 콘택홀을 포함하는 평탄화층, 및 화소 콘택홀에 삽입된 화소 전극을 포함하는 박막 트랜지스터 기판, 화소 전극과 대향하는 공통 전극, 및 화소 전극과 공통 전극 사이에 형성된 유기 발광층 또는 액정층을 포함하되, 층간 절연막 및 평탄화층은 소스 콘택홀의 입구, 드레인 콘택홀의 입구, 및 화소 콘택홀의 입구에 형성된 볼록부를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.
즉, 박막 트랜지스터가 미세한 콘택홀을 포함할 수 있기 때문에, 박막 트랜지스터 기판의 소자 집적도를 향상시킬 수 있다.
또한, 반도체층, 드레인 콘택홀, 및 화소 콘택홀을 서로 중첩시킴으로써, 기판 상에서 박막 트랜지스터가 위치하는 영역을 감소시켜, 화소가 위치하는 영역을 증가시킬 수 있다.
또한, 반도체층과 드레인 전극 간의 접속 불량 및 화소 전극과 드레인 전극 간의 접속 불량을 방지할 수 있다.
또한, 화소 전극을 화소 콘택홀 내부의 제1 화소 전극 및 화소 콘택홀 외부의 제2 화소 전극으로 구분하여, 각 위치에 적합한 물질 및 공정을 적용함으로써, 공정 최적화를 도모할 수 있다.
또한, 전기수력학적 잉크젯 공정을 이용함으로써, 다양한 형태의 미세한 콘택홀을 용이하게 형성할 수 있다.
또한, 기존 반도체 공정의 여러 복잡한 과정을 획기적으로 줄일 수 있고, 에칭 공정에서 발생하는 환경 오염 물질의 배출을 막을 수 있으며, 전압을 무리하게 인가함에 따른 전력 손실을 방지할 수 있다.
또한, 에칭 용액을 토출하는 단계 및 전극 용액을 토출하는 단계를 단일 토출 장치을 이용하여 연속적으로 수행함으로써, 공정 최적화를 도모할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 도시한 단면도이다.
도 2는 도 1의 박막 트랜지스터 기판의 드레인 콘택홀 및 화소 콘택홀을 확대하여 도시한 단면도이다.
도 3은 도 1의 박막 트랜지스터 기판의 제조 방법 중 기판, 버퍼층, 반도체층, 예비 게이트 절연막, 게이트 전극, 및 예비 층간 절연막의 적층체를 준비하는 단계를 도시한 단면도이다.
도 4는 도 1의 박막 트랜지스터 기판의 제조 방법 중 소스 콘택홀 및 드레인 콘택홀을 형성하는 단계를 도시한 단면도이다.
도 5 내지 도 7은 도 4의 소스 콘택홀 및 드레인 콘택홀의 형성 과정을 설명하기 위한 단면도이다.
도 8은 도 1의 박막 트랜지스터 기판의 제조 방법 중 소스 전극 및 드레인 전극을 형성하는 단계를 도시한 단면도이다.
도 9는 도 1의 박막 트랜지스터 기판의 제조 방법 중 예비 보호막 및 예비 평탄화층을 형성하는 단계를 도시한 단면도이다.
도 10은 도 1의 박막 트랜지스터 기판의 제조 방법 중 화소 콘택홀을 형성하는 단계를 도시한 단면도이다.
도 11은 도 1의 박막 트랜지스터 기판의 제조 방법 중 제1 화소 전극을 형성하는 단계를 도시한 단면도이다.
도 12는 도 1의 박막 트랜지스터 기판의 제조 방법 중 제2 화소 전극을 형성하는 단계를 도시한 단면도이다.
도 13은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판을 도시한 단면도이다.
도 14는 본 발명의 일 실시예에 따른 표시 장치를 도시한 단면도이다.
도 15는 본 발명의 다른 실시예에 따른 표시 장치를 도시한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층"위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)을 도시한 단면도이다. 도 2는 도 1의 박막 트랜지스터 기판(100)의 드레인 콘택홀(250) 및 화소 콘택홀(350)을 확대하여 도시한 단면도이다. 도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)은 기판(110), 버퍼층(130), 반도체층(150), 게이트 절연막(170), 게이트 전극(190), 층간 절연막(210), 소스 전극(270), 드레인 전극(290), 보호막(310), 평탄화층(330), 및 화소 전극(370)을 포함할 수 있다.
본 명세서에서 서술하는 박막 트랜지스터 기판(100)은 박막 트랜지스터를 포함하는 기판을 의미할 수 있다.
기판(110)은 투명 절연 기판을 포함할 수 있다. 예를 들면, 기판(110)은 유리 기판, 석영 기판, 투명 수지 기판 등으로 이루어질 수 있다. 기판(110)으로 사용될 수 있는 투명 수지 기판은 폴리이미드 수지, 아크릴 수지, 폴리아크릴레이트 수지, 폴리카보네이트 수지, 폴리에테르 수지, 폴리에틸렌 테레프탈레이트 수지, 술폰산 수지 등을 포함할 수 있다.
버퍼층(130)은 기판(110) 상에 형성될 수 있다. 버퍼층(130)은 기판(110)으로부터 금속 원자들, 불순물들 등이 확산되는 현상을 방지하는 기능을 수행할 수 있다. 또한, 버퍼층(130)은 기판(110)의 표면이 균일하지 않을 경우, 기판(110)의 표면의 평탄도를 향상시키는 역할도 수행할 수 있다. 버퍼층(130)은 실리콘 화합물로 이루어질 수 있다. 예를 들면, 버퍼층(130)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 버퍼층(130)은 실리콘 화합물을 포함하는 단층 구조 또는 다층 구조를 가질 수 있다. 예를 들면, 버퍼층(130)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 실리콘 산탄화막 및/또는 실리콘 탄질화막을 포함할 수 있다. 이러한 버퍼층(130)은 기판(110)의 표면 평탄도, 구성 물질 등에 따라 생략될 수도 있다.
반도체층(150)은 버퍼층(130) 상에 형성될 수 있다. 반도체층(150)은 비정질 반도체, 미세결정 반도체, 또는 다결정 반도체로 이루어질 수 있으며, 바람직하게는 다결정 반도체로 이루어질 수 있다. 또한, 반도체층(150)은 산화물 반도체로 이루어질 수도 있다. 또한, 반도체층(150)은 불순물이 도핑되지 않은 채널부(150c)와, 채널부(150c)의 양 옆으로 p+ 도핑되어 형성된 소스부(150a) 및 드레인부(150b)를 포함한다. 이 때, 도핑되는 이온 물질은 붕소(B)와 같은 P형 불순물로서, 예컨대 B2H6 등이 사용될 수 있다. 여기서, 이러한 불순물은 박막 트랜지스터의 종류에 따라 달라질 수 있다.
게이트 절연막(170)은 버퍼층(130) 상에 반도체층(150)을 커버하도록 형성될 수 있다. 게이트 절연막(170)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 금속 산화물 등으로 이루어질 수 있다. 게이트 절연막(170)에 사용될 수 있는 금속 산화물은, 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx) 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx), 탄탈륨 산화물(TaOx) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 게이트 절연막(170)은 반도체층(150)의 프로파일(profile)을 따라 버퍼층(130) 상에 실질적으로 균일하게 형성될 수 있다. 게이트 절연막(170)은 상대적으로 얇은 두께를 가질 수 있으며, 게이트 절연막(170)에는 반도체층(150)에 인접하는 단차부가 생성될 수 있다. 다른 예시적인 실시예들에 따르면, 게이트 절연막(170)은 반도체층(150)을 충분히 커버하면서 실질적으로 평탄한 상면을 가질 수 있다. 이 경우, 게이트 절연막(170)은 상대적으로 두꺼운 두께를 가질 수 있다.
게이트 전극(190)은 게이트 절연막(170) 상에 형성될 수 있다. 게이트 전극(190)은 게이트 절연막(170) 중에서 아래에 반도체층(150)이 위치하는 부분 상에 형성될 수 있다. 게이트 전극(190)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들면, 게이트 전극(190)은 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlNx), 은(Ag), 은을 함유하는 합금, 텅스텐(W), 텅스텐 질화물(WNx), 구리(Cu), 구리를 함유하는 합금, 니켈(Ni), 크롬(Cr), 크롬 질화물(CrOx), 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 티타늄(Ti), 티타늄 질화물(TiNx), 백금(Pt), 탄탈륨(Ta), 탄탈륨 질화물(TaNx), 네오디뮴(Nd), 스칸듐(Sc), 스트론튬 루테늄 산화물(SrRuxOy), 아연 산화물(ZnOx), 인듐 주석 산화물(ITO), 주석 산화물(SnOx), 인듐 산화물(InOx), 갈륨 산화물(GaOx), 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 예시적인 실시예들에 따르면, 게이트 전극(190)은 상술한 금속, 합금, 금속 질화물, 도전성 금속 산화물 또는 투명 도전성 물질로 이루어진 단층 구조를 가질 수 있다. 이와는 달리, 게이트 전극(190)은 전술한 금속, 합금, 금속 질화물, 도전성 금속 산화물 및/또는 투명 도전성 물질로 구성된 다층 구조로 형성될 수도 있다. 예시적인 실시예들에 있어서, 게이트 전극(190)은 반도체층(150)에 비하여 실질적으로 작은 폭을 가질 수 있다. 예를 들면, 게이트 전극(190)은 채널부(150c)와 실질적으로 동일하거나 실질적으로 유사한 폭을 가질 수 있다. 또한, 게이트 전극(190)과 채널부(150c)는 서로 중첩될 수 있다. 그러나, 게이트 전극(190)의 치수 및/또는 채널부(150c)의 치수는 이들을 포함하는 스위칭 소자에 요구되는 전기적인 특성에 따라 변화될 수 있다.
층간 절연막(210)은 게이트 절연막(170) 상에 게이트 전극(190)을 덮도록 형성될 수 있다. 층간 절연막(210)은 게이트 전극(190)의 프로파일을 따라 게이트 절연막(170) 상에 실질적으로 균일한 두께로 형성될 수 있다. 따라서, 층간 절연막(210)에는 게이트 전극(190)에 인접하는 단차부가 생성될 수 있다. 층간 절연막(210)은 실리콘 화합물로 이루어질 수 있다. 예를 들면, 층간 절연막(210)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 실리콘 산탄화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 또한, 층간 절연막(210)은 전술한 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 실리콘 산탄화물 등을 포함하는 단층 구조 또는 다층 구조를 가질 수 있다. 또한, 층간 절연막(210)은 상술한 게이트 절연막(170)과 실질적으로 동일한 물질로 이루어질 수 있다. 이러한 층간 절연막(210)은 후속하여 형성되는 소스 전극(270)과 드레인 전극(290)으로부터 게이트 전극(190)을 절연시키는 역할을 수행할 수 있다.
층간 절연막(210)은 반도체층(150)의 일부를 노출시키는 소스 콘택홀(230) 및 드레인 콘택홀(250)을 포함할 수 있다. 예시적인 실시예에서, 소스 콘택홀(230)은 반도체층(150)의 소스부(150a)를 노출시킬 수 있고, 드레인 콘택홀(250)은 반도체층(150)의 드레인부(150b)를 노출시킬 수 있다. 도 1에 도시된 예시적인 실시예와 같이, 반도체층(150)의 소스부(150a) 및 드레인부(150b) 상에 게이트 절연막(170)이 위치할 경우, 소스 콘택홀(230) 및 드레인 콘택홀(250)은 게이트 절연막(170)을 관통하도록 형성될 수 있다. 소스 콘택홀(230) 및 드레인 콘택홀(250)은 기판(110)의 일면에 수직인 방향으로 연장되어 형성될 수 있다. 또한, 소스 콘택홀(230) 및 드레인 콘택홀(250)은 서로 평행하게 나란히 배치될 수 있다. 또한, 소스 콘택홀(230) 및 드레인 콘택홀(250)은 게이트 전극(190)을 중심으로 대칭되도록 형성될 수 있다. 도면에 도시되지는 않았지만, 평면도 상에서 소스 콘택홀(230) 및 드레인 콘택홀(250)의 형상은 원형일 수 있지만, 이에 한정되는 것은 아니고, 다양한 형상을 가질 수 있다. 또한, 소스 콘택홀(230) 및 드레인 콘택홀(250)의 직경은 5㎛보다 작을 수 있다. 구체적으로, 소스 콘택홀(230) 및 드레인 콘택홀(250)의 직경은 0.01 내지 1㎛일 수 있다.
소스 콘택홀(230) 및 드레인 콘택홀(250)은 다양한 방법으로 형성될 수 있다. 예시적인 실시예에서, 소스 콘택홀(230) 및 드레인 콘택홀(250)은 전기수력학적(Electrohydrodynamics, EHD) 잉크젯 공정으로 형성될 수 있다. 소스 콘택홀(230) 및 드레인 콘택홀(250)이 전기수력학적 잉크젯 공정으로 형성되는 구체적인 공정에 대하여는 후술하도록 한다. 다른 예시적인 실시예에서, 소스 콘택홀(230) 및 드레인 콘택홀(250)은 레이저를 이용하여 층간 절연막(210)을 가공함으로써 형성될 수도 있다.
층간 절연막(210)은 소스 콘택홀(230)의 입구 및 드레인 콘택홀(250)의 입구에 형성된 제1 볼록부(C1)를 포함할 수 있다. 구체적으로, 층간 절연막(210)의 표면은 층간 절연막(210)의 하부에 적층된 구조물들, 즉, 게이트 전극(190) 및 게이트 절연막(170)의 프로파일에 따라 형성되다가, 소스 콘택홀(230)의 입구 및 드레인 콘택홀(250)의 입구에서 볼록하게 돌출될 수 있다. 여기에서, 볼록하게 돌출된 방향은 후술하는 보호막(310) 또는 평탄화층(330)이 형성되는 방향일 수 있다. 도면에 도시되지는 않았지만, 평면도 상에서 제1 볼록부(C1)의 형상은 원형일 수 있으나, 이에 한정되는 것은 아니고, 소스 콘택홀(230)의 입구 및 드레인 콘택홀(250)의 입구의 형상에 대응되는 형상일 수 있다.
소스 전극(270)과 드레인 전극(290)은 층간 절연막(210) 상에 형성될 수 있다. 구체적으로, 소스 전극(270)과 드레인 전극(290)은 각각 소스 콘택홀(230) 및 드레인 콘택홀(250)에 삽입될 수 있다. 소스 전극(270) 및 드레인 전극(290)은 게이트 전극(190)을 중심으로 소정의 간격으로 이격되며, 게이트 전극(190)에 인접하여 배치될 수 있다. 예를 들면, 소스 전극(270) 및 드레인 전극(290)은 층간 절연막(210) 및 게이트 절연막(170)을 관통하여 반도체층(150)의 소스부(150a) 및 드레인부(150b)에 각기 접촉될 수 있다. 소스 전극(270) 및 드레인 전극(290)은 각기 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들면, 소스 전극(270) 및 드레인 전극(290)은 각기 알루미늄, 알루미늄을 함유하는 합금, 알루미늄 질화물, 은, 은을 함유하는 합금, 텅스텐, 텅스텐 질화물, 구리, 구리를 함유하는 합금, 니켈, 크롬, 크롬 질화물, 몰리브데늄, 몰리브데늄을 함유하는 합금, 티타늄, 티타늄 질화물, 백금, 탄탈륨, 탄탈륨 질화물, 네오디뮴, 스칸듐, 스트론튬 루테늄 산화물, 아연 산화물, 인듐 주석 산화물, 주석 산화물, 인듐 산화물, 갈륨 산화물, 인듐 아연 산화물 등으로 이루어질 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 한편, 소스 전극(270) 및 드레인 전극(290)은 각기 전술한 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등으로 이루어진 단층 구조 또는 다층 구조를 가질 수 있다. 층간 절연막(210) 상에 소스 전극(270) 및 드레인 전극(290)이 형성됨에 따라, 기판(110) 상에는 표시 장치의 스위칭 소자로서 반도체층(150), 게이트 절연막(170), 게이트 전극(190), 소스 전극(270) 및 드레인 전극(290)을 포함하는 박막 트랜지스터가 제공될 수 있다.
소스 전극(270) 및 드레인 전극(290)은 다양한 방법으로 형성될 수 있다. 예시적인 실시예에서, 소스 전극(270) 및 드레인 전극(290)은 전기수력학적 잉크젯 공정으로 형성될 수 있다. 소스 전극(270) 및 드레인 전극(290)이 전기수력학적 잉크젯 공정으로 형성되는 구체적인 공정에 대하여는 후술하도록 한다.
보호막(310)은 소스 전극(270) 및 드레인 전극(290) 상에 형성될 수 있다. 즉, 보호막(310)은 층간 절연막(210) 상에 소스 전극(270) 및 드레인 전극(290)을 커버하도록 형성될 수 있다. 보호막(310)은 소스 전극(270) 및 드레인 전극(290)을 완전하게 덮을 수 있는 충분한 두께를 가질 수 있다. 보호막(310)은 유기 물질 또는 무기 물질 등을 사용하여 형성될 수 있다. 예를 들면, 보호막(310)은 포토레지스트, 아크릴계 폴리머, 폴리이미드계 폴리머, 폴리아미드계 폴리머, 실록산계 폴리머, 감광성 아크릴 카르복실기를 포함하는 폴리머, 노볼락 수지, 알칼리 가용성 수지, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물, 알루미늄, 마그네슘, 아연, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 마그네슘 산화물, 아연 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 따르면, 후속하여 형성되는 평탄화층(330)의 구성 물질, 치수 등에 따라 박막트랜지스터를 커버하는 보호막(310)이 제공되지 않을 수도 있다.
평탄화층(330)은 보호막(310) 상에 형성될 수 있다. 평탄화층(330)의 표면은 평평할 수 있다. 즉, 평탄화층(330)은 충분히 두껍게 형성되어, 화소가 위치하는 일면을 평탄하게 할 수 있다. 평탄화층(330)은 절연성 물질로 이루어질 수 있다. 또한, 평탄화층(330)은 유기 물질, 예컨대, 폴리 이미드로 이루어질 수 있다. 또한, 평탄화층(330)은 단층 구조로 형성될 수 있지만, 적어도 두 개 이상의 절연막들을 포함하는 다층 구조로 형성될 수도 있다.
평탄화층(330)은 드레인 전극(290)의 일부를 노출시키는 화소 콘택홀(350)을 포함할 수 있다. 예시적인 실시예에서, 화소 콘택홀(350)은 드레인 전극(290)의 중심부를 노출시킬 수 있다. 화소 콘택홀(350)은 기판(110)의 일면에 수직인 방향으로 연장되어 형성될 수 있다. 또한, 화소 콘택홀(350)은 드레인 콘택홀(250) 상에 형성될 수 있다. 또한, 화소 콘택홀(350)은 드레인 콘택홀(250)과 중첩될 수 있다. 또한, 화소 콘택홀(350) 및 드레인 콘택홀(250)은 반도체층(150)의 드레인부(150b)와 중첩될 수 있다. 도 2를 참조하면, 화소 콘택홀(350), 드레인 콘택홀(250), 및 반도체층(150)의 드레인부(150b)는 동일한 선(L) 상에 형성될 수 있다. 여기에서 동일한 선(L)은 기판(110)의 일면에 수직인 선일 수 있다. 도면에 도시되지는 않았지만, 평면도 상에서 화소 콘택홀(350)의 형상은 원형일 수 있지만, 이에 한정되는 것은 아니고, 다양한 형상을 가질 수 있다. 또한, 화소 콘택홀(350)의 형상은 소스 콘택홀(230) 및 드레인 콘택홀(250)의 형상과 실질적으로 동일할 수 있다. 또한, 화소 콘택홀(350)의 직경은 5㎛보다 작을 수 있다. 구체적으로, 화소 콘택홀(350)의 직경은 0.01 내지 1㎛일 수 있다. 또한, 화소 콘택홀(350)의 직경은 소스 콘택홀(230) 및 드레인 콘택홀(250)의 직경과 실질적으로 동일할 수 있다.
화소 콘택홀(350)은 다양한 방법으로 형성될 수 있다. 예시적인 실시예에서, 화소 콘택홀(350)은, 상술한 소스 콘택홀(230) 및 드레인 콘택홀(250)과 같이, 전기수력학적(Electrohydrodynamics, EHD) 잉크젯 공정으로 형성될 수 있다. 화소 콘택홀(350)이 전기수력학적 잉크젯 공정으로 형성되는 구체적인 공정에 대하여는 후술하도록 한다. 다른 예시적인 실시예에서, 화소 콘택홀(350)은 레이저를 이용하여 평탄화층(330)을 가공함으로써 형성될 수도 있다.
평탄화층(330)은 화소 콘택홀(350)의 입구에 형성된 제2 볼록부(C2)를 포함할 수 있다. 구체적으로, 평탄화층(330)의 표면은 평탄화층(330)의 하부에 적층된 구조물들, 예컨대, 보호막(310)의 프로파일에 따라 형성되다가, 화소 콘택홀(350)의 입구에서 볼록하게 돌출될 수 있다. 여기에서, 볼록하게 돌출된 방향은 후술하는 제1 볼록부(C1)가 돌출되는 방향과 동일할 수 있다. 도면에 도시되지는 않았지만, 평면도 상에서 제2 볼록부(C2)의 형상은 원형일 수 있으나, 이에 한정되는 것은 아니고, 화소 콘택홀(350)의 입구의 형상에 대응되는 형상일 수 있다. 또한, 제2 볼록부(C2)의 형상은 제1 볼록부(C1)의 형상과 실질적으로 동일할 수 있다.
화소 전극(370)은 평탄화층(330) 상에 형성될 수 있다. 구체적으로, 화소 전극(370)은 화소 콘택홀(350)에 삽입될 수 있다. 화소 전극(370)은 평탄화층(330)을 관통하여 드레인 전극(290)에 접촉될 수 있다. 화소 전극(370)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들면, 화소 전극(370)은 알루미늄, 알루미늄을 함유하는 합금, 알루미늄 질화물, 은, 은을 함유하는 합금, 텅스텐, 텅스텐 질화물, 구리, 구리를 함유하는 합금, 니켈, 크롬, 크롬 질화물, 몰리브데늄, 몰리브데늄을 함유하는 합금, 티타늄, 티타늄 질화물, 백금, 탄탈륨, 탄탈륨 질화물, 네오디뮴, 스칸듐, 스트론튬 루테늄 산화물, 아연 산화물, 인듐 주석 산화물, 주석 산화물, 인듐 산화물, 갈륨 산화물, 인듐 아연 산화물 등으로 이루어질 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 또한, 화소 전극(370)은 소스 전극(270) 및/또는 드레인 전극(290)과 동일한 물질로 이루어질 수 있다. 한편, 화소 전극(370)은 각기 전술한 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등으로 이루어진 단층 구조 또는 다층 구조를 가질 수 있다.
화소 전극(370)은 제1 화소 전극(370a) 및 제2 화소 전극(370b)을 포함할 수 있다.
제1 화소 전극(370a)은 화소 콘택홀(350) 내부에 위치할 수 있다. 제1 화소 전극(370a)은 화소 콘택홀(350)을 채울 수 있다. 도 1 및 도 2에 도시된 바와 같이, 제1 화소 전극(370a)의 일부는 화소 콘택홀(350) 상으로 돌출될 수 있지만, 이에 한정되는 것은 아니고, 제1 화소 전극(370a)은 화소 콘택홀(350) 내부에 완전히 포함될 수 있다. 또한, 제1 화소 전극(370a)은 제2 볼록부(C2)를 커버할 수 있지만, 이에 한정되는 것은 아니고, 제1 화소 전극(370a)은 제2 볼록부(C2)를 커버하지 않을 수 있다. 또한, 제1 화소 전극(370a)의 형상은 단면도 상에서 T자 형상일 수 있지만, 이에 한정되는 것은 아니고, 1자 형상일 수 있다. 제1 화소 전극(370a)의 일 단부는 드레인 전극(290)의 상부와 접촉할 수 있고, 상기 일 단부와 대향하는 제1 화소 전극(370a)의 타 단부는 제2 화소 전극(370b)의 하부와 접촉할 수 있다.
제1 화소 전극(370a)은 다양한 방법으로 형성될 수 있다. 예시적인 실시예에서, 제1 화소 전극(370a)은 전기수력학적(Electrohydrodynamics, EHD) 잉크젯 공정으로 형성될 수 있다. 제1 화소 전극(370a)이 전기수력학적 잉크젯 공정으로 형성되는 구체적인 공정에 대하여는 후술하도록 한다.
제2 화소 전극(370b)은 화소 콘택홀(350) 상에 위치할 수 있다. 제2 화소 전극(370b)은 화소 콘택홀(350)의 입구를 커버할 수 있다. 또한, 제2 화소 전극(370b)은 표시 장치 등에서 화소가 위치하는 영역을 커버하도록 형성될 수 있다. 제2 화소 전극(370b)의 표면은 화소 콘택홀(350) 상부를 제외하고 실질적으로 평평할 수 있다.
제2 화소 전극(370b)은 다양한 방법으로 형성될 수 있다. 예시적인 실시예에서, 제2 화소 전극(370b)은 포토레지스트 및 마스크를 이용한 일반적인 증착 공정, 예컨대, 스퍼터링 공정을 통하여 형성될 수 있다. 다른 예시적인 실시예에서, 제2 화소 전극(370b)은 전기수력학적 잉크젯 공정으로 형성될 수 있다.
제1 화소 전극(370a) 및 제2 화소 전극(370b)의 조성 및/또는 물성은 상이할 수 있다. 예시적인 실시예에서, 제1 화소 전극(370a) 및 제2 화소 전극(370b)은 상이한 물질로 이루어질 수 있다. 예를 들어, 제1 화소 전극(370a) 및 제2 화소 전극(370b)에 포함되는 메인 물질, 예컨대, 금속 물질은 동일할 수 있으나, 제1 화소 전극(370a) 및 제2 화소 전극(370b)에 포함되는 서브 물질, 예컨대, 유기 물질 등은 상이할 수 있다. 구체적으로, 제1 화소 전극(370a)은 소량의 유기 물질을 포함할 수 있지만, 제2 화소 전극(370b)은 상기 유기 물질을 불포함할 수 있다. 다른 예시적인 실시예에서, 제1 화소 전극(370a)의 공극률은 제2 화소 전극(370b)의 공극률보다 클 수 있다. 즉, 제1 화소 전극(370a)은 제2 화소 전극(370b)보다 기공을 더 많이 포함할 수 있다. 또 다른 예시적인 실시예에서, 제1 화소 전극(370a)의 접착력은 제2 화소 전극(370b)의 접착력보다 약할 수 있다. 구체적으로, 제1 화소 전극(370a)과 평탄화층(330) 사이의 접착력은 제2 화소 전극(370b)과 평탄화층(330) 사이의 접착력보다 약할 수 있다. 또 다른 예시적인 실시예에서, 제1 화소 전극(370a) 및 제2 화소 전극(370b)은 상이한 공정으로 형성될 수 있다. 예를 들어, 제1 화소 전극(370a)은 전기수력학적 잉크젯 공정으로 형성될 수 있고, 제2 화소 전극(370b)은 일반적인 증착 공정으로 형성될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)에 따르면, 박막 트랜지스터가 미세한 콘택홀(230, 250, 350)을 포함할 수 있기 때문에, 박막 트랜지스터 기판(100)의 소자 집적도를 향상시킬 수 있다. 또한, 반도체층(150), 드레인 콘택홀(250), 및 화소 콘택홀(350)을 서로 중첩시킴으로써, 기판(110) 상에서 박막 트랜지스터가 위치하는 영역을 감소시켜, 화소가 위치하는 영역을 증가시킬 수 있다. 즉, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)을 사용하여 표시 장치를 제조한다면, 상기 표시 장치의 개구율을 향상시킬 수 있다. 또한, 반도체층(150)과 드레인 전극(290) 간의 접속 불량 및 화소 전극(370)과 드레인 전극(290) 간의 접속 불량을 방지할 수 있다. 또한, 화소 전극(370)을 화소 콘택홀(350) 내부의 제1 화소 전극(370a) 및 화소 콘택홀(350) 외부의 제2 화소 전극(370b)으로 구분하여, 각 위치에 적합한 물질 및 공정을 적용함으로써, 공정 최적화를 도모할 수 있다.
이하, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)의 제조 방법을 설명하기 위하여, 도 3 내지 도 12를 참조한다. 도 3은 도 1의 박막 트랜지스터 기판(100)의 제조 방법 중 기판(110), 버퍼층(130), 반도체층(150), 예비 게이트 절연막(170a), 게이트 전극(190), 및 예비 층간 절연막(210a)의 적층체를 준비하는 단계를 도시한 단면도이다. 도 4는 도 1의 박막 트랜지스터 기판(100)의 제조 방법 중 소스 콘택홀(230) 및 드레인 콘택홀(250)을 형성하는 단계를 도시한 단면도이다. 도 5 내지 도 7은 도 4의 소스 콘택홀(230) 및 드레인 콘택홀(250)의 형성 과정을 설명하기 위한 단면도이다. 도 8은 도 1의 박막 트랜지스터 기판(100)의 제조 방법 중 소스 전극(270) 및 드레인 전극(290)을 형성하는 단계를 도시한 단면도이다. 도 9는 도 1의 박막 트랜지스터 기판(100)의 제조 방법 중 예비 보호막(310a) 및 예비 평탄화층(330a)을 형성하는 단계를 도시한 단면도이다. 도 10은 도 1의 박막 트랜지스터 기판(100)의 제조 방법 중 화소 콘택홀(350)을 형성하는 단계를 도시한 단면도이다. 도 11은 도 1의 박막 트랜지스터 기판(100)의 제조 방법 중 제1 화소 전극(370a)을 형성하는 단계를 도시한 단면도이다. 도 12는 도 1의 박막 트랜지스터 기판(100)의 제조 방법 중 제2 화소 전극(370b)을 형성하는 단계를 도시한 단면도이다. 설명의 편의 상, 도 1 및 도 2에 도시된 도면에 나타낸 각 엘리먼트와 실질적으로 동일한 엘리먼트는 동일 부호로 나타내고, 중복 설명을 생략한다.
먼저, 도 3을 참조하면, 기판(110), 버퍼층(130), 반도체층(150), 예비 게이트 절연막(170a), 게이트 전극(190), 및 예비 층간 절연막(210a) 순으로 적층된 적층체를 준비할 수 있다. 여기에서, 예비 게이트 절연막(170a)은 소스 콘택홀(230) 및 드레인 콘택홀(250)이 형성되기 전의 게이트 절연막일 수 있다. 또한, 예비 층간 절연막(210a)은 소스 콘택홀(230) 및 드레인 콘택홀(250)이 형성되기 전의 층간 절연막일 수 있다. 기판(110) 상에 적층된 버퍼층(130), 반도체층(150), 예비 게이트 절연막(170a), 게이트 전극(190), 및 예비 층간 절연막(210a)은 일반적인 증착 공정 등을 통하여 형성될 수 있다.
다음으로, 도 4를 참조하면, 상기 적층체를 준비한 후, 상기 적층체 상에 제1 토출 장치(500)를 위치시킬 수 있다. 여기에서, 제1 토출 장치(500)는 전기수력학적 잉크젯 공정을 이용하는 전기수력학적 잉크젯 프린터일 수 있다.
전기수력학적 잉크젯 공정은 용액에 고전압을 인가하여 전하를 부여한 후, 전하를 갖는 용액에 전압을 인가하여, 상기 용액을 토출하는 공정이다. 전기수력학적 잉크젯 공정은 전압을 제어하여 다양한 형태, 예컨대, 미세한 원뿔형 액주 모드 등의 토출 형태 등을 얻을 수 있다. 즉, 전기수력학적 잉크젯 공정은 원하는 위치에 미세한 패턴을 형성할 수 있는 공정이다.
제1 토출 장치(500)는 제1 몸체(510), 제1 에칭 용액 토출 노즐(530), 및 제1 전극 용액 토출 노즐(550)을 포함할 수 있다.
제1 몸체(510)는 제1 에칭 용액 토출 노즐(530) 및 제1 전극 용액 토출 노즐(550)을 지지하고, 제1 에칭 용액 토출 노즐(530) 및 제1 전극 용액 토출 노즐(550)에 각각 제1 에칭 용액(530a) 및 제1 전극 용액(550a)을 공급할 수 있다. 또한, 제1 몸체(510)는 제1 에칭 용액 토출 노즐(530) 및 제1 전극 용액 토출 노즐(550)을 기판(110)과 평행한 일 방향으로 이동시킬 수 있다. 도 4에는, 제1 몸체(510)가 일 방향으로 이동하는 것이 도시되어 있지만, 이에 한정되는 것은 아니고, 기판(110)을 지지하는 지지대(도시되지 않음)가 일 방향으로 이동할 수도 있다.
제1 에칭 용액 토출 노즐(530)은 제1 에칭 용액(530a)을 전기수력학적 잉크젯 방식으로 토출할 수 있다. 여기에서, 제1 에칭 용액(530a)은 불산(HF)를 10%로 희석한 버퍼 산화 에칭 용액(Buffered Oxide Etch Solution, BOE 용액)일 수 있지만, 이에 한정되는 것은 아니고, 공지된 다양한 에칭 용액 중 하나일 수 있다.
제1 전극 용액 토출 노즐(550)은 제1 전극 용액(550a)을 전기수력학적 잉크젯 방식으로 토출할 수 있다. 여기에서, 제1 전극 용액(550a)은 은, 금, 또는 구리 등의 금속 입자의 표면에 유기 물질이 부착되어 있는 용액일 수 있다. 즉, 제1 전극 용액(550a)은 일반적인 전극 물질을 유기 용매에 분산시킨 용액일 수 있다.
도면에 도시되지는 않았지만, 제1 토출 장치(500)는 제1 에칭 용액 토출 노즐(530) 및 제1 전극 용액 토출 노즐(550)과 이격되어 설치된 외부 전극을 더 포함할 수 있다. 또한, 제1 토출 장치(500)는 제1 에칭 용액 토출 노즐(530), 제1 전극 용액 토출 노즐(550), 및 상기 외부 전극에 전압을 인가하는 전원 공급 장치를 더 포함할 수 있다. 전원 공급 장치는 제1 에칭 용액 토출 노즐(530), 제1 전극 용액 토출 노즐(550), 및 상기 외부 전극에 전압을 인가함으로써, 제1 에칭 용액(530a) 및 제1 전극 용액(550a)의 토출 형태 및 토출량 등을 조절할 수 있다.
상술한 제1 토출 장치(500)의 제1 에칭 용액 토출 노즐(530)을 반도체층(150)의 소스부(150a) 및 드레인부(150b) 상에 위치시킨 후, 전기수력학적 잉크젯 방식으로 제1 에칭 용액(530a)을 토출할 수 있다. 제1 에칭 용액(530a)은 액적 형태로 예비 층간 절연막(210a) 상에 토출될 수 있다. 토출된 제1 에칭 용액(530a)은 예비 층간 절연막(210a) 및 예비 게이트 절연막(170a)을 에칭하여 소스 콘택홀(230) 및 드레인 콘택홀(250)을 형성할 수 있다.
도 5 내지 도 7을 참조하여, 소스 콘택홀(230) 및 드레인 콘택홀(250)의 형성 과정을 상세히 설명한다. 먼저, 도 5를 참조하면, 제1 에칭 용액 토출 노즐(530)에서 토출된 액적 형태의 제1 에칭 용액(530a)이 예비 층간 절연막(210a) 상에서 떨어질 수 있다. 다음으로, 도 6을 참조하면, 액적 형태의 제1 에칭 용액(530a)이 예비 층간 절연막(210a)의 표면과 만나면, 제1 에칭 용액(530a)의 형태가 넙적해 지면서 예비 층간 절연막(210a)을 에칭한다. 다음으로 도 7을 참조하면, 토출된 제1 에칭 용액(530a)과 예비 층간 절연막(210a)이 만난 중심부는 에칭되어 오목하게 된다. 또한, 토출된 제1 에칭 용액(530a)과 예비 층간 절연막(210a)이 만난 가장자리부에는 제1 에칭 용액(530a)에 용해되었던 예비 층간 절연막(210a)의 구성 물질이 마이크로 유체 플로우에 의하여 운반되어 퇴적된다.
상술한 도 5 내지 도 7의 과정이 반복되면, 반도체층(150)의 소스부(150a) 및 드레인부(150b)가 노출되어 소스 콘택홀(230) 및 드레인 콘택홀(250)이 형성됨으로써, 예비 층간 절연막(210a) 및 예비 게이트 절연막(170a)이 각각 층간 절연막(210) 및 게이트 절연막(170)으로 변환될 수 있다. 또한, 소스 콘택홀(230)의 입구 및 드레인 콘택홀(250)의 입구에는 제1 볼록부(C1)가 형성될 수 있다.
도면에는 도시되지 않았지만, 소스 콘택홀(230) 및 드레인 콘택홀(250)을 형성한 후, 층간 절연막(210)을 세정할 수도 있다. 층간 절연막(210)을 세정함으로써, 소스 콘택홀(230) 및 드레인 콘택홀(250) 내부에 잔류하는 제1 에칭 용액(530a)을 세정할 수 있을 뿐만 아니라, 파티클을 제거할 수도 있다. 여기에서, 층간 절연막(210)의 세정은 D1 워터(Deionized water)를 이용할 수 있다. 또한, 소스 콘택홀(230) 및 드레인 콘택홀(250) 내부에 잔류하는 제1 에칭 용액(530a)을 제거할 경우에는 석션(suction) 노즐을 사용할 수 있다. 예시적인 실시예에서, 상기 석션 노즐은 상술한 제1 토출 장치(500)에 설치될 수 있다.
다음으로, 도 8을 참조하면, 소스 콘택홀(230) 및 드레인 콘택홀(250)을 형성한 후, 바로 소스 콘택홀(230) 및 드레인 콘택홀(250) 내부에 제1 전극 용액(550a)을 토출할 수 있다. 구체적으로, 상술한 제1 토출 장치(500)의 제1 전극 용액 토출 노즐(550)을 소스 콘택홀(230) 및 드레인 콘택홀(250) 상에 위치시킨 후, 전기수력학적 잉크젯 방식으로 제1 전극 용액(550a)을 토출할 수 있다. 제1 전극 용액(550a)은 액적 형태로 소스 콘택홀(230) 및 드레인 콘택홀(250) 내부로 토출될 수 있다.
제1 전극 용액(550a)이 소스 콘택홀(230) 및 드레인 콘택홀(250)을 충분히 채우면, 제1 전극 용액(550a)을 소결시킬 수 있다. 제1 전극 용액(550a)을 소결시키면, 제1 전극 용액(550a) 안의 유기 물질이 증발되면서 소스 전극(270) 및 드레인 전극(290)이 형성될 수 있다. 제1 전극 용액(550a)을 소결시키는 공정은 200 내지 400℃의 저온 공정에서 수행할 수 있다.
다음으로, 도 9를 참조하면, 소스 전극(270) 및 드레인 전극(290)을 형성한 후, 소스 전극(270) 및 드레인 전극(290) 상에 예비 보호막(310a) 및 예비 평탄화층(330a)을 형성할 수 있다. 예비 보호막(310a) 및 예비 평탄화층(330a)은 일반적인 증착 공정 등을 통하여 형성될 수 있다.
다음으로, 도 10을 참조하면, 예비 보호막(310a) 및 예비 평탄화층(330a)을 형성한 후, 예비 평탄화층(330a) 상에 제2 토출 장치(600)를 위치시킬 수 있다. 여기에서, 제2 토출 장치(600)는 전기수력학적 잉크젯 공정을 이용하는 전기수력학적 잉크젯 프린터로서, 제1 토출 장치(500)와 실질적으로 동일한 구성을 가질 수 있다.
제2 토출 장치(600)는 제2 몸체(610), 제2 에칭 용액(630a)을 토출하는 제2 에칭 용액 토출 노즐(630), 및 제2 전극 용액(650a)을 토출하는 제2 전극 용액 토출 노즐(650)을 포함할 수 있다. 제2 토출 장치(600)의 각 구성 요소들을 제1 토출 장치(500)의 각 구성 요소들과 실질적으로 동일할 수 있다. 여기에서, 제2 에칭 용액(630a)은 NMP(NMethyl-pyrrolidone), PGMEA(Propylene Glycol Mnomethyl Ether Acetate) 등일 수 있지만, 이에 한정되는 것은 아니고, 공지된 다양한 에칭 용액 중 하나일 수 있으며, 제1 에칭 용액(530a)과 동일할 수도 있다. 또한, 제2 전극 용액(650a)은 일반적인 전극 물질을 유기 용매에 분산시킨 용액일 수 있고, 제1 전극 용액(550a)과 동일할 수도 있다.
상술한 제2 토출 장치(600)의 제2 에칭 용액 토출 노즐(630)을 드레인 전극(290) 상에 위치시킨 후, 전기수력학적 잉크젯 방식으로 제2 에칭 용액(630a)을 토출할 수 있다. 제2 에칭 용액(630a)은 액적 형태로 예비 층간 절연막(210a) 상에 토출될 수 있다. 토출된 제2 에칭 용액(630a)은 예비 평탄화층(330a) 및 예비 보호막(310a)을 에칭하여 화소 콘택홀(350)을 형성할 수 있다. 이와 같이, 드레인 전극(290)이 노출되어 화소 콘택홀(350)이 형성됨으로써, 예비 평탄화층(330a) 및 예비 보호막(310a)이 각각 평탄화층(330) 및 보호막(310)으로 변환될 수 있다. 또한, 화소 콘택홀(350)의 입구에는 제2 볼록부(C2)가 형성될 수 있다.
도면에는 도시되지 않았지만, 화소 콘택홀(350)을 형성한 후, 평탄화층(330)을 세정할 수도 있다. 평탄화층(330)을 세정함으로써, 화소 콘택홀(350) 내부에 잔류하는 제2 에칭 용액(630a)을 세정할 수 있을 뿐만 아니라, 파티클을 제거할 수도 있다.
다음으로, 도 11을 참조하면, 화소 콘택홀(350)을 형성한 후, 바로 화소 콘택홀(350) 내부에 제2 전극 용액(650a)을 토출할 수 있다. 또한, 제2 전극 용액(650a)이 화소 콘택홀(350)을 충분히 채우면, 제2 전극 용액(650a)을 소결시킬 수 있다. 제2 전극 용액(650a)을 소결시키면, 제2 전극 용액(650a) 안의 유기 물질이 증발되면서 제1 화소 전극(370a)이 형성될 수 있다.
다음으로, 도 12를 참조하면, 제1 화소 전극(370a)을 형성한 후, 제2 화소 전극(370b)을 형성할 수 있다. 제2 화소 전극(370b)은 화소 콘택홀(350) 상에 전극 물질을 증착하여 형성할 수 있다. 즉, 제2 화소 전극(370b)은 일반적인 증착 공정을 통하여 형성될 수 있다. 이와 같이, 제1 화소 전극(370a)을 전기수력학적 잉크젯 공정으로 형성하고, 제2 화소 전극(370b)을 일반적인 증착 공정으로 형성함으로써, 상술한 바와 같이 제1 화소 전극(370a) 및 제2 화소 전극(370b)의 조성 및/또는 물성을 상이하게 할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)의 제조 방법에 따르면, 전기수력학적 잉크젯 공정으로 형성된 콘택홀(230, 250, 350)은 직경이 0.01 내지 1㎛이기 때문에, 일반적인 증착 공정으로 전극 물질이 채워지기 어려울 수 있다. 이에, 전기수력학적 잉크젯 공정을 통하여 콘택홀(230, 250, 350) 내부에 전극 물질을 채울 수 있다. 또한, 넓은 범위에 전극, 예컨대, 제2 화소 전극(370b)을 형성할 경우, 일반적인 증착 공정을 통하여 형성함으로써, 공정 효율성을 도모할 수 있다.
또한, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)의 제조 방법에 따르면, 전기수력학적 잉크젯 공정을 이용함으로써, 기존 반도체 공정의 여러 복잡한 과정을 획기적으로 줄일 수 있다. 또한, 에칭 공정에서 발생하는 환경 오염 물질의 배출을 막을 수 있다. 또한, 낮은 인가 전압으로도 동일한 분사 유량을 구현할 수 있어, 전압을 무리하게 인가함에 따른 전력 손실을 방지할 수 있다. 또한, 전압이나 전위차를 조절함으로써, 에칭 용액 및/또는 전극 용액의 분사 형태를 조절할 수 있어, 다양한 형태의 콘택홀을 용이하게 형성할 수 있다. 또한, 콘택홀을 마이크로 단위 이하로 정밀하게 구현할 수 있다. 이에 따라, 패터닝 공정의 정밀도, 신뢰성, 및 효율성을 향상시킬 수 있다. 또한, 공정 단순화를 통해 제조 원가를 감소시킬 수 있다. 또한, 노즐 사이즈의 1/20 사이즈의 에칭 용액(530a, 630a) 또는 전극 용액(550a, 650a)을 토출할 수 있기 때문에, 노즐 사이즈의 제한을 완화할 수 있다. 또한, 에칭 용액(530a, 630a) 또는 전극 용액(550a, 650a)의 종류 및 점도 특성의 영향을 덜 받으므로, 10 내지 10000 CP(Centipoise) 범위의 점도를 갖는 에칭 용액(530a, 630a) 또는 전극 용액(550a, 650a)을 사용할 수 있으며, 에칭 용액(530a, 630a) 또는 전극 용액(550a, 650a)의 토출량을 펨토(Femto) 리터 단위로 제어가 가능하다. 또한, 에칭 용액(530a, 630a) 및 전극 용액(550a, 650a)을 원하는 위치에 정확하게 토출할 수 있어, 소자의 단선과 단락을 방지할 수 있다.
또한, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)의 제조 방법에 따르면, 에칭 용액(530a, 630a)을 토출하는 단계 및 전극 용액(550a, 650a)을 토출하는 단계를 단일 토출 장치(500, 600)을 이용하여 연속적으로 수행함으로써, 공정 최적화를 도모할 수 있다.
이하, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판(102)을 설명하기 위하여 도 13을 참조한다. 도 13은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판(102)을 도시한 단면도이다. 설명의 편의 상, 도 1에 도시된 도면에 나타낸 각 엘리먼트와 실질적으로 동일한 엘리먼트는 동일 부호로 나타내고, 중복 설명을 생략한다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 기판(102)에 따르면, 소스 전극(272) 및 드레인 전극(292)도 상술한 화소 전극(370)과 같이 이중층으로 이루어질 수 있다.
구체적으로, 소스 전극(272)은 소스 콘택홀(230) 내부에 위치하는 제1 소스 전극(272a) 및 소스 콘택홀(230) 상에 위치하는 제2 소스 전극(272b)을 포함할 수 있다. 예시적인 실시예에서, 소스 콘택홀(230) 내부에 전기수력학적 잉크젯 공정으로 제1 소스 전극(272a)을 형성한 후, 소스 콘택홀(230) 상에 전극 물질을 증착하여 제2 소스 전극(272b)을 형성할 수 있다. 여기에서, 제1 소스 전극(272a) 및 제2 소스 전극(272b)의 조성 및/또는 물성은 상이할 수 있다. 구체적으로, 제1 소스 전극(272a)의 조성 및/또는 물성은 상술한 제1 화소 전극(370a)의 조성 및/또는 물성에 대응하고, 제2 소스 전극(272b)의 조성 및/또는 물성은 상술한 제2 화소 전극(370b)의 조성 및/또는 물성에 대응할 수 있다.
드레인 전극(292)은 드레인 콘택홀(250) 내부에 위치하는 제1 드레인 전극(292a) 및 드레인 콘택홀(250) 상에 위치하는 제2 드레인 전극(292b)을 포함할 수 있다. 예시적인 실시예에서, 드레인 콘택홀(250) 내부에 전기수력학적 잉크젯 공정으로 제1 드레인 전극(292a)을 형성한 후, 드레인 콘택홀(250) 상에 전극 물질을 증착하여 제2 드레인 전극(292b)을 형성할 수 있다. 여기에서, 제1 드레인 전극(292a) 및 제2 드레인 전극(292b)의 조성 및/또는 물성은 상이할 수 있다. 여기에서, 제1 드레인 전극(292a)의 조성 및/또는 물성은 상술한 제1 화소 전극(370a)의 조성 및/또는 물성에 대응하고, 제2 드레인 전극(292b)의 조성 및/또는 물성은 상술한 제2 화소 전극(370b)의 조성 및/또는 물성에 대응할 수 있다.
이하, 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위하여 도 14를 참조한다. 도 14는 본 발명의 일 실시예에 따른 표시 장치를 도시한 단면도이다. 설명의 편의 상, 도 1에 도시된 도면에 나타낸 각 엘리먼트와 실질적으로 동일한 엘리먼트는 동일 부호로 나타내고, 중복 설명을 생략한다.
본 발명의 일 실시예에 따른 표시 장치는 유기 발광 표시 장치(700)일 수 있다. 예시적인 실시예에서, 유기 발광 표시 장치(700)는 도 1의 박막 트랜지스터 기판(100), 박막 트랜지스터 기판(100)의 화소 전극(370) 상에 형성되고 개구부를 포함하는 화소 정의막(710), 상기 개구부에 위치하는 유기 발광층(720), 및 화소 전극(370)과 대향하는 공통 전극(730)을 포함할 수 있다.
유기 발광층(720)은 화소 전극(370)과 공통 전극(730) 사이에 형성된다. 유기 발광층(720)에 전류가 인가되면, 유기 발광층(720) 내의 전자와 정공이 재결합(recombination)하여 여기자(exciton)을 형성하고, 형성된 여기자로부터의 에너지에 의해 특정한 파장의 빛이 발생한다.
한편, 유기 발광층(720)은 저분자 유기물 또는 고분자 유기물로 이루어질 수 있다. 이러한 유기 발광층(720)은 정공 주입층(hole-injection layer, HIL), 정공 수송층(hole-transporting layer, HTL), 정공 저지층 (hole blocking layer, HBL), 전자 수송층(electron-transporting layer, ETL), 전자 주입층(electron-injection layer, EIL) 및 전자 저지층(electron blocking layer, EBL) 등을 포함할 수 있다.
이하, 본 발명의 다른 실시예에 따른 표시 장치를 설명하기 위하여 도 15를 참조한다. 도 15는 본 발명의 다른 실시예에 따른 표시 장치를 도시한 단면도이다. 설명의 편의 상, 도 1에 도시된 도면에 나타낸 각 엘리먼트와 실질적으로 동일한 엘리먼트는 동일 부호로 나타내고, 중복 설명을 생략한다.
본 발명의 다른 실시예에 따른 표시 장치는 액정 표시 장치(800)일 수 있다. 예시적인 실시예에서, 액정 표시 장치(800)는 도 1의 박막 트랜지스터 기판(100), 대향 기판, 및 액정층(860)을 포함할 수 있다. 대향 기판은 절연 기판(810), 빛샘 방지를 위한 블랙 매트릭스(820), 색 구현을 위한 컬러 필터(830), 블랙 매트릭스(820)와 컬러 필터(830) 간의 단차를 완화하기 위한 오버 코트층(840) 및 오버 코트층(840) 상에 형성된 공통 전극(850)을 포함할 수 있다. 대향 기판은 박막 트랜지스터 기판(100)과 대향할 수 있다. 또한, 박막 트랜지스터 기판(100)과 대향 기판 사이에는 액정층(860)이 개재된다. 액정층(860)은 화소 전극(370)과 공통 전극(850) 사이의 전압차에 의해 백라이트(미도시)에서 출사되는 빛의 투과율을 조절한다.
이상에서 본 발명의 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100, 102: 박막 트랜지스터 기판 110: 기판
130: 버퍼층 150: 반도체층
150a: 소스부 150b: 드레인부
150c: 채널부 170: 게이트 절연막
170a: 예비 게이트 절연막 190: 게이트 전극
210: 층간 절연막 210a: 예비 층간 절연막
230: 소스 콘택홀 250: 드레인 콘택홀
270, 272: 소스 전극 272a: 제1 소스 전극
272b: 제2 소스 전극 290, 292: 드레인 전극
292a: 제1 드레인 전극 292b: 제2 드레인 전극
310: 보호막 310a: 예비 보호막
330: 평탄화층 330a: 예비 평탄화층
350: 화소 콘택홀 370: 화소 전극
370a: 제1 화소 전극 370b: 제2 화소 전극
500: 제1 토출 장치 510: 제1 몸체
530: 제1 에칭 용액 토출 노즐 530a: 제1 에칭 용액
550: 제1 전극 용액 토출 노즐 550a: 제1 전극 용액
600: 제2 토출 장치 610: 제2 몸체
630: 제2 에칭 용액 토출 노즐 630a: 제2 에칭 용액
650: 제2 전극 용액 토출 노즐 650a: 제2 전극 용액
700: 유기 발광 표시 장치 710: 화소 정의막
720: 유기 발광층 730: 공통 전극
800: 액정 표시 장치 810: 절연 기판
820: 블랙 매트릭스 830: 컬러 필터
840: 오버 코트층 850: 공통 전극
860: 액정층 C1: 제1 볼록부
C2: 제2 볼록부

Claims (20)

  1. 기판;
    상기 기판 상에 위치하는 반도체층;
    상기 반도체층 상에 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하는 게이트 전극;
    상기 게이트 전극 상에 위치하고, 상기 반도체층의 일부를 노출시키는 소스 콘택홀 및 드레인 콘택홀을 포함하는 층간 절연막; 및
    상기 소스 콘택홀 및 상기 드레인 콘택홀에 각각 삽입된 소스 전극 및 드레인 전극;
    상기 소스 전극 및 상기 드레인 전극 상에 형성되고, 상기 드레인 전극의 일부를 노출시키는 화소 콘택홀을 포함하는 평탄화층; 및
    상기 화소 콘택홀에 삽입된 화소 전극을 포함하되,
    상기 층간 절연막은 상기 소스 콘택홀의 입구 및 상기 드레인 콘택홀의 입구에 형성된 제1 볼록부를 포함하고,
    상기 평탄화층은 상기 화소 콘택홀의 입구에 형성된 제2 볼록부를 포함하며,
    상기 반도체층, 상기 드레인 콘택홀, 및 상기 화소 콘택홀은 두께 방향에서 중첩 배치되어 상기 드레인 콘택홀, 및 상기 화소 콘택홀은 단면상 하나의 직선을 형성하는 박막 트랜지스터 기판.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 화소 전극은,
    상기 화소 콘택홀 내부에 위치하는 제1 화소 전극; 및
    상기 화소 콘택홀 상에 위치하는 제2 화소 전극을 포함하는 박막 트랜지스터 기판.
  5. 제 4항에 있어서,
    상기 제1 화소 전극 및 상기 제2 화소 전극은 서로 상이한 물질로 이루어지는 박막 트랜지스터 기판.
  6. 제 1항에 있어서,
    상기 소스 전극은,
    상기 소스 콘택홀 내부에 위치하는 제1 소스 전극; 및
    상기 소스 콘택홀 상에 위치하는 제2 소스 전극을 포함하는 박막 트랜지스터 기판.
  7. 제 6항에 있어서,
    상기 제1 소스 전극 및 상기 제2 소스 전극은 서로 상이한 물질로 이루어지는 박막 트랜지스터 기판.
  8. 제 1항에 있어서,
    상기 드레인 전극은,
    상기 드레인 콘택홀 내부에 위치하는 제1 드레인 전극; 및
    상기 드레인 콘택홀 상에 위치하는 제2 드레인 전극을 포함하는 박막 트랜지스터 기판.
  9. 제 8항에 있어서,
    상기 제1 드레인 전극 및 상기 제2 드레인 전극은 서로 상이한 물질로 이루어지는 박막 트랜지스터 기판.
  10. 기판 상에 반도체층을 형성하는 단계;
    상기 반도체층 상에 예비 게이트 절연막을 형성하는 단계;
    상기 예비 게이트 절연막 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 예비 층간 절연막을 형성하는 단계; 및
    상기 예비 층간 절연막 상에 제1 에칭 용액을 토출하여 상기 반도체층의 일부를 노출시키는 소스 콘택홀 및 드레인 콘택홀을 형성함으로써, 상기 예비 게이트 절연막 및 상기 예비 층간 절연막을 각각 게이트 절연막 및 층간 절연막으로 변환하는 단계; 및
    절연막으로 변환하는 단계; 및
    상기 소스 콘택홀 및 상기 드레인 콘택홀에 각각 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고,
    상기 제1 에칭 용액은 전기수력학적 잉크젯 공정으로 토출되고,
    상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는,
    상기 소스 콘택홀 및 상기 드레인 콘택홀 상에 제1 전극 용액을 전기수력학적 잉크젯 공정으로 토출하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  11. 삭제
  12. 제 10항에 있어서,
    상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는 상기 토출된 제1 전극 용액을 소결하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  13. 제 12항에 있어서,
    상기 제1 에칭 용액을 토출하는 단계 및 상기 제1 전극 용액을 토출하는 단계는,
    제1 토출 장치에 의하여 연속적으로 수행되는 박막 트랜지스터 기판의 제조 방법.
  14. 제 12항에 있어서,
    상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는,
    상기 토출된 제1 전극 용액을 소결하는 단계 후에, 상기 소스 콘택홀 및 드레인 콘택홀 상에 전극 물질을 증착하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  15. 제 10항에 있어서,
    상기 소스 전극 및 상기 드레인 전극 상에 예비 평탄화층을 형성하는 단계;
    상기 예비 평탄화층 상에 제2 에칭 용액을 토출하여 상기 드레인 전극의 일부를 노출시키는 화소 콘택홀을 형성함으로써, 상기 예비 평탄화층을 평탄화층으로 변환하는 단계; 및
    상기 화소 콘택홀에 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  16. 제 15항에 있어서,
    상기 제2 에칭 용액은 전기수력학적 잉크젯 공정으로 토출되는 박막 트랜지스터 기판의 제조 방법.
  17. 제 15항에 있어서,
    상기 화소 전극을 형성하는 단계는,
    상기 화소 콘택홀 상에 제2 전극 용액을 전기수력학적 잉크젯 공정으로 토출하는 단계; 및
    상기 토출된 제2 전극 용액을 소결하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  18. 제 17항에 있어서,
    상기 제2 에칭 용액을 토출하는 단계 및 상기 제2 전극 용액을 토출하는 단계는,
    제2 토출 장치에 의하여 연속적으로 수행되는 박막 트랜지스터 기판의 제조 방법.
  19. 제 17항에 있어서,
    상기 화소 전극을 형성하는 단계는,
    상기 토출된 제2 전극 용액을 소결하는 단계 후에, 상기 화소 콘택홀 상에 전극 물질을 증착하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  20. 삭제
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