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KR102114155B1 - 표시 장치 및 그 구동 방법 - Google Patents

표시 장치 및 그 구동 방법 Download PDF

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KR102114155B1
KR102114155B1 KR1020130117365A KR20130117365A KR102114155B1 KR 102114155 B1 KR102114155 B1 KR 102114155B1 KR 1020130117365 A KR1020130117365 A KR 1020130117365A KR 20130117365 A KR20130117365 A KR 20130117365A KR 102114155 B1 KR102114155 B1 KR 102114155B1
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Abstract

본 발명은 표시 장치 및 그 구동 방법에 관한 것으로, 특히 게이트 구동부의 성능을 개선할 수 있는 표시 장치 및 그 구동 방법에 관한 것이다. 본 발명의 한 실시예에 따른 표시 장치는 복수의 게이트선 및 스위칭 소자를 통해 상기 복수의 게이트선과 연결되어 있는 복수의 화소를 포함하는 표시판, 상기 복수의 게이트선에 게이트 신호를 출력하는 복수의 스테이지를 포함하는 게이트 구동부, 주사 시작 신호를 바탕으로 원시 게이트 클록 신호를 변조하여 게이트 클록 신호를 생성하는 게이트 클록 신호 변조부, 그리고 상기 게이트 클록 신호를 바탕으로 클록 신호를 생성하고, 상기 클록 신호를 상기 게이트 구동부에 출력하는 게이트 클록 신호 생성부를 포함하고, 상기 게이트 클록 신호 변조부는 상기 주사 시작 신호의 펄스와 중첩하는 상기 원시 게이트 클록 신호의 펄스의 폭을 변조한다.

Description

표시 장치 및 그 구동 방법{DISPLAY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 표시 장치 및 그 구동 방법에 관한 것으로, 특히 게이트 구동부의 성능을 개선할 수 있는 표시 장치 및 그 구동 방법에 관한 것이다.
액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display) 등의 표시 장치는 일반적으로 복수의 화소 및 복수의 신호선이 구비된 표시판, 표시판을 구동하는 구동부를 포함한다.
각 화소는 신호선에 연결되어 있는 스위칭 소자 및 이에 연결되어 있는 화소 전극, 그리고 대향 전극을 포함한다. 화소 전극은 박막 트랜지스터(TFT) 등 스위칭 소자에 연결되어 데이터 전압을 인가 받는다. 대향 전극은 표시판의 전면에 걸쳐 형성되어 있으며 공통 전압(Vcom)을 인가 받을 수 있다. 화소 전극과 대향 전극은 동일한 기판 위에 위치할 수도 있고 서로 다른 기판 위에 위치할 수도 있다.
표시 장치는 외부의 그래픽 제어기로부터 입력 영상 신호를 수신한다. 입력 영상 신호는 각 화소의 휘도 정보를 담고 있으며 각 휘도는 정해진 수효를 가지고 있다. 각 화소는 원하는 휘도 정보에 대응되는 데이터 전압을 인가 받는다. 화소에 인가된 데이터 전압은 공통 전극에 인가되는 공통 전압과의 차이에 따라 화소 전압으로 나타나며, 화소 전압에 따라 각 화소는 영상 신호의 계조가 나타내는 휘도를 표시한다. 이때, 한 방향의 전계 또는 동일 극성의 전압이 오랫동안 인가됨으로써 발생하는 열화 현상을 방지하기 위하여 프레임 별로, 행 별로, 열 별로 또는 화소 별로 기준이 되는 전압에 대한 데이터 전압의 극성을 반전시킬 수 있다.
구동부는 표시판에 게이트 신호를 공급하기 위한 게이트 구동부, 표시판에 데이터 신호를 공급하기 위한 데이터 구동부, 데이터 구동부 및 게이트 구동부를 제어하기 위한 신호 제어부 등을 포함한다.
게이트 구동부는 종속적으로 연결된 복수의 스테이지로 이루어진 시프트 레지스터를 포함한다. 게이트 구동부는 구동 전압 및 복수의 게이트 제어 신호를 전달받아 게이트 신호를 생성할 수 있다. 구동 전압은 스위칭 소자를 턴온할 수 있는 게이트 온 전압과 턴오프할 수 있는 게이트 오프 전압을 포함하고, 게이트 제어 신호는 주사 시작을 지시하는 주사 시작 신호(STV), 게이트 온 펄스의 출력 시기를 제어하는 게이트 클록 신호(CLK) 등을 포함할 수 있다. 게이트 구동부는 구동 전압 및 게이트 제어 신호를 바탕으로 각 게이트선에 입력될 게이트 신호를 생성하여 게이트선에 출력한다.
종래에는 게이트 구동부 및 데이터 구동부를 칩(Chip) 형태로 인쇄 회로 기판(printed circuit board, PCB)에 실장하여 표시판과 연결하거나 구동부 칩을 표시판에 직접 실장하는 방식이 주로 사용되었다. 그러나 최근에는 박막 트랜지스터 채널의 높은 이동도를 요하지 않는 게이트 구동부의 경우 이를 별도의 칩으로 형성하지 않고 표시판에 집적하는 구조가 개발되고 있다.
게이트 구동부의 처음 몇 개의 스테이지는 신호 제어부로부터 주사 시작 신호(STV)를 입력받아 게이트 신호를 생성하여 출력하며, 게이트 신호의 전위는 주사 시작 신호(STV)와 게이트 클록 신호(CPV)의 중첩 시간에 의한 영향을 받는다. 게이트 신호의 전위가 충분히 높지 않으면 해당 스테이지에 연결된 화소의 충전율이 낮아질 뿐만 아니라 다음 스테이지의 게이트 신호에도 영향을 주어 표시판 전반적으로 충전율이 부족해질 수 있다.
본 발명이 해결하고자 하는 과제는 게이트 구동부에서 출력되는 게이트 신호의 전위가 불충분하게 낮아지는 것을 방지하여 표시판의 충전율이 떨어지거나 충전율 편차가 발생하는 것을 막고, 게이트 구동부의 성능을 개선할 수 있는 표시 장치 및 그 구동 방법을 제공하는 것이다.
본 발명의 한 실시예에 따른 표시 장치는 복수의 게이트선 및 스위칭 소자를 통해 상기 복수의 게이트선과 연결되어 있는 복수의 화소를 포함하는 표시판, 상기 복수의 게이트선에 게이트 신호를 출력하는 복수의 스테이지를 포함하는 게이트 구동부, 주사 시작 신호를 바탕으로 원시 게이트 클록 신호를 변조하여 게이트 클록 신호를 생성하는 게이트 클록 신호 변조부, 그리고 상기 게이트 클록 신호를 바탕으로 클록 신호를 생성하고, 상기 클록 신호를 상기 게이트 구동부에 출력하는 게이트 클록 신호 생성부를 포함하고, 상기 게이트 클록 신호 변조부는 상기 주사 시작 신호의 펄스와 중첩하는 상기 원시 게이트 클록 신호의 펄스의 폭을 변조한다.
상기 원시 게이트 클록 신호는 제1 원시 게이트 클록 신호 및 상기 제1 원시 게이트 클록 신호보다 위상이 늦은 적어도 하나의 제2 원시 게이트 클록 신호를 포함하고, 상기 게이트 클록 신호 변조부는 상기 제1 원시 게이트 클록 신호를 제1 게이트 클록 신호로서 출력하고, 상기 적어도 하나의 제2 원시 게이트 클록 신호를 변조하여 적어도 하나의 제2 게이트 클록 신호로서 출력하고, 상기 주사 시작 신호의 펄스와 중첩하는 상기 제2 게이트 클록 신호의 펄스는 상기 주사 시작 신호의 펄스와 중첩하지 않는 상기 제2 게이트 클록 신호의 펄스와 다른 폭을 가질 수 있다.
상기 주사 시작 신호의 펄스와 중첩하지 않는 구간에서 상기 제2 게이트 클록 신호는 상기 제2 원시 게이트 클록 신호와 실질적으로 동일할 수 있다.
상기 주사 시작 신호의 펄스와 중첩하는 구간에서 상기 제1 게이트 클록 신호의 펄스의 라이징 타임과 상기 제2 게이트 클록 신호의 라이징 타임은 동기되어 있을 수 있다.
상기 제1 게이트 클록 신호는 상기 제1 원시 게이트 클록 신호와 실질적으로 동일할 수 있다.
상기 복수의 스테이지는 상기 주사 시작 신호를 입력받는 2개 이상의 스테이지를 포함할 수 있다.
상기 게이트 구동부는 상기 표시판에 집적되어 있을 수 있다.
상기 게이트 클록 신호 변조부는 적어도 하나의 논리합 회로를 포함할 수 있다.
상기 논리합 회로는 상기 제1 원시 게이트 클록 신호 및 상기 제2 원시 게이트 클록 신호를 입력받아 논리합하여 상기 제2 게이트 클록 신호를 생성할 수 있다.
상기 논리합 회로는 제어 신호에 의한 제어에 따라 동작하며, 상기 제어 신호는 상기 주사 시작 신호 또는 이에 동기된 신호를 포함할 수 있다.
상기 논리합 회로는 상기 주사 시작 신호가 하이인 구간 동안에만 상기 제1 원시 게이트 클록 신호 및 상기 제2 원시 게이트 클록 신호를 논리합할 수 있다.
본 발명의 한 실시예에 따른 표시 장치의 구동 방법은 주사 시작 신호를 바탕으로 원시 게이트 클록 신호를 변조하여 게이트 클록 신호를 생성하는 단계, 상기 게이트 클록 신호를 바탕으로 클록 신호를 생성하는 단계, 그리고 상기 클록 신호를 바탕으로 게이트 신호를 생성하는 단계를 포함하고, 상기 게이트 클록 신호를 생성하는 단계는 상기 주사 시작 신호의 펄스와 중첩하는 상기 원시 게이트 클록 신호의 펄스의 폭을 변조하는 단계를 포함한다.
상기 원시 게이트 클록 신호는 제1 원시 게이트 클록 신호 및 상기 제1 원시 게이트 클록 신호보다 위상이 늦은 적어도 하나의 제2 원시 게이트 클록 신호를 포함하고, 상기 게이트 클록 신호를 생성하는 단계는 상기 제1 원시 게이트 클록 신호로부터 제1 게이트 클록 신호를 생성하고 상기 적어도 하나의 제2 원시 게이트 클록 신호를 변조하여 적어도 하나의 제2 게이트 클록 신호를 생성하는 단계를 포함하고, 상기 주사 시작 신호의 펄스와 중첩하는 상기 제2 게이트 클록 신호의 펄스는 상기 주사 시작 신호의 펄스와 중첩하지 않는 상기 제2 게이트 클록 신호의 펄스와 다른 폭을 가질 수 있다.
상기 주사 시작 신호의 펄스와 중첩하지 않는 구간에서 상기 제2 게이트 클록 신호는 상기 제2 원시 게이트 클록 신호와 실질적으로 동일할 수 있다.
상기 주사 시작 신호의 펄스와 중첩하는 구간에서 상기 제1 게이트 클록 신호의 펄스의 라이징 타임과 상기 제2 게이트 클록 신호의 라이징 타임은 동기되어 있을 수 있다.
상기 제1 게이트 클록 신호는 상기 제1 원시 게이트 클록 신호와 실질적으로 동일할 수 있다.
상기 게이트 클록 신호를 생성하는 단계는 상기 제1 원시 게이트 클록 신호 및 상기 제2 원시 게이트 클록 신호를 입력받아 논리합하여 상기 제2 게이트 클록 신호를 생성하는 단계를 포함할 수 있다.
상기 제2 게이트 클록 신호를 생성하는 단계는 제어 신호에 의한 제어에 따라 상기 제1 원시 게이트 클록 신호 및 상기 제2 원시 게이트 클록 신호를 논리합하는 단계를 포함하고, 상기 제어 신호는 상기 주사 시작 신호 또는 이에 동기된 신호를 포함할 수 있다.
상기 제2 게이트 클록 신호를 생성하는 단계에서 상기 주사 시작 신호가 하이인 구간 동안에만 상기 제1 원시 게이트 클록 신호 및 상기 제2 원시 게이트 클록 신호를 논리합할 수 있다.
본 발명의 실시예에 따르면 표시 장치의 게이트 구동부에서 출력되는 게이트 신호의 전위가 불충분하게 낮아지는 것을 방지하여 표시판의 충전율이 떨어지거나 충전율 편차가 발생하는 것을 막을 수 있고, 게이트 구동부의 성능을 개선할 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록도이고,
도 2는 본 발명의 한 실시예에 따른 표시 장치의 화소 및 신호선의 배치도이고,
도 3은 본 발명의 한 실시예에 따른 표시 장치의 게이트 구동부의 블록도이고,
도 4는 도 3에 도시한 게이트 구동부의 시프트 레지스터의 한 스테이지의 회로도의 한 예이고,
도 5는 본 발명의 한 실시예에 따른 표시 장치의 게이트 클록 신호(CPV) 변조부의 블록도이고,
도 6은 본 발명의 한 실시예에 따른 게이트 클록 신호 변조부에 의해 변조되는 구동 신호의 변조 전후의 타이밍도이고,
도 7 및 도 8은 각각 본 발명의 한 실시예에 따른 표시 장치의 구동 신호의 타이밍도이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이제 본 발명의 한 실시예에 따른 표시 장치 및 그 구동 방법에 대하여 도면을 참고하여 상세하게 설명한다.
먼저, 도 1 및 도 2를 참조하여 본 발명의 한 실시예에 따른 표시 장치에 대하여 설명한다.
도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록도이고, 도 2는 본 발명의 한 실시예에 따른 표시 장치의 화소 및 신호선의 배치도이다.
도 1을 참조하면, 본 발명의 한 실시예에 따른 표시 장치는 표시판(display panel)(300), 표시판(300)에 연결된 게이트 구동부(400) 및 데이터 구동부(500), 게이트 전압 생성부(700), 클록 신호 생성부(750), 그리고 이들을 제어하는 신호 제어부(600)를 포함한다.
표시판(300)은 등가 회로로 볼 때 복수의 신호선과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(PX)를 포함한다.
신호선은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G1-Gn)과 데이터 전압을 전달하는 복수의 데이터선(D1-Dm)을 포함한다. 게이트선(G1-Gn)은 서로 나란하며 주로 행 방향으로 뻗을 수 있다. 데이터선(D1-Dm)은 서로 나란하며 주로 열 방향으로 뻗을 수 있다. 게이트선(G1-Gn)의 다음 행에는 적어도 하나의 더미 게이트선(도시하지 않음)이 더 위치할 수도 있다.
도 2를 참조하면, 본 발명의 한 실시예에 따른 한 화소(PX)는 적어도 한 데이터선(D1-Dm) 및 적어도 한 게이트선(G1-Gn)에 연결되어 있는 적어도 하나의 스위칭 소자(Q) 및 이에 연결된 적어도 하나의 화소 전극(191)을 포함할 수 있다. 스위칭 소자(Q)는 적어도 하나의 박막 트랜지스터를 포함할 수 있고, 게이트선(G1-Gn)이 전달하는 게이트 신호(Vg)에 따라 제어되어 데이터선(D1-Dm)이 전달하는 데이터 전압(Vd)을 화소 전극(191)에 전달할 수 있다.
각 화소(PX)는 색 표시를 구현하기 위해서 기본색(primary color) 중 하나를 표시하거나(공간 분할) 각 화소(PX)가 시간에 따라 번갈아 기본색을 표시하여(시간 분할) 이들 기본색의 공간적, 시간적 합으로 원하는 색상이 인식되도록 할 수 있다. 기본색의 예로는 적색, 녹색, 청색 등 삼원색, 황색(yellow), 청록색(cyan), 자홍색(magenta) 등의 삼원색 또는 사원색 등을 들 수 있다. 서로 다른 기본색을 표시하는 인접하거나 인접하지 않는 복수의 화소(PX)는 함께 하나의 세트(도트라 함)를 이룰 수 있으며, 하나의 도트는 백색의 영상을 표시할 수 있다.
도 2를 참조하여 본 발명의 한 실시예에 따른 표시판(300)에서 화소(PX) 및 신호선의 구조의 한 예에 대해 설명한다. 표시판(300)은 주로 행 방향으로 뻗는 복수의 게이트선(Gi, G(i+1), …), 주로 열 방향으로 뻗는 복수의 데이터선(Dj, D(j+1), …), 그리고 복수의 화소(PX)를 포함한다. 각 화소(PX)는 게이트선(Gi, G(i+1), …) 및 데이터선(Dj, D(j+1), …)에 스위칭 소자(Q)를 통해 연결되어 있는 화소 전극(191)을 포함할 수 있다. 본 실시예에서 각 화소(PX)는 적색(R), 녹색(G) 및 청색(B)의 기본색을 나타내는 것으로 도시하였으나 이에 한정되는 것은 아니다.
한 화소열에는 동일한 기본색(R, G, B)을 나타내는 화소들이 배치될 수 있다. 예를 들어 적색 화소(R)의 화소열, 녹색 화소(G)의 화소열, 그리고 청색 화소(B)의 화소열이 교대로 배치될 수 있다. 데이터선(Dj, D(j+1), …)은 각 화소열마다 하나씩 배치되고, 게이트선(Gi, G(i+1), …)은 각 화소행마다 하나씩 배치될 수 있으나 이에 한정되는 것은 아니다.
한 화소열에 배치되어 동일한 기본색을 나타내는 화소(R, G, B)들은 서로 인접한 두 데이터선(Dj, D(j+1), …) 중 어느 하나에 연결될 수 있으며, 더 구체적으로 도 2에 도시한 바와 같이 한 화소열에 배치된 화소(R, G, B)들은 서로 인접한 두 데이터선(Dj, D(j+1), …)에 교대로 연결될 수 있다. 동일한 화소행에 위치하는 화소(R, G, B)들은 동일한 게이트선(Gi, G(i+1), …)에 연결될 수 있다.
다시 도 1을 참조하면, 데이터 구동부(500)는 데이터선(D1-Dm)과 연결되어 있으며, 신호 제어부(600)로부터 입력 받은 출력 영상 신호(DAT)를 바탕으로 계조 전압을 선택하고 이를 데이터 전압(Vd)으로서 데이터선(D1-Dm)에 인가한다. 데이터 구동부(500)는 별도의 계조 전압 생성부(도시하지 않음)에서 생성된 계조 전압을 입력 받을 수도 있고, 한정된 수효의 기준 계조 전압만을 제공받아 이를 분압하여 전체 계조에 대한 계조 전압을 생성할 수도 있다.
게이트 구동부(400)는 게이트선(G1-Gn)에 연결되어 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선(G1-Gn)에 인가한다.
게이트 전압 생성부(700)는 외부로부터 구동 전압(AVDD)을 입력받아 게이트 온 전압(Von) 및 게이트 오프 전압(Voff)을 생성한다. 게이트 온 전압(Von)은 클록 신호 생성부(750)로 보내지고, 게이트 오프 전압(Voff)은 클록 신호 생성부(750)와 게이트 구동부(400)로 보내질 수 있다.
클록 신호 생성부(750)는 신호 제어부(600)로부터 복수의 게이트 클록 신호(CPV1-CPVk)(k는 2 이상의 자연수)를 입력받고 게이트 전압 생성부(700)로부터 게이트 온 전압(Von)과 게이트 오프 전압(Voff)을 입력받아 게이트 온 전압의 출력 시기를 제어하는 복수의 클록 신호를 생성하여 게이트 구동부(400)로 내보낸다. 클록 신호 생성부(750)는 게이트 클록 신호(CPV1-CPVk)의 레벨을 증폭시키는 레벨 시프터를 포함할 수 있다. 복수의 클록 신호는 각각 게이트 클록 신호(CPV1-CPVk)의 펄스에 동기된 펄스를 포함할 수 있다. 클록 신호의 하이 레벨은 게이트 클록 신호(CPV1-CPVk)의 하이 레벨과 다른 레벨을 가질 수 있다.
신호 제어부(600)는 그래픽 제어부(도시하지 않음) 등으로부터 입력 영상 신호(IDAT) 및 입력 제어 신호(ICON)를 입력받고, 클록 신호 생성부(750), 게이트 구동부(400) 및 데이터 구동부(500) 등의 동작을 제어한다.
입력 영상 신호(IDAT)는 각 화소(PX)의 휘도(luminance) 정보를 담고 있으며 휘도는 정해진 수효, 예를 들면 1024(=210), 256(=28) 또는 64(=26) 개의 계조(gray)를 가지고 있다. 입력 영상 신호(IDAT)는 화소(PX)가 나타내는 기본색 별로 존재할 수 있다. 입력 제어 신호(ICON)의 예로는 수직 동기 신호와 수평 동기 신호, 메인 클록 신호, 데이터 인에이블 신호 등이 있다.
신호 제어부(600)는 입력 영상 신호(IDAT)와 입력 제어 신호(ICON)를 기초로 입력 영상 신호(IDAT)를 처리하여 출력 영상 신호(DAT)로 변환하고 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성한다.
도 1을 참조하면, 신호 제어부(600)는 원시 게이트 클록 신호를 변조하여 게이트 클록 신호(CPV1-CPVk)(k는 2 이상의 자연수)를 생성하는 게이트 클록 신호 변조부(650)를 포함할 수 있다. 게이트 클록 신호 변조부(650)에 대해서는 이후에 자세하게 설명하도록 한다.
이러한 구동 장치 각각은 적어도 하나의 집적 회로 칩의 형태로 표시판(300) 위에 직접 장착되거나, 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되어 TCP(tape carrier package)의 형태로 표시판(300)에 부착되거나, 별도의 인쇄 회로 기판(printed circuit board)(도시하지 않음) 위에 장착될 수도 있다. 이와 달리, 구동 장치가 신호선(G1-Gn, D1-Dm) 및 박막 트랜지스터 등과 함께 표시판(300)에 집적될 수도 있다. 특히 게이트 구동부(400)는 표시판(300)에 집적되어 있을 수 있으며 화소(PX)의 스위칭 소자(Q)와 동일한 공정으로 형성될 수 있다.
그러면 이러한 표시 장치의 동작에 대하여 설명한다.
신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 입력 영상 신호(IDAT) 및 이의 표시를 제어하는 입력 제어 신호(ICON)를 수신한다.
신호 제어부(600)는 입력 영상 신호(IDAT)와 입력 제어 신호(ICON)를 기초로 입력 영상 신호(IDAT)를 표시판(300)의 동작 조건에 맞게 적절히 처리하고 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성한다. 게이트 제어 신호(CONT1)는 주사 시작을 지시하는 주사 시작 신호(STV), 게이트 클록 신호(CPV1-CPVk) 등을 포함한다. 게이트 제어 신호(CONT1)는 또한 게이트 온 전압(Von)의 지속 시간을 한정하는 출력 인에이블 신호(OE)를 더 포함할 수 있다. 데이터 제어 신호(CONT2)는 한 행의 화소(PX)에 대한 출력 영상 신호(DAT)의 전송 시작을 알리는 수평 동기 시작 신호(STH), 데이터선(D1-Dm)에 데이터 전압(Vd)을 인가하라는 로드 신호(TP), 그리고 데이터 클록 신호(HCLK) 등을 포함한다. 데이터 제어 신호(CONT2)는 또한 공통 전압(Vcom)에 대한 데이터 전압(Vd)의 극성을 반전시키는 반전 신호(RVS)를 더 포함할 수 있다.
신호 제어부(600)는 게이트 제어 신호(CONT1)를 게이트 구동부(400)로 내보내고 데이터 제어 신호(CONT2)와 처리한 출력 영상 신호(DAT)를 데이터 구동부(500)로 내보낸다. 또한 신호 제어부(600)는 복수의 게이트 클록 신호(CPV1-CPVk) 및 주사 시작 신호(STV)를 클록 신호 생성부(750)로 내보낸다.
클록 신호 생성부(750)는 신호 제어부(600)로부터 입력받은 게이트 클록 신호(CPV1-CPVk) 및 주사 시작 신호(STV), 게이트 전압 생성부(700)로부터 입력받은 게이트 온 전압(Von) 및 게이트 오프 전압(Voff)을 바탕으로 복수의 클록 신호를 생성하여 게이트 구동부(400)로 내보낸다.
신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라, 데이터 구동부(500)는 한 행의 화소(PX)에 대한 출력 영상 신호(DAT)를 수신하고, 각 출력 영상 신호(DAT)에 대응하는 계조 전압을 선택함으로써 디지털 신호인 출력 영상 신호(DAT)를 아날로그 데이터 신호인 데이터 전압(Vd)으로 변환한 다음, 데이터 전압(Vd)을 해당 데이터선(D1-Dm)에 인가한다.
게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)를 입력받고 클록 신호 생성부(750)로부터 복수의 클록 신호를 입력받고 게이트 전압 생성부(700)로부터 게이트 오프 전압(Voff)을 입력받아 게이트 온 전압(Von)과 게이트 오프 전압(Voff)으로 이루어진 게이트 신호를 생성한다. 게이트 구동부(400)는 게이트 온 전압(Von)을 게이트선(G1-Gn)에 순차적으로 인가하여 게이트선(G1-Gn)에 연결된 스위칭 소자(Q)를 턴온시킨다. 그러면, 데이터선(D1-Dm)에 인가된 데이터 전압(Vd)이 턴온된 스위칭 소자(Q)를 통하여 해당 화소(PX)에 인가된다.
화소(PX)에 인가된 데이터 전압과 공통 전압(Vcom)의 차이는 해당 화소(PX의 화소 전압으로서 나타나며, 화소 전압에 따라 영상의 휘도를 표시할 수 있다.
1 수평 주기(1H)를 단위로 하여 이러한 과정을 되풀이함으로써 모든 게이트선(G1-Gn)에 대하여 차례로 게이트 온 전압(Von)을 인가하여 모든 화소(PX)에 데이터 전압을 인가하여 한 프레임(frame)의 영상을 표시한다. 한 프레임이 끝나면 다음 프레임이 시작되고 각 화소(PX)에 인가되는 데이터 전압의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호(RVS)의 상태가 제어될 수 있다("프레임 반전").
도 2에 도시한 실시예에 따른 표시 장치의 경우, 인접한 데이터선(Dj, D(j+1), …)에는 서로 반대 극성의 데이터 전압들이 인가될 수 있다. 이에 따라 열 방향으로 이웃한 화소(R, G, B)들은 서로 반대 극성의 데이터 전압을 인가 받을 수 있고 한 화소행에서 이웃한 화소(R, G, B)들은 서로 반대 극성의 데이터 전압을 인가 받을 수 있어 대략 1×1 점반전 형태로 구동될 수 있다. 즉, 데이터선(Dj, D(j+1), …)에 인가되는 데이터 전압이 한 프레임 동안 동일한 극성을 유지하여도 점반전 형태로 구동으로 영상을 표시할 수 있다.
그러면 본 발명의 한 실시예에 따른 표시 장치가 포함하는 게이트 구동부에 대하여 도 3 및 도 4를 참조하여 설명한다.
도 3은 본 발명의 한 실시예에 따른 표시 장치의 게이트 구동부의 블록도이고, 도 4는 도 3에 도시한 게이트 구동부의 시프트 레지스터의 한 스테이지의 회로도의 예이다.
게이트 구동부(400)는 일렬로 배열되어 있으며 게이트선(G1-Gn)에 각각 연결되어 있는 복수의 스테이지(410)를 포함하는 시프트 레지스터일 수 있다. 게이트 구동부(400)에는 주사 시작 신호(STV), 초기화 신호(INT), 복수의 클록 신호(CLK1, CLKB1, CLK2, CLKB2) 및 게이트 오프 전압(Voff)이 입력된다. 복수의 클록 신호는 k쌍(2≤k<n인 자연수)의 클록 신호를 포함할 수 있다. 도 3은 2쌍의 클록 신호(CLK1, CLKB1, CLK2, CLKB2)가 게이트 구동부(400)에 입력되는 예를 도시한다.
각 스테이지(410)는 세트 단자(S), 게이트 전압 단자(GV), 한 쌍의 클록 단자(CK1, CK2), 리세트 단자(R), 프레임 리세트 단자(FR), 그리고 게이트 출력 단자(OUT1) 및 캐리 출력 단자(OUT2)를 가질 수 있다. 마지막 스테이지[ST(n+1)]는 더미 스테이지일 수 있다. 더미 스테이지는 리세트 단자(R)와 프레임 리세트 단자(FR)를 가지고 않을 수 있다.
각 스테이지, 예를 들면 j 번째 스테이지(STj)의 세트 단자(S)에는 전단 스테이지(ST(j-1)]의 캐리 신호, 즉 전단 캐리 신호[Cout(j-1)]가, 리세트 단자(R)에는 후단 스테이지(ST(j+1)]의 게이트 신호, 즉 후단 게이트 신호[Gout(j+1)]가 입력되고, 클록 단자(CK1, CK2)에는 클록 신호(CLK1, CLKB1) 또는 클록 신호(CLK2, CLKB2)가 입력되며, 게이트 전압 단자(GV)에는 게이트 오프 전압(Voff)이 입력된다. 게이트 출력 단자(OUT1)는 게이트 신호[Gout(j)]를 내보내고 캐리 출력 단자(OUT2)는 캐리 신호[Cout(j)]를 내보낸다.
시프트 레지스터의 처음 k개의 스테이지에는 전단 캐리 신호 대신 주사 시작 신호(STV)가 입력된다. 도 3은 예를 들어 처음 2개의 스테이지(ST1, ST2)에 주사 시작 신호(STV)까 입력되는 예를 도시한다. 또한 시프트 레지스터의 처음 k개의 스테이지(ST1, ST2)의 클록 단자(CK1, CK2)에는 서로 다른 쌍의 클록 신호가 입력될 수 있다. 예를 들어 첫 번째 스테이지(ST1)에는 클록 신호(CLK1, CLKB1)가 입력되고 두 번째 스테이지(ST2)에는 클록 신호(CLK2, CLKB2)가 입력될 수 있다.
j 번째 스테이지(STj)의 클록 단자(CK1)에 클록 신호(CLK1)가 입력되고 클록 단자(CK2)에 클록 신호(CLKB1)가 입력되는 경우, 이에 인접한 (j-1)번째 스테이지[ST(j-1)]의 클록 단자(CK1)에는 클록 신호(CLK2)가 입력되고 클록 단자(CK2)에는 클록 신호(CLKB2)가 입력될 수 있다. 또한 (j+1)번째 스테이지[ST(j+1)]의 클록 단자(CK1)에는 클록 신호(CLKB2)가 입력되고 클록 단자(CK2)에 클록 신호(CLK2)가 입력될 수 있다.
각 클록 신호(CLK1, CLKB1, CLK2, CLKB2)는 화소(PX)의 스위칭 소자(Q)를 구동할 수 있도록 전압 레벨이 하이인 경우는 게이트 온 전압(Von)과 같고 로우인 경우는 게이트 오프 전압(Voff)과 같을 수 있다. 클록 신호(CLK1, CLK2)의 위상차는 0도보다 크고 180도보다 작을 수 있다. 클록 신호(CLK1, CLK1B)의 위상차는 180도일 수 있으며, 클록 신호(CLK2, CLK2B)의 위상차도 180도일 수 있다.
도 4를 참조하면, 본 발명의 한 실시예에 따른 게이트 구동부(400)의 각 스테이지, 예를 들면 j 번째 스테이지(STj)는 입력부(420), 풀업 구동부(430), 풀다운 구동부(440) 및 출력부(450)를 포함할 수 있다. 이들은 적어도 하나의 트랜지스터(T1-T14)를 포함하며, 풀업 구동부(430)와 출력부(450)는 축전기(C1-C3)를 더 포함할 수 있다. 축전기(C1-C3)는 공정 시에 형성되는 게이트와 드레인/소스간 기생 용량(parasitic capacitance)일 수 있다.
입력부(420)는 세트 단자(S)와 게이트 전압 단자(GV)에 차례로 직렬로 연결되어 있는 세 개의 트랜지스터(T11, T10, T5)를 포함할 수 있다. 트랜지스터(T11, T5)의 게이트는 클록 단자(CK2)에 연결되어 있으며 트랜지스터(T5)의 게이트는 클록 단자(CK1)에 연결되어 있다. 트랜지스터(T11)와 트랜지스터(T10) 사이의 접점은 접점(J1)에 연결되어 있고, 트랜지스터(T10)와 트랜지스터(T11) 사이의 접점은 접점(J2)에 연결되어 있다.
풀업 구동부(430)는 세트 단자(S)와 접점(J1) 사이에 연결되어 있는 트랜지스터(T4)와 클록 단자(CK1)와 접점(J3) 사이에 연결되어 있는 트랜지스터(T12), 그리고 클록 단자(CK1)와 접점(J4) 사이에 연결되어 있는 트랜지스터(T7)를 포함할 수 있다. 트랜지스터(T4)의 게이트와 드레인은 세트 단자(S)에 공통으로 연결되어 있으며 소스는 접점(J1)에 연결되어 있고, 트랜지스터(T12)의 게이트와 드레인은 클록 단자(CK1)에 공통으로 연결되어 있고 소스는 접점(J3)에 연결되어 있다. 트랜지스터(T7)의 게이트는 접점(J3)에 연결됨과 동시에 축전기(C1)를 통하여 클록 단자(CK1)에 연결되어 있고, 드레인은 클록 단자(CK1)에, 소스는 접점(J4)에 연결되어 있으며, 접점(J3)과 접점(J4) 사이에 축전기(C2)가 연결되어 있다.
풀다운 구동부(440)는 소스를 통하여 게이트 오프 전압(Voff)을 입력받아 드레인을 통하여 접점(J1, J2, J3, J4)으로 출력하는 복수의 트랜지스터(T6, T9, T13, T8, T3, T2)를 포함할 수 있다. 트랜지스터(T6)의 게이트는 프레임 리세트 단자(FR)에, 드레인은 접점(J1)에 연결되어 있고, 트랜지스터(T9)의 게이트는 리세트 단자(R)에, 드레인은 접점(J1)에 연결되어 있으며, 트랜지스터(T13, T8)의 게이트는 접점(J2)에 공통으로 연결되어 있고, 드레인은 각각 접점(J3, J4)에 연결되어 있다. 트랜지스터(T3)의 게이트는 접점(J4)에, 트랜지스터(T2)의 게이트는 리세트 단자(R)에 연결되어 있으며, 두 트랜지스터(T3, T2)의 드레인은 접점(J2)에 연결되어 있다.
출력부(450)는 드레인과 소스가 각각 클록 단자(CK1)와 출력 단자(OUT1, OUT2) 사이에 연결되어 있고 게이트가 접점(J1)에 연결되어 있는 한 쌍의 트랜지스터(T1, T14)와 트랜지스터(T1)의 게이트와 드레인 사이, 즉 접점(J1)과 접점(J2) 사이에 연결되어 있는 축전기(C3)를 포함할 수 있다. 트랜지스터(T1)의 소스는 또한 접점(J2)에 연결되어 있다.
도 4에서는 도시의 편의를 위해 클록 단자(CK1)에 입력되는 클록 신호(CLK1, CLK2)를 대표로 클록 신호(CLK)로 도시하고, 클록 단자(CK2)에 입력되는 클록 신호(CLKB1, CLKB2)를 대표로 클록 신호(CLKB)로 도시하였다.
그러면 이러한 스테이지의 동작에 대하여 도 4를 참조하여 설명한다.
설명의 편의를 위하여 클록 신호(CLK, CLKB)의 하이 레벨에 해당하는 전압을 고전압이라 하고 클록 신호(CLK, CLKB)의 로우 레벨에 해당하는 전압의 크기는 게이트 오프 전압(Voff)과 동일하고 이를 저전압이라 한다.
먼저, 클록 신호(CLKB) 및 전단 캐리 신호[Cout(j-1)]가 하이가 되면, 트랜지스터(T11, T5)와 트랜지스터(T4)가 턴온된다. 그러면 두 트랜지스터(T11, T4)는 고전압을 접점(J1)으로 전달하고, 트랜지스터(T5)는 저전압을 접점(J2)으로 전달한다. 이로 인해, 트랜지스터(T1, T14)가 턴온되어 클록 신호(CLK)가 출력 단자(OUT1, OUT2)로 출력되는데, 이 때 접점(J2)의 전압과 클록 신호(CLK)가 모두 저전압이므로, 출력 신호[Gout(j), Cout(j)]는 저전압이 된다. 이와 동시에, 축전기(C3)는 고전압과 저전압의 차에 해당하는 크기의 전압을 충전한다.
이 때, 클록 신호(CLK) 및 후단 게이트 신호[Gout(j+1)]는 로우이고 접점(J2) 또한 로우이므로 이에 게이트가 연결되어 있는 트랜지스터(T10, T9, T12, T13, T8, T2)는 모두 오프 상태이다.
이어, 클록 신호(CLKB)가 로우가 되면 트랜지스터(T11, T5)가 턴오프되고, 이와 동시에 클록 신호(CLK)가 하이가 되면 트랜지스터(T1)의 출력 전압 및 접점(J2)의 전압이 고전압이 된다. 이 때, 트랜지스터(T10)의 게이트에는 고전압이 인가되지만 접점(J2)에 연결되어 있는 소스의 전위가 또한 동일한 고전압이므로 게이트 소스간 전위차가 0이 되어 트랜지스터(T10)는 턴오프 상태를 유지한다. 따라서, 접점(J1)은 부유 상태가 되고 이에 따라 축전기(C3)에 의하여 고전압만큼 전위가 더 상승한다.
한편, 클록 신호(CLK) 및 접점(J2)의 전위가 고전압이므로 트랜지스터(T12, T13, T8)가 턴온된다. 이 상태에서 트랜지스터(T12)와 트랜지스터(T13)가 고전압과 저전압 사이에서 직렬로 연결되며, 이에 따라 접점(J3)의 전위는 두 트랜지스터(T12, T13)의 턴온시 저항 상태의 저항값에 의하여 분압된 전압값을 가진다. 그런데, 두 트랜지스터(T13)의 턴온시 저항 상태의 저항값이 트랜지스터(T12)의 턴온시 저항 상태의 저항값에 비하여 매우 크게 설정되어 있다고 하면 접점(J3)의 전압은 고전압과 거의 동일할 수 있다. 따라서, 트랜지스터(T7)가 턴온되어 트랜지스터(T8)와 직렬로 연결되고, 이에 따라 접점(J4)의 전위는 두 트랜지스터(T7, T8)의 턴온시 저항 상태의 저항값에 의하여 분압된 전압값을 갖는다. 이 때, 두 트랜지스터(T7, T8)의 저항 상태의 저항값이 거의 동일하게 설정되어 있으면, 접점(J4)의 전위는 고전압과 저전압의 중간값을 가지고 이에 따라 트랜지스터(T3)는 턴오프 상태를 유지한다. 이 때, 후단 게이트 신호[Gout(j+1)]가 여전히 로우이므로 트랜지스터(T9, T2) 또한 턴오프 상태를 유지한다. 따라서, 출력 단자(OUT1, OUT2)는 클록 신호(CLK)에만 연결되고 저전압과는 차단되어 고전압을 내보낸다.
한편, 축전기(C1)와 축전기(C2)는 양단의 전위차에 해당하는 전압을 각각 충전하는데, 접점(J3)의 전압이 접점(J5)의 전압보다 낮다.
이어, 후단 게이트 신호[Gout(j+1)] 및 클록 신호(CLKB)가 하이가 되고 클록 신호(CLK)가 로우가 되면, 트랜지스터(T9, T2)가 턴온되어 접점(J1, J2)으로 저전압을 전달한다. 이 때, 접점(J1)의 전압은 축전기(C3)가 방전하면서 저전압으로 떨어지는데, 축전기(C3)의 방전 시간으로 인하여 저전압으로 완전히 내려가는 데는 어느 정도 시간을 필요로 한다. 따라서, 두 트랜지스터(T1, T14)는 후단 게이트 신호[Gout(j+1)]가 하이가 되고도 잠시 동안 턴온 상태를 유지하게 되고 이에 따라 출력 단자(OUT1, OUT2)가 클록 신호(CLK)와 연결되어 저전압을 내보낸다. 이어, 축전기(C3)가 완전히 방전되어 접점(J1)의 전위가 저전압에 이르면 트랜지스터(T14)가 턴오프되어 출력 단자(OUT2)가 클록 신호(CLK)와 차단되므로, 캐리 신호[Cout(j)]는 부유 상태가 되어 저전압을 유지한다. 이와 동시에, 출력 단자(OUT1)는 트랜지스터(T1)가 턴오프되더라도 트랜지스터(T2)를 통하여 저전압과 연결되므로 계속해서 저전압을 내보낸다.
한편, 트랜지스터(T12, T13)가 턴오프되므로, 접점(J3)이 부유 상태가 된다. 또한 접점(J5)의 전압이 접점(J4)의 전압보다 낮아지는데 축전기(C1)에 의하여 접점(J3)의 전압이 접점(J5)의 전압보다 낮은 상태를 유지하므로 트랜지스터(T7)는 턴오프된다. 이와 동시에 트랜지스터(T8)도 턴오프 상태가 되므로 접점(J4)의 전압도 그만큼 낮아져 트랜지스터(T3) 또한 턴오프 상태를 유지한다. 또한, 트랜지스터(T10)는 게이트가 클록 신호(CLK)의 저전압에 연결되고 접점(J2)의 전압도 로우이므로 턴오프 상태를 유지한다.
다음, 클록 신호(CLK)가 하이가 되면, 트랜지스터(T12, T7)가 턴온되고, 접점(J4)의 전압이 상승하여 트랜지스터(T3)를 턴온시켜 저전압을 접점(J2)으로 전달하므로 출력 단자(OUT1)는 계속해서 저전압을 내보낸다. 즉, 비록 후단 게이트 신호[Gout(j+1)]의 출력이 로우라 하더라도 접점(J2)의 전압이 저전압이 될 수 있도록 한다.
한편, 트랜지스터(T10)의 게이트가 클록 신호(CLK)의 고전압에 연결되고 접점(J2)의 전압이 저전압이므로 턴온되어 접점(J2)의 저전압을 접점(J1)으로 전달한다. 한편, 두 트랜지스터(T1, T14)의 드레인에는 클록 단자(CK1)가 연결되어 있어 클록 신호(CLK)가 계속해서 인가된다. 특히, 트랜지스터(T1)는 나머지 트랜지스터들에 비하여 상대적으로 크게 만드는데, 이로 인해 게이트 드레인간 기생 용량이 커서 드레인의 전압 변화가 게이트 전압에 영향을 미칠 수 있다. 따라서, 클록 신호(CLK)가 하이가 될 때 게이트 드레인간 기생 용량 때문에 게이트 전압이 올라가 트랜지스터(T1)가 턴온될 수도 있다. 따라서, 접점(J2)의 저전압을 접점(J1)으로 전달함으로써 트랜지스터(T1)의 게이트 전압을 저전압으로 유지하여 트랜지스터(T1)가 턴온되는 것을 방지할 수 있다.
이후에는 전단 캐리 신호[Cout(j-1)]가 하이가 될 때까지 접점(J1)의 전압은 저전압을 유지하며, 접점(J2)의 전압은 클록 신호(CLK)가 하이이고 클록 신호(CLKB)가 로우일 때는 트랜지스터(T3)를 통하여 저전압이 되고, 그 반대의 경우에는 트랜지스터(T5)를 통하여 저전압을 유지한다.
한편, 트랜지스터(T6)는 마지막 더미 스테이지[ST(n+1)]에서 발생되는 초기화 신호(INT)를 입력받아 게이트 오프 전압(Voff)을 접점(J1)으로 전달하여 접점(J1)의 전압을 한번 더 저전압으로 설정할 수 있다.
이러한 방식으로, 스테이지(410)는 전단 캐리 신호[Cout(j-1)] 및 후단 게이트 신호[Gout(j+1)]에 기초하고 클록 신호(CLK, CLKB)에 동기하여 캐리 신호[Cout(j)] 및 게이트 신호[Gout(j)]를 생성한다. 여기서 설명된 이러한 스테이지(410)의 구조 및 동작은 한 예로서 본 발명의 실시예는 이에 한정되는 것은 아니다.
다음, 앞에서 설명한 도면들과 함께 도 5 및 도 6을 참고로 하여 본 발명의 한 실시예에 따른 표시 장치의 신호 제어부(600)에 대하여 설명한다.
도 5는 본 발명의 한 실시예에 따른 표시 장치의 게이트 클록 신호(CPV) 변조부의 블록도이고, 도 6은 본 발명의 한 실시예에 따른 게이트 클록 신호 변조부에 의해 변조되는 구동 신호의 변조 전후의 타이밍도이다.
도 5를 참조하면, 본 발명의 한 실시예에 따른 신호 제어부(600)는 게이트 클록 신호 변조부(650)를 포함할 수 있다. 그러나 게이트 클록 신호 변조부(650)는 신호 제어부(600)에 포함되지 않고 별도로 마련될 수도 있다.
게이트 클록 신호 변조부(650)는 게이트 클록 신호 발생부(도시하지 않음)로부터 하이 레벨과 로우 레벨을 갖는 디지털 신호인 k개의 원시 게이트 클록 신호(initial gate clock signal)를 입력받고, 이들을 각각 변조하여 k개의 게이트 클록 신호(CPV1, CPV2, CPV3)를 생성하여 출력한다. 본 실시예에서는 k가 3인 경우를 예로 든다.
원시 게이트 클록 신호는 제1 원시 게이트 클록 신호(CPV1i) 및 적어도 하나의 제2 원시 게이트 클록 신호(CPV2i, CPV3i)를 포함한다. 제1 원시 게이트 클록 신호(CPV1i)의 위상은 제2 원시 게이트 클록 신호(CPV2i, CPV3i)의 위상보다 빠르다. 또한 제2 원시 게이트 클록 신호(CPV2i, CPV3i)가 복수 개일 때 복수의 제2 원시 게이트 클록 신호(CPV2i, CPV3i)의 위상은 서로 다를 수 있다. 도 5 및 도 6은 제2 원시 게이트 클록 신호(CPV2i, CPV3i)가 두 개인 예를 도시한다.
게이트 클록 신호(CPV1, CPV2, CPV3)는 제1 원시 게이트 클록 신호(CPV1i)에 대응하는 제1 게이트 클록 신호(CPV1) 및 제2 원시 게이트 클록 신호(CPV2i, CPV3i)에 대응하는 적어도 하나의 제2 게이트 클록 신호(CPV2, CPV3)를 포함한다.
복수의 게이트 클록 신호(CPV1, CPV2, CPV3) 중 적어도 일부, 예를 들어 각 제2 게이트 클록 신호(CPV2, CPV3)의 펄스 중 주사 시작 신호(STV)의 하이 구간과 중첩하는 펄스의 폭은 나머지 구간과 독립적으로 조절된 상태이다. 예를 들어, 복수의 게이트 클록 신호(CPV1, CPV2, CPV3) 중 적어도 일부, 예를 들어 각 제2 게이트 클록 신호(CPV2, CPV3)의 주사 시작 신호(STV)의 하이 구간과 중첩하는 펄스의 라이징 타임이 나머지 구간과 별도로 조절되어 있을 수 있다.
더 구체적으로, 본 발명의 한 실시예에 따르면 주사 시작 신호(STV)의 하이 구간과 중첩하는 제2 게이트 클록 신호(CPV2, CPV3)의 펄스의 폭을 나머지 구간의 펄스 폭보다 크게 조절하여 주사 시작 신호(STV)의 하이 구간과 제2 게이트 클록 신호(CPV2, CPV3)의 펄스의 중첩 구간을 키울 수 있다.
주사 시작 신호(STV)의 하이 구간과 중첩하지 않는 구간에서 제2 게이트 클록 신호(CPV2, CPV3)의 파형 및 위상은 제2 원시 게이트 클록 신호(CPV2i, CPV3i)와 동일할 수 있다.
제1 게이트 클록 신호(CPV1)는 제1 원시 게이트 클록 신호(CPV1i)와 동일할 수 있다. 그러나 이에 한정되는 것은 아니고 주사 시작 신호(STV)의 하이 구간과 중첩하는 제1 원시 게이트 클록 신호(CPV1i)의 펄스의 폭이 나머지 구간과 독립적으로 변조될 수도 있다.
도 5를 참조하면, 본 발명의 한 실시예에 따른 게이트 클록 신호 변조부(650)는 한 개 이상의 논리합 회로(652, 654)를 포함할 수 있다. 예를 들어 2개의 게이트 클록 신호(CPV1i, CPV2i)가 입력되는 경우 게이트 클록 신호 변조부(650)는 하나의 논리합 회로(652)를 포함할 수 있고, 3개의 원시 게이트 클록 신호(CPV1i, CPV2i, CPV3i)가 입력되는 경우 게이트 클록 신호 변조부(650)는 두 개의 논리합 회로(652, 654)를 포함할 수 있다. 나아가 원시 게이트 클록 신호(CPV1i-CPVki)가 k개인 경우 게이트 클록 신호 변조부(650)는 (k-1)개의 논리합 회로를 포함할 수 있다. 본 실시예에서는 도 5에 도시한 바와 같이 3개의 원시 게이트 클록 신호(CPV1i, CPV2i, CPV3i)가 게이트 클록 신호 변조부(650)에 입력되는 예에 대하여 설명한다.
논리합 회로(652)는 제1 원시 게이트 클록 신호(CPV1i) 및 제2 원시 게이트 클록 신호(CPV2i)를 입력받는다. 논리합 회로(652)는 제어 신호(S1)의 제어에 따라 제1 및 제2 원시 게이트 클록 신호(CPV1i, CPV2i)를 논리합하여 변조된 제2 게이트 클록 신호(CPV2)를 출력한다. 제어 신호(S1)는 주사 시작 신호(STV) 또는 이에 동기된 신호일 수 있다.
도 6을 참조하면, 제어 신호(S1)가 주사 시작 신호(STV)에 동기된 신호인 경우 논리합 회로(652)는 주사 시작 신호(STV)가 하이 구간 동안에만 논리합 회로로서 동작한다. 즉, 논리합 회로(652)는 주사 시작 신호(STV)가 하이 구간 동안에만 입력된 제1 및 제2 원시 게이트 클록 신호(CPV1i, CPV2i)를 논리합하여 변조된 펄스(P2)를 가지는 제2 게이트 클록 신호(CPV2)를 출력할 수 있다. 이에 따르면 주사 시작 신호(STV)가 하이인 구간에서 제2 게이트 클록 신호(CPV2)의 펄스(P2)의 라이징 타임은 제1 게이트 클록 신호(CPV1)의 펄스(P1)의 라이징 타임과 동기될 수 있다.
따라서 주사 시작 신호(STV)의 하이 구간과 제2 게이트 클록 신호(CPV2)의 펄스(P2)의 중첩 구간의 길이는 주사 시작 신호(STV)의 하이 구간과 제1 게이트 클록 신호(CPV1)의 펄스(P1)의 중첩 구간의 길이와 동일할 수 있다.
논리합 회로(654)는 제1 원시 게이트 클록 신호(CPV1i) 및 제2 원시 게이트 클록 신호(CPV3i)를 입력받는다. 논리합 회로(654)는 제어 신호(S2)의 제어에 따라 제1 및 제2 원시 게이트 클록 신호(CPV1i, CPV3i)를 논리합하여 변조된 제2 게이트 클록 신호(CPV3)를 출력한다. 제어 신호(S2)는 주사 시작 신호(STV) 또는 이에 동기된 신호일 수 있다.
도 6을 참조하면, 논리합 회로(654)는 제어 신호(S2)가 주사 시작 신호(STV)에 동기된 신호인 경우 논리합 회로(652)는 주사 시작 신호(STV)가 하이 구간 동안에만 논리합 회로로서 동작한다. 즉, 논리합 회로(654)는 주사 시작 신호(STV)가 하이 구간 동안에만 입력된 제1 및 제2 원시 게이트 클록 신호(CPV1i, CPV3i)를 논리합하여 변조된 펄스(P3)를 가지는 제2 게이트 클록 신호(CPV3)를 출력할 수 있다. 이에 따르면 주사 시작 신호(STV)가 하이인 구간에서 제2 게이트 클록 신호(CPV3)의 펄스(P3)의 라이징 타임은 제1 게이트 클록 신호(CPV1)의 펄스(P1)의 라이징 타임과 동기될 수 있다.
따라서 주사 시작 신호(STV)의 하이 구간과 제2 게이트 클록 신호(CPV3)의 펄스(P3)의 중첩 구간의 길이는 주사 시작 신호(STV)의 하이 구간과 제1 게이트 클록 신호(CPV1)의 펄스(P1)의 중첩 구간의 길이와 동일할 수 있다.
이와 같이 생성된 제1 및 제2 게이트 클록 신호(CPV1, CPV2, CPV3)는 앞에서 설명한 클록 신호 생성부(750)에 입력되고 클록 신호(CLK1, CLKB1, CLK2, CLKB2)로 증폭되어 게이트 구동부(400)로 입력된다.
앞에서 설명한 도 3 및 도 4에 도시한 실시예에 따른 게이트 구동부(400)의 복수의 스테이지(410) 중 주사 시작 신호(STV)의 펄스를 입력받는 처음 몇 개의 스테이지(410)의 세트 단자(S)에 주사 시작 신호(STV)가 인가되면 턴온된 트랜지스터(T4)를 통해 트랜지스터(T1)가 턴온되고, 축전기(C3)는 저전압(Voff)과 고전압의 차에 해당하는 크기의 전압을 충전한다.
다음, 세트 단자(S)에 주사 시작 신호(STV)의 펄스가 인가되고 있는 상태에서 클록 신호(CLK)가 하이가 되면 턴온된 트랜지스터(T1)를 통해 접점(J2)에 고전압이 인가된다. 이때 부유되어 있던 접점(J1)은 축전기(C3)에 의해 전위가 상승되고, 접점(J1)의 상승된 전위만큼 게이트 신호[Gout(j)]의 출력이 높아질 수 있다. 접점(J1)의 전위의 상승량은 주사 시작 신호(STV)의 펄스의 하이 구간과 이와 중첩하는 클록 신호(CLK)의 펄스의 하이 구간이 길수록 커질 수 있다.
본 발명의 한 실시예에 따르면 복수의 게이트 클록 신호(CPV1, CPV2, CPV3)를 사용하는 경우, 주사 시작 신호(STV)의 하이 구간과 제2 게이트 클록 신호(CPV2, CPV3)의 펄스(P2, P3)의 중첩 구간의 길이는 주사 시작 신호(STV)의 하이 구간과 제1 게이트 클록 신호(CPV1)의 펄스(P1)의 중첩 구간의 길이와 동일하거나 대등하도록 독립적으로 조절 가능하므로 게이트 신호[Gout(j)]의 출력 전압을 충분히 높일 수 있다. 따라서 게이트 구동부의 성능을 개선할 수 있고, 주사 시작 신호(STV)의 펄스를 입력받는 처음 몇 개의 스테이지(410) 중 두 번째 이후의 스테이지(410)에 연결된 화소(PX)의 충전율이 첫 번째 스테이지(410)에 연결된 화소(PX)의 충전율보다 낮아질 염려가 없다. 또한 주사 시작 신호(STV)의 펄스를 입력받는 처음 몇 개의 스테이지(410) 중 두 번째 이후의 스테이지(410)로부터 캐리 신호 역시 충분한 전위를 가질 수 있으므로 이들 캐리 신호를 전달받는 후단 스테이지(410)들에 연결된 화소(PX)의 충전율이 떨어지는 것도 막을 수 있다. 나아가 표시판(300) 전체에 입력되는 게이트 신호의 게이트 온 전압(Von)의 충분한 전위 상승을 이끌 수 있어 표시판(300) 전체의 충전율이 떨어지거나 충전율 편차가 생겨 발생할 수 있는 표시 불량을 막을 수 있다.
이제, 앞에서 설명한 도면들과 함께 도 7 및 도 8을 각각 참조하여 본 발명의 한 실시예에 따른 표시 장치 및 그 구동 방법에 대해 설명한다. 앞에서 설명한 실시예와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 동일한 설명은 생략한다.
도 7 및 도 8은 각각 본 발명의 한 실시예에 따른 표시 장치의 구동 신호의 타이밍도이다.
본 실시예에 따른 표시 장치는 앞에서 설명한 도 5에 도시한 실시예에 따른 게이트 클록 신호 변조부(650)를 포함하는 표시 장치일 수 있다. 도 7은 게이트 클록 신호(CPV1, CPV2, CPV3)의 개수가 3개인 예를 도시하고, 도 8은 게이트 클록 신호(CPV1, CPV2)의 개수가 2개인 예를 도시한다.
앞에서 설명한 도 5 및 도 6에 도시한 실시예와 같이 게이트 클록 신호 변조부(650)에 제1 게이트 클록 신호(CPV1i) 및 제2 원시 게이트 클록 신호(CPV2i, CPV3i)가 입력되면 주사 시작 신호(STV)의 하이 구간과 중첩하는 펄스의 폭이 나머지 구간과 독립적으로 변조되어 주사 시작 신호(STV)와 중첩하는 펄스의 폭이 증가된 제2 게이트 클록 신호(CPV2, CPV3)가 출력된다. 제1 게이트 클록 신호(CPV1)는 제1 원시 게이트 클록 신호(CPV1i)와 동일할 수 있다.
도 7 및 도 8은 주사 시작 신호(STV)의 하이 구간과 제2 게이트 클록 신호(CPV2, CPV3)의 펄스(P2, P3)의 중첩 구간의 길이가 주사 시작 신호(STV)의 하이 구간과 제1 게이트 클록 신호(CPV1)의 펄스(P1)의 중첩 구간의 길이와 동일한 예를 도시한다. 주사 시작 신호(STV)의 펄스와 중첩하는 제2 게이트 클록 신호(CPV2)의 펄스(P2)의 폭은 주사 시작 신호(STV)의 펄스와 중첩하는 제1 게이트 클록 신호(CPV1)의 펄스(P1)의 폭보다 클 수 있고 그 차이는 대략 1H일 수 있다. 또한 도 7에 도시된 주사 시작 신호(STV)의 펄스와 중첩하는 제2 게이트 클록 신호(CPV3)의 펄스(P3)의 폭은 주사 시작 신호(STV)의 펄스와 중첩하는 제2 게이트 클록 신호(CPV2)의 펄스(P2)의 폭보다 클 수 있고, 그 차이는 대략 1H일 수 있다. 그러나 주사 시작 신호(STV)의 펄스와 중첩하는 구간에서 게이트 클록 신호(CPV1, CPV2, CPV3)의 펄스(P1, P2, P3)의 라이징 타임은 실질적으로 동일할 수 있다.
도 7에 도시한 실시예에서 제1 및 제2 게이트 클록 신호(CPV1, CPV2, CPV3)의 펄스의 주기는 대략 3H일 수 있으나 이에 한정되는 것은 아니며, 제1 및 제2 게이트 클록 신호(CPV1, CPV2, CPV3)의 듀티비 역시 도시한 바에 한정되지 않는다.
도 8에 도시한 실시예에서 제1 및 제2 게이트 클록 신호(CPV1, CPV2)의 펄스의 주기는 대략 2H일 수 있으나 이에 한정되는 것은 아니며, 제1 및 제2 게이트 클록 신호(CPV1, CPV2)의 듀티비 역시 도시한 바에 한정되지 않는다.
주사 시작 신호(STV)의 펄스의 라이징 타임과 주사 시작 신호(STV)의 펄스와 중첩하는 제1 게이트 클록 신호(CPV1)의 펄스(P1)의 라이징 타임의 시간 간격(Tm)은 대략 1H 이상일 수 있다.
이와 같이 생성된 제1 및 제2 게이트 클록 신호(CPV1, CPV2, CPV3)는 앞에서 설명한 클록 신호 생성부(750)에 입력되고, 클록 신호 생성부(750)는 제1 및 제2 게이트 클록 신호(CPV1, CPV2, CPV3)를 바탕으로 복수의 클록 신호(CLK1, CLK2, CLK3)를 생성한다.
주사 시작 신호(STV)의 펄스와 중첩하지 않는 구간에서 클록 신호(CLK1, CLK2, CLK3)의 위상은 서로 다르다. 또한 도시하지 않았으나 클록 신호 생성부(750)는 클록 신호(CLK1)와 위상차가 180도인 클록 신호(CLKB1) 및 클록 신호(CLK2)의 위상차가 180도인 클록 신호(CLKB2)를 더 생성할 수 있다. 나아가 도 7에 도시한 실시예에 따르면 클록 신호 생성부(750)는 클록 신호(CLK3)와 위상차가 180도인 클록 신호(CLKB3)를 더 생성할 수 있다.
각 클록 신호(CLK1, CLK2, CLK3)의 듀티비는 대략 50%일 수 있으나 이에 한정되는 것은 아니다.
게이트 구동부(400)는 클록 신호 생성부(750)로부터 복수의 클록 신호(CLK1, CLK2, CLK3)를 입력받고, 게이트 전압 생성부(700)로부터 게이트 오프 전압(Voff)을 입력받고, 신호 제어부(600)로부터 게이트 제어 신호(CONT1)를 입력받아 이들을 바탕으로 게이트 신호를 생성한다.
도 7에 도시한 실시예에서, 처음 세 스테이지(410)에서 출력되는 게이트 신호(VG1, VG2, VG3)는 게이트 클록 신호(CPV1, CPV2, CPV3) 또는 클록 신호(CLK1, CLK2, CLK3)의 펄스 중 주사 시작 신호(STV)의 펄스와 중첩하는 펄스에 동기될 수 있다. 즉, 처음 세 스테이지(410)에서 출력되는 게이트 신호(VG1, VG2, VG3)의 라이징 타임은 서로 동기되어 있다. 세 번째 게이트 신호(VG3)의 펄스의 폭은 두 번째 게이트 신호(VG2)의 펄스의 폭보다 크고, 두 번째 게이트 신호(VG2)의 펄스의 폭은 첫 번째 게이트 신호(VG1)의 펄스의 폭보다 클 수 있다.
도 8에 도시한 실시예에서, 처음 두 스테이지(410)에서 출력되는 게이트 신호(VG1, VG2)는 게이트 클록 신호(CPV1, CPV2) 또는 클록 신호(CLK1, CLK2)의 펄스 중 주사 시작 신호(STV)의 펄스와 중첩하는 펄스에 동기될 수 있다. 즉, 처음 두 스테이지(410)에서 출력되는 게이트 신호(VG1, VG2)의 라이징 타임은 서로 동기되어 있고, 두 번째 게이트 신호(VG2)의 펄스의 폭은 첫 번째 게이트 신호(VG1)의 펄스의 폭보다 클 수 있다.
앞에서 설명한 바와 같이 본 발명의 한 실시예에 따르면 주사 시작 신호(STV)의 펄스를 입력받는 처음 몇 개의 스테이지(410) 중 두 번째 또는 세 번째 스테이지(410)에서 출력되는 게이트 신호(VG2, VG3)의 게이트 온 전압(Von)은 충분한 전위를 가지며 출력될 수 있으므로 두 번째 또는 세 번째 스테이지(410)에 연결된 화소(PX)는 물론 이후 행의 화소(PX)의 충전율을 높일 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
300: 표시판 191: 화소 전극
400: 게이트 구동부 410: 스테이지
500: 데이터 구동부 600: 신호 제어부
650: 게이트 클록 신호 변조부 700: 게이트 전압 생성부
750: 클록 신호 생성부

Claims (20)

  1. 복수의 게이트선 및 스위칭 소자를 통해 상기 복수의 게이트선과 연결되어 있는 복수의 화소를 포함하는 표시판,
    상기 복수의 게이트선에 게이트 신호를 출력하는 복수의 스테이지를 포함하는 게이트 구동부,
    주사 시작 신호를 바탕으로 원시 게이트 클록 신호를 변조하여 게이트 클록 신호를 생성하는 게이트 클록 신호 변조부, 그리고
    상기 게이트 클록 신호를 바탕으로 클록 신호를 생성하고, 상기 클록 신호를 상기 게이트 구동부에 출력하는 게이트 클록 신호 생성부
    를 포함하고,
    상기 게이트 클록 신호 변조부는 상기 주사 시작 신호의 펄스와 중첩하는 상기 원시 게이트 클록 신호의 펄스의 폭을 변조하는
    표시 장치.
  2. 제1항에서,
    상기 원시 게이트 클록 신호는 제1 원시 게이트 클록 신호 및 상기 제1 원시 게이트 클록 신호보다 위상이 늦은 적어도 하나의 제2 원시 게이트 클록 신호를 포함하고,
    상기 게이트 클록 신호 변조부는 상기 제1 원시 게이트 클록 신호를 제1 게이트 클록 신호로서 출력하고, 상기 적어도 하나의 제2 원시 게이트 클록 신호를 변조하여 적어도 하나의 제2 게이트 클록 신호로서 출력하고,
    상기 제2 게이트 클록 신호는 상기 주사 시작 신호의 펄스와 중첩하는 제1 펄스 및 상기 주사 시작 신호의 펄스와 중첩하지 않는 제2 펄스를 포함하고, 상기 제1 펄스는 상기 제2 펄스와 다른 폭을 가지는
    표시 장치.
  3. 제2항에서,
    상기 주사 시작 신호의 펄스와 중첩하지 않는 구간에서 상기 제2 게이트 클록 신호는 상기 제2 원시 게이트 클록 신호와 실질적으로 동일한 표시 장치.
  4. 제3항에서,
    상기 주사 시작 신호의 펄스와 중첩하는 구간에서 상기 제1 게이트 클록 신호의 펄스의 라이징 타임과 상기 제2 게이트 클록 신호의 라이징 타임은 동기되어 있는 표시 장치.
  5. 제4항에서,
    상기 제1 게이트 클록 신호는 상기 제1 원시 게이트 클록 신호와 실질적으로 동일한 표시 장치.
  6. 제5항에서,
    상기 복수의 스테이지는 상기 주사 시작 신호를 입력받는 2개 이상의 스테이지를 포함하는 표시 장치.
  7. 제6항에서,
    상기 게이트 구동부는 상기 표시판에 집적되어 있는 표시 장치.
  8. 제4항에서,
    상기 게이트 클록 신호 변조부는 적어도 하나의 논리합 회로를 포함하는 표시 장치.
  9. 제8항에서,
    상기 논리합 회로는 상기 제1 원시 게이트 클록 신호 및 상기 제2 원시 게이트 클록 신호를 입력받아 논리합하여 상기 제2 게이트 클록 신호를 생성하는 표시 장치.
  10. 제9항에서,
    상기 논리합 회로는 제어 신호에 의한 제어에 따라 동작하며,
    상기 제어 신호는 상기 주사 시작 신호 또는 이에 동기된 신호를 포함하는
    표시 장치.
  11. 제10항에서,
    상기 논리합 회로는 상기 주사 시작 신호가 하이인 구간 동안에만 상기 제1 원시 게이트 클록 신호 및 상기 제2 원시 게이트 클록 신호를 논리합하는 표시 장치.
  12. 제11항에서,
    상기 복수의 스테이지는 상기 주사 시작 신호를 입력받는 2개 이상의 스테이지를 포함하는 표시 장치.
  13. 주사 시작 신호를 바탕으로 원시 게이트 클록 신호를 변조하여 게이트 클록 신호를 생성하는 단계,
    상기 게이트 클록 신호를 바탕으로 클록 신호를 생성하는 단계, 그리고
    상기 클록 신호를 바탕으로 게이트 신호를 생성하는 단계
    를 포함하고,
    상기 게이트 클록 신호를 생성하는 단계는 상기 주사 시작 신호의 펄스와 중첩하는 상기 원시 게이트 클록 신호의 펄스의 폭을 변조하는 단계를 포함하는
    표시 장치의 구동 방법.
  14. 제13항에서,
    상기 원시 게이트 클록 신호는 제1 원시 게이트 클록 신호 및 상기 제1 원시 게이트 클록 신호보다 위상이 늦은 적어도 하나의 제2 원시 게이트 클록 신호를 포함하고,
    상기 게이트 클록 신호를 생성하는 단계는 상기 제1 원시 게이트 클록 신호로부터 제1 게이트 클록 신호를 생성하고 상기 적어도 하나의 제2 원시 게이트 클록 신호를 변조하여 적어도 하나의 제2 게이트 클록 신호를 생성하는 단계를 포함하고,
    상기 제2 게이트 클록 신호는 상기 주사 시작 신호의 펄스와 중첩하는 제1 펄스 및 상기 주사 시작 신호의 펄스와 중첩하지 않는 제2 펄스를 포함하고, 상기 제1 펄스는 상기 제2 펄스와 다른 폭을 가지는
    표시 장치의 구동 방법.
  15. 제14항에서,
    상기 주사 시작 신호의 펄스와 중첩하지 않는 구간에서 상기 제2 게이트 클록 신호는 상기 제2 원시 게이트 클록 신호와 실질적으로 동일한 표시 장치의 구동 방법.
  16. 제15항에서,
    상기 주사 시작 신호의 펄스와 중첩하는 구간에서 상기 제1 게이트 클록 신호의 펄스의 라이징 타임과 상기 제2 게이트 클록 신호의 라이징 타임은 동기되어 있는 표시 장치의 구동 방법.
  17. 제16항에서,
    상기 제1 게이트 클록 신호는 상기 제1 원시 게이트 클록 신호와 실질적으로 동일한 표시 장치의 구동 방법.
  18. 제16항에서,
    상기 게이트 클록 신호를 생성하는 단계는 상기 제1 원시 게이트 클록 신호 및 상기 제2 원시 게이트 클록 신호를 입력받아 논리합하여 상기 제2 게이트 클록 신호를 생성하는 단계를 포함하는 표시 장치의 구동 방법.
  19. 제18항에서,
    상기 제2 게이트 클록 신호를 생성하는 단계는 제어 신호에 의한 제어에 따라 상기 제1 원시 게이트 클록 신호 및 상기 제2 원시 게이트 클록 신호를 논리합하는 단계를 포함하고,
    상기 제어 신호는 상기 주사 시작 신호 또는 이에 동기된 신호를 포함하는
    표시 장치의 구동 방법.
  20. 제19항에서,
    상기 제2 게이트 클록 신호를 생성하는 단계에서 상기 주사 시작 신호가 하이인 구간 동안에만 상기 제1 원시 게이트 클록 신호 및 상기 제2 원시 게이트 클록 신호를 논리합하는 표시 장치의 구동 방법.
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