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KR102105443B1 - Semiconductor device - Google Patents

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KR102105443B1
KR102105443B1 KR1020130071567A KR20130071567A KR102105443B1 KR 102105443 B1 KR102105443 B1 KR 102105443B1 KR 1020130071567 A KR1020130071567 A KR 1020130071567A KR 20130071567 A KR20130071567 A KR 20130071567A KR 102105443 B1 KR102105443 B1 KR 102105443B1
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김종환
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에스케이하이닉스 주식회사
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Abstract

전기적 오버스트레스(Electrical OverStress : EOS)로부터 내부회로를 직간접적으로 보호하기 위한 반도체 장치에 관한 것으로, 외부전압을 검출하기 위한 외부전압 검출부; 외부전압 검출부의 검출결과에 따라 과전압 상태의 외부전압을 방전하기 위한 과전압 방전부; 외부전압을 이용하여 기준전압을 생성하기 위한 기준전압 생성부; 기준전압에 대응하는 내부전압을 생성하며, 외부전압 검출부의 검출결과 외부전압이 과전압 생태인 경우 디스에이블되는 내부전압 생성부; 및 외부전압 검출부의 검출결과 외부전압이 과전압 상태인 경우 내부전압단을 외부전압으로 구동하기 위한 구동부를 포함하는 반도체 장치가 제공된다.A semiconductor device for directly or indirectly protecting an internal circuit from electrical overstress (EOS), comprising: an external voltage detector for detecting an external voltage; An overvoltage discharge unit for discharging an external voltage in an overvoltage state according to the detection result of the external voltage detection unit; A reference voltage generator for generating a reference voltage using an external voltage; An internal voltage generator that generates an internal voltage corresponding to the reference voltage and is disabled when the external voltage is an overvoltage ecology as a result of detection of the external voltage detector; And a driving unit for driving the internal voltage terminal to the external voltage when the external voltage is in the overvoltage state as a result of the detection of the external voltage detection unit.

Description

반도체 장치{SEMICONDUCTOR DEVICE}Semiconductor device {SEMICONDUCTOR DEVICE}

본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 장치에 관한 것이다.
The present invention relates to a semiconductor design technology, and more particularly, to a semiconductor device.

일반적으로, 반도체 장치에는 전기적 오버스트레스(Electrical OverStress : EOS)를 대처하기 위한 보호회로가 구비된다. 전기적 오버스트레스(EOS)는, 전원을 사용하는 설비의 누설전류 및 전압으로 인한 비정상적인 과전류 또는 과전압과 같은 전기적 충격으로, 보통 수 나노 초(ns)에서 수 밀리 초(ms) 동안 발생한다. 전기적 오버스트레스(EOS)가 발생할 경우, 반도체 장치의 내부회로에 포함된 트랜지스터의 게이트 산화막이 파괴될 수 있으므로, 전기적 오버스트레스(EOS)로부터 내부회로를 보호할 수 있는 보호회로가 필수적으로 구비되고 있는 것이다.In general, a semiconductor device is provided with a protection circuit for coping with Electrical OverStress (EOS). Electrical overstress (EOS) is an electrical shock, such as an abnormal overcurrent or overvoltage due to leakage currents and voltages in a power-supplying facility, usually occurring for a few nanoseconds (ns) to milliseconds (ms). When an electrical overstress (EOS) occurs, a gate oxide film of a transistor included in an internal circuit of a semiconductor device may be destroyed, and thus a protection circuit for protecting an internal circuit from electrical overstress (EOS) is essential. will be.

도 1에는 종래기술에 따른 보호회로의 구성도가 도시되어 있고, 도 2에는 도 1에 도시된 과전압 방전부의 내부 구성도가 도시되어 있다.1 is a schematic diagram of a protection circuit according to the prior art, and FIG. 2 is an internal diagram of the overvoltage discharge unit shown in FIG. 1.

도 1을 참조하면, 보호회로(10)는 외부로부터 공급되는 전원전압(VDD)을 검출하기 위한 외부전압 검출부(11)와, 외부전압 검출부(11)로부터 출력되는 외부전압 검출신호(HVDD)에 따라 과전압 상태의 전원전압(VDD)을 방전시키기 위한 과전압 방전부(13)를 포함한다.Referring to FIG. 1, the protection circuit 10 includes an external voltage detection unit 11 for detecting a power supply voltage VDD supplied from the outside, and an external voltage detection signal HVDD output from the external voltage detection unit 11. Accordingly, an overvoltage discharge unit 13 for discharging the power supply voltage VDD in the overvoltage state is included.

여기서, 외부전압 검출부(11)는 전원전압(VDD)을 지속적으로 검출하며 검출결과 전원전압(VDD)이 허용 범위를 벗어난 과전압 상태인 경우 외부전압 검출신호(HVDD)를 활성화한다.Here, the external voltage detector 11 continuously detects the power voltage VDD and activates the external voltage detection signal HVDD when the detection result indicates that the power voltage VDD is in an overvoltage state outside the allowable range.

그리고, 과전압 방전부(13)는 외부전압 검출신호(HVDD)가 활성화되면 방전 동작을 통해 전원전압(VDD)을 과전압 상태에서 정상 상태로 복귀시키는 역할을 수행한다. 과전압 방전부(13)는 도 2에 도시된 바와 같이, 외부전압 검출신호(HVDD)를 반전시켜 출력하기 위한 제1 인버터(INV1)와, 제1 인버터(INV1)의 출력신호를 반전시켜 출력하기 위한 제2 인버터(INV2)와, 제2 인버터(INV2)의 출력신호를 벌크 바이어스로 인가받고 전원전압(VDD)단과 접지전압(VSS)단 사이에 드레인과 소오스가 접속되며 게이트가 접지전압(VSS)단에 공통 접속되는 제1 NMOS 트랜지스터(N1)를 포함한다. 이와 같이 구성되는 과전압 방전부(13)는 전기적 오버스트레스(EOS)로 인해 전원전압(VDD)이 과전압 상태가 되면 외부전압 검출신호(HVDD)에 응답하여 제2 인버터(INV2)에 포함된 PMOS 트랜지스터(P1)로부터 제1 NMOS 트랜지스터(N1)의 소오스단으로 방전 경로(D)가 형성되면서 방전 동작이 수행된다.Then, when the external voltage detection signal HVDD is activated, the overvoltage discharge unit 13 serves to return the power voltage VDD from the overvoltage state to the normal state through a discharge operation. As shown in FIG. 2, the overvoltage discharge unit 13 inverts and outputs the first inverter INV1 for inverting and outputting the external voltage detection signal HVDD and the output signals of the first inverter INV1. The output signal of the second inverter INV2 and the second inverter INV2 is applied with a bulk bias, and a drain and a source are connected between the power supply voltage (VDD) terminal and the ground voltage (VSS) terminal, and the gate is connected to the ground voltage (VSS). ). The first NMOS transistor N1 is commonly connected to the terminal. The overvoltage discharge unit 13 configured as described above is a PMOS transistor included in the second inverter INV2 in response to the external voltage detection signal HVDD when the power voltage VDD is in an overvoltage state due to electrical overstress (EOS). A discharge operation is performed while a discharge path D is formed from (P1) to a source terminal of the first NMOS transistor N1.

한편, 반도체 장치에는 외부로부터 공급되는 전원전압(VDD)을 이용하여 내부동작에 필요한 내부전압을 생성하기 위한 내부전압 생성회로가 구비된다. 내부전압 생성회로는 펌프 타입과 레귤레이터 타입으로 크게 나눌 수 있다. 펌프 타입은 전하 펌핑(charge pumping) 방식을 통해 전원전압(VDD)보다 높은 레벨의 전압 - 예컨대, 승압전압(VPP) 등을 포함함 - 과, 접지전압(VSS)보다 낮은 레벨의 네거티브 전압 - 예컨대, 백 바이어스 전압(VBB) 등을 포함함 - 을 생성한다. 레귤레이터 타입은 전압 다운 컨버팅(voltage down converting) 방식을 통해 전원전압(VDD)보다 낮은 포지티브 전압 - 예컨대, 메모리 장치에서 이용되는 코어전압(VCORE), 비트라인 프리차지 전압(VBLP) 등을 포함함 - 을 생성한다.On the other hand, the semiconductor device is provided with an internal voltage generation circuit for generating an internal voltage required for internal operation using a power supply voltage (VDD) supplied from the outside. The internal voltage generation circuit can be roughly divided into a pump type and a regulator type. The pump type includes a voltage higher than the power supply voltage VDD through a charge pumping method, for example, a boost voltage VPP, etc., and a negative voltage lower than the ground voltage VSS. , Including a back bias voltage (VBB), and the like. The regulator type includes a positive voltage lower than the power supply voltage VDD through a voltage down converting method-for example, a core voltage used in a memory device (VCORE), a bit line precharge voltage (VBLP), and the like. Produces

도 3에는 종래기술에 따른 내부전압 생성회로가 블록 구성도로 도시되어 있고, 도 4에는 도 3에 도시된 내부전압 생성부의 내부 구성도가 도시되어 있다.3 shows an internal voltage generation circuit according to the prior art in a block diagram, and FIG. 4 shows an internal configuration diagram of the internal voltage generation unit shown in FIG. 3.

도 3을 참조하면, 내부전압 생성회로(20)는 전원전압(VDD)을 이용하여 기준전압(VREF)을 생성하기 위한 기준전압 생성부(21)와, 기준전압(VREF)에 대응하는 승압전압(VPP)을 생성하기 위한 펌프 타입의 내부전압 생성부(23)를 포함한다.Referring to FIG. 3, the internal voltage generation circuit 20 includes a reference voltage generator 21 for generating a reference voltage VREF using a power supply voltage VDD, and a boost voltage corresponding to the reference voltage VREF. And a pump-type internal voltage generator 23 for generating (VPP).

여기서, 기준전압 생성부(21)는 전원전압(VDD)을 이용하여 생성하고자 하는 내부전압(VPP)의 목표레벨에 대응하는 기준전압(VREF)을 생성한다.Here, the reference voltage generator 21 generates a reference voltage VREF corresponding to a target level of the internal voltage VPP to be generated using the power supply voltage VDD.

그리고, 내부전압 생성부(23)는 승압전압(VPP)과 기준전압(VREF)을 비교하여 펌핑 인에이블신호(EN)를 생성하기 위한 내부전압 검출부(23A)와, 펌핑 인에이블신호(EN)에 따라 발진신호(OSC)를 출력하기 위한 발진부(23B)와, 발진신호(OSC)에 따라 승압전압(VPP)을 생성하기 위한 펌핑부(23C)를 포함한다. 여기서, 내부전압 검출부(23A)는 승압전압(VPP)이 기준전압(VREF)보다 낮아지면 펌핑 인에이블신호(EN)를 활성화하고 승압전압(VPP)이 기준전압(VREF)보다 높아지면 펌핑 인에이블신호(EN)를 비활성화한다. 그리고, 발진부(23B)는 펌핑 인에이블신호(EN)가 활성화된 구간 동안 발진신호(OSC)를 토글링한다. 또한, 펌핑부(23C)는 발진신호(OSC)의 제어에 따라 전원전압(VDD)을 승압하여 승압전압(VPP)을 생성한다.Then, the internal voltage generation unit 23 compares the step-up voltage VPP and the reference voltage VREF, and the internal voltage detection unit 23A for generating the pumping enable signal EN and the pumping enable signal EN It includes an oscillation unit 23B for outputting the oscillation signal OSC and a pumping unit 23C for generating a boost voltage VPP according to the oscillation signal OSC. Here, the internal voltage detection unit 23A activates the pumping enable signal EN when the boost voltage VPP is lower than the reference voltage VREF and enables pumping when the boost voltage VPP is higher than the reference voltage VREF. Deactivate the signal EN. Then, the oscillation unit 23B toggles the oscillation signal OSC during the period in which the pumping enable signal EN is activated. In addition, the pumping unit 23C boosts the power supply voltage VDD under the control of the oscillation signal OSC to generate the boosted voltage VPP.

그러나, 상기와 같은 구성을 포함하는 반도체 장치는 다음과 같은 문제점이 있다.However, the semiconductor device including the above configuration has the following problems.

전기적 오버스트레스(EOS) 영향으로 전원전압(VDD)이 과전압 상태가 되면, 보호회로가 인에이블되어 전원전압(VDD)을 정상 레벨로 낮추게 된다. 그런데, 전원전압(VDD)이 과전압 상태에서 정상 상태로 복귀되는 시간 동안, 내부전압 생성회로(20)는 과전압 상태의 전원전압(VDD)에 의해 오동작이 발생하는 문제점이 있다. 예컨대, 과전압 상태의 전원전압(VDD)으로 인해 기준전압이 상승하면, 내부전압 생성부(23)는 의도하지 않게 비정상적인 펌핑 동작을 수행한다. 내부전압 생성부(23)는 기준전압(VREF)에 대응하는 전압레벨까지 승압전압(VPP)을 상승시키게 된다. 도 5에 도시된 바와 같이, 전기적 오버스트레스(EOS)에 의해 전원전압(VDD)이 과전압 상태(실선)가 되면, 승압전압(VPP) 또한 비정상 상태(실선)가 된다. 이후, 보호회로에 의해 전원전압(VDD)이 정상 상태(점선)로 복귀되면, 승압전압(VPP) 또한 정상 상태(점선)로 복귀된다. 이때, 전원전압(VDD)이 과전압 상태에서 정상 상태로 복귀되었는데도 불구하고, 기준전압(VREF)은 여전히 정상 상태로 복귀되지 못하는 경우가 발생한다. 즉, 전원전압(VDD)과 기준전압(VREF)은 정상 상태로 복귀하는데 시간 차가 발생하며, 이는 기준전압 생성부(21)의 성능에 따라 결정된다. 이러한 경우, 내부전압 생성부(23)의 지속적인 비정상적인 동작으로 인해 과도한 전원전압(VDD)을 소모하게 되고, 그로 인해 내부전압 생성부(23) 근처의 파워 라인 - 전원전압(VDD)을 공급하기 위한 파워 라인을 말함 - 이 열화되는 문제점도 있다.
When the power voltage VDD is in an overvoltage state due to electrical overstress (EOS), the protection circuit is enabled to lower the power voltage VDD to a normal level. However, during the time when the power voltage VDD returns from the overvoltage state to the normal state, the internal voltage generation circuit 20 has a problem that a malfunction occurs due to the power voltage VDD in the overvoltage state. For example, when the reference voltage rises due to the power supply voltage VDD in the overvoltage state, the internal voltage generator 23 unintentionally performs an abnormal pumping operation. The internal voltage generator 23 increases the boost voltage VPP to a voltage level corresponding to the reference voltage VREF. As shown in FIG. 5, when the power supply voltage VDD is in an overvoltage state (solid line) due to electrical overstress (EOS), the boost voltage VPP also becomes an abnormal state (solid line). Thereafter, when the power supply voltage VDD is returned to the normal state (dotted line) by the protection circuit, the boosted voltage VPP is also returned to the normal state (dotted line). At this time, even though the power supply voltage VDD is restored from the overvoltage state to the normal state, the reference voltage VREF still fails to return to the normal state. That is, a time difference occurs when the power supply voltage VDD and the reference voltage VREF return to a normal state, which is determined according to the performance of the reference voltage generator 21. In this case, the excessive power voltage VDD is consumed due to the continuous abnormal operation of the internal voltage generation unit 23, and thereby, the power line near the internal voltage generation unit 23 is used to supply the power voltage VDD. Refers to the power line-there is also the problem of deterioration.

본 발명은 전기적 오버스트레스(Electrical OverStress : EOS)로 인한 내부전압 생성회로의 비정상적인 동작이 방지된 반도체 장치를 제공하는 것이다.
The present invention is to provide a semiconductor device in which abnormal operation of the internal voltage generation circuit due to Electrical OverStress (EOS) is prevented.

본 발명의 일 측면에 따르면, 본 발명은 외부전압을 검출하기 위한 외부전압 검출부; 외부전압 검출부로부터 출력되는 외부전압 검출신호에 따라 과전압 상태의 외부전압을 방전하기 위한 과전압 방전부; 외부전압을 이용하여 기준전압을 생성하기 위한 기준전압 생성부; 기준전압에 대응하는 내부전압을 생성하며, 외부전압 검출신호에 따라 인에이블 여부가 결정되는 내부전압 생성부; 및 내부전압단을 내부전압의 목표레벨에 대응하는 전압으로 유지하며, 외부전압 검출신호에 따라 인에이블 여부가 내부전압 생성부와 반대로 결정되는 내부전압 유지부를 포함할 수 있다.According to an aspect of the present invention, the present invention is an external voltage detector for detecting an external voltage; An overvoltage discharge unit for discharging an external voltage in an overvoltage state according to an external voltage detection signal output from the external voltage detection unit; A reference voltage generator for generating a reference voltage using an external voltage; An internal voltage generator configured to generate an internal voltage corresponding to the reference voltage and determine whether to enable the signal according to an external voltage detection signal; And an internal voltage holding unit that maintains the internal voltage terminal at a voltage corresponding to a target level of the internal voltage, and whether or not enable is determined according to an external voltage detection signal as opposed to an internal voltage generating unit.

본 발명의 다른 측면에 따르면, 본 발명은 외부전압을 검출하기 위한 외부전압 검출부; 외부전압 검출부의 검출결과에 따라 과전압 상태의 외부전압을 방전하기 위한 과전압 방전부; 외부전압을 이용하여 기준전압을 생성하기 위한 기준전압 생성부; 기준전압에 대응하는 내부전압을 생성하며, 외부전압 검출부의 검출결과 외부전압이 과전압 생태인 경우 디스에이블되는 내부전압 생성부; 및 외부전압 검출부의 검출결과 외부전압이 과전압 상태인 경우 내부전압단을 외부전압으로 구동하기 위한 구동부를 포함할 수 있다.According to another aspect of the present invention, the present invention is an external voltage detector for detecting an external voltage; An overvoltage discharge unit for discharging an external voltage in an overvoltage state according to the detection result of the external voltage detection unit; A reference voltage generator for generating a reference voltage using an external voltage; An internal voltage generator that generates an internal voltage corresponding to the reference voltage and is disabled when the external voltage is an overvoltage ecology as a result of detection of the external voltage detector; And a driving unit for driving the internal voltage terminal to an external voltage when the external voltage is in the overvoltage state as a result of the detection of the external voltage detection unit.

본 발명의 또 다른 측면에 따르면, 본 발명은 과전압 상태의 외부전압을 검출하기 위한 외부전압 검출부; 외부전압 검출부로부터 출력되는 외부전압 검출신호에 따라 과전압 상태의 외부전압을 방전하기 위한 과전압 방전부; 외부전압을 이용하여 기준전압을 생성하기 위한 기준전압 생성부; 내부전압과 기준전압을 비교하여 펌핑 인에이블신호를 생성하기 위한 내부전압 검출부; 펌핑 인에이블신호에 응답하여 발진신호를 생성하기 위한 발진부; 외부전압 검출신호에 따라 발진신호를 선택적으로 차단하기 위한 발진신호 차단부; 발진신호 차단부에 의해 선택적으로 차단된 발진신호에 따라 내부전압을 생성하기 위한 펌핑부; 및 외부전압 검출신호에 따라 내부전압단을 외부전압으로 구동하기 위한 구동부를 포함할 수 있다.
According to another aspect of the present invention, the present invention is an external voltage detector for detecting an external voltage in an overvoltage state; An overvoltage discharge unit for discharging an external voltage in an overvoltage state according to an external voltage detection signal output from the external voltage detection unit; A reference voltage generator for generating a reference voltage using an external voltage; An internal voltage detector for comparing the internal voltage and the reference voltage to generate a pumping enable signal; An oscillation unit for generating an oscillation signal in response to the pumping enable signal; An oscillation signal blocking unit for selectively blocking an oscillation signal according to an external voltage detection signal; A pumping unit for generating an internal voltage according to the oscillation signal selectively blocked by the oscillation signal blocking unit; And a driving unit for driving the internal voltage terminal to an external voltage according to the external voltage detection signal.

전기적 오버스트레스(Electrical OverStress : EOS)가 발생하더라도 내부전압 생성회로의 비정상적인 동작을 방지할 수 있다. 따라서, 내부전압 생성회로에 의한 과도한 외부전압의 소모를 억제하면서도 파워 라인 - 외부전압을 공급하기 위한 파워 라인을 말함 - 이 열화되는 현상을 방지할 수 있는 효과가 있다.Even when electrical overstress (EOS) occurs, abnormal operation of the internal voltage generation circuit can be prevented. Accordingly, while suppressing excessive external voltage consumption by the internal voltage generation circuit, there is an effect of preventing the power line-the power line for supplying the external voltage-from being deteriorated.

다시 말해, 전기적 오버스트레스(EOS)가 발생하면, 1차적으로 방전 동작을 통해 전기적 오버스트레스(EOS)로부터 반도체 장치를 보호하고(종래기술과 동일함), 2차적으로 전기적 오버스트레스(EOS)에 의해 파생되는 내부전압 생성회로의 비정상적인 동작으로부터 반도체 장치를 보호할 수 있는 효과가 있다.
In other words, when an electrical overstress (EOS) occurs, the semiconductor device is primarily protected from the electrical overstress (EOS) through a discharge operation (same as the prior art), and secondly to the electrical overstress (EOS). There is an effect that can protect the semiconductor device from the abnormal operation of the internal voltage generation circuit derived by.

도 1은 종래기술에 따른 반도체 장치의 보호회로의 블록 구성도이다.
도 2는 도 1에 도시된 과전압 방전부의 내부 구성도이다.
도 3은 종래기술에 따른 반도체 장치의 내부전압 생성회로의 블록 구성도이다.
도 4는 도 3에 도시된 내부전압 생성부의 내부 구성도이다.
도 5는 종래기술에 따른 반도체 장치의 문제점을 설명하기 위한 그래프이다.
도 6은 본 발명의 실시예에 따른 반도체 장치의 블록 구성도이다.
도 7은 도 6에 도시된 과전압 방전부, 내부전압 생성부, 내부전압 유지부를 더욱 자세하게 설명하기 위한 내부 구성도이다.
도 8은 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하기 위한 그래프이다.1 is a block diagram of a protection circuit of a semiconductor device according to the prior art.
FIG. 2 is an internal configuration diagram of the overvoltage discharge unit shown in FIG. 1.
3 is a block diagram of an internal voltage generation circuit of a semiconductor device according to the prior art.
4 is an internal configuration diagram of the internal voltage generator shown in FIG. 3.
5 is a graph for explaining a problem of a semiconductor device according to the prior art.
6 is a block diagram of a semiconductor device according to an embodiment of the present invention.
7 is an internal configuration diagram for explaining in more detail the overvoltage discharge unit, the internal voltage generation unit, and the internal voltage maintenance unit illustrated in FIG. 6.
8 is a graph illustrating an operation of a semiconductor device according to an embodiment of the present invention.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings in order to describe in detail that a person skilled in the art to which the present invention pertains can easily implement the technical spirit of the present invention.

도 6에는 본 발명의 실시예에 따른 반도체 장치가 블록 구성도로 도시되어 있다.6 is a block diagram of a semiconductor device according to an embodiment of the present invention.

도 6을 참조하면, 반도체 장치(100)는 외부로부터 제공되는 전원전압(VDD)을 검출하기 위한 외부전압 검출부(110)와, 외부전압 검출부(110)로부터 출력되는 외부전압 검출신호(HVDD)에 따라 과전압 상태의 전원전압(VDD)을 방전하기 위한 과전압 방전부(120)와, 전원전압(VDD)을 이용하여 기준전압(VREF)을 생성하기 위한 기준전압 생성부(130)와, 기준전압(VREF)에 대응하는 승압전압(VPP)을 생성하며 외부전압 검출신호(HVDD)에 따라 인에이블 여부가 결정되는 내부전압 생성부(140)와, 승압전압(VPP)단을 승압전압(VPP)의 목표레벨에 대응하는 전압으로 유지하며 외부전압 검출신호(HVDD)에 따라 인에이블 여부가 내부전압 생성부(140)와 반대로 결정되는 내부전압 유지부(150)를 포함한다.Referring to FIG. 6, the semiconductor device 100 includes an external voltage detection unit 110 for detecting a power supply voltage VDD provided from the outside, and an external voltage detection signal HVDD output from the external voltage detection unit 110. Accordingly, the overvoltage discharge unit 120 for discharging the power supply voltage VDD in the overvoltage state, the reference voltage generator 130 for generating the reference voltage VREF using the power supply voltage VDD, and the reference voltage ( VREF) is generated, and the internal voltage generator 140 determines whether to enable the voltage according to the external voltage detection signal HVDD, and the boost voltage VPP terminal of the boost voltage VPP. It maintains the voltage corresponding to the target level and includes an internal voltage holding unit 150 that determines whether the enable is performed according to the external voltage detection signal HVDD as opposed to the internal voltage generating unit 140.

여기서, 외부전압 검출부(110)는 정상 상태를 벗어난 과전압 상태의 전원전압(VDD)을 검출한다. 예컨대, 전원전압(VDD)은 전기적 오버스트레스(Electrical OverStress : EOS)의 영향으로 인하여 과전압 상태가 될 수 있다. 참고로, 전기적 오버스트레스(EOS)는, 전원을 사용하는 설비의 누설전류 및 전압으로 인한 비정상적인 과전류 또는 과전압과 같은 전기적 충격으로, 보통 수 나노 초(ns)에서 수 밀리 초(ms) 동안 발생한다.Here, the external voltage detection unit 110 detects a power supply voltage VDD in an overvoltage state outside the normal state. For example, the power voltage VDD may be in an overvoltage state due to the influence of Electrical OverStress (EOS). For reference, electrical overstress (EOS) is an electrical shock such as abnormal overcurrent or overvoltage due to leakage current and voltage of a power-supplying facility, and usually occurs for several nanoseconds (ns) to several milliseconds (ms). .

그리고, 과전압 방전부(120)는, 전기적 오버스트레스(EOS)로부터 내부회로들을 보호하기 위한 보호회로로, 방전 동작을 통해 전원전압(VDD)을 과전압 상태에서 정상 상태로 복귀시키는 역할을 수행한다.The overvoltage discharge unit 120 is a protection circuit for protecting internal circuits from electrical overstress (EOS), and serves to return the power supply voltage VDD from the overvoltage state to a normal state through a discharge operation.

또한, 기준전압 생성부(130)는 승압전압(VPP)의 목표레벨에 대응하는 기준전압(VREF)을 생성한다. 이때, 기준전압 생성부(130)는 소오스 전원으로 전원전압(VDD)을 이용함에 따라 과전압 상태의 전원전압(VDD)으로 인해 비정상적인 레벨의 기준전압(VREF)을 생성할 수 있다.In addition, the reference voltage generator 130 generates a reference voltage VREF corresponding to the target level of the boost voltage VPP. At this time, the reference voltage generator 130 may generate an abnormal level of the reference voltage VREF due to the overvoltage power supply voltage VDD as the source power supply voltage VDD is used.

또한, 내부전압 생성부(140)는 전원전압(VDD)을 펌핑하여 승압전압(VPP)을 생성하는 펌프 타입의 내부전압 생성회로를 포함한다. 그리고, 내부전압 생성부(140)는 외부전압 검출신호(HVDD)에 응답하여, 전원전압(VDD)이 과전압 생태인 경우 디스에이블되고 전원전압(VDD)이 정상 상태인 경우 인에이블된다.In addition, the internal voltage generation unit 140 includes an internal voltage generation circuit of a pump type that pumps the power supply voltage VDD to generate a boost voltage VPP. Then, the internal voltage generating unit 140 is disabled in response to the external voltage detection signal HVDD, when the power voltage VDD is overvoltage ecology and when the power voltage VDD is in a normal state.

또한, 내부전압 유지부(150)는 외부전압 검출신호(HVDD)에 응답하여, 내부전압 생성부(140)가 디스에이블된 경우에 인에이블되어 승압전압(VPP)단을 승압전압(VPP)의 목표레벨에 대응하는 전압으로 유지하는 역할을 수행한다. 물론, 내부전압 생성부(140)가 인에이블된 경우 내부전압 유지부(150)는 디스에이블된다.In addition, the internal voltage holding unit 150 is enabled when the internal voltage generating unit 140 is disabled in response to the external voltage detection signal HVDD, so that the boosting voltage VPP terminal of the boosting voltage VPP is enabled. It serves to maintain the voltage corresponding to the target level. Of course, when the internal voltage generation unit 140 is enabled, the internal voltage maintenance unit 150 is disabled.

한편, 도 7에는 과전압 방전부(120), 내부전압 생성부(140), 내부전압 유지부(150)의 일예를 보인 내부 구성도가 도시되어 있다.Meanwhile, FIG. 7 shows an internal configuration diagram showing an example of the overvoltage discharge unit 120, the internal voltage generation unit 140, and the internal voltage maintenance unit 150.

도 7을 참조하면, 과전압 방전부(120)는 외부전압 검출신호(HVDD)를 반전시켜 출력하기 위한 제1 인버터(INV1)와, 제1 인버터(INV1)의 출력신호를 반전시켜 출력하기 위한 제2 인버터(INV2)와, 제2 인버터(INV2)의 출력신호를 벌크 바이어스로 인가받고 전원전압(VDD)단과 접지전압(VSS)단 사이에 드레인과 소오스가 접속되며 게이트가 접지전압(VSS)단에 공통 접속되는 제1 NMOS 트랜지스터(N1)를 포함한다. 이와 같이 구성되는 과전압 방전부(120)는 전기적 오버스트레스(EOS)로 인해 전원전압(VDD)이 과전압 상태가 되면 외부전압 검출신호(HVDD)에 응답하여 제2 인버터(INV2)에 포함된 PMOS 트랜지스터(P1)로부터 제1 NMOS 트랜지스터(N1)의 소오스단으로 방전 경로(D)가 형성되면서 방전 동작이 수행된다.Referring to FIG. 7, the overvoltage discharge unit 120 includes a first inverter INV1 for inverting and outputting an external voltage detection signal HVDD, and a first inverter for inverting and outputting the output signal of the first inverter INV1. 2 The output signal of the inverter (INV2) and the second inverter (INV2) is applied with a bulk bias, and a drain and a source are connected between the power supply voltage (VDD) terminal and the ground voltage (VSS) terminal, and the gate is connected to the ground voltage (VSS) terminal. It includes a first NMOS transistor (N1) that is commonly connected to. The overvoltage discharge unit 120 configured as described above is a PMOS transistor included in the second inverter INV2 in response to the external voltage detection signal HVDD when the power voltage VDD is in an overvoltage state due to electrical overstress (EOS). A discharge operation is performed while a discharge path D is formed from (P1) to a source terminal of the first NMOS transistor N1.

내부전압 생성부(140)는 승압전압(VPP)과 기준전압(VREF)을 비교하여 펌핑 인에이블신호(EN)를 생성하기 위한 내부전압 검출부(141)와, 펌핑 인에이블신호(EN)에 응답하여 발진신호(OSC)를 생성하기 위한 발진부(143)와, 외부전압 검출신호(HVDD)에 따라 발진신호(OSC)를 선택적으로 차단하기 위한 발진신호 차단부(145)와, 발진신호 차단부(145)에 의해 선택적으로 차단된 발진신호(OSCI)에 따라 승압전압(VPP)을 생성하기 위한 펌핑부(147)를 포함한다.The internal voltage generation unit 140 responds to the internal voltage detection unit 141 and the pumping enable signal EN for generating the pumping enable signal EN by comparing the boost voltage VPP and the reference voltage VREF. The oscillation unit 143 for generating the oscillation signal OSC, the oscillation signal blocking unit 145 for selectively blocking the oscillation signal OSC according to the external voltage detection signal HVDD, and the oscillation signal blocking unit ( It includes a pumping unit 147 for generating a boost voltage (VPP) according to the oscillation signal (OSCI) selectively blocked by the (145).

여기서, 내부전압 검출부(141)는 승압전압(VPP)이 기준전압(VREF)보다 낮아지면 펌핑 인에이블신호(EN)를 활성화하고 승압전압(VPP)이 기준전압(VREF)보다 높아지면 펌핑 인에이블신호(EN)를 비활성화한다.Here, the internal voltage detection unit 141 activates the pumping enable signal EN when the boost voltage VPP is lower than the reference voltage VREF and enables the pumping when the boost voltage VPP is higher than the reference voltage VREF. Deactivate the signal EN.

그리고, 발진부(143)는 펌핑 인에이블신호(EN)가 활성화된 구간 동안 발진신호(OSC)를 출력한다.Then, the oscillation unit 143 outputs the oscillation signal OSC during the period in which the pumping enable signal EN is activated.

또한, 발진신호 차단부(145)는 외부전압 검출신호(HVDD)가 활성화되면 발진신호(OSC)를 차단하고 외부전압 검출신호(HVDD)가 비활성화되면 발진신호(OSC)를 펌핑부(147)로 출력한다. 예컨대, 발진신호 차단부(145)는 발진신호(OSC)를 반전시키기 위한 제3 인버터(INV3)와, 제3 인버터(INV3)의 출력신호와 외부전압 검출신호(HVDD)를 부정 논리 합 연산하기 위한 노어 게이터(NOR1)를 포함하여 구성될 수 있다.In addition, the oscillation signal blocking unit 145 blocks the oscillation signal OSC when the external voltage detection signal HVDD is activated, and when the external voltage detection signal HVDD is deactivated, the oscillation signal OSC to the pumping unit 147. Output. For example, the oscillation signal blocking unit 145 performs a negative logical sum operation of the third inverter INV3 for inverting the oscillation signal OSC, the output signal of the third inverter INV3, and the external voltage detection signal HVDD. It may be configured to include a NOR Gator (NOR1).

또한, 펌핑부(147)는 발진신호 차단부(145)로부터 출력되는 발진신호(OSCI)의 제어에 따라 전원전압(VDD)을 승압하여 승압전압(VPP)을 생성한다. 이때, 펌핑부(147)는 전원전압(VDD)이 과전압 상태인 경우 차단된 발진신호(OSCI)에 따라 펌핑 동작을 수행하지 않게 된다.In addition, the pumping unit 147 boosts the power supply voltage VDD under the control of the oscillation signal OSCI output from the oscillation signal blocking unit 145 to generate a boost voltage VPP. At this time, the pumping unit 147 does not perform the pumping operation according to the blocked oscillation signal OSCI when the power voltage VDD is in an overvoltage state.

한편, 내부전압 유지부(150)는 외부전압 검출신호(HVDD)에 따라 승압전압(VPP)단을 전원전압(VDD)으로 구동하기 위한 구동부를 포함한다. 예컨대, 구동부는 외부전압 검출신호(HVDD)를 게이트 입력으로 하며 전원전압(VDD)과 승압전압(VPP) 사이에 드레인과 소오스가 접속된 제2 NMOS 트랜지스터(N2)를 포함하여 구성될 수 있다. 이러한 구성을 가질 경우, 내부전압 유지부(150)가 인에이블되면, 승압전압(VPP)단은 전원전압(VDD)보다 제2 NMOS 트랜지스터(N2)의 문턱전압(Vth)만큼 강하된 전압레벨(VDD-Vth)로 유지된다.Meanwhile, the internal voltage holding unit 150 includes a driving unit for driving the boost voltage VPP terminal to the power supply voltage VDD according to the external voltage detection signal HVDD. For example, the driving unit may include a second NMOS transistor N2 having a drain and a source connected between the power supply voltage VDD and the boosting voltage VPP, using the external voltage detection signal HVDD as a gate input. In this configuration, when the internal voltage holding unit 150 is enabled, the boost voltage VPP stage is lowered by the threshold voltage Vth of the second NMOS transistor N2 than the power voltage VDD ( VDD-Vth).

이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 반도체 장치(100)의 동작을 도 8을 참조하여 설명한다.Hereinafter, the operation of the semiconductor device 100 according to the embodiment of the present invention having the above configuration will be described with reference to FIG. 8.

도 8을 참조하기에 앞서 전원전압(VDD)이 정상 상태일 때 반도체 장치(100)의 동작을 간단하게 설명하면 다음과 같다. 일단, 외부전압 검출부(110)는 전원전압(VDD)을 검출한 결과 과전압 상태가 아니므로 비활성화 상태의 외부전압 검출신호(HVDD)를 출력한다. 이에 따라, 과전압 방전부(120)와 내부전압 유지부(150)는 디스에이블되고, 내부전압 생성부(140)는 인에이블된다. 내부전압 생성부(140)는 기준전압(VREF)에 대응하는 승압전압(VPP)을 생성 및 유지한다.Before referring to FIG. 8, the operation of the semiconductor device 100 when the power voltage VDD is in a normal state is briefly described as follows. First, the external voltage detector 110 detects the power supply voltage VDD and, as a result, is not in an overvoltage state, and outputs an external voltage detection signal HVDD in an inactive state. Accordingly, the overvoltage discharge unit 120 and the internal voltage maintenance unit 150 are disabled, and the internal voltage generation unit 140 is enabled. The internal voltage generator 140 generates and maintains a boost voltage VPP corresponding to the reference voltage VREF.

도 8에는 전원전압(VDD)이 과전압 상태일 때 반도체 장치(100)의 동작을 설명하기 위한 그래프가 도시되어 있다.8 is a graph for describing the operation of the semiconductor device 100 when the power voltage VDD is in an overvoltage state.

도 8에 도시된 바와 같이, 전기적 오버스트레스(EOS)가 발생하면, 전원전압(VDD)은 비정상적인 상태가 된다. 즉, 전원전압(VDD)은 허용 범위를 벗어난 과전압 상태(실선)가 된다.As illustrated in FIG. 8, when an electrical overstress (EOS) occurs, the power supply voltage (VDD) is in an abnormal state. That is, the power supply voltage VDD is in an overvoltage state (solid line) outside the allowable range.

이때, 외부전압 검출부(110)는 과전압 상태의 전원전압(VDD)을 검출함으로써 외부전압 검출신호(HVDD)를 활성화한다. 예컨대, 외부전압 검출신호(HVDD)는 논리 로우 레벨에서 논리 하이 레벨로 천이된다.At this time, the external voltage detection unit 110 activates the external voltage detection signal HVDD by detecting the power supply voltage VDD in the overvoltage state. For example, the external voltage detection signal HVDD transitions from a logic low level to a logic high level.

그러면, 내부전압 생성부(140)는 디스에이블되고, 과전압 방전부(120)와 내부전압 유지부(150)는 인에이블된다. 과전압 방전부(120)와 내부전압 유지부(150)의 동작을 더욱 자세하게 설명하면 다음과 같다.Then, the internal voltage generation unit 140 is disabled, and the overvoltage discharge unit 120 and the internal voltage maintenance unit 150 are enabled. The operation of the overvoltage discharge unit 120 and the internal voltage maintenance unit 150 will be described in more detail as follows.

과전압 방전부(120)는 전원전압(VDD)단에서 접지전압(VSS)단으로 방전 경로를 형성하여 방전 동작을 실시함으로써 전원전압(VDD)을 과전압 상태에서 정상 상태(점선)로 복귀시킨다.The overvoltage discharge unit 120 forms a discharge path from the power supply voltage VDD terminal to the ground voltage VSS terminal to perform a discharge operation to return the power supply voltage VDD from the overvoltage state to a normal state (dotted line).

동시에, 내부전압 유지부(150)는 과전압 상태의 전원전압(VDD)을 클램핑하고 클램핑된 전원전압(VDDC)을 승압전압(VPP)단으로 공급한다. 다시 말해, 내부전압 유지부(150)는 과전압 상태의 전원전압(VDD)으로 승압전압(VPP)단을 구동하며, 승압전압(VPP)단은 과전압 상태의 전원전압(VDD)보다 내부전압 유지부(150)에 포함된 제2 NMOS 트랜지스터(N2)의 문턱전압(Vth)만큼 낮은 전압 레벨(VDD-Vth=VDDC)로 유지된다. 이후, 과전압 방전부(150)의 방전 동작을 통해 전원전압(VDD)이 과전압 상태(실선)에서 정상 상태(점선)로 복귀되면, 외부전압 검출부(110)는 이를 감지하고 외부전압 검출신호(HVDD)를 비활성화한다. 예컨대, 외부전압 검출신호(HVDD)는 논리 하이 레벨에서 논리 로우 레벨로 천이된다. 이에 따라, 과전압 방전부(120)와 내부전압 유지부(150)는 디스에이블되고, 내부전압 생성부(140)는 인에이블된다.At the same time, the internal voltage holding unit 150 clamps the power supply voltage VDD in the overvoltage state and supplies the clamped power supply voltage VDDC to the boost voltage VPP. In other words, the internal voltage holding unit 150 drives the boost voltage VPP terminal with the power supply voltage VDD in the overvoltage state, and the boost voltage VPP terminal maintains the internal voltage than the power supply voltage VDD in the overvoltage state. It is maintained at a voltage level (VDD-Vth = VDDC) as low as the threshold voltage Vth of the second NMOS transistor N2 included in (150). Thereafter, when the power supply voltage VDD returns from the overvoltage state (solid line) to the normal state (dotted line) through the discharge operation of the overvoltage discharge unit 150, the external voltage detection unit 110 detects this and detects the external voltage detection signal HVDD ) Is disabled. For example, the external voltage detection signal HVDD transitions from a logic high level to a logic low level. Accordingly, the overvoltage discharge unit 120 and the internal voltage maintenance unit 150 are disabled, and the internal voltage generation unit 140 is enabled.

한편, 전원전압(VDD)이 과전압 상태일 때 내부전압 생성부(140)의 동작을 설명하면, 발진신호 차단부(145)는 활성화된 외부전압 검출신호(HVDD)에 응답하여 발진부(143)로부터 출력되는 발진신호(OSC)를 차단하여 발진신호(OSC)가 펌핑부(147)로 인가되는 것을 제한한다. 이에 따라, 과전압 상태의 전원전압(VDD)으로 인해 기준전압(VREF)이 상승하고 상승된 기준전압(VREF)에 따라 발진신호(OSC)가 지속적으로 출력되더라도 발진신호(OSC)가 발진신호 차단부(145)에 의해 차단되므로, 펌핑부(147)의 비정상적인 펌핑 동작을 방지할 수 있다.On the other hand, when the operation of the internal voltage generation unit 140 when the power voltage VDD is in an overvoltage state, the oscillation signal blocking unit 145 responds to the activated external voltage detection signal HVDD from the oscillation unit 143. The output oscillation signal OSC is blocked to limit the application of the oscillation signal OSC to the pumping unit 147. Accordingly, even if the reference voltage VREF rises due to the power supply voltage VDD in the overvoltage state and the oscillation signal OSC is continuously output according to the elevated reference voltage VREF, the oscillation signal OSC is the oscillation signal blocking unit Since it is blocked by 145, abnormal pumping operation of the pumping unit 147 can be prevented.

결론적으로, 전기적 오버스트레스(EOS)로 인해 전원전압(VDD)이 비정상 상태, 즉 과전압 상태인 경우에는 방전 동작을 실시함과 동시에 펌핑 동작을 차단하고 승압전압(VPP)단을 예정된 전압(VDD-Vth=VDDC)으로 유지한다.In conclusion, when the power supply voltage (VDD) is abnormal due to electrical overstress (EOS), that is, an overvoltage condition, a discharge operation is simultaneously performed and the pumping operation is blocked and the boost voltage (VPP) stage is set to a predetermined voltage (VDD-). Vth = VDDC).

이와 같은 본 발명의 실시예에 따르면, 전기적 오버스트레스(EOS)로부터 파생되는 비정상적인 펌핑 동작을 차단함으로써 비정상적인 펌핑 동작에 따른 과도한 전류 소모 및 파워 라인의 열화 현상을 줄일 수 있는 이점이 있다.According to this embodiment of the present invention, by blocking the abnormal pumping operation derived from the electrical overstress (EOS), there is an advantage that can reduce the excessive current consumption and power line degradation caused by the abnormal pumping operation.

본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.It should be noted that, although the technical spirit of the present invention has been specifically described according to the above-described embodiment, the above-described embodiments are for the purpose of explanation and not the limitation. In addition, those skilled in the art of the present invention will understand that various embodiments are possible with various substitutions, modifications, and changes within the scope of the technical spirit of the present invention.

예컨대, 본 발명의 실시예에서는 승압전압(VPP)을 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 백 바이어스 전압(VBB)과 같이 펌핑 동작을 통해 내부전압을 생성하는 회로에 모두 적용 가능하다.
For example, in the embodiment of the present invention, the boost voltage VPP is described as an example, but the present invention is not limited thereto, and is applicable to all circuits that generate internal voltage through a pumping operation such as a back bias voltage VBB. .

100 : 반도체 장치 110 : 외부전압 검출부
120 : 과전압 장전부 130 : 기준전압 생성부
140 : 내부전압 생성부 141 : 내부전압 검출부
143 : 발진부 145 : 발진신호 차단부
147 : 펌핑부 150 : 내부전압 유지부100: semiconductor device 110: external voltage detection unit
120: overvoltage loader 130: reference voltage generator
140: internal voltage generation unit 141: internal voltage detection unit
143: oscillation unit 145: oscillation signal blocking unit
147: pumping unit 150: internal voltage maintenance unit

Claims (10)

외부전압을 검출하기 위한 외부전압 검출부;
상기 외부전압을 이용하여 기준전압을 생성하기 위한 기준전압 생성부;
상기 기준전압에 대응하는 내부전압을 생성하며, 상기 외부전압 검출부로부터 출력되는 외부전압 검출신호에 따라 인에이블 여부가 결정되는 내부전압 생성부; 및
상기 외부전압 검출신호에 응답하여 내부전압단으로 상기 내부전압의 목표레벨에 대응하는 전압을 선택적으로 공급하며, 상기 외부전압 검출신호에 따라 인에이블 여부가 상기 내부전압 생성부와 반대로 결정되는 내부전압 유지부
를 포함하는 반도체 장치.
An external voltage detector for detecting an external voltage;
A reference voltage generator for generating a reference voltage using the external voltage;
An internal voltage generator configured to generate an internal voltage corresponding to the reference voltage, and to determine whether to enable the signal according to an external voltage detection signal output from the external voltage detector; And
In response to the external voltage detection signal, a voltage corresponding to a target level of the internal voltage is selectively supplied to an internal voltage terminal, and an internal voltage that is enabled or disabled according to the external voltage detection signal is determined as opposed to the internal voltage generator Maintenance
A semiconductor device comprising a.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 2 was abandoned when payment of the registration fee was set.◈ 제1항에 있어서,
상기 내부전압의 목표레벨에 대응하는 전압은 과전압 상태의 상기 외부전압이 클램핑된 전압인 것을 특징으로 하는 반도체 장치.
According to claim 1,
The semiconductor device according to claim 1, wherein the voltage corresponding to the target level of the internal voltage is a voltage in which the external voltage in the overvoltage state is clamped.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 3 was abandoned when payment of the set registration fee was made.◈ 제1항에 있어서,
상기 내부전압 생성부는 펌프 타입의 회로를 포함하는 반도체 장치.According to claim 1,
The internal voltage generator includes a pump type circuit. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 4 was abandoned when payment of the set registration fee was made.◈ 제1항에 있어서,
상기 외부전압 검출신호에 따라 과전압 상태의 상기 외부전압을 방전하기 위한 과전압 방전부를 더 포함하는 반도체 장치.
According to claim 1,
And an over-voltage discharge unit for discharging the external voltage in an over-voltage state according to the external voltage detection signal.
외부전압을 검출하기 위한 외부전압 검출부;
상기 외부전압을 이용하여 기준전압을 생성하기 위한 기준전압 생성부;
상기 기준전압에 대응하는 내부전압을 생성하며, 상기 외부전압 검출부의 검출결과 상기 외부전압이 과전압 생태인 경우 디스에이블되는 내부전압 생성부; 및
상기 외부전압 검출부의 검출결과 상기 외부전압이 과전압 상태인 경우 내부전압단을 상기 외부전압으로 구동하기 위한 구동부
를 포함하는 반도체 장치.
An external voltage detector for detecting an external voltage;
A reference voltage generator for generating a reference voltage using the external voltage;
An internal voltage generator that generates an internal voltage corresponding to the reference voltage and is disabled when the external voltage is detected as an overvoltage ecology as a result of detection of the external voltage detector; And
When the external voltage is in an overvoltage state as a result of detection of the external voltage detector, a driver for driving an internal voltage terminal to the external voltage
A semiconductor device comprising a.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 6 was abandoned when payment of the registration fee was set.◈ 제5항에 있어서,
상기 내부전압 생성부는 펌프 타입의 회로를 포함하는 반도체 장치.
The method of claim 5,
The internal voltage generator includes a pump type circuit.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 7 was abandoned when payment of the set registration fee was made.◈ 제5항에 있어서,
상기 외부전압 검출부의 검출결과에 따라 과전압 상태의 상기 외부전압을 방전하기 위한 과전압 방전부를 더 포함하는 반도체 장치.
The method of claim 5,
A semiconductor device further comprising an overvoltage discharge unit for discharging the external voltage in an overvoltage state according to a detection result of the external voltage detection unit.
과전압 상태의 외부전압을 검출하기 위한 외부전압 검출부;
상기 외부전압을 이용하여 기준전압을 생성하기 위한 기준전압 생성부;
내부전압과 상기 기준전압을 비교하여 펌핑 인에이블신호를 생성하기 위한 내부전압 검출부;
상기 펌핑 인에이블신호에 응답하여 발진신호를 생성하기 위한 발진부;
상기 외부전압 검출부로부터 출력되는 외부전압 검출신호에 따라 상기 발진신호를 선택적으로 차단하기 위한 발진신호 차단부;
상기 발진신호 차단부에 의해 선택적으로 차단된 발진신호에 따라 상기 내부전압을 생성하기 위한 펌핑부; 및
상기 외부전압 검출신호에 따라 내부전압단을 상기 외부전압으로 구동하기 위한 구동부
를 포함하는 반도체 장치.
An external voltage detector for detecting an external voltage in an overvoltage state;
A reference voltage generator for generating a reference voltage using the external voltage;
An internal voltage detector configured to compare the internal voltage and the reference voltage to generate a pumping enable signal;
An oscillation unit for generating an oscillation signal in response to the pumping enable signal;
An oscillation signal blocking unit for selectively blocking the oscillation signal according to the external voltage detection signal output from the external voltage detection unit;
A pumping unit for generating the internal voltage according to the oscillation signal selectively blocked by the oscillation signal blocking unit; And
A driver for driving an internal voltage terminal to the external voltage according to the external voltage detection signal
A semiconductor device comprising a.
◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 9 was abandoned when payment of the set registration fee was made.◈ 제8항에 있어서,
상기 구동부는 상기 외부전압이 과전압 상태인 경우에 인에이블되며,
상기 구동부가 인에이블되면, 상기 내부전압단은 외부전압보다 상기 구동부의 문턱전압만큼 강하된 전압레벨로 유지되는 반도체 장치.
The method of claim 8,
The driver is enabled when the external voltage is in an overvoltage state,
When the driving unit is enabled, the internal voltage terminal is maintained at a voltage level lowered by a threshold voltage of the driving unit than an external voltage.
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 10 was abandoned when payment of the set registration fee was made.◈ 제8항에 있어서,
상기 외부전압 검출신호에 따라 과전압 상태의 상기 외부전압을 방전하기 위한 과전압 방전부를 더 포함하는 반도체 장치.The method of claim 8,
And an over-voltage discharge unit for discharging the external voltage in an over-voltage state according to the external voltage detection signal.
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