Nothing Special   »   [go: up one dir, main page]

KR102086065B1 - 반도체 디바이스 및 방법 - Google Patents

반도체 디바이스 및 방법 Download PDF

Info

Publication number
KR102086065B1
KR102086065B1 KR1020160128169A KR20160128169A KR102086065B1 KR 102086065 B1 KR102086065 B1 KR 102086065B1 KR 1020160128169 A KR1020160128169 A KR 1020160128169A KR 20160128169 A KR20160128169 A KR 20160128169A KR 102086065 B1 KR102086065 B1 KR 102086065B1
Authority
KR
South Korea
Prior art keywords
dielectric
layer
redistribution
passivation layer
semiconductor device
Prior art date
Application number
KR1020160128169A
Other languages
English (en)
Other versions
KR20170046073A (ko
Inventor
지 청 리우
유 시앙 후
조 린 란
시 하오 리아오
첸 쳉 구오
훙 주이 구오
정 시 리우
첸 후아 유
멩 웨이 초우
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20170046073A publication Critical patent/KR20170046073A/ko
Application granted granted Critical
Publication of KR102086065B1 publication Critical patent/KR102086065B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0239—Material of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

비아 및 반도체 다이를 밀봉하는 밀봉재 위의 제1 유전체를 포함하는 반도체 디바이스 및 방법이 제공된다. 재분배층은 제1 유전층 위에 있고, 제2 유전층은 재분배층 위에 있고, 제2 유전층은 저온 폴리이미드 물질을 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
우선권 주장 및 교차-참조
본 출원은 발명의 명칭이 "집적 팬 아웃 구조 및 방법"이고 2015년 10월 20일자로 출원된 미국 가특허 출원 제62/243,894호에 대한 우선권 및 이익을 주장하고, 이는 본원에 그 전문이 참조로서 인용된다.
반도체 산업은 다양한 전자 부품(예를 들면, 트랜지스터, 다이오드, 레지스터, 커패시터 등)의 집적 밀도에서의 지속적인 개선으로 인하여 빠른 성장을 겪고 있다. 대부분, 집적 밀도에서 이러한 개선은 최소 피쳐 크기의 거듭된 감소(예를 들면, 반도체 공정 노드가 20 nm 이하의 노드로 축소됨)로 인한 것이고, 이는 더 많은 부품이 주어진 영역에 집적되는 것을 허용한다. 소형화에 대한 요구로서, 더 높은 속도 및 더 큰 대역폭, 뿐만 아니라 더 낮은 소비 전력 및 레이턴시가 최근 성장했고, 반도체 다이의 더 작아지고 더 창의적인 패키징 기술에 대한 요구가 성장하였다.
추가로 발전된 반도체 기술로서, 적층형 및 접합형 반도체 디바이스가 반도체 디바이스의 물리적 크기를 추가로 감소시키는 효과적인 대안으로서 부상하였다. 적층형 반도체 디바이스에서, 로직, 메모리, 프로세서 회로 등과 같은 능동 회로는 기능성 디바이스를 형성하기 위하여 별도의 기판에 적어도 부분적으로 제조된 다음, 물리적 및 전기적으로 함께 접합된다. 이러한 접합 공정은 정교한 기술을 이용하고, 개선이 요구된다. 상기와 같은 본 발명의 기술 분야에 관한 배경 기술은 미국 특허출원공개공보 제2014/0252646호에 개시된다.
본 발명의 기재내용은 첨부된 도면과 함께 읽는 경우, 하기 상세한 설명으로부터 가장 잘 이해된다. 산업에서 표준 실시에 따라, 다양한 피쳐가 일정한 비율로 도시되지 않는다는 것을 주의한다. 사실, 다양한 피쳐의 치수는 논의의 명확성을 위하여 임의로 증가되거나 감소될 수 있다.
도 1은 몇몇 양태에 따른 비아의 형성을 도시한다.
도 2는 몇몇 양태에 따른 제1 반도체 디바이스를 도시한다.
도 3은 몇몇 양태에 따른 제1 반도체 디바이스 및 제2 반도체 디바이스의 배치를 도시한다.
도 4는 몇몇 양태에 따른 비아, 제1 반도체 디바이스, 및 제2 반도체 디바이스의 밀봉을 도시한다.
도 5a-5c는 몇몇 양태에 따른 재분배 구조의 형성을 도시한다.
도 6은 몇몇 양태에 따른 비아의 노출을 도시한다.
도 7a-7b는 몇몇 양태에 따른 패키지의 접합을 도시한다.
도 8a-8b는 몇몇 양태에 따른 개방 스크라이브 라인을 도시한다.
도 9는 몇몇 양태에 따른 극저온 경화 공정의 제1 양태를 도시한다.
도 10은 몇몇 양태에 따른 극저온 경화 공정의 제2 양태를 도시한다.
도 11은 몇몇 양태에 따른 극저온 경화 공정을 사용하여 형성된 물질의 시험 데이타를 도시한다.
도 12는 몇몇 양태에 따른 극저온 경화 공정의 사용의 구조적 효과를 도시한다.
하기 기재내용은 본 발명의 상이한 피쳐를 시행하기 위한 많은 상이한 양태, 또는 예를 제공한다. 부품 및 배열의 특정한 예가 하기 기재되어 본 발명의 기재내용을 단순화한다. 이들은 물론 예시에 불과하고 한정을 의도하지 않는다. 예를 들면, 하기 설명에서 제2 피쳐 위의 제1 피쳐의 형성은 제1 및 제2 피쳐가 직접 접촉하는 양태를 포함할 수 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않을 수 있도록 추가의 피쳐가 제1 피쳐와 제2 피쳐 사이에 형성될 수 있는 양태를 포함할 수 있다. 추가로, 본 발명의 기재내용은 다양한 예에서 참조 숫자 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 목적으로 하는 것이고, 그 자체로 다양한 양태 및/또는 논의된 구성 사이의 관계를 나타내는 것은 아니다.
추가로, "밑", "아래", "낮은", "위", "상부" 등과 같은 공간적으로 상대적인 용어는 도면에 도시된 바와 같이 또 다른 요소(들) 또는 피쳐(들)에 대한 하나의 요소 또는 피쳐의 관계를 기술하는 설명을 용이하게 하기 위하여 본원에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 방향 이외에 사용 또는 작업에서 디바이스의 상이한 방향을 포함하는 것을 의도한다. 장치는 이와 달리 방향 부여될 수 있고(90도 회전 또는 다른 방향), 본원에서 사용되는 공간적으로 상대적인 기술어는 이에 따라 해석될 수 있다.
이제 도 1을 참조하여, 제1 캐리어 기판(101) 위의 접착제층(103), 중합체층(105), 및 제1 시드층(107)을 갖는 제1 캐리어 기판(101)이 도시된다. 제1 캐리어 기판(101)은, 예를 들면, 규소계 물질, 예를 들면, 유리 또는 산화규소, 또는 기타 물질, 예를 들면, 산화알루미늄, 이들 물질의 임의의 조합 등을 포함한다. 제1 캐리어 기판(101)은 제1 반도체 디바이스(201) 및 제2 반도체 디바이스(301)와 같은 반도체 디바이스의 부착(도 1에는 도시되지 않지만 도 2-3을 참조하여 하기 설명되고 논의된다)을 수용하기 위하여 평면이다.
접착제층(103)은 상부 구조(예를 들면, 중합체층(105))의 접착을 보조하기 위하여 제1 캐리어 기판(101) 위에 배치된다. 양태에서, 접착제층(103)은 자외선 접착제를 포함할 수 있고, 이는 자외선 광에 노출시 이의 접착성을 손실한다. 그러나, 다른 유형의 접착제, 예를 들면, 감압 접착제, 방사선 경화성 접착제, 에폭시, 이들의 조합 등이 또한 사용될 수 있다. 접착제층(103)은 반액체 또는 겔 형태로 제1 캐리어 기판(101) 위에 배치될 수 있고, 이는 압력하에 용이하게 변형가능하다.
중합체층(105)은 접착제층(103) 위에 배치되고, 예를 들면, 제1 반도체 디바이스(201) 및 제2 반도체 디바이스(301)가 부착되면, 제1 반도체 디바이스(201) 및 제2 반도체 디바이스(301)에 대한 보호를 제공하기 위하여 이용된다. 양태에서, 중합체층(105)은 포지티브형 물질, 예를 들면, 폴리벤족사졸(PBO, 예를 들면, 물질 HD8820)일 수 있지만, 임의의 적합한 물질, 예를 들면, 폴리이미드 또는 폴리이미드 유도체가 또한 이용될 수 있다. 중합체층(105)은, 예를 들면, 스핀 코팅 공정을 사용하여 약 0.5 ㎛ 내지 약 10 ㎛, 예를 들면, 약 5 ㎛의 두께로 배치될 수 있지만, 임의의 적합한 방법 및 두께가 사용될 수 있다.
제1 시드층(107)은 중합체층(105) 위에 형성된다. 양태에서, 제1 시드층(107)은 후속적인 처리 단계 동안 더 두꺼운 층의 형성을 돕는 도전성 물질의 얇은 층이다. 제1 시드층(107)은 약 1,000 Å 두께의 타이타늄의 층 후, 약 5,000 Å 두께의 구리의 층을 포함할 수 있다. 제1 시드층(107)은 목적하는 물질에 따라, 스퍼터링, 증발, 또는 PECVD 공정과 같은 공정을 사용하여 생성할 수 있다. 약 0.3 ㎛ 내지 약 1 ㎛, 예를 들면, 약 0.5 ㎛의 두께를 갖는 제1 시드층(107)이 형성될 수 있다.
도 1은 또한 제1 시드층(107) 위의 포토레지스트(109)의 배치 및 패턴화를 도시한다. 양태에서, 포토레지스트(109)는, 예를 들면, 스핀 코팅 기술을 사용하여 약 50 ㎛ 내지 약 250 ㎛, 예를 들면, 약 120 ㎛의 높이로 제1 시드층(107) 위에 배치될 수 있다. 배치된 다음, 포토레지스트(109)는 화학 반응을 유도하기 위하여 포토레지스트(109)를 패턴화된 에너지원(예를 들면, 패턴화된 광원)에 노출시켜 패턴화된 광원에 노출된 포토레지스트(109)의 부분에서 물리적 변화를 유도함으로써 패턴화될 수 있다. 그 다음, 개발자는 노출된 포토레지스트(109)에 도포하여 물리적 변화를 활용하고, 목적하는 패턴에 따라 포토레지스트(109)의 노출된 부분 또는 포토레지스트(109)의 노출되지 않은 부분을 선택적으로 제거한다.
양태에서, 포토레지스트(109) 내에 형성된 패턴은 비아(111)를 위한 패턴이다. 비아(111)는 이러한 배치에서 제1 반도체 디바이스(201) 및 제2 반도체 디바이스(301)와 같은 후속적으로 부착된 디바이스의 상이한 면에 위치하도록 형성된다. 그러나, 제1 반도체 디바이스(201) 및 제2 반도체 디바이스가 비아(111)의 반대 면에 배치되도록 위치하는 것과 같이, 비아(111)의 패턴을 위한 임의의 적합한 배열이 이용될 수 있다.
양태에서, 비아(111)는 포토레지스트(109) 내에 형성된다. 양태에서, 비아(111)는 하나 이상의 도전성 물질, 예를 들면, 구리, 텅스텐, 기타 도전성 금속 등을 포함하고, 예를 들면, 전기도금, 무전해 도금 등에 의해 형성될 수 있다. 양태에서, 제1 시드층(107) 및 포토레지스트(109)를 전기도금 용액에 담그거나 함침시키는 전기도금 공정이 사용된다. 제1 시드층(107) 표면을 제1 시드층(107)이 전기도금 공정에서 캐소드 기능을 하는 외부 DC 전원 공급의 음성 면에 전기적으로 연결한다. 고체 도전성 애노드, 예를 들면, 구리 애노드를 또한 용액 중에 함침시키고, 전원 공급의 양성 면에 부착한다. 애노드로부터의 원자가 용액 중에 용해되고, 이로부터 캐소드, 예를 들면, 제1 시드층(107)은 용해된 원자를 획득하고, 이로써 포토레지스트(109)의 개구 내에 제1 시드층(107)의 노출된 도전성 영역이 도금된다.
포토레지스트(109) 및 제1 시드층(107)을 사용하여 비아(111)가 형성되면, 포토레지스트(109)는 적합한 제거 공정(도 1에 도시되지 않지만 하기 도 3에 도시된다)을 사용하여 제거될 수 있다. 양태에서, 포토레지스트(109)를 제거하는데 플라스마 애싱 공정을 사용할 수 있고, 이로써 포토레지스트(109)가 열 분해를 겪고 제거될 수 있을 때까지 포토레지스트(109)의 온도가 증가할 수 있다. 그러나, 임의의 기타 적합한 공정, 예를 들면, 습식 스트립을 대안적으로 이용할 수 있다. 포토레지스트(109)의 제거는 제1 시드층(107)의 하부를 노출시킬 수 있다.
노출되면, 제1 시드층(107)의 노출된 부분의 제거가 수행될 수 있다(도 1에 도시되지 않지만 하기 도 3에 나타난다). 양태에서, 제1 시드층(107)의 노출된 부분(예를 들면, 비아(111)에 의해 덮여지지 않은 부분)은, 예를 들면, 습식 또는 건식 에칭 공정에 의해 제거될 수 있다. 예를 들면, 건식 에칭 공정에서 반응물은 마스크로서 비아(111)를 사용하여 제1 시드층(107)을 향할 수 있다. 또 다른 양태에서, 제1 시드층(107)의 노출된 부분을 제거하기 위하여 에칭액은 분무되거나, 그렇지 않으면 제1 시드층(107)과 접촉될 수 있다. 제1 시드층(107)의 노출된 부분이 에칭된 후, 중합체층(105) 부분은 비아(111) 사이에 노출된다.
도 2는 비아(111)(도 2에 도시되지 않지만 도 3에 관하여 하기 도시되고 기재됨) 내에서 중합체층(105)에 부착될 제1 반도체 디바이스(201)를 도시한다. 양태에서, 제1 반도체 디바이스(201)는 제1 기판(203), 제1 능동 디바이스(개별적으로 도시되지 않음), 제1 금속화층(205), 제1 접촉 패드(207), 제1 패시베이션층(211), 및 제1 외부 커넥터(209)를 포함한다. 제1 기판(203)은 실리콘 온 인슐레이터(SOI: silicon-on-insulator) 기판의 벌크 규소, 도핑 또는 비도핑, 또는 활성 층을 포함할 수 있다. 일반적으로, SOI 기판은 규소, 게르마늄, 규소 게르마늄, SOI, 규소 게르마늄 온 인슐레이터(SGOI: silicon germanium on insulator), 또는 이의 조합과 같은 반도체 물질의 층을 포함한다. 사용될 수 있는 다른 기판은 다층 기판, 경사형 기판, 또는 혼성 배향 기판을 포함한다.
제1 능동 디바이스는 제1 반도체 디바이스(201) 디자인의 목적하는 구조적 및 기능적 필요조건을 발생시키는데 사용될 수 있는 커패시터, 레지스터, 인덕터 등과 같은 광범위한 능동 디바이스 및 수동 디바이스를 포함한다. 제1 능동 디바이스는 임의의 적합한 방법을 사용하여 제1 기판(203) 내에 또는 그 위에 형성될 수 있다.
제1 금속화층(205)은 제1 기판(203) 및 제1 능동 디바이스 위에 형성되고, 다양한 능동 디바이스에 연결되어 기능적 회로를 형성하도록 디자인된다. 양태에서, 제1 금속화층(205)은 유전체와 도전성 물질의 교대 층으로 형성되고, 임의의 적합한 공정(예를 들면, 증착, 다마신, 듀얼 다마신 등)을 통해 형성될 수 있다. 양태에서, 하나 이상의 층간 유전층(ILD)에 의해 제1 기판(203)으로부터 분리된 금속화의 4개의 층이 존재할 수 있지만, 제1 금속화층(205)의 정확한 수는 제1 반도체 디바이스(201)의 디자인에 따라 좌우된다.
제1 접촉 패드(207)는 제1 금속화층(205)위에 전기 접촉으로 형성될 수 있다. 제1 접촉 패드(207)는 알루미늄을 포함할 수 있지만, 구리와 같은 기타 물질이 대안적으로 사용될 수 있다. 스퍼터링과 같은 성막 공정을 사용하여 물질(도시되지 않음)의 층을 형성한 다음, 물질의 층 부분을 적합한 공정(예를 들면, 포토리소그래피 마스킹 및 에칭)을 통해 제거하여 제1 접촉 패드(207)를 형성함으로써, 제1 접촉 패드(207)는 형성될 수 있다. 그러나, 임의의 다른 적합한 공정을 이용하여 제1 접촉 패드(207)를 형성할 수 있다. 약 0.5 ㎛ 내지 약 4 ㎛, 예를 들면, 약 1.45 ㎛의 두께를 갖는 제1 접촉 패드가 형성될 수 있다.
제1 패시베이션층(211)은 제1 금속화층(205) 및 제1 접촉 패드(207) 위의 제1 기판(203) 위에 형성될 수 있다. 제1 패시베이션층(211)은 폴리벤족사졸(PBO)과 같은 하나 이상의 적합한 유전체로 만들어질 수 있지만, 폴리이미드 또는 폴리이미드 유도체와 같은 임의의 적합한 물질이 대안적으로 이용될 수 있다. 제1 패시베이션층(211)은, 예를 들면, 스핀 코팅 공정을 사용하여 약 5 ㎛ 내지 약 25 ㎛, 예를 들면, 약 7 ㎛ 두께로 배치될 수 있지만, 임의의 적합한 방법 및 두께가 대안적으로 사용될 수 있다.
제1 외부 커넥터(209)는 형성되어 제1 접촉 패드(207)와, 예를 들면, 제1 재분배층(505)(도 2에 도시되지 않지만, 도 5b에 관하여 하기 도시되고 설명됨) 사이에 접촉을 위한 도전성 영역을 제공할 수 있다. 양태에서, 제1 외부 커넥터(209)는 도전성 필라일 수 있고, 포토레지스트(도시되지 않음)를 제1 패시베이션층(211) 위에 약 5 ㎛ 내지 약 20 ㎛, 예를 들면, 약 10 ㎛의 두께로 초기에 형성함으로써 형성될 수 있다. 포토레지스트는 제1 패시베이션층(211)의 노출 부분으로 패턴화될 수 있고, 이를 통해 도전성 필라가 확장될 것이다. 패턴화된 다음, 포토레지스트는 마스크로서 사용되어 제1 패시베이션층(211)의 목적하는 부분을 제거할 수 있고, 이로써 제1 접촉 패드(207)의 하부를 노출시키고, 이에 제1 외부 커넥터(209)가 접촉할 것이다.
제1 외부 커넥터(209)는 제1 패시베이션층(211) 및 포토레지스트 둘 다의 개구 내에 형성될 수 있다. 제1 외부 커넥터(209)는 구리와 같은 도전성 물질로부터 형성될 수 있지만, 다른 도전성 물질, 예를 들면, 니켈, 금, 또는 금속 합금, 이의 조합 등이 또한 사용될 수 있다. 추가로, 이에 제1 외부 커넥터(209)가 형성되는 것이 바람직한 제1 접촉 패드(207)의 도전성 부분을 통해 전류를 흐르게 하고, 제1 접촉 패드(207)를 용액 중에 함침시킴으로써, 제1 외부 커넥터(209)는 전기도금과 같은 공정을 사용하여 형성될 수 있다. 용액 및 전류는 포토레지스트 및 제1 패시베이션층(211)의 개구를 채우고/채우거나 과도하게 채우기 위하여 개구 내에, 예를 들면, 구리를 성막시키고, 이로써 제1 외부 커넥터(209)가 형성된다. 그 다음, 제1 패시베이션층(211)의 개구 밖의 과량의 도전성 물질 및 포토레지스트를, 예를 들면, 애싱 공정, 화학적 기계 연마(CMP) 공정, 이의 조합 등을 사용하여 제거할 수 있다.
그러나, 당해 분야의 숙련가는 상기 기재된 제1 외부 커넥터(209)를 형성하는 공정이 설명을 위한 것일 뿐, 양태를 이러한 정확한 공정으로 한정함을 의미하지 않는다는 것을 인식할 것이다. 그보다, 제1 외부 커넥터(209)를 형성하기 위한 임의의 적합한 공정이 대안적으로 이용될 수 있기 때문에, 기재된 공정은 예시에 불과하다는 것이 의도된다. 모든 적합한 공정은 본 발명의 양태의 범위 내에 포함됨이 완전하게 의도된다.
다이 부착 필름(DAF)(217)은 제1 반도체 디바이스(201)의 중합체층(105)에 대한 부착을 보조하기 위하여 제1 기판(203)의 반대 면 위에 배치될 수 있다. 양태에서, 다이 부착 필름(217)은 에폭시 수지, 페놀 수지, 아크릴 고무, 실리카 충전제, 또는 이의 조합이고, 라미네이션 기술을 사용하여 적용된다. 그러나, 임의의 다른 적합한 대안적인 물질 및 형성 방법이 대안적으로 이용될 수 있다.
도 3은 제2 반도체 디바이스(301)의 배치와 함께 중합체층(105) 위의 제1 반도체 디바이스(201)의 배치를 도시한다. 양태에서, 제2 반도체 디바이스(301)는 제2 기판(303), 제2 능동 디바이스(개별적으로 도시되지 않음), 제2 금속화층(305), 제2 접촉 패드(307), 제2 패시베이션층(311), 및 제2 외부 커넥터(309)를 포함할 수 있다. 양태에서, 제2 기판(303), 제2 능동 디바이스, 제2 금속화층(305), 제2 접촉 패드(307), 제2 패시베이션층(311), 및 제2 외부 커넥터(309)는 제1 기판(203), 제1 능동 디바이스, 제1 금속화층(205), 제1 접촉 패드(207), 제1 패시베이션층(211), 및 제1 외부 커넥터(209)와 유사할 수 있지만, 또한 상이할 수 있다.
양태에서, 제1 반도체 디바이스(201) 및 제2 반도체 디바이스(301)는, 예를 들면, 픽 앤 플레이스(pick and place) 공정을 사용하여 중합체층(105) 위에 배치될 수 있다. 그러나, 제1 반도체 디바이스(201) 및 제2 반도체 디바이스(301)를 배치하는 임의의 다른 방법이 또한 이용될 수 있다.
도 4는 비아(111), 제1 반도체 디바이스(201) 및 제2 반도체 디바이스(301)의 밀봉을 도시한다. 밀봉은 몰딩 디바이스(도 4에 도시되지 않음)에서 수행될 수 있고, 이는 상부 몰딩부 및 상부 몰딩부와 분리될 수 있는 하부 몰딩부를 포함할 수 있다. 상부 몰딩부가 하부 몰딩부에 인접하게 낮은 경우, 제1 캐리어 기판(101), 비아(111), 제1 반도체 디바이스(201), 및 제2 반도체 디바이스(301)에 있어서 몰딩 공동(cavity)이 형성될 수 있다.
밀봉 공정 동안, 상부 몰딩부는 하부 몰딩부에 인접하게 배치될 수 있고, 이로서 제1 캐리어 기판(101), 비아(111), 제1 반도체 디바이스(201), 및 제2 반도체 디바이스(301)는 몰딩 공동 내에 내포된다. 내포되면, 상부 몰딩부 및 하부 몰딩부는 몰딩 공동으로부터 기체의 유입 및 유출을 제어하기 위하여 공기 밀폐를 형성할 수 있다. 밀폐되면, 밀봉재(401)는 몰딩 공동 내에 배치될 수 있다. 밀봉재(401)는 몰딩 화합물 수지, 예를 들면, 폴리이미드, PPS, PEEK, PES, 내열 결정 수지, 이의 조합 등일 수 있다. 밀봉재(401)는 상부 몰딩부 및 하부 몰딩부의 정렬 전에 몰딩 공동 내에 배치될 수 있거나, 주입구를 통해 몰딩 공동으로 주입될 수 있다.
밀봉재(401)가 몰딩 공동 내로 배치되어 밀봉재(401)가 제1 캐리어 기판(101), 비아(111), 제1 반도체 디바이스(201), 및 제2 반도체 디바이스(301)를 밀봉하면, 최적의 보호를 위하여 밀봉재(401)를 굳히기 위하여 밀봉재(401)를 경화시킬 수 있다. 몰딩 화합물이 밀봉재(401)로서 선택된 양태에서, 경화는 밀봉재(401)를 약 100℃ 내지 약 130℃, 예를 들면, 약 125℃로 약 60 초 내지 약 3000 초, 예를 들면, 약 600 초 동안 가열하는 공정을 통해 발생할 수 있지만, 정확한 경화 공정은 적어도 부분적으로 밀봉재(401)로 선택된 특정한 물질에 따라 좌우된다. 추가로, 개시제 및/또는 촉매가 경화 공정을 더 잘 제어하기 위하여 밀봉재(401)에 포함될 수 있다.
그러나, 당해 분야의 숙련가가 인식할 것인 바와 같이, 상기 기재된 경화 공정은 예시적인 공정에 불과할 뿐, 현재 양태로 한정하는 것을 의도하지 않는다. 기타 경화 공정, 예를 들면, 조사 또는 심지어 밀봉재(401)가 주위 온도에서 굳도록 하는 공정이 대안적으로 사용될 수 있다. 임의의 적합한 경화 공정이 사용될 수 있고, 모든 이러한 공정은 본원에 논의된 양태의 범위 내에 포함되는 것이 완전히 의도된다.
도 4는 또한 추가의 처리를 위하여 비아(111), 제1 반도체 디바이스(201), 및 제2 반도체 디바이스(301)를 노출시키기 위한 밀봉재(401)의 시닝을 도시한다. 시닝은, 예를 들면, 기계적 분쇄 또는 화학적 기계 연마(CMP) 공정을 사용하여 수행될 수 있고, 비아(111), 제1 외부 커넥터(209)(제1 반도체 디바이스(201) 위), 및 제2 외부 커넥터(309)(제2 반도체 디바이스(301) 위)가 노출될 때까지, 화학적 에칭액 및 연마재를 밀봉재(401), 제1 반도체 디바이스(201) 및 제2 반도체 디바이스(301)를 반응시키고 분쇄하는데 이용한다. 이와 같이, 제1 반도체 디바이스(201), 제2 반도체 디바이스(301), 및 비아(111)는 밀봉재(401)와 평면인 평면 표면을 갖을 수 있다.
그러나, 상기 기재된 CMP 공정은 하나의 예시적인 양태로서 나타낸 것이고, 양태로 한정하는 것을 의도하지 않는다. 임의의 다른 적합한 제거 공정이 대안적으로 밀봉재(401), 제1 반도체 디바이스(201), 및 제2 반도체 디바이스(301)를 시닝하고 비아(111)를 노출하는데 사용될 수 있다. 예를 들면, 일련의 화학적 에칭이 이용될 수 있다. 이러한 공정 및 임의의 기타 적합한 공정이 대안적으로 밀봉재(401), 제1 반도체 디바이스(201), 및 제2 반도체 디바이스(301)를 시닝하는데 이용될 수 있고, 모든 이러한 공정은 양태의 범위 내에 포함되는 것이 완전히 의도된다.
도 5a-5b는 밀봉재(401) 및 현재 노출된 제1 반도체 디바이스(201), 제2 반도체 디바이스, 및 비아(111)의 위에 재분배 구조(500)의 형성을 도시하고, 도 5b는 도 5a의 점선 박스(502)의 근접도를 도시한다. 양태에서, 제1 재분배 패시베이션층(501)을 밀봉재(401) 위에 초기에 형성함으로써, 재분배 구조(500)가 형성될 수 있다. 양태에서, 제1 재분배 패시베이션층(501)은 폴리벤족사졸(PBO)일 수 있지만, 임의의 적합한 물질, 예를 들면, 폴리이미드 또는 폴리이미드 유도체가 대안적으로 이용될 수 있다. 제1 재분배 패시베이션층(501)은, 예를 들면, 스핀 코팅 공정을 사용하여 약 5 ㎛ 내지 약 17 ㎛, 예를 들면, 약 7 ㎛의 두께로 배치될 수 있지만, 임의의 적합한 방법 및 두께가 대안적으로 사용될 수 있다.
제1 재분배 패시베이션층(501)이 형성되면, 제1 반도체 디바이스(201), 제2 반도체 디바이스(301), 및 비아(111)에 전기적 연결을 만들기 위하여, 제1 재분배 비아(503)를 제1 재분배 패시베이션층(501)을 통해 형성할 수 있다. 양태에서, 예를 들면, 다마신 공정을 사용하여 제1 재분배 비아(503)를 형성할 수 있고, 이로써, 제1 재분배 패시베이션층(501)을 초기에 패턴화하여, 예를 들면, 포토리소그래피 마스킹 및 에칭 공정을 사용하거나, 제1 재분배 패시베이션층(501)이 감광성인 경우, 제1 재분배 패시베이션층(501)의 물질을 노출 및 현상시킴으로써, 개구를 형성한다. 패턴화되면, 개구를 구리와 같은 도전성 물질로 채우고, 예를 들면, 화학적 기계 연마와 같은 평탄화 공정을 사용하여 임의의 과량의 물질을 제거한다. 그러나, 임의의 적합한 공정 또는 물질이 이용될 수 있다.
제1 재분배 비아(503)가 형성된 후, 제1 재분배층(505)을 제1 재분배 비아(503)와 전기적 연결로 그 위에 형성한다. 양태에서, CVD 또는 스퍼터링과 같은 적합한 형성 공정을 통해 타이타늄 구리 합금의 시드층(도시되지 않음)을 초기에 형성함으로써, 제1 재분배층(505)을 형성할 수 있다. 그 다음, 포토레지스트(또한 도시되지 않음)를 형성하여 시드층을 덮을 수 있고, 그 다음, 포토레지스트를 패턴화하여 제1 재분배층(505)이 위치하는 것이 바람직한 위치에 시드층의 이들 부분을 노출시킬 수 있다.
포토레지스트가 형성되고 패턴화되면, 도금과 같은 성막 공정을 통해 구리와 같은 도전성 물질을 시드층 위에 형성할 수 있다. 약 1 ㎛ 내지 약 10 ㎛, 예를 들면, 약 5 ㎛의 두께를 갖는 도전성 물질이 형성될 수 있다. 그러나, 논의된 물질 및 방법은 도전성 물질을 형성하는데 적합하지만, 이들 물질은 예시일 뿐이다. 임의의 다른 적합한 물질, 예를 들면, AlCu 또는 Au, 및 임의의 다른 적합한 형성 공정, 예를 들면, CVD 또는 PVD가 제1 재분배층(505)을 형성하는데 대안적으로 사용될 수 있다.
도전성 물질이 형성되면, 적합한 제거 공정, 예를 들면, 화학적 스트립핑 및/또는 애싱을 통해 포토레지스트를 제거할 수 있다. 추가로, 포토레지스트의 제거 후, 예를 들면, 마스크로서 도전성 물질을 사용하는 적합한 에칭 공정을 통해 포토레지스트로 덮힌 이러한 시드층 부분을 제거할 수 있다.
임의로, 목적하는 경우, 제1 재분배층(505)이 형성된 후, 제1 재분배층(505)을 보호하는 것을 돕기 위하여 제1 재분배층(505)의 표면 처리를 수행할 수 있다. 양태에서, 표면 처리는 제1 재분배층(505)과 상부 층(예를 들면, 제2 재분배 패시베이션층(507)) 사이의 계면 접착을 개선시키기 위하여 제1 재분배층(505)의 표면을, 예를 들면, 아르곤, 질소, 산소 또는 혼합된 Ar/N2/O2 주위 환경의 플라스마에 노출시키는 플라스마 처리와 같은 디스컴 처리일 수 있다. 그러나, 임의의 적합한 표면 처리를 이용할 수 있다.
제1 재분배층(505)이 형성된 후, 제2 재분배 패시베이션층(507)을 형성하여 제1 재분배층(505)을 단리시키는 것을 도울 수 있다. 양태에서, 제2 재분배 패시베이션층(507)은 제1 재분배 패시베이션층(501)과 상이한 물질일 수 있고, 예를 들면, 하부 층(예를 들면, 제1 재분배층(505) 및 제1 재분배 패시베이션층(501))에 더 높은 접착력을 갖는 유전체, 예를 들면, 제1 재분배 패시베이션층(501)에 사용되는 포지티브형 PBO보다 낮은 현상부족(under-developing) 위험성을 갖는 네가티브형 물질인 저온 경화된 폴리이미드일 수 있다.
저온 경화된 폴리이미드가 조성물에 사용되는 하나의 특정 양태에서, 저온 경화된 폴리이미드 용매 중에 배치된 광활성 부품(PAC)과 함께 저온 경화된 폴리이미드 수지를 포함할 수 있는 저온 경화된 폴리이미드 조성물을 초기에 생성함으로써, 저온 경화된 폴리이미드를 형성할 수 있다. 양태에서, 저온 경화된 폴리이미드 수지는 하기 화학식의 단량체로 만들어진 중합체를 포함할 수 있다:
Figure 112016096287812-pat00001
추가로, 저온 경화된 폴리이미드 수지는 상기 기재된 바와 같은 양태 중 하나일 수 있고, 저온 경화된 폴리이미드 수지는 본원에 기재된 특정한 예시로만 한정되는 것을 의도하지 않는다. 그보다, 임의의 적합한 저온 경화된 폴리이미드 수지는 대안적으로 이용될 수 있고, 모든 이러한 감광성 폴리이미드 수지는 양태의 범위 내에 포함되는 것이 완전히 의도된다.
PAC는 광활성 부품, 예를 들면, 광산 발생제, 광염기 발생제, 유리 라디칼 발생제 등일 수 있고, PAC는 포지티브 활성 또는 네가티브 활성일 수 있다. PAC가 광산 발생제인 양태에서, PAC는 할로겐화된 트리아진, 오늄 염, 디아조늄 염, 방향족 디아조늄 염, 포스포늄 염, 설포늄 염, 요오도늄 염, 이미드 설포네이트, 옥심 설포네이트, 디설폰, o-니트로벤질설포네이트, 설폰화된 에스테르, 할로겐화된 설포닐옥시 디카복시미드, 디아조디설폰, α-시아노옥시아민-설포네이트, 이미드설포네이트, 케토디아조설폰, 설포닐디아조에스테르, 1,2-디(아릴설포닐)하이드라진, 니트로벤질 에스테르, 및 s-트리아진 유도체, 이의 적합한 조합 등을 포함할 수 있다.
사용될 수 있는 광산 발생제의 특정한 예는 α-(트리플루오로메틸설포닐옥시)-비사이클로[2.2.1]헵트-5-엔-2,3-디카복시미드(MDT), N-하이드록시-나프탈이미드(DDSN), 벤조인 토실레이트, t-부틸페닐-α-(p-톨루엔설포닐옥시)-아세테이트 및 t-부틸-α-(p-톨루엔설포닐옥시)-아세테이트, 트리아릴설포늄 및 디아릴요오도늄 헥사플루오로안티모네이트, 헥사플루오로아르세네이트, 트리플루오로메탄설포네이트, 요오도늄 퍼플루오로옥탄설포네이트, N-캄포르설포닐옥시나프탈이미드, N-펜타플루오로페닐설포닐옥시나프탈이미드, 이온성 요오도늄 설포네이트, 예를 들면, 디아릴 요오도늄(알킬 또는 아릴) 설포네이트 및 비스-(디-t-부틸페닐)요오도늄 캄파닐설포네이트, 퍼플루오로알칸설포네이트, 예를 들면, 퍼플루오로펜탄설포네이트, 퍼플루오로옥탄설포네이트, 퍼플루오로메탄설포네이트, 아릴(예를 들면, 페닐 또는 벤질) 트리플레이트, 예를 들면, 트리페닐설포늄 트리플레이트 또는 비스-(t-부틸페닐)요오도늄 트리플레이트; 피로갈롤 유도체(예를 들면, 피로갈롤의 트리메실레이트), 하이드록시이미드의 트리플루오로메탄설포네이트 에스테르, α,α'-비스-설포닐-디아조메탄, 니트로-치환된 벤질 알코올의 설포네이트 에스테르, 나프토퀴논-4-디아지드, 알킬 디설폰 등을 포함한다.
PAC가 유리 라디칼 발생제인 양태에서, PAC는 n-페닐글리신, 방향족 케톤, 예를 들면, 벤조페논, N,N'-테트라메틸-4,4'-디아미노벤조페논, N,N'-테트라에틸-4,4'-디아미노벤조페논, 4-메톡시-4'-디메틸아미노벤조-페논, 3,3'-디메틸-4-메톡시벤조페논, p,p'-비스(디메틸아미노)벤조-페논, p,p'-비스(디에틸아미노)-벤조페논, 안트라퀴논, 2-에틸안트라퀴논, 나프타퀴논 및 페난트라퀴논, 벤조인, 예를 들면, 벤조인, 벤조인메틸에테르, 벤조인에틸에테르, 벤조인이소프로필에테르, 벤조인-n-부틸에테르, 벤조인-페닐에테르, 메틸벤조인 및 에틸벤조인, 벤질 유도체, 예를 들면, 디벤질, 벤질디페닐디설파이드 및 벤질디메틸케탈, 아크리딘 유도체, 예를 들면, 9-페닐아크리딘 및 1,7-비스(9-아크리디닐)헵탄, 티옥산톤, 예를 들면, 2-클로로티옥산톤, 2-메틸티옥산톤, 2,4-디에틸티옥산톤, 2,4-디메틸티옥산톤 및 2-이소프로필티옥산톤, 아세토페논, 예를 들면, 1,1-디클로로아세토페논, p-t-부틸디클로로-아세토페논, 2,2-디에톡시아세토페논, 2,2-디메톡시-2-페닐아세토페논, 및 2,2-디클로로-4-페녹시아세토페논, 2,4,5-트리아릴이미다졸 이량체, 예를 들면, 2-(o-클로로페닐)-4,5-디페닐이미다졸 이량체, 2-(o-클로로페닐)-4,5-디-(m-메톡시페닐 이미다졸 이량체, 2-(o-플루오로페닐)-4,5-디페닐이미다졸 이량체, 2-(o-메톡시페닐)-4,5-디페닐이미다졸 이량체, 2-(p-메톡시페닐)-4,5-디페닐이미다졸 이량체, 2,4-디(p-메톡시페닐)-5-페닐이미다졸 이량체, 2-(2,4-디메톡시페닐)-4,5-디페닐이미다졸 이량체 및 2-(p-메틸머캅토페닐)-4,5-디페닐이미다졸 이량체, 이의 적합한 조합 등을 포함할 수 있다.
PAC가 광염기 발생제인 양태에서, PAC는 4차 암모늄 디티오카바메이트, α 아미노케톤, 옥심-우레탄 함유 분자, 예를 들면, 디벤조페논옥심 헥사메틸렌 디우레탄, 암모늄 테트라오가닐보레이트 염, 및 N-(2-니트로벤질옥시카보닐) 환형 아민, 이의 적합한 조합 등을 포함할 수 있다. 그러나, 당해 분야의 숙련가는 본원에 열거된 화학 화합물이 PAC의 예시적인 예로서 의도될 뿐, 특정하게 기재된 이들 PAC로만 양태를 한정함을 의도하지 않는다는 인식할 것이다. 그보다, 임의의 적합한 PAC가 대안적으로 이용될 수 있고, 모든 이러한 PAC는 본 발명의 양태의 범위 내에 포함되는 것이 완전히 의도된다.
양태에서, 저온 경화된 폴리이미드 용매가 유기 용매일 수 있고, 임의의 적합한 용매, 예를 들면, 케톤, 알코올, 다가알코올, 에테르, 글리콜 에테르, 환형 에테르, 방향족 탄화수소, 에스테르, 프로피오네이트, 락테이트, 락틱 에스테르, 알킬렌 글리콜 모노알킬 에테르, 알킬 락테이트, 알킬 알콕시프로피오네이트, 환형 락톤, 고리를 함유하는 모노케톤 화합물, 알킬렌 카보네이트, 알킬 알콕시아세테이트, 알킬 피루베이트, 에틸렌 글리콜 알킬 에테르 아세테이트, 디에틸렌 글리콜, 프로필렌 글리콜 알킬 에테르 아세테이트, 알킬렌 글리콜 알킬 에테르 에스테르, 알킬렌 글리콜 모노알킬 에스테르, 또는 등을 포함할 수 있다.
저온 경화된 폴리이미드 조성물을 위하여 저온 경화된 폴리이미드 용매로서 사용될 수 있는 물질의 특정한 예는 아세톤, 메탄올, 에탄올, 톨루엔, 크실렌, 4-하이드록시-4-메틸-2-펜타톤, 테트라하이드로푸란, 메틸 에틸 케톤, 사이클로헥산온, 메틸 이소아밀 케톤, 2-헵탄온, 에틸렌 글리콜, 에틸렌 글리콜 모노아세테이트, 에틸렌 글리콜 디메틸 에테르, 에틸렌 글리콜 메틸에틸 에테르, 에틸렌 글리콜 모노에틸 에테르, 메틸 셀로솔브 아세테이트, 에틸 셀로솔브 아세테이트, 디에틸렌 글리콜, 디에틸렌 글리콜 모노아세테이트, 디에틸렌 글리콜 모노메틸 에테르, 디에틸렌 글리콜 디에틸 에테르, 디에틸렌 글리콜 디메틸 에테르, 디에틸렌 글리콜 에틸메틸 에테르, 디에틸렌 글리콜 모노에틸 에테르, 디에틸렌 글리콜 모노부틸 에테르, 에틸 2-하이드록시프로피오네이트, 메틸 2-하이드록시-2-메틸프로피오네이트, 에틸 2-하이드록시-2-메틸프로피오네이트, 에틸 에톡시아세테이트, 에틸 하이드록시아세테이트, 메틸 2-하이드록시-2-메틸부타네이트, 메틸 3-메톡시프로피오네이트, 에틸 3-메톡시프로피오네이트, 메틸 3-에톡시프로피오네이트, 에틸 3-에톡시프로피오네이트, 에틸 아세테이트, 부틸 아세테이트, 메틸 락테이트 및 에틸 락테이트, 프로필렌 글리콜, 프로필렌 글리콜 모노아세테이트, 프로필렌 글리콜 모노에틸 에테르 아세테이트, 프로필렌 글리콜 모노메틸 에테르 아세테이트, 프로필렌 글리콜 모노프로필 메틸 에테르 아세테이트, 프로필렌 글리콜 모노부틸 에테르 아세테이트, 프로필렌 글리콜 모노부틸 에테르 아세테이트, 프로필렌 글리콜 모노메틸 에테르 프로피오네이트, 프로필렌 글리콜 모노에틸 에테르 프로피오네이트, 프로필렌 글리콜 메틸 에테르 아세테이트, 프로필렌 글리콜 에틸 에테르 아세테이트, 에틸렌 글리콜 모노메틸 에테르 아세테이트, 에틸렌 글리콜 모노에틸 에테르 아세테이트, 프로필렌 글리콜 모노메틸 에테르, 프로필렌 글리콜 모노에틸 에테르, 프로필렌 글리콜 모노프로필 에테르, 프로필렌 글리콜 모노부틸 에테르, 에틸렌 글리콜 모노메틸 에테르, 에틸렌 글리콜 모노에틸 에테르, 프로필 락테이트, 및 부틸 락테이트, 에틸 3-에톡시프로피오네이트, 메틸 3-메톡시프로피오네이트, 메틸 3-에톡시프로피오네이트, 및 에틸 3-메톡시프로피오네이트, β-프로피오락톤, β-부티로락톤, γ-부티로락톤, α-메틸-γ-부티로락톤, β-메틸-γ-부티로락톤, γ-발레로락톤, γ-카프로락톤, γ-옥타노익 락톤, α-하이드록시-γ-부티로락톤, 2-부탄온, 3-메틸부탄온, 피나콜론, 2-펜탄온, 3-펜탄온, 4-메틸-2-펜탄온, 2-메틸-3-펜탄온, 4,4-디메틸-2-펜탄온, 2,4-디메틸-3-펜탄온, 2,2,4,4-테트라메틸-3-펜탄온, 2-헥산온, 3-헥산온, 5-메틸-3-헥산온, 2-헵탄온, 3-헵탄온, 4-헵탄온, 2-메틸-3-헵탄온, 5-메틸-3-헵탄온, 2,6-디메틸-4-헵탄온, 2-옥탄온, 3-옥탄온, 2-노난온, 3-노난온, 5-노난온, 2-데칸온, 3-데칸온, 4-데칸온, 5-헥센-2-온, 3-펜텐-2-온, 사이클로펜탄온, 2-메틸사이클로펜탄온, 3-메틸사이클로펜탄온, 2,2-디메틸사이클로펜탄온, 2,4,4-트리메틸사이클로펜탄온, 사이클로헥산온, 3-메틸사이클로헥산온, 4-메틸사이클로헥산온, 4-에틸사이클로헥산온, 2,2-디메틸사이클로헥산온, 2,6-디메틸사이클로헥산온, 2,2,6-트리메틸사이클로헥산온, 사이클로헵탄온, 2-메틸사이클로헵탄온, 3-메틸사이클로헵탄온, 피렌 카보네이트, 비닐렌 카보네이트, 에틸렌 카보네이트, 및 부틸렌 카보네이트, 아세테이트-2-메톡시에틸, 아세테이트-2-에톡시에틸, 아세테이트-2-(2-에톡시에톡시)에틸, 아세테이트-3-메톡시-3-메틸부틸, 아세테이트-1-메톡시-2-프로필, 디프로필렌 글리콜, 모노메틸에테르, 모노에틸에테르, 모노프로필에테르, 모노부틸에테르, 모노페닐에테르, 디프로필렌 글리콜 모노아세테이트, 디옥산, 에틸 락테이트, 메틸 아세테이트, 에틸 아세테이트, 부틸 아세테이트, 메틸 피루베이트, 에틸 피루베이트, 프로필 피루베이트, 메틸 메톡시프로피오네이트, 에틸 에톡시프로피오네이트, n-메틸피롤리돈(NMP), 2-메톡시에틸 에테르(디글림), 에틸렌 글리콜 모노메틸 에테르, 프로필렌 글리콜 모노메틸 에테르; 메틸 프로피오네이트, 에틸 프로피오네이트 및 에틸 에톡시 프로피오네이트, 메틸에틸 케톤, 사이클로헥산온, 2-헵탄온, 이산화탄소, 사이클로펜타톤, 사이클로헥산온, 에틸 3-에톡시프로피오네이트, 프로필렌 글리콜 메틸 에테르 아세테이트(PGMEA), 메틸렌 셀로솔브, 부틸 아세테이트, 및 2-에톡시에탄올, N-메틸포름아미드, N,N-디메틸포름아미드, N-메틸포름아닐리드, N-메틸아세트아미드, N,N-디메틸아세트아미드, N-메틸피롤리돈, 디메틸설폭사이드, 벤질 에틸 에테르, 디헥실 에테르, 아세토닐아세톤, 이소포론, 카프로산, 카프릴산, 1-옥탄올, 1-노난올, 벤질 알코올, 벤질 아세테이트, 에틸 벤조에이트, 디에틸 옥살레이트, 디에틸 말레에이트, γ-부티로락톤, 에틸렌 카보네이트, 프로필렌 카보네이트, 페닐 셀로솔브 아세테이트 등을 포함한다.
양태에서, 저온 경화된 폴리이미드 수지 및 PAC를, 임의의 목적하는 첨가제 또는 기타 제제와 함께, 도포를 위하여 저온 경화된 폴리이미드 용매에 첨가한다. 예를 들면, 저온 경화된 폴리이미드 수지는 약 5% 내지 약 50%, 예를 들면, 약 25%의 농도를 갖을 수 있고, PAC는 약 0.1% 내지 약 20%, 예를 들면, 약 5%의 농도를 갖을 수 있다. 첨가된 후, 비균질 혼합 또는 일정하지 않은 조성물에 의하여 유발되는 결함이 없다는 것을 보장하기 위해서 저온 경화된 폴리이미드 조성물 전체에서 균질 조성물을 달성하기 위하여 혼합물을 혼합한다. 함께 혼합되면, 저온 경화된 폴리이미드 조성물은 이의 사용 전에 보관되거나 즉시 사용될 수 있다.
준비되면, 저온 경화된 폴리이미드 조성물을 제1 재분배층(505) 및 제1 재분배 패시베이션층(501) 위에 초기 도포함으로써, 제2 재분배 패시베이션층(507)은 이용될 수 있다. 제2 재분배 패시베이션층(507)을 제1 재분배층(505)에 도포하여 제2 재분배 패시베이션층(507)으로 제1 재분배층(505)의 상부 노출된 표면을 코팅할 수 있고, 스핀-온 코팅 공정, 딥 코팅 방법, 에어-나이프 코팅 방법, 커튼 코팅 방법, 와이어-바 코팅 방법, 그라비어 코팅 방법, 라미네이션 방법, 압출 코팅 방법, 이의 조합 등과 같은 공정을 사용하여 도포할 수 있다. 제2 재분배 패시베이션층(507)은 약 7 ㎛ 내지 약 35 ㎛의 두께로 배치될 수 있다.
도포되면, 노출(하기 추가로 기재됨) 전에 제2 재분배 패시베이션층(507)을 경화시키고 건조시키기 위하여, 제2 재분배 패시베이션층(507)을 베이킹할 수 있다. 제2 재분배 패시베이션층(507)의 경화 및 건조는 용매 부품을 제거하고, 수지, PAC, 및 임의의 다른 선택된 첨가제를 남긴다. 양태에서, 용매를 증발시키는데 적합한 온도, 예를 들면, 약 40℃ 내지 150℃, 예를 들면, 약 150℃에서 프리베이킹을 수행할 수 있지만, 정확한 온도는 제2 재분배 패시베이션층(507)을 위해 선택된 물질에 따라 좌우된다. 프리베이킹은 제2 재분배 패시베이션층(507)을 경화시키고 건조시키는데 충분한 시간, 예를 들면, 약 10 초 내지 약 5 분, 예를 들면, 약 270 초 동안 수행된다.
경화되고 건조되면, 제1 재분배층(505)에 개구를 형성하기 위하여, 제2 재분배 패시베이션층(507)을 패턴화할 수 있다. 양태에서, 노출을 위하여 제2 재분배 패시베이션층(507)을 촬상 장치(도 5a-5b에 따로 도시되지 않음) 내에 배치함으로서, 패턴화를 개시할 수 있다. 촬상 장치는 받침판, 에너지원, 및 받침판과 에너지원 사이의 패턴화된 마스크를 포함할 수 있다.
양태에서, PAC의 반응을 유도하기 위하여 에너지원은 빛과 같은 에너지를 제2 재분배 패시베이션층(507)에 공급하고, 이는 차례로 제2 재분배 패시베이션층 중합체 수지와 반응하여 에너지가 충돌하는 제2 재분배 패시베이션층(507)의 이들 부분을 화학적으로 변경한다. 양태에서, 에너지는 전자기 방사선, 예를 들면, g선(파장 약 436 nm), i선(파장 약 365 nm), 자외선 방사선, 원자외선 방사선, x선, 전자 빔 등일 수 있다. 에너지원은 전자기 방사선의 공급원일 수 있고, KrF 엑시머 레이저광(파장 248 nm), ArF 엑시머 레이저광(파장 193 nm), F2 엑시머 레이저광(파장 157 nm) 등일 수 있지만, 임의의 기타 적합한 에너지 공급원, 예를 들면, 수은 증기 램프, 크세논 램프, 탄소 아크 램프 등이 이용될 수 있다.
에너지가 제2 재분배 패시베이션층(507)에 실질적으로 충돌하기 전에 패턴화된 에너지를 형성하는 에너지의 부분을 차단하기 위하여, 패턴화된 마스크는 에너지원과 제2 재분배 패시베이션층(507) 사이에 위치한다. 양태에서, 패턴화된 마스크는 조명받는 것이 바람직하지 않은 제2 재분배 패시베이션층(507)의 부분에 도달하는 것으로부터 에너지 부분을 반사시키거나 흡수하거나 차단하는 일련의 층(예를 들면, 기판, 흡수층, 반사방지 코팅층, 차폐층 등)을 포함할 수 있다. 조명의 목적하는 모양으로 패턴화된 마스크를 통해 개구를 형성함으로써, 목적하는 패턴을 패턴화된 마스크로 형성할 수 있다.
양태에서, 제2 재분배 패시베이션층(507)은 받침판 위에 배치된다. 패턴이 제2 재분배 패시베이션층(507)에 정렬되면, 에너지원은 목적하는 에너지(예를 들면, 빛)를 발생시키고, 이는 이의 길 위의 패턴화된 마스크를 통과하여 제2 재분배 패시베이션층(507)으로 간다. 제2 재분배 패시베이션층(507)의 부분에 충돌하는 패턴화된 에너지는 제2 재분배 패시베이션층(507) 내의 PAC의 반응을 유도한다. 그 다음, 패턴화된 에너지의 PAC 흡수의 화학 반응 생성물(예를 들면, 산/염기/유리 라디칼)은 제2 재분배 패시베이션층 중합체 수지와 반응하여, 제2 재분배 패시베이션층(507)의 패턴화된 마스크를 통해 조명된 부분을 화학적으로 변경한다.
제2 재분배 패시베이션층(507)이 노출된 후, 노출 동안 PAC에 대한 에너지 충돌로부터 발생된 산/염기/유리 라디칼의 발생, 분산, 및 반응을 보조하기 위하여 제1 노출 후 베이킹(PEB)을 사용할 수 있다. 이러한 보조는 에너지가 충돌한 영역과 에너지가 충돌하지 않은 영역 사이의 화학적 차이 및 상이한 극성을 발생시키는 화학적 반응을 생성하거나 개선시키는 것을 돕는다. 이러한 화학적 차이는 또한 에너지가 충돌한 영역과 에너지가 충돌하지 않은 영역 사이의 용해도 차이를 유발한다. 양태에서, 제2 재분배 패시베이션층(507)의 온도를 약 40 초 내지 약 120 초의 기간, 예를 들면, 약 2 분의 동안 약 70℃ 내지 약 150℃로 증가시킬 수 있다. 특정한 양태에서, 현상 후 베이킹은 140℃, 150℃, 130℃, 110℃, 90℃ 및 70℃의 온도에서, 각각의 경우 2 분 동안, 수행될 수 있다.
제2 재분배 패시베이션층(507)이 노출되고 베이킹되면, 현상제를 사용하여 제2 재분배 패시베이션층(507)을 현상시킬 수 있다. 제2 재분배 패시베이션층(507)이 저온 경화된 폴리이미드인 양태에서, 제1 현상제는 유기 용매 또는 임계 유체를 사용할 수 있고, 이는 에너지에 노출되지 않은 제2 재분배 패시베이션층(507)의 부분을 제거하는데 이용할 수 있으며, 이와 같이, 이의 원래 용해도를 보유할 수 있다. 이용할 수 있는 물질의 특정한 예는 탄화수소 용매, 알코올 용매, 에테르 용매, 에스테르 용매, 임계 유체, 이의 조합 등을 포함한다. 네가티브형 용매로 사용될 수 있는 물질의 특정한 예는 사이클로펜탄온(A515), 헥산, 헵탄, 옥탄, 톨루엔, 크실렌, 디클로로메탄, 클로로포름, 사염화탄소, 트리클로로에틸렌, 메탄올, 에탄올, 프로판올, 부탄올, 임계 이산화탄소, 디에틸 에테르, 디프로필 에테르, 디부틸 에테르, 에틸 비닐 에테르, 디옥산, 산화프로필렌, 테트라하이드로푸란, 셀로솔브, 메틸 셀로솔브, 부틸 셀로솔브, 메틸 카비톨, 디에틸렌 글리콜 모노에틸 에테르, 아세톤, 메틸 에틸 케톤, 메틸 이소부틸 케톤, 이소포론, 사이클로헥산온, 메틸 아세테이트, 에틸 아세테이트, 프로필 아세테이트, 부틸 아세테이트, 피리딘, 포름아미드, N,N-디메틸 포름아미드 등을 포함한다.
제1 현상제는, 예를 들면, 스핀-온 공정을 사용하여 제2 재분배 패시베이션층(507)에 도포될 수 있다. 이러한 공정에서, 제2 재분배 패시베이션층(507)이 회전되면서, 제1 현상제는 제2 재분배 패시베이션층(507) 위로부터 제2 재분배 패시베이션층(507)으로 도포된다. 양태에서, 제1 현상제는 약 10℃ 내지 약 80℃, 예를 들면, 약 50℃의 온도에 있을 수 있고, 현상은 약 1 분 내지 약 60 분, 예를 들면, 약 30 분 동안 계속될 수 있다. 저온 경화된 폴리이미드가 제2 재분배 패시베이션층(507)에 이용되는 양태에서, 저온 경화된 폴리이미드의 물질은 6 초과의, 노출된 영역과 노출되지 않은 영역 사이의 용해 속도를 갖는다(PBO는 약 3.5의 용해 속도를 갖는다).
그러나, 본원에 기재된 스핀-온 방법은 노출 후 제2 재분배 패시베이션층(507)을 현상시키는 적합한 방법이지만, 예시를 의도하고 양태를 한정하는 것을 의도하지 않는다. 그보다, 딥 공정, 퍼들 공정, 스프레이-온 공정, 이의 조합 등을 포함하는 임의의 적합한 현상 방법이 대안적으로 사용될 수 있다. 모든 이러한 현상 공정은 양태의 범위 내에 포함되는 것이 완전히 의도된다.
제2 재분배 패시베이션층(507)이 현상되면, 제2 재분배 패시베이션층(507)을 린스할 수 있다. 양태에서, 제2 재분배 패시베이션층(507)을 린스액, 예를 들면, 프로필렌 글리콜 모노메틸 에테르 아세테이트(C260)로 린스할 수 있지만, 임의의 적합한 린스액, 예를 들면, 물이 사용될 수 있다.
현상 후, 현상 노출 후 제2 재분배 패시베이션층(507)을 중합하고 안정화시키는 것을 돕기 위하여 현상 후 베이킹 공정을 이용할 수 있다. 양태에서, 현상 후 베이킹 공정은 약 80℃ 내지 약 200℃, 예를 들면, 약 140℃의 온도에서 약 60 초 내지 약 300 초, 예를 들면, 약 2 분의 시간 동안 수행될 수 있다.
현상 후 베이킹 및 RDL 표면 처리 후, 제2 재분배 패시베이션층(507)을 경화시킬 수 있다. 제2 재분배 패시베이션층(507)이 저온 경화된 폴리이미드를 포함하는 양태에서, 경화 공정은 약 230℃ 미만의 저온, 예를 들면, 약 200℃ 내지 230℃, 예를 들면, 약 220℃의 온도에서 약 1 시간 내지 약 2 시간의 시간 동안 수행될 수 있다. 특정한 양태에서, 경화 공정은 약 230℃이 온도에서 약 1 시간 동안, 약 220℃의 온도에서 약 1 시간의 시간 동안, 또는 약 200℃의 온도에서 약 2 시간의 시간 동안 수행될 수 있다. 그러나, 임의의 적합한 온도 및 시간이 이용될 수 있다.
저온 경화된 폴리이미드와 같은 물질로부터 제2 재분배 패시베이션층(507)을 형성함으로써, 하부 층(예를 들면, 제1 재분배 패시베이션층(501) 및 제1 재분배층(505))에 증가된 접착을 갖는 물질을 수득할 수 있다. 예를 들면, 제2 재분배 패시베이션층(507)에 저온 경화된 폴리이미드를 사용함으로써, 제2 재분배 패시베이션층(507)은 제1 재분배 패시베이션층(501)(예를 들면, 약 582 kg/cm2의 PBO)에 대한 접착을 갖을 수 있다. 추가로, 제2 재분배 패시베이션층(507)의 물질은, 심지어 노출 후 베이킹 공정 없이, 약 680 kg/cm2의 제1 재분배층(505)의 물질에 대한 증가된 접착력을 갖을 것이다. 제1 재분배층(505) 및 제2 재분배 패시베이션층(507) 물질 둘 다에 대한 증가된 접착은 후속적인 처리 및 사용 동안 제2 재분배 패시베이션층(507)과 제1 재분배 패시베이션층(501) 사이의 박리의 감소 또는 심지어 제거를 야기한다.
추가로, 제2 재분배 패시베이션층(507)에 저온 경화된 폴리이미드와 같은 물질을 사용함으로써, 이들 구조 내에 형성된 개구에서 개선이 달성될 수 있다. 예를 들면, 제2 재분배 패시베이션층(507) 내에 형성된 개구에서, 개구는 약 60° 및 약 70°, 예를 들면, 약 65°의 비아 각도 α1(약 35° 내지 약 40°의 PBO의 비아 각도와 비교)를 갖을 수 있고, 저온 경화된 폴리이미드 내에 형성된 개구 내의 코너는 0.5 ㎛ 미만의 비아 하부 기반으로 날카롭지만, PBO와 같은 물질의 사용은 목적하지 않는 둥근 코너 및 둥근 비아 하부를 갖는 개구를 야기할 것이다.
제2 재분배 패시베이션층(507)이 패턴화된 후, 제2 재분배 패시베이션층(507) 내에 형성된 개구를 통해 확장되고 제1 재분배층(505)과 전기적으로 연결되는 제2 재분배층(509)을 형성할 수 있다. 양태에서, 제1 재분배층(505)과 유사한 물질 및 공정을 사용하여 제2 재분배층(509)을 형성할 수 있다. 예를 들면, 시드층을 도포하고 패턴화된 포토레지스트로 덮을 수 있고, 구리와 같은 도전성 물질을 시드층 위에 도포할 수 있고, 패턴화된 포토레지스트를 제거할 수 있고, 시드층을 마스크로서 도전성 물질을 사용하여 에칭할 수 있다. 그러나, 임의의 적합한 물질 또는 제조 공정이 사용될 수 있다.
제2 재분배층(509)이 형성된 후, 제2 재분배층(509)을 단리시키고 보호하는 것을 돕기 위하여 제3 재분배 패시베이션층(511)을 제2 재분배층(509)에 도포한다. 양태에서, 제3 재분배 패시베이션층(511)은 제2 재분배 패시베이션층(507)과 유사한 물질 및 유사한 방식으로 형성할 수 있다. 예를 들면, 제2 재분배 패시베이션층(507)과 관련하여 상기 기재된 바와 같이 도포되고 패턴화된 저온 경화된 폴리이미드로 제3 재분배 패시베이션층(511)을 형성할 수 있다. 그러나, 임의의 적합한 물질 또는 제조 공정이 이용될 수 있다.
제3 재분배 패시베이션층(511)이 패턴화된 후, 제3 재분배 패시베이션층(511) 내에 형성된 개구를 통해 확장되고 제2 재분배층(509)과 전기적으로 연결되는 제3 재분배층(513)을 형성할 수 있다. 양태에서, 제3 재분배층(513)은 제1 재분배층(505)과 유사한 물질 및 유사한 방식으로 형성할 수 있다. 예를 들면, 시드층을 도포하고 패턴화된 포토레지스트로 덮을 수 있고, 구리와 같은 도전성 물질을 시드층 위에 도포할 수 있고, 패턴화된 포토레지스트를 제거할 수 있고, 시드층을 마스크로서 도전성 물질을 사용하여 에칭할 수 있다. 그러나, 임의의 적합한 물질 또는 제조 공정이 사용될 수 있다.
제3 재분배층(513)이 형성된 후, 제3 재분배층(513)을 단리시키고 보호하는 것을 돕기 위하여 제4 재분배 패시베이션층(515)을 제3 재분배층(513) 위에 형성할 수 있다. 양태에서, 제4 재분배 패시베이션층(515)은 제2 재분배 패시베이션층(507)과 유사한 물질 및 유사한 방식으로 형성될 수 있다. 예를 들면, 제4 재분배 패시베이션층(515)은 제2 재분배 패시베이션층(507)에 관하여 상기 기재된 바와 같이 도포되고 패턴화된 저온 경화된 폴리이미드로 형성될 수 있다. 그러나, 임의의 적합한 물질 또는 제조 방법이 이용될 수 있다.
PBO와 같은 물질 및 저온 경화된 폴리이미드와 같은 물질 둘 다를 포함하는 혼성 구조를 이용함으로써, 물질의 단점을 최소화하면서 각각의 물질의 이득을 얻을 수 있다. 예를 들면, PBO(AR 1.5) 및 저온 경화된 폴리이미드(AR 1.1)로 수득될 수 있는 분할 양태에서, 구조의 패턴화는 PBO와 같은 물질이 형성되어 PBO하에 재분배층이 존재하지 않는 경우, 6 ㎛ 미만의 임계 치수를 달성할 수 있다. 추가로, PBO 위에 저온 경화된 폴리이미드를 사용함으로써, 저온 경화된 폴리이미드와 하부 재분배층 사이의 더 큰 접착을 달성할 수 있고, 구조가 품질 시험, 예를 들면, TCB-1050x, uHAST-192hrs, 및 HTS-1000hrs 신뢰도 시험을 통과하는 것을 돕기 위하여 구조의 전체 신뢰도를 개선시킬 수 있다. 특히, 일부 시험, 예를 들면, uHAST 시험 동안, PBO의 구조는 분해될 수 있고 신뢰도 문제를 야기할 수 있지만, 저온 경화된 폴리이미드의 구조는 분해되지 않는다. 예를 들면, 도 5C는 uHAST 시험 후 수행된 시험 날짜에서 저온 경화된 폴리이미드의 구조가 신뢰도 시험 후 변화하지 않는다는 것을 도시한다.
특히, 본원에 기재된 바와 같은 저온 경화된 폴리이미드는 약 759 kg/cm2의 하부 층(예를 들면, PBO 및 구리 포함)에 대한 접착력을 갖지만, PBO는 약 643 kg/cm2의 접착력을 갖는다. 추가로, 저온 경화된 폴리이미드는 약 1.5 ㎛의 낮은 현상 필름 손실을 갖고(PBO는 4 ㎛ 초과, 예를 들면, 약 4.5 ㎛의 높은 필름 손실을 갖는다), 약 30%의 필름 수축률(경화 후 및 현상 후)을 갖는다(약 18%의 PBO의 필름 수축률과 비교).
도 5a-5b로 돌아가서, 이들 도면은 제3 재분배층(513)와 전기적으로 접촉하는 언더범프(underbump) 금속화(519) 및 제3 외부 커넥터(517)의 형성을 추가로 도시한다. 양태에서, 언더범프 금속화(519)는 각각 3층의 도전성 물질, 예를 들면, 타이타늄 1층, 구리 1층, 및 니켈 1층을 포함할 수 있다. 그러나, 당해 분야의 숙련가는 언더범프 금속화(519)의 형성에 적합한 물질 및 층의 많은 적합한 배열, 예를 들면, 크롬/크롬-구리 합금/구리/금 배열, 타이타늄/타이타늄 텅스텐/구리 배열, 또는 구리/니켈/금 배열이 존재한다는 것을 인식할 것이다. 언더범프 금속화(519)에 사용될 수 있는 임의의 적합한 물질 또는 물질의 층은 양태의 범위 내에 포함되는 것이 완전히 의도된다.
양태에서, 제3 재분배층(513) 위에 제4 재분배 패시베이션층(515)을 통해 개구의 내부에 따라 각각의 층을 형성함으로써 언더범프 금속화(519)를 생성한다. 각각의 층의 형성은 도금 공정, 예를 들면, 전기화학 도금을 사용하여 수행할 수 있지만, 다른 형성 공정, 예를 들면, 스퍼터링, 증발, 또는 PECVD 공정을 목적하는 물질에 따라 사용할 수 있다. 언더범프 금속화(519)는 약 0.7 ㎛ 내지 약 10 ㎛, 예를 들면 약 5 ㎛의 두께로 형성될 수 있다.
양태에서, 제3 외부 커넥터(517)는 언더범프 금속화(519) 위에 배치될 수 있고, 공융 물질, 예를 들면, 솔더를 포함하는 볼 그리드 어레이(BGA: ball grid array)일 수 있지만, 임의의 적합한 물질이 대안적으로 사용될 수 있다. 제3 외부 커넥터(517)가 솔더 볼인 양태에서, 제3 외부 커넥터(517)는 볼 낙하 방법, 예를 들면, 직접 볼 낙하 공정을 사용하여 형성될 수 있다. 대안적으로, 솔더 볼은 임의의 적합한 방법, 예를 들면, 증발, 전기도금, 인쇄, 솔더 전사를 통해 하나의 주석 층을 초기에 형성한 다음, 물질을 목적하는 범프 모양으로 형성하기 위하여 리플로우를 수행함으로써 형성될 수 있다. 제3 외부 커넥터(517)가 형성되면, 시험을 수행하여 구조가 추가의 처리에 적합하다는 것을 보장할 수 있다.
추가로, 표면 디바이스(521)는 또한 언더범프 금속화(519)를 통해 제3 재분배층(513)과 접촉하여 배치될 수 있다. 표면 디바이스(521)는 제1 반도체 디바이스(201), 제2 반도체 디바이스(301), 또는 전체로서 패키지에 대한 추가의 기능성 또는 프로그래밍을 제공하는데 사용될 수 있다. 양태에서, 표면 디바이스(521)는 제1 반도체 디바이스(201) 또는 제2 반도체 디바이스(301), 또는 패키지의 다른 부분과 연결되거나 함께 이용되는 것이 바람직한 수동 디바이스, 예를 들면, 레지스터, 인덕터, 커패시터, 점퍼, 이의 조합 등을 포함하는 표면 실장 디바이스(SMD) 또는 집적 수동 디바이스(IPD)일 수 있다.
예를 들면, 커넥터, 예를 들면, 표면 디바이스(521)의 솔더 볼(도 5a-5b에 개별적으로 도시되지 않음)을 플럭스에 연속적으로 딥핑한 다음, 표면 디바이스(521)의 커넥터를 언더범프 금속화(519)의 개별적인 것에 맞게 물리적으로 정렬하기 위하여 픽 앤 플레이스 도구를 사용함으로써, 표면 디바이스(521)를 언더범프 금속화(519)에 연결할 수 있다. 표면 디바이스(521)가 커넥터, 예를 들면, 솔더 볼을 사용하는 양태에서, 표면 디바이스(521)가 배치되면, 표면 디바이스(521)를 하부 언더범프 금속화(519)에 물리적으로 접합시키기 위하여 리플로우 공정을 수행할 수 있고, 플럭스 세정을 수행할 수 있다. 그러나, 임의의 다른 적합한 커넥터 또는 연결 공정, 예를 들면, 금속-금속 결합 등이 이용될 수 있다.
도 6은 제1 반도체 디바이스(201) 및 제2 반도체 디바이스(301)로부터의 제1 캐리어 기판(101)의 탈착을 도시한다. 양태에서, 제3 외부 커넥터(517) 및, 따라서, 제1 반도체 디바이스(201) 및 제2 반도체 디바이스(301)를 포함한 구조는 링 구조(도 6에 따로 도시되지 않음)에 부착될 수 있다. 링 구조는 탈착 공정 동안 및 후에 구조에 지지 및 안정성을 제공하는 것이 의도된 금속 링일 수 있다. 양태에서, 제3 외부 커넥터(517), 제1 반도체 디바이스(201), 및 제2 반도체 디바이스(301)는, 예를 들면, 자외선 테이프(또한 도 6에 도시되지 않음)를 사용하여 링 구조에 부착되지만, 임의의 다른 적합한 접착제 또는 부착이 대안적으로 사용될 수 있다.
제3 외부 커넥터(517) 및, 따라서, 제1 반도체 디바이스(201) 및 제2 반도체 디바이스(301)를 포함하는 구조가 링 구조에 부착되면, 제1 캐리어 기판(101)은, 예를 들면, 접착제층(103)의 접착성을 변경하는 열 공정을 사용하여 제1 반도체 디바이스(201) 및 제2 반도체 디바이스(301)를 포함하는 구조로부터 탈착될 수 있다. 특정한 양태에서, 접착제층(103)이 이의 접착성의 적어도 일부를 잃을 때까지, 에너지원, 예를 들면, 자외선(UV) 레이저, 이산화탄소(CO2) 레이저, 적외선(IR) 레이저를 이용하여 접착제층(103)을 조사하고 가열한다. 수행되면, 제1 캐리어 기판(101) 및 접착제층(103)을 제3 외부 커넥터(517), 제1 반도체 디바이스(201), 및 제2 반도체 디바이스(301)를 포함하는 구조로부터 물리적으로 분리하고 제거할 수 있다.
그러나, 링 구조가 제3 외부 커넥터(517)를 지지하는데 사용될 수 있지만, 이러한 설명은 사용될 수 있는 하나의 방법일 뿐, 양태로 한정함을 의도하지 않는다. 또 다른 양태에서, 제3 외부 커넥터(517)는, 예를 들면, 제1 글루를 사용하여 제2 캐리어 기판에 부착될 수 있다. 양태에서, 제2 캐리어 기판은 제1 캐리어 기판(101)과 유사하지만, 상이할 수도 있다. 부착되면, 접착제층(103)은 조사될 수 있고, 접착제층(103) 및 제1 캐리어 기판(101)은 물리적으로 제거될 수 있다.
도 6은 또한 비아(111)(연관된 제1 시드층(107)과 함께)를 노출하기 위한 중합체층(105)의 패턴화를 도시한다. 양태에서, 중합체층(105)은, 예를 들면, 레이저 드릴링 방법을 사용하여 패턴화될 수 있다. 이러한 방법에서, 보호층, 예를 들면, 광열 변환(LTHC)층 또는 호고맥스(hogomax)층(도 6에 개별적으로 도시되지 않음)은 중합체층(105) 위에 먼저 성막시킨다. 보호되면, 레이저는 하부 비아(111)를 노출시키기 위하여 제거되는 것이 바람직한 중합체층(105)의 부분을 향한다. 레이저 드릴링 공정 동안, 드릴 에너지는 0.1 mJ 내지 약 30 mJ 범위일 수 있고, 드릴 각도는 중합체층(105)의 평균에 약 0 도(중합체층(105)에 직각) 내지 약 85 도일 수 있다. 양태에서, 약 100 ㎛ 내지 약 300 ㎛, 예를 들면 약 200 ㎛의 너비를 갖는 비아(111) 위의 개구를 형성하는 패턴화가 형성될 수 있다.
또 다른 양태에서, 중합체층(105)은 포토레지스트(도 6에 개별적으로 도시되지 않음)를 중합체층(105)에 초기 도포한 다음, 포토레지스트를 패턴화된 에너지원(예를 들면, 패턴화된 광원)에 노출시켜 화학 반응을 유도하고, 이로써 패턴화된 광원에 노출된 포토레지스트의 부분에 물리적 변화를 유도함으로써, 패턴화될 수 있다. 그 다음, 현상제를 노출된 포토레지스트에 도포하여 물리적 변화의 이점을 수득하고, 목적하는 패턴에 따라, 포토레지스트의 노출된 부분 또는 포토레지스트의 노출되지 않은 부분을 선택적으로 제거하고, 중합체층(105)의 하부 노출된 부분을, 예를 들면, 건조 에칭 공정으로 제거한다. 그러나, 중합체층(105)을 패턴화하는 임의의 다른 적합한 방법이 이용될 수 있다.
도 7a는 제1 패키지(700)의 접합을 도시한다. 양태에서, 제1 패키지(700)는 제3 기판(701), 제3 반도체 디바이스(703), 제4 반도체 디바이스(705)(제3 반도체 디바이스(703)에 접합됨), 제3 접촉 패드(707), 제2 밀봉재(709), 및 제4 외부 연결(711)을 포함할 수 있다. 양태에서, 제3 기판(701)은, 예를 들면, 제3 반도체 디바이스(703) 및 제4 반도체 디바이스(705)를 비아(111)에 연결하는 내부 상호연결(예를 들면, 기판 비아(715)를 통해)을 포함하는 패키징 기판일 수 있다.
대안적으로, 제3 기판(701)은 제3 반도체 디바이스(703) 및 제4 반도체 디바이스(705)를 비아(111)에 연결하는 중간 기판으로서 사용된 인터포저일 수 있다. 이러한 양태에서, 제3 기판(701)은, 예를 들면, 도핑되거나 도핑되지 않은 규소 기판, 또는 실리콘 온 인슐레이터(SOI) 기판의 활성 층일 수 있다. 그러나, 제3 기판(701)은 또한 유리 기판, 세라믹 기판, 중합체 기판, 또는 적합한 보호 및/또는 상호연결 기능성을 제공할 수 있는 임의의 다른 기판일 수 있다. 이들 및 임의의 기타 적합한 물질이 제3 기판(701)에 사용될 수 있다.
제3 반도체 디바이스(703)는 로직 다이, 중앙 처리 장치(CPU) 다이, 메모리 다이(예를 들면, DRAM 다이), 이의 조합 등의 의도된 목적을 위해 디자인된 반도체 디바이스일 수 있다. 양태에서, 제3 반도체 디바이스(703)는 그 안에, 특정한 기능성을 위해 목적되는 바와 같은 집적 회로 디바이스, 예를 들면, 트랜지스터, 커패시터, 인덕터, 레지스터, 제1 금속화층(도시되지 않음) 등을 포함한다. 양태에서, 제3 반도체 디바이스(703)는 제1 반도체 디바이스(201)와 함께 또는 동시에 작동하도록 디자인되고 제작된다.
제4 반도체 디바이스(705)는 제3 반도체 디바이스(703)와 유사할 수 있다. 예를 들면, 제4 반도체 디바이스(705)는 의도된 목적(예를 들면, DRAM 다이)을 위하여 디자인되고 목적하는 기능성을 위한 집적 회로 디바이스를 포함하는 반도체 디바이스일 수 있다. 양태에서, 제4 반도체 디바이스(705)는 제1 반도체 디바이스(201) 및/또는 제3 반도체 디바이스(703)와 함께 또는 동시에 작동하도록 디자인된다.
제4 반도체 디바이스(705)는 제3 반도체 디바이스(703)에 접합될 수 있다. 양태에서, 제4 반도체 디바이스(705)는 제3 반도체 디바이스(703)에, 예를 들면, 접착제를 사용하여 오직 물리적으로 접합된다. 이러한 양태에서, 제4 반도체 디바이스(705) 및 제3 반도체 디바이스(703)는, 예를 들면, 와이어 접합을 사용하여 제3 기판(701)에 전기적으로 연결될 수 있지만, 임의의 적합한 전기 접합이 대안적으로 이용될 수 있다.
대안적으로, 제4 반도체 디바이스(705)는 제3 반도체 디바이스(703)에 물리적으로 및 전기적으로 접합될 수 있다. 이러한 양태에서, 제4 반도체 디바이스(705)는 제4 반도체 디바이스(705)와 제3 반도체 디바이스(703)를 상호연결시키기 위하여 제3 반도체 디바이스(703) 위의 제5 외부 연결(또한 도 7a에 따로 도시되지 않음)과 연결된 제4 외부 연결(도 7a에 따로 도시되지 않음)을 포함할 수 있다.
제3 접촉 패드(707)를 제3 기판(701) 위에 형성하여 제3 반도체 디바이스(703)와, 예를 들면, 제4 외부 연결(711) 사이에 전기 연결을 형성할 수 있다. 양태에서, 제3 접촉 패드(707)는 제3 기판(701) 내에 전기적 루팅(예를 들면, 기판 비아(715)를 통해) 위에 전기적으로 연결되어 형성될 수 있다. 제3 접촉 패드(707)는 알루미늄을 포함할 수 있지만, 기타 물질, 예를 들면, 구리가 대안적으로 사용될 수 있다. 물질층(도시되지 않음)을 형성한 다음, 물질층의 부분을 적합한 공정(예를 들면, 포토리소그래피 마스킹 및 에칭)을 통해 제거하여 제3 접촉 패드(707)를 형성하는 성막 공정, 예를 들면, 스퍼터링을 사용하여 제3 접촉 패드(707)를 형성할 수 있다. 그러나, 임의의 다른 적합한 공정을 이용하여 제3 접촉 패드(707)를 형성할 수 있다. 약 0.5 ㎛ 내지 약 4 ㎛, 예를 들면 약 1.45 ㎛의 두께를 갖는 제3 접촉 패드(707)가 형성될 수 있다.
제2 밀봉재(709)는 제3 반도체 디바이스(703), 제4 반도체 디바이스(705), 및 제3 기판(701)을 밀봉하고 보호하는데 사용될 수 있다. 양태에서, 제2 밀봉재(709)는 몰딩 화합물일 수 있고, 몰딩 디바이스(도 7a에 도시되지 않음)를 사용하여 배치될 수 있다. 예를 들면, 제3 기판(701), 제3 반도체 디바이스(703), 및 제4 반도체 디바이스(705)는 몰딩 디바이스의 공동 내에 배치될 수 있고, 공동은 완전히 밀폐될 수 있다. 제2 밀봉재(709)는 공동이 완전히 밀폐되기 전에 공동 내에 배치될 수 있거나, 주입구를 통해 공통으로 주입될 수 있다. 양태에서, 제2 밀봉재(709)는 몰딩 화합물 수지, 예를 들면, 폴리이미드, PPS, PEEK, PES, 내열 결정 수지, 이의 조합 등일 수 있다.
제3 기판(701), 제3 반도체 디바이스(703), 및 제4 반도체 디바이스(705) 주위 영역을 밀봉하도록 제2 밀봉재(709)가 공동 내로 배치되면, 최적 보호를 위하여 제2 밀봉재(709)를 굳게하기 위하여 제2 밀봉재(709)를 경화시킬 수 있다. 정확한 경화 공정은 제2 밀봉재(709)를 위해 선택된 특정한 물질에 따라 적어도 부분적으로 좌우되고, 몰딩 화합물이 제2 밀봉재(709)로서 선택되는 양태에서, 경화는 제2 밀봉재(709)를 약 100℃ 내지 약 130℃, 예를 들면, 약 125℃로 약 60 초 내지 약 3000 초, 예를 들면, 약 600 초 동안 가열하는 공정을 통해 발생할 수 있다. 추가로, 개시제 및/또는 촉매는 경화 공정을 더 잘 제어하기 위하여 제2 밀봉재(709) 내에 포함될 수 있다.
그러나, 당해 분야의 숙련가는 상기 기재된 경화 공정이 예시적인 공정일 뿐, 현재 양태로 한정하는 것을 의도하지 않는다는 것을 인식할 것이다. 다른 경화 공정, 예를 들면, 조사 또는 심지어 제2 밀봉재(709)가 주위 온도에서 굳어지게 하는 공정이 대안적으로 사용될 수 있다. 임의의 적합한 경화 공정이 사용될 수 있고, 모든 이러한 공정은 본원에 논의된 범위 내에 포함되는 것이 완전히 의도된다.
양태에서, 제3 기판(701)과, 예를 들면, 비아(111) 사이의 외부 연결을 제공하는 제4 외부 연결(711)이 형성될 수 있다. 제4 외부 연결(711)은 접촉 범프, 예를 들면, 마이크로범프 또는 붕괴 제어형 칩 접속(C4) 범프일 수 있고, 물질, 예를 들면, 주석 또는 다른 적합한 물질, 예를 들면, 은 또는 구리를 포함할 수 있다. 제4 외부 연결(711)이 주석 솔더 펌프인 양태에서, 제4 외부 연결(711)은 임의의 적합한 방법, 예를 들면, 증발, 전기도금, 인쇄, 솔더 전사, 볼 배치 등을 통해 하나의 주석 층을 예를 들면, 약 100 ㎛의 두께로 초기에 형성함으로써 형성될 수 있다. 하나의 주석 층이 구조 위에 형성되면, 물질을 목적하는 범프 모양으로 형성하기 위하여 리플로우를 수행할 수 있다.
제4 외부 연결(711)이 형성되면, 제4 외부 연결(711)은 비아(111)에 맞게 정렬되고 그 위에 배치되고, 접합이 수행된다. 예를 들면, 제4 외부 연결(711)이 솔더 범프인 양태에서, 접합 공정은 제4 외부 연결(711)의 온도가 제4 외부 연결(711)이 액화되고 흐르는 지점까지 증가하는 리플로우 공정을 포함할 수 있고, 이로써 제4 외부 연결(711)이 다시 굳어진 후, 제1 패키지(700)는 비아(111)에 접합된다.
도 7a는 또한 제3 외부 커넥터(517)의 링 구조로부터의 탈착 및 제1 집적 팬 아웃 패키지-온-패키지(InFO-POP) 구조를 형성하는 구조의 싱귤레이션을 도시한다. 양태에서, 제3 외부 커넥터(517)는, 예를 들면, 제2 자외선 테이프를 사용하여 제1 패키지(700)를 제2 링 구조에 초기 접합시킴으로써, 링 구조로부터 탈착될 수 있다. 접합되면, 자외선 테이프에 자외선 방사선을 조사할 수 있고, 자외선 테이프가 이의 접착성을 잃으면, 제3 외부 커넥터(517)는 링 구조로부터 물리적으로 분리될리 수 있다.
탈착되면, 제1 InFO-POP 구조를 형성하는 구조의 싱귤레이션이 수행된다. 양태에서, 비아(111) 사이의 밀봉재(401) 및 중합체층(105)를 가르는 레이저 또는 톱날(도시되지 않음)을 사용하여 싱귤레이션을 수행할 수 있고, 이로써, 한 구획을 다른 구획으로부터 분리하여 제2 반도체 디바이스(301)를 갖는 제1 InFO-POP 구조를 형성할 수 있다. 그러나, 당해 분야의 숙련가는 제1 InFO-POP 구조를 싱귤레이션하는 톱날의 이용이 하나의 예시적인 양태일 뿐, 한정됨을 의도하는 것이 아니라는 것을 인식할 것이다. 제1 InFO-POP 구조를 싱귤레이션하는 대안적인 방법, 예를 들면, 제1 InFO-POP 구조를 분리하는 하나 이상의 에칭을 이용하는 방법이 대안적으로 이용될 수 있다. 제1 InFO-POP 구조를 싱귤레이션하는 이들 방법 및 임의의 다른 적합한 방법이 대안적으로 이용될 수 있다.
싱귤레이션 공정 동안, 본원에 기재된 양태를 사용하는 것이 더 유리한 점이 나타날 수 있다. 제2 재분배 패시베이션층(507)에 저온 경화된 폴리이미드와 같은 물질을 이용함으로써, PBO가 이용되는 경우, 스크라이브 라인 구조 내에 싱귤레이션 후 일반적으로 나타나는 PBO 잔기가 단순하게 나타나지 않는다. 추가로, 저온 경화된 폴리이미드 구조의 잔기가 또한 보이지 않고, 스크라이브 라인 위의 몰딩 화합물 그레인이 또한 보이지 않는다. 보이는 잔기가 적어질수록, 이러한 잔기에 의해 유발되는 염려와 문제가 적어진다.
또 다른 양태에서, 도 5b와 관련하여 상기 기재된 PBO와 같은 물질 대신에, 제1 재분배 패시베이션층(501)은 제2 재분배 패시베이션층(507)의 물질과 유사한 물질일 수 있다. 예를 들면, 이러한 양태에서, 제1 재분배 패시베이션층(501)은 상기 기재된 바와 같은 도포, 노출, 현상, 및 현상 후 베이킹에 의해 형성된 저온 경화된 폴리이미드일 수 있다. 그러나, 임의의 적합한 물질 또는 제조 방법이 이용될 수 있다.
제2 재분배 패시베이션층(507)과 유사한 제1 재분배 패시베이션층(501)을 형성함으로써, 패키지의 전면 위에 밀봉재(401) 위의 각각의 패시베이션층은 저온 폴리이미드와 같은 물질을 사용하여 형성된다. 패키지의 전면 위의 각각의 패시베이션층을 저온 폴리이미드로부터 형성함으로써, 저온 폴리이미드를 사용하여 수득된 증가된 접착력(예를 들면, 접착력 약 610 kg/cm2)은 증가하고, 박리의 위험성이 감소한다. 추가로, 저온 폴리이미드의 사용은 스컴 없이 6 ㎛ 비아 개구를 달성할 수 있다.
또 다른 양태에서, 제1 재분배 패시베이션층(501)이 제2 재분배 패시베이션층(507)과 유사한 물질(예를 들면, 저온 경화된 폴리이미드)로 만들어질 뿐만 아니라, 제1 패시베이션층(211)이 또한 제2 재분배 패시베이션층(507)과 유사한 물질로부터 형성된다. 예를 들면, 이러한 양태에서, 제1 패시베이션층(211)(제1 반도체 디바이스(201) 위)은 상기 기재된 바와 같은 도포, 노출, 현상, 현상 후 베이킹 및 경화에 의해 형성된 저온 경화된 폴리이미드일 수 있다. 이와 같이, 완전한 저온 경화된 폴리이미드 계획은 공정 내에서 이용된다.
제1 패시베이션층(211) 및 제1 재분배 패시베이션층(501) 둘 다를 나머지 전면 패시베이션층(예를 들면, 제2 재분배 패시베이션층(507), 제3 재분배 패시베이션층(511), 및 제4 재분배 패시베이션층(515))과 유사한 물질로 형성함으로써, 저온 폴리이미드과 같은 물질의 이득(예를 들면, 이의 접착력)은 확장될 수 있다. 추가로, 다이가 DRAM 다이인 양태에서, 저온 폴리이미드는 2.5% 이상의 수율 손실을 유발할 수 있는 PBO의 고온 공정(320℃에서 1.5 시간 동안 고온 PBO를 경화시킴)의 제거를 허용한다.
또 다른 양태에서, 제1 패시베이션층(211) 및 제1 재분배 패시베이션층(501)이 제2 재분배 패시베이션층(507)과 유사한 물질인 것 이외에, 중합체층(105)도 제2 재분배 패시베이션층(507)과 유사한 물질로부터 형성된다. 이러한 양태에서, 중합체층(105)은 상기 기재된 PBO와 같은 물질 대신에 저온 폴리이미드와 같은 물질이다. 예를 들면, 이러한 양태에서, 중합체층(105)은 상기 기재된 바와 같은 도포, 노출, 현상, 및 현상 후 베이킹에 의해 형성된 저온 경화된 폴리이미드일 수 있다. 그러나, 임의의 적합한 물질 또는 제조 방법이 이용될 수 있다.
모든 제1 패시베이션층(211), 제1 재분배 패시베이션층(501), 및 중합체층(105)을 나머지 전면 패시베이션층(예를 들면, 제2 재분배 패시베이션층(507), 제3 재분배 패시베이션층(511), 및 제4 재분배 패시베이션층(515))과 유사한 물질로 형성함으로써, 물질의 이득(예를 들면, 이의 접착력)은 밀봉재(401)의 양면에서 달성될 수 있다. 이와 같이, 증가된 접착력으로, 박리의 가능성이 감소되거나 심지어 제거될 수 있다.
도 7b는 저온 경화된 폴리이미드(용어 "LT-PI"로 도 7b에 나타냄)를 제1 재분배층(505)(예를 들면, "PM1") 및 제2 재분배 패시베이션층(507)(예를 들면, "PM2")에 사용함으로써 수득할 수 있는 접착력 증가의 차트를 도시한다. 볼 수 있는 바와 같이, 저온 현상 후 베이킹("PDB") 양태에서, 접착력은 759 Kg/cm2 만큼 높을 수 있고, 이는 643 Kg/cm2의 접착력을 갖는 PBO 대조군보다 크다. 추가로, 심지어 현상 후 베이킹 없이, 저온 경화된 폴리이미드는 680 Kg/cm2로 대조군보다 개선을 보여줄 것이다.
도 8a-8b는 이전의 양태(도 1-7b와 관련하여 상기 기재된 물질과 상이한 양태 및 유사한 양태 모두를 포함)가 개방 스크라이브 라인을 형성하는 구조와 함께 이용되는 또 다른 양태를 도시하고, 도 8b는 도 8a에서 점선 박스 표지된(801) 근접도를 도시한다. 이러한 양태에서, 재분배 구조(500)는 스트라이브 영역(804), 밀폐 링 영역(803), 버퍼 영역(805), 및 능동 회로 영역(807)으로 나뉠 수 있다. 스트라이브 영역(804)은 싱귤레이션이 일어나는 영역일 것이고, 밀폐 링 영역(803)은 내부 구조를 단리시키는 것을 돕는데 사용될 밀폐 링(806)을 포함한다. 추가로, 버퍼 영역(805)은 능동 회로 영역(807)에서 찾을 수 있는 나머지 재분배 구조의 능동 회로 사이의 거리를 허용한다.
특정한 구성에서, 밀폐 링 영역(803)은 약 10 ㎛ 내지 약 200 ㎛, 예를 들면 약 60 ㎛의 밀폐 링 너비 Wsr을 갖을 수 있고, 이는 밀폐 링(806)의 제1 면에 위치한 각각의 패시베이션층의 후퇴(step back)를 갖는다. 스트라이브 영역(804)은 약 5 ㎛ 내지 약 100 ㎛, 예를 들면 약 30 ㎛의 후퇴 너비 Wsb를 갖을 수 있다. 추가로, 밀폐 링(806)과 나머지 재분배층 사이에 버퍼를 제공하는데 사용될 수 있는 버퍼 영역(805)은 약 5 ㎛ 내지 약 100 ㎛, 예를 들면 약 20 ㎛의 버퍼 영역 너비 Wb를 갖을 수 있다. 그러나, 임의의 적합한 치수가 이용될 수 있다.
이러한 양태에서, 스트라이브 영역(804) 내에 제1 재분배 패시베이션층(501), 제2 재분배 패시베이션층(507), 제3 재분배 패시베이션층(511), 및 제4 재분배 패시베이션층(515)이 형성되어(예를 들면, 도포, 노출, 현상, 및 저온 경화 동안), 스트라이브 영역(804) 내의 각각의 패시베이션층이 그 아래의 패시베이션층으로부터 후퇴한다. 도 8b를 보면, 이러한 양태에서, 제1 재분배 패시베이션층(501)이 밀봉재(401)의 길이를 덮지 못하고, 제2 재분배 패시베이션층(507)이 제1 재분배 패시베이션층(501)의 길이를 덮지 못하는 것을 볼 수 있다. 추가로, 제3 재분배 패시베이션층(511)은 제2 재분배 패시베이션층(507)의 일부만을 덮고 길이는 덮지 않도록 형성되고, 제4 재분배 패시베이션층(515)은 제3 재분배 패시베이션층(511)의 일부만을 덮고 길이는 덮지 않도록 형성된다.
도 8b는 연속적으로 더 높은 패시베이션층의 이러한 후퇴의 결과의 근접도를 도시한다. 양태에서, 제1 재분배 패시베이션층(501)은 목적하는 컷 지점까지(예를 들면, 싱귤레이션 동안) 후퇴할 수 있고, 컷 지점으로부터 약 1 ㎛ 내지 약 50 ㎛, 예를 들면 약 8 ㎛의 제1 거리 D1에 위치한 제1 가장자리를 갖을 수 있다. 유사하게, 제2 재분배 패시베이션층(507)의 가장자리는 제1 재분배 패시베이션층(501)의 가장자리로부터 약 1 ㎛ 내지 약 50 ㎛, 예를 들면 약 8 ㎛의 제2 거리 D2를 후퇴하고, 제3 재분배 패시베이션층(511)의 가장자리는 제2 재분배 패시베이션층(507)의 가장자리로부터 약 1 ㎛ 내지 약 50 ㎛, 예를 들면 약 8 ㎛의 제3 거리 D3을 후퇴할 수 있다. 최종적으로, 제4 재분배 패시베이션층(515)의 가장자리는 제3 재분배 패시베이션층(511)으로부터 약 1 ㎛ 내지 약 50 ㎛, 예를 들면 약 8 ㎛의 제4 거리 D4를 후퇴할 수 있다.
그러나, 상기 기재된 구조는 특정한 치수로 기재되었지만, 당해 분야의 숙련가는 이러한 설명은 오직 예시적인 것일 뿐, 양태로 한정됨을 의도하는 것은 아니라는 것을 인식할 것이다. 그보다, 임의의 적합한 치수가 이용될 수 있고, 모든 이러한 치수는 양태의 범위 내에 포함되는 것이 완전히 의도된다.
추가로, 양태에서, 밀폐 링 영역(803) 내에 위치한 제1 재분배층(505), 제2 재분배층(509), 및 제3 재분배층(513) 내의 금속화는 스태거 비아 개구 구성에서 밀폐 링(806)을 위하여 형성된다. 양태에서, 밀폐 링(806)은 밀폐 링(806)에 적절한 치수를 갖는 밀폐 링 영역(803) 내에 위치한 제1 재분배층(505), 제2 재분배층(509) 및 제3 재분배층(513)의 부분을 형성함으로써 형성될 수 있다. 먼저 밀폐 링(806) 내의 제1 재분배 비아(503)에서 보면, 밀폐 링(806) 내의 각각의 제1 재분배 비아(503)는 약 1 ㎛ 내지 약 50 ㎛, 예를 들면 약 9 ㎛의 제1 너비 W1을 갖도록 형성될 수 있고, 제1 재분배 비아(503)는 약 5 ㎛ 내지 약 50 ㎛, 예를 들면 약 25 ㎛의 제5 거리 D5로 분리될 수 있다.
밀폐 링(806) 내의 제1 재분배층(505)은 제1 재분배 비아(503) 위에 약 3 ㎛ 내지 약 10 ㎛, 예를 들면 약 6 ㎛의 제1 재분배 패시베이션층(501)을 넘는 두께로 형성될 수 있고, 비아(503)(제2 재분배 패시베이션층(507)의 후퇴된 가장자리를 향하여)를 지나 약 1 ㎛ 내지 약 20 ㎛, 예를 들면 약 6 ㎛의 제6 거리 D6를 연장하도록 형성될 수 있고, 또한 제1 재분배 비아(503)(제1 재분배층(505)의 능동 회로 영역(807)을 향하여)를 지나 약 1 ㎛ 내지 약 20 ㎛, 예를 들면 약 7 ㎛의 제7 거리 D7을 연장하도록 형성될 수 있다. 밀폐 링(806) 내의 제1 재분배층(505)은 버퍼 영역(805)으로부터 약 1 ㎛ 내지 약 20 ㎛, 예를 들면 약 4 ㎛의 제12 거리 D12로 분리될 수 있다.
제2 재분배층(509)은 제1 재분배층(505) 위에 및 이와 접촉하여 약 3 ㎛ 내지 약 10 ㎛, 예를 들면 약 4 ㎛의 제2 재분배 패시베이션층(507)을 넘는 두께로 형성될 수 있다. 양태에서, 확장되는 제2 재분배층(509)의 구획이 약 1 ㎛ 내지 약 50 ㎛, 예를 들면 약 14 ㎛의 제2 너비 W2를 갖고, 하나의 제1 재분배 비아(503)로부터 약 1 ㎛ 내지 약 50 ㎛, 예를 들면 약 3 ㎛의 제1 오프셋 거리 Do1가 상쇄되고, 또 다른 제1 재분배 비아(503)로부터 약 1 ㎛ 내지 약 50 ㎛, 예를 들면 약 8 ㎛의 제2 오프셋 거리 Do2가 상쇄되도록, 제2 재분배 패시베이션층(507)을 통해 확장되는 제2 재분배층(509)이 형성될 것이다. 추가로, 제2 재분배층(509)은 제3 재분배 패시베이션층(511)의 후퇴된 가장자리를 향해 약 5 ㎛ 내지 약 50 ㎛, 예를 들면 약 20 ㎛의 제8 거리 D8가 확장되고, 제2 재분배층(509)의 능동 회로 영역(807)을 향해 약 5 ㎛ 내지 약 100 ㎛, 예를 들면 약 29 ㎛의 제9 거리 D9가 확장되도록 형성될 수 있다. 제2 재분배층(509)은 스트라이브 영역(804)로부터 약 1 ㎛ 내지 약 50 ㎛, 예를 들면 약 11 ㎛의 제13 거리 D13가 분리될 수 있다.
제3 재분배층(513)은 제2 재분배층(509) 위에 및 이와 접촉하여 약 3 ㎛ 내지 약 15 ㎛, 예를 들면 약 5 ㎛의 제3 재분배 패시베이션층(511)을 넘는 두께로 형성될 수 있다. 양태에서, 확장되는 제3 재분배층(513)의 구획이 제2 너비 W2를 갖고, 제1 확장(제2 재분배층(509)의)으로부터 약 1 ㎛ 내지 약 50 ㎛, 예를 들면 약 3 ㎛의 제3 오프셋 거리 Do3가 상쇄되고, 제2 재분배층(509)의 가장자리로부터 약 5 ㎛ 내지 약 50 ㎛, 예를 들면 약 11 ㎛의 제4 오프셋 거리 Do4가 상쇄되도록, 제3 재분배 패시베이션층(511)을 통해 확장되는 제3 재분배층(513)이 형성될 것이다. 최종적으로, 제3 재분배층(513)은 제4 재분배 패시베이션층(515)의 후퇴된 가장자리를 향해 약 1 ㎛ 내지 약 50 ㎛, 예를 들면 약 10 ㎛의 제10 거리 D10가 확장되고, 제4 재분배 패시베이션층(515)의 능동 회로 영역(807)을 향해 약 1 ㎛ 내지 약 50 ㎛, 예를 들면 약 7 ㎛의 제11 거리 D11이 확장되도록 형성될 수 있다.
재분배 구조(500)가 스트라이브 영역(804) 내에 후퇴 구조로 형성되면, 추가의 제조 공정을 수행할 수 있다. 예를 들면, 도 1-7b에 관하여 상기 기재된 바와 같이, 제1 캐리어 기판(101)을 탈착시킬 수 있고, 중합체층(105)을 패턴화할 수 있고, 제1 패키지(700)를 비아(111)에 접합시킬 수 있고, 예를 들면, 레이저 싱귤레이션 공정을 사용하여, 구조를 싱귤레이션시킬 수 있다.
그러나, 본원에 기재된 바와 같은 개방 스크라이브 라인 접근법을 이용하여, 패시베이션층의 스크라이브 라인 영역으로부터의 제거는 싱귤레이션 공정 동안 돈을 절약한다. 예를 들면, 레이저를 이용하여 싱귤레이션을 수행하는 양태에서, 싱귤레이션 공정 전에 스트라이브 영역(804)에서 물질을 제거함으로써, 제거될 필요가 있는 물질이 이미 적게 존재한다. 이와 같이, 제거될 물질이 적을수록, 그 자리에 남은 물질을 제거하는 실제 싱귤레이션 공정 동안 필요한 동력도 적어진다. 이와 같이, 저온 경화된 폴리이미드 물질과 같은 물질과 이용가능한 증가된 접착력은 이러한 후퇴를 허용하고, 스크라이브 라인 개방 접근법과 사용하는 것이 더 실현가능하다.
추가로, 본원에 명확하게 기재되지 않지만, 밀폐 링(806)을 형성하는데 사용된 치수는 또한 도 1-7에 관하여 상기 기재된 양태에서 사용될 수 있다. 예를 들면, 밀폐 링(806)을 형성하는데 사용된 치수는 패시베이션층의 후퇴를 갖지 않는 구조 내에 사용될 수 있다.
본원에 기재된 바와 같은 혼성 및 완전한 저온 경화된 폴리이미드 구조를 이용하여, 패시베이션층의 접착력은 개선될 수 있다. 이러한 접착력은 이들 구조의 무-박리 비율(delamination free rate)을 약 86% 내지 약 100% 개선시킬 수 있고, 이러한 구조 내에 박리와 관련된 문제를 효과적으로 경감하거나 심지어 제거한다.
도 9는 제2 재분배 패시베이션층(507)의 물질이, 경화되어 저온 경화된 폴리이미드(도 1-8b와 관련되어 상기 기재된 바와 같은)를 형성하는 대신에, 경화되어 극저온 경화된 폴리이미드를 형성하는 또 다른 양태를 도시한다. 이러한 양태에서, 도 9에서 분 단위로 x축에 도시된 바와 같이, 제2 재분배 패시베이션층(507)은 제1 램핑(ramping) 단계(903), 제1 경화 단계(905), 및 제1 냉각 단계(907)를 갖는 제1 경화 공정(901)을 사용하여 경화될 수 있다. 양태에서, 제1 경화 공정(901)은 방사선 경화 공정으로 수행되고, 여기서 제2 재분배 패시베이션층(507)의 온도를 증가시키기 위하여 제2 재분배 패시베이션층(507)을 에너지로 조사한다. 그러나, 임의의 적합한 가열 공정이 이용될 수 있다.
양태에서, 제1 경화 공정(901)은 제1 램핑 단계(903)에서 제2 재분배 패시베이션층(507)의 온도를 실온으로부터 약 150℃ 내지 약 200℃ 이하, 예를 들면, 약 190℃로 증가시킴으로써 개시될 수 있다. 양태에서, 제1 램핑 단계(903)는 약 2℃/분 내지 약 5℃, 예를 들면, 약 4.8℃의 속도로 제2 재분배 패시베이션층(507)의 온도를 증가시킬 수 있고, 기계를 예열하는 저온 단계의 필요성을 생략할 수 있다. 그러나, 온도 변화의 임의의 적합한 속도가 이용될 수 있다.
제1 램핑 단계(903)가 온도를 목적하는 경화 온도(예를 들면, 190℃)로 증가시키면, 제2 재분배 패시베이션층(507)의 온도는 제1 경화 단계(905)를 위하여 일정하게 유지될 수 있다. 양태에서, 제1 경화 단계(905)는 약 1 시간 내지 약 10 시간, 예를 들면, 약 2 시간일 수 있다. 그러나, 임의의 적합한 시간이 이용될 수 있다.
제1 경화 단계(905)가 완료된 후, 제1 냉각 단계(907)를 사용하여 추가의 처리를 위하여 제2 재분배 패시베이션층(507)의 온도를 낮출 수 있다. 양태에서, 제1 냉각 단계(907)는 제2 재분배 패시베이션층(507)의 온도를 약 0.5℃/분 내지 약 2.0℃/분, 예를 들면, 약 1.0℃/분 또는 약 0.8℃/분의 속도로 감소시킬 수 있다. 그러나, 임의의 적합한 냉각 속도가 이용될 수 있다.
각각의 제1 램핑 단계(903), 제1 경화 단계(905), 및 제1 냉각 단계(907) 동안, 질소와 같은 비반응성 기체를 챔버를 통해 약 10000 sccm 내지 약 90000 sccm, 예를 들면, 약 60000 sccm의 유속으로 흐르게할 수 있다. 추가로, 대기의 산소 함량은 약 5 ppm 이하로 유지될 수 있다. 챔버의 압력은 약 30 torr 내지 약 700 torr, 예를 들면, 약 69 torr의 압력으로 유지될 수 있다. 그러나, 임의의 적합한 공정 조건이 이용될 수 있다.
도 9는 또한 제2 재분배 패시베이션층(507)이 제2 경화 공정(909)을 사용하여 경화되는 또 다른 양태를 도시한다. 이러한 양태에서, 제1 램핑 단계(903)는 제1 경화 공정(901)에 관하여 상기 기재된 바와 같이(예를 들면, 약 1.0℃/분의 속도로 램핑) 수행될 수 있다. 그러나, 이러한 양태에서, 제1 램핑 단계(903)는 제2 재분배 패시베이션층(507)의 온도가 약 200℃로 증가될 때까지 제2 재분배 패시베이션층(507)의 온도를 계속 증가시킨다. 제2 재분배 패시베이션층(507)의 온도는 200℃에서 약 1 시간 내지 약 10 시간, 예를 들면, 약 2 시간 동안 유지된 다음, 제1 냉각 단계(907)를 사용하여 추가의 처리를 위하여 제2 재분배 패시베이션층(507)의 온도를 감소시킬 수 있다.
도 10은 제1 램핑 단계(903), 제1 경화 단계(905), 및 제1 냉각 단계(907) 이외에 스파이크(spike) 단계(1001)가 사용되는 또 다른 양태를 도시한다. 하나의 양태에서, 온도 190℃의 제1 경화 단계(905)의 끝에서, 제2 재분배 패시베이션층(507)의 온도를 약 200℃ 내지 약 260℃, 예를 들면, 약 230℃의 온도로 증가시키는 제3 경화 공정(1002)이 설명된다. 양태에서, 스파이크 단계(1001)에서 온도는 약 1.8℃/분 내지 약 10℃/분, 예를 들면, 약 2℃/분의 속도로 증가될 수 있다. 온도가 최대 온도로 증가되면, 도 9와 관련하여 상기 기재된 바와 같이 추가의 처리를 위하여 제1 냉각 단계(907)를 사용하여 제2 재분배 패시베이션층(507)의 온도를 감소시킬 수 있다.
도 10은 또한 스파이크 단계(1001)를 사용하는 제4 경화 공정(1003)을 도시하고, 여기서 x축은 분 단위를 갖는다. 이러한 양태에서, 그러나, 제1 경화 단계(905)를 190℃의 온도로 유지하는 대신에, 제1 경화 단계(905)를 약 200℃의 온도로 유지한다. 그 다음, 제1 경화 단계(905)가 완료되면, 스파이크 단계(1001)를 사용하여 제2 재분배 패시베이션층(507)의 온도를 약 200℃ 내지 약 260℃, 예를 들면, 약 230℃의 온도로 증가시킬 수 있고, 그 다음, 추가의 처리를 위하여 제1 냉각 단계(907)를 사용하여 제2 재분배 패시베이션층(507)의 온도를 감소시킬 수 있다.
도 11은 수득된 추가의 시험 데이타를 도시하고, 이는 1378cm-1/1501cm-1 푸리에 변환 적외선 분광법(FTIR) 비율을 사용하여 폴리이미드 고리화를 도시한다. 특히, 본원에 기재된 바와 같은 극저온 경화된 폴리이미드(도 11에서 "200C-2H", "190C-2H", "200C-2H+230C-5min", 및 "190C-2H+230C-5min" 표지된 열로 표시됨)는 1.60 미만의 폴리이미드 고리화를 갖는 반면, 다른 폴리이미드(예를 들면, 도 11에서 "230C-1H"로 표지된 비-극저온 폴리이미드)는 1.6 초과, 예를 들면, 1.63의 폴리이미드 고리화를 갖는다. 이와 같이, 극저온 경화된 폴리이미드는 제2 재분배 패시베이션층(507)에 추가의 구조적 이득을 제공할 수 있다.
예를 들면, 230℃의 온도에서 1 시간 동안 경화시킴으로써 제2 재분배 패시베이션층(507)이 저온 폴리이미드 물질(극저온 폴리이미드 물질 대신에)로 형성되는 경우, 제2 재분배 패시베이션층(507)은 11.91 ㎛의 초기 두께로 형성될 수 있지만, 경화 후 겨우 8.38 ㎛의 두께를 갖고, 70% 수축 및 63 ㎛의 뒤틀림을 갖는다. 추가로, 130℃의 온도에서 5 분 동안 탈기는 4.67×10-8 torr의 압력을 갖고, 필름은 87.2%/1.56%의 연장, 198/4.09 MPa의 인장 강도, 및 100%의 고리화를 갖는다. 최종적으로, 필름은 에폭시 계면에서 거친 구리의 스터드 풀(stud pull) 사용시 >600 kg/cm2의 접착력을 갖고, MR10X+TCC200 시험을 사용하는 경우, 접착력은 643.6/42.8 kg/cm2이고, MR3X+μHAST96 접착력 시험을 이용하는 경우, 접착력은 629.6/49.8 kg/cm2이다.
그러나, 190℃의 온도에서 2 시간 동안 경화시킴으로써 제2 재분배 패시베이션층(507)이 극저온 폴리이미드 물질로서 형성되는 경우, 제2 재분배 패시베이션층(507)은 11.96 ㎛의 초기 두께로 형성될 수 있지만, 경화 후 겨우 8.48 ㎛의 두께를 갖고, 이는 71% 수축 및 67 ㎛의 뒤틀림을 갖는다. 추가로, 130℃의 온도에서 5 분 동안의 탈기는 5.04×10-8 torr의 압력을 갖고, 필름은 52.2%/4.39%의 연장, 131/3.4 MPa의 인장 강도, 및 85%의 고리화를 갖는다. 최종적으로, 필름은 에폭시 계면에서 스터드 풀 시험 사용시 거친 구리 표면 위에서 >600 kg/cm2의 접착력을 갖고, MR10X+TCC200 시험을 사용하는 경우, 접착력은 619.3/91.2 kg/cm2이고, MR3X+μHAST96 접착력 시험을 이용하는 경우, 접착력은 535.4/28.9 kg/cm2이다. 최종적으로, 제2 재분배 패시베이션층(507)은 92.5%의 WLFT(웨이퍼 레벨 최종 시험) 수율의 실제 웨이퍼를 갖는다.
추가로, 200℃의 온도에서 시간 동안 경화시킴으로써 제2 재분배 패시베이션층(507)이 또 다른 양태의 극저온 폴리이미드 물질로 형성되는 경우, 제2 재분배 패시베이션층(507)은 11.96 ㎛의 초기 두께로 형성될 수 있고, 경화 후 겨우 8.46 ㎛의 두께를 갖고, 이는 71% 수축 및 60 ㎛의 뒤틀림을 갖는다. 추가로, 130℃의 온도에서 5 분 동안의 탈기는 5.65x10-8 torr의 압력을 갖고, 필름은 71.6%/1.12%의 연장, 149/4.19 MPa의 인장 강도, 및 98%의 고리화를 갖는다. 최종적으로, 필름은 에폭시 계면에서 스터드 볼 시험 사용시 거친 구리 표면에서 >600 kg/cm2의 접착력을 갖고, MR10X+TCC200 시험을 사용하는 경우, 접착력은 580.8/43.2 kg/cm2이고, MR3X+μHAST96 접착력 시험을 이용하는 경우, 접착력은 487.4/65.6 kg/cm2이다. 최종적으로, 제2 재분배 패시베이션층(507)은 95.4%의 WLFT(웨이퍼 레벨 최종 시험) 수율의 실제 웨이퍼를 갖는다.
제2 재분배 패시베이션층(507)을 극저온 경화된 폴리이미드 물질로 형성함으로써, 전체 공정에 대한 열 예산(thermal budget)은 크게 감소될 수 있다. 추가로, 제1 반도체 디바이스(201)가 가열로부터의 손상에 매우 취약할 수 있는 DRAM 디바이스인 양태에서, DRAM/메모리 고장률은 4%(높은 열 예산의 DRAM 디바이스를 사용하는 양태)에서 0%까지 낮아질 수 있고, 이는 추가 비용 감소를 위하여 10 내지 16의 시간당 웨이퍼 개선을 야기할 수 있다.
추가로, 극저온 경화된 폴리이미드 물질은 도 1-8b과 관련하여 상기 기재된 바와 같은 저온 경화된 폴리이미드 물질 중 하나로 대체될 수 있다. 예를 들면, 극저온 경화된 폴리이미드 물질은 제1 재분배 패시베이션층(501), 제3 재분배 패시베이션층(511), 제4 재분배 패시베이션층(515), 중합체층(105)에 도 1-8b와 관련하여 상기 기재된 바와 같이 임의의 조합으로 사용될 수 있다. 임의의 적합한 조합이 이용될 수 있다.
도 12는 극저온 경화된 폴리이미드 물질이 제1 재분배 패시베이션층(501), 제3 재분배 패시베이션층(511), 및 제4 재분배 패시베이션층(515)에 사용되는 경우, 제1 재분배 패시베이션층(501), 제3 재분배 패시베이션층(511), 및 제4 재분배 패시베이션층(515)을 통하여 형성된 개구의 구조가 개선된다. 예를 들면, 극저온 경화된 폴리이미드 물질이 제1 재분배 패시베이션층(501), 제3 재분배 패시베이션층(511), 및 제4 재분배 패시베이션층(515)에 사용되는 경우, 이러한 층들을 통한 개구는 약 2° 내지 약 8°(저온 경화된 폴리이미드 물질에 대한 10°-15°와 대조적으로)의 상부 코너 비아 개구 αTCV를 갖도록 형성될 수 있다. 추가로, 개구는 약 45° 내지 약 55°의 낮은 코너 각도 αLC를 갖을 수 있다.
최종적으로, 저온 경화된 폴리이미드 물질을 제1 재분배 패시베이션층(501), 제2 재분배 패시베이션층(507), 제3 재분배 패시베이션층(511), 및 제4 재분배 패시베이션층(515), 및/또는 중합체층(105)의 물질로 사용함으로써, 각각의 층에 대한 평탄화 정도(DoP)가 개선될 수 있다. 특히, DoP는 하기 등식에 의해 결정되고, 여기서 t는 하부 층의 두께이고, ts는 하부 층에 의해 유발된 재분배 패시베이션층에서 범프 또는 결함의 높이이다:
Figure 112016096287812-pat00002
실험 데이타는 DoP가 48.6%(저온 경화된 폴리이미드 물질의 경우 1-138 ㎛/3.5 ㎛) 내지 68.6%(극저온 경화된 폴리이미드 물질의 경우 1-1.1 ㎛/3.5 ㎛) 개선됨을 지시한다. 달리 말하면, 패시베이션층의 표면은 극저온 경화된 폴리이미드 물질을 사용시 훨씬 더 평평하다.
양태에 따라, 반도체 디바이스의 제조 방법으로서, 제1 반도체 다이를 비아에 인접하게 배치하는 단계 및 제1 반도체 다이 및 비아를 밀봉재로 밀봉하는 단계를 포함하는 방법이 제공된다. 제1 유전층은 제1 반도체 다이 및 비아 위에 형성되고, 제1 재분배층은 제1 유전층 위에 형성된다. 제2 유전층은 제1 재분배층 위에 성막시키고, 제2 유전층은 제1 물질을 포함하고, 제1 물질은 저온 경화된 폴리이미드이다.
또 다른 양태에 따라, 반도체 디바이스의 제조 방법으로서, 제1 유전체를 비아, 제1 반도체 디바이스, 및 밀봉재에 도포하는 단계를 포함하는 방법이 제공되고, 여기서 비아는 제1 반도체 디바이스로부터 밀봉재에 의해 측면으로 분리된다. 폴리이미드의 제1 도포가 수행되고, 여기서 제1 도포의 수행은 추가로 단계의 1 세트를 포함하고, 단계의 제1 세트는 제2 유전체를 제1 유전체 위에 도포하는 것을 포함하는 단계로서, 제2 유전체는 폴리이미드 수지, 광활성 화합물, 및 용매를 포함하는 단계; 제2 유전체를 패턴화된 광원에 노출하는 단계; 제2 유전체 노출 후, 제2 유전체를 현상하는 단계; 및 제2 유전체를 현상시킨 후, 제2 유전체를 경화시키는 단계로서, 제2 유전체의 경화는 230℃ 미만의 온도에서 수행되는 단계를 포함한다.
또 다른 양태에 따라, 밀봉재, 제1 반도체 다이 및 비아는 서로 평면인, 제1 반도체 다이 및 비아 사이의 밀봉재 확장을 포함하는 반도체 디바이스가 제공된다. 제1 유전체는 밀봉재 위에 위치한다. 제1 재분배층은 제1 유전체 위에 위치하고, 제1 재분배층은 제1 물질을 포함한다. 제2 유전체는 제1 재분배층 위에 위치하고, 여기서 제2 유전체는 약 680 kg/cm2 초과의 제1 물질에 대한 접착력을 갖는다.
상기는 당해 분야의 숙련가가 본 발명의 기재내용의 측면을 더 잘 이해할 수 있도록 몇몇 양태의 피쳐를 설명한다. 당해 분야의 숙련가는 본원에 도입된 양태와 동일한 목적을 수행하고/수행하거나 동일한 이점을 달성하는 다른 공정 및 구조를 디자인하거나 변형하기 위한 기반으로서 본 발명의 기재내용을 용이하게 사용할 수 있음을 인식하여야 한다. 당해 분야의 숙련가는 또한 이러한 동등한 구조물이 본 발명의 기재내용의 취지 및 범위를 벗어나지 않고, 이들은 본 발명의 기재내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체, 및 변경을 만들 수 있다는 것을 인식한다.

Claims (10)

  1. 반도체 디바이스의 제조 방법으로서,
    제1 반도체 다이를 비아에 인접하게 배치하는 단계;
    제1 반도체 다이 및 비아를 밀봉재로 밀봉하는 단계;
    제1 유전층을 제1 반도체 다이 및 비아 위에 형성하는 단계;
    제1 재분배층을 제1 유전층 위에 형성하는 단계; 및
    제2 유전층을 제1 재분배층 위에 성막하는 단계를 포함하고,
    상기 제2 유전층이 제1 물질을 포함하고, 상기 제1 물질은 저온 경화된 폴리이미드이고,
    상기 제2 유전층은 상기 제1 유전층의 외부 측벽으로부터 측방향 오프셋(lateral offset)을 갖는 외부 측벽을 가지며,
    상기 제1 유전층이 제2 물질을 포함하고, 상기 제2 물질은 폴리벤족사졸(polybenzoxazole)이고,
    상기 경화는,
    램핑(ramping) 단계로서, 상기 램핑 단계는 2℃/분 내지 4.8℃/분의 속도로 상기 제1 물질의 온도를 증가시키는 것인 램핑 단계;
    경화 단계로서, 상기 제1 물질은 190℃의 온도에서 2시간 동안 경화되는 것인 경화 단계; 및
    냉각 단계로서, 상기 냉각 단계는 0.5℃/분 내지 2.0℃/분의 속도로 상기 제1 물질의 온도를 감소시키는 것인 냉각 단계
    를 포함하는 것인, 반도체 디바이스 제조 방법.
  2. 삭제
  3. 제1항에 있어서, 제1 반도체 다이가 반도체 기판과 제1 재분배층 사이에 제3 유전층을 포함하고, 제3 유전층이 상기 제1 물질을 포함하는 것인, 반도체 디바이스 제조 방법.
  4. 제1항에 있어서, 제1 유전층과는 제1 반도체 다이의 반대 면에 위치한 제3 유전층을 추가로 포함하고, 제3 유전층이 상기 제1 물질을 포함하는 것인, 반도체 디바이스 제조 방법.
  5. 제1항에 있어서, 제1 유전층과는 제1 반도체 다이의 반대 면에 위치한 제3 유전층을 추가로 포함하고, 제3 유전층이 상기 제2 물질을 포함하는 것인, 반도체 디바이스 제조 방법.
  6. 제1항에 있어서, 제2 유전층 위의 복수개의 유전층을 추가로 포함하고, 복수개의 유전층 각각이 제1 물질을 포함하는 것인, 반도체 디바이스 제조 방법.
  7. 제1항에 있어서,
    제2 유전층 위의 복수개의 유전층으로서, 복수개의 유전층 각각이 제1 물질을 포함하는 복수개의 유전층;
    제1 반도체 다이의 반도체 기판과 제1 재분배층 사이의 제3 유전층으로서, 제1 물질을 포함하는 제3 유전층;
    제1 유전층과는 제1 반도체 다이의 반대 면에 위치한 제4 유전층으로서, 제1 물질을 포함하는 제4 유전층
    을 추가로 포함하는, 반도체 디바이스 제조 방법.
  8. 반도체 디바이스의 제조 방법으로서,
    제1 유전체를 비아, 제1 반도체 디바이스, 및 밀봉재 위에 도포하는 단계로서, 비아는 제1 반도체 디바이스로부터 밀봉재에 의해 측면으로 분리되는 단계;
    폴리이미드의 제1 도포를 수행하는 단계로서, 제1 도포의 수행은 제1 세트의 단계들을 추가로 포함하는 단계; 및
    제1 도포 이후, 폴리이미드의 제2 도포를 수행하는 단계
    를 포함하고,
    상기 제1 세트의 단계들은,
    제2 유전체를 제1 유전체 위에 도포하는 단계로서, 제2 유전체는 폴리이미드 수지, 광활성 화합물, 및 용매를 포함하는 단계;
    제2 유전체를 패턴화된 광원에 노출시키는 단계;
    제2 유전체를 노출시킨 이후, 제2 유전체를 현상시키는 단계; 및
    제2 유전체를 현상시킨 이후, 제2 유전체를 경화시키는 단계로서, 제2 유전체의 경화는 230℃ 미만의 온도에서 수행되는 단계
    를 포함하고,
    상기 제2 유전체를 경화시키는 단계는,
    램핑(ramping) 단계로서, 상기 램핑 단계는 2℃/분 내지 4.8℃/분의 속도로 상기 제2 유전체의 온도를 증가시키는 것인 램핑 단계;
    경화 단계로서, 상기 제2 유전체는 200℃의 온도에서 2시간 동안 경화되는 것인 경화 단계; 및
    냉각 단계로서, 상기 냉각 단계는 0.5℃/분 내지 2.0℃/분의 속도로 상기 제2 유전체의 온도를 감소시키는 것인 냉각 단계
    를 더 포함하고,
    상기 제2 도포는 상기 제1 세트의 단계들을 포함하고, 상기 제2 도포의 현상 단계는 상기 제1 도포 중에 도포된 제2 유전체의 외부 측벽으로부터 측방향 오프셋(lateral offset)을 갖는 외부 측벽을 형성하고,
    상기 제1 유전체는 폴리벤족사졸을 포함하는 것인, 반도체 디바이스 제조 방법.
  9. 삭제
  10. 반도체 디바이스로서,
    제1 반도체 다이와 비아 사이에서 연장하는 밀봉재로서, 밀봉재, 제1 반도체 다이 및 비아는 서로 평면인 밀봉재;
    밀봉재 위에 위치한 제1 유전체;
    제1 유전체 위에 위치한 제1 재분배층으로서, 제1 물질을 포함하는 제1 재분배층; 및
    제1 재분배층 위에 위치한 제2 유전체로서, 680 kg/cm2 초과의 제1 물질에 대한 접착력을 갖는 제2 유전체를 포함하고,
    상기 제2 유전체는 상기 제1 유전체의 외부 측벽으로부터 측방향 오프셋(lateral offset)을 갖는 외부 측벽을 가지며,
    상기 제1 유전체는 폴리벤족사졸을 포함하고,
    상기 제2 유전체는 저온 경화된 폴리이미드를 포함하며,
    상기 제2 유전체의 적어도 일부는 하기 화학식의 단량체를 포함하는 것인, 반도체 디바이스:
    Figure 112019115449390-pat00019
    .
KR1020160128169A 2015-10-20 2016-10-05 반도체 디바이스 및 방법 KR102086065B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562243894P 2015-10-20 2015-10-20
US62/243,894 2015-10-20
US15/170,487 2016-06-01
US15/170,487 US10304700B2 (en) 2015-10-20 2016-06-01 Semiconductor device and method

Publications (2)

Publication Number Publication Date
KR20170046073A KR20170046073A (ko) 2017-04-28
KR102086065B1 true KR102086065B1 (ko) 2020-03-09

Family

ID=58523069

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160128169A KR102086065B1 (ko) 2015-10-20 2016-10-05 반도체 디바이스 및 방법

Country Status (4)

Country Link
US (3) US10304700B2 (ko)
KR (1) KR102086065B1 (ko)
CN (1) CN107068574B (ko)
TW (1) TWI708331B (ko)

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9905551B2 (en) * 2015-06-09 2018-02-27 Sts Semiconductor & Telecommunications Co., Ltd. Method of manufacturing wafer level packaging including through encapsulation vias
US10276403B2 (en) * 2016-06-15 2019-04-30 Avago Technologies International Sales Pe. Limited High density redistribution layer (RDL) interconnect bridge using a reconstituted wafer
JP2018006391A (ja) * 2016-06-28 2018-01-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10658199B2 (en) 2016-08-23 2020-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10163834B2 (en) * 2016-09-09 2018-12-25 Powertech Technology Inc. Chip package structure comprising encapsulant having concave surface
US11625523B2 (en) 2016-12-14 2023-04-11 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips
TWI765944B (zh) 2016-12-14 2022-06-01 成真股份有限公司 標準大宗商品化現場可編程邏輯閘陣列（ｆｐｇａ）積體電路晶片組成之邏輯驅動器
US20180294255A1 (en) * 2017-04-11 2018-10-11 Mediatek Inc. Method for fabricating microelectronic package with surface mounted passive element
US10447274B2 (en) 2017-07-11 2019-10-15 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips using non-volatile memory cells
KR102459308B1 (ko) 2017-07-31 2022-10-31 삼성전자주식회사 반도체 패키지의 제조 방법
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
US10636757B2 (en) * 2017-08-29 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit component package and method of fabricating the same
US10630296B2 (en) 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
KR101922884B1 (ko) 2017-10-26 2018-11-28 삼성전기 주식회사 팬-아웃 반도체 패키지
US10163858B1 (en) * 2017-10-26 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packages and manufacturing methods thereof
US10665522B2 (en) 2017-12-22 2020-05-26 Intel IP Corporation Package including an integrated routing layer and a molded routing layer
US10608642B2 (en) 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
US10623000B2 (en) 2018-02-14 2020-04-14 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10361122B1 (en) * 2018-04-20 2019-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Processes for reducing leakage and improving adhesion
US10608638B2 (en) 2018-05-24 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10916519B2 (en) 2018-06-08 2021-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing semiconductor package with connection structures including via groups
US11101176B2 (en) * 2018-06-29 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating redistribution circuit structure
CN108962772B (zh) * 2018-07-19 2021-01-22 通富微电子股份有限公司 封装结构及其形成方法
US10861782B2 (en) * 2018-08-21 2020-12-08 Micron Technology, Inc. Redistribution layers including reinforcement structures and related semiconductor device packages, systems and methods
US11309334B2 (en) 2018-09-11 2022-04-19 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US11164839B2 (en) * 2018-09-11 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
US10892011B2 (en) 2018-09-11 2021-01-12 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
KR102542573B1 (ko) 2018-09-13 2023-06-13 삼성전자주식회사 재배선 기판, 이의 제조 방법, 및 이를 포함하는 반도체 패키지
US10937762B2 (en) 2018-10-04 2021-03-02 iCometrue Company Ltd. Logic drive based on multichip package using interconnection bridge
US11296001B2 (en) * 2018-10-19 2022-04-05 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US11031289B2 (en) 2018-10-31 2021-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and methods of forming the same
US11616046B2 (en) 2018-11-02 2023-03-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11211334B2 (en) 2018-11-18 2021-12-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US10985116B2 (en) * 2019-03-14 2021-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of forming the same
DE102020100778A1 (de) * 2019-03-15 2020-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte patchantenne mit isolierendem substrat mit antennenhohlraum und high-k-dielektrikum
US11502402B2 (en) * 2019-03-15 2022-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated patch antenna having insulating substrate with antenna cavity and high-K dielectric
US11600590B2 (en) * 2019-03-22 2023-03-07 Advanced Semiconductor Engineering, Inc. Semiconductor device and semiconductor package
US11088094B2 (en) 2019-05-31 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Air channel formation in packaging process
US10985154B2 (en) 2019-07-02 2021-04-20 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cryptography circuits
US11227838B2 (en) 2019-07-02 2022-01-18 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits
US11977333B2 (en) 2019-07-31 2024-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing
US11887930B2 (en) 2019-08-05 2024-01-30 iCometrue Company Ltd. Vertical interconnect elevator based on through silicon vias
US11637056B2 (en) 2019-09-20 2023-04-25 iCometrue Company Ltd. 3D chip package based on through-silicon-via interconnection elevator
US11450641B2 (en) * 2019-09-27 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating package structure
US11121106B2 (en) * 2019-10-31 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
TWI768294B (zh) 2019-12-31 2022-06-21 力成科技股份有限公司 封裝結構及其製造方法
US11600526B2 (en) 2020-01-22 2023-03-07 iCometrue Company Ltd. Chip package based on through-silicon-via connector and silicon interconnection bridge
US11322649B2 (en) * 2020-09-15 2022-05-03 Applied Materials, Inc. Three color light sources integrated on a single wafer
US12119235B2 (en) * 2020-11-04 2024-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of manufacture of semiconductor devices having redistribution layer using dielectric material having photoactive component
US11855034B2 (en) * 2021-05-28 2023-12-26 Advanced Semiconductor Engineering, Inc. Electronic device package and method of manufacturing the same
US20220406685A1 (en) * 2021-06-16 2022-12-22 Intel Corporation 3d heterogeneously integrated systems with cooling channels in glass
CN113640910B (zh) * 2021-07-12 2024-02-02 安徽菲尔慕材料有限公司 一种具有偏光功能聚酰亚胺硬化膜及其制作工艺
US12040289B2 (en) * 2021-08-26 2024-07-16 Taiwan Semiconductor Manufacturing Company Limited Interposer including a copper edge seal ring structure and methods of forming the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004095836A (ja) * 2002-08-30 2004-03-25 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2005175317A (ja) * 2003-12-12 2005-06-30 Sony Corp 半導体装置およびその製造方法
US20140252646A1 (en) * 2013-03-06 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect Structure for Package-on-Package Devices
US20140264839A1 (en) * 2013-03-15 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged Semiconductor Devices, Methods of Packaging Semiconductor Devices, and PoP Devices
JP2015135869A (ja) * 2014-01-16 2015-07-27 株式会社テラプローブ 半導体装置、及び半導体装置の製造方法

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1321649A (en) * 1919-11-11 Electric heating
US4643910A (en) 1985-04-01 1987-02-17 Motorola Inc. Process for curing polyimide
US5122440A (en) * 1988-09-06 1992-06-16 Chien Chung Ping Ultraviolet curing of photosensitive polyimides
US7592205B2 (en) * 1998-12-21 2009-09-22 Megica Corporation Over-passivation process of forming polymer layer over IC chip
US6596624B1 (en) * 1999-07-31 2003-07-22 International Business Machines Corporation Process for making low dielectric constant hollow chip structures by removing sacrificial dielectric material after the chip is joined to a chip carrier
CA2464078C (en) 2002-08-09 2010-01-26 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
US6955984B2 (en) 2003-05-16 2005-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Surface treatment of metal interconnect lines
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
US10074553B2 (en) 2007-12-03 2018-09-11 STATS ChipPAC Pte. Ltd. Wafer level package integration and method
CN101910350B (zh) * 2008-01-16 2013-01-16 日立化成工业株式会社 感光性粘接剂组合物、膜状粘接剂、粘接片、粘接剂图案、带有粘接剂层的半导体晶片、半导体装置及半导体装置的制造方法
US8378383B2 (en) * 2009-03-25 2013-02-19 Stats Chippac, Ltd. Semiconductor device and method of forming a shielding layer between stacked semiconductor die
KR20110041925A (ko) * 2009-10-16 2011-04-22 삼성전자주식회사 이중층 패턴형성용 접착필름, 이의 제조방법, 및 이를 이용한 패턴 접착층의 형성방법
US20110198762A1 (en) 2010-02-16 2011-08-18 Deca Technologies Inc. Panelized packaging with transferred dielectric
WO2011125277A1 (ja) 2010-04-07 2011-10-13 株式会社島津製作所 放射線検出器およびそれを製造する方法
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) * 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US10204879B2 (en) * 2011-01-21 2019-02-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming wafer-level interconnect structures with advanced dielectric characteristics
US8492203B2 (en) 2011-01-21 2013-07-23 Stats Chippac, Ltd. Semiconductor device and method for forming semiconductor package having build-up interconnect structure over semiconductor die with different CTE insulating layers
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US9508674B2 (en) * 2012-11-14 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control of semiconductor die package
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US9721862B2 (en) * 2013-01-03 2017-08-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using a standardized carrier to form embedded wafer level chip scale packages
TWI471934B (zh) 2013-01-08 2015-02-01 Macronix Int Co Ltd 連接堆疊結構之導電層之中間連接件的形成方法
US8846548B2 (en) 2013-01-09 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure and methods for forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9461025B2 (en) 2013-03-12 2016-10-04 Taiwan Semiconductor Manfacturing Company, Ltd. Electric magnetic shielding structure in packages
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9111947B2 (en) * 2013-06-04 2015-08-18 Intel Deutschland Gmbh Chip arrangement with a recessed chip housing region and a method for manufacturing the same
US9543373B2 (en) * 2013-10-23 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
US9735129B2 (en) 2014-03-21 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
US9318429B2 (en) 2014-03-31 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated structure in wafer level package
US20150311132A1 (en) * 2014-04-28 2015-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Scribe line structure and method of forming same
US9831214B2 (en) * 2014-06-18 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device packages, packaging methods, and packaged semiconductor devices
US9985010B2 (en) * 2015-05-22 2018-05-29 Qualcomm Incorporated System, apparatus, and method for embedding a device in a faceup workpiece

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004095836A (ja) * 2002-08-30 2004-03-25 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2005175317A (ja) * 2003-12-12 2005-06-30 Sony Corp 半導体装置およびその製造方法
US20140252646A1 (en) * 2013-03-06 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect Structure for Package-on-Package Devices
US20140264839A1 (en) * 2013-03-15 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged Semiconductor Devices, Methods of Packaging Semiconductor Devices, and PoP Devices
JP2015135869A (ja) * 2014-01-16 2015-07-27 株式会社テラプローブ 半導体装置、及び半導体装置の製造方法

Also Published As

Publication number Publication date
US20180350629A1 (en) 2018-12-06
US11699598B2 (en) 2023-07-11
TW201715661A (zh) 2017-05-01
US10867811B2 (en) 2020-12-15
CN107068574B (zh) 2020-06-05
US20170110421A1 (en) 2017-04-20
US10304700B2 (en) 2019-05-28
TWI708331B (zh) 2020-10-21
CN107068574A (zh) 2017-08-18
US20210134611A1 (en) 2021-05-06
KR20170046073A (ko) 2017-04-28

Similar Documents

Publication Publication Date Title
KR102086065B1 (ko) 반도체 디바이스 및 방법
US11177165B2 (en) Method of manufacturing a semiconductor device having redistribution layer including a dielectric layer made from a low-temperature cure polyimide
US20230343604A1 (en) Semiconductor device and method
US10861710B2 (en) Methods of manufacturing semiconductor devices
US12094728B2 (en) Semiconductor device
US11842896B2 (en) Semiconductor devices and methods of manufacturing
US11454888B2 (en) Semiconductor device and method of manufacture
US20230386861A1 (en) Semiconductor devices and methods of manufacture
US12147159B2 (en) Semiconductor device and method of manufacture

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E90F Notification of reason for final refusal
AMND Amendment
E601 Decision to refuse application
E801 Decision on dismissal of amendment
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant