KR102041830B1 - Fabrication methods for nano wire structure of semiconductor and fabrication methods for sensor of the same - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 106
- 239000002070 nanowire Substances 0.000 title claims abstract description 101
- 238000000034 method Methods 0.000 title claims abstract description 68
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 239000010409 thin film Substances 0.000 claims abstract description 77
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 239000000463 material Substances 0.000 claims abstract description 31
- 238000005530 etching Methods 0.000 claims abstract description 14
- 239000010408 film Substances 0.000 claims description 19
- 238000000151 deposition Methods 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- 150000001875 compounds Chemical class 0.000 claims description 3
- 238000000059 patterning Methods 0.000 abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 239000012535 impurity Substances 0.000 description 5
- 238000001459 lithography Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000002105 nanoparticle Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02603—Nanowires
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
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Abstract
Description
본 발명은 반도체 나노와이어 구조체의 제조방법 및 그를 이용한 반도체 나노와이어 센서의 제조방법에 관한 것으로서, 보다 상세하게는 반도체 재료에 상관없이 다양한 크기와 길이로 자가 배열된 나노와이어를 제작할 수 있는 반도체 나노와이어 구조체의 제조방법 및 그를 이용한 반도체 나노와이어 센서의 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor nanowire structure and a method for manufacturing a semiconductor nanowire sensor using the same, and more particularly, a semiconductor nanowire capable of fabricating self-arranged nanowires in various sizes and lengths regardless of semiconductor materials. A method of manufacturing a structure and a method of manufacturing a semiconductor nanowire sensor using the same.
반도체 나노와이어 분야는 전자적, 화학적, 광학적, 열적으로 우수한 특성을 나타내기 때문에 FET, 화학센서, 바이오센서, 환경센서 등의 다양한 산업에 응용될 것으로 기대되고 있다. Semiconductor nanowires are expected to be applied to various industries such as FETs, chemical sensors, biosensors, and environmental sensors because they exhibit excellent electronic, chemical, optical, and thermal properties.
반도체 나노와이어의 제조방법은 일반적으로 상향식 방법과 하향식 방법으로 나눌 수 있다. 상향식 방법은 나노와이어를 비교적 쉽게 다량으로 제조할 수 있는 장점이 있으나, 나노와이어의 위치와 형태를 제어하는데 많은 제약이 있고 재현성이 낮은 단점이 있다. 그에 반해 하향식 공정은 다량의 나노와이어를 제조하기는 어렵지만, 나노와이어의 위치와 형태를 비교적 쉽게 제어할 수 있고 재현성이 높다는 장점이 있다.The method of manufacturing a semiconductor nanowire can be generally divided into a bottom-up method and a top-down method. The bottom-up method has advantages in that a large amount of nanowires can be manufactured relatively easily, but there are many limitations in controlling the position and shape of the nanowires and low reproducibility. On the other hand, the top-down process is difficult to manufacture a large amount of nanowires, but has the advantage of relatively easy to control the location and shape of the nanowires and high reproducibility.
하향식 방법으로 제조하는 나노와이어는 높은 공정 기술과 고가 장비의 요구로 인해 일반적으로 산업화에 응용하기는 어려운 수준이지만, 현재에도 반도체 나노와이어의 우수한 특성으로 인하여 ArF-이머젼 스캐너, 극자외선, 전자빔 등의 리소그래피 장비를 이용하여 많은 연구가 진행되고 있다.Nanowires manufactured by the top-down method are generally difficult to be applied to industrialization due to the demand for high process technology and expensive equipment.However, due to the excellent characteristics of semiconductor nanowires, nanowires such as ArF-immersion scanners, extreme ultraviolet rays and electron beams Much research is being conducted using lithographic equipment.
나노와이어는 제조 후 기판으로부터 전기적으로 분리하는 공정을 거쳐야 하는데, 주로 고가의 SOI(Silicon on Insulator) 기판을 사용한다. 또한, 나노와이어는 공기 중에 노출되면 쉽게 산화될 수 있으므로 센서와 같은 소자 활용 시 초기 특성과 달라지는 문제가 발생할 수 있다. Nanowires have to undergo a process of electrically separating them from the substrate after fabrication, mainly using expensive silicon on insulator (SOI) substrates. In addition, since nanowires can be easily oxidized when exposed to air, they may cause problems that differ from initial characteristics when using devices such as sensors.
본 발명이 이루고자 하는 기술적 과제는, 고가의 SOI 기판 없이 기판과 전기적으로 분리된 반도체 나노와이어 구조체를 제조하는 방법을 제공하는 것에 목적이 있다.An object of the present invention is to provide a method for manufacturing a semiconductor nanowire structure electrically isolated from a substrate without an expensive SOI substrate.
또한 본 발명이 이루고자 하는 다른 기술적 과제는, 자가 배열 방식으로 반도체 나노와이어 구조체를 제조하는 방법을 제공하는 것에 목적이 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor nanowire structure in a self-aligned manner.
또한 본 발명이 이루고자 하는 또 다른 기술적 과제는 반도체 재료에 상관없이 나노 크기의 와이어 형상을 갖도록 다양한 크기와 길이로 정렬된 나노와이어 구조체를 제조하는 방법을 제공하는 것에 목적이 있다.In addition, another object of the present invention is to provide a method for manufacturing a nanowire structure arranged in various sizes and lengths to have a nano-size wire shape regardless of the semiconductor material.
나아가서 본 발명이 이루고자 하는 또 다른 기술적 과제는 기판과 전기적으로 분리되고 자가배열 방식으로 제조된 반도체 나노와이어 구조체를 이용한 반도체 나노와이어 센서의 제조방법을 제공하는 것에 목적이 있다.Furthermore, another technical object of the present invention is to provide a method for manufacturing a semiconductor nanowire sensor using a semiconductor nanowire structure electrically isolated from a substrate and manufactured by a self-aligning method.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The object of the present invention is not limited to the above-mentioned object, and other objects that are not mentioned will be clearly understood by those skilled in the art from the following description.
상기의 기술적 과제를 이루기 위하여 본 발명은 반도체 나노와이어의 크기 또는 간격을 설정하는 단계; 기판 상에 제 1 박막 및 제 2 박막을 순차적으로 적층한 후 패터닝하여 중간구조체를 형성하되, 상기 제 1 박막의 측단부에 트렌치를 구비하도록 중간구조체를 형성하는 단계; 상기 기판의 노출된 영역에 상기 트렌치까지 메워지도록 반도체 물질을 성장시키는 단계; 및 상기 트렌치 내부를 제외한 영역에 성장된 반도체 물질을 식각하고 상기 제 2 박막을 제거함으로써 상기 트렌치에 대응되는 크기를 가지는 반도체 나노와이어 구조체가 형성되는 단계를 포함하는 것을 특징으로 하는 반도체 나노와이어 구조체의 제조방법을 제공할 수 있다.In order to achieve the above technical problem, the present invention comprises the steps of setting the size or spacing of the semiconductor nanowire; Stacking and patterning the first thin film and the second thin film sequentially on the substrate to form an intermediate structure, wherein the intermediate structure is formed so as to have a trench in the side end of the first thin film; Growing a semiconductor material to fill the trench in the exposed area of the substrate; And forming a semiconductor nanowire structure having a size corresponding to the trench by etching the grown semiconductor material in a region excluding the trench and removing the second thin film. It can provide a manufacturing method.
상기 기판은, Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체 중 선택된 하나의 것으로 벌크(bulk) 또는 에피텍셜(epitaxial) 기판일 수 있다.The substrate may be one of a group IV semiconductor, a group III-V compound semiconductor, and a group II-VI oxide semiconductor, and may be a bulk or epitaxial substrate.
상기 중간구조체를 형성하는 것은, 상기 기판 상에 제 1 박막 및 제 2 박막을 순차적으로 형성하여 적층하는 단계; 상기 제 1 박막 및 제 2 박막을 패터닝하는 단계; 상기 패터닝된 제 1 박막의 측단부면을 일부 식각하는 단계; 상기 제 1 박막의 두께보다 얇도록 상기 제 1 박막과 동일한 성분의 물질막을 상기 기판 상에 증착하는 단계; 및 상기 제 2 박막의 형태에 대응하도록 상기 증착된 물질막을 식각하여 상기 제 1 박막의 측단부에 트렌치가 형성되는 단계를 포함할 수 있다.Forming the intermediate structure, the step of sequentially forming a first thin film and a second thin film on the substrate; Patterning the first thin film and the second thin film; Etching part of the side end surface of the patterned first thin film; Depositing a material film of the same component as the first thin film on the substrate to be thinner than the thickness of the first thin film; And forming a trench in the side end portion of the first thin film by etching the deposited material layer so as to correspond to the shape of the second thin film.
상기 반도체 물질을 성장시키는 것은, 기판 상의 상기 노출된 면에 반도체 물질을 에피텍셜 성장 또는 증착함으로써 성장시키는 것일 수 있다.Growing the semiconductor material may be grown by epitaxially growing or depositing a semiconductor material on the exposed surface of the substrate.
상기 제 2 박막의 제거 후 노출된 제 1 박막의 상부를 제거하여 상기 반도체 나노와이어 구조체의 외부면 일부를 노출하는 단계를 포함할 수 있다.And removing the upper portion of the exposed first thin film after removing the second thin film to expose a portion of an outer surface of the semiconductor nanowire structure.
상기 반도체 나노와이어 구조체 외부면이 일부 노출된 기판의 상부면에 제 3 박막을 형성하는 단계를 포함할 수 있다.The method may include forming a third thin film on an upper surface of the substrate on which the outer surface of the semiconductor nanowire structure is partially exposed.
또한 상기의 기술적 과제를 이루기 위하여 본 발명은 반도체 나노와이어 구조체를 준비하는 단계; 상기 반도체 나노와이어 구조체의 양 단부를 노출하고, 노출된 영역에 금속 배선을 형성하는 단계; 및 상기 반도체 나노와이어 구조체의 상부면 일부가 노출되도록 식각하여 채널을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 나노와이어 센서의 제조방법을 제공할 수 있다.In addition, to achieve the above technical problem the present invention comprises the steps of preparing a semiconductor nanowire structure; Exposing both ends of the semiconductor nanowire structure and forming metal wirings in the exposed regions; And forming a channel by etching a portion of the upper surface of the semiconductor nanowire structure to expose the semiconductor nanowire structure.
본 발명에 따른 반도체 나노와이어 구조체의 제조방법은 고가의 SOI 기판 없이 기판과 전기적으로 분리되어 반도체 재료에 상관없이 나노 크기의 와이어 형상을 갖도록 다양한 크기와 길이로 반도체 나노와이어를 제조할 수 있으며 자가 정렬이 가능한 장점이 있다.The method for manufacturing a semiconductor nanowire structure according to the present invention can be manufactured by self-aligning semiconductor nanowires in various sizes and lengths to be electrically separated from the substrate without an expensive SOI substrate to have a nano-sized wire shape regardless of the semiconductor material. This has a possible advantage.
또한 본 발명에 따른 반도체 나노와이어 센서의 제조방법은 기판과 전기적으로 분리되고 자가배열 방식으로 제조된 반도체 나노와이어 구조체를 이용하여 제조함으로써 공정 기술의 난이도와 공정 비용을 낮출 수 있는 효과가 있다. In addition, the manufacturing method of the semiconductor nanowire sensor according to the present invention has the effect of lowering the difficulty and process cost of the process technology by manufacturing using a semiconductor nanowire structure electrically isolated from the substrate and manufactured by a self-arrangement method.
도 1은 본 발명의 실시예에 따른 반도체 나노와이어 구조체의 제조방법 및 반도체 나노와이어 센서의 제조방법을 나타낸 공정순서도,
도 2는 본 발명의 실시예에 따른 중간구조체의 형성과정을 나타낸 공정순서도,
도 3은 도 2의 중간구조체의 형성과정을 나타낸 단면도,
도 4는 본 발명의 실시예에 따른 나노와이어 구조체의 형성과정을 나타낸 공정순서도,
도 5a는 도 4의 나노와이어 구조체의 형성과정을 나타낸 단면도,
도 5b는 도 4의 과정을 통하여 제조된 나노와이어 구조체의 위치와 크기를 나타낸 사시도,
도 6은 본 발명의 실시예에 따른 반도체 나노와이어 센서의 제조방법을 나타낸 단면도이다.1 is a process flowchart showing a method for manufacturing a semiconductor nanowire structure and a method for manufacturing a semiconductor nanowire sensor according to an embodiment of the present invention;
2 is a process flowchart showing a process of forming an intermediate structure according to an embodiment of the present invention;
3 is a cross-sectional view showing a process of forming the intermediate structure of FIG.
4 is a process flowchart showing a process of forming a nanowire structure according to an embodiment of the present invention;
5A is a cross-sectional view illustrating a process of forming the nanowire structure of FIG. 4;
Figure 5b is a perspective view showing the position and size of the nanowire structure manufactured through the process of Figure 4,
6 is a cross-sectional view illustrating a method of manufacturing a semiconductor nanowire sensor according to an embodiment of the present invention.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The following embodiments are provided as examples to ensure that the spirit of the present invention can be fully conveyed to those skilled in the art. Accordingly, the present invention is not limited to the embodiments described below and may be embodied in other forms. In the drawings, lengths, thicknesses, and the like of layers and regions may be exaggerated for convenience. Like numbers refer to like elements throughout.
도 1은 본 발명의 실시예에 따른 반도체 나노와이어 구조체의 제조방법 및 반도체 나노와이어 센서의 제조방법을 나타낸 공정순서도, 도 2는 본 발명의 실시예에 따른 중간구조체의 형성과정을 나타낸 공정순서도, 도 3은 도 2의 중간구조체의 형성과정을 나타낸 단면도, 도 4는 본 발명의 실시예에 따른 나노와이어 구조체의 형성과정을 나타낸 공정순서도, 도 5a는 도 4의 나노와이어 구조체의 형성과정을 나타낸 단면도, 도 5b는 도 4의 과정을 통하여 제조된 나노와이어 구조체의 위치와 크기를 나타낸 사시도, 및 도 6은 본 발명의 실시예에 따른 반도체 나노와이어 센서의 제조방법을 나타낸 단면도이다.1 is a process flow chart showing a method for manufacturing a semiconductor nanowire structure and a method for manufacturing a semiconductor nanowire sensor according to an embodiment of the present invention, Figure 2 is a process flow chart showing a process of forming an intermediate structure according to an embodiment of the present invention, 3 is a cross-sectional view illustrating a process of forming the intermediate structure of FIG. 2, FIG. 4 is a process flowchart illustrating a process of forming a nanowire structure according to an exemplary embodiment of the present invention, and FIG. 5A illustrates a process of forming the nanowire structure of FIG. 4. Figure 5b is a perspective view showing the position and size of the nanowire structure manufactured through the process of Figure 4, and Figure 6 is a cross-sectional view showing a method for manufacturing a semiconductor nanowire sensor according to an embodiment of the present invention.
도 1 내지 도 6을 참조하면, 먼저 반도체 나노와이어 구조체의 크기 또는 간격을 설정한다(S110). 이는 이후 형성될 중간구조체(A)의 위치를 설정하는 것과 같다. 1 to 6, first, the size or spacing of the semiconductor nanowire structure is set (S110). This is equivalent to setting the position of the intermediate structure A to be formed later.
기판(10) 상에 제 1 박막(20) 및 제 2 박막(30)을 순차적으로 적층한 후 패터닝하여 중간구조체(A)를 형성하되, 상기 제 1 박막(20)의 측단부에 트렌치(22)를 구비하도록 중간구조체(A)를 형성한다(S120). The first
도 2 및 도 3을 참조하여, 상기 중간구조체(A)를 형성하는 것을 상세히 설명하면, 먼저 기판(10)을 준비한다(S121). 상기 기판(10)은 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체 중 선택된 하나의 것으로 벌크(bulk) 또는 에피텍셜(epitaxial) 기판일 수 있다. 2 and 3, the formation of the intermediate structure A will be described in detail. First, the
상기 기판(10) 상에 제 1 박막(20) 및 제 2 박막(30)을 순차적으로 형성하여 적층한다(S122). 상기 제 1 박막(20) 또는 제 2 박막(30)은 실리콘산화막(Silicon Oxide Layer) 또는 실리콘질화막(Silicon Nitride Layer) 등과 같은 절연막(Insulator)일 수 있다. 예를 들어, 실리콘 기판 상에 제 1 박막(20)으로 실리콘산화막, 제 2 박막(30)으로 실리콘질화막을 형성할 수 있다. The first
다음으로, 제 1 박막(20) 및 제 2 박막(30)을 패터닝한다(S123). 예를 들어, 리소그래피 공정 및 식각공정을 이용하여 도 3과 같이 일부 영역을 남기고 제 1 박막(20)과 제 2 박막(30) 순서로 제거함으로써 기판(10)의 상부에 제 1 박막(20)과 제 2 박막(30) 패턴을 형성한다. 이때 형성하는 패턴의 위치에 따라 추후 형성되는 나노와이어의 위치가 결정될 수 있다.Next, the first
다음으로, 상기 패터닝된 제 1 박막(20)의 측단부면을 식각한다(S124). 예를 들어, 습식식각 공정을 통하여 제 1 박막(20) 일부를 제거하면 제 2 박막(30)의 아래 양 측면이 파인 형태의 구조가 형성될 수 있다. 이때, 습식식각 공정에 따라 이후에 형성될 나노와이어의 x축 길이(도 5b의 X)가 결정될 수 있다.Next, the side end surface of the patterned first
이 후, 제 1 박막(20)의 두께보다 얇도록 제 1 박막(20)과 동일한 성분의 물질막을 기판(10) 상에 증착한다(S125). 예를 들어, 실리콘 기판을 기판(10)으로 하여 제 1 박막(20)을 실리콘산화막으로 형성한 경우, 양 측면이 파인 실리콘산화막의 두께보다 얇은 두께로 실리콘산화막을 형성할 수 있다. 즉, 노출된 기판 표면 전체에 실리콘 기판의 산화공정을 통하여 다시 실리콘산화막을 형성할 수 있다. Thereafter, a material film having the same component as the first
다음으로, 상기 제 2 박막(30)의 형태에 대응하도록 상기 증착된 물질막을 식각하여 상기 제 1 박막(20)의 측단부에 트렌치(22)를 형성한다(S126). 예를 들어, 건식식각 공정으로 제 2 박막(30) 패턴을 가림막으로 활용하여, 즉 하드마스크(Hard Mask)로 이용하여 제 2 박막(30)의 아래 부분을 제외한 기판 전체의 물질막, 즉 실리콘산화막은 제거될 수 있다.Next, the deposited material film is etched to correspond to the shape of the second
따라서 상기의 과정을 통하여 측면에 트렌치(22)를 구비하는 중간구조체(A)가 형성(S120)될 수 있다. 중간구조체(A)의 트렌치(22)는 이 후 나노와이어 구조체가 위치할 공간이며, 도 2 및 도 3과 같은 과정을 통해 기판(10)과 이격되게 형성된다. 즉, 트렌치(22)는 제 2 박막(30) 패턴 양단의 아랫부분에 형성된 일정한 홈으로 형성되며, 종단면의 형상, 크기 및 횡단면의 길이에 따라 다양한 구조를 이룰 수 있다. Therefore, the intermediate structure A having the
중간구조체(A)는 반도체 나노와이어 센서의 제조에 적용될 경우, 기판(10)에 순차적으로 적층된 절연막(20, 30)은 게이트 패턴 또는 하드마스크 패턴 형성에 이용할 수 있다. 이 경우 상부의 하드마스크 패턴에 비하여 게이트 패턴이 중간구조체의 내측으로 식각되어 형성되며, 게이트 패턴과 하드마스크 패턴은 각각 다른 절연막을 이용하여 형성될 수 있다. 즉, 제 1 박막(20)은 게이트 절연막으로 응용될 수 있다.When the intermediate structure A is applied to manufacturing a semiconductor nanowire sensor, the insulating
중간 구조체(A)의 형성(120)이 완료되면, 기판(10)의 노출된 영역에 상기 트렌치(22)까지 메워지도록 반도체 물질을 성장시키고(S130), 나노와이어 구조체를 형성한다(S140).When the formation 120 of the intermediate structure A is completed, the semiconductor material is grown to fill the
도 4 내지 도 5b를 참조하여 상세히 설명하면, 상기 반도체 물질(10N)을 성장시키는 것은 기판(10) 상의 상기 노출된 면에 반도체 물질을 에피텍셜 성장 또는 증착함으로써 성장시키는 것일 수 있다. 예를 들어, 노출된 실리콘 기판 표면으로부터 실리콘을 성장시킬 수 있다. 도 5a과 같이 중간 구조체의 트렌치(22)를 덮을 정도로 실리콘을 성장시키면 트렌치(22)에도 일정부분 이상 채워지는 형상이 나타날 수 있다. 이때 실리콘의 성장 조건에 따라 단결정, 다결정 등의 결정질이 나뉠 수 있다. 4 to 5B, the
또한 건식 방법을 적용한 에피텍셜 성장과 증착을 이용한 성장은 반도체 물질의 트렌치(22)에 채워지는 형상과 채움 밀도가 각각 달라질 수 있다. 예를 들어 실리콘 물질의 에피텍셜 성장의 경우 노출된 실리콘 기판의 결정성과 동일한 방향으로 실리콘이 원자단위로 성장되므로, 실리콘 나노와이어는 주로 단결정의 결정질 형태를 가질 수 있다. In addition, epitaxial growth using a dry method and growth using deposition may have different shapes and fill densities filling the
증착방법으로 성장할 경우 증착 장비와 조건에 따라 차이가 있을 수 있으나, 원자배열보다 분자배열에 가까운 성장특성이 주로 나타나게 되어 기판의 결정성으로 인한 영향이 적을 수 있다. 따라서, 트렌치(22) 내에 쌓이는 형태로 나노와이어가 성장될 수 있으며, 이로 인해 실리콘 물질의 경우 다결정 또는 비결정 형태의 나노와이어로 형성될 수 있다.When grown by the deposition method, there may be a difference depending on the deposition equipment and conditions, but the growth characteristics that are closer to the molecular arrangement than the atomic arrangement is mainly appeared and may be less influenced by the crystallinity of the substrate. Accordingly, the nanowires may be grown in a form stacked in the
다음으로, 트렌치(22) 내부를 제외한 영역에 성장된 반도체 물질을 식각한다(132). 즉, 공간구조체(A)의 트렌치(22)에 반도체 물질이 일정부분 채워지면 공간구조체(A) 주위의 반도체 물질은 식각공정을 통하여 제거해 줌으로써 트렌치(22) 내부에 나노와이어 형태의 반도체 물질을 형성할 수 있다. 식각공정은 리소그래피 공정을 거쳐 중간구조체(A) 주위의 실리콘 영역을 건식 식각 공정을 진행하여 제거하거나, 제 2 박막(30) 패턴을 직접 하드마스크로 사용하여 제거할 수도 있다.Next, the semiconductor material grown in the region excluding the
이 후, 제 2 박막(30)을 제거한다(134). 예를 들어, 제 2 박막(30)은 습식식각 공정을 통해 선택적으로 제거할 수 있다. 이 때, 트렌치(22) 내부에 형성된 반도체 물질은 반도체 나노와이어 구조체(10N)의 형태로 형성될 수 있다. 따라서 중간구조체(A)로 인해 자가 배열 방식(Self-aligned)으로 반도체 나노와이어 구조체를 형성할 수 있으며, 제 2 박막(30)의 제거로 인해 측면과 탑면이 노출되는 형태를 이룰 수 있다. Thereafter, the second
나아가서, 상기 제 2 박막(30)의 제거 후 노출된 제 1 박막(20)의 상부를 제거하여 상기 반도체 나노와이어 구조체(10N) 외부면의 일부를 노출하는 단계를 포함할 수 있다. 따라서 기판(10) 위에 패터닝된 제 1 박막(20)이 위치하고, 그 상부에 삼면이 노출된 실리콘 나노와이어 구조체(10N)가 위치하는 구조를 가질 수 있다. In addition, removing the upper portion of the exposed first
따라서 상기의 과정으로 중간구조체(A)의 트렌치(22)에 대응되는 크기를 가지는 반도체 나노와이어 구조체(10N)가 형성된다(S140). 중간구조체(A)의 트렌치(22)의 길이(X)와 폭(Y)을 조절함에 따라 반도체 나노와이어 구조체(10N)의 길이와 폭이 조절될 수 있으므로 다양한 크기의 반도체 나노와이어 구조체를 형성할 수 있다. 또한, 기판(10) 상에 중간구조체(A)의 위치에 따라 반도체 나노와이어 구조체(10N)의 위치를 조절할 수 있으므로, 반도체 나노와이어 구조체(10N)의 배열이 용이할 수 있다.Therefore, the
상기 반도체 나노와이어 구조체 외부면이 일부 노출된 기판의 상부면에 제 3 박막(도 6의 20A)을 형성할 수 있다(S150). 상기 제 3 박막(20A)은 절연막일 수 있으며, 예를 들어 제 1 박막(20)과 동일한 성분으로 이루어질 수 있으며, 실리콘산화막일 수 있다. 추가적인 절연막을 도포함으로써 나노와이어 구조체(10N)의 주위에 절연막이 구비될 수 있으며, 이로 인해 나노와이어 구조체(10N)는 외부 공기에 노출되지 않고 산화가 방지되어 초기의 전기적 특성을 유지할 수 있다.A third
상기의 제조과정 및 제조방법으로 형성된 나노와이어 구조체는 고가의 SOI 기판 없이 기판과 전기적으로 분리되어 제조할 수 있으며, 중간구조체(A)를 이용함으로써 자가 정렬이 가능한 장점이 있다. 또한 반도체 재료에 상관없이 기판에 따라 나노 크기의 와이어 형상을 갖도록 다양한 크기와 길이로 반도체 나노와이어를 제조할 수 있다.The nanowire structure formed by the above-described manufacturing process and manufacturing method can be manufactured by being electrically separated from the substrate without an expensive SOI substrate, and has the advantage of self-alignment by using the intermediate structure (A). In addition, the semiconductor nanowires may be manufactured in various sizes and lengths to have a nano-sized wire shape depending on the substrate regardless of the semiconductor material.
상기 반도체 나노와이어 구조체를 이용하여 반도체 나노와이어 센서를 제조할 수 있다.The semiconductor nanowire sensor may be manufactured using the semiconductor nanowire structure.
도 1과 도 6을 참조하여 상세히 설명하면, 먼저 반도체 나노와이어 구조체(10N)를 준비한다. 반도체 나노와이어 구조체(10N)는 불순물 주입 공정과 같은 단계를 거쳐 불순물의 농도 조절을 할 수 있으며 이 후 제조될 센서의 특성에 따라 전기적 특성을 변화시킬 수 있다. 1 and 6, the
반도체 나노와이어 구조체(10N)의 X방향에서 설명을 하면, 도 6과 같이 기판(10) 상에 형성된 반도체 나노와이어 구조체(10N)는 제 1 박막(20)으로 인해 기판(10)과 전기적으로 분리될 수 있다. 또한, 반도체 나노와이어 구조체(10N)와 외부 환경과 분리하여 보호하기 위하여 추가적으로 제 3 박막(20A)을 제 1 박막(20)보다 얇게 도포할 수 있다. 예를 들어 기판(10)은 실리콘 기판일 수 있으며, 반도체 나노와이어 구조체(10N)는 실리콘으로 이루어질 수 있고, 제 1 박막(20) 및 제 3박막(20A)은 실리콘산화막일 수 있다.Referring to the X direction of the
다음으로, 센서의 전극을 형성하기 위해 상기 반도체 나노와이어 구조체(10N)의 양 단부를 노출하고, 노출된 영역에 금속 배선(50)을 형성(S160)할 수 있다. 예를 들어, 리소그래피 공정을 통해 제 1 마스크 패턴(40)을 형성하고, 반도체 나노와이어 구조체(10N)의 양측 단부에 금속 물질을 증착함으로써 금속 배선(50)을 형성할 수 있다. 금속 배선(50)을 위해 노출된 반도체 나노와이어 구조체(10N)와 금속 배선 사이에는 컨택(contact) 저항을 최소화시키기 위해 추가적인 불순물 주입 공정을 수행할 수 있다. 또한 기판의 반도체 물성에 따라 금속은 하나 이상의 물질로 다양하게 선택될 수 있으며, 금속배선(50)의 형성 후 열처리 공정(annealing)을 수행하여 컨택 저항을 더욱 감소시킬 수 있다.Next, both ends of the
다음으로, 상기 반도체 나노와이어 구조체(10N)의 상부면 일부가 노출되도록 식각하여 채널을 형성할 수 있다. 리소그래피 공정을 통해 제 2 마스크 패턴(60)을 형성하여 반도체 나노와이어 구조체(10N)의 일부 영역만 노출하고, 식각공정을 통해 제 3 박막(20A)을 패터닝하여 일부 영역을 완전히 제거하거나, 두께를 얇게 만들어 주면 센서 채널 영역이 형성될 수 있다. 또한, 추가적인 불순물 주입으로 전기적 특성을 변화시켜줄 수 있다.Next, a channel may be formed by etching a portion of the upper surface of the
마지막으로 제 2 마스크 패턴(60) 및 표면의 불순물을 제거하면 자가 배열 형태의 반도체 나노와이어 센서 제작이 완료된다.Finally, when the impurities of the
따라서 기판과 전기적으로 분리되고 자가 배열 방식으로 제조된 반도체 나노와이어 구조체를 이용하여 반도체 나노와이어 센서를 제조함으로써 공정 기술의 난이도와 공정 비용을 낮출 수 있는 효과가 있다.Therefore, the semiconductor nanowire sensor is manufactured by using the semiconductor nanowire structure electrically separated from the substrate and manufactured in a self-aligning manner, thereby reducing the difficulty and process cost of the process technology.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to the preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the present invention described in the claims below. I can understand that you can.
10; 기판, 10N; 반도체 나노와이어 구조체
20; 제 1 박막, 22; 트렌치,
30; 제 2 박막, A; 중간구조체,
20A; 제 3 박막, 40, 60; 마스크 패턴
50; 금속 배선 10; Substrate, 10N; Semiconductor Nanowire Structure
20; A first
30; Second thin film, A; Intermediate Structure,
20A; Third thin film, 40, 60; Mask pattern
50; Metal wiring
Claims (7)
기판 상에 제 1 박막 및 제 2 박막을 순차적으로 적층한 후 패터닝하고, 상기 설정된 크기에 따라 상기 제 1 박막의 측단부에 트렌치를 형성하되, 상기 패터닝된 제 1 박막의 측단부면을 일부 식각하여 트렌치의 길이를 조절하고, 상기 제 1 박막의 두께보다 얇도록 상기 제 1 박막과 동일한 성분의 물질막을 상기 기판 상에 증착하여 상기 트렌치의 폭을 조절하고, 상기 제 2 박막의 형태에 대응하도록 상기 증착된 물질막을 식각함으로써 상기 트렌치가 구비된 중간구조체를 형성하는 단계;
상기 기판의 노출된 영역에 상기 트렌치까지 메워지도록 반도체 물질을 성장시키는 단계; 및
상기 트렌치 내부를 제외한 영역에 성장된 반도체 물질을 식각하고 상기 제 2 박막을 제거함으로써 상기 트렌치에 대응되는 크기를 가지는 반도체 나노와이어 구조체가 형성되는 단계를 포함하는 것을 특징으로 하는 반도체 나노와이어 구조체의 제조방법. Setting a size or spacing of the semiconductor nanowire structure;
The first thin film and the second thin film are sequentially stacked on the substrate and then patterned, and a trench is formed in the side end portion of the first thin film according to the set size, and the side end surface of the patterned first thin film is partially etched. Adjusting the length of the trench, and depositing a material film of the same component as the first thin film on the substrate to be thinner than the thickness of the first thin film to control the width of the trench, and to correspond to the shape of the second thin film Etching the deposited material layer to form an intermediate structure having the trench;
Growing a semiconductor material to fill the trench in the exposed area of the substrate; And
And forming a semiconductor nanowire structure having a size corresponding to that of the trench by etching the grown semiconductor material and removing the second thin film in an area excluding the inside of the trench. Way.
상기 기판은, Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체 중 선택된 하나의 것으로 벌크(bulk) 또는 에피텍셜(epitaxial) 기판인 것을 특징으로 하는 반도체 나노와이어 구조체의 제조방법.The method of claim 1,
The substrate is one of a group IV semiconductor, a group III-V compound semiconductor, or a group II-VI oxide semiconductor, a bulk or epitaxial substrate manufacturing method of a semiconductor nanowire structure.
상기 반도체 물질을 성장시키는 것은,
기판 상의 상기 노출된 면에 반도체 물질을 에피텍셜 성장 또는 증착함으로써 성장시키는 것을 특징으로 하는 반도체 나노와이어 구조체의 제조방법. The method of claim 1,
Growing the semiconductor material,
And growing by epitaxially growing or depositing a semiconductor material on the exposed surface of the substrate.
상기 제 2 박막의 제거 후 노출된 제 1 박막의 상부를 제거하여 상기 반도체 나노와이어 구조체의 외부면 일부를 노출하는 단계를 포함하는 것을 특징으로 하는 반도체 나노와이어 구조체의 제조방법.The method of claim 1,
And removing the upper portion of the exposed first thin film after the removal of the second thin film to expose a portion of the outer surface of the semiconductor nanowire structure.
상기 반도체 나노와이어 구조체의 외부면이 일부 노출된 기판의 상부면에 제 3 박막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 나노와이어 구조체의 제조방법.The method of claim 5,
And forming a third thin film on the upper surface of the substrate where the outer surface of the semiconductor nanowire structure is partially exposed.
상기 반도체 나노와이어 구조체의 양 단부를 노출하고, 노출된 영역에 금속 배선을 형성하는 단계; 및
상기 반도체 나노와이어 구조체의 상부면 일부가 노출되도록 식각하여 채널을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 나노와이어 센서의 제조방법.
Preparing a semiconductor nanowire structure according to any one of claims 1, 2, and 4 to 6;
Exposing both ends of the semiconductor nanowire structure and forming metal wirings in the exposed regions; And
And forming a channel by etching a portion of the upper surface of the semiconductor nanowire structure to expose the semiconductor nanowire structure.
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|---|---|---|---|
| KR1020180076988A KR102041830B1 (en) | 2018-07-03 | 2018-07-03 | Fabrication methods for nano wire structure of semiconductor and fabrication methods for sensor of the same |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020180076988A KR102041830B1 (en) | 2018-07-03 | 2018-07-03 | Fabrication methods for nano wire structure of semiconductor and fabrication methods for sensor of the same |
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| KR (1) | KR102041830B1 (en) |
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2018
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