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KR101958419B1 - 반도체 발광 소자 - Google Patents

반도체 발광 소자 Download PDF

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KR101958419B1
KR101958419B1 KR1020130010101A KR20130010101A KR101958419B1 KR 101958419 B1 KR101958419 B1 KR 101958419B1 KR 1020130010101 A KR1020130010101 A KR 1020130010101A KR 20130010101 A KR20130010101 A KR 20130010101A KR 101958419 B1 KR101958419 B1 KR 101958419B1
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bonding
filling
conductive
light emitting
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KR1020130010101A
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김태훈
이승환
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삼성전자 주식회사
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Publication date
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Abstract

반도체 발광 소자는 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하는 발광 구조물과, 제1 도전형 반도체층 및 제2 도전형 반도체층 중 어느 하나에 접하는 전극층과, 전극층에 연결된 본딩용 도전층을 포함한다. 본딩용 도전층은 전극층에 대면하는 면의 반대측 표면에서 단차에 의해 형성된 리세스 영역을 가지는 메인 본딩층과, 리세스 영역의 적어도 일부를 채우는 충전용 본딩층을 포함한다.

Description

반도체 발광 소자{Semiconductor light emitting device}
본 발명의 기술적 사상은 반도체 발광 소자에 관한 것으로, 특히 패키지 기판에 플립칩 실장된 반도체 발광 소자에 관한 것이다.
질화물 반도체를 사용한 발광 다이오드 (질화물 반도체 발광 소자)는 백라이트 등에 사용하는 각종 광원, 조명, 신호기, 대형 디스플레이 등에 폭넓게 이용되고 있다. 조명용 LED (light emitting diode) 시장이 확대되고 우수한 신뢰성, 고 효율, 고 출력 제품 개발이 요구됨에 따라, 질화물 반도체 발광 소자를 패키지 기판에 실장하기 위한 방법으로서, 고 방열의 접착 방식인 유텍틱 다이 본딩 (eutectic die bonding)을 이용한 플립칩 본딩 기술이 많이 이용되고 있다. 반도체 발광 소자를 유텍틱 다이 본딩을 이용하여 패키지 기판상에 본딩한 후, 반도체 발광 소자상에 있는 단차들로 인해 반도체 발광 소자와 패키지 기판과의 사이에 원하지 않는 빈 공간들이 남게 될 수 있다. 이와 같이 남아 있는 빈 공간들은 반도체 발광 소자의 열저항 특성 열화 및 신뢰성 저하의 원인이 될 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 단차가 있는 반도체 발광 소자와 패키지 기판과의 사이에 빈 공간이 남는 것을 최소화함으로써 반도체 발광 소자의 열저항을 개선할 수 있고 신뢰성을 향상시킬 수 있는 반도체 발광 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 제1 양태에 따른 반도체 발광 소자는 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하는 발광 구조물과, 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 중 어느 하나에 접하는 전극층과, 상기 전극층에 연결된 본딩용 도전층을 포함하고, 상기 본딩용 도전층은 상기 전극층에 대면하는 면의 반대측 표면에서 단차에 의해 형성된 리세스 영역을 가지는 메인 본딩층과, 상기 리세스 영역의 적어도 일부를 채우는 충전용 본딩층을 포함한다.
상기 메인 본딩층 및 상기 충전용 본딩층은 서로 다른 물질을 포함할 수 있다. 또는, 상기 메인 본딩층 및 상기 충전용 본딩층은 서로 동일한 물질을 포함할 수 있다.
상기 메인 본딩층 및 상기 충전용 본딩층은 각각 상기 전극층에 대면하는 면의 반대측에서 동일 평면상에 연장되는 평탄한 표면을 가질 수 있다.
상기 제1 양태에 따른 반도체 발광 소자는 상기 리세스 영역에서 상기 메인 본딩층과 상기 충전용 본딩층과의 사이에 개재된 도전성 배리어층을 더 포함할 수 있다.
상기 제1 양태에 따른 반도체 발광 소자는 상기 본딩용 도전층과 동일 레벨상에서 상기 본딩용 도전층의 일부를 덮는 충전용 절연층을 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 제2 양태에 따른 반도체 발광 소자는 패키지 기판과, 상기 패키지 기판을 향하는 표면에서 서로 이격된 복수의 분기 부분을 가지는 메사(mesa) 영역이 한정되도록 그루브(groove)가 형성되어 있는 제1 도전형 반도체층과, 상기 복수의 메사 영역 위에 형성된 활성층과, 상기 활성층 위에 형성된 제2 도전형 반도체층과, 상기 메사 영역 위에서 상기 제2 도전형 반도체층에 연결된 제1 전극층과, 상기 그루브의 저면에서 상기 제1 도전형 반도체층에 연결된 제2 전극층과, 상기 제1 전극층 및 상기 제2 전극층 중 적어도 하나의 전극층과 상기 패키지 기판과의 사이에 개재된 본딩용 도전층을 포함하고, 상기 본딩용 도전층은 상기 적어도 하나의 전극층에 접하는 접촉 표면 (contact surface)과, 상기 접촉 표면의 반대측 표면인 실장 표면과, 상기 실장 표면에 단차에 의해 형성된 적어도 하나의 리세스 영역을 가지는 메인 본딩층과, 상기 적어도 하나의 리세스 영역을 채우는 충전용 본딩층을 포함한다.
상기 적어도 하나의 전극층은 상기 제2 전극층을 포함하고, 상기 제2 전극층은 메인 본딩층에 접하는 복수의 콘택 영역을 포함할 수 있다.
상기 적어도 하나의 리세스 영역은 상기 제2 전극층의 상기 복수의 콘택 영역의 위치에 대응하여 배치된 복수의 리세스 영역을 포함하고, 상기 충전용 본딩층은 상기 복수의 리세스 영역과 상기 패키지 기판에 의해 한정되는 복수의 공간에 각각 형성될 수 있다.
상기 메인 본딩층은 절연층을 사이에 두고 상기 제1 전극층의 일부를 덮는 제1 부분과, 상기 제2 전극층에 접하여 상기 제2 전극층을 덮는 제2 부분을 포함할 수 있다. 그리고, 상기 충전용 본딩층은 상기 제2 전극층과 수직으로 오버랩되는 위치에 배치될 수 있다.
상기 패키지 기판은 서로 이격된 제1 도전층 및 제2 도전층을 포함하고, 상기 메인 본딩층 및 상기 충전용 본딩층은 각각 상기 제1 도전층 및 상기 제2 도전층 중 어느 하나의 도전층에 접해 있을 수 있다.
상기 제2 양태에 따른 반도체 발광 소자는 상기 적어도 하나의 리세스 영역에서 상기 메인 본딩층과 상기 충전용 본딩층과의 사이에 개재된 도전성 배리어층을 더 포함하고, 상기 도전성 배리어층은 상기 패키지 기판에 접하는 부분을 포함할 수 있다.
본 발명의 기술적 사상에 의한 반도체 발광 소자는 하부에 있는 구조물들의 단차에 의하여 상면에 단차가 형성된 메인 본딩층상의 리세스 영역 내부가 충전용 본딩층으로 채워진 구조를 가진다. 따라서, 본딩용 도전층과 패키지 기판과의 사이에 빈 공간이 제거되고, 본딩용 도전층과 패키지 기판이 서로 접하는 계면이 평탄화되어 접착 특성이 향상될 수 있으며, 빈 공간이 존재할 때 발생될 수 있는 열화 및 오염 가능성을 제거하여, 신뢰성을 향상시킬 수 있다. 또한, 충전용 본딩층에 금속이 포함됨으로써, 본딩 영역에서 금속의 부피가 증가되어 열저항이 감소되고 신뢰성이 향상될 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자의 주요 구성을 도시한 평면 레이아웃이다.
도 1b는 도 1a의 B - B' 선 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자의 단면도이다.
도 3a 내지 도 3i는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 4는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자의 주요 구성을 도시한 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자의 주요 구성을 도시한 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자의 주요 구성을 도시한 단면도이다.
도 7은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자의 단면도이다.
도 8은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자의 단면도이다.
도 9는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자의 주요 구성을 도시한 단면도이다.
도 10은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자의 단면도이다.
도 11은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자의 주요 구성을 도시한 단면도이다.
도 12는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자의 단면도이다.
도 13은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자의 주요 구성을 도시한 단면도이다.
도 14a는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자의 요부 구성을 도시한 평면도이다.
도 14b는 도 14a의 14B - 14B' 선 단면에 대응하는 부분의 단면도이다.
도 15는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 발광 소자 패키지의 주요 구성을 도시한 단면도이다.
도 16은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자를 포함하는 조광 시스템 (dimming system)을 도시한 도면이다.
도 17은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자를 포함하는 디스플레이 장치의 블록도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1a는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자(100A)의 주요 구성을 도시한 평면 레이아웃이다.
도 1b는 도 1a의 B - B' 선 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체 발광 소자(100A)는 기판(110)과, 상기 기판(110)상에 형성된 발광 구조물(120)을 포함한다.
상기 기판(110)은 사파이어, SiC, MgAl2O4, Ga2O3, MgAl2O4, MgO, LiAlO2, LiGaO2, 또는 GaN으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 기판(110)은 투명 기판으로 이루어질 수 있다.
상기 발광 구조물(120)은 그 일부 영역에 복수의 그루브(groove)(122)가 형성되어 있다. 상기 발광 구조물(120)은 상기 기판(110)상에서 제1 방향 (도 1a에서 Y 방향)으로 연장되는 제1 메사 구조물(120A)과, 일부 영역에서 상기 그루브(122)를 사이에 두고 서로 이격되어 있으면서 일단에서는 상기 제1 메사 구조물(120A)을 통해 서로 연결되어 있는 복수의 제2 메사 구조물(120B)을 포함한다.
상기 발광 구조물(120)은 상기 기판(110)상에 차례로 형성된 제1 도전형 반도체층(124), 활성층(126), 및 제2 도전형 반도체층(128)을 포함한다.
상기 제1 도전형 반도체층(124)은 상기 복수의 그루브(122)에 의해 서로 이격된 복수의 분기 부분을 가지는 메사 영역(124A, 124B)을 포함한다. 즉, 상기 제1 도전형 반도체층(124)은 상기 제1 메사 구조물(120A)의 일부를 구성하는 제1 메사 영역(124A)과, 일부 영역에서 그루브(122)를 사이에 두고 서로 이격되어 있으면서 일단에서는 상기 제1 메사 영역(124A)을 통해 서로 연결되어 있는 복수의 제2 메사 영역(124B)을 포함한다.
상기 기판(110)의 에지 부분 위에서 발광 구조물(120)의 주위에는 상기 제1 도전형 반도체층(124)의 낮은 표면부(124E)가 노출되어 있다. 상기 제1 도전형 반도체층(124)의 낮은 표면부(124E)는 그루브(122)의 저면(122A)과 대략 유사한 레벨상에 있는 표면을 가지며, 상기 복수의 그루브(122)의 저면(122A)과 연결되어 있다. 상기 제1 도전형 반도체층(124)의 낮은 표면부(124E)는 후속 공정에서 상기 기판(210)을 칩 단위로 분리하기 위한 공정시 스크라이빙 라인 (scribing line)으로 이용될 수 있다. 일부 실시예들에서, 제1 도전형 반도체층(124)은 상기 낮은 표면부(124E)를 포함하지 않을 수도 있다.
상기 제1 도전형 반도체층(124)은 n형 반도체로 이루어지고, 상기 제2 도전형 반도체층(128)은 p형 반도체로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 도전형 반도체층(124) 및 제2 도전형 반도체층(128)은 각각 AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 표시되는 조성을 가지는 질화물 반도체로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제1 도전형 반도체층(124) 및 제2 도전형 반도체층(128)은 AlGaInP 계열의 반도체, 또는 AlGaAs 계열의 반도체로 이루어질 수 있다. 상기 제1 도전형 반도체층(124)은 Si, Ge, Se, 또는 Te 불순물을 포함할 수 있다. 상기 제2 도전형 반도체층(128)은 Mg, Zn, 또는 Be 불순물을 포함할 수 있다.
일부 실시예들에서, 상기 활성층(126)은 양자 우물층 (quantum well) 및 양자 장벽층(quantum barrier)이 적어도 1회 교대로 적층된 구조를 가질 수 있다. 상기 양자우물층은 단일 양자 우물(single quantum well) 구조 또는 다중 양자 우물(multi-quantum well) 구조를 가질 수 있다. 일부 실시예들에서, 상기 활성층(126)은 u-AlGaN으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 활성층(126)은 GaN/InGaN, GaN/AlGaN, InAlGaN/InAlGaN, 또는 InGaN/AlGaN 의 다중 양자 우물 구조로 이루어질 수 있다. 상기 활성층(126)의 발광 효율을 향상시키기 위해, 활성층(126)에서의 양자 우물의 깊이, 양자 우물층 및 양자 장벽층 쌍의 적층 수, 두께 등을 변화시킬 수 있다.
상기 발광 구조물(120) 위에는 제1 전극층(130)이 형성되어 있다. 상기 제1 전극층(130)은 상기 제2 도전형 반도체층(128)에 연결되어 있다. 상기 제1 전극층(130)은 상기 제1 메사 구조물(120A)을 구성하는 제1 메사 영역(124A)과, 상기 제1 메사 구조물(120A)로부터 분기되는 복수의 제2 메사 구조물(120B)을 구성하는 복수의 제2 메사 영역(124B)에 각각 오버랩되도록 상기 발광 구조물(120) 위에 배치되어 있다. 상기 제1 전극층(140) 중 제1 메사 구조물(120A) 위에 있는 일부 영역은 콘택 영역(130C)을 구성하고, 상기 복수의 제2 메사 구조물(120B) 위에 있는 다른 일부 영역은 비콘택 영역(130NC)을 구성한다.
상기 그루브(122)의 저면(122B)에는 상기 제1 도전형 반도체층(124)이 노출되어 있다. 상기 제1 도전형 반도체층(124) 중 상기 복수의 그루브(122)의 저면(122B)에서 노출되는 제1 도전형 반도체층(124) 위에는 제2 전극층(140)이 형성되어 있다. 상기 제2 전극층(140)은 상기 그루브(122)의 저면에서 상기 그루브(122)의 길이 방향을 따라 연장되어 있다. 상기 제2 전극층(140)은 상기 그루브(122) 내에 위치되는 복수의 콘택 영역(140C)을 가진다. 상기 복수의 콘택 영역(140C)은 제2 전극층(140)의 다른 부분들보다 큰 폭을 가지는 것으로 예시되어 있으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.
상기 제1 전극층(130) 및 제2 전극층(140)은 각각 Ag, Al, Ni, Cr, Pd, Cu, Pt, Sn, W, Au, Rh, Ir, Ru, Mg, Zn, 및 이들의 합금 중에서 선택되는 어느 하나의 단일층, 또는 이들의 조합으로 이루어지는 다중층으로 이루어질 수 있다.
상기 제1 전극층(130) 및 제2 전극층(140)은 상기 발광 구조물(120)의 제1 메사 구조물(120A) 및 그로부터 분기되는 복수의 제2 메사 구조물(120B) 각각의 측벽을 덮는 제1 절연층(150)에 의해 상호 절연되어 있다. 상기 제1 전극층(130)의 비콘택 영역(130NC)은 제2 절연층(160)에 의해 덮여 있다. 상기 제2 절연층(160)은 제1 절연층(150)을 사이에 두고 상기 발광 구조물(120)의 제1 메사 구조물(120A) 및 그로부터 분기되는 복수의 제2 메사 구조물(120B) 각각의 측벽을 덮는다.
상기 제1 전극층(130) 위에는 제1 본딩용 도전층(170)이 형성되어 있다. 상기 제1 전극층(130)은 제1 본딩용 도전층(170)에 연결되는 콘택 영역(130C)을 포함한다. 상기 제1 본딩용 도전층(170)은 제1 메사 구조물(120A) 위에서 제1 메사 구조물(120A)과 오버랩되도록 연장되어 있다.
상기 제2 전극층(140) 위에는 제2 본딩용 도전층(180)이 형성되어 있다. 상기 제2 전극층(140)은 복수의 콘택 영역(140C)을 통해 제2 본딩용 도전층(180)과 연결되어 있다. 상기 제2 본딩용 도전층(180)은 복수의 제2 메사 구조물(120B) 위에서 상기 복수의 콘택 영역(140C) 및 상기 제2 절연층(160)과 접해 있으며, 상기 복수의 제2 메사 구조물(120B)과 각각 오버랩되도록 연장되어 있다. 상기 제2 본딩용 도전층(180)은 제2 절연층(160)을 사이에 두고 상기 제1 전극층(130)의 비콘택 영역(130NC)의 일부를 덮고 있다. 상기 제2 절연층(160)에 의해 상기 제2 본딩용 도전층(180)과 상기 제1 전극층(130)의 비콘택 영역(130NC)이 상호 절연될 수 있다.
상기 제1 본딩용 도전층(170) 및 제2 본딩용 도전층(180)은 소정 거리(D)를 사이에 두고 상호 이격되어 있다. 상기 제1 본딩용 도전층(170) 및 제2 본딩용 도전층(180)은 각각 상기 제1 전극층(130) 및 제2 전극층(140)에 대면하는 표면의 반대측에서 실질적으로 평탄한 표면(170P, 180P)을 갖는다.
상기 제1 본딩용 도전층(170)은 제1 메인 본딩층(172)과, 상기 제1 메인 본딩층(172) 위에 형성된 제1 충전용 본딩층(174)을 포함한다. 상기 제1 메인 본딩층(172)은 제1 전극층(130)에 접하는 접촉 표면(contact surface)(172C)의 반대측에서 단차에 의해 형성된 제1 리세스 영역(172R)을 가진다. 상기 제1 충전용 본딩층(174)은 상기 제1 리세스 영역(172R) 내에 형성되어 있다. 상기 제1 메인 본딩층(172) 및 제1 충전용 본딩층(174)은 각각 상기 제1 전극층(130)에 대면하는 면의 반대측에서 동일 평면상에 연장되는 평탄한 표면을 가진다. 따라서, 상기 제1 메인 본딩층(172)의 일부와 상기 제1 충전용 본딩층(174)의 일부는 상기 평탄한 표면(170P)을 구성할 수 있다.
상기 제2 본딩용 도전층(180)은 제2 메인 본딩층(182)과, 상기 제2 메인 본딩층(182) 위에 형성된 복수의 제2 충전용 본딩층(184)을 포함한다. 상기 제2 메인 본딩층(182)은 상기 제2 전극층(140)에 대면하는 표면의 반대측 표면에 형성된 복수의 제2 리세스 영역(182R)을 포함한다. 복수의 제2 충전용 본딩층(184)은 상기 복수의 제2 리세스 영역(182R)을 각각 채운다. 상기 복수의 제2 리세스 영역(182R)은 복수의 제2 메사 구조물(120B)의 단차로 인해 형성되는 것으로서, 제2 전극층(140)의 복수의 콘택 영역(140C)과 얼라인되는 위치에서, 제2 메인 본딩층(182) 중 복수의 콘택 영역(140C)에 접하는 복수의 접촉 표면(182C)의 반대측 표면에 각각 형성되어 있다. 그리고, 상기 복수의 제2 충전용 본딩층(184)은 상기 제2 전극층(140)의 복수의 콘택 영역(140C)과 수직으로 오버랩되는 위치에 배치되어 있다. 상기 제2 메인 본딩층(182) 및 제2 충전용 본딩층(184)은 각각 상기 제1 전극층(130) 및 제2 전극층(140)에 대면하는 면의 반대측에서 동일 평면상에 연장되는 평탄한 표면을 가진다. 따라서, 상기 제2 메인 본딩층(182)의 일부와 상기 제2 충전용 본딩층(184)의 일부는 상기 평탄한 표면(180P)을 구성할 수 있다.
상기 제1 메인 본딩층(172) 및 제2 메인 본딩층(182)은 각각 Au, Sn, Ni, Pb, Ag, In, Cr, Ge, Si, Ti, W, 및 Pt 중에서 선택되는 단일 물질, 또는 이들 중에서 선택되는 적어도 2 종의 물질을 포함하는 합금으로 이루어지는 단일막, 또는 이들의 조합으로 이루어지는 다중막으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 메인 본딩층(172) 및 제2 메인 본딩층(182)은 각각 Au-Sn 합금, Ni-Sn 합금, Ni-Au-Sn 합금, Pb-Ag-In 합금, Pb-Ag-Sn 합금, Pb-Sn 합금, Au-Ge 합금, 또는 Au-Si 합금을 포함할 수 있다.
상기 제1 충전용 본딩층(174) 및 제2 충전용 본딩층(184)은 각각 Au, Sn, Ni, Pb, Ag, In, Cr, Ge, Si, Ti, W, Pt, 및 전도성 고분자 중에서 선택되는 단일 물질, 또는 이들 중에서 선택되는 적어도 2 종의 물질을 포함하는 합금으로 이루어지는 단일막, 또는 이들의 조합으로 이루어지는 다중막으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 충전용 본딩층(174) 및 제2 충전용 본딩층(184)은 Au-Sn 합금, Ni-Sn 합금, Ni-Au-Sn 합금, Pb-Ag-In 합금, Pb-Ag-Sn 합금, Pb-Sn 합금, Au-Ge 합금, 또는 Au-Si 합금을 포함할 수 있다. 다른 일부 실시예들에서, 상기 제1 충전용 본딩층(174) 및 제2 충전용 본딩층(184)은 각각 전도성 고분자로만 이루어질 수 있다.
상기 제1 메인 본딩층(172) 및 제2 메인 본딩층(182)의 구성 물질과, 상기 제1 충전용 본딩층(174) 및 제2 충전용 본딩층(184)의 구성 물질은 서로 다를 수 있다. 일부 실시예들에서, 상기 제1 메인 본딩층(172) 및 제2 메인 본딩층(182)은 각각 Au, Sn, Ni, Pb, Ag, In, Cr, Ge, Si, Ti, W, 및 Pt 중에서 선택되는 단일 물질, 또는 이들 중에서 선택되는 적어도 2 종의 물질을 포함하는 합금으로 이루어지는 단일막, 또는 이들의 조합으로 이루어지는 다중막으로 이루어지고, 상기 제1 충전용 본딩층(174) 및 제2 충전용 본딩층(184)은 전도성 고분자로 이루어질 수 있다. 상기 전도성 고분자는 폴리아세틸렌 (polyacetylene), 폴리아닐린 (polyaniline), 폴리피롤 (polypyrrole), 폴리티오펜 (polythiophene), 폴리설퍼나이트라이드 (poly sulfur nitride), 폴리(2- 또는 3-알킬티오펜) (poly(2- or 3-alkylthiophene)), 폴리페닐렌 (polyphenylene), 폴리페닐렌설파이드 (polyphenylene sulfide), 폴리이소티엔나프탄 (polyisothiennaphthane), 폴리아줄렌 (polyazulene), 폴리퓨란 (polyfuran), 폴리(페닐렌비닐렌) (poly(phenylenevinylene)), 및 폴리(티에닐렌-비닐렌) (poly(thienylene -vinylene))에서 선택될 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 상기 제1 메인 본딩층(172) 및 제2 메인 본딩층(182)과 상기 제1 충전용 본딩층(174) 및 제2 충전용 본딩층(184)은 각각 서로 다른 종류의 금속들이 차례로 적층된 다중층, 또는 합금으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 메인 본딩층(172) 및 제2 메인 본딩층(182)은 Ni 및 Sn이 차례로 적층된 다중층, 또는 Ni 및 Sn을 포함하는 합금으로 이루어지고, 상기 제1 충전용 본딩층(174) 및 제2 충전용 본딩층(184)은 Au 및 Sn이 차례로 적층된 다중층, 또는 Au 및 Sn을 포함하는 제2 합금으로 이루어질 수 있다.
일부 실시예들에서, 상기 제1 충전용 본딩층(174) 및 제2 충전용 본딩층(184)은 상기 제1 메인 본딩층(172) 및 제2 메인 본딩층(182)과 서로 동일한 물질을 포함할 수 있다. 이 경우, 상기 제1 충전용 본딩층(174) 및 제2 충전용 본딩층(184) 형성을 위한 공정과, 상기 제1 메인 본딩층(172) 및 제2 메인 본딩층(182)이 별개의 공정으로 형성될 수 있으며, 그 결과 제1 충전용 본딩층(174)과 제1 메인 본딩층(172)과의 사이, 그리고 제2 충전용 본딩층(184)과 제2 메인 본딩층(182)과의 사이에 계면이 존재할 수 있다.
도 1a 및 도 1b에서는 기판(110)이 평탄한 상면(110A)을 가지는 경우를 예로 들어 설명하였으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 상기 기판(110)은 그 표면 중 적어도 일부에 형성된 요철 패턴을 포함할 수도 있다.
도 2는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자(100B)의 단면도이다. 도 2에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
반도체 발광 소자(100B)는 제1 도전형 반도체층(124)에 대면하는 표면에 요철 패턴(212)이 형성된 기판(210)을 포함하는 점을 제외하면, 도 1a 및 도 1b에 예시한 반도체 발광 소자(100A)와 대체로 동일한 구성을 가진다. 상기 기판(210)에 대한 보다 상세한 설명은 도 1a 및 도 1b를 참조하여 기판(110)에 대하여 설명한 바와 같다.
상기 기판(210)의 표면에 요철 패턴(212)이 형성됨으로써, 상기 기판(210) 위에 형성되는 반도체층들의 결정성이 향상되고 결함 밀도가 감소되어 내부 양자 효율이 개선될 수 있고, 기판(210) 표면에서의 빛의 난반사에 의한 추출 효율이 증가되어 반도체 발광 소자(100B)의 광 추출 효율이 향상될 수 있다.
도 3a 내지 도 3i는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 여기서는 도 2에 예시한 반도체 발광 소자(100B)를 제조하는 공정을 예로 들어 설명한다. 도 3a 내지 도 3i에 있어서, 도 1a, 도 1b, 및 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 3a를 참조하면, 요철 패턴(212)이 형성된 기판(210)을 준비한 후, 상기 기판(210) 위에 제1 도전형 반도체층(124), 활성층(126), 및 제2 도전형 반도체층(128)이 차례로 적층된 발광 구조물(120)을 형성한다.
일부 실시예들에서, 상기 기판(210)은 사파이어로 이루어질 수 있다. 이 경우, 상기 요철 패턴(212)이 형성된 기판(210)을 준비하기 위하여 PSS (patterned sapphire substrate) 표면 가공 기술을 이용할 수 있다. 예를 들면, 사파이어 기판의 C(0001) 면을 세정 및 표면 처리하고, Ni 식각 마스크를 이용하여 사파이어 기판을 식각한 후, 상기 Ni 식각 마스크를 제거하는 방법을 이용할 수 있다.
일부 실시예들에서, 상기 기판(210) 대신 도 1a 및 도 1b에 예시한 바와 같이 평탄한 상면(110A)을 가지는 기판(110)을 사용할 수도 있다.
상기 제1 도전형 반도체층(124), 활성층(126), 및 제2 도전형 반도체층(128)을 형성하기 위하여, MOCVD (Metal Organic Chemical Vapor Deposition), HVPE (Hydride Vapor Phase Epitaxy), 또는 MBE (Molecular Beam Epitaxy) 공정을 이용할 수 있다.
도 3b를 참조하면, 제2 전극층(140)이 형성될 영역에 대응하는 부분을 상기 제2 도전형 반도체층(128)으로부터 상기 제1 도전형 반도체층(124)의 일부 두께 깊이까지 에칭하여 그루브(122)를 형성한다. 상기 그루브(122)의 저면(122B)에서는 제1 도전형 반도체층(124)이 노출된다. 상기 그루브(122)의 측벽이 경사면으로 이루어지는 것으로 예시되었으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 일부 실시예들에서 상기 그루브(122)는 상기 기판(210)의 연장 방향에 수직인 측벽을 가지도록 형성될 수도 있다.
도 1a에 예시된 제1 도전형 반도체층(124)의 낮은 표면부(124E)와 유사하게, 상기 기판(210)의 에지를 따라 낮은 표면부(도시 생략)를 형성할 수 있다. 상기 낮은 표면부를 형성하기 위하여, 상기 제1 도전형 반도체층(124), 활성층(126), 및 제2 도전형 반도체층(128)의 적층 구조를 상부로부터 상기 제1 도전형 반도체층(124)의 일부 두께 깊이까지 에칭하여, 기판(210)의 에지 부분에서 제1 도전형 반도체층(124)을 노출시키는 낮은 표면부(도시 생략)를 형성할 수 있다. 일부 실시예들에서, 상기 낮은 표면부 형성을 위한 식각 공정은 상기 그루브(122)를 형성하는 공정과 동시에 행해질 수 있다. 다른 일부 실시예들에서, 상기 제1 도전형 반도체층(124)의 낮은 표면부 형성을 위한 식각 공정은 상기 그루브(122)를 형성하기 전, 또는 상기 그루브(122)를 형성한 후에 별도의 식각 공정으로 행해질 수 있다. 일부 실시예들에서, 상기 제1 도전형 반도체층(124)의 낮은 표면부 형성을 위한 식각 공정은 생략될 수 있다.
상기 그루브(122)가 형성된 후, 상기 기판(210)상에는 상기 제1 메사 구조물(120A)과 상기 제1 메사 구조물(120A)을 통해 서로 연결되어 있는 복수의 제2 메사 구조물(120B)이 형성된다.
상기 그루브(122)의 형성과, 상기 제1 도전형 반도체층(124)의 낮은 표면부의 형성은 각각 RIE (reactive ion etching) 공정에 의해 행해질 수 있다.
도 3c를 참조하면, 도 3b에 예시한 발광 구조물(120) 위에 제1 절연층(150)을 형성한다.
상기 제1 절연층(150)은 상기 발광 구조물(120)의 노출 표면 및 그루브(122)의 저면(122B)을 덮도록 형성된다.
상기 제1 절연층(150)은 실리콘 산화막, 실리콘 질화막, 절연성 폴리머, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시된 막들에 제한되는 것은 아니다. 일부 실시예들에서, 상기 제1 절연층(150)은 PECVD (plasma enhanced chemical vapor deposition) 공정에 의해 형성될 수 있다.
도 3d를 참조하면, 상기 제1 절연층(150)의 일부를 식각하여 상기 그루브(122)의 저면(122B)을 노출시키는 홀(H1)을 형성한 후, 상기 홀(H1)을 통해 상기 제1 도전형 반도체층(124)에 연결되는 제2 전극층(140)을 형성한다. 상기 제2 전극층(140)은 복수의 콘택 영역(140C)을 포함할 수 있다.
일부 실시예들에서, 상기 제1 절연층(150)에 홀(H1)을 형성하기 위하여, RIE 공정 및 BOE (buffered oxide etchant)를 이용하는 습식 식각 공정을 이용할 수 있다. 상기 제2 전극층(140)은 Ag, Al, Ni, Cr, Pd, Cu, Pt, Sn, W, Au, Rh, Ir, Ru, Mg, Zn, 및 이들의 합금 중에서 선택되는 어느 하나의 단일층, 또는 이들의 조합으로 이루어지는 다중층으로 이루어질 수 있다. 예를 들면, 상기 제2 전극층(140)은 Al/Ti/Pt 적층 구조를 가지도록 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 3e를 참조하면, 상기 제1 절연층(150)의 다른 일부를 식각하여 상기 제2 도전형 반도체층(128)을 노출시키는 홀(H2)을 형성한 후, 상기 홀(H2)을 통해 상기 제2 도전형 반도체층(128)에 연결되는 제1 전극층(130)을 형성한다.
상기 제1 절연층(150)에 홀(H2)을 형성하기 위하여, RIE 공정 및 BOE를 이용하는 습식 식각 공정을 이용할 수 있다. 상기 제1 전극층(130)은 Ag, Al, Ni, Cr, Pd, Cu, Pt, Sn, W, Au, Rh, Ir, Ru, Mg, Zn, 및 이들의 합금 중에서 선택되는 어느 하나의 단일층, 또는 이들의 조합으로 이루어지는 다중층으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 전극층(130)은 오믹 특성 및 광 반사 특성을 동시에 가지는 금속층을 포함할 수 있다. 다른 일부 실시예들에서, 상기 제1 전극층(130)은 오믹 특성을 가지는 제1 금속층과, 광 반사 특성을 가지는 제2 금속층이 차례로 적층된 다층막으로 이루어질 수 있다. 예를 들면, 상기 제1 전극층(130)은 Ni/Ag/Pt/Ti/Pt 적층 구조를 가지도록 형성될 수 있으나, 이에 한정되는 것은 아니다.
본 예에서는 도 3c를 참조하여 설명한 제2 전극층(140) 형성 공정을 먼저 행한 후 도 3d를 참조하여 설명한 제1 전극층(130) 형성 공정을 행하는 것으로 설명하였으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 도 3d를 참조하여 설명한 제1 전극층(130) 형성 공정을 먼저 행한 후, 도 3c를 참조하여 설명한 제2 전극층(140) 형성 공정을 행할 수도 있다.
도 3f를 참조하면, 상기 제1 전극층(130), 제2 전극층(140), 및 제1 절연층(150) 위에 제2 절연층(160)을 형성한다.
상기 제2 절연층(160)은 실리콘 산화막, 실리콘 질화막, 절연성 폴리머, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시된 막들에 제한되는 것은 아니다. 일부 실시예들에서, 상기 제2 절연층(160)은 제1 절연층(150)의 구성 물질과 동일한 물질로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제2 절연층(160)은 제1 절연층(150)의 구성 물질과는 다른 물질로 이루어질 수 있다. 상기 제2 절연층(160)은 PECVD 공정에 의해 형성될 수 있다.
도 3g를 참조하면, 상기 제2 절연층(160)을 일부 식각하여, 제1 메사 구조물(120A) 위에서 제1 전극층(130)을 노출시키는 홀(H3)과, 상기 그루브(122)의 저면(122B)에 형성된 제2 전극층(140)의 콘택 영역(140C)을 노출시키는 복수의 홀(H4)을 형성한다.
상기 제2 절연층(160)에 홀(H3) 및 복수의 홀(H4)을 형성하기 위하여, RIE 공정 및 BOE를 이용하는 습식 식각 공정을 이용할 수 있다.
도 3h를 참조하면, 도 3g의 결과물상에 도전 물질을 퇴적하여 상기 제2 절연층(160)에 형성된 홀(H3)을 통해 제1 전극층(130)의 콘택 영역(130C)에 연결되는 제1 메인 본딩층(172)과, 복수의 홀(H4)을 통해 제2 전극층(140)의 콘택 영역(140C)에 연결되는 제2 메인 본딩층(182)을 형성한다.
상기 제1 메인 본딩층(172) 및 제2 메인 본딩층(182)은 공융(eutectic bonding) 금속을 포함할 수 있다. 상기 제1 메인 본딩층(172) 및 제2 메인 본딩층(182)이 형성된 후, 상기 제1 메인 본딩층(172) 및 제2 메인 본딩층(182) 각각의 상면에는 제1 메사 구조물(120A) 및 복수의 제2 메사 구조물(120B)의 상면 프로파일에 상응하는 단차가 형성되며, 그 결과 상기 제1 메인 본딩층(172)의 상면에는 제1 리세스 영역(172R)이 형성되고, 상기 제2 메인 본딩층(182)의 상면에는 복수의 제2 리세스 영역(182R)이 형성된다.
도 3i를 참조하면, 상기 제1 메인 본딩층(172)에 형성된 제1 리세스 영역(172R)과, 상기 제2 메인 본딩층(182)에 형성된 복수의 제2 리세스 영역(182R) 내에 각각 도전 물질을 채워 제1 충전용 본딩층(174) 및 복수의 제2 충전용 본딩층(184)을 형성한다.
상기 제1 충전용 본딩층(174) 및 복수의 제2 충전용 본딩층(184)은 각각 공융 금속 또는 전도성 고분자로 이루어질 수 있다. 상기 제1 충전용 본딩층(174) 및 복수의 제2 충전용 본딩층(184)을 형성하기 위하여, 잉크젯 프린팅 (inkjet printing) 공정, CVD (chemical vapor deposition) 공정, 또는 PVD (physical vapor deposition) 공정을 이용할 수 있다.
상기 제1 충전용 본딩층(174) 및 복수의 제2 충전용 본딩층(184)을 CVD 공정 또는 PVD 공정에 의해 형성하는 경우, 상기 제1 충전용 본딩층(174) 및 복수의 제2 충전용 본딩층(184)이 형성될 영역을 제외한 나머지 영역을 덮는 마스크 패턴(도시 생략)을 이용하여 상기 제1 충전용 본딩층(174) 및 복수의 제2 충전용 본딩층(184)을 형성한 후, 상기 마스크 패턴을 다시 제거할 수 있다.
상기 제1 충전용 본딩층(174) 및 복수의 제2 충전용 본딩층(184)을 잉크젯 프린팅 공정을 이용하여 형성하는 경우, 불필요한 부분을 덮기 위한 별도의 마스크 패턴은 형성할 필요가 없다. 잉크젯 프린팅 공정에 의해 상기 제1 충전용 본딩층(174) 및 복수의 제2 충전용 본딩층(184)을 형성하는 데 있어서, 상기 제1 리세스 영역(172R) 및 제2 리세스 영역(182R)에 각각 수 마이크론(microns), 예를 들면 약 5 마이크론의 최소 도트(dot) 사이즈의 금속 용융액, 또는 금속 분말들로 이루어지는 잉크를 분사하는 공정을 포함할 수 있다. 예를 들면, 잉크젯 프린팅 공정은 DOD (drop-on-demand) 방식으로 행해질 수 있다. DOD 방식의 잉크젯 프린팅 공정에서는 전기적 신호를 통하여 필요시에만 잉크를 분사할 수 있다. DOD 방식의 잉크젯 프린팅 공정을 행하기 위하여, 잉크 저장소의 순간적인 압력 변화로 잉크 액적을 만드는 압전 (piezo) 방식, 또는 순간적인 가열에 의한 기포 발생으로 잉크를 분사하는 열 전사 방식을 이용할 수 있다.
일부 실시예들에서, 상기 제1 본딩용 도전층(170) 및 제2 본딩용 도전층(180) 중 비교적 큰 부피를 가지는 제1 메인 본딩층(172) 및 제2 메인 본딩층(182)은 비교적 단가가 낮은 재료를 사용하여 형성하고, 비교적 작은 부피를 가지는 제1 충전용 본딩층(174) 및 복수의 제2 충전용 본딩층(184)은 단가가 다소 높더라도 본딩 특성이 우수한 재료를 사용하여 형성함으로써, 단가 및 신뢰성 측면에서 유리한 제품을 제조할 수 있다.
상기 제1 충전용 본딩층(174) 및 복수의 제2 충전용 본딩층(184)을 형성한 후 얻어지는 제1 본딩용 도전층(170) 및 제2 본딩용 도전층(180)은 각각 실질적으로 평탄한 표면(170P, 180P)을 가질 수 있다.
도 4는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자(100C)의 주요 구성을 도시한 단면도이다. 상기 반도체 발광 소자(100C)는 도 2에 예시한 반도체 발광 소자(100B)가 패키지 기판(410)상에 실장된 구조를 예시한 것이다. 도 4에 있어서, 도 1a, 도 1b, 및 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4를 참조하면, 상기 패키지 기판(410)은 복수의 관통홀(412)이 형성된 기판 본체(414)와, 상기 복수의 관통홀(412) 내에 형성된 복수의 관통 전극(422, 424)과, 상기 기판 본체(414)의 양측 표면에 형성된 복수의 도전층(432, 434, 436, 438)을 포함한다. 상기 복수의 도전층(432, 434, 436, 438)은 기판 본체(414)의 양측 표면에서 상기 관통 전극(422)의 양 단부에 각각 연결되어 있는 제1 도전층(432) 및 제2 도전층(434)과, 기판 본체(414)의 양측 표면에서 상기 관통 전극(424)의 양 단부에 각각 연결되어 있는 제3 도전층(436) 및 제4 도전층(438)을 포함한다. 상기 기판 본체(414)의 일면에서, 상기 제1 도전층(432) 및 제3 도전층(436)이 서로 이격되어 있고, 상기 기판 본체(414)의 타면에서, 상기 제2 도전층(434) 및 제4 도전층(438)이 서로 이격되어 있다.
상기 기판 본체(414)는 PCB (Printed Circuit Board), MCPCB (Metal Core PCB), MPCB (Metal PCB), FPCB (Flexible PCB) 등의 회로 기판, 또는 AlN, Al2O3 등의 세라믹 기판으로 이루어질 수 있다. 일부 실시예들에서, 도 4에 예시한 패키지 기판(410) 대신 리드 프레임을 포함하는 구조물을 채용할 수도 있다.
상기 관통 전극(422) 및 복수의 도전층(432, 434, 436, 438)은 각각 Cu, Au, Ag, Ni, W, Cr, 또는 이들의 조합으로 이루어질 수 있다.
상기 제1 본딩용 도전층(170)은 상기 제1 도전층(432)에 연결되고, 상기 제2 본딩용 도전층(180)은 상기 제3 도전층(436)에 연결된다. 상기 제1 본딩용 도전층(170) 및 제2 본딩용 도전층(180)을 상기 제1 도전층(432) 및 제3 도전층(436)에 각각 유텍틱 다이 본딩 (eutectic die bonding) 방식에 의해 접합시키기 위하여, 상기 제1 본딩용 도전층(170) 및 제2 본딩용 도전층(180)이 각각 상기 제1 도전층(432) 및 제3 도전층(436)과 대면하도록 패키지 기판(410)상에 도 2에 예시한 반도체 발광 소자(100B)를 위치시킨 후, 약 200 ∼ 700℃의 온도하에서 열압착하는 공정을 이용할 수 있다.
상기 제1 본딩용 도전층(170) 및 제1 도전층(432)과, 제2 본딩용 도전층(180) 및 제3 도전층(436)이 각각 유텍틱 다이 본딩 방식에 의해 접합되므로, 신뢰성 있고 강도 높은 접합을 유지할 수 있다.
상술한 바와 같이, 제1 메인 본딩층(172) 및 제2 메인 본딩층(182)은 그들의 하부 구조물들의 단차에 의하여 상면에 단차가 형성된다. 특히, 제2 메인 본딩층(182)의 하부에 있는 복수의 제2 메사 구조물(120B)에 의해 형성되는 단차로 인해 상기 제2 메인 본딩층(182)의 상면에는 비교적 큰 단차를 가지는 부분들이 많이 존재하고, 그로 인해 비교적 큰 깊이를 가지는 복수의 제2 리세스 영역(182R)이 형성된다. 본 발명의 기술적 사상에 의한 실시예들에서는, 상기 제1 본딩용 도전층(170)에서 제1 메인 본딩층(172)에 형성된 제1 리세스 영역(172R)이 제1 충전용 본딩층(174)으로 채워진 구조를 가지고, 상기 제2 본딩용 도전층(180)에서 제2 메인 본딩층(182)에 형성된 제2 리세스 영역(182R)이 제2 충전용 본딩층(184)으로 채워진 구조를 가진다. 따라서, 제1 본딩용 도전층(170) 및 제2 본딩용 도전층(180)과 패키지 기판(410)과의 사이에 빈 공간이 제거되고, 제1 본딩용 도전층(170) 및 제2 본딩용 도전층(180)과 패키지 기판(410)이 서로 접하는 계면이 평탄화되어 접착 특성이 향상될 수 있다. 따라서, 제1 본딩용 도전층(170) 및 제2 본딩용 도전층(180)과 패키지 기판(410)과의 사이에서 빈 공간이 존재하는 경우에 발생될 수 있는 열화 및 오염 가능성, 예를 들면 빈 공간 내에 존재하는 수분에 의한 오염 및 열화 가능성을 제거하여, 신뢰성을 향상시킬 수 있다.
또한, 상기 제1 충전용 본딩층(174) 및 제2 충전용 본딩층(184)이 각각 금속으로 이루어지는 경우, 제1 충전용 본딩층(174) 및 제2 충전용 본딩층(184)에 의해 본딩 영역에서 금속의 부피가 증가하게 되고, 그 결과 열저항이 감소하여 신뢰성이 향상될 수 있다.
도 5는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자(100D)의 주요 구성을 도시한 단면도이다. 도 5에 있어서, 도 1a 내지 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
상기 반도체 발광 소자(100D)는 기판(210)의 배면(210B)이 파장 변환부(452)로 덮여 있는 것을 제외하면, 도 4의 반도체 발광 소자(100C)의 구성과 대체로 동일하다.
상기 파장 변환부(452)는 반도체 발광 소자(100B)로부터 방출되는 빛의 파장을 다른 파장으로 변환하는 역할을 할 수 있다. 일부 실시예들에서, 상기 파장 변환부(452)는 형광체 또는 양자점을 포함하는 수지층으로 이루어질 수 있다.
도 6은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자(100E)의 주요 구성을 도시한 단면도이다. 도 6에 있어서, 도 1a 내지 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
반도체 발광 소자(100E)는 요철 표면(620)을 가지는 제1 도전형 반도체층(624)을 포함한다. 상기 반도체 발광 소자(100E)를 제조하기 위한 예시적인 공정에서, 도 1b에 예시한 반도체 발광 소자(100A)를 제1 본딩용 도전층(170) 및 제2 본딩용 도전층(180)을 이용하여 도 4에 예시한 패키지 기판(410)에 본딩한 후, 기판(110)을 제거하고, 그 결과 노출되는 제1 도전형 반도체층(124)의 표면에 일정한 형태 또는 불규칙한 형태의 요철 패턴을 주기적으로 반복 형성함으로써, 요철 표면(620)을 가지는 제1 도전형 반도체층(624)을 형성할 수 있다.
반도체 발광 소자(100E)에서 상기 요철 표면(620)을 가지는 제1 도전형 반도체층(624)을 포함함으로써, 광손실을 억제하고 휘도를 향상시킬 수 있다.
도 7은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자(200A)의 단면도이다. 도 7에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
반도체 발광 소자(200A)는 제1 전극층(130)의 콘택 영역(130C)에 연결된 제1 본딩용 도전층(770)과, 제2 전극층(140)의 복수의 콘택 영역(140C)에 연결된 제2 본딩용 도전층(780)을 포함한다. 상기 제2 본딩용 도전층(780)은 제2 절연층(160)을 사이에 두고 상기 제1 전극층(130)의 비콘택 영역(130NC)을 덮고 있다.
상기 제1 본딩용 도전층(770) 및 제2 본딩용 도전층(780)은 각각 상기 제1 전극층(130) 및 제2 전극층(140)에 대면하는 표면의 반대측에서 실질적으로 평탄한 표면(770P, 780P)을 가진다.
상기 제1 본딩용 도전층(770)은 제1 메인 본딩층(772)과, 제1 충전용 본딩층(774)과, 이들 사이에 개재된 제1 배리어층(776)을 포함한다. 상기 평탄한 표면(770P)에서 상기 제1 메인 본딩층(772)의 일부와, 상기 제1 충전용 본딩층(774)의 일부와, 상기 제1 배리어층(776)의 일부가 노출될 수 있다.
상기 제2 본딩용 도전층(780)은 제2 메인 본딩층(782)과, 복수의 제2 충전용 본딩층(784)과, 이들 사이에 개재된 복수의 제2 배리어층(786)을 포함한다. 상기 평탄한 표면(780P)에서 제2 메인 본딩층(782)의 일부와, 복수의 제2 충전용 본딩층(784)의 일부와, 복수의 제2 배리어층(786)의 일부가 노출된다.
상기 제1 배리어층(776) 및 복수의 제2 배리어층(786)은 Ti, Ta, TiN, TaN, Pt, 또는 이들의 조합으로 이루어질 수 있다.
상기 제1 본딩용 도전층(770) 및 제2 본딩용 도전층(780)에서 각각 상기 제1 배리어층(776) 및 복수의 제2 배리어층(786)을 포함하므로, 반도체 발광 소자(200A)를 제1 본딩용 도전층(770) 및 제2 본딩용 도전층(780)을 이용하여 유텍틱 다이 본딩 방식에 의해 패키지 기판상에 본딩할 때, 제1 메인 본딩층(772)과 제1 충전용 본딩층(774) 사이, 및 제2 메인 본딩층(782)과 복수의 제2 충전용 본딩층(784)과의 사이에서 비교적 높은 공정 온도로 인해 이들 상호간에 발생될 수 있는 금속 확산 가능성이 상기 제1 배리어층(776) 및 복수의 제2 배리어층(786)으로 인해 제거될 수 있다. 따라서, 유텍틱 본딩 공정 후에 제1 본딩용 도전층(770) 및 제2 본딩용 도전층(780)을 구성하는 각 층에서의 함량비가 변화되는 것을 억제할 수 있다. 상기 제1 배리어층(776) 및 복수의 제2 배리어층(786)에 의한 금속 확산 방지 기능은, 제1 메인 본딩층(772)과 제1 충전용 본딩층(774)이 서로 다른 금속을 포함하고, 제2 메인 본딩층(782)과 복수의 제2 충전용 본딩층(784)이 서로 다른 금속을 포함하는 경우에 더욱 효과적이다.
따라서, 유텍틱 다이 본딩 방식에 의한 본딩 공정에 적합한 함량비를 가지도록 형성된 제1 메인 본딩층(772) 및 제1 충전용 본딩층(774) 각각의 초기 함량비가 유지되는 상태에서 최적의 본딩 공정을 행할 수 있다.
상기 제1 본딩용 도전층(770) 및 제2 본딩용 도전층(780)을 형성하기 위한 예시적인 공정에서는, 먼저 도 3h를 참조하여 설명한 제1 메인 본딩층(172) 및 제2 메인 본딩층(182) 형성 공정과 유사한 방법으로 제1 메인 본딩층(772) 및 제2 메인 본딩층(782)을 형성한 후, 상기 제1 메인 본딩층(772) 및 제2 메인 본딩층(782) 각각의 리세스 영역(772R, 782R)의 일부를 채우는 제1 배리어층(776) 및 복수의 제2 배리어층(786)을 동시에 형성한다. 일부 실시예들에서, 상기 제1 배리어층(776) 및 복수의 제2 배리어층(786)은 잉크젯 프린팅 공정, CVD 공정, 또는 PVD 공정을 이용하여 형성될 수 있다. 그 후, 도 3i를 참조하여 제1 충전용 본딩층(174) 및 복수의 제2 충전용 본딩층(184) 형성에 대하여 설명한 바와 유사한 방법으로, 상기 리세스 영역(772R, 782R)의 나머지 일부를 채우는 제1 충전용 본딩층(774) 및 복수의 제2 충전용 본딩층(784)을 동시에 형성한다.
도 8은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자(200B)의 단면도이다. 도 8에 있어서, 도 1a 내지 도 7에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
반도체 발광 소자(200B)는 제1 도전형 반도체층(124)에 대면하는 표면에 요철 패턴(212)이 형성된 기판(210)을 포함하는 점을 제외하면, 도 7에 예시한 반도체 발광 소자(200A)와 대체로 동일한 구성을 가진다.
도 9는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자(200C)의 주요 구성을 도시한 단면도이다. 상기 반도체 발광 소자(200C)는 도 8에 예시한 반도체 발광 소자(200B)가 패키지 기판(410)상에 실장된 구조를 예시한 것이다.
도 10은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자(300A)의 단면도이다. 도 10에 있어서, 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
반도체 발광 소자(300A)는 제1 본딩용 도전층(170) 및 제2 본딩용 도전층(180)과 동일 레벨상에서 상기 제1 본딩용 도전층(170) 및 제2 본딩용 도전층(180)의 일부를 덮는 충전용 절연층(810)을 포함한다. 상기 충전용 절연층(810)에 의해 제1 본딩용 도전층(170)과 제2 본딩용 도전층(180)과의 사이의 공간이 채워짐으로써, 이들 사이에 빈 공간이 형성되는 것을 방지할 수 있다.
일부 실시예들에서, 상기 충전용 절연층(810)은 산화막, 질화막, 절연성 폴리머, 또는 이들이 조합으로 이루어질 수 있다. 상기 절연성 폴리머는 잉크젯 프린팅 공정, CVD 공정, 또는 PVD 공정을 이용하여 형성될 수 있다.
도 11은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자(300B)의 주요 구성을 도시한 단면도이다. 상기 반도체 발광 소자(300B)는 도 10에 예시한 반도체 발광 소자(300A)를 패키지 기판(410)상에 실장한 구조를 예시한 것이다.
제1 본딩용 도전층(170)과 제2 본딩용 도전층(180)과의 사이의 공간에 충전용 절연층(810)이 채워져 있으므로, 반도체 발광 소자(300A)가 패키지 기판(410)상에 실장된 후, 반도체 발광 소자(300A)와 패키지 기판(410)과의 사이에는 빈 공간이 거의 남지 않는다. 따라서, 이들 사이의 빈 공간으로 인해 발생될 수 있는 열화 및 오염 가능성을 제거하여 신뢰성을 향상시킬 수 있다. 또한, 반도체 발광 소자(300A)와 패키지 기판(410)이 서로 접하는 계면이 평탄화되어 접착 특성이 향상될 수 있다.
도 12는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자(400A)의 단면도이다. 도 12에 있어서, 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
반도체 발광 소자(400A)는 제1 본딩용 도전층(170) 및 제2 본딩용 도전층(180)과 동일 레벨상에서 상기 제1 본딩용 도전층(170) 및 제2 본딩용 도전층(180)의 일부를 덮는 충전층(820)을 포함한다. 상기 충전층(820)에 의해 제1 본딩용 도전층(170)과 제2 본딩용 도전층(180)과의 사이의 공간이 채워짐으로써, 이들 사이에 빈 공간이 형성되는 것을 방지할 수 있다.
상기 충전층(820)은 상기 제1 본딩용 도전층(170) 및 제2 본딩용 도전층(180)에 각각 접하여 이들을 절연시키기 위한 절연층(822)과, 하부 단차에 의해 상기 절연층(822)에 형성된 리세스 영역을 채우는 금속층(824)을 포함한다. 상기 절연층(822)은 제1 본딩용 도전층(170)과 제2 본딩용 도전층(180)과의 사이의 절연 거리를 확보하기에 충분한 두께로 형성될 수 있다.
일부 실시예들에서, 상기 절연층(822)은 산화막, 질화막, 절연성 폴리머, 또는 이들이 조합으로 이루어질 수 있다. 상기 절연성 폴리머는 잉크젯 프린팅 공정, CVD 공정, 또는 PVD 공정을 이용하여 형성될 수 있다. 상기 금속층(824)은 제1 충전용 본딩층(174) 및 제2 충전용 본딩층(184)을 구성하는 재료와 동일한 재료로 이루어질 수 있다.
일부 실시예들에 따른 반도체 발광 소자(400A)의 제조 공정에서, 제1 메인 본딩층(172) 및 제2 메인 본딩층(182)을 형성한 후, 상기 제1 충전용 본딩층(174) 및 제2 충전용 본딩층(184)을 형성하기 전에, 상기 충전층(820)의 절연층(822)을 형성할 수 있다. 그 후, 상기 충전층(820)의 금속층(824), 제1 충전용 본딩층(174), 및 제2 충전용 본딩층(184)을 동일 공정에 의해 형성할 수 있다. 예를 들면, 잉크젯 프린팅 공정을 이용하여, 상기 충전층(820)의 금속층(824), 제1 충전용 본딩층(174), 및 제2 충전용 본딩층(184)이 각각 금속 또는 합금으로 이루어지도록 할 수 있다.
도 13은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자(400B)의 주요 구성을 도시한 단면도이다. 상기 반도체 발광 소자(400B)는 도 12에 예시한 반도체 발광 소자(400A)가 패키지 기판(410)상에 실장된 구조를 예시한 것이다.
상기 충전층(820)이 금속층(824)을 포함함으로써, 반도체 발광 소자(400A)와 패키지 기판(410)과의 사이에서 금속의 부피가 증가하게 되므로, 열저항이 감소되어 신뢰성이 향상될 수 있다.
도 14a는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자(500)의 요부 구성을 도시한 평면도이다. 도 14b는 도 14a의 반도체 발광 소자(500)의 예시적인 단면 구성을 도시한 것으로서, 도 14a의 14B - 14B' 선 단면에 대응하는 부분의 구성을 예시한 단면도이다.
도 14a 및 도 14b를 참조하면, 반도체 발광 소자(500)는 도전성 기판(502)과, 상기 도전성 기판(502)상에 형성된 발광 구조물(510)을 포함한다.
상기 도전성 기판(502)은 금속성 기판, 또는 반도체 기판으로 이루어질 수 있다. 일부 실시예들에서, 상기 도전성 기판(502)은 Au, Ni, Al, Cu, W, Si, Se, GaAs 중 적어도 하나를 포함하는 할 수 있다. 예를 들면, 상기 도전성 기판(502)은 Al이 도핑된 Si 기판으로 이루어질 수 있다.
상기 도전성 기판(502)의 일부는 상기 발광 구조물(510)로 덮여 있다. 상기 도전성 기판(502)상에는 발광 구조물(510)로 덮이지 않은 접속 영역(C)이 위치된다. 도 14a 및 도 14b에서, 상기 접속 영역(C)이 도전성 기판(502)의 코너 부분에 인접하게 위치된 경우가 예시되어 있으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 상기 접속 영역(C)은 상기 도전성 기판(502)의 중앙 부분, 또는 상기 도전성 기판(502)의 에지 부분과 중앙 부분과의 사이의 임의의 위치에 형성될 수 있다. 또한, 도 14a 및 도 14b에서, 상기 반도체 발광 소자(500)가 1 개의 접속 영역(C)을 가지는 것으로 예시되어 있으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 상기 반도체 발광 소자(500)는 적어도 2 개의 접속 영역(C)을 가질 수 있다.
상기 발광 구조물(510)은 제1 도전형 반도체층(512), 활성층(514), 및 제2 도전형 반도체층(516)을 포함한다. 상기 제1 도전형 반도체층(512)에는 제1 전극층(530)이 연결되어 있다.
상기 제1 전극층(530)은 제1 메인 전극층(532)과, 상기 제1 메인 전극층(532) 위에 형성된 충전용 본딩층(534)을 포함한다. 상기 제1 메인 전극층(532)은 상기 도전성 기판(502)에 대면하는 측의 표면에서 단차에 의해 형성된 리세스 영역(532R)을 가진다. 상기 충전용 본딩층(534)은 상기 리세스 영역(532R) 내에 형성되어 있다. 상기 제1 메인 전극층(532) 및 충전용 본딩층(534)은 각각 상기 도전성 기판(502)에 대면하는 측에서 동일 평면상에 연장되는 평탄한 표면을 가진다. 일부 실시예들에서, 상기 충전용 본딩층(534)은 도 1a 및 도 1b를 참조하여 설명한 제2 충전용 본딩층(184)과 같은 구성을 가질 수 있다. 다른 일부 실시예들에서, 상기 충전용 본딩층(534)은 도 7을 참조하여 설명한 제2 충전용 본딩층(784) 및 제2 배리어층(786)의 적층 구조와 같은 구성을 가질 수 있다.
상기 제2 도전형 반도체층(516)에는 제2 전극층(540)이 연결되어 있다. 상기 발광 구조물(510)의 측벽과 상기 제2 전극층(540)의 일부는 절연층(522)으로 덮여 있다.
상기 제1 메인 전극층(532)은 그 일부 영역이 상기 절연층(522), 제2 전극층(540), 제2 도전형 반도체층(516), 및 활성층(514)을 관통하여 상기 제1 도전형 반도체층(512)의 복수의 콘택 영역(512C)까지 연장되어 있다. 상기 제1 도전형 반도체층(512)과 상기 도전성 기판(502)은 상기 제1 메인 전극층(533)을 통해 상호 전기적으로 연결될 수 있다. 상기 메인 제1 전극층(533)과, 상기 발광 구조물(510)과의 사이는 상기 절연층(522)에 의해 상호 절연될 수 있다.
상기 제1 도전형 반도체층(512)에서, 상기 활성층(514)에 대면하는 표면의 반대측 표면(512B)에 일정한 형태 또는 불규칙한 형태의 요철 패턴이 형성되어 있다. 상기 제1 도전형 반도체층(512)의 표면(512B)에 요철 패턴을 형성함으로써, 활성층(514)으로부터 발생되는 빛 중 외부로 방출되는 빛의 양이 증가되어, 광 손실을 억제하고 휘도를 향상시킬 수 있다.
상기 제2 전극층(540) 중 접속 영역(C)에 위치되는 부분 위에는 외부 전원을 상기 제2 전극층(540)에 공급하기 위한 전극 패드(550)가 형성되어 있다. 일부 실시예들에서, 외부 전원을 상기 제2 전극층(540)에 공급하기 위하여 상기 전극 패드(550)에 와이어 등과 같은 접속 수단(도시 생략)이 연결될 수 있다.
상기 제1 도전형 반도체층(512), 활성층(514), 제2 도전형 반도체층(516), 제1 메인 전극층(530), 절연층(522), 및 제2 전극층(540)의 구성 재료에 대한 보다 상세한 사항은 도 1a 및 도 1b를 참조하여 상기 제1 도전형 반도체층(124), 활성층(126), 제2 도전형 반도체층(128), 제1 전극층(130), 제1 절연층(150), 및 제2 전극층(140)에 대하여 각각 설명한 바를 참조한다.
상기 발광 구조물(510)의 측벽은 패시베이션층(554)으로 덮여 있다. 일부 실시예들에서, 상기 패시베이션층(554)은 산화물, 질화물, 절연성 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 패시베이션층(554)은 약 0.1 ∼ 2 ㎛의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
상기 패시베이션층(554)은 발광 구조물(510), 그 중에서도 특히 활성층(514)을 외부로부터 보호할 수 있다. 상기 발광 구조물(510)의 측벽에 상기 패시베이션층(554)을 형성함으로써, 상기 반도체 발광 소자(500)의 작동중에 상기 활성층(514)이 누설 전류 발생 경로로 작용할 가능성을 제거할 수 있다. 상기 패시베이션층(554)은 일정한 형태 또는 불규칙한 형태의 요철 패턴이 형성된 표면을 가질 수 있다. 이와 같이 패시베이션층(554)의 표면에 요철 패턴을 형성함으로써, 반도체 발광 소자(500)에서의 광 추출 효율을 향상시킬 수 있다.
상기 제2 전극층(540) 중 상기 접속 영역(C)에 대면하는 표면에는 보호막(558)이 형성되어 있다. 상기 보호막(558)은 상기 반도체 발광 소자(500)의 제조 공정 중에 상기 제2 도전형 반도체층(516) 위에 상기 제2 전극층(540)을 형성하기 전에 미리 제2 도전형 반도체층(516) 위에 형성될 수 있다. 그리고, 상기 제2 도전형 반도체층(516) 및 보호막(558) 위에 제2 전극층(540)을 형성할 수 있다. 상기 반도체 발광 소자(500)의 제조 공정 중에, 접속 영역(C)을 형성하기 위하여 상기 발광 구조물(510)을 구성하는 반도체층들을 식각할 때, 상기 보호층(558)을 식각 정지층으로 이용하여 상기 반도체층들을 식각할 수 있다. 따라서, 상기 접속 영역(C)에서 상기 제2 전극층(540)이 노출되기 전에 상기 반도체층들의 식각 공정을 정지할 수 있고, 상기 제2 전극층(540)이 식각 분위기에 노출되지 않으므로, 상기 제2 전극층(540)의 구성 물질이 접속 영역(C)을 통해 발광 구조물(510)의 측벽에서 노출되는 활성층(514) 표면에 달라붙는 문제를 방지할 수 있다.
도 15는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 발광 소자 패키지(900)의 주요 구성을 도시한 단면도이다.
도 15를 참조하면, 발광 소자 패키지(900)는 전극 패턴(912, 914)이 형성된 컵형 패키지 구조물(920)을 포함한다. 상기 패키지 구조물(920)은 표면에 상기 전극 패턴(912, 914)이 형성된 하부 기판(922)과, 홈부(930)를 갖는 상부 기판(924)을 포함한다.
상기 홈부(930)의 저면에는 반도체 발광 소자(940)가 플립칩 방식으로 실장되어 있다. 상기 반도체 발광 소자(940)는 도 1a, 도 1b, 도 2, 도 7, 도 8, 도 10, 도 12, 도 14a 및 도 14b를 참조하여 설명한 반도체 발광 소자(100A, 100B, 200A, 200B, 300A, 400A, 500) 중 적어도 하나를 포함할 수 있다. 상기 반도체 발광 소자(940)는 유텍틱 다이 본딩 방식에 의해 상기 전극 패턴(912, 914) 위에 고정될 수 있다.
상기 홈부(930)의 내부 측벽에는 반사판(950)이 형성되어 있다. 상기 반도체 발광 소자(940)는 상기 반사판(950) 위에서 홈부(930) 내부를 채우는 투명 수지(960)로 덮여 있다. 상기 투명 수지(960)의 표면에는 광 추출 효율을 향상시키기 위한 요철 패턴(962)이 형성되어 있다. 일부 실시예들에서, 상기 요철 패턴(962)은 생략될 수 있다.
상기 발광 소자 패키지(900)는 고출력/고효율을 갖는 청색 LED로 사용될 수 있으며, 이는 대형 디스플레이, LED TV, RGB 백색 조명, 감성 조명 등을 구현하는 데 이용될 수 있다.
도 16은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자를 포함하는 조광 시스템 (dimming system) (1000)을 도시한 도면이다.
도 16을 참조하면, 조광 시스템(1000)은 구조물(1010)상에 배치된 발광 모듈(1020) 및 전원 공급부(1030)를 포함한다.
상기 발광 모듈(1020)은 복수의 발광 소자 패키지(1024)를 포함한다. 상기 복수의 발광 소자 패키지(1024)는 도 1a, 도 1b, 도 2, 도 4 내지 도 14b를 참조하여 설명한 반도체 발광 소자(100A, 100B, 100C, 100D, 100E, 200A, 200B, 200C, 300A, 300B, 400A, 400B, 500) 중 적어도 하나를 포함할 수 있다.
상기 전원 공급부(1030)는 전원이 입력되는 인터페이스(1032)와, 발광 모듈(1020)에 공급되는 전원을 제어하는 전원 제어부(1034)를 포함한다. 상기 인터페이스(1032)는 과전류를 차단하는 퓨즈와 전자파 장애 신호를 차폐하는 전자파 차폐필터를 포함할 수 있다. 상기 전원 제어부(1034)는 전원으로서 교류 전원이 입력되는 경우 교류를 직류로 변환하는 정류부 및 평활화부와, 상기 발광 모듈(1020)에 적합한 전압으로 변환시켜주는 정전압 제어부를 포함할 수 있다. 상기 전원 공급부(1030)는 상기 복수의 발광 소자 패키지(1024)에서의 발광량과 미리 설정된 광량과의 비교를 수행하는 피드백 회로 장치와, 원하는 휘도, 연색성 등과 같은 정보를 저장하기 위한 메모리 장치를 포함할 수 있다.
상기 조광 시스템(1000)은 화상 패널을 구비하는 액정 표시 장치 등의 디스플레이 장치에 이용되는 백라이트 유닛, 램프, 평판 조명 등의 실내 조명 가로등, 또는 간판, 표지판 등의 실외 조명 장치로 사용될 수 있다. 또는, 상기 조광 시스템(1000)은 다양한 교통 수단용 조명 장치, 예를 들면 자동차, 선박, 또는 항공기용 조명 장치, TV, 냉장고 등과 같은 가전 제품, 또는 의료기기 등에 사용될 수 있다.
도 17은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 발광 소자를 포함하는 디스플레이 장치(1100)의 블록도이다.
도 17을 참조하면, 디스플레이 장치(1100)는 방송 수신부(1110), 영상 처리부(1120) 및 디스플레이(1130)를 포함한다.
상기 디스플레이(1130)는, 디스플레이 패널(1140) 및 백라이트 유닛 (BLU: back light unit)(1150)을 포함한다. 상기 BLU (1150)는 빛을 발생시키는 광원들과 이 광원들을 구동시키는 구동 소자들로 구성된다.
상기 방송 수신부(1110)는 공중(air) 또는 케이블을 통하여 무선 또는 유선으로 수신되는 방송의 채널을 선국하는 장치로서, 다수의 채널 중에서 임의의 채널을 입력 채널로 설정하고, 입력 채널로 설정된 채널의 방송 신호를 수신한다.
상기 영상 처리부(1120)는 방송 수신부(1110)에서 출력되는 방송 컨텐츠에 대해 비디오 디코딩, 비디오 스케일링, FRC (Frame Rate Conversion) 등의 신호처리를 수행한다.
상기 디스플레이 패널(1140)은 LCD (Liquid Crystal Display)로 구성될 수 있으나, 이에 한정되는 것은 아니다. 상기 디스플레이 패널(1140)은 영상 처리부(1120)에서 신호 처리된 방송 컨텐츠를 표시한다. BLU(1150)는 디스플레이 패널(1140)로 빛을 투사하여 디스플레이 패널(1140)이 영상을 표시할 수 있도록 한다. BLU(1150)는 도 1a, 도 1b, 도 2, 도 4 내지 도 14b를 참조하여 설명한 반도체 발광 소자(100A, 100B, 100C, 100D, 100E, 200A, 200B, 200C, 300A, 300B, 400A, 400B, 500) 중 적어도 하나를 포함할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100A, 100B, 100C, 100D, 100E, 200A, 200B, 200C, 300A, 300B, 400A, 400B, 500: 반도체 발광 소자, 110: 기판, 120: 발광 구조물, 130: 제1 전극층, 140: 제2 전극층, 150: 제1 절연층, 160: 제2 절연층, 170: 제1 본딩용 도전층, 172: 제1 메인 본딩층, 174: 제1 충전용 본딩층, 180: 제2 본딩용 도전층, 182: 제2 메인 본딩층, 184: 제2 충전용 본딩층, 810: 충전용 절연층, 820: 충전층, 822: 절연층, 824: 금속층.

Claims (10)

  1. 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하는 발광 구조물과,
    상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 중 어느 하나에 접하는 전극층과,
    상기 전극층에 연결된 본딩용 도전층과,
    상기 본딩용 도전층과 동일 레벨상에서 상기 본딩용 도전층의 일부를 덮는 충전층을 포함하고,
    상기 본딩용 도전층은
    상기 전극층에 대면하는 면의 반대측 표면에서 단차에 의해 형성된 리세스 영역을 가지는 메인 본딩층과,
    상기 리세스 영역의 적어도 일부를 채우는 충전용 본딩층을 포함하고,
    상기 충전층은 상기 본딩용 도전층에 접하고 상기 본딩용 도전층을 절연시키기 위한 절연층과, 상기 절연층에 형성된 리세스 영역을 채우는 금속층을 포함하는 것을 특징으로 하는 반도체 발광 소자.
  2. 제1항에 있어서,
    상기 메인 본딩층 및 상기 충전용 본딩층은 서로 다른 물질을 포함하는 것을 특징으로 하는 반도체 발광 소자.
  3. 제1항에 있어서,
    상기 리세스 영역에서 상기 메인 본딩층과 상기 충전용 본딩층과의 사이에 개재된 도전성 배리어층을 더 포함하는 것을 특징으로 하는 반도체 발광 소자.
  4. 삭제
  5. 패키지 기판과,
    상기 패키지 기판을 향하는 표면에서 서로 이격된 복수의 분기 부분을 가지는 메사(mesa) 영역이 한정되도록 그루브(groove)가 형성되어 있는 제1 도전형 반도체층과,
    상기 메사 영역 위에 형성된 활성층과,
    상기 활성층 위에 형성된 제2 도전형 반도체층과,
    상기 메사 영역 위에서 상기 제2 도전형 반도체층에 연결된 제1 전극층과,
    상기 그루브의 저면에서 상기 제1 도전형 반도체층에 연결된 제2 전극층과,
    상기 제1 전극층 및 상기 제2 전극층 중 적어도 하나의 전극층과 상기 패키지 기판과의 사이에 개재된 본딩용 도전층과,
    상기 본딩용 도전층과 동일 레벨상에서 상기 본딩용 도전층의 일부를 덮는 충전층을 포함하고,
    상기 본딩용 도전층은
    상기 적어도 하나의 전극층에 접하는 접촉 표면 (contact surface)과, 상기 접촉 표면의 반대측 표면인 실장 표면과, 상기 실장 표면에 단차에 의해 형성된 적어도 하나의 리세스 영역을 가지는 메인 본딩층과,
    상기 적어도 하나의 리세스 영역을 채우는 충전용 본딩층을 포함하고,
    상기 충전층은 상기 본딩용 도전층에 접하고 상기 본딩용 도전층을 절연시키기 위한 절연층과, 상기 절연층에 형성된 리세스 영역을 채우는 금속층을 포함하는 것을 특징으로 하는 반도체 발광 소자.
  6. 제5항에 있어서,
    상기 적어도 하나의 전극층은 상기 제2 전극층을 포함하고,
    상기 제2 전극층은 메인 본딩층에 접하는 복수의 콘택 영역을 포함하는 것을 특징으로 하는 반도체 발광 소자.
  7. 제6항에 있어서,
    상기 적어도 하나의 리세스 영역은 상기 제2 전극층의 상기 복수의 콘택 영역의 위치에 대응하여 배치된 복수의 리세스 영역을 포함하고,
    상기 충전용 본딩층은 상기 복수의 리세스 영역과 상기 패키지 기판에 의해 한정되는 복수의 공간에 각각 형성되어 있는 것을 특징으로 하는 반도체 발광 소자.
  8. 제5항에 있어서,
    상기 메인 본딩층은 절연층을 사이에 두고 상기 제1 전극층의 일부를 덮는 제1 부분과, 상기 제2 전극층에 접하여 상기 제2 전극층을 덮는 제2 부분을 포함하고,
    상기 충전용 본딩층은 상기 제2 전극층과 수직으로 오버랩되는 위치에 배치되어 있는 것을 특징으로 하는 반도체 발광 소자.
  9. 제5항에 있어서,
    상기 적어도 하나의 리세스 영역에서 상기 메인 본딩층과 상기 충전용 본딩층과의 사이에 개재된 도전성 배리어층을 더 포함하고,
    상기 도전성 배리어층은 상기 패키지 기판에 접하는 부분을 포함하는 것을 특징으로 하는 반도체 발광 소자.
  10. 제8항에 있어서,
    상기 메인 본딩층은 Ni 및 Sn을 포함하는 합금을 포함하고,
    상기 충전용 본딩층은 Au 및 Sn을 포함하는 합금을 포함하는 것을 특징으로 하는 반도체 발광 소자.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200049945A (ko) * 2018-10-29 2020-05-11 삼성전자주식회사 표시 장치 및 이의 제조 방법
WO2021133140A1 (ko) * 2019-12-28 2021-07-01 서울바이오시스주식회사 발광 소자 및 그것을 갖는 led 디스플레이 장치
WO2022015103A1 (ko) * 2020-07-17 2022-01-20 서울바이오시스주식회사 심자외선 발광 다이오드

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101669641B1 (ko) * 2012-06-28 2016-10-26 서울바이오시스 주식회사 표면 실장용 발광 다이오드, 그 형성방법 및 발광 다이오드 모듈의 제조방법
JP6684541B2 (ja) * 2014-01-20 2020-04-22 ローム株式会社 発光素子
US9728698B2 (en) * 2014-06-03 2017-08-08 Seoul Viosys Co., Ltd. Light emitting device package having improved heat dissipation efficiency
US9577171B2 (en) 2014-06-03 2017-02-21 Seoul Viosys Co., Ltd. Light emitting device package having improved heat dissipation efficiency
JP6413460B2 (ja) * 2014-08-08 2018-10-31 日亜化学工業株式会社 発光装置及び発光装置の製造方法
KR102434778B1 (ko) * 2015-03-26 2022-08-23 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광 소자 패키지
KR102323250B1 (ko) * 2015-05-27 2021-11-09 삼성전자주식회사 반도체 발광소자 제조방법
US10217914B2 (en) 2015-05-27 2019-02-26 Samsung Electronics Co., Ltd. Semiconductor light emitting device
KR102411154B1 (ko) * 2015-07-09 2022-06-21 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광 소자
DE102015111574A1 (de) 2015-07-16 2017-01-19 Osram Opto Semiconductors Gmbh Optoelektronische Anordnung sowie Verfahren zur Herstellung einer optoelektronischen Anordnung
JP6555043B2 (ja) * 2015-09-18 2019-08-07 日亜化学工業株式会社 発光素子及び発光装置
KR102495483B1 (ko) * 2016-05-03 2023-02-06 서울바이오시스 주식회사 복수의 발광셀들을 갖는 발광 다이오드 및 그것을 갖는 발광 소자
WO2017222279A1 (ko) * 2016-06-20 2017-12-28 엘지이노텍 주식회사 반도체 소자
KR102550005B1 (ko) * 2016-07-15 2023-07-03 서울바이오시스 주식회사 자외선 발광 다이오드
KR102530760B1 (ko) * 2016-07-18 2023-05-11 삼성전자주식회사 반도체 발광소자
WO2018048275A1 (ko) 2016-09-10 2018-03-15 엘지이노텍 주식회사 반도체 소자
CN115602764A (zh) 2016-09-13 2023-01-13 苏州立琻半导体有限公司（Cn） 半导体器件和包括该半导体器件的半导体器件封装
KR102390828B1 (ko) 2017-08-14 2022-04-26 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 반도체 소자
KR102476136B1 (ko) * 2017-09-05 2022-12-09 삼성전자주식회사 Led를 이용한 디스플레이 장치
CN108933153B (zh) * 2018-07-27 2021-02-02 上海天马微电子有限公司 显示面板及其制作方法、显示装置
KR102697414B1 (ko) * 2019-01-14 2024-08-22 서울바이오시스 주식회사 심자외선 발광 다이오드
DE102019106938A1 (de) * 2019-03-19 2020-09-24 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronisches Halbleiterbauelement mit isolierender Schicht und Verfahren zur Herstellung des optoelektronischen Halbleiterbauelements
CN110718572B (zh) * 2019-10-17 2022-10-11 京东方科技集团股份有限公司 一种有机电致发光显示基板及其制备方法和显示装置
KR20210052626A (ko) * 2019-10-29 2021-05-11 삼성전자주식회사 Led 모듈 및 제조방법
US20220173294A1 (en) * 2020-11-30 2022-06-02 Wen-Cheng FAN Light-emitting display device and method of manufacturing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002043623A (ja) * 2000-07-27 2002-02-08 Nichia Chem Ind Ltd 光半導体素子とその製造方法
US20120007101A1 (en) * 2010-07-08 2012-01-12 Yang Jong-In Semiconductor light-emitting device and method of manufacturing the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5681757A (en) 1996-04-29 1997-10-28 Microfab Technologies, Inc. Process for dispensing semiconductor die-bond adhesive using a printhead having a microjet array and the product produced by the process
KR20030084513A (ko) 2002-04-27 2003-11-01 엘지이노텍 주식회사 발광 다이오드의 플립칩 공정방법
US6903381B2 (en) 2003-04-24 2005-06-07 Opto Tech Corporation Light-emitting diode with cavity containing a filler
KR20070063976A (ko) 2005-12-16 2007-06-20 서울옵토디바이스주식회사 플립칩 구조의 발광 소자 및 이의 제조 방법
KR20090032207A (ko) 2007-09-27 2009-04-01 삼성전기주식회사 질화갈륨계 발광다이오드 소자
KR20100080423A (ko) 2008-12-30 2010-07-08 삼성엘이디 주식회사 발광소자 패키지 및 그 제조방법
US7952106B2 (en) * 2009-04-10 2011-05-31 Everlight Electronics Co., Ltd. Light emitting diode device having uniform current distribution and method for forming the same
KR101258586B1 (ko) 2009-12-21 2013-05-02 엘지디스플레이 주식회사 발광다이오드 패키지 및 이의 제조방법
KR101118042B1 (ko) 2010-03-17 2012-02-24 엘지이노텍 주식회사 완충층이 형성된 ｌｅｄ 패키지 및 그 제조 방법
KR20120027987A (ko) 2010-09-14 2012-03-22 삼성엘이디 주식회사 질화갈륨계 반도체소자 및 그 제조방법
KR20120044739A (ko) 2010-10-28 2012-05-08 엘지이노텍 주식회사 플립칩형 엘이디 패키지 및 그 제조방법
TW201232806A (en) 2011-01-31 2012-08-01 Walsin Lihwa Corp Method for fabricating light emitting diode chip

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002043623A (ja) * 2000-07-27 2002-02-08 Nichia Chem Ind Ltd 光半導体素子とその製造方法
US20120007101A1 (en) * 2010-07-08 2012-01-12 Yang Jong-In Semiconductor light-emitting device and method of manufacturing the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200049945A (ko) * 2018-10-29 2020-05-11 삼성전자주식회사 표시 장치 및 이의 제조 방법
KR102589620B1 (ko) 2018-10-29 2023-10-17 삼성전자주식회사 표시 장치 및 이의 제조 방법
WO2021133140A1 (ko) * 2019-12-28 2021-07-01 서울바이오시스주식회사 발광 소자 및 그것을 갖는 led 디스플레이 장치
US11688840B2 (en) 2019-12-28 2023-06-27 Seoul Viosys Co., Ltd. Light emitting device and led display apparatus having the same
WO2022015103A1 (ko) * 2020-07-17 2022-01-20 서울바이오시스주식회사 심자외선 발광 다이오드

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Publication number Publication date
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US20140209955A1 (en) 2014-07-31
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