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KR101944337B1 - 공정 보상된 hbt 전력 증폭기 바이어스 회로 및 방법 - Google Patents

공정 보상된 hbt 전력 증폭기 바이어스 회로 및 방법 Download PDF

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KR101944337B1
KR101944337B1 KR1020157000747A KR20157000747A KR101944337B1 KR 101944337 B1 KR101944337 B1 KR 101944337B1 KR 1020157000747 A KR1020157000747 A KR 1020157000747A KR 20157000747 A KR20157000747 A KR 20157000747A KR 101944337 B1 KR101944337 B1 KR 101944337B1
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semiconductor
resistor
die
power amplifier
transistor
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KR20150028813A (ko
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데이비드 스티븐 리플리
필립 존 레톨라
주니어 피터 제이. 잠파디
홍시아오 샤오
틴 민트 코
매튜 토마스 오잘라스
Original Assignee
스카이워크스 솔루션즈, 인코포레이티드
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Abstract

본 발명은 전력 증폭기를 바이어싱하기 위한 시스템에 관한 것이다. 상기 시스템은 전력 증폭기 회로를 포함하는 제1 다이 및 제1 다이의 하나 이상의 조건에 의존하는 전기적 특성을 갖는 수동 소자를 포함할 수 있다. 또한, 상기 시스템은 제1 다이의 수동 소자의 전기적 특성의 측정에 적어도 부분적으로 기초하는 바이어스 신호를 발생하도록 구성된 바이어스 신호 발생 회로를 포함하는 제2 다이를 포함할 수 있다.

Description

공정 보상된 HBT 전력 증폭기 바이어스 회로 및 방법{PROCESS-COMPENSATED HBT POWER AMPLIFIER BIAS CIRCUITS AND MEHTODS}
관련 출원
본 발명은 2012년 6월 14일자 출원되고 "PROCESS-COMPENSATED HBT POWER AMPLIFIER BIAS CIRCUITS AND METHODS"라고 하는 미국 임시 출원 번호 61/659,701, 및 2012년 6월 14일자 출원되고 "RF POWER AMPLIFIERS HAVING SEMICONDUCTOR RESISTORS"라고 하는 미국 임시 출원 번호 61/659,834의 우선권을 주장하고, 이들 발명은 그 전체가 분명히 여기에 참고로 도입된다.
본 발명은 일반적으로 전력 증폭기에 관한 것이다. 보다 구체적으로, 본 발명은 헤테로 접합 바이폴라 트랜지스터(HBT) 전력 증폭기 바이어스 회로에 관한 것이다.
전력 증폭기는 전형적으로 입력 신호보다 상당히 큰 출력 신호를 제공하기 위해 입력 신호를 확대할 수 있는 능동 소자이다. 많은 형태의 전력 증폭기가 존재하고 전력 증폭기를 제작하기 위한 많은 방법이 있다. 예를 들어, 어떤 전력 증폭기는 헤테로 접합 바이폴라 트랜지스터(HBT)를 사용하여 제작될 수 있다.
많은 HBT 전력 증폭기는 다이오드 스택 바이어스 구성을 사용한다. 일부 이러한 구성에서, 다이오드 스택 바이어스 구성은 장치 베타에 감응성을 나타내어, 증폭기의 상당한 대기 전류(quiescent current) 변화를 야기할 수 있다. 또한, 대기 전류의 변화는 성능 파라미터에 영향을 줄 수 있고 생산 수율을 저하시킬 수 있다.
일부 실시예에 따르면, 본 발명은 전력 증폭기를 바이어싱하기 위한 시스템에 관한 것이다. 상기 시스템은 전력 증폭기 회로 및 제1 다이의 하나 이상의 조건에 의존하는 전기적 특성을 갖는 수동 소자를 포함하는 제1 다이를 포함할 수 있다. 또한, 상기 시스템은 제1 다이의 수동 소자의 전기적 특성의 측정에 적어도 부분적으로 기초하는 바이어스 신호를 발생하도록 구성된 바이어스 신호 발생 회로를 포함하는 제2 다이를 포함할 수 있다.
어떤 경우에, 제1 다이는 헤테로 접합 바이폴라 트랜지스터(HBT) 다이를 포함하고, 제2 다이는 실리콘 다이를 포함한다. 또한, 수동 소자는 HBT 다이의 부분으로부터 형성된 저항기를 포함할 수 있다. 또한, 수동 소자의 전기적 특성은 전기적 저항을 포함할 수 있다.
일부 실시예에서, 저항기는 HBT 다이의 베이스 재료로부터 형성된다. 또한, 제1 다이의 하나 이상의 조건은 HBT 다이의 온도를 포함할 수 있다. 또한, 저항기는 제1 다이의 온도에 거의 비례하는 저항값을 가질 수 있다. 일부 실시예에서, 하나 이상의 조건은 HBT 다이의 공정 변화를 포함할 수 있다. 다르게는, 또는 또한, 하나 이상의 조건은 HBT 다이에 관련된 베타 파라미터를 포함할 수 있다.
또한, 어떤 경우에, 바이어스 신호 발생 회로는 저항기에 기준 전류를 제공하도록 구성된 V-I 회로를 포함한다. 기준 전류는 저항기의 저항에 의존하는 값을 가질 수 있다. 부가적으로, 어떤 경우에, V-I 회로는 제1 다이의 하나 이상의 조건에 실질적으로 독립인 PTAT 기준 전압에 기초한 기준 전류를 제공한다. 또한, 어떤 경우에, V-I 회로는 저항기에 의해 인출된(drawn) 기준 전류에 기초한 바이어스 신호를 발생하도록 더 구성된다.
여기에 설명된 소정의 실시예는 전력 증폭기 모듈에 관한 것이다. 전력 증폭기 모듈은 복수의 소자를 수용하도록 구성된 패키징 기판을 포함할 수 있다. 또한, 전력 증폭기 모듈은 패키징 기판 위에 장착된 제1 다이를 포함할 수 있다. 제1 다이는 전력 증폭기 회로 및 제1 다이의 하나 이상의 조건에 의존하는 전기적 특성을 갖는 수동 소자를 포함할 수 있다. 또한, 전력 증폭기는 패키징 기판 위에 장착되고 제1 다이와 상호 접속된 제2 다이를 포함할 수 있다. 제2 다이는 제1 다이의 수동 소자의 전기적 특성의 측정에 적어도 부분적으로 기초하는 바이어스 신호를 발생하도록 구성된 바이어스 신호 발생 회로를 포함할 수 있다.
어떤 예에서, 제1 다이는 패키징 기판 위에 장착된 Ⅲ-Ⅴ 반도체 다이를 포함한다. 또한, 제1 다이는 서브 컬렉터층 위에 선택된 층을 갖는 HBT를 포함할 수 있다. 제1 다이는 선택된 층으로부터 측면으로 배치되고 전기적으로 절연된 저항층을 갖는 반도체 저항기를 더 포함할 수 있다. 저항층과 선택된 층은 실질적으로 동일한 재료로부터 형성될 수 있다. 또한, 수동 소자는 반도체 저항기를 포함할 수 있다.
일부 실시예에서, 선택된 층은 베이스층을 포함한다. 또한, 어떤 경우에, 선택된 층은 서브 컬렉터층을 포함한다. 반도체 저항기는 반도체 저항기의 저항값을 제공하기 위해 저항층 위에 배치된 전기적 접촉 패드를 더 포함할 수 있다. 어떤 예에서, 반도체 저항기는 제1 다이의 외부에 배치된 회로에 접속된다. 또한, 반도체 저항기는 HBT의 선택된 층에 관련된 하나 이상의 조건의 변화에 감응하도록 구성될 수 있다.
여기에 설명된 추가 실시예는 무선 장치에 관한 것이다. 무선 장치는 RF 신호를 처리하도록 구성된 송수신기를 포함할 수 있다. 또한, 무선 장치는 증폭된 RF 신호의 송신을 가능하게 하도록 구성된 송수신기와 통신하는 안테나를 포함할 수 있다. 또한, 무선 장치는 제1 다이 상에 배치되고 송수신기에 접속되고 증폭된 RF 신호를 발생하도록 구성된 전력 증폭기를 포함할 수 있다. 제1 다이는 제1 다이의 하나 이상의 조건에 의존하는 전기적 특성을 갖는 수동 소자를 포함할 수 있다. 또한, 무선 장치는 제2 다이 상에 배치되고 전력 증폭기와 상호 접속된 바이어스 회로를 포함할 수 있다. 바이어스 회로는 제1 다이의 수동 소자의 전기적 특성의 측정에 적어도 부분적으로 기초하는 전력 증폭기를 위한 바이어스 신호를 발생하도록 구성될 수 있다.
여기에 설명된 일부 실시예는 반도체 다이에 관한 것이다. 반도체 다이는 복수의 소자를 수용하도록 구성된 기판을 포함할 수 있다. 또한, 반도체 다이는 기판 위에 배치된 헤테로 접합 바이폴라 트랜지스터(HBT)를 포함할 수 있다. HBT는 베이스 재료로부터 형성된 베이스를 포함할 수 있다. 또한, 반도체 다이는 기판 위에 배치되고 베이스 재료로부터 형성된 저항기를 포함할 수 있다. 일부 실시예에서, 베이스 재료의 비저항은 HBT의 적어도 하나의 조건에 의존한다. 또한, 반도체 다이는 전기적 접촉 간의 저항이 실질적으로 HBT의 적어도 하나의 조건에 따르도록 저항기 상에 형성된 전기적 접촉을 포함할 수 있다.
일부 실시예에 따르면, 본 발명은 Ⅲ-Ⅴ 반도체 다이에 관한 것이다. Ⅲ-Ⅴ 반도체 다이는 기판 및 기판 상에 형성된 HBT를 포함할 수 있다. 또한, HBT는 서브 컬렉터층 위에 선택된 층을 포함할 수 있다. 또한, Ⅲ-Ⅴ 반도체 다이는 기판 위에 배치된 반도체 저항기를 포함할 수 있다. 반도체 저항기는 선택된 층으로부터 측면으로 배치되고, 전기적으로 절연된 저항층을 포함할 수 있다. 저항층과 선택된 층은 실질적으로 동일한 재료로부터 형성될 수 있다.
어떤 경우에, 기판은 GaAs를 포함한다. 또한, 선택된 층은 에미터층을 포함할 수 있다. 또한, 선택된 층은 베이스층을 포함할 수 있다. 어떤 경우에, 선택된 층은 이온 주입된 베이스층을 포함할 수 있다.
소정의 실시예에서, 반도체 저항기는 HBT에 접속된다. 또한, 반도체 저항기는 HBT에 안정 저항을 제공하도록 구성될 수 있다. 어떤 경우에, 반도체 저항기는 다이의 외부에 배치된 회로에 접속된다. 또한, 반도체 저항기는 HBT의 선택된 층에 관련된 하나 이상의 조건의 변화에 감응하도록 구성될 수 있다.
어떤 경우에, 반도체 저항기는 반도체 저항기의 저항값을 제공하기 위해 저항층 위에 배치된 전기적 접촉 패드를 더 포함한다. 어떤 예에서, 선택된 층과 저항층은 동일한 처리 단계 동안에 형성된다. 또한, 어떤 경우에, 선택된 층과 저항층 아래의 층 구조는 실질적으로 동일하다. 또한, 일부 실시예에서, 다이는 실질적으로 박막 저항기가 없다.
여기에 설명된 일부 실시예는 Ⅲ-Ⅴ 반도체 다이에 관한 것이다. Ⅲ-Ⅴ 반도체 다이는 기판 및 기판 위에 형성된 스택 구조를 포함할 수 있다. 스택 구조는 선택된 층을 포함할 수 있다. 또한, Ⅲ-Ⅴ 반도체 다이는 기판 위에 배치된 반도체 저항기를 포함할 수 있다. 반도체 저항기는 스택 구조로부터 측면으로 배치되고, 전기적으로 절연된 저항층을 포함할 수 있다. 또한, 저항층과 선택된 층은 실질적으로 동일한 재료로부터 형성될 수 있다.
일부 실시예에서, Ⅲ-Ⅴ 반도체 다이는 저항층 위에 배치되고 반도체 저항기의 외부 접속용으로 구성된 전기적 접촉을 또한 포함한다. 또한, 스택 구조는 HBT를 포함할 수 있다. 어떤 경우에, 선택된 층은 베이스층을 포함한다. 또한, 어떤 경우에, 선택된 층은 서브 컬렉터층을 포함한다.
여기에 설명된 소정의 실시예는 전력 증폭기 모듈에 관한 것이다. 전력 증폭기 모듈은 복수의 소자를 수용하도록 구성된 패키징 기판을 포함할 수 있다. 또한, 전력 증폭기는 패키징 기판 위에 장착된 Ⅲ-Ⅴ 반도체 다이를 포함할 수 있다. 어떤 경우에, 다이는 서브 컬렉터층 위에 선택된 층을 갖는 HBT를 포함한다. 다이는 선택된 층으로부터 측면으로 배치되고, 전기적으로 절연된 저항층을 갖는 반도체 저항기를 더 포함할 수 있다. 또한, 저항층과 선택된 층은 실질적으로 동일한 재료로부터 형성될 수 있다.
여기에 설명된 일부 실시예는 무선 장치에 관한 것이다. 무선 장치는 RF 신호를 처리하도록 구성된 송수신기를 포함할 수 있다. 또한, 무선 장치는 증폭된 RF 신호의 송신을 가능하게 하도록 구성된 송수신기와 통신하는 안테나를 포함할 수 있다. 또한, 무선 장치는 Ⅲ-Ⅴ 반도체 다이 상에 배치되고 송수신기에 접속되고 증폭된 RF 신호를 발생하도록 구성된 전력 증폭기를 포함할 수 있다. 다이는 서브 컬렉터층 위에 선택된 층을 갖는 HBT를 더 포함할 수 있다. 또한, 다이는 선택된 층으로부터 측면으로 배치되고, 전기적으로 절연된 저항층을 갖는 반도체 저항기를 포함할 수 있다. 또한, 저항층과 선택된 층은 실질적으로 동일한 재료로부터 형성될 수 있다.
도면 전체에 걸쳐, 참조된 요소들 간의 대응 관계를 나타내기 위해 참조 번호가 재사용된다. 도면들은 여기에 설명되는 본 발명의 실시예들을 예시하기 위해 제공되며 본 발명의 범위를 한정하지 않는다.
도 1은 반도체 다이 상에 형성된 집적 회로(IC)를 포함하는 무선 주파수(RF) 구성의 실시예를 도시한다.
도 2는 제1 반도체 다이 상에 형성된 도 1의 IC와 다이 의존 소자, 및 제2 반도체 다이 상에 형성된 도 1의 바이어스 회로를 갖는 RF 구성의 실시예를 도시한다.
도 3은 도 2에 도시된 RF 구성의 다른 실시예를 도시한다.
도 4는 표준 "다이오드 스택" 바이어스 구성을 갖는 선형 HBT PA 다이의 실시예를 도시한다.
도 5는 HBT PA 다이가 공정 의존인 저항 Rb를 가진 저항기를 포함하는 RF 구성의 다른 실시예를 도시한다.
도 6은 각기 다른 웨이퍼(W2 내지 W10) 상에 형성된 HBT 다이의 1/Rb 값의 예의 그래프를 나타낸다.
도 7은 예의 웨이퍼 W2-W10 상에 형성된 동일한 HBT 다이에 대한 베타값의 예의 그래프를 나타낸다.
도 8은 HBT PA의 각기 다른 전력 출력 설정(dBM)에 대한 기준 저항(Rref) 대 동작 온도의 예의 그래프를 나타낸다.
도 9는 보상된 제어 신호를 발생할 수 있는 V-I 회로의 실시예를 도시한다.
도 10은 각기 다른 Vbatt 설정(2.9V, 3.4V, 3.9V, 4.4V)에 대한 V-I 회로로부터의 측정된 출력 전압 대 온도의 예의 그래프를 나타낸다.
도 11a 및 도 11b는 보상되지 않은 PA 예의 제1 및 제2 스테이지에 대한 대기 전류 대 온도의 예의 그래프를 나타낸다.
도 12a 및 도 12b는 보상된 PA 예의 제1 및 제2 스테이지에 대한 대기 전류 대 온도의 예의 그래프를 나타낸다.
도 13은 3가지 예의 온도(-20℃, 25℃, 85℃)에서의 계산된 이득(dB) 대 전력 출력(dBm)의 예의 플롯을 도시한다.
도 14는 도 12를 참조하여 설명된 변화된 파라미터의 상이한 조합에 대한 이득 대 전력 출력의 예의 플롯을 나타낸다.
도 15는 집적 회로(IC)를 갖는 반도체 다이의 실시예를 도시한다.
도 16은 반도체 기판(예를 들어, 반절연 GaAs) 상에 형성된 층의 스택을 갖는 HBT의 실시예를 도시한다.
도 17a의 (a) 내지 도 17g의 (g)는 도 16의 예의 HBT에 관련된 다양한 층을 사용하여 형성될 수 있는 반도체 저항기의 실시예들을 도시한다. 도 17a의 (a-1) 내지 도 17g의 (g-1)은 각각 도 17a의 (a) 내지 도 17g의 (g)의 반도체 저항기의 전기적 개략도.
도 18a 및 도 18b는 스택의 선택된 층의 것과 실질적으로 동일한 두께 "t", 및 측면 치수 "d1" 및 "d2"를 가질 수 있는 반도체 저항기의 실시예들을 도시한다.
도 18c는 저항 "R"을 갖는 저항기로서 나타낼 수 있는, 도 18a 및 도 18b를 참조하여 설명된 반도체 저항기의 실시예를 도시한다.
도 19는 다이 상에 형성되고 동일한 다이 상에 있는 트랜지스터(예를 들어, HBT) 등의, 스택 장치와 결합될 수 있는 여기에 설명된 하나 이상의 특징을 갖는 반도체 저항기의 실시예를 도시한다.
도 20a 내지 도 20c는 도 19의 반도체 저항기와 스택 장치 조합의 구성들에 대한 실시예들을 도시한다.
도 21은 반도체 저항기가 다이 상에 형성된 실시예를 도시한다.
도 22a 및 도 22b는 여기에 설명된 하나 이상의 특징을 갖는 PA 및 바이어스 다이를 포함할 수 있는 패키지된 모듈의 실시예들을 도시한다.
도 23은 여기에 설명된 하나 이상의 유리한 특징을 갖는 무선 장치의 실시예를 도시한다.
여기에 제공된 표제들은, 있다면, 단지 편의를 위한 것이며 반드시 청구된 발명의 범위 또는 의미에 영향을 미치는 것은 아니다.
도 1은 반도체 다이(102) 상에 형성된 집적 회로(IC)(104)를 포함하는 무선 주파수(RF) 구성(100)을 도시한다. IC(104)의 적어도 일부의 동작은 다이(102)의 외부에 배치된 바이어스 회로(110)에 의해 가능해 질 수 있다. 여기에 설명된 것과 같은 일부 구현에서, 다이(102)는 다이(102)에 관련된 하나 이상의 조건에 의존하는 하나 이상의 동작 파라미터를 갖는 다이 의존 소자(106)를 포함할 수 있다. 이러한 다이 의존 소자의 비제한적인 예가 더 상세히 여기에 설명된다.
도 1에 또한 도시한 바와 같이, 다이 의존 소자(106)는 바이어스 회로(110)가 다이 의존 소자(106)의 조건에 적어도 부분적으로 기초하여 동작될 수 있도록 바이어스 회로(110)에 결합될 수 있다. 다이 의존 소자(106)의 이러한 조건은 다이(102)의 조건을 나타내기 때문에, 바이어스 회로를 상기 방식으로 동작시키면 IC(104)는 개선된 방식으로 동작될 수 있다. 이러한 다이 의존 동작의 다양한 예가 더 상세히 여기에 설명된다.
도 2는 일부 구현에서, 도 1의 IC(104) 및 다이 의존 소자(106)가 제1 반도체 다이(102) 상에 형성될 수 있고, (도 1의) 바이어스 회로(110)는 제2 반도체 다이(120) 상에 형성될 수 있는 것을 보여 준다. 제1 및 제2 다이(102, 120)의 형태의 예가 더 상세히 여기에 설명된다.
도 3은 도 2의 2개의 다른 다이(102, 120)의 예를 도시한다. 제1 다이(102)는 헤테로 접합 바이폴라 트랜지스터(HBT) 공정 기술에 기초한 다이(130)일 수 있다. 도 3에 또한 도시한 바와 같이, 이러한 다이 상에 형성된 IC는 전력 증폭기(PA) 회로(104)를 포함할 수 있다. 도 3에 또한 도시한 바와 같이, 공정 의존 소자는 소자(106)를 포함할 수 있다.
도 3은 제2 다이(120)가 실리콘 공정 기술에 기초한 다이(140)일 수 있다는 것을 또한 보여 준다. 바이어스 회로(110)는 이러한 다이 상에 형성되는 것으로 도시된다. 다양한 예가 HBT 및 실리콘 다이의 맥락에서 여기에 설명되지만, 본 발명의 하나 이상의 특징이 다이의 다른 형태의 조합에 또한 적용될 수 있다는 것을 이해할 것이다. PA 동작 및 이러한 PA의 바이어싱의 맥락에서 설명되지만, 본 발명의 하나 이상의 특징은 또한 다른 형태의 IC 및 이러한 IC의 제어에 적용될 수 있다는 것을 또한 이해할 것이다.
HBT 기반 PA 다이 및 다른 실리콘 다이 상의 바이어스 회로의 맥락에서, 많은 선형 HBT 전력 증폭기 설계에서 사용된 표준 "다이오드 스택" 바이어스 구성은 전형적으로 장치 베타에 감응성을 나타내어 증폭기의 상당한 대기 전류 변화를 야기한다. 대기 전류의 변화는 이득, 선형성 및 전류 유출과 같은 성능 파라미터에 영향을 줄 수 있다. 이들 파라미터의 변화로 인해 제품 수율이 또한 저하될 수 있다.
이러한 베타 감응성을 다루는데 있어서의 능력의 불능 또는 감소는 기준 회로의 증가된 바이어싱을 요구하는 동작 구성을 야기시키어, 전형적으로 제품의 전류 유출을 증가시킬 수 있다. 어떤 상황에서는, 보다 복잡한 회로 설계가 다이오드-스택 바이어싱 방식에 적용되어, 회로 면적 및 전류 유출을 전형적으로 증가시킬 수 있다. 다이오드-스택 토폴로지 이외에 다른 바이어스 방식이 사용될 수 있다; 그러나, 이들 방법은 보통 대역폭을 손상시키고, 잡음을 악화시키고/시키거나, 외부 수동 소자를 필요로 할 수 있다.
도 4는 상기 표준 다이오드 "다이오드 스택" 바이어스 구성을 갖는 예의 선형 HBT PA 다이(10)를 도시한다. 설명의 목적을 위해, 예의 PA 다이(10)가 2개의 스테이지(12a, 12b)를 포함하는 것으로 도시된다. 스테이지의 수는 2개 보다 많거나 적을 수 있다는 것을 이해할 것이다. 제1 스테이지(12a)는 입력 정합 회로(16)를 통해 RFIN 노드(14)로부터 증폭될 RF 신호를 수신하는 것으로 도시된다. 제1 스테이지(12a)의 출력은 정합 및 고조파 종단을 제공하는 스테이지 간 회로(18)를 통해 제2 스테이지(12b)로 통과되는 것으로 도시된다. 제2 스테이지(12b)의 출력은 출력 정합 및 고조파 종단 회로(20)를 통해 RFOUT 노드(22)로 통과되는 것으로 도시된다.
도 4에 도시한 예에서, 각각의 PA 스테이지는 입력(24)을 통해 CMOS 바이어스 회로(도시 안됨)로부터 DC 바이어스 전류를 수신하는 것으로 도시된다. 바이어스 전류는 바이어스 신호를 제공하기 위해 다이오드 스택을 갖는 2xVbe 다이오드 미러에 제공되는 것으로 도시된다. 이러한 설계 토폴로지는 공정 베타에 대한 감응성을 나타내어, 이득, 효율 및 선형성에 영향을 주는 대기 전류의 증가된 부품간 변화를 야기할 수 있다.
일부 구현에서, 본 발명은 증폭기 다이 상의 수동 장치를 이용하여 베타와 같은 다이 의존 파라미터를 효과적으로 감지하고 대기 전류 변화와 같은 관련된 효과를 보상하여 성능을 개선하고/하거나 제품의 부품간 변화를 감소시키는 PA 구성에 관한 것이다. 일부 실시예에서, 이러한 PA 구성은 실리콘 바이어스 다이 및 HBT 증폭기 다이를 포함할 수 있다. 전통적으로, 실리콘 다이는 PA 다이의 온도에 대해 실질적으로 일정하고 본질적으로는 별도의 저항기의 허용 오차만큼만 변화하는 PA 다이를 위한 기준 전류를 발생할 것이다.
본 발명의 일부 구현에서, 이러한 별도의 기준 저항기는 HBT 다이 상의 집적된 저항기로 대체될 수 있다. 일부 실시예에서, 이 집적된 저항기는 HBT 장치 베이스 재료로 형성될 수 있고, 공정 베타에 따르는 시트 저항 특성을 나타낼 수 있다. 이러한 저항에 기초하여, 기준 전류는 베타에 따르고 베타에 대한 "다이오드-스택" 감응도를 소거 또는 감소시키도록 구성될 수 있다.
일부 실시예에서, 상기 베이스 저항기(Rb) 형태는 기준 저항기 양단에 인가된 전압이 주위 온도에 따라 증가하도록 실리콘 제어 다이 내의 바이어스 발생 회로에 의해 보상될 수 있는 고온 계수를 제공하도록 구성될 수 있다. 증폭기에 공급되는 결과적인 기준 전류는 주위 온도의 선택된 범위에 걸쳐 실질적으로 일정하고 HBT 공정 베타에 실질적으로 따를 수 있다.
도 5는 HBT PA 다이(130)가 공정 의존인 저항 Rb를 가진 저항기(106)를 포함하는 예의 구성(100)을 도시한다. 이러한 저항기는 2개의 예의 PA 스테이지(104a, 104b)에 대한 바이어스 신호를 발생하기 위한 기준 저항으로서 사용될 수 있다. 기준 저항 및 이러한 기준 저항에 기초한 바이어스 신호의 발생에 관련된 하나 이상의 특징은 보다 많거나 적은 수의 스테이지를 갖는 PA 구성에 적용될 수 있다는 것을 이해할 것이다.
예의 구성(100)에서, 기준 저항기(106)의 한 단부는 V-I 회로(144)에 접속되는 것으로 도시되고; 다른 단부는 접지에 접속되는 것으로 도시된다. V-I 회로(144)는 실리콘 다이(140) 상에 있는 것으로 도시되고, 전류원(146a, 146b)이 제1 및 제2 스테이지(140a, 140b)에 바이어스 신호를 제공하는 것을 가능하게 하는 것으로 도시된다. 여기에 설명되는 바와 같이, 이러한 바이어스 신호는 HBT PA 다이(130)의 하나 이상의 조건의 변화에 대해 보상될 수 있다. V-I 회로(144)가 절대 온도에 비례하는(PTAT) 전압 기준(142) 및 기준 저항기(106)와 함께 어떻게 구성되고 동작될 수 있는지의 예가 더 상세히 여기에 설명된다.
도 6 내지 도 8은 기준 저항기(106)에 관련된 저항(Rref, 및 Rb로서도 참조됨)의 측정이 베타 파라미터 및 온도의 변화를 어떻게 검출할 수 있는지를 도시한다. 도 6은 각기 다른 웨이퍼(W2 내지 W10) 상에 형성된 HBT 다이에 대한 1/Rb 값의 플롯을 도시한다. 도 7은 예의 웨이퍼 W2-W10 상에 형성된 동일한 HBT 다이에 대한 베타값의 플롯을 도시한다. 여러 번의 관찰이 이루어질 수 있다. 주어진 웨이퍼 내에서 베타 파라미터의 다이 간 변화가 있을 수 있다는 것을 도 7에서 알 수 있다. 각기 다른 웨이퍼 사이에서, 베타 파라미터의 상당한 변화가 또한 있을 수 있다. 유사하게, 1/Rb의 상당한 다이 간 및 웨이퍼 간의 변화가 있을 수 있다는 것을 도 6에서 알 수 있다.
경험적으로, 1/Rb의 웨이퍼 간 값은 베타값에 상관된다는 것을 도 6 및 도 7에서 또한 알 수 있다. 예를 들어, 웨이퍼 W2 내지 W5에 대한 평균 베타값의 하강은 동일한 웨이퍼에 대한 평균 1/Rb 값의 상승에 대응한다. 베타가 감소/증가할 때의 이러한 1/Rb의 증가/감소의 경향은 웨이퍼의 예의 샘플을 통해 계속된다.
어떤 특정한 이론에 의해 구속되고자 원하거나 의도하지 않지만, 베이스 저항 Rb 및 베타 파라미터에 관련된 어떤 이론이 고려될 수 있다. 베이스 저항 Rb는 시트 저항 R bsh 로서 표현될 수 있고 결국 다음과 같이 표현될 수 있다.
[수학식 1]
Figure 112015003043460-pct00001
여기서 q는 캐리어 전하이고,
Figure 112015003043460-pct00002
은 n형 캐리어 이동도이고, N A 는 순수 불순물 농도이고, w b 는 베이스층 두께이다. 베타 파라미터는 DC 전류 이득으로서 표현될 수 있다.
[수학식 2A]
Figure 112015003043460-pct00003
이는 AlGaAs 및 Si에 대한 것이고, 여기서 N E 및 N B 는 에미터 및 베이스 도핑 농도이고, w E 및 w B 는 에미터 및 베이스 두께이고, ΔEV는 유효 가전자대 배리어 높이이다. 어떤 상황에서는, InGaP에 대한 DC 전류 이득은 다음과 같이 표현될 수 있다.
[수학식 2B]
Figure 112015003043460-pct00004
이를 조작하면 다음과 같이 나타낼 수 있다
[수학식 2C]
Figure 112015003043460-pct00005
식 2C에서, 우변의 파라미터는 에미터에 관련되므로, 베이스 공정에 대해 상당히 변화하지 않을 수 있다는 것을 알 수 있다. 그러므로, (Rb 및 β의 변화의 대부분이 HBT에 대해 생기는) 베이스의 변화에 대해, 베타 파라미터 β 및 베이스 저항 Rb는 실질적으로 동일하게 또는 유사 방식으로 반응할 수 있으므로, 2개의 파라미터의 비는 일반적으로 일정할 수 있다. 따라서, Rb의 변화의 측정은 베이스에서 일어난 변화에 대한 β의 변화에 관한 정보를 제공할 수 있다.
도 8은 HBT PA의 각기 다른 전력 출력 설정(dBM)에 대한 기준 저항(Rref) 대 동작 온도의 플롯을 도시한다. Rref와 온도 간의 관계는 거의 선형이라는 것을 알 수 있다.
도 5 내지 도 8을 참조하여 설명된 바와 같이, PA 다이(예를 들어, HBT PA 다이)의 베이스 저항은 온도 및/또는 베이스층 파라미터에 따라 변화할 수 있다. 일부 구현에서, 이러한 저항은 온도 및/또는 베이스층 파라미터에 관련된 변화(들)를 보상하는 제어 신호(예를 들어, 바이어스 신호)를 발생하기 위한 기준 저항으로서 사용될 수 있다. 도 9는 이러한 보상된 제어 신호를 발생할 수 있는 예의 V-I 회로(144)를 도시한다.
예의 V-I 회로(144)는 실리콘 다이(140) 상에 형성되는 것으로 도시되고, 절대 온도에 비례하는(PTAT) 소스(142)로부터 PTAT 신호(예를 들어, 약 0.6V)를 수신하도록 구성될 수 있다. HBT PA 다이의 온도 및 공정 파라미터에 일반적으로 독립인 이러한 신호는 베이스 저항기(도 5에서 106)에 제공될 수 있다. 예를 들어, 베이스 저항기(106)에 제공된 전류는 베이스 저항(Rb)의 값에 따라 변화할 수 있다. 도시한 예에서, 6㏀의 예의 Rb 값에 제공된 0.6 PTAT 전압은 약 100㎂ 전류가 들어오게 한다. 이 전류는 V-I 회로로부터 출력 전압을 발생하기 위해 사용되어, HBT 다이 상의 PA 회로 형태에 제공될 기준 전류 Iref를 발생할 수 있다. HBT 다이에 제공된 이러한 기준 전류(Iref)는 베이스 저항(106)에 의해 감지된 HBT 다이 관련 효과(들)에 대해 보상된다.
도 10은 각기 다른 Vbatt 설정(2.9V, 3.4V, 3.9V, 4.4V)에 대한 V-I 회로로부터의 측정된 출력 전압 대 온도의 플롯을 도시한다. 기준 저항과 온도 간의 일반적인 선형 관계와 유사하게, V-I 출력 전압은 또한 HBT PA 다이의 베이스 온도에 일반적으로 비례한다.
본 발명의 하나 이상의 특징으로부터 실현될 수 있는 이점의 예는 도 11 내지 도 14를 참조하여 설명된다. 각기 다른 조건하에서 전력 증폭기의 성능을 모의하기 위해서, 다음의 파라미터가 명목상의 값, 높은 값, 및 낮은 값 사이에서 변화되었다: 베타 파라미터, 턴온 전압 Vbe, Ft 파라미터, 저항 및 커패시턴스. 도 11a 및 도 11b의 "보상되지 않은" 설계는 도 4의 예의 구성에 대응하고, 도 12a 및 도 12b의 "보상된" 설계는 도 5의 예의 구성에 대응한다.
도 11a 및 도 11b는 여기에 설명된 보상되지 않은 PA 예의 제1 및 제2 스테이지에 대한 대기 전류 대 온도의 플롯을 도시한다. 각기 다른 플롯은 변화된 파라미터의 각기 다른 조합에 대응한다. 각각의 제1 및 제2 스테이지 모의에서, 대기 전류는 약 ±50% 만큼 변화한다.
도 12a 및 도 12b는 여기에 설명된 보상된 PA 예의 제1 및 제2 스테이지에 대한 대기 전류 대 온도의 플롯을 도시한다. 각기 다른 플롯은 변화된 파라미터의 각기 다른 조합에 대응한다. 제1 스테이지에서, 대기 전류는 약 ±10% 만큼 변화한다. 제2 스테이지에서, 대기 전류는 약 ±7%만큼 변화한다. 양 스테이지에서, 보상된 구성의 대기 전류의 상대적 변화량은 보상되지 않은 구성의 것보다 아주 적다는 것을 알 수 있다.
도 13 및 도 14는 대기 전류의 감소된 변화에 의해 제공될 수 있는 이득 특성의 개선의 예를 도시한다. 도 13은 3가지 예의 온도(-20℃, 25℃, 85℃)에서의 계산된 이득(dB) 대 전력 출력(dBm)의 플롯을 도시한다. 각각의 온도에서, 중간 곡선은 명목상 구성에 대응하고; 상부 곡선은 대기 전류가 플러스 10%인 것에 대응하고; 하부 곡선은 대기 전류가 마이너스 10%인 것에 대응한다. 10%는 도 12를 참조하여 설명된 보상된 구성의 최악의 경우의 변화라는 점에 주목한다. 대기 전류의 ±10% 변화는 일반적으로 온도에 대해 일정하므로; 양호한 압축 성능 특성을 얻을 수 있다는 것을 알 수 있다.
도 14는 도 12를 참조하여 설명된 변화된 파라미터의 각기 다른 조합에 대한 이득 대 전력 출력의 플롯을 도시한다. 보상된 이득 곡선의 모두는 28dB +/-3dB의 창 내에 바람직하게 맞는다는 것을 알 수 있다.
일부 구현에서, 여기에 설명된 것과 같은 하나 이상의 특징을 갖는 베이스 저항기는 Ⅲ-Ⅴ 반도체 다이(예를 들어, HBT 다이) 상에 형성된 반도체 저항기일 수 있다. 이러한 저항기에 관한 부가적인 상세가 도 15 내지 도 21에 관련하여 여기에 설명된다.
도 15는 집적 회로(IC)(104)를 갖는 반도체 다이(102)를 개략적으로 도시한다. 일부 실시예에서, 이러한 IC는 하나 이상의 반도체 저항기(106)를 포함할 수 있다. 이러한 반도체 저항기의 예가 더 상세히 여기에 설명된다.
일부 구현에서, 반도체 다이 및 그 위의 IC에 관련된 박막(예를 들어, TaN) 저항기의 일부 또는 모두는 반도체 저항기로 대체될 수 있다. 일부 구현에서, 이러한 반도체 저항기는 헤테로 접합 바이폴라 트랜지스터(HBT)와 같은 층 스택 장치를 형성하는 실제 층의 하나 이상으로부터 제조될 수 있다. 이러한 저항기는 HBT가 만들어질 때 추가의 처리 단계 없이 제조될 수 있다. 많은 이러한 저항기가 스택의 각기 다른 층(예를 들어, HBT의 에미터층, 베이스층, 및 이온 주입된 베이스층)으로부터 제조될 수 있기 때문에, 저항값의 융통성 및 다이 크기 축소가 가능하다.
도 16은 반도체 기판(510)(예를 들어, 반절연 GaAs) 상에 형성된 층의 스택을 갖는 HBT(500)의 예를 도시한다. 예에 의해 여기에 설명되는 바와 같이, 이러한 스택의 각기 다른 층이 반도체 저항기로서 이용될 수 있다. 이러한 예가 HBT 구조의 맥락에서 설명되지만, 반도체 저항기는 다른 형태의 스택 장치에 관련된 층에 기초하여 또한 형성될 수 있다는 것을 이해할 것이다. 또한, 층 재료의 다양한 예가 도 16에 도시한 것들의 맥락에서 설명되지만, 다른 재료가 또한 사용될 수 있다는 것을 이해할 것이다.
도 16에 도시한 바와 같이, 서브 컬렉터층(512)(예를 들어, n+ GaAs)이 기판(510) 위에 형성될 수 있다. 컬렉터층(514)(예를 들어, n- GaAs)이 서브 컬렉터층(512) 위에 형성될 수 있다. 베이스층(516)(예를 들어, p+ GaAs)이 컬렉터층(514) 위에 형성될 수 있다. 에미터층(518)(예를 들어, n- InGaP)이 베이스층(516) 위에 형성될 수 있다. 에미터 캡층(520)(예를 들어, n- GaAs)이 에미터층(518) 위에 형성될 수 있다. 하부 접촉층(522)(예를 들어, n+ GaAs)이 에미터 캡층(520) 위에 형성될 수 있다. 상부 접촉층(524)(예를 들어, InGaAs)이 하부 접촉층(522) 위에 형성될 수 있다.
도 16에 또한 도시한 바와 같이, 컬렉터 접촉(526)이 서브 컬렉터층(512) 상에 형성될 수 있다. 베이스 접촉(528)이 베이스층(516) 상에 형성될 수 있다. 에미터 접촉(530)이 상부 접촉층(524) 상에 형성될 수 있다.
도 17a의 (a) 내지 도 17g의 (g)는 도 16의 예의 HBT(500)에 관련된 다양한 층을 사용하여 형성될 수 있는 반도체 저항기의 예를 도시한다. 도 17a의 (a-1) 내지 도 17g의 (g-1)은 각각 도 17a의 (a) 내지 도 17g의 (g)의 반도체 저항기의 전기적 개략도이다. 도 17a의 (a) 내지 도 17g의 (g)의 반도체 저항기의 저항은 금속-반도체 계면의 접촉 저항 및 하나 이상의 반도체 영역의 저항에 기초할 수 있다. 일부 구현에서, 반도체 저항기의 저항은 금속-반도체 계면의 접촉 저항 및 2개 이상의 반도체 영역의 저항에 기초할 수 있다.
도 17a의 (a)에 도시한 예에서, 다이(102) 상에 형성된 반도체 저항기(106)는 HBT(500)의 서브 컬렉터(512)를 형성하는 단계 동안에 형성된 절연된 저항성 영역(612)을 포함할 수 있다. 이러한 저항성 영역은, 예를 들어, n+ GaAs로부터 형성될 수 있고, 절연 특징(640 및 642)에 의해 HBT(500) 및 다이(102)의 다른 부분들로부터 절연될 수 있다. 반도체 저항기(106)가 회로에서 이용될 수 있도록 저항성 영역(612) 상에 전기적 접촉(652)이 형성될 수 있다.
일부 구현에서, 저항성 영역(612)은 HBT(500)의 다른 상부층의 형성 동안에 마스크될 수 있다. HBT(500)의 완료시에, 저항성 영역(612) 위의 마스크는 제거될 수 있다. 다음에, 저항성 영역(612)에 대한 전기적 접촉(652)이 다른 접촉(예를 들어, 526, 528, 및 530)의 형성 동안에 형성될 수 있다.
도 17a의 (a-1)은 도 17a의 (a)의 반도체 저항기(106)의 전기적 개략도이다. 도 17a의 (a-1)에 도시한 바와 같이, 2개의 전기적 접촉(652) 간의 저항은 저항성 영역(612)의 저항 및 금속-반도체 계면의 다른 접촉 저항 RC A과 직렬로 된 금속-반도체 계면의 접촉 저항 RC A에 의해 모델화될 수 있다. 금속-반도체 계면의 접촉 저항 Rc은
Figure 112015003043460-pct00006
에 비례할 수 있고, 여기서
Figure 112015003043460-pct00007
은 (접촉 금속의 일함수에 의존하는) 배리어 높이이고 Nd는 접촉 금속에 인접하는 반도체 재료의 도핑 농도이다. 도 17a의 (a-1) 내지 도 17g의 (g-1)에서의 접촉 저항은 전기적 접촉에 인접하는 반도체층이 각기 다른 도핑 농도를 가질 때 서로 다르다. 도 17a의 (a-1) 내지 도 17g의 (g-1)에서의 각기 다른 접촉 저항은 선택된 저항값을 갖는 반도체 저항기(106)에 기여할 수 있다.
도 17b의 (b)에 도시한 예에서, 다이(102) 상에 형성된 반도체 저항기(106)는 HBT(500)의 컬렉터(514)를 형성하는 단계 동안에 형성된 절연된 저항성 영역(614)을 포함할 수 있다. 이러한 저항성 영역은, 예를 들어, n- GaAs로부터 형성될 수 있고, 절연 특징(640, 642)에 의해 HBT(500) 및 다이(102)의 다른 부분들로부터 절연될 수 있다. 반도체 저항기(106)가 회로에서 이용될 수 있도록 저항성 영역(614) 상에 전기적 접촉(654)이 형성될 수 있다.
일부 구현에서, 저항성 영역(614)은 HBT(500)의 다른 상부층의 형성 동안에 마스크될 수 있다. HBT(500)의 완료시에, 저항성 영역(614) 위의 마스크는 제거될 수 있다. 다음에, 저항성 영역(614)에 대한 전기적 접촉(654)이 다른 접촉(예를 들어, 526, 528, 및 530)의 형성 동안에 형성될 수 있다.
도 17b의 (b-1)은 도 17b의 (b)의 반도체 저항기(106)의 전기적 개략도이다. 도 17b의 (b-1)의 개략도는 도 17a의 (a-1)의 개략도와 다른 접촉 저항값을 갖는다. 또한, 도 17b의 (b-1)의 개략도는 저항성 영역(612)의 저항과 병렬로 저항성 영역(614)의 저항을 또한 포함한다. 도 17b의 (b-1)에 도시한 바와 같이, 2개의 전기적 접촉(654) 간의 저항은 저항성 영역(612)과 저항성 영역(614)의 병렬 저항과 직렬로 되고, 또한 금속-반도체 계면의 다른 접촉 저항 RC B과 직렬로 된 금속-반도체 계면의 접촉 저항 RC B에 의해 모델화될 수 있다.
도 17c의 (c)에 도시한 예에서, 다이(102) 상에 형성된 반도체 저항기(106)는 HBT(500)의 베이스(516)를 형성하는 단계 동안에 형성된 절연된 저항성 영역(616)을 포함할 수 있다. 이러한 저항성 영역은, 예를 들어, p+ GaAs로부터 형성될 수 있고, 절연 특징(640, 642)에 의해 HBT(500) 및 다이(102)의 다른 부분들로부터 절연될 수 있다. 반도체 저항기(106)가 회로에서 이용될 수 있도록 저항성 영역(616) 상에 전기적 접촉(656)이 형성될 수 있다.
일부 구현에서, 저항성 영역(616)은 HBT(500)의 다른 상부층의 형성 동안에 마스크될 수 있다. HBT(500)의 완료시에, 저항성 영역(616) 위의 마스크는 제거될 수 있다. 다음에, 저항성 영역(616)에 대한 전기적 접촉(656)이 다른 접촉(예를 들어, 526, 528, 및 530)의 형성 동안에 형성될 수 있다.
도 17c의 (c-1)은 도 17c의 (c)의 반도체 저항기(106)의 전기적 개략도이다. 도 17c의 (c-1)의 개략도는 도 17a의 (a-1) 및 도 17b의 (b-1)의 개략도와 다른 접촉 저항값을 갖는다. 도 17c의 (c-1)의 개략도는 저항성 영역(614)과 저항성 영역(616) 사이의 PN 접합에 다이오드들을 포함한다. 이들 다이오드 중 하나는 역바이어스되어야 한다. 따라서, 저항성 영역(612 및 614)의 저항은 전기적 접촉(656) 간의 저항에 상당히 기여하지 않을 것이다. 그러므로, 전기적 접촉(656) 간의 저항은 저항성 영역(616)의 저항과 직렬로 되고, 또한 금속-반도체 계면의 다른 접촉 저항 RC C과 직렬로 된 금속-반도체 계면의 접촉 저항 RC C에 의해 근사화될 수 있다.
도 17d의 (d)에 도시한 예에서, 다이(102) 상에 형성된 반도체 저항기(106)는 HBT(500)의 에미터(518)를 형성하는 단계 동안에 형성된 절연된 저항성 영역(618)을 포함할 수 있다. 이러한 저항성 영역은, 예를 들어, n- InGaP로부터 형성될 수 있고, HBT(500) 및 다이(102)의 다른 부분들로부터 절연될 수 있다. 반도체 저항기(106)가 회로에서 이용될 수 있도록 저항성 영역(618) 상에 전기적 접촉(658)이 형성될 수 있다.
일부 구현에서, 저항성 영역(618)은 HBT(500)의 다른 상부층의 형성 동안에 마스크될 수 있다. HBT(500)의 완료시에, 저항성 영역(618) 위의 마스크는 제거될 수 있다. 다음에, 저항성 영역(618)에 대한 전기적 접촉(658)이 다른 접촉(예를 들어, 526, 528, 및 530)의 형성 동안에 형성될 수 있다.
도 17d의 (d-1)은 도 17d의 (d)의 반도체 저항기(106)의 전기적 개략도이다. 도 17d의 (d-1)의 개략도는 저항성 영역(618)과 저항성 영역(616) 사이의 PN 접합에 다이오드들을 포함한다. 이들 다이오드 중 하나는 역바이어스되어야 한다. 따라서, 저항성 영역(612, 614, 및 616)의 저항은 전기적 접촉(658) 간의 저항에 상당히 기여하지 않을 것이다. 그러므로, 전기적 접촉(658) 간의 저항은 저항성 영역(618)의 저항과 금속-반도체 계면의 다른 접촉 저항 RC D과 직렬로 된 금속-반도체 계면의 접촉 저항 RC D에 의해 근사화될 수 있다.
도 17e의 (e)에 도시한 예에서, 다이(102) 상에 형성된 반도체 저항기(106)는 HBT(500)의 에미터 캡(520)을 형성하는 단계 동안에 형성된 절연된 반도체 영역(620)을 포함할 수 있다. 이러한 저항성 영역은, 예를 들어, n- GaAs로부터 형성될 수 있고, HBT(500) 및 다이(102)의 다른 부분들로부터 절연될 수 있다. 반도체 저항기(106)가 회로에서 이용될 수 있도록 저항성 영역(620) 상에 전기적 접촉(660)이 형성될 수 있다.
일부 구현에서, 저항성 영역(620)은 HBT(500)의 다른 상부층의 형성 동안에 마스크될 수 있다. HBT(500)의 완료시에, 저항성 영역(620) 위의 마스크는 제거될 수 있다. 다음에, 저항성 영역(620)에 대한 전기적 접촉(660)이 다른 접촉(예를 들어, 526, 528, 및 530)의 형성 동안에 형성될 수 있다.
도 17e의 (e-1)은 도 17e의 (e)의 반도체 저항기(106)의 전기적 개략도이다. 도 17e의 (e-1)의 개략도는, 저항성 영역(620)의 저항이 저항성 영역(618)의 저항과 병렬로 포함되고 금속-반도체 계면의 접촉 저항이 다른 것을 제외하고, 도 17d의 (d-1)의 개략도와 유사하다. 전기적 접촉(660) 간의 저항은 저항성 영역(618 및 620)의 병렬 저항과 직렬로 되고, 또한 금속-반도체 계면의 다른 접촉 저항 RC E과 직렬로 된 금속-반도체 계면의 접촉 저항 RC E에 의해 근사화될 수 있다.
도 17f의 (f)에 도시한 예에서, 다이(102) 상에 형성된 반도체 저항기(106)는 HBT(500)의 하부 접촉층(522)을 형성하는 단계 동안에 형성된 절연된 저항성 영역(622)을 포함할 수 있다. 이러한 저항성 영역은, 예를 들어, n+ GaAs로부터 형성될 수 있고, HBT(500) 및 다이(102)의 다른 부분들로부터 절연될 수 있다. 반도체 저항기(106)가 회로에서 이용될 수 있도록 저항성 영역(622) 상에 전기적 접촉(662)이 형성될 수 있다.
일부 구현에서, 저항성 영역(622)은 HBT(500)의 다른 상부층(들)의 형성 동안에 마스크될 수 있다. HBT(500)의 완료시에, 저항성 영역(622) 위의 마스크는 제거될 수 있다. 다음에, 저항성 영역(622)에 대한 전기적 접촉(662)이 다른 접촉(예를 들어, 526, 528, 및 530)의 형성 동안에 형성될 수 있다.
도 17f의 (f-1)은 도 17f의 (f)의 반도체 저항기(106)의 전기적 개략도이다. 도 17f의 (f-1)의 개략도는, 저항성 영역(622)의 저항이 저항성 영역(618 및 620)의 저항과 병렬로 포함되고 금속-반도체 계면의 접촉 저항이 다른 것을 제외하고, 도 17e의 (e-1)의 개략도와 유사하다. 접촉(662) 간의 저항은 저항성 영역(618, 620, 및 622)의 병렬 저항과 직렬로 되고, 또한 금속-반도체 계면의 다른 접촉 저항 RC F과 직렬로 된 금속-반도체 계면의 접촉 저항 RC F에 의해 근사화될 수 있다.
도 17g의 (g)에 도시한 예에서, 다이(102) 상에 형성된 반도체 저항기(106)는 HBT(500)의 상부 접촉층(524)을 형성하는 단계 동안에 형성된 절연된 저항성 영역(624)을 포함할 수 있다. 이러한 저항성 영역은, 예를 들어, InGaAs로부터 형성될 수 있고, HBT(500) 및 다이(102)의 다른 부분들로부터 절연될 수 있다. 반도체 저항기(106)가 회로에서 이용될 수 있도록 저항성 영역(624) 상에 전기적 접촉(664)이 형성될 수 있다.
일부 구현에서, 저항성 영역(624)은 HBT(500)의 어떤 다른 상부층(들)의 형성 동안에 마스크될 수 있다. HBT(500)의 완료시에, 저항성 영역(624) 위의 마스크는 제거될 수 있다. 다음에, 저항성 영역(624)에 대한 전기적 접촉(664)이 다른 접촉(예를 들어, 526, 528, 및 530)의 형성 동안에 형성될 수 있다.
도 17g의 (g-1)은 도 17g의 (g)의 반도체 저항기(106)의 전기적 개략도이다. 도 17g의 (g-1)의 개략도는, 저항성 영역(624)의 저항이 저항성 영역(618, 620, 및 622)의 저항과 병렬로 포함되고 금속-반도체 계면의 접촉 저항이 다른 것을 제외하고, 도 17f의 (f-1)의 개략도와 유사하다. 전기적 접촉(664) 간의 저항은 저항성 영역(618, 620, 622, 및 624)의 병렬 저항과 직렬로 되고, 또한 금속-반도체 계면의 다른 접촉 저항 RC G과 직렬로 된 금속-반도체 계면의 접촉 저항 RC G에 의해 근사화될 수 있다.
도 17a의 (a) 내지 도 17g의 (g)에 도시한 예의 구성에서, 저항기(106)의 상부층의 저항성 영역은 HBT(500) 스택 내의 대응하는 층을 나타낼 수 있다. 그러므로, 예를 들어, 저항성 영역(614)은 컬렉터(514)에 대응한다. 유사하게, 저항성 영역(616)은 베이스(516)에 대응한다. 저항기(106) 내의 하나 이상의 저항성 영역의 저항은 저항기(106)의 총 저항에 기여할 수 있다. 어떤 경우에, 저항기(106) 내의 2개 이상의 저항성 영역의 저항은 저항기(106)의 총 저항에 기여할 수 있다. 상술한 바와 같이, 일부 구현에서, 하부층은 전기적 접촉을 포함하는 하나 이상의 상부층으로부터의 기여에 비교하여 반도체 저항기(106)의 저항에 상대적으로 덜 기여할 수 있다. 어떤 경우에, 저항기(106)의 상부층의 저항은 HBT(500)의 대응하는 층의 특성의 측정에 상관할 수 있다.
도 17a의 (a) 내지 도 17g의 (g)의 예의 구성은 스택 장치 내의 층의 일부 또는 모두 중 선택된 하나가 반도체 저항기를 형성하기 위해 이용될 수 있다는 것을 보여 준다. 이러한 개념은 도 18a에 개략적으로 도시되는데, 여기서 다이(102)는 복수의 층을 갖는 스택 장치를 포함하는 것으로 도시된다. 이러한 복수의 층에서 선택된 층(704)이 있고; 위(총체적으로 706으로 표시) 및/또는 아래(총체적으로 702로 표시)에 추가 층이 있을 수 있다. 선택된 층(704)에 대응하는 저항성 영역(754)을 형성하기 위해서, 총체적으로 752로 표시된 층(들)이 대응하는 하부 부분(702)(존재한다면)의 형성 동안에 형성될 수 있다. 다음에, 원하는 저항성 영역(754)은 선택된 층(704)의 형성 동안에 형성될 수 있다. 스택(700)의 상부 부분(706)이 형성될 필요가 있으면, 저항성 영역(754)은 이러한 형성 단계들 동안에 마스크될 수 있다. 이러한 단계들의 완료시에, 마스크는 전기적 접촉(760)의 형성을 가능하게 하도록 제거될 수 있다. 접촉(760)을 갖는 결과적인 저항성 영역(754)은 다음에 반도체 저항기(106)를 형성한다.
일부 실시예에서, 저항성 영역(754)은 도 18a 및 도 18b에 도시한 바와 같이 스택(700)의 선택된 층(704)의 것과 실질적으로 동일한 두께 "t", 및 측면 치수 "d1" 및 "d2"를 가질 수 있다. 이러한 치수는 저항기(106)의 원하는 저항 및 풋프린트 크기와 같은 특징들을 제공하도록 선택될 수 있다. 또한, 앞서 설명된 바와 같이, 어떤 경우에 저항기(106)의 저항은 주로 전기적 접촉을 갖는 층으로부터 나올 수 있다. 그러므로, 어떤 경우에, 저항기(106)의 상부층의 두께 "t"는 저항기(106)의 저항과 상관할 수 있다.
도 18c는 도 18a 및 도 18b를 참조하여 설명된 반도체 저항기(106)가 저항 "R"을 갖는 저항기로서 나타내어질 수 있다는 것을 보여 준다. 이러한 저항기가 각기 다른 응용에서 어떻게 이용될 수 있는지의 예가 더 상세히 여기에 설명된다.
도 19는 일부 실시예에서, 다이 상에 형성되고 여기에 설명된 하나 이상의 특징을 갖는 반도체 저항기(106)가 동일한 다이 상에 있는 트랜지스터(700)(예를 들어, HBT)와 같은 스택 장치와 결합될 수 있는 것을 보여 준다. 도 20a 내지 도 20c는 도 19의 구성의 예를 도시한다. 도시한 예에서, 반도체 저항기(106)는 HBT(700)의 베이스(도 20a)에, HBT(700)의 에미터(예의 NPN 구성의 맥락에서, 도 20b)에, 그리고 HBT(700)의 컬렉터(도 20c)에 안정 저항을 제공하는 것으로 도시된다. 반도체 안정에 관한 추가 상세는 "HBT WITH SEMICONDUCTOR BALLASTING"이라고 하는 미국 특허 5,378,922에서 찾아볼 수 있고, 이 특허는 그 전체가 분명히 참고로 도입되고 본 출원의 명세서의 일부로 고려된다.
일부 실시예에서, 여기에 설명된 하나 이상의 특징을 갖는 저항기(106)는 안정 이외의 목적을 위해 트랜지스터(700)에 결합될 수 있다. 일부 실시예에서, 이러한 저항기는 트랜지스터를 갖는 회로에서 이용될 수 있지만; 반드시 트랜지스터에 직접 결합될 필요는 없다.
일부 실시예에서, 여기에 설명된 것과 같은 하나 이상의 특징을 갖는 저항기는 다이 상에 구현될 수 있고 다이의 외부에 배치된 다른 회로에 접속될 수 있다. 예를 들어, 도 21은 반도체 저항기(106)가 다이(102) 상에 형성된 예를 도시한다. 저항기(106)의 한 단자(760a)는 다이(102)의 외부의 위치와의 전기적 접속을 위해 구성되는 것으로 도시되고, 다른 단자(760b)는 다이(102) 내에 있는 것으로 도시된다. 다이(102)는 하나 이상의 트랜지스터(700)를 갖는 집적 회로(예를 들어, 전력 증폭기 회로)를 포함할 수 있고; 이러한 회로는 외부 회로로부터 (예를 들어, 단자(770)를 통해) 제어될 수 있다. 예를 들어, 다이(102)의 외부에 배치된 바이어스 회로가 이러한 외부 회로일 수 있다. 이러한 바이어스 회로는 저항기(106)로부터 얻은 파라미터에 기초한 트랜지스터의 동작을 가능하게 하기 위해서 저항기(106) 및 트랜지스터(700)에 접속될 수 있다. 저항기(106)는 트랜지스터(700)의 층과 실질적으로 동일한 재료로부터 형성될 수 있기 때문에, 저항기(106)에 관련된 이러한 파라미터는 트랜지스터(700)와 저항 둘 다에 공통인 조건을 따를 수 있다.
일부 구현에서, 여기에 설명된 것과 같은 하나 이상의 특징을 갖는 반도체 저항기의 제조는 주어진 다이 상의 스택 구조(들)의 제조에 비교하여, 추가의 처리 단계 없이 또는 처리 단계의 아주 미세한 수정으로 달성될 수 있다. 다양한 예가 HBT의 맥락에서 여기에 설명되지만, 유사한 저항기 구조 및 제조 방법이 다른 구성에 적용할 수 있다는 것을 이해할 것이다. 예를 들어, 추가 층들이 HBT 및 하나 이상의 다른 트랜지스터 구조를 포함하는 장치를 제조하기 위해 형성될 수 있다. 이러한 장치의 예는 다음에 언급한 것에 한정되지 않지만, "BIFET INCLUDING A FET HAVING INCREASED LINEARITY AND MANUFACTURABILITY"라고 하는 미국 특허 6,906,359, 및 "DEVICES AND METHODOLOGIES RELATED TO STRUCTURES HAVING HBT AND FET"라고 하는 PCT 공개 번호 WO 2012/061632에 설명된 예를 포함하고, 이 특허 둘 다는 그 전체가 분명히 참고로 도입되고 본 출원의 명세서의 일부로 고려된다.
일부 구현에서, 본 발명의 하나 이상의 특징은 Ⅲ-Ⅴ 반도체 다이에서 구현될 수 있다. 일부 실시예에서, 이러한 Ⅲ-Ⅴ 반도체 다이는 GaAs 기반 다이를 포함할 수 있다. 이러한 GaAs 기반 다이 상에 형성된 트랜지스터 및/또는 다른 스택 구조는 HBT를 포함하거나 포함하지 않을 수 있다.
여기에 설명된 바와 같이, 많은 유리한 특징이 반도체 저항기에 의해 제공될 수 있다. 다른 장점은, 예를 들어, 저항기 층에 관련된 재료를 선택함으로써 각기 다른 저항 온도 계수(TCR) 값이 제공되는 바람직한 특징을 포함할 수 있다. 다른 예에서, 저항기의 크기는 이러한 다양한 가능한 저항값(예를 들어, 약 8 ohms/sq(예를 들어, 서브 컬렉터) 내지 약 1,000 Ohms/sq(예를 들어, 주입된 베이스층)의 시트 저항)으로 인해 바람직한 방식으로 최적화 또는 구성될 수 있다. 또 다른 예에서, 어떤 저항기가 선택되는지에 따라(예를 들어, 장치 상의 제3 단자가 어떻게 바이어스되는지를 수정함으로써) 저항기의 RF 롤오프(roll-off)가 선택 및/또는 조정될 수 있다.
일부 실시예에서, 여기에 설명된 하나 이상의 특징을 갖는 PA 및 바이어스 다이가 패키지된 모듈 내에 구현될 수 있다. 이러한 모듈의 예가 도 22a(평면도) 및 도 22b(측면도)에 도시된다. 모듈(300)은 패키징 기판(320)을 포함하는 것으로 도시된다. 이러한 패키징 기판은 복수의 소자를 수용하도록 구성될 수 있고, 예를 들어, 적층 기판을 포함할 수 있다. 패키징 기판(320) 상에 장착된 소자는 하나 이상의 다이를 포함할 수 있다. 도시한 예에서, PA 다이(예를 들어, HBT PA 다이(130)) 및 바이어스 다이(예를 들어, 실리콘 바이어스 다이(140))가 패키징 기판(320) 상에 장착된 것으로 도시된다. PA 다이(130)는 여기에 설명된 것과 같은 PA 회로(104) 및 베이스 저항기(106)를 포함할 수 있고; 바이어스 다이(140)는 또한 여기에 설명된 V-I 회로(144)를 포함할 수 있다. 다이(130, 140)는 접속 와이어본드(349)와 같은 접속을 통해 모듈의 다른 부분에 그리고 서로 전기적으로 접속될 수 있다. 이러한 접속 와이어본드는 다이 상에 형성된 접촉 패드(337)와 패키징 기판(320) 상에 형성된 접촉 패드(324) 사이에 형성될 수 있다. 일부 실시예에서, 하나 이상의 표면 실장 장치(SMD)(343)가 모듈(300)의 다양한 기능성을 가능하게 하기 위해서 패키징 기판(320) 상에 실장될 수 있다.
일부 실시예에서, 차폐 와이어본드(351)와 같은 RF 차폐 특징이 하나 이상의 소자(예를 들어, 다이(130), 다이(140), 및/또는 SMD(343))의 RF 차폐를 가능하게 하기 위해 제공될 수 있다. 이러한 RF 차폐는 이러한 소자들과 모듈(300)의 외부 영역 사이에 RF 신호 또는 잡음이 통과하는 것을 금지할 수 있다. 차폐 와이어본드(351)의 맥락에서, 이러한 와이어본드는 차폐 와이어본드(351)가 일반적으로 원하는 영역 주위의 외주(예를 들어, 모듈(300)의 외주 근처)를 형성하도록 접촉 패드(326) 상에 형성될 수 있다. 이러한 차폐 와이어본드의 치수 및 간격은 원하는 RF 차폐 특성을 제공하도록 선택될 수 있다.
일부 실시예에서, 3차원 RF 차폐 구조가 다음과 같이 제공될 수 있다. 도 22b에 도시한 바와 같이, 차폐 와이어본드(351)는 패키징 기판(320)의 표면 아래에 있는 접지면(330)에 전기적으로 접속될 수 있다. 차폐 와이어본드(351)와 접지면(330) 사이의 이러한 접속은 접촉 패드(326) 및 접속 특징(331)(예를 들어, 비아)에 의해 가능해질 수 있다. 차폐 와이어본드(351) 위에, 도전층(예를 들어, 도전 페인트층)(371)이 차폐 와이어본드(351)의 상부 부분과 전기적으로 접속되도록 제공될 수 있다. 따라서, 도전층(371), 차폐 와이어본드(351), 및 접지면(330)이 3차원 RF 차폐 구조를 형성할 수 있다.
일부 실시예에서, 패키징 기판(320)과 도전층(371) 사이의 공간은 오버몰드(overmold) 구조(359)로 채워질 수 있다. 이러한 오버몰드 구조는 외부 요소로부터의 소자 및 와이어본드의 보호, 및 패키지된 모듈(300)의 보다 쉬운 취급을 포함하는 많은 바람직한 기능성을 제공할 수 있다.
일부 구현에서, 여기에 설명된 하나 이상의 특징을 갖는 장치 및/또는 회로는 무선 장치와 같은 RF 장치에 포함될 수 있다. 이러한 장치 및/또는 회로는 여기에 설명된 바와 같은 모듈 형태나, 그들의 어떤 조합으로 직접 무선 장치에 구현될 수 있다. 일부 실시예에서, 이러한 무선 장치는, 예를 들어, 셀룰러 전화, 스마트폰, 전화 기능을 갖거나 갖지 않는 핸드헬드 무선 장치, 무선 태블릿 등을 포함할 수 있다.
도 23은 여기에 설명된 하나 이상의 유리한 특징을 갖는 예의 무선 장치(400)를 개략적으로 도시한다. 여기에 설명된 것과 같은 PA의 바이어싱의 맥락에서, 하나 이상의 PA를 갖는 PA 다이(130)가 모듈(300)의 일부일 수 있다. 이러한 모듈은 여기에 설명된 것과 같은 하나 이상의 특징을 갖는 바이어스 다이(140)를 또한 포함할 수 있다. 일부 실시예에서, 이러한 PA 모듈은, 예를 들어, 무선 장치(400)의 다중 대역 동작을 가능하게 할 수 있다.
모듈(300) 내의 PA들은 증폭되어 전송될 RF 신호를 발생시키기 위해, 그리고 수신된 신호를 처리하기 위해, 공지된 방식으로 구성되고 동작될 수 있는 송수신기(414)로부터 그들 각각의 RF 신호를 수신할 수 있다. 송수신기(414)는 사용자에게 적합한 데이터 및/또는 음성 신호와 송수신기(414)에 적합한 RF 신호 간의 변환을 제공하도록 구성되는 베이스밴드 서브-시스템(410)과 상호 작용하는 것으로 도시된다. 송수신기(414)는 전력 관리 소자(406)에 접속되는 것으로 또한 도시되며, 전력 관리 소자(406)는 무선 장치의 동작을 위한 전력을 관리하도록 구성된다. 이러한 전력 관리는 또한 베이스밴드 서브-시스템(410) 및 모듈(300)의 동작을 제어할 수 있다.
베이스밴드 서브-시스템(410)은 사용자에게 제공 및 사용자로부터 수신된 음성 및/또는 데이터의 다양한 입력 및 출력을 가능하게 하도록 사용자 인터페이스(402)에 접속되는 것으로 도시된다. 베이스밴드 서브-시스템(410)은 또한 메모리(404)에 접속될 수 있으며 메모리(404)는 무선 장치의 동작을 가능하게 하고/하거나 사용자에 대한 정보의 저장을 제공하기 위한 데이터 및/또는 명령을 저장하도록 구성된다.
예의 무선 장치(400)에서, 모듈(300)의 PA의 출력은 정합 회로망에 의해 정합되고 그들 각각의 듀플렉서(420)와 대역-선택 스위치(422)를 통해 안테나(424)로 라우팅될 수 있다. 일부 실시예에서, 각 듀플렉서는 공통 안테나(예를 들어, 안테나(424))를 사용하여 송신 및 수신 동작이 동시에 수행되는 것을 가능하게 할 수 있다. 도 16에서, 수신된 신호는, 예를 들어, 저잡음 증폭기(LNA)를 포함할 수 있는 "Rx" 경로(도시 안됨)로 라우팅되는 것으로 도시된다.
많은 다른 무선 장치 구성이 여기에 설명된 하나 이상의 특징을 이용할 수 있다. 예를 들어, 무선 장치는 다중 대역 장치일 필요가 없다. 다른 예에서, 무선 장치는 다이버시티 안테나와 같은 추가 안테나, 및 와이파이, 블루투스 및 GPS와 같은 추가 접속 특징을 포함할 수 있다.
문맥 상 명확하게 달리 요구되지 않는 한, 상세한 설명 및 특허청구범위 전반에 걸쳐, "포함하다", "포함하는" 등의 단어는 배타적이거나 완전한 의미와 달리 포괄적인 의미로, 즉 "포함하지만 이로 한정되지 않는"의 의미로 해석되어야 한다. 단어 "결합된"이란, 일반적으로 여기서 사용될 때, 직접 접속되거나, 하나 이상의 중간 요소를 통해 접속될 수 있는 2개 이상의 요소를 말한다. 부수적으로, 단어 "여기에", "위", "아래", 및 유사한 의미의 단어들은 본 출원에 사용될 때 본 출원의 임의의 특정 부분이 아닌 전체로서 본 출원을 나타내어야 한다. 맥락이 허락하는 경우에, 단수 또는 복수를 사용하는 상기 상세한 설명 내의 단어들은 또한 복수 또는 단수를 각각 포함할 수 있다. 2개 이상의 아이템의 리스트와 관련한 단어 "또는"의 경우, 그 단어는 그 단어의 다음의 해석의 모두를 커버한다: 리스트 내의 아이템 중 어떤 것, 리스트 내의 아이템의 모든 것, 및 리스트 내의 아이템의 어떤 조합.
본 발명의 실시예들의 상기 상세한 설명은 남김없이 철저히 드러내기 위한 것이거나 본 발명을 전술된 형태 그대로 제한하기 위한 것이 아니다. 본 발명의 특정 실시예 및 예가 예시의 목적을 위해 위에 설명되었지만, 통상의 기술자라면 인지하는 바와 같이, 본 발명의 범위 내에서 다양한 등가의 수정이 가능하다. 예를 들어, 프로세스 또는 블록이 주어진 순서로 제시되어 있지만, 대안의 실시예들은 상이한 순서로 단계들을 갖는 루틴을 수행하거나 블록들을 갖는 시스템을 이용할 수 있고, 어떤 프로세스 또는 블록은 제거, 이동, 부가, 세분, 조합 및/또는 수정될 수 있다. 이러한 프로세스들 또는 블록들 각각은 다양한 상이한 방식으로 구현될 수 있다. 또한, 프로세스들 또는 블록들이 때때로 순차적으로 수행되는 것으로 표시되지만, 이러한 프로세스들 또는 블록들은 그 대신 병렬적으로 수행될 수 있거나, 상이한 시간에 수행될 수 있다.
여기에 제공된 본 발명의 교시는 반드시 위에 설명된 시스템 뿐만 아니라, 기타의 시스템에도 적용될 수 있다. 위에서 설명된 다양한 실시예들의 요소 및 동작은 추가 실시예들을 제공하도록 조합될 수 있다.
본 발명의 소정의 실시예들이 설명되었지만, 이들 실시예는 단지 예로서 제시되어 있으며, 본 개시 내용의 범위를 제한하기 위한 것이 아니다. 실제로, 여기에 설명된 새로운 방법 및 시스템은 각종의 다른 형태로 구현될 수 있고, 게다가 본 개시 내용의 사상을 벗어나지 않고 여기에 설명된 방법 및 시스템의 형태에서의 다양한 생략, 치환 및 변경이 행해질 수 있다. 첨부된 특허청구범위 및 그의 등가물은 본 개시 내용의 범위 및 사상 내에 속하는 이러한 형태 또는 수정을 포함하는 것으로 보아야 한다.

Claims (37)

  1. 전력 증폭기를 바이어싱하기 위한 시스템으로서,
    전력 증폭기 회로, 반도체 저항기, 및 절연 특징(isolation feature)을 포함하는 제1 다이 - 상기 전력 증폭기 회로는 반도체 상에 형성된 트랜지스터를 포함하고, 상기 반도체 저항기는 상기 트랜지스터를 포함하는 상기 반도체 상의 층 스택 장치로서 하나 이상의 층으로부터 형성되고, 상기 절연 특징은 상기 반도체 저항기를 상기 트랜지스터로부터 절연시키도록 구성되고, 상기 반도체 저항기는 상기 전력 증폭기 회로의 베타 파라미터를 감지하도록 구성되고, 상기 베타 파라미터는 상기 제1 다이의 특성들에 의존함 -; 및
    상기 제1 다이의 상기 반도체 저항기에 의해 감지된 베타 파라미터의 측정에 적어도 부분적으로 기초하여 바이어스 신호를 발생시키도록 구성된 바이어스 신호 발생 회로를 포함하는 제2 다이
    를 포함하는 시스템.
  2. 제1항에 있어서, 상기 제1 다이는 헤테로 접합 바이폴라 트랜지스터 다이를 포함하고, 상기 제2 다이는 실리콘 다이를 포함하는 시스템.
  3. 제2항에 있어서, 상기 반도체 저항기는 상기 헤테로 접합 바이폴라 트랜지스터 다이의 일부로부터 형성되는 시스템.
  4. 제3항에 있어서, 상기 반도체 저항기는 상기 헤테로 접합 바이폴라 트랜지스터 다이의 베이스 재료로부터 형성되는 시스템.
  5. 제1항에 있어서, 상기 반도체 저항기는 상기 제1 다이의 온도에 거의 비례하는 저항값을 갖는 시스템.
  6. 제3항에 있어서, 상기 바이어스 신호 발생 회로는 상기 반도체 저항기에 기준 전류를 제공하도록 구성되는 V-I 회로를 포함하고, 상기 기준 전류는 상기 반도체 저항기의 저항에 의존하는 값을 갖는 시스템.
  7. 제6항에 있어서, 상기 V-I 회로는 상기 제1 다이의 하나 이상의 조건에 실질적으로 독립적인 절대 온도에 비례하는(proportional-to-absolute-temperature) 기준 전압에 기초하여 상기 기준 전류를 제공하는 시스템.
  8. 제6항에 있어서, 상기 V-I 회로는 상기 반도체 저항기에 의해 인출된(drawn) 상기 기준 전류에 기초하여 상기 바이어스 신호를 발생시키도록 더 구성되는 시스템.
  9. 무선 장치로서,
    무선 주파수 신호들을 처리하도록 구성된 송수신기;
    증폭된 무선 주파수 신호의 송신을 가능하게 하도록 구성된 상기 송수신기와 통신하는 안테나;
    제1 다이의 반도체 상에 형성된 트랜지스터를 포함하고, 상기 송수신기에 접속되고, 상기 증폭된 무선 주파수 신호를 발생시키도록 구성된 전력 증폭기 - 상기 제1 다이는 반도체 저항기 및 절연 특징을 포함하고, 상기 반도체 저항기는 트랜지스터를 포함하는 반도체 상의 층 스택 장치로서 하나 이상의 층으로부터 형성되고, 상기 절연 특징은 상기 반도체 저항기를 상기 트랜지스터로부터 절연시키도록 구성되고, 상기 반도체 저항기는 상기 전력 증폭기의 베타 파라미터를 감지하도록 구성되고, 상기 베타 파라미터는 상기 제1 다이의 특성들에 의존함 -; 및
    제2 다이 상에 배치되고 상기 전력 증폭기와 상호 접속되고, 상기 제1 다이의 상기 반도체 저항기에 의해 감지되는 상기 베타 파라미터의 측정에 적어도 부분적으로 기초하여 상기 전력 증폭기에 대한 바이어스 신호를 발생시키도록 구성된 바이어스 회로
    를 포함하는 무선 장치.
  10. 전력 증폭기 모듈로서,
    복수의 소자를 수용하도록 구성된 패키징 기판;
    상기 패키징 기판 위에 장착되고, 전력 증폭기 회로, 반도체 저항기, 및 절연 특징을 포함하는 제1 다이 - 상기 전력 증폭기 회로는 반도체 상에 형성된 트랜지스터를 포함하고, 상기 반도체 저항기는 상기 트랜지스터를 포함하는 상기 반도체 상의 층 스택 장치로서 하나 이상의 층으로부터 형성되고, 상기 절연 특징은 상기 반도체 저항기를 상기 트랜지스터로부터 절연시키도록 구성되고, 상기 반도체 저항기는 상기 전력 증폭기 회로의 베타 파라미터를 감지하도록 구성되고, 상기 베타 파라미터는 상기 제1 다이의 특성들에 의존함 -; 및
    상기 패키징 기판 위에 장착되고 상기 제1 다이와 상호 접속되고, 상기 제1 다이의 상기 반도체 저항기에 의해 감지된 상기 베타 파라미터의 측정에 적어도 부분적으로 기초하여 바이어스 신호를 발생시키도록 구성된 바이어스 신호 발생 회로를 포함하는 제2 다이
    를 포함하는 전력 증폭기 모듈.
  11. 제10항에 있어서,
    상기 제1 다이는 상기 패키징 기판 위에 장착된 Ⅲ-Ⅴ 반도체 다이를 포함하고, 상기 제1 다이는 서브 컬렉터층 위에 선택된 층을 갖는 헤테로 접합 바이폴라 트랜지스터를 포함하고, 상기 반도체 저항기는 상기 선택된 층으로부터 측면으로 배치되고 또한 상기 선택된 층과는 전기적으로 절연된 저항층을 갖고, 상기 저항층과 상기 선택된 층은 실질적으로 동일한 재료로 형성되는 전력 증폭기 모듈.
  12. 제11항에 있어서,
    상기 선택된 층은 베이스 층을 포함하는 전력 증폭기 모듈.
  13. 제11항에 있어서,
    상기 선택된 층은 서브 컬렉터층을 포함하는 전력 증폭기 모듈.
  14. 제11항에 있어서, 상기 반도체 저항기는 상기 반도체 저항기의 저항값을 제공하기 위해 상기 저항층 상에 배치된 전기적 접촉 패드들을 더 포함하는 전력 증폭기 모듈.
  15. 제11항에 있어서, 상기 반도체 저항기는 상기 제1 다이의 외부에 위치하는 회로에 접속되는 전력 증폭기 모듈.
  16. 제11항에 있어서, 상기 반도체 저항기는 상기 헤테로 접합 바이폴라 트랜지스터의 선택된 층에 관련된 하나 이상의 조건의 변화에 감응하도록 구성되는 전력 증폭기 모듈.
  17. 제1항에 있어서,
    상기 반도체 저항기는 박막 저항기의 대체물인 시스템.
  18. 제9항에 있어서,
    상기 반도체 저항기는 박막 저항기의 대체물인 무선 장치.
  19. 전력 증폭기를 바이어싱하기 위한 시스템으로서,
    트랜지스터를 포함하는 전력 증폭기 회로 - 상기 트랜지스터는 반도체 상에형성된 층들의 스택을 포함함 -;
    상기 트랜지스터를 포함하는 상기 반도체 상의 복수의 서로 다르게 도핑된 층들을 포함하는 층 스택 장치로서 형성된 집적된 저항기 - 상기 집적된 저항기는 상기 전력 증폭기 회로의 베타 파라미터를 감지하도록 구성되고, 상기 베타 파라미터는 상기 반도체의 특성들에 의존하고, 직류 이득에 대응함 -; 및
    상기 집적된 저항기에 의해 감지된 상기 베타 파라미터의 측정에 적어도 부분적으로 기초하여 상기 전력 증폭기 회로의 상기 트랜지스터를 바이어싱하도록 구성된 바이어싱 회로
    를 포함하는 시스템.
  20. 제19항에 있어서, 상기 베타 파라미터는 상기 베타 파라미터의 측정에 대응하는 상기 집적된 저항기의 시트 저항에 적어도 부분적으로 기초하여 감지되는 시스템.
  21. 제19항에 있어서, 상기 전력 증폭기 회로 및 상기 집적된 저항기는 제1 반도체 다이 상에 있고, 상기 바이어싱 회로는 제2 반도체 다이 상에 있는 시스템.
  22. 제21항에 있어서, 상기 제1 반도체 다이는 상기 제2 반도체 다이와 상이한 재료로 이루어지는 시스템.
  23. 제19항에 있어서, 상기 집적된 저항기는 상기 트랜지스터의 층들의 스택의 층들 중 적어도 하나로부터 적어도 부분적으로 형성되는 시스템.
  24. 제19항에 있어서, 상기 집적된 저항기를 상기 반도체 상의 상기 트랜지스터로부터 절연시키는 절연 특징을 더 포함하는 시스템.
  25. 제19항에 있어서, 상기 바이어싱 회로는 상기 집적된 저항기에 기준 전류를 제공하도록 더 구성되고, 상기 기준 전류는 상기 집적된 저항기의 저항에 의존하는 값을 갖는 시스템.
  26. 제19항에 있어서, 상기 집적된 저항기는 상기 전력 증폭기 회로 내의 박막 저항기를 대체하는 시스템.
  27. 전력 증폭기 모듈로서,
    하나 이상의 회로 요소를 지지하도록 구성된 패키징 기판;
    상기 패키징 기판 상의 전력 증폭기 - 상기 전력 증폭기는 트랜지스터 및 집적된 저항기를 포함하고, 상기 트랜지스터는 반도체 상에 형성된 층들의 스택을 포함하고, 상기 집적된 저항기는 상기 트랜지스터를 포함하는 상기 반도체 상에 위치하는 복수의 서로 다르게 도핑된 층들을 포함하는 층 스택 장치이고, 상기 집적된 저항기는 상기 전력 증폭기의 베타 파라미터를 감지하도록 구성되고, 상기 베타 파라미터는 상기 반도체의 특성들에 의존하고 직류 이득에 대응함 -; 및
    상기 집적된 저항기에 의해 감지된 베타 파라미터의 측정에 적어도 부분적으로 기초하여 상기 전력 증폭기의 트랜지스터를 바이어싱하도록 구성되는 바이어싱 회로
    를 포함하는 전력 증폭기 모듈.
  28. 제27항에 있어서, 상기 베타 파라미터는 상기 베타 파라미터의 측정에 대응하는 상기 집적된 저항기의 시트 저항에 적어도 부분적으로 기초하여 감지되는 전력 증폭기 모듈.
  29. 제27항에 있어서, 상기 전력 증폭기 및 상기 집적된 저항기는 제1 반도체 다이 상에 있고, 상기 바이어싱 회로는 제2 반도체 다이 상에 있는 전력 증폭기 모듈.
  30. 제29항에 있어서, 상기 제1 반도체 다이는 상기 제2 반도체 다이와 상이한 재료로 이루어지는 전력 증폭기 모듈.
  31. 제27항에 있어서,
    상기 집적된 저항기는 상기 트랜지스터의 층들의 스택의 층들 중 적어도 하나로부터 적어로 부분적으로 형성되는 전력 증폭기 모듈.
  32. 제27항에 있어서, 상기 전력 증폭기는 상기 집적된 저항기를 상기 반도체 상의 상기 트랜지스터로부터 절연시키는 절연 특징을 포함하는 전력 증폭기 모듈.
  33. 제27항에 있어서, 상기 바이어싱 회로는 상기 집적된 저항기에 기준 전류를 제공하도록 더 구성되고, 상기 기준 전류는 상기 집적된 저항기의 저항에 의존하는 값을 갖는 전력 증폭기 모듈.
  34. 제27항에 있어서, 상기 집적된 저항기는 상기 트랜지스터의 층들의 스택의 층과 관련된 하나 이상의 조건의 변화에 감응하도록 구성되는 전력 증폭기 모듈.
  35. 무선 장치로서,
    무선 주파수 신호들을 처리하도록 구성되는 송수신기;
    상기 송수신기와 통신하고 증폭된 무선 주파수 신호를 송신하도록 구성되는 안테나; 및
    상기 신호를 증폭하도록 구성된 전력 증폭기 모듈 - 상기 전력 증폭기 모듈은 전력 증폭기 및 바이어싱 회로를 포함하고, 상기 전력 증폭기는 트랜지스터 및 집적된 저항기를 포함하며, 상기 트랜지스터는 반도체 상에 형성된 복수의 서로 다르게 도핑된 층들을 포함하는 층들의 스택을 포함하고, 상기 집적된 저항기는 상기 트랜지스터를 포함하는 상기 반도체 상에 위치한 층 스택 장치이며, 상기 집적된 저항기는 상기 전력 증폭기의 베타 파라미터를 감지하도록 구성되고, 상기 베타 파라미터는 상기 반도체의 특성들에 의존하고 직류 이득에 대응하며, 상기 바이어싱 회로는 상기 집적된 저항기에 의해 감지된 상기 베타 파라미터의 측정에 적어도 부분적으로 기초하여 상기 전력 증폭기의 상기 트랜지스터를 바이어싱하도록 구성됨 -
    을 포함하는 무선 장치.
  36. 제35항에 있어서, 상기 바이어싱 회로는 상기 집적된 저항기에 기준 전류를 제공하도록 더 구성되고, 상기 기준 전류는 상기 집적된 저항기의 저항에 의존하는 값을 갖는 무선 장치.
  37. 제35항에 있어서, 상기 집적된 저항기는 상기 트랜지스터의 층들의 스택의 층에 관련된 하나 이상의 조건의 변화에 감응하도록 구성되는 무선 장치.
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