KR101938627B1 - Thin film transistor substrate and method of fabricating the same - Google Patents
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Abstract
박막트랜지스터 기판이 개시된다.
본 발명의 실시예에 따른 박막트랜지스터 기판은 기판 상에 형성된 게이트 전극과, 상기 게이트 전극과 동일층에 형성되며 투명한 도전 물질로 이루어진 공통전극과, 상기 공통전극 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 반도체층과, 상기 반도체층 상에 형성되어 일정 간격 이격된 소스 및 드레인 전극과, 상기 소스 및 드레인 전극이 형성된 기판 상에 위치하며 상기 드레인 전극의 일부를 노출시키는 컨택홀을 구비한 보호층 및 상기 보호층의 컨택홀을 통해 상기 드레인 전극과 전기적으로 접속되는 화소전극을 포함하고, 상기 게이트 전극 상에 상기 공통전극과 동일한 물질로 이루어진 보호 패턴을 더 포함한다. A thin film transistor substrate is disclosed.
A thin film transistor substrate according to an embodiment of the present invention includes a gate electrode formed on a substrate, a common electrode formed on the same layer as the gate electrode and made of a transparent conductive material, a gate insulating film formed on the common electrode, A semiconductor layer formed on the semiconductor layer, source and drain electrodes formed on the semiconductor layer and spaced apart from each other by a predetermined distance, and protection holes provided on the substrate on which the source and drain electrodes are formed and having contact holes exposing a part of the drain electrodes And a pixel electrode electrically connected to the drain electrode through a contact hole of the protective layer, wherein the gate electrode further includes a protection pattern made of the same material as the common electrode.
Description
본 발명은 박막트랜지스터 기판에 관한 것으로, 신뢰성을 향상시킬 수 있는 박막트랜지스터 기판 및 그 제조방법에 관한 것이다. The present invention relates to a thin film transistor substrate, and relates to a thin film transistor substrate which can improve reliability and a manufacturing method thereof.
액정표시장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시장치는 액정셀 매트릭스를 통해 화상을 표시하는 액정표시패널과, 상기 액정표시패널을 구동하는 구동회로를 구비한다.The liquid crystal display device displays an image by adjusting the light transmittance of liquid crystal having dielectric anisotropy using an electric field. To this end, a liquid crystal display device includes a liquid crystal display panel for displaying an image through a liquid crystal cell matrix, and a driving circuit for driving the liquid crystal display panel.
상기 액정표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 구분된다. The liquid crystal display device is divided into a vertical electric field type and a horizontal electric field type in accordance with the direction of the electric field driving the liquid crystal.
상기 수직 전계 액정표시장치는 상/하부 기판에 대향되게 배치된 화소전극과 공통전극 사이에 형성된 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다.The vertical electric field liquid crystal display device drives a liquid crystal of a TN (twisted nematic) mode by a vertical electric field formed between the pixel electrode and the common electrode arranged opposite to the upper and lower substrates.
상기 수직 전계 액정표시장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다. The vertical electric field liquid crystal display device has a disadvantage that the aperture ratio is large, but the viewing angle is narrow to about 90 degrees.
상기 수평 전계 액정표시장치는 하부 기판에 나란하게 배치된 화소전극과 공통전극 간의 수평 전계에 의해 인 플레인 스위칭(In Plane Switching: 이하, IPS라 함) 모드의 액정을 구동하게 된다.The horizontal electric field liquid crystal display device drives an in plane switching (IPS) mode liquid crystal by a horizontal electric field between a pixel electrode and a common electrode arranged in parallel on a lower substrate.
상기 수평 전계 액정표시장치는 시야각이 160도 정도로 넓은 장점을 가진다. The horizontal electric field liquid crystal display device has a wide viewing angle of about 160 degrees.
한편, 수평 전계 액정표시장치에서 박막트랜지스터(TFT)의 게이트 전극과 동일한 층에 투명한 도전성 금속물질로 이루어진 공통전극(또는 화소전극)이 형성될 수 있다. On the other hand, in a horizontal electric field liquid crystal display device, a common electrode (or a pixel electrode) made of a transparent conductive metal material may be formed on the same layer as the gate electrode of the thin film transistor TFT.
동일한 층에 형성된 상기 게이트 전극과 상기 공통전극(또는 화소전극)은 서로 상이한 금속 재질로 이루어질 수 있으며, 예를 들어, 상기 게이트 전극은 Cu로 형성되고, 상기 공통전극(또는 화소전극)은 ITO로 형성될 수 있다. The gate electrode and the common electrode (or the pixel electrode) formed on the same layer may be made of different metal materials. For example, the gate electrode is formed of Cu, and the common electrode (or pixel electrode) .
동일한 층에 형성된 상이한 금속 재질로 이루어진 게이트 전극과 공통전극(또는 화소전극) 상에는 SiNx와 같은 게이트 절연막이 형성된다. 상기 게이트 절연막은 Cu로 이루어진 게이트 전극과 접촉할 경우 그 경계면에서 접착력이 저하된다. A gate insulating film such as SiNx is formed on the gate electrode made of different metal materials formed on the same layer and the common electrode (or pixel electrode). When the gate insulating film is in contact with the gate electrode made of Cu, the adhesive force at the interface is lowered.
따라서, 상기 게이트 전극과 상기 게이트 절연막 사이의 접착력이 떨어져서 제품의 신뢰성 저하를 초래하게 된다. Therefore, the adhesive force between the gate electrode and the gate insulating film is lowered, resulting in lowering the reliability of the product.
본 발명은 전극과 절연막 사이의 확산방지 및 접착력을 증가시켜 제품의 신뢰성을 향상시킬 수 있는 박막트랜지스터 기판 및 그의 제조방법을 제공함에 그 목적이 있다. An object of the present invention is to provide a thin film transistor substrate and a method of manufacturing the same that can improve the reliability of a product by preventing diffusion and adhesion between an electrode and an insulating film.
본 발명의 제1 실시예에 따른 박막트랜지스터 기판은 기판 상에 형성된 게이트 전극과, 상기 게이트 전극과 동일층에 형성되며 투명한 도전 물질로 이루어진 공통전극과, 상기 공통전극 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 반도체층과, 상기 반도체층 상에 형성되어 일정 간격 이격된 소스 및 드레인 전극과, 상기 소스 및 드레인 전극이 형성된 기판 상에 위치하며 상기 드레인 전극의 일부를 노출시키는 컨택홀을 구비한 보호층 및 상기 보호층의 컨택홀을 통해 상기 드레인 전극과 전기적으로 접속되는 화소전극을 포함하고, 상기 게이트 전극 상에 상기 공통전극과 동일한 물질로 이루어진 보호 패턴을 더 포함한다. The thin film transistor substrate according to the first embodiment of the present invention comprises a gate electrode formed on a substrate, a common electrode formed on the same layer as the gate electrode and made of a transparent conductive material, a gate insulating film formed on the common electrode, A semiconductor layer formed on the gate insulating film; source and drain electrodes formed on the semiconductor layer and spaced apart from each other by a predetermined distance; and a contact hole located on the substrate on which the source and drain electrodes are formed and exposing a part of the drain electrode And a pixel electrode electrically connected to the drain electrode through a contact hole of the passivation layer, wherein the passivation layer further includes a protection pattern made of the same material as the common electrode on the gate electrode.
본 발명의 제2 실시예에 따른 박막트랜지스터 기판은 기판 상에 형성된 게이트 전극과, 상기 게이트 전극 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 반도체층과, 상기 반도체층 상에 형성되어 일정 간격 이격된 소스 및 드레인 전극과, 상기 소스 및 드레인 전극과 동일층에 형성되며 투명한 도전 물질로 이루어진 공통전극과, 상기 소스 및 드레인 전극과 공통전극이 형성된 기판 상에 형성되며 상기 드레인 전극의 일부를 노출시키는 컨택홀을 포함하는 보호층 및 상기 보호층의 컨택홀을 통해 상기 드레인 전극과 전기적으로 접속되는 화소전극을 포함하고, 상기 공통전극과 동일한 물질로 이루어지며 상기 소스 및 드레인 전극 상에 각각 형성된 제1 및 제2 보호 패턴을 더 포함한다.A thin film transistor substrate according to a second embodiment of the present invention includes: a gate electrode formed on a substrate; a gate insulating film formed on the gate electrode; a semiconductor layer formed on the gate insulating film; A common electrode formed on the same layer as the source and drain electrodes and made of a transparent conductive material; a gate electrode formed on the substrate on which the source and drain electrodes and the common electrode are formed, And a pixel electrode electrically connected to the drain electrode through a contact hole of the passivation layer, wherein the pixel electrode is formed of the same material as the common electrode and is formed on the source and drain electrodes, 1 and a second protection pattern.
본 발명의 제3 실시예에 따른 박막트랜지스터 기판의 제조 방법은 기판을 제공하는 단계와, 상기 기판 상에 게이트 전극을 형성하는 단계와, 상기 기판 상에 투명한 도전 물질로 구성된 공통전극 및 상기 게이트 전극과 대응되는 보호 패턴을 형성하는 단계와, 상기 공통전극 및 보호 패턴이 형성된 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막이 형성된 기판 상에 반도체층을 형성하는 단계와, 상기 반도체층이 형성된 기판 상에 일정 간격 이격된 소스 및 드레인 전극을 형성하는 단계와, 상기 소스 및 드레인 전극이 형성된 기판 상에 상기 드레인 전극의 일부를 노출시키는 컨택홀을 구비한 보호층을 형성하는 단계 및 상기 보호층이 형성된 기판 상에 상기 컨택홀을 통해 상기 드레인 전극과 전기적으로 접속되는 화소전극을 형성하는 단계를 포함하고, 상기 보호 패턴은 상기 게이트 전극과 상기 게이트 절연막 사이에 위치한다.A method of manufacturing a thin film transistor substrate according to a third embodiment of the present invention includes the steps of providing a substrate, forming a gate electrode on the substrate, forming a common electrode composed of a transparent conductive material on the substrate, Forming a gate insulating film on the substrate on which the common electrode and the protective pattern are formed; forming a semiconductor layer on the substrate on which the gate insulating film is formed; Forming source and drain electrodes spaced apart from each other on a formed substrate; forming a protective layer on the substrate on which the source and drain electrodes are formed, the protective layer having a contact hole exposing a part of the drain electrode; Forming a pixel electrode electrically connected to the drain electrode through the contact hole on a layer-formed substrate The protective pattern is a step, and is located between the gate electrode and the gate insulating film.
본 발명의 제4 실시예에 따른 박막트랜지스터 기판의 제조 방법은 기판을 제공하는 단계와, 상기 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극이 형성된 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막이 형성된 기판 상에 반도체층을 형성하는 단계와, 상기 반도체층이 형성된 기판 상에 일정 간격 이격된 소스 및 드레인 전극을 형성하는 단계와, 상기 소스 및 드레인 전극이 형성된 기판 상에 투명한 도전 물질로 구성된 공통전극 및 상기 소스 및 드레인 전극과 대응되는 제1 및 제2 보호 패턴을 형성하는 단계와, 상기 공통 전극과 제1 및 제2 보호 패턴이 형성된 기판 상에 상기 드레인 전극의 일부를 노출시키는 컨택홀을 구비한 보호층을 형성하는 단계 및 상기 보호층이 형성된 기판 상에 상기 컨택홀을 통해 상기 드레인 전극과 전기적으로 접속되는 화소전극을 형성하는 단계를 포함하고, 상기 제1 및 제2 보호 패턴은 상기 소스 전극 및 보호층 사이, 상기 드레인 전극 및 보호층 사이에 각각 위치한다.A method of manufacturing a thin film transistor substrate according to a fourth embodiment of the present invention includes: providing a substrate; forming a gate electrode on the substrate; forming a gate insulating film on the substrate on which the gate electrode is formed; Forming a semiconductor layer on the substrate on which the gate insulating layer is formed; forming source and drain electrodes spaced apart from each other by a predetermined distance on the substrate on which the semiconductor layer is formed; Forming a common electrode made of a conductive material and first and second protective patterns corresponding to the source and drain electrodes, forming a part of the drain electrode on the substrate on which the common electrode and the first and second protective patterns are formed, Forming a protective layer having a contact hole to expose the substrate, and forming a protective layer on the substrate on which the protective layer is formed, And forming a pixel electrode electrically connected to the lane electrode, wherein the first and second protective patterns are located between the source electrode and the protective layer, and between the drain electrode and the protective layer, respectively.
본 발명의 실시예에 따른 박막트랜지스터 기판 및 그의 제조방법은 공통전극(또는 화소전극)과 동일한 층에 형성된 불투명한 금속으로 이루어진 전극 상에 투명한 도전성 금속으로 이루어진 보호 패턴을 형성하여 상기 전극과 절연막 사이의 확산을 방지하고 접착력을 증가시켜 제품의 신뢰성을 향상시킬 수 있다. A thin film transistor substrate and a method of manufacturing the same according to an embodiment of the present invention may include forming a protective pattern made of a transparent conductive metal on an electrode made of opaque metal formed on the same layer as a common electrode (or pixel electrode) It is possible to improve the reliability of the product.
도 1은 본 발명의 실시예에 따른 박막트랜지스터 기판을 개략적으로 나타낸 평면도이다.
도 2는 도 1의 Ⅰ ~ Ⅰ'을 절단한 박막트랜지스터 기판을 나타낸 단면도이다.
도 3a 내지 도 3e는 도 2에 도시된 박막트랜지스터 기판의 제조 방법을 순차적으로 나타낸 도면이다.
도 4는 본 발명의 다른 실시예에 따른 박막트랜지스터 기판을 나타낸 단면도이다. 1 is a plan view schematically showing a thin film transistor substrate according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view of a thin film transistor substrate taken along line I-I 'of FIG. 1; FIG.
3A to 3E are views sequentially illustrating a method of manufacturing the thin film transistor substrate shown in FIG.
4 is a cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 설명하기로 한다. Hereinafter, embodiments according to the present invention will be described with reference to the accompanying drawings.
도 1은 본 발명의 실시예에 따른 박막트랜지스터 기판을 개략적으로 나타낸 평면도이고, 도 2는 도 1의 Ⅰ ~ Ⅰ'을 절단한 박막트랜지스터 기판을 나타낸 단면도이다. FIG. 1 is a plan view schematically showing a thin film transistor substrate according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view showing a thin film transistor substrate cut from I to I 'of FIG.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 박막트랜지스터 기판은 절연 기판(101) 위에 게이트 절연막(103)을 사이에 두고 교차하게 형성된 게이트라인(GL) 및 데이터라인(DL)과, 그 교차부에 인접한 박막트랜지스터(TFT)를 포함한다. 1 and 2, a thin film transistor substrate according to an embodiment of the present invention includes a gate line GL and a data line DL formed on an
또한, 본 발명의 실시예에 따른 박막트랜지스터 기판은 상기 박막트랜지스터(TFT)와 전기적으로 접속되는 화소전극(110)과, 상기 화소전극(110)과 수평 전계를 이루는 공통전극(120)을 더 포함한다. The thin film transistor substrate according to the embodiment of the present invention further includes a
상기 게이트 절연막(103)은 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiOx)을 포함할 수 있다. The
상기 게이트 절연막(103)은 단일막뿐 아니라 게이트라인(GL)을 덮는 실리콘 질화막, 상기 실리콘 질화막 상부에 형성되는 실리콘 산화막 구조와 같이 다중층으로 형성될 수 있다. The
상기 박막트랜지스터(TFT)는 상기 게이트라인(GL)에 공급되는 스캔신호에 응답하여 상기 데이터라인(DL)에 공급되는 데이터 전압을 상기 화소전극(110)에 제공한다. 이로 인해, 상기 화소전극(110)은 상기 데이터 전압을 일정 시간 동안 충전 및 유지한다. The thin film transistor TFT provides a data voltage to the
이를 위해, 상기 박막트랜지스터(TFT)는 게이트 전극(102)과, 소스 전극(106)과, 드레인 전극(108)과, 액티브층(104a) 및 오믹 컨택층(104b)을 구비한다. To this end, the thin film transistor TFT includes a
상기 게이트 전극(102)은 게이트라인(GL)으로부터의 스캔 신호가 공급되도록 상기 게이트라인(GL)과 전기적으로 접속된다. 상기 게이트라인(GL) 및 게이트 전극(102)은 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금 등으로 이루어진 단일막 또는 이들의 조합으로 이루어진 다중막일 수 있지만, 본 발명이 상기 예시에 제한되는 것은 아니다. The
상기 소스 전극(106)은 상기 데이터라인(DL)으로부터의 데이터 전압이 공급되도록 상기 데이터라인(DL)과 전기적으로 접속된다. 상기 드레인 전극(108)은 상기 소스 전극(106)과 액티브층(104a)을 사이에 두고 대향되게 위치하여 상기 화소전극(110)과 전기적으로 접속된다. The
이러한 드레인 전극(108)은 상기 데이터라인(DL)으로부틔 데이터 전압을 화소 전극(110)에 공급한다. The
상기 소스 및 드레인 전극(106, 108)과, 데이터라인(DL)은 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금 등으로 이루어진 단일막 또는 이들의 조합으로 이루어진 다중막으로 구성될 수 있다. The source and
상기 액티브층(104a)은 상기 게이트 절연막(103)을 사이에 두고 상기 게이트 전극(102)과 중첩되게 형성되어 상기 소스 전극(106)과 드레인 전극(110) 사이에 채널을 형성한다. The
상기 오믹 콘택층(104b)은 상기 소스 전극(106) 및 드레인 전극(108)과의 오믹 컨택을 위해 상기 액티브층(104a) 상에 형성되어 상기 소스 및 드레인 전극(106, 108) 각각과 액티브층(104a) 사이의 전기 접촉 저항을 감소시키는 역할을 한다. The
상기 액티브층(104a) 및 오믹 컨택층(104b)은 반도체층(104)을 구성한다. The
상기 화소전극(110)은 상기 게이트라인(GL)과 평행하게 배열된 수평부(113)와, 상기 수평부(113)에서 수직방향으로 신장된 수직부(111)를 구비한다. The
상기 공통전극(120)은 상기 화소전극(110)과 동일 평면 상에 동일 재질로 형성되거나 상기 화소전극(110)과 다른 평면 상에 다른 재질 또는 같은 재질로 형성한다. The
이때, 상기 화소전극(110)의 수직부(111)와 상기 공통전극(120)은 서로 교차하며 지그재그(zig-zag) 형상 또는 데이터라인(DL)과 함께 직선형(stripe)으로 형성될 수 있다.The
편의를 위해, 본 실시예에서는 상기 공통전극(120)이 상기 화소전극(110)과 다른 층에 동일 재질로 형성되는 것으로 설명하기로 한다. 일예로 상기 공통전극(120)은 상기 게이트 전극(102)과 동일층에 형성되고 상기 화소전극(110)은 보호층(105) 상에 형성된다. For convenience, the
이러한 공통전극(120)은 공통라인(130)과 전기적으로 접속되어 상기 공통라인(130)을 통해 공통전압이 공급된다. The
이에 따라, 상기 데이터 전압이 공급된 화소전극(110)과 공통전압이 공급된 공통전극(120) 사이에 수평 전계가 형성된다. Accordingly, a horizontal electric field is formed between the
상기 수평 전계에 의해 박막트랜지스터 기판과 컬러필터 기판(도시하지 않음) 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정분자들의 회전 정도에 따라 화소 영역을 투과하는 광투과율이 달라지게 됨으로써 화상을 구현하게 된다. The liquid crystal molecules arranged in the horizontal direction between the thin film transistor substrate and the color filter substrate (not shown) are rotated by dielectric anisotropy by the horizontal electric field. The light transmittance of the liquid crystal molecules varies depending on the degree of rotation of the liquid crystal molecules, thereby realizing an image.
상기 박막트랜지스터(TFT)는 상기 게이트 전극(102)을 감싸는 보호 패턴(112)을 더 구비한다. 상기 보호 패턴(112)은 상기 공통전극(120)과 동일한 공정을 통해 동일한 재질로 형성된다. The thin film transistor (TFT) further includes a
상기 공통전극(120) 및 보호 패턴(112)은 투명한 도전성 금속 물질인 인듐-틴-옥사이드(ITO, Indium-Tin-Oxide) 또는 인듐-징크-옥사이드(IZO, Indium-Zinc-Oxide)외 투명 전도성 물질(TCO, Transmission Conducting Oxide)로 이루어진다. The
상기 보호 패턴(112)이 상기 게이트 전극(102)과 게이트 절연막(103) 사이에 위치하며 불투명한 금속으로 이루어진 게이트 전극(102)이 직접 게이트 절연막(103)과 접속되는 것을 방지한다. The
한편, 상기 투명한 도전성 금속 물질은 실린콘 질화막(SiNx) 또는 실리콘 산화막(SiOx)로 이루어진 게이트 절연막(103)에 접착하려는 특징이 불투명한 도전성 금속 물질에 비해 강하다.On the other hand, the transparent conductive metal material is stronger than the opaque conductive metal material to be bonded to the
따라서, 상기 투명한 도전성 금속 물질로 이루어진 보호 패턴(112)이 구리(Cu)로 이루어진 게이트 전극(102) 상에 형성되면, 상기 보호 패턴(112)이 게이트 절연막(103)과 직접적으로 접촉되기 때문에 상기 게이트 전극(102)과 상기 게이트 절연막(103) 사이의 접착력을 향상시킨다. Therefore, when the
이때, 상기 보호 패턴(112)은 상기 게이트 전극(102) 전면에 형성되어 상기 게이트 전극(102)을 감싸거나 상기 게이트 전극(102)의 일부와 중첩되도록 형성될 수 있다. At this time, the
또한, 상기 보호 패턴(112)은 상기 게이트 전극(102)과 동일층에 형성되는 공통 전극(120)과 동일한 공정을 통해 형성되므로 상기 보호 패턴(112)을 제조하기 위한 별도의 공정이 추가될 필요가 없다.In addition, since the
도 3a 내지 도 3e는 도 2에 도시된 박막트랜지스터 기판의 제조 방법을 순차적으로 나타낸 도면이다. 3A to 3E are views sequentially illustrating a method of manufacturing the thin film transistor substrate shown in FIG.
도 3a에 도시된 바와 같이, 절연 기판(101) 상에 불투명한 도전 물질로 이루어진 게이트 전극(102)이 형성되고, 이어 투명한 금속 물질로 이루어진 공통전극(120)이 형성된다. As shown in FIG. 3A, a
구체적으로, 상기 절연 기판(101) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 순차적으로 형성된다. 상기 게이트 금속층은 알루미늄계 금속(Al, AlNd), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W) 등과 같은 금속으로 형성된다. Specifically, a gate metal layer is sequentially formed on the insulating
이어, 마스크를 이용한 포토리소그래피 공정 및 식각 공정을 통해 상기 게이트 금속층이 패터닝됨으로써 게이트 전극(102)이 형성된다. Next, the
상기 게이트 전극(102)이 형성된 절연 기판(101) 상에 증착 방법을 통해 투명한 도전 금속층이 순차적으로 형성된다. 이어, 마스크를 이용한 포토리소그래피 공정 및 식각 공정을 통해 상기 투명한 도전 금속층이 패터닝됨으로써 보호 패턴(112) 및 공통전극(120)이 형성된다. A transparent conductive metal layer is sequentially formed on the insulating
상기 공통전극(120)이 절연 기판(101) 상에 형성될 때 동시에 상기 게이트 전극(102) 상에 보호 패턴(112)이 형성된다.When the
그런 다음, 상기 보호 패턴(112) 및 공통전극(120)이 형성된 절연 기판(101) 상에 도 3b에 도시된 바와 같이, 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 전면 형성됨으로써 게이트 절연막(103)이 형성된다. 3B, an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) is deposited on the insulating
상기 게이트 절연막(103)은 상기 보호 패턴(112) 상에 직접 형성되므로 상기 게이트 전극(102)과 접촉되지 않는다. Since the
이어, 상기 게이트 절연막(103)이 형성된 절연 기판(101) 상에 비정질 실리콘층과 불순물이 주입된 비정질 실리콘층(n+ 또는 p+)이 순차적으로 형성된다. Next, an amorphous silicon layer and an amorphous silicon layer (n + or p +) into which an impurity is implanted are sequentially formed on an insulating
이어서, 비정질 실리콘층 및 불순물이 주입된 비정질 실리콘층이 패터닝됨으로써 도 3c에 도시된 바와 같이, 액티브층(104a) 및 오믹 콘택층(104b)을 포함하는 반도체층(104)이 형성된다. Subsequently, the amorphous silicon layer and the impurity-doped amorphous silicon layer are patterned to form the
연속하여, 상기 반도체층(104)이 형성된 절연 기판(101) 상에 소스/드레인 금속층을 증착한 다음 포토리소그래피 공정으로 상기 소스/드레인 금속층을 패터닝하여 소스 및 드레인 전극(106, 108)이 형성된다. Subsequently, a source / drain metal layer is deposited on the insulating
한편, 상기 반도체층(104)과 소스 및 드레인 전극(106, 108)은 슬릿 마스크 또는 회절 마스크를 이용한 포토리소그래피 공정 및 식각 공정을 통해 동시에 형성될 수도 있다. Meanwhile, the
이와 같이, 반도체층(104)과 소스 및 드레인 전극(106, 108)이 형성된 절연 기판(101) 상에 도 3d에 도시된 바와 같이, 컨택홀(H)을 구비한 보호막(105)이 형성된다. A
구체적으로, 상기 절연 기판(101) 상에 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질 또는 BCB 등의 유기 절연물질이 전면 형성됨으로써 보호막(105)이 형성된다.Specifically, an inorganic insulating material such as silicon oxide (SiO x) or silicon nitride (SiN x) or an organic insulating material such as BCB is formed on the insulating
그런 다음, 상기 보호막(105)을 포토리소그래피 공정과 식각 공정으로 패터닝함으로써 상기 박막트랜지스터(TFT)의 드레인 전극(108)을 노출시키는 컨택홀(H)이 형성된다. Then, the
상기 보호막(105)이 형성된 절연 기판(101) 상에 도 3e에 도시된 바와 같이, 투명한 도전 물질로 이루어진 화소전극(110)이 형성된다. A
상기 화소전극(110)은 인듐 주석 산화물(Indium Tin Oxide: ITO)이나 주석 산화물(Tin Oxide: TO), 인듐 아연 산화물(Indium Zinc Oxide: IZO), 아몰퍼스-인듐 주석 산화물(a-ITO)외 투명 전도성 물질(TCO, Transmission Conducting Oxide)이 이용될 수 있다. The
앞서 서술한 바와 같이, 절연 기판(101)에 게이트 전극(102)을 형성한 후, 동일층에 투명한 도전 물질인 공통전극(110)을 형성할 때 상기 게이트 전극(102) 상에 보호 패턴(112)을 형성함으로써 상기 게이트 전극(102)과 게이트 절연막(103) 사이의 접착력이 향상될 수 있다. As described above, when the
도 4는 본 발명의 다른 실시예에 따른 박막트랜지스터 기판을 나타낸 단면도이다. 이때, 도 2에 도시된 박막트랜지스터 기판과 동일한 구성요소를 갖는 부분에 대한 설명은 간략히 하기로 한다. 4 is a cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention. Hereinafter, a description of a portion having the same components as those of the thin film transistor substrate shown in FIG. 2 will be briefly described.
도 4에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 박막트랜지스터 기판은 절연 기판(101) 상에 형성된 박막트랜지스터(TFT)와, 상기 박막트랜지스터(TFT)의 드레인 전극(108)과 전기적으로 접속된 화소전극(210)을 포함한다. 4, a thin film transistor substrate according to another embodiment of the present invention includes a thin film transistor (TFT) formed on an insulating
상기 박막트랜지스터(TFT)는 게이트 전극(102), 반도체층(104), 소스 및 드레인 전극(106, 108)과, 상기 소스 전극(106) 상에 형성된 제1 보호 패턴(212a) 및 상기 드레인 전극(108) 상에 형성된 제2 보호 패턴(212b)을 포함한다. The thin film transistor TFT includes a
또한, 상기 박막트랜지스터 기판은 상기 절연 기판(101) 상에서 상기 소스 및 드레인 전극(106, 108)과 동일층에 형성된 공통전극(220)을 더 포함한다. The thin film transistor substrate further includes a
상기 공통전극(220) 및 화소전극(210)은 투명한 도전 물질로 이루어질 수 있으며 상기 소스 및 드레인 전극(106, 108)은 불투명한 도전 물질로 이루어질 수 있다. The
상기 소스 및 드레인 전극(106, 108) 상에 각각 제1 및 제2 보호 패턴(212a, 212b)이 형성됨에 따라 무기 절연물질로 구성된 보호막(205)이 상기 제1 및 제2 보호 패턴(212a, 212b) 상에 직접 형성됨으로써 상기 소스 및 드레인 전극(106, 108)과 상기 보호막(205) 사이의 접착력이 향상될 수 있다. The first and second
이때, 상기 제1 및 제2 보호 패턴(212a, 212b) 각각은 소스 및 드레인 전극(106, 108) 상에 형성되어 상기 소스 및 드레인 전극(106, 108)을 감싸거나 상기 소스 및 드레인 전극(106, 108)의 일부와 중첩될 수 있다. Each of the first and second
한편, 본 발명은 불투명한 도전 물질로 이루어진 금속 패턴과 투명한 도전 물질로 이루어진 금속 패턴이 동일층에 형성되고 상기 불투명한 금속 패턴 상에 절연막이 형성되는 경우에 모두 적용 가능하다. The present invention can be applied to a case where a metal pattern made of an opaque conductive material and a metal pattern made of a transparent conductive material are formed on the same layer and an insulating film is formed on the opaque metal pattern.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.
101:절연기판 102:게이트 전극
103:게이트 절연막 104:반도체층
105, 205:보호막 106:소스 전극
108:드레인 전극 110:화소전극
112:보호패턴 120:공통전극
212a, 212b:제1 및 제2 보호 패턴101: insulating substrate 102: gate electrode
103: gate insulating film 104: semiconductor layer
105, 205: protective film 106: source electrode
108: drain electrode 110: pixel electrode
112: protection pattern 120: common electrode
212a and 212b: first and second protection patterns
Claims (20)
상기 게이트 전극과 동일층에 배치되며 투명한 도전 물질로 이루어진 공통전극;
상기 게이트 전극 상에 상기 공통전극과 동일한 물질로 이루어진 보호 패턴;
상기 공통전극 및 상기 보호 패턴이 구비된 상기 기판 상에 배치되며, 무기 절연물질로 이루어진 게이트 절연막;
상기 게이트 절연막 상의 반도체층;
상기 반도체층 상에 배치되며 일정 간격 이격된 소스 전극 및 드레인 전극;
상기 소스 전극 및 상기 드레인 전극이 배치된 상기 기판 상에 위치하며 상기 드레인 전극의 일부를 노출시키는 컨택홀을 구비한 보호층; 및
상기 보호층의 상기 컨택홀을 통해 상기 드레인 전극과 전기적으로 접속되는 화소전극;을 포함하고,
상기 보호 패턴과 상기 게이트 절연막 사이의 접착력은, 상기 게이트 전극과 상기 게이트 절연막 사이의 접착력보다 크며,
상기 보호 패턴은, 상기 게이트 전극의 상면에서 상기 기판의 상면으로 연장되어 상기 게이트 전극의 상면 및 측면과 상기 기판의 상면 모두와 접하는 것을 특징으로 하는 박막트랜지스터 기판.A gate electrode made of an opaque conductive material on the substrate;
A common electrode disposed on the same layer as the gate electrode and made of a transparent conductive material;
A protective pattern made of the same material as the common electrode on the gate electrode;
A gate insulating layer disposed on the substrate having the common electrode and the protective pattern and made of an inorganic insulating material;
A semiconductor layer on the gate insulating film;
Source and drain electrodes disposed on the semiconductor layer and spaced apart from each other;
A protective layer disposed on the substrate on which the source electrode and the drain electrode are disposed and having a contact hole exposing a part of the drain electrode; And
And a pixel electrode electrically connected to the drain electrode through the contact hole of the passivation layer,
The adhesion force between the protective pattern and the gate insulating film is greater than the adhesion force between the gate electrode and the gate insulating film,
Wherein the protective pattern extends from an upper surface of the gate electrode to an upper surface of the substrate, and contacts the upper surface and side surfaces of the gate electrode and the upper surface of the substrate.
상기 보호 패턴은 상기 게이트 전극과 상기 게이트 절연막 사이에 위치하는 것을 특징으로 하는 박막트랜지스터 기판.The method according to claim 1,
Wherein the protective pattern is located between the gate electrode and the gate insulating film.
상기 게이트 전극은 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금 중 적어도 하나로 구성되는 것을 특징으로 하는 박막트랜지스터 기판.The method according to claim 1,
Wherein the gate electrode is formed of at least one of aluminum (Al), copper (Cu), silver (Ag), molybdenum (Mo), chromium (Cr), titanium (Ti), tantalum Gt;
상기 보호 패턴 및 상기 공통전극은 인듐 주석 산화물(Indium Tim Oxide:ITO), 주석 산화물(Tin Oxide:TO), 인듐 아연 산화물(Indium Zinc Oxide:IZO), 아몰펄스-인듐 주석 산화물(a-ITO) 외 투명 전도성 물질(TCO, Transmission Conducting Oxide)중 어느 하나로 구성되는 것을 특징으로 하는 박막트랜지스터 기판.The method according to claim 1,
The protective pattern and the common electrode may be formed of indium tin oxide (ITO), tin oxide (TO), indium zinc oxide (IZO), amorphous pulse indium tin oxide (a-ITO) And a transparent conductive oxide (TCO) layer on the substrate.
상기 화소 전극은 상기 공통전극과 동일한 물질로 구성되며 상기 공통전극과 수평 전계를 형성하는 것을 특징으로 하는 박막트랜지스터 기판.The method according to claim 1,
Wherein the pixel electrode is made of the same material as the common electrode and forms a horizontal electric field with the common electrode.
상기 게이트 전극 상의 게이트 절연막;
상기 게이트 절연막 상의 반도체층;
상기 반도체층 상에 배치되며 서로 일정 간격 이격되고 불투명한 도전 물질로 이루어진 소스 전극 및 드레인 전극;
상기 소스 전극 및 상기 드레인 전극과 동일층에 배치되며 투명한 도전 물질로 이루어진 공통전극;
상기 소스 전극 및 상기 드레인 전극과 상기 공통전극이 배치된 상기 기판 상에 위치되며 상기 드레인 전극의 일부를 노출시키는 컨택홀을 포함하고 무기 절연물질로 이루어진 보호층; 및
상기 보호층의 상기 컨택홀을 통해 상기 드레인 전극과 전기적으로 접속되는 화소전극;을 포함하고,
상기 공통전극과 동일한 물질로 이루어지며 상기 소스 전극 및 상기 드레인 전극 상에 각각 배치된 제1 보호 패턴 및 제2 보호 패턴을 더 포함하며,
상기 제1 보호 패턴 및 상기 제2 보호 패턴과 상기 보호층 사이의 접착력은, 상기 소스 전극 및 상기 드레인 전극과 상기 보호층 사이의 접착력보다 크며,
상기 제1 보호 패턴 및 상기 제2 보호 패턴은, 상기 소스 전극 및 상기 드레인 전극 각각의 상면에서 상기 게이트 절연막의 상면으로 연장되어, 상기 소스 전극 및 상기 드레인 전극의 상면 및 측면과 상기 게이트 절연막의 상면 모두와 접하는 것을 특징으로 하는 박막트랜지스터 기판.A gate electrode on the substrate;
A gate insulating film on the gate electrode;
A semiconductor layer on the gate insulating film;
A source electrode and a drain electrode disposed on the semiconductor layer, the source electrode and the drain electrode being spaced apart from each other and made of an opaque conductive material;
A common electrode disposed on the same layer as the source electrode and the drain electrode and made of a transparent conductive material;
A protective layer made of an inorganic insulating material and including a source electrode, a drain electrode, and a contact hole located on the substrate on which the common electrode is disposed and exposing a part of the drain electrode; And
And a pixel electrode electrically connected to the drain electrode through the contact hole of the passivation layer,
Further comprising a first protection pattern and a second protection pattern which are formed of the same material as the common electrode and are respectively disposed on the source electrode and the drain electrode,
Wherein the adhesive force between the first protective pattern and the second protective pattern and the protective layer is greater than the adhesive force between the source electrode and the drain electrode and the protective layer,
Wherein the first protective pattern and the second protective pattern extend from an upper surface of each of the source electrode and the drain electrode to an upper surface of the gate insulating film and are formed on the upper surface and side surfaces of the source electrode and the drain electrode, Wherein the first electrode and the second electrode are in contact with each other.
상기 소스 전극 및 상기 드레인 전극은 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금 중 적어도 하나로 구성되는 것을 특징으로 하는 박막트랜지스터 기판.10. The method of claim 9,
Wherein the source electrode and the drain electrode are formed of at least one of aluminum (Al), copper (Cu), silver (Ag), molybdenum (Mo), chromium (Cr), titanium (Ti), tantalum Wherein the thin film transistor substrate is a thin film transistor substrate.
상기 제1 보호 패턴 및 상기 제2 보호 패턴은 인듐 주석 산화물(Indium Tim Oxide:ITO), 주석 산화물(Tin Oxide:TO), 인듐 아연 산화물(Indium Zinc Oxide:IZO), 아몰펄스-인듐 주석 산화물(a-ITO) 외 투명 전도성 물질(TCO, Transmission Conducting Oxide) 중 어느 하나로 구성되는 것을 특징으로 하는 박막트랜지스터 기판.10. The method of claim 9,
The first protective pattern and the second protective pattern may be formed of indium tin oxide (ITO), tin oxide (TO), indium zinc oxide (IZO), amorphous-indium tin oxide a-ITO), and a transparent conductive material (TCO, Transmission Conducting Oxide).
상기 기판 상에 불투명한 도전 물질로 이루어진 게이트 전극을 형성하는 단계;
상기 기판 상에 투명한 도전 물질로 구성된 공통전극, 및 상기 게이트 전극 상에 상기 공통전극과 동일한 물질로 이루어진 보호 패턴을 형성하는 단계;
상기 공통전극 및 상기 보호 패턴이 형성된 상기 기판 상에 무기 절연물질로 이루어진 게이트 절연막을 형성하는 단계;
상기 게이트 절연막이 형성된 상기 기판 상에 반도체층을 형성하는 단계;
상기 반도체층이 형성된 상기 기판 상에 서로 일정 간격 이격된 소스 전극 및 드레인 전극을 형성하는 단계;
상기 소스 전극 및 상기 드레인 전극이 형성된 상기 기판 상에 상기 드레인 전극의 일부를 노출시키는 컨택홀을 구비한 보호층을 형성하는 단계; 및
상기 보호층이 형성된 상기 기판 상에 상기 컨택홀을 통해 상기 드레인 전극과 전기적으로 접속되는 화소전극을 형성하는 단계;를 포함하고,
상기 보호 패턴은 상기 게이트 전극과 상기 게이트 절연막 사이에 위치하며,
상기 보호 패턴과 상기 게이트 절연막 사이의 접착력은, 상기 게이트 전극과 상기 게이트 절연막 사이의 접착력보다 크며,
상기 보호 패턴은, 상기 게이트 전극의 상면에서 상기 기판의 상면으로 연장되어 상기 게이트 전극의 상면 및 측면과 상기 기판의 상면 모두와 접하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.Providing a substrate;
Forming a gate electrode made of an opaque conductive material on the substrate;
Forming a common electrode made of a transparent conductive material on the substrate and a protection pattern made of the same material as the common electrode on the gate electrode;
Forming a gate insulating layer made of an inorganic insulating material on the substrate on which the common electrode and the protective pattern are formed;
Forming a semiconductor layer on the substrate on which the gate insulating film is formed;
Forming a source electrode and a drain electrode spaced apart from each other by a predetermined distance on the substrate on which the semiconductor layer is formed;
Forming a protective layer on the substrate on which the source electrode and the drain electrode are formed, the protective layer including a contact hole exposing a part of the drain electrode; And
And forming a pixel electrode electrically connected to the drain electrode through the contact hole on the substrate on which the protective layer is formed,
Wherein the protective pattern is located between the gate electrode and the gate insulating film,
The adhesion force between the protective pattern and the gate insulating film is greater than the adhesion force between the gate electrode and the gate insulating film,
Wherein the protective pattern extends from an upper surface of the gate electrode to an upper surface of the substrate, and contacts the upper surface and side surfaces of the gate electrode and the upper surface of the substrate.
상기 기판 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극이 형성된 상기 기판 상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막이 형성된 상기 기판 상에 반도체층을 형성하는 단계;
상기 반도체층이 형성된 상기 기판 상에 일정 간격 이격되고 불투명한 도전 물질로 이루어진 소스 전극 및 드레인 전극을 형성하는 단계;
상기 소스 전극 및 상기 드레인 전극이 형성된 상기 기판 상에 투명한 도전 물질로 구성된 공통전극, 및 상기 소스 전극 및 상기 드레인 전극과 대응되고 상기 공통전극과 동일한 물질로 이루어진 제1 보호 패턴 및 제2 보호 패턴을 형성하는 단계;
상기 공통 전극과 상기 제1 보호 패턴 및 상기 제2 보호 패턴이 형성된 상기 기판 상에 상기 드레인 전극의 일부를 노출시키는 컨택홀을 구비하고 무기 절연물질로 이루어진 보호층을 형성하는 단계; 및
상기 보호층이 형성된 상기 기판 상에 상기 컨택홀을 통해 상기 드레인 전극과 전기적으로 접속되는 화소전극을 형성하는 단계;를 포함하고,
상기 제1 보호 패턴은 상기 소스 전극과 상기 보호층 사이에 위치하고, 상기 제2 보호 패턴은 상기 드레인 전극과 상기 보호층 사이에 위치하며,
상기 제1 보호 패턴 및 상기 제2 보호 패턴과 상기 보호층 사이의 접착력은, 상기 소스 전극 및 상기 드레인 전극과 상기 보호층 사이의 접착력보다 크며,
상기 제1 보호 패턴 및 상기 제2 보호 패턴은, 상기 소스 전극 및 상기 드레인 전극 각각의 상면에서 상기 게이트 절연막의 상면으로 연장되어, 상기 소스 전극 및 상기 드레인 전극의 상면 및 측면과 상기 게이트 절연막의 상면 모두와 접하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.Providing a substrate;
Forming a gate electrode on the substrate;
Forming a gate insulating film on the substrate on which the gate electrode is formed;
Forming a semiconductor layer on the substrate on which the gate insulating film is formed;
Forming a source electrode and a drain electrode which are spaced apart from each other on the substrate on which the semiconductor layer is formed and made of an opaque conductive material;
A common electrode formed of a transparent conductive material on the substrate on which the source electrode and the drain electrode are formed, and a first protective pattern and a second protective pattern corresponding to the source electrode and the drain electrode, ;
Forming a protective layer made of an inorganic insulating material on the substrate having the common electrode and the first and second protective patterns, the contact hole exposing a part of the drain electrode; And
And forming a pixel electrode electrically connected to the drain electrode through the contact hole on the substrate on which the protective layer is formed,
Wherein the first protection pattern is located between the source electrode and the protection layer, the second protection pattern is located between the drain electrode and the protection layer,
Wherein the adhesive force between the first protective pattern and the second protective pattern and the protective layer is greater than the adhesive force between the source electrode and the drain electrode and the protective layer,
Wherein the first protective pattern and the second protective pattern extend from an upper surface of each of the source electrode and the drain electrode to an upper surface of the gate insulating film and are formed on the upper surface and side surfaces of the source electrode and the drain electrode, And the second electrode is in contact with the second electrode.
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