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KR101888608B1 - 발광 소자 패키지 및 조명 장치 - Google Patents

발광 소자 패키지 및 조명 장치 Download PDF

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KR101888608B1
KR101888608B1 KR1020140140871A KR20140140871A KR101888608B1 KR 101888608 B1 KR101888608 B1 KR 101888608B1 KR 1020140140871 A KR1020140140871 A KR 1020140140871A KR 20140140871 A KR20140140871 A KR 20140140871A KR 101888608 B1 KR101888608 B1 KR 101888608B1
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Abstract

실시 예의 발광 소자 패키지는 기판과, 기판 아래에 배치되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물과, 제1 및 제2 도전형 반도체층과 각각 연결된 제1 및 제2 전극과, 제2 도전형 반도체층 및 활성층을 관통하여 제1 도전형 반도체층을 노출시키는 제1 관통 홀 중 일부인 제1-1 관통 홀을 통해 제1 전극에 연결된 제1 패드와, 제1 패드와 제2 도전형 반도체층 사이와 제1 패드와 활성층의 사이에 배치되고, 복수의 제1 관통 홀 중 타부인 제1-2 관통 홀에서 제1 전극을 덮도록 배치된 제1 절연층 및 제2 도전형 반도체층 아래에 배치된 제1 절연층을 관통하는 제2 관통 홀을 통해 제2 전극에 연결되며, 제1 패드와 전기적으로 이격된 제2 패드를 포함하고, 제2 패드는 제1-2 관통 홀에 위치한 제1 절연층과 발광 구조물의 두께 방향으로 중첩되지 않고 배치된다.

Description

발광 소자 패키지 및 조명 장치{Light emitting device package and lighting apparatus}
실시 예는 발광 소자 패키지 및 조명 장치에 관한 것이다.
발광 다이오드(LED:Light Emitting Diode)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적 및 화학적 특성으로 인해 발광 다이오드(LED:Light Emitting Diode) 또는 레이저 다이오드(LD:Laser Diode) 등의 발광 소자의 핵심 소재로 각광을 받고 있다.
이러한 발광 다이오드는 백열등과 형광등 등의 기존 조명기구에 사용되는 수은(Hg)과 같은 환경 유해물질이 포함되어 있지 않아 우수한 친환경성을 가지며, 긴 수명과 저전력 소비특성 등과 같은 장점이 있기 때문에 기존의 광원들을 대체하고 있다. 이러한 발광 다이오드를 포함하는 기존의 발광 소자 패키지의 신뢰성을 개선시키기 위한 다각도의 연구가 진행되고 있다.
실시 예는 개선된 신뢰성을 갖는 발광 소자 패키지 및 조명 장치를 제공한다.
실시 예에 의한 발광 소자 패키지는, 기판; 상기 기판 아래에 배치되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물; 제1 및 제2 도전형 반도체층과 각각 연결된 제1 및 제2 전극; 상기 제2 도전형 반도체층 및 상기 활성층을 관통하여 상기 제1 도전형 반도체층을 노출시키는 제1 관통 홀 중 일부인 제1-1 관통 홀을 통해 상기 제1 전극에 연결된 제1 패드; 상기 제1 패드와 상기 제2 도전형 반도체층 사이와 상기 제1 패드와 상기 활성층의 사이에 배치되고, 상기 복수의 제1 관통 홀 중 타부인 제1-2 관통 홀에서 상기 제1 전극을 덮도록 배치된 제1 절연층; 및 상기 제2 도전형 반도체층 아래에 배치된 상기 제1 절연층을 관통하는 제2 관통 홀을 통해 상기 제2 전극에 연결되며, 상기 제1 패드와 전기적으로 이격된 제2 패드를 포함하고, 상기 제2 패드는 상기 제1-2 관통 홀에 위치한 상기 제1 절연층과 상기 발광 구조물의 두께 방향으로 중첩되지 않고 배치될 수 있다.
상기 제1 전극은 스트립(strip) 평면 형상을 가질 수 있다. 상기 제2 패드는 상기 제1-2 관통 홀의 주변에서 상기 제1 전극의 길이 방향으로 형성된 적어도 하나의 슬릿을 포함할 수 있다.
상기 발광 소자 패키지는 상기 제1 및 제2 패드와 각각 연결된 제1 및 제2 솔더부; 및 상기 제1 및 제2 솔더부에 각각 연결된 제1 및 제2 리드 프레임을 더 포함할 수 있다.
상기 제2 솔더부는 상기 제1-2 관통 홀에 적어도 일부를 매립하며 배치될 수 있다.
상기 제2 솔더부는 상기 제1-2 관통 홀에 매립되지 않고 상기 제2 패드 아래에 배치될 수 있다.
상기 제2 관통 홀은 상기 제1 전극의 길이 방향과 수직한 방향으로 상기 제1 전극의 사이에 배치된 평면 형상을 가질 수 있다.
상기 제1 도전형 반도체층은 n형 반도체층이고, 상기 제2 도전형 반도체층은 p형 반도체층일 수 있다.
상기 적어도 하나의 슬릿의 폭은 상기 제1 전극의 폭 이상일 수 있다.
상기 제2 패드는 평면상에서 상기 제1 전극과 갭을 두고 이격될 수 있다. 상기 갭은 상기 제1 전극의 길이 방향을 따라 형성된 제1 갭; 및 상기 제1 전극의 폭 방향을 따라 형성된 제2 갭을 포함할 수 있다.
상기 제2 패드의 하부면은 평평할 수 있다.
상기 제2 전극은 광 반사층을 포함할 수 있다.
상기 제2 패드는 한 몸체일 수 있다.
실시 예에 따른 발광 소자 패키지 및 조명 장치는 제2 도전형 반도체층과 활성층을 관통하여 형성된 제1-2 관통 홀에서 제1 절연층과 제2 패드가 발광 구조물의 두께 방향으로 중첩되지 않으므로, 제1 절연층에 크랙이 존재한다고 하더라도, 제2 패드가 제1 전극과 전기적으로 연결될 염려가 원천적으로 해소되어 개선된 신뢰성을 가질 수 있다.
도 1은 일 실시 예에 의한 발광 소자 패키지의 평면도를 나타낸다.
도 2는 도 1에 도시된 발광 소자 패키지를 I-I'선을 따라 절취한 단면도를 나타낸다.
도 3은 도 1에 도시된 발광 소자 패키지를 Ⅱ-Ⅱ' 선을 따라 절취한 일 실시 예의 단면도를 나타낸다.
도 4는 도 3에 도시된 'A' 부분의 비교 례에 의한 확대 단면도를 나타낸다.
도 5는 도 1에 도시된 발광 소자 패키지를 Ⅱ-Ⅱ' 선을 따라 절취한 다른 실시 예의 단면도를 나타낸다.
도 6a 내지 도 6d는 도 1에 도시된 발광 소자 패키지의 제조 방법을 설명하기 위한 공정 평면도를 나타낸다.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 "제1" 및 "제2," "상/상부/위" 및 "하/하부/아래" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1은 일 실시 예에 의한 발광 소자 패키지(100)의 평면도를 나타내고, 도 2는 도 1에 도시된 발광 소자 패키지(100)를 I-I'선을 따라 절취한 단면도를 나타낸다.
실시 예에 의한 발광 소자 패키지(100)는 데카르트 좌표계를 이용하여 설명되지만, 다른 좌표계를 이용하여 설명될 수 있음은 물론이다. 데카르트 좌표계에서, 각 도면에 도시된 x축과, y축과, z축은 서로 직교하고, x'축과, y'축과, z'축은 서로 직교한다.
도 1 및 도 2를 참조하면, 실시 예에 의한 발광 소자 패키지(100)는 패키지 몸체(102), 기판(110), 발광 구조물(120), 제1 및 제2 전극(또는, 콘택층)(132, 134), 제1 및 제2 패드(pad)(142, 144), 제1 및 제2 절연층(150, 152), 제1 및 제2 솔더부(162, 164), 제1 및 제2 리드 프레임(172, 174) 및 몰딩 부재(180)를 포함할 수 있다.
설명의 편의상, 도 1에서, 도 2에 도시된 패키지 몸체(102), 발광 구조물(120), 제2 절연층(152), 제1 및 제2 솔더부(162, 164), 제1 및 제2 리드 프레임(172, 174) 및 몰딩 부재(180)의 도시는 생략되었다. 즉, 도 1은 발광 소자에 해당할 수 있다.
패키지 몸체(102)는 캐비티(C:Cavity)를 형성할 수 있다. 예를 들어, 도 2에 예시된 바와 같이, 패키지 몸체(102)는 제1 및 제2 리드 프레임(172, 174)과 함께 캐비티(C)를 형성할 수 있다. 즉, 캐비티(C)는 패키지 몸체(102)의 내측면(104)과 제1 및 제2 리드 프레임(172, 174)의 각 상부면에 의해 정의될 수 있다. 그러나, 실시 예는 이에 국한되지 않는다. 다른 실시 예에 의하면, 도 2에 예시된 바와 달리, 패키지 몸체(102)만으로 캐비티(C)를 형성할 수도 있다. 또는, 상부면이 평평한 패키지 몸체(102) 위에 격벽(barrier wall)(미도시)이 배치되고, 격벽과 패키지 몸체(102)의 상부면에 의해 캐비티가 정의될 수도 있다. 패키지 몸체(102)는 EMC(Epoxy Molding Compound) 등으로 구현될 수 있으나, 실시 예는 패키지 몸체(102)의 재질에 국한되지 않는다.
발광 구조물(120)은 기판(110) 아래에 배치된다. 기판(110)은 도전형 물질 또는 비도전형 물질을 포함할 수 있다. 예를 들어, 기판(110)은 사파이어(Al203), GaN, SiC, ZnO, GaP, InP, Ga203, GaAs 및 Si 중 적어도 하나를 포함할 수 있으나, 실시 예는 기판(110)의 물질에 국한되지 않는다.
기판(110)과 발광 구조물(120) 간의 열 팽창 계수(CTE:Coefficient of Thermal Expansion)의 차이 및 격자 부정합을 개선하기 위해, 이들(110, 120) 사이에 버퍼층(또는, 전이층)(미도시)이 더 배치될 수도 있다. 버퍼층은 예를 들어 Al, In, N 및 Ga로 구성되는 군으로부터 선택되는 적어도 하나의 물질을 포함할 수 있으나, 이에 국한되지 않는다. 또한, 버퍼층은 단층 또는 다층 구조를 가질 수도 있다.
발광 구조물(120)은 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)을 포함할 수 있다. 기판(110)으로부터 제1 및 제2 리드 프레임(172, 174)을 향하는 방향(즉, +y'축 방향)으로 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)이 순차적으로 적층되어 형성될 수 있다.
제1 도전형 반도체층(122)은 기판(110) 아래에 배치된다. 제1 도전형 반도체층(122)은 제1 도전형 도펀트가 도핑된 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 제1 도전형 반도체층(122)이 n형 반도체층인 경우, 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
예를 들어, 제1 도전형 반도체층(122)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제1 도전형 반도체층(122)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상을 포함할 수 있다.
활성층(124)은 제1 도전형 반도체층(122)과 제2 도전형 반도체층(126) 사이에 배치될 수 있다. 활성층(124)은 제1 도전형 반도체층(122)을 통해서 주입되는 전자(또는, 정공)와 제2 도전형 반도체층(126)을 통해서 주입되는 정공(또는, 전자)이 서로 만나서, 활성층(124)을 이루는 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다. 활성층(124)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW:Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.
활성층(124)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드갭 에너지보다 낮은 밴드갭 에너지를 갖는 물질로 형성될 수 있다.
활성층(124)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 도전형 클래드층은 활성층(124)의 장벽층의 밴드갭 에너지보다 더 높은 밴드갭 에너지를 갖는 반도체로 형성될 수 있다. 예를 들어, 도전형 클래드층은 GaN, AlGaN, InAlGaN 또는 초격자 구조 등을 포함할 수 있다. 또한, 도전형 클래드층은 n형 또는 p형으로 도핑될 수 있다.
실시 예에 의하면, 활성층(124)은 자외선 파장 대역의 광을 방출할 수 있다. 여기서, 자외선 파장 대역이란, 100 ㎚ 내지 400 ㎚의 파장 대역을 의미한다. 특히, 활성층(124)은 100 ㎚ 내지 280 ㎚ 파장 대역의 광을 방출할 수 있다. 그러나, 실시 예는 활성층(124)에서 방출되는 광의 파장 대역에 국한되지 않는다.
제2 도전형 반도체층(126)은 활성층(124)의 아래에 배치될 수 있다. 제2 도전형 반도체층(126)은 반도체 화합물로 형성될 수 있으며, Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 예컨대, 제2 도전형 반도체층(126)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 도전형 반도체층(126)에는 제2 도전형 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(126)이 p형 반도체층인 경우, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
제1 도전형 반도체층(122)은 n형 반도체층으로, 제2 도전형 반도체층(126)은 p형 반도체층으로 구현할 수 있다. 또는, 제1 도전형 반도체층(122)은 p형 반도체층으로, 제2 도전형 반도체층(126)은 n형 반도체층으로 구현할 수도 있다.
발광 구조물(120)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
제1 전극(132)은 메사 식각(mesa etching)에 의해 노출된 제1 도전형 반도체층(122)과 전기적으로 연결될 수 있다. 즉, 제2 도전형 반도체층(126), 활성층(124) 및 제1 도전형 반도체층(122)의 일부를 메사 식각함으로써, 제2 도전형 반도체층(126)과 활성층(124) 관통하는 제1 관통 홀이 형성된다. 도 1 및 후술되는 도 6a를 참조하면, 제1 관통 홀은 제1-1 관통 홀(TH11) 및 제1-2 관통 홀(TH12)을 포함하고, 평면상에서 제1-1 관통 홀(TH11)은 서로 이격된 제1-1-1 관통 홀(TH111) 및 제1-1-2 관통 홀(TH112)을 포함한다. 제1-1-1 관통 홀(TH111)과 달리 제1-1-2 관통 홀(TH112)은 제1-2 관통 홀(TH12)과 일체일 수 있다. 이때, 제1 관통 홀을 통해 노출된 제1 도전형 반도체층(122) 위에 제1 전극(132)이 형성된다. 여기서, 제1-1 관통 홀(TH11:TH111, TH112)이란, 제1 관통 홀 중에서 제1 패드(142)와 전기적으로 연결된 제1 전극(132)이 배치된 관통 홀에 해당한다. 도 1에 예시된 바와 같이, 제1 전극(132)은 z축 방향으로 가늘고 긴 형상으로 형성된 스트립(strip) 평면 형상을 가질 수 있다.
이해를 돕기 위해, 도 2에 예시된 제1 절연층(150) 및 제1 패드(142)에 의해 덮여지는 제1 전극(132)을 도 1에서 점선으로 표기하고, 제1 패드(142)에 의해 덮여지는 제1-1 관통 홀(TH11:TH111, TH112)을 도 1에서 점선으로 표기하였다. 또한, 도 2에 예시된 바와 같이 제1-1-1 관통 홀(TH111)에서 제1 전극(132)은 노출된 제1 도전형 반도체층(122) 아래에 배치된 것으로 도시되어 있지만, 도 1에서는 설명의 편의상 제1 관통 홀(TH111, TH112, TH12)과 제1 전극(132)을 동일시하여 도시하였다. 그러나, 제1 관통 홀(TH1:TH111, TH112, TH12)과 제1 전극(132)은 후술되는 도 6a 및 도 6b에 도시된 바와 같은 평면 형상을 갖는다.
또한, 도 1의 경우, 제1-1 관통 홀(TH11:TH111, TH112)의 개수는 6개인 것으로 도시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 제1-1 관통 홀(TH11:TH111, TH112)의 개수는 6개보다 많거나 적을 수 있다.
제1 전극(132)은 오믹 접촉하는 물질을 포함하여 오믹 역할을 수행함으로써 별도의 오믹층(미도시)이 배치될 필요가 없을 수도 있고, 별도의 오믹층이 제1 전극(132) 위 또는 아래에 배치될 수도 있다.
제2 전극(134)은 제2 도전형 반도체층(126) 아래에 배치되어, 제2 도전형 반도체층(126)과 전기적으로 연결될 수 있다. 제2 전극(134)은 투명 전극(미도시) 및 광 반사층(미도시)을 포함할 수 있다.
광 반사층은 은(Ag)과 같은 반사 물질로 이루어질 수 있다. 투명 전극은 광 반사층과 제2 도전형 반도체층(126) 사이에 배치되고, 광 반사층은 투명 전극 아래에 배치될 수 있다. 투명 전극은 투명 전도성 산화막(TCO:Tranparent Conductive Oxide)일 수 있다. 예를 들어, 투명 전극은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으며, 이러한 재료로 한정하지는 않는다.
제2 전극(134)은 오믹 특성을 가질 수 있으며, 제2 도전형 반도체층(126)과 오믹 접촉하는 물질을 포함할 수 있다. 만일, 제2 전극(134)이 오믹 역할을 수행할 경우, 별도의 오믹층(미도시)은 형성되지 않을 수 있다.
이와 같이, 제2 전극(134)이 광 반사층을 포함할 경우, 활성층(124)에서 방출되어 제1 및 제2 리드 프레임(172, 174) 쪽으로 향하는 광이 반사됨으로써 광 추출 효율이 개선될 수 있다.
도 1 및 도 2에 예시된 발광 소자 패키지(100)는 플립 칩 본딩(flip chip bonding) 구조이기 때문에, 활성층(124)에서 방출된 광은 제1 전극(132), 제1 도전형 반도체층(122) 및 기판(110)을 통해 출사될 수 있다. 이를 위해, 제1 전극(132), 제1 도전형 반도체층(122) 및 기판(110)은 광 투과성을 갖는 물질로 이루어질 수 있다. 이때, 제2 도전형 반도체층(126)과 제2 전극(134)은 광 투과성이나 비투과성을 갖는 물질 또는 반사성을 갖는 물질로 이루어질 수 있으나, 실시 예는 특정한 물질에 국한되지 않을 수 있다.
제1 및 제2 전극(132, 134) 각각은 활성층(124)에서 방출된 광을 흡수하지 않고 반사시키거나 투과시킬 수 있고, 제1 및 제2 도전형 반도체층(122, 126) 상에 양질로 성장될 수 있는 어느 물질로 형성될 수 있다. 예를 들어, 제1 및 제2 전극(132, 134) 각각은 금속으로 형성될 수 있으며, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 이루어질 수 있다.
한편, 제1 패드(142)는 제1-1 관통 홀(TH11:TH111, TH112)을 통해 제1 전극(132)에 연결될 수 있다. 이때, 제1 절연층(150)은 제1 패드(142)와 제2 도전형 반도체층(126) 사이에 배치되어, 이들(142, 126)을 서로 전기적으로 이격시킬 수 있다. 또한, 제1 절연층(150)은 제1 패드(142)와 활성층(124)의 사이에 배치되어, 이들(142, 124)을 서로 전기적으로 이격시킬 수 있다.
제2 패드(144)는 제1 패드(142)와 전기적으로 이격되며, 제2 도전형 반도체층(126) 아래에 배치된 제1 절연층(150)을 관통하는 제2 관통 홀(TH2)을 통해 제2 전극(136)에 연결될 수 있다.
도 1을 참조하면, 제2 관통 홀(TH2)은 제1 전극(132)의 길이 방향(즉, z축 방향)과 수직한 방향(즉, x축 방향)으로 제1 전극(132)의 사이에 배치된 평면 형상을 가질 수 있다. 도 1의 경우, 제2 관통 홀(TH2)의 장축은 x축 방향이고 단축은 z축 방향인 것으로 도시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면, 제2 관통 홀(TH2)의 단축은 x축 방향이고 장축은 z축 방향일 수도 있다.
또한, 도 1에 예시된 바와 같이, 제2 패드(144)는 여러 개의 부분들로 분리되는 대신에 한 몸체로 구현될 수 있다.
또한, 다른 실시 예에 의하면, 도 2에 예시된 바와 달리, 제2 패드(144)는 제1 절연층(150)을 관통하지 않고 제2 전극(134)에 연결될 수도 있다.
제1 및 제2 패드(142, 144) 각각은 전기적 전도성을 갖는 금속 물질을 포함할 수 있으며, 제1 및 제2 전극(132, 134) 각각의 물질과 동일하거나 다른 물질을 포함할 수 있다.
도 3은 도 1에 도시된 발광 소자 패키지(100)를 Ⅱ-Ⅱ' 선을 따라 절취한 일 실시 예(100A)의 단면도를 나타낸다.
도 3을 참조하면, 전술한 바와 같이, 제2 도전형 반도체층(126)과 활성층(124)과 제1 도전형 반도체층(122)의 일부를 메사 식각함으로써, 제2 도전형 반도체층(126)과 활성층(124) 관통하여 제1 관통 홀이 형성된다. 제1 절연층(150)은 제1 관통 홀 중 제1-2 관통 홀(TH12)에서 제1 전극(132)을 덮도록 배치될 수 있다. 제1-2 관통 홀(TH12)이란, 제1 관통 홀 중에서 제1 전극(132)과 제1 패드(142)가 전기적으로 연결되지 않은 관통 홀에 해당한다.
도 3에 예시된 바와 같이 제1 전극(132)은 노출된 제1 도전형 반도체층(122) 아래에 배치되지만, 설명의 편의상 도 1에서는 제1 전극(132)과 제1-2 관통 홀(TH12)을 동일시하여 도시하였다. 그러나, 제1-2 관통 홀(TH12)과 제1 전극(132)은 후술되는 도 6a 및 도 6b에 도시된 바와 같은 평면 형상을 갖는다.
이때, 실시 예에 의하면, 도 3에 예시된 바와 같이, 제2 패드(144)는 제1-2 관통 홀(TH12)에 위치한 제1 절연층(150)과 y축 방향(즉, 발광 구조물(120)의 두께 방향)으로 중첩되지 않고 배치될 수 있다. 즉, 제2 패드(144)는 제1-2 관통 홀(TH12)에 매립되지 않고 제1-2 관통 홀(TH12)의 주변에 배치될 수 있다.
만일, 도 3에 도시된 바와 달리, 제2 패드(144)가 제1-2 관통 홀(TH12)에 매립될 경우, 제2 패드(144)의 하부면(144A)은 평평하지 않고 굴곡진 단면 형상을 가질 수 있다. 왜냐하면, 제1-2 관통 홀(TH12)의 내부에 배치된 제1 절연층(150)이 굴곡진 단면 형상을 갖기 때문이다. 그러나, 실시 예에 의하면, 제2 패드(144)가 제1-2 관통 홀(TH12)에 매립되지 않으므로 제2 패드(144)의 하부면(144A)은 평평한 단면 형상을 가질 수 있다. 여기서, 제2 패드(144)의 하부면(144A)은 기판(110)과 대면하는 상부면(144B)의 반대측 면을 의미한다.
도 1 및 도 3을 참조하면, 제2 패드(144)는 제1-2 관통 홀(TH12)의 주변에서 제1 전극(132)의 길이 방향(즉, z축 방향)으로 형성된 적어도 하나의 슬릿(S:Slit)을 포함할 수 있다. 도 1 및 도 3에 예시된 발광 소자 패키지(100, 100A)의 경우 3개의 슬릿(S)이 도시되어 있지만, 실시 예는 슬릿(S)의 개수에 국한되지 않는다. 즉, 슬릿(S)은 3개보다 더 많을 수도 있고 더 적을 수도 있다.
발광 소자 패키지(100)의 평면 크기(즉, x축 길이 x z축 길이)가 클 경우, 예를 들어, 800 ㎛ x 800 ㎛일 경우, 캐리어의 스프레딩을 원할히 하기 위해 제1 전극(132)의 스트립 형상은 복수 개일 수 있다. 또한, 제1 전극(132)의 스트립 형상의 개수와 제2 패드(144)의 슬릿(S)의 개수는 동일할 수도 있고 서로 다를 수도 있다.
또한, 도 1을 참조하면, 적어도 하나의 슬릿(S)의 제1 폭(W1)은 제1 전극(132)(또는, 제1-2 관통 홀(TH12))의 제2 폭(W2) 이상 일 수 있다.
또한, 제2 패드(144)는 평면상에서 제1 전극(132)과 갭(G:Gap)을 두고 이격되어 배치될 수 있다. 여기서, 갭(G)은 제1 갭(G1)과 제2 갭(G2)을 포함할 수 있다. 제1 갭(G1)은 제1 전극(132)의 길이 방향(즉, z축 방향)을 따라 형성되고, 제2 갭(G2)은 제1 전극(132)의 폭(W2) 방향(즉, x축 방향)을 따라 형성될 수 있다.
만일, 제1 및 제2 갭(G1, G2) 각각이 5 ㎛보다 적으면 제조 공정이 어려워질 수 있고, 제1 전극(132) 아래에 배치된 제1 절연층(150)이 스트레스(stress)를 받을 수 있다. 또한, 제1 및 제2 갭(G1, G2) 각각이 20 ㎛보다 크면 제1 전극(132)과 제1 도전형 반도체층(122) 간의 접촉 면적의 감소로 인해 방열 특성이 악화되고 저항이 증가할 수 있다. 따라서, 제1 및 제2 갭(G1, G2) 각각은 5 ㎛ 내지 20 ㎛일 수 있으나, 실시 예는 이에 국한되지 않는다.
도 4는 도 3에 도시된 'A' 부분의 비교 례(A1)에 의한 확대 단면도를 나타낸다.
도 3에 도시된 실시 예와 달리, 도 4에 도시된 비교 례의 경우, 제1-2 관통 홀(TH12)에서 제1 전극(132)을 덮는 제1 절연층(150)과 제2 패드(44)는 y축 방향으로 서로 중첩한다. 여기서, 비교 례의 제2 패드(44)는 실시 예의 제2 패드(144)와 배치 위치만 다를 뿐 동일한 역할을 수행한다. 이 경우, 제1 절연층(150)에 크랙(C:Crack)이 야기될 경우, 크랙(C)을 통해 제2 패드(44)와 제1 전극(132)이 서로 전기적으로 연결되어 단락(short)되는 문제가 발생할 수 있다.
그러나, 실시 예에 의하면, 도 3에 도시된 바와 같이, 제1-2 관통 홀(TH12)에서 제1 절연층(150)과 제2 패드(144)가 y축 방향으로 중첩되지 않는다. 따라서, 제1 절연층(150)에 도 4에 도시된 바와 같이 크랙(C)이 존재한다고 하더라도, 제2 패드(144)가 제1 전극(132)과 전기적으로 연결될 염려가 원천적으로 해소될 수 있다.
일반적으로 메사 식각에 의해 노출된 제1 도전형 반도체층(122)의 하부면(122A)과 제1 전극(132)의 하부면(132A)은 단차지게 형성된다. 따라서, 제1-2 관통 홀(TH12)에 제1 절연층(150)을 형성하는 과정에서 전술한 단차로 인해 제1 절연층(150)에 크랙(C)이 발생될 수 있다. 이에, 실시 예에서는 이를 고려하여 제2 패드(144)를 전술한 바와 같이 제1-2 관통 홀(TH12)에 형성하지 않으므로, 제2 패드(144)와 제1 전극(132)이 전기적으로 연결될 수 없어 신뢰성이 개선될 수 있다.
도 5는 도 1에 도시된 발광 소자 패키지(100)를 Ⅱ-Ⅱ' 선을 따라 절취한 다른 실시 예(100B)의 단면도를 나타낸다.
한편, 도 2에 도시된 발광 소자 패키지(100)의 제1 및 제2 솔더부(162, 164)는 제1 및 제2 패드(142, 144)와 각각 전기적으로 연결될 수 있다.
일 실시 예에 의하면, 도 3에 도시된 바와 같이, 제2 솔더부(164A)는 제1-2 관통 홀(TH12)에 매립되지 않고 제2 패드(144) 아래에 배치될 수 있다.
또는, 다른 실시 예에 의하면, 제2 솔더부(164)는 제1-2 관통 홀(TH12)의 적어도 일부를 매립하며 배치될 수 있다. 예를 들어, 도 5에 예시된 바와 같이 제2 솔더부(164B)는 제1-2 관통 홀(TH12)의 전체를 매립하면서 발광 구조물(120)과 제2 리드 프레임(174) 사이에 배치되고, 제2 패드(144)와 제2 리드 프레임(174) 사이에 배치될 수 있다.
이때, 도 5의 경우, 제2 솔더부(164B)는 제1 절연층(150)에 의해 제1 전극(132)과 전기적으로 이격된 것으로 도시되어 있다. 이때, 도 4에 예시된 바와 같이 제1-2 관통 홀(TH12)에서 제1 절연층(150)에 크랙(C)이 존재한다고 하더라도, 제2 솔더부(164B)는 제1 전극(132)과 전기적으로 단락되지 않을 수 있다. 왜냐하면, 제2 패드(144)와 달리 제2 솔더부(164B)는 스트레스를 발생시키지 않기 때문이다.
전술한 바와 같이, 제2 솔더부(164A, 164B)가 배치된 형상이 다름을 제외하면, 도 5에 도시된 발광 소자 패키지(100B)는 도 3에 도시된 발광 소자 패키지(100A)와 동일하므로 동일한 참조 부호를 사용하였으며 중복되는 설명을 생략한다.
발광 소자 패키지(100, 100A, 100B)의 제1 솔더부(162)는 제1 리드 프레임(172)에 전기적으로 연결되고, 제2 솔더부(164, 164A, 164B)는 제2 리드 프레임(174)에 전기적으로 연결될 수 있다. 즉, 제1 솔더부(162)는 제1 리드 프레임(172)과 제1 패드(142) 사이에 배치되어 이들(172, 142)을 서로 전기적으로 연결시키고, 제2 솔더부(164, 164A, 164B)는 제2 리드 프레임(174)과 제2 패드(144) 사이에 배치되어, 이들(174, 144)을 서로 전기적으로 연결시킬 수 있다.
제1 솔더부(162) 및 제2 솔더부(164, 164A, 164B) 각각은 솔더 페이스트(solder paste) 또는 솔더 볼(solder ball)일 수 있다.
제1 및 제2 리드 프레임(172, 174)은 발광 구조물(120)의 두께 방향(즉, y축 방향)과 수직한 방향(즉, x축 방향)으로 서로 이격되어 배치될 수 있다. 제1 및 제2 리드 프레임(172, 174) 각각은 도전형 물질 예를 들면 금속으로 이루어질 수 있으며, 실시 예는 제1 및 제2 리드 프레임(172, 174) 각각의 물질의 종류에 국한되지 않는다. 제1 및 제2 리드 프레임(172, 174)을 전기적으로 분리시키기 위해, 제1 및 제2 리드 프레임(172, 174) 사이에는 제2 절연층(152)이 배치될 수도 있다.
또한, 패키지 몸체(102)가 도전형 물질 예를 들면 금속 물질로 이루어질 경우, 제1 및 제2 리드 프레임(172, 174)은 패키지 몸체(102)의 일부일 수도 있다. 이 경우에도, 제1 및 제2 리드 프레임(172, 174)을 형성하는 패키지 몸체(102)는 제2 절연층(152)에 의해 서로 전기적으로 분리될 수 있다.
제1 및 제2 절연층(150, 152) 각각은 SiO2, TiO2, ZrO2, Si3N4, Al2O3, 또는 MgF2 중 적어도 하나를 포함할 수 있지만, 실시 예는 제1 및 제2 절연층(150, 152)의 물질에 국한되지 않는다.
전술한 제1 및 제2 솔더부(162, 164)는 제1 및 제2 패드(142, 144)를 통해 제1 및 제2 도전형 반도체층(122, 126)을 제1 및 제2 리드 프레임(172, 174)에 각각 전기적으로 연결시켜, 와이어의 필요성을 없앨 수 있다. 그러나, 다른 실시 예에 의하면, 와이어를 이용하여 제1 및 제2 도전형 반도체층(122, 126)을 제1 및 제2 리드 프레임(172, 174)에 각각 연결시킬 수도 있다.
또한, 제1 솔더부(162) 및 제2 솔더부(164, 164A, 164B)는 생략될 수도 있다. 이 경우, 제1 패드(142)가 제1 솔더부(162)의 역할을 수행하고, 제2 패드(144)가 제2 솔더부(164, 164A, 164B)의 역할을 수행할 수 있다. 제1 솔더부(162)와 제2 솔더부(164, 164A, 164B)가 생략될 경우, 제1 패드(142)는 제1 리드 프레임(172)과 직접 연결되고, 제2 패드(144)는 제2 리드 프레임(174)과 직접 연결될 수 있다.
한편, 몰딩 부재(180)는 발광 소자(110, 120, 132, 134, 142, 144, 150)와, 제1 솔더부(162)와 제2 솔더부(164, 164A, 164B)를 포위하여 보호할 수 있다. 몰딩 부재(180)는 예를 들어 실리콘(Si)으로 구현될 수 있으며, 형광체를 포함하므로 발광 소자에서 방출된 광의 파장을 변화시킬 수 있다. 형광체로는 발광 소자에서 발생된 빛을 백색광으로 변환시킬 수 있는 YAG계, TAG계, Silicate계, Sulfide계 또는 Nitride계 중 어느 하나의 파장변환수단인 형광물질이 포함될 수 있으나, 실시 예는 형광체의 종류에 국한되지 않는다.
YAG 및 TAG계 형광물질에는 (Y, Tb, Lu, Sc ,La, Gd, Sm)3(Al, Ga, In, Si, Fe)5(O, S)12:Ce 중에서 선택하여 사용가능하며, Silicate계 형광물질에는 (Sr, Ba, Ca, Mg)2SiO4: (Eu, F, Cl) 중에서 선택 사용 가능하다.
또한, Sulfide계 형광물질에는 (Ca,Sr)S:Eu, (Sr,Ca,Ba)(Al,Ga)2S4:Eu 중에서 선택하여 사용가능하며, Nitride계 형광체는 (Sr, Ca, Si, Al, O)N:Eu (예, CaAlSiN4:Eu β-SiAlON:Eu) 또는 Ca-α SiAlON:Eu계인 (Cax,My)(Si,Al)12(O,N)16, 여기서 M 은 Eu, Tb, Yb 또는 Er 중 적어도 하나의 물질이며 0.05<(x+y)<0.3, 0.02<x<0.27 and 0.03<y<0.3, 형광체 성분 중에서 선택하여 사용 할 수 있다.
적색 형광체로는, N(예,CaAlSiN3:Eu)을 포함하는 질화물(Nitride)계 형광체를 사용할 수 있다. 이러한 질화물계 적색 형광체는 황화물(Sulfide)계 형광체보다 열, 수분 등의 외부 환경에 대한 신뢰성이 우수할 뿐만 아니라 변색 위험이 작다.
이하, 도 1에 도시된 발광 소자 패키지(100)의 제조 방법을 첨부된 도 6a 내지 도 6d를 참조하여 다음과 같이 설명한다. 그러나, 실시 예는 이에 국한되지 않으며 다양한 제조 방법에 의해 도 1에 도시된 발광 소자 패키지(100)가 제조될 수 있음은 물론이다.
도 6a 내지 도 6d는 도 1에 도시된 발광 소자 패키지(100)의 제조 방법을 설명하기 위한 공정 평면도를 나타낸다.
도 6a를 참조하면, 기판(110) 위에 발광 구조물(120)을 형성한다. 여기서, 도 2, 도 3 및 도 5에 예시된 바와 같이 기판(110) 위에 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)을 순차적으로 형성할 수 있다. 이와 같이 발광 구조물(120)이 형성될 경우, 도 6a에 도시된 바와 같이, 발광 소자 패키지(100)의 평면 형상에서 맨 위의 제2 도전형 반도체층(126) 만이 보여질 수 있다.
이후, 메사 식각에 의해 제2 도전형 반도체층(126)과 활성층(124)과 제1 도전형 반도체층(122)의 일부를 제거하여, 제1 도전형 반도체층(122)이 노출되는 제1-1 및 제1-2 관통 홀(TH11, TH12)을 형성한다. 여기서, 제1-1 관통 홀(TH11)은 평면상에서 서로 이격된 제1-1-1 및 제1-1-2 관통 홀(TH111, TH112)을 포함할 수 있다. 또한, 제1-1-2 관통 홀(TH112)은 제1-2 관통 홀(TH12)과 일체일 수 있다.
이후, 도 6b를 참조하면, 제2 도전형 반도체층(126) 위에 제2 전극(134)을 형성하고, 제1-1 및 제1-2 관통 홀(TH11:TH111, TH112, TH12)에서 노출된 제1 도전형 반도체층(122) 위에 제1 전극(132)을 형성한다.
이후, 도 6c를 참조하면, 제1-1 관통 홀(TH11:TH111, TH112)의 제1 전극(132)과 제2 관통 홀(TH2)의 제2 전극(134)을 제외한 발광 소자 패키지(100)의 전체 상부에 제1 절연층(150)을 형성한다.
이후, 도 6d를 참조하면, 제1 패드(142) 및 제2 패드(144)를 제1 절연층(150)의 상부에 형성한다. 이때, 제1 패드(142)는 제1-1 관통 홀(TH11:TH111, TH112)에서 노출된 제1 도전형 반도체층(122)에 형성된 제1 전극(132)과 y축 방향(즉, 발광 구조물(120)의 두께 방향)으로 중첩되도록 배치될 수 있다. 또한, 제2 패드(144)는 제2 관통 홀(TH2)에서 노출된 제2 전극(134)과 y축 방향으로 중첩되도록 배치될 수 있다.
도 1에 도시된 발광 소자 패키지(100)는 도 2에 도시된 단면 형상에 국한되지 않고, 다양한 단면 형상을 가질 수도 있다. 즉, 제2 패드(144)가 도 1에 도시된 바와 같이 제1-2 관통 홀(TH12)과 발광 구조물(120)의 두께 방향으로 중첩되지만 않는다면, 도 1에 도시된 발광 소자 패키지(100)는 다양한 단면 형상을 가질 수도 있다.
또한, 도 1의 경우, 제1 및 제2 패드(142, 144) 각각은 사각형 평면 형상을 갖는 것으로 도시되어 있지만, 실시 예는 이에 국한되지 않는다. 예를 들어, 다른 실시 예에 의하면, 제1 및 제2 패드(142, 144) 각각은 타원형 평면 형상이나 삼각형이나 오각형 같은 다양한 다각형 평면 형상을 가질 수도 있다.
실시 예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이될 수 있고, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.
또한, 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 장치로 구현될 수 있다.
여기서, 표시 장치는 바텀 커버와, 바텀 커버 상에 배치되는 반사판과, 광을 방출하는 발광 모듈과, 반사판의 전방에 배치되며 발광 모듈에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다. 여기서 바텀 커버, 반사판, 발광 모듈, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
또한, 조명 장치는 기판과 실시 예에 따른 발광 소자 패키지를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열체, 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 예를 들어, 조명 장치는, 램프, 해드 램프, 또는 가로등을 포함할 수 있다.
해드 램프는 기판 상에 배치되는 발광 소자 패키지들을 포함하는 발광 모듈, 발광 모듈로부터 조사되는 빛을 일정 방향, 예컨대, 전방으로 반사시키는 리플렉터(reflector), 리플렉터에 의하여 반사되는 빛을 전방으로 굴절시키는 렌즈, 및 리플렉터에 의하여 반사되어 렌즈로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 쉐이드(shade)를 포함할 수 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100, 100A, 100B: 발광 소자 패키지 102: 패키지 몸체
104: 내측면 110: 기판
120: 발광 구조물 122: 제1 도전형 반도체층
124: 활성층 126: 제2 도전형 반도체층
132: 제1 전극 134: 제2 전극
142: 제1 패드 144, 44: 제2 패드
150: 제1 절연층 152: 제2 절연층
162: 제1 솔더부 164, 164A, 164B: 제2 솔더부
172: 제1 리드 프레임 174: 제2 리드 프레임
180: 몰딩 부재

Claims (20)

  1. 기판;
    상기 기판 아래에 배치되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물;
    상기 제2 도전형 반도체층 및 상기 활성층을 관통하여 상기 제1 도전형 반도체층을 노출시키는 복수의 제1 관통 홀;
    상기 제1 도전형 반도체층과 연결되도록 상기 복수의 제1 관통 홀에 배치된 제1 전극;
    상기 제2 도전형 반도체층에 연결된 제2 전극;
    상기 제1 전극에 연결된 제1 패드;
    상기 제1 패드와 상기 제2 도전형 반도체층 사이에 배치된 제1 절연층; 및
    상기 제1 절연층을 관통하는 제2 관통 홀을 통해 상기 제2 전극에 연결되며, 상기 제1 패드와 전기적으로 이격된 제2 패드를 포함하고,
    상기 제2 패드는 상기 제2 패드의 일측에 형성된 복수의 슬릿을 포함하는 평면 콤브(comb) 형상을 갖고,
    상기 제1 전극은
    상기 제1 도전형 반도체층과 접촉하는 제1 부분; 및
    상기 제1 부분으로부터 상기 제2 패드를 향해 연장되며, 상기 제2 패드와 중첩되지 않고, 상기 복수의 슬릿에 배열되고, 상기 제2 전극과 상기 발광 구조물의 두께 방향으로 중첩되지 않은 제2 부분을 포함하고,
    상기 제2 패드는 평면상에서 상기 제1 전극의 상기 제2 부분으로부터 갭 만큼 이격되고,
    상기 갭은
    제1 방향으로 형성된 제1 거리; 및
    상기 제1 방향과 직교하는 제2 방향으로 형성된 제2 거리를 포함하고,
    상기 제1 패드와 상기 제2 패드는 상기 제2 방향으로 마주하며,
    상기 제1 또는 제2 거리 중 적어도 하나는 5 ㎛ 내지 20 ㎛인 발광 소자 패키지.
  2. 제1 항에 있어서, 상기 제1 전극은 스트립(strip) 평면 형상을 갖는 발광 소자 패키지.
  3. 제1 항에 있어서, 상기 제1 전극의 상기 제1 부분은 상기 제2 전극에 의해 둘러싸인 발광 소자 패키지.
  4. 제1 항에 있어서, 상기 발광 소자 패키지는
    상기 제1 및 제2 패드와 각각 연결된 제1 및 제2 솔더부; 및
    상기 제1 및 제2 솔더부에 각각 연결된 제1 및 제2 리드 프레임을 더 포함하는 발광 소자 패키지.
  5. 제4 항에 있어서, 상기 제2 솔더부는 상기 제1 관통 홀의 적어도 일부를 매립하며 배치된 발광 소자 패키지.
  6. 제1 항에 있어서, 상기 제1 전극의 상기 제2 부분은 복수의 제2 부분을 포함하고,
    상기 제2 관통 홀은 상기 제1 방향으로 상기 제1 전극의 상기 복수의 제2 부분 사이에 배치되는 발광 소자 패키지.
  7. 제1 항에 있어서, 상기 제1 전극의 상기 제2 부분은 스트립 형상을 갖는 복수의 제2 부분을 포함하고,
    상기 제1 전극에서 스트립 형상의 상기 복수의 제2 부분의 개수는 상기 복수의 슬릿의 개수와 동일한 발광 소자 패키지.
  8. 제1 항에 있어서, 상기 제1 도전형 반도체층은 n형 반도체층이고, 상기 제2 도전형 반도체층은 p형 반도체층인 발광 소자 패키지.
  9. 제1 항에 있어서, 상기 복수의 슬릿 각각의 폭은 상기 제1 전극의 상기 제2 부분의 폭 이상인 발광 소자 패키지.
  10. 제1 항에 있어서, 상기 제2 패드는 상기 제1 전극의 상기 제2 부분 근처에 배치된 발광 소자 패키지.
  11. 제1 항에 있어서,
    상기 발광 소자 패키지는
    캐비티를 포함하는 몸체; 및
    상기 몸체와 상기 기판 사이에 배치된 몰딩 부재를 더
    포함하는 발광 소자 패키지.
  12. 제1 항에 있어서, 상기 제2 패드의 하부면은 평평한 발광 소자 패키지.
  13. 제1 항에 있어서, 상기 제2 전극은 광 반사층을 포함하는 발광 소자 패키지.
  14. 제1 항에 있어서, 상기 제1 도전형 반도체층의 하부면은 단차진 발광 소자 패키지.
  15. 제1 항에 있어서, 상기 제1 전극은 복수의 제1 전극을 포함하고,
    상기 제2 패드의 일부는 상기 복수의 제1 전극 사이에 배치된 상기 제2 관통 홀과 수직으로 중첩하는 발광 소자 패키지.
  16. 제1 항에 있어서, 상기 제1 또는 제2 거리는 5 ㎛ 내지 20 ㎛인 발광 소자 패키지.
  17. 제1 항에 있어서, 상기 제1 전극의 상기 제1 부분의 측면은 상기 제1 절연층과 접촉하는 발광 소자 패키지.
  18. 제1 항에 있어서, 상기 제1 관통 홀의 개수는 상기 제2 관통 홀의 개수보다 많은 발광 소자 패키지.
  19. 제1 항에 있어서, 상기 복수의 슬릿 각각의 폭은 상기 제1 전극의 상기 제1 부분의 폭보다 큰 발광 소자 패키지.
  20. 제1 항에 기재된 상기 발광 소자 패키지를 포함하는 조명 장치.
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