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KR101824727B1 - Manufacturing Method of Semiconductor Device and Semiconductor Device Thereof - Google Patents

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KR101824727B1
KR101824727B1 KR1020170080467A KR20170080467A KR101824727B1 KR 101824727 B1 KR101824727 B1 KR 101824727B1 KR 1020170080467 A KR1020170080467 A KR 1020170080467A KR 20170080467 A KR20170080467 A KR 20170080467A KR 101824727 B1 KR101824727 B1 KR 101824727B1
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encapsulant
sowing
conductive bump
insulating layer
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양기열
박상은
박정수
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앰코테크놀로지코리아(주)
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Abstract

본 발명에서는 반도체 디바이스의 싱귤레이션 시 기판과 인캡슐란트 사이에 크랙이 발생하는 것을 방지함으로써 반도체 디바이스의 품질을 향상시킬 수 있는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스가 개시된다.
일 예로, 서로 마주보는 제 1 면 및 제 2 면을 포함하는 기판을 준비하는 기판 준비 단계; 상기 기판의 제 1 면에 다수의 반도체 다이를 접속하는 반도체 다이 접속 단계; 상기 제 1 면을 인캡슐란트로 인캡슐레이션하는 인캡슐레이션 단계; 상기 기판의 제 2 면에 다수의 외부 도전성 범프를 접속하는 도전성 범프 접속 단계; 및 상기 기판 및 인캡슐란트를 소잉하여 상기 기판과 다수의 반도체 다이를 독립된 반도체 디바이스로 분리하는 소잉 단계를 포함하고, 상기 소잉 단계는, 상기 기판의 제 2 면으로부터 일정 깊이를 갖도록 그리드를 형성하는 제 1 소잉 단계 및 상기 인캡슐란트로부터 상기 그리드의 저면에 해당되는 영역을 소잉하는 제 2 소잉 단계를 포함하는 반도체 디바이스의 제조 방법이 개시된다.Disclosed is a method for manufacturing a semiconductor device and a semiconductor device therefor, which can improve the quality of a semiconductor device by preventing cracks between the substrate and the encapsulant during singulation of the semiconductor device.
As an example, there is provided a method of manufacturing a semiconductor device, comprising: preparing a substrate including a first surface and a second surface facing each other; A semiconductor die connecting step of connecting a plurality of semiconductor dies to a first surface of the substrate; Encapsulating the first side with encapsulant; A conductive bump connecting step of connecting a plurality of external conductive bumps to the second surface of the substrate; And a sowing step of sowing the substrate and the encapsulant to separate the substrate and the plurality of semiconductor dies into independent semiconductor devices, wherein the sowing step includes forming a grid having a certain depth from the second surface of the substrate A first sowing step and a second sowing step of sowing an area corresponding to a bottom surface of the grid from the encapsulant.

Description

반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 {Manufacturing Method of Semiconductor Device and Semiconductor Device Thereof}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method of manufacturing a semiconductor device,

본 발명은 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device and a semiconductor device therefor.

현재 제품의 경박단소화 경향에 의해 반도체 패키지의 상부에 다른 패키지를 스택하는 POP(Package on package) 또는 반도체 패키지의 내부에 다른 패키지를 포함하는 PIP(Package in package)와 같은 구조의 반도체 디바이스가 개발되었다.Due to the thinning trend of current products, semiconductor devices such as a POP (package on package) stacking another package on top of a semiconductor package or a package in package (PIP) including another package inside a semiconductor package have been developed .

한편, 일반적으로 반도체 패키지의 제조 방법은 기판 준비 단계, 기판에 반도체 다이를 전기적으로 접속하는 단계, 반도체 다이를 인캡슐란트로 인캡슐레이션하는 단계, 기판에 도전성 범프를 전기적으로 접속시키는 단계 및 기판을 소잉 또는 절단하여 낱개의 반도체 패키지로 싱귤레이션하는 단계를 포함할 수 있다. On the other hand, generally, a method of manufacturing a semiconductor package includes steps of preparing a substrate, electrically connecting the semiconductor die to the substrate, encapsulating the semiconductor die with encapsulant, electrically connecting the conductive bump to the substrate, Sawing or cutting the same into individual semiconductor packages.

본 발명은 반도체 디바이스의 싱귤레이션 시 기판과 인캡슐란트 사이에 크랙이 발생하는 것을 방지함으로써 반도체 디바이스의 품질을 향상시킬 수 있는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공한다.The present invention provides a method of manufacturing a semiconductor device capable of improving the quality of the semiconductor device by preventing a crack from occurring between the substrate and the encapsulant during singulation of the semiconductor device, and a semiconductor device therefor.

본 발명에 따른 반도체 디바이스의 제조 방법은 서로 마주보는 제 1 면 및 제 2 면을 포함하는 기판을 준비하는 기판 준비 단계; 상기 기판의 제 1 면에 다수의 반도체 다이를 접속하는 반도체 다이 접속 단계; 상기 제 1 면을 인캡슐란트로 인캡슐레이션하는 인캡슐레이션 단계; 상기 기판의 제 2 면에 다수의 외부 도전성 범프를 접속하는 도전성 범프 접속 단계; 및 상기 기판 및 인캡슐란트를 소잉하여 상기 기판과 다수의 반도체 다이를 독립된 반도체 디바이스로 분리하는 소잉 단계를 포함하고, 상기 소잉 단계는, 상기 기판의 제 2 면으로부터 일정 깊이를 갖도록 그리드를 형성하는 제 1 소잉 단계 및 상기 인캡슐란트로부터 상기 그리드의 저면에 해당되는 영역을 소잉하는 제 2 소잉 단계를 포함할 수 있다.A method of manufacturing a semiconductor device according to the present invention includes: preparing a substrate including a first surface and a second surface facing each other; A semiconductor die connecting step of connecting a plurality of semiconductor dies to a first surface of the substrate; Encapsulating the first side with encapsulant; A conductive bump connecting step of connecting a plurality of external conductive bumps to the second surface of the substrate; And a sowing step of sowing the substrate and the encapsulant to separate the substrate and the plurality of semiconductor dies into independent semiconductor devices, wherein the sowing step includes forming a grid having a certain depth from the second surface of the substrate And a second sowing step of sowing a region corresponding to a bottom surface of the grid from the encapsulant.

여기서, 상기 기판 준비 단계 이후, 상기 기판의 제 1 면에 다수의 도전성 범프를 접속하는 단계를 더 포함할 수 있다.Here, after the step of preparing the substrate, a step of connecting a plurality of conductive bumps to the first surface of the substrate may be further included.

그리고 상기 도전성 범프는 상기 인캡슐란트에 의하여 노출되도록 형성될 수 있다.The conductive bump may be formed to be exposed by the encapsulant.

또한, 상기 인캡슐레이션 단계 이후, 상기 도전성 범프와 전기적으로 접속되도록 상기 반도체 다이의 상부에 상부 패키지를 적층하는 단계를 더 포함할 수 있다.In addition, after the encapsulation step, the step of stacking the upper package on the semiconductor die to be electrically connected to the conductive bump may be further included.

또한, 상기 상부 패키지는 기판, 상기 기판에 접속되는 또 다른 반도체 다이 및 상기 또 다른 반도체 다이를 인캡슐레이션하는 인캡슐란트를 포함할 수 있다.The top package may also include a substrate, another semiconductor die connected to the substrate, and an encapsulant that encapsulates the further semiconductor die.

또한, 상기 도전성 범프와 상기 상부 패키지 사이에는 또 다른 도전성 범프가 더 형성될 수 있다.Further, another conductive bump may be further formed between the conductive bump and the upper package.

또한, 상기 제 1 소잉 단계는 엑시머 레이저를 이용하여 이루어질 수 있다.Also, the first annealing step may be performed using an excimer laser.

또한, 상기 제 2 소잉 단계는 소잉 블레이드를 이용하여 이루어질 수 있다.Also, the second sawing step may be performed using a sawing blade.

또한, 상기 그리드의 깊이는 상기 기판의 두께보다 크게 형성될 수 있다.The depth of the grid may be greater than the thickness of the substrate.

또한, 상기 인캡슐란트의 측면에는 단차가 형성될 수 있다.A step may be formed on the side surface of the encapsulant.

본 발명에 따른 반도체 디바이스는 서로 마주보는 제 1 면 및 제 2 면을 포함하는 기판; 상기 기판의 제 1 면에 접속된 반도체 다이; 상기 기판의 제 1 면을 인캡슐레이션하는 인캡슐란트; 및 상기 기판의 제 2 면에 접속된 외부 도전성 범프를 포함하고, 상기 인캡슐란트의 측면에는 단차가 형성될 수 있다.A semiconductor device according to the present invention includes: a substrate including a first surface and a second surface facing each other; A semiconductor die connected to the first side of the substrate; An encapsulant for encapsulating the first side of the substrate; And an external conductive bump connected to the second surface of the substrate, wherein a step may be formed on a side surface of the encapsulant.

여기서, 상기 기판의 제 1 면에는 다수의 도전성 범프가 더 형성될 수 있다.Here, a plurality of conductive bumps may be further formed on the first surface of the substrate.

그리고 상기 도전성 범프는 상기 인캡슐란트에 의하여 노출될 수 있다.And the conductive bump may be exposed by the encapsulant.

또한, 상기 반도체 다이의 상부에 적층되며, 상기 도전성 범프와 전기적으로 접속되는 상부 패키지를 더 포함할 수 있다.The semiconductor package may further include an upper package stacked on the semiconductor die and electrically connected to the conductive bump.

또한, 상기 상부 패키지는 기판, 상기 기판에 접속되는 또 다른 반도체 다이 및 상기 또 다른 반도체 다이를 인캡슐레이션하는 인캡슐란트를 포함할 수 있다.The top package may also include a substrate, another semiconductor die connected to the substrate, and an encapsulant that encapsulates the further semiconductor die.

또한, 상기 도전성 범프와 상부 패키지 사이에 위치하는 또 다른 도전성 범프를 더 포함할 수 있다.Further, it may further include another conductive bump positioned between the conductive bump and the upper package.

본 발명에 의한 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스는 싱귤레이션 과정을 디바이스의 하부를 소잉하는 단계와 디바이스의 상부를 소잉하는 단계로 분리하여 구성함으로써 기판과 인캡슐란트 사이에 크랙이 발생하는 것을 방지하고 반도체 디바이스의 품질을 향상시킬 수 있다.A method of manufacturing a semiconductor device and a semiconductor device according to the present invention include separating a singulation process into a step of sowing a lower portion of a device and a step of sowing an upper portion of the device to form a crack between the substrate and the encapsulant And the quality of the semiconductor device can be improved.

도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 순서도이다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 순차 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 디바이스의 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 디바이스의 단면도이다.1 is a flowchart illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
2A to 2H are sequential sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
3 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention.
4 is a cross-sectional view of a semiconductor device according to another embodiment of the present invention.

본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the present invention.

도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 순서도이다. 도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 순차 단면도이다. 도 3은 본 발명의 일 실시예에 따른 반도체 디바이스의 단면도이다.1 is a flowchart illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention. 2A to 2H are sequential sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention. 3 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스는 기판 준비 단계(S1), 도전성 범프 형성 단계(S2), 반도체 다이 접속 단계(S3), 인캡슐레이션 단계(S4), 상부 패키지 적층 단계(S5), 도전성 범프 접속 단계(S6), 제 1 소잉 단계(S7) 및 제 2 소잉 단계(S8)를 포함한다. 이하에서는 도 1의 각 단계들을 도 2a 내지 도 2h를 함께 참조하여 설명하도록 한다.Referring to FIG. 1, a semiconductor device according to an exemplary embodiment of the present invention includes a substrate preparation step S1, a conductive bump formation step S2, a semiconductor die connection step S3, an encapsulation step S4, A stacking step S5, a conductive bump connecting step S6, a first sawing step S7, and a second sawing step S8. Hereinafter, the respective steps of FIG. 1 will be described with reference to FIGS. 2A through 2H.

도 1 및 도 2a를 참조하면, 캐리어(10)를 구비하고 그 상부에 기판(110)을 형성하는 기판 준비 단계(S1)가 이루어진다. 상기 기판(110)은 절연층(111), 랜드 영역(112), 재배선층(113) 및 도전성 패턴(114)을 포함한다. 상기 기판(110)은 별도의 캐리어(10)로부터 도전성 재질로 상기 랜드 영역(112), 재배선층(113) 및 도전성 패턴(114)을 도금 등의 방식으로 형성하고, 이들 영역 이외의 영역에 상기 절연층(111)을 형성함으로써 이루어질 수 있다. Referring to FIGS. 1 and 2A, a substrate preparation step S1 is performed in which a carrier 10 is provided and a substrate 110 is formed thereon. The substrate 110 includes an insulating layer 111, a land region 112, a redistribution layer 113, and a conductive pattern 114. The substrate 110 is formed by forming a land region 112, a rewiring layer 113 and a conductive pattern 114 from a separate carrier 10 with a conductive material by plating or the like, And then forming an insulating layer 111 thereon.

상기 캐리어(10)가 실리콘인 경우, 상기 기판(110)은 상기 캐리어(10)의 상부에 반도체 공정을 통해 형성될 수 있다. 물론, 이 경우 상기 캐리어(10)를 제거하기 위한 별도의 그라인딩 공정이 필요할 수 있다. 한편, 상기 캐리어(10)가 글라스와 같은 재질인 경우, 상기 기판(110)은 별도로 제작되고 상기 캐리어(10)에 접착된 상태로 구비될 수 있다. 이 경우, 상기 캐리어(10)는 공정 이후 접착된 부분에서 분리될 수 있다.When the carrier 10 is silicon, the substrate 110 may be formed on the carrier 10 through a semiconductor process. Of course, in this case, a separate grinding process for removing the carrier 10 may be required. Meanwhile, when the carrier 10 is made of glass or the like, the substrate 110 may be separately manufactured and adhered to the carrier 10. In this case, the carrier 10 may be separated at the bonded portion after the process.

상기 기판(110)은 제 1 면(110a) 및 제 2 면(110b)을 포함할 수 있다. 상기 랜드 영역(112)은 상기 절연층(111)의 하면, 즉 제 2 면(110b)을 통해 노출되고, 상기 재배선층(113)은 상기 랜드 영역(112)으로부터 연장되며, 상기 도전성 패턴(114)은 상기 재배선층(113)과 연결되어 상기 절연층(111)의 상부, 즉 제 1 면(110a)을 통해 노출될 수 있다. 상기 절연층(111)은 폴리이미드(PI)와 같은 절연 재질로서 형성된다. 상기 랜드 영역(112), 재배선층(113) 및 도전성 패턴(114)은 구리(Cu)와 같은 도전성 금속으로 이루어질 수 있다. 그러나, 상기의 재질들로 본 발명을 한정하는 것은 아니다.The substrate 110 may include a first surface 110a and a second surface 110b. The land area 112 is exposed through the lower surface of the insulating layer 111, that is, the second surface 110b, the re-wiring layer 113 extends from the land area 112, and the conductive pattern 114 May be connected to the redistribution layer 113 and exposed through the upper portion of the insulating layer 111, that is, the first surface 110a. The insulating layer 111 is formed of an insulating material such as polyimide (PI). The land area 112, the rewiring layer 113, and the conductive pattern 114 may be formed of a conductive metal such as copper (Cu). However, the above materials do not limit the present invention.

한편, 상기 기판(110)은 도면에 도시된 것보다 그 폭과 길이가 더 연장된 형태로 구비될 수 있다. 즉, 상기 기판(110)은 다수의 랜드 영역(112), 재배선층(113) 및 도전성 패턴(114)을 포함하여 후술될 다수의 반도체 다이(130)가 접속되고, 이후 이를 개별적으로 분리하여 하나의 반도체 디바이스(100)가 형성될 수 있다. Meanwhile, the substrate 110 may have a width and a length longer than those shown in the drawing. That is, the substrate 110 is connected to a plurality of semiconductor dies 130 to be described later including a plurality of land regions 112, a re-distribution layer 113, and a conductive pattern 114, The semiconductor device 100 of FIG.

도 1 및 도 2b를 참조하면, 상기 기판(110)의 제 1 면(110a)에 내부 도전성 범프(120)를 형성하는 도전성 범프 형성 단계(S2)가 이루어진다. 상기 내부 도전성 범프(120)는 상기 제 1 면(110a)에서 상기 도전성 패턴(114)과 전기적으로 연결된다. 상기 내부 도전성 범프(120)는 도전성 재질인 구리(Cu)와 같은 금속으로 형성될 수 있다. 또한, 상기 내부 도전성 범프(120)는 도전성 필러, 카파 필러, 도전성 볼, 솔더 볼 또는 카파 볼로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.Referring to FIGS. 1 and 2B, a conductive bump forming step S2 for forming an internal conductive bump 120 on the first surface 110a of the substrate 110 is performed. The inner conductive bump 120 is electrically connected to the conductive pattern 114 on the first surface 110a. The inner conductive bump 120 may be formed of a metal such as copper (Cu), which is a conductive material. Also, the inner conductive bump 120 may be formed of a conductive filler, a cappa filler, a conductive ball, a solder ball, or a cappad, but the present invention is not limited thereto.

상기 내부 도전성 범프(120)는 상기 기판(110)의 도전성 패턴(114)과 동일한 공정에서 형성되거나, 상기 도전성 패턴(114)의 상부에 별도의 도금을 수행하여 형성될 수 있다. 상기 내부 도전성 범프(120)는 상기 기판(110)의 제 1 면(110a)으로부터 돌출되도록 형성되어, 추후 그 상부에 위치할 상부 패키지(170)와 전기적으로 연결될 수 있다. The internal conductive bump 120 may be formed in the same process as the conductive pattern 114 of the substrate 110 or may be formed by performing separate plating on the conductive pattern 114. The inner conductive bump 120 may be formed to protrude from the first surface 110a of the substrate 110 and may be electrically connected to the upper package 170 to be positioned thereon.

도 1 및 도 2c를 참조하면, 상기 기판(110)의 제 1 면(110a)에 제 1 반도체 다이(130)를 접속하는 반도체 다이 접속 단계(S3)가 이루어진다. 상기 제 1 반도체 다이(130)는 플립되어 상기 기판(110)의 도전성 패턴(114)에 전기적으로 연결된다. 이 때, 상기 반도체 다이(130)는 도전성 영역(미도시)을 포함하며, 상기 도전성 영역과 상기 도전성 패턴(114)의 사이에는 마이크로 범프(131)가 구비된다. 상기 마이크로 범프(131)는 주석(Sn)과 납(Pb)을 포함하는 통상의 솔더로 형성된 도전성 범프일 수 있다. 한편, 상기 제 1 반도체 다이(130)의 도전성 영역이 상면을 향하는 방향으로 배치된 경우, 상기 마이크로 범프(131) 대신, 금(Au)과 같은 도전성 재질로 형성된 와이어가 구비되는 것도 가능하다.Referring to FIGS. 1 and 2C, a semiconductor die connecting step S3 for connecting a first semiconductor die 130 to a first surface 110a of the substrate 110 is performed. The first semiconductor die 130 is flipped and electrically connected to the conductive pattern 114 of the substrate 110. At this time, the semiconductor die 130 includes a conductive region (not shown), and micro bumps 131 are provided between the conductive region and the conductive pattern 114. The micro bumps 131 may be conductive bumps formed of conventional solder including tin (Sn) and lead (Pb). If the conductive region of the first semiconductor die 130 is disposed in a direction toward the upper surface, a wire formed of a conductive material such as gold (Au) may be provided instead of the micro bumps 131.

상기 제 1 반도체 다이(130)는 상기 기판(110)의 대략 중앙에 위치할 수 있으며, 반도체 웨이퍼로부터 분리된 집적 회로 칩을 포함할 수 있다. 또한, 상기 제 1 반도체 다이(130)는, 예를 들면, 중앙처리장치(CPUs), 디지털 신호 프로세서(DSPs), 네트워크프로세서, 파워 매니지먼트 유닛, 오디오 프로세서, RF 회로, 와이어리스 베이스밴드 시스템 온 칩(SoC) 프로세서, 센서 및 주문형 집적 회로들과 같은 전기적 회로를 포함할 수 있다.The first semiconductor die 130 may be located approximately at the center of the substrate 110 and may include an integrated circuit chip separated from the semiconductor wafer. The first semiconductor die 130 may also include other components such as, for example, central processing units (CPUs), digital signal processors (DSPs), network processors, power management units, audio processors, RF circuits, (SoC) processors, sensors, and application specific integrated circuits.

상기 제 1 반도체 다이(130)는 일면에 구비된 도전성 영역을 통해 전기적인 신호를 입출력할 수 있다. 상기 도전성 영역은 상기 제 1 반도체 다이(130)의 내부 패턴과 연결되며, 통상적으로 알루미늄(Al)으로 구성된 본드 패드 또는 상기 본드 패드로부터 돌출되어 형성된 필러를 포함하여 구성될 수 있다. 또한, 상기 제 1 반도체 다이(130)는 도전성 영역이 노출되는 영역을 제외한 나머지 영역을 다이 패시배이션층을 통해 감싸도록 형성된다. 상기 다이 패시배이션층을 통해, 통상적으로 실리콘(Si)을 원재료로 제조되는 상기 제 1 반도체 다이(130)의 일면이 상기 도전성 영역 이외의 영역에서 절연될 수 있다. The first semiconductor die 130 can input and output an electrical signal through a conductive region provided on one side. The conductive region is connected to the internal pattern of the first semiconductor die 130 and may include a bond pad formed of aluminum (Al) or a filler protruded from the bond pad. In addition, the first semiconductor die 130 is formed to surround the remaining region except the exposed region of the conductive region through the die passivation layer. Through the die passivation layer, one surface of the first semiconductor die 130, which is typically made of silicon (Si), can be insulated in regions other than the conductive region.

상기 제 1 반도체 다이(130)와 기판(110)의 사이에는 언더필(140)이 형성될 수 있다. 상기 언더필(140)은 상기 제 1 반도체 다이(130)와 기판(110)의 결합된 사이를 채우면서 형성된다. 구체적으로, 상기 언더필(140)은 상기 마이크로 범프(131)를 감싸도록 형성되며, 상기 제 1 반도체 다이(130)가 상기 기판(110)의 상부에 결합된 상태를 유지하도록 형성된다. 또한, 상기 언더필(140)은 상기 제 1 반도체 다이(130)와 기판(110) 사이의 열 팽챙 계수 차이를 보정하여, 상기 제 1 반도체 다이(130)가 휨 현상(warpage)에 의해 상기 기판(110)으로부터 분리되는 것을 방지할 수 있다.An underfill 140 may be formed between the first semiconductor die 130 and the substrate 110. The underfill 140 is formed filling the space between the first semiconductor die 130 and the substrate 110. Specifically, the underfill 140 is formed to surround the micro bumps 131, and the first semiconductor die 130 is formed to be coupled to the upper portion of the substrate 110. The underfill 140 may also compensate for the difference in thermal extinction coefficient between the first semiconductor die 130 and the substrate 110 so that the first semiconductor die 130 is warped, 110 from being detached.

도 1 및 도 2d를 참조하면, 상기 기판(110)의 상부를 인캡슐란트(150)로 인캡슐레이션하는 인캡슐레이션 단계(S4)가 이루어진다. 상기 인캡슐란트(150)는 통상의 수지(Resin)로서 형성될 수 있다. 상기 인캡슐란트(150)는 상기 기판(110)의 제 1 면(110a)에 위치한 내부 도전성 범프(120), 제 1 반도체 다이(130) 및 언더필(140)을 감싸도록 형성된다. 상기 인캡슐란트(150)에 의하여 상기 기판(110) 상부의 내부 도전성 범프(120) 및 제 1 반도체 다이(130)가 안정적으로 고정될 수 있다.Referring to FIGS. 1 and 2D, an encapsulation step S4 of encapsulating the upper portion of the substrate 110 with the encapsulant 150 is performed. The encapsulant 150 may be formed as a conventional resin. The encapsulant 150 is formed to surround the inner conductive bump 120, the first semiconductor die 130, and the underfill 140, which are located on the first surface 110a of the substrate 110. [ The inner conductive bump 120 and the first semiconductor die 130 on the substrate 110 can be stably fixed by the encapsulant 150.

상기 내부 도전성 범프(120) 및 제 1 반도체 다이(130)의 상면은 상기 인캡슐란트(150)로부터 노출된다. 구체적으로, 상기 인캡슐란트(150)는 상기 제 1 면(110a)으로부터 상기 내부 도전성 범프(120) 및 제 1 반도체 다이(130)의 상면에 해당되는 영역까지 형성될 수 있다. 또는, 상기 인캡슐란트(150)는 상기 내부 도전성 범프(120) 및 제 1 반도체 다이(130)를 완전히 감싼 후, 그라인딩되어 상기 내부 도전성 범프(120) 및 제 1 반도체 다이(130)를 노출시킬 수도 있다. The upper surfaces of the inner conductive bump 120 and the first semiconductor die 130 are exposed from the encapsulant 150. Specifically, the encapsulant 150 may be formed from the first surface 110a to a region corresponding to the upper surface of the first conductive semiconductor bump 120 and the first semiconductor die 130. FIG. Alternatively, the encapsulant 150 may completely wrap the inner conductive bump 120 and the first semiconductor die 130 and then grind to expose the inner conductive bump 120 and the first semiconductor die 130 It is possible.

한편, 상기 인캡슐레이션 단계(S4)는 상기 기판(110) 하부의 캐리어(10)를 제거하는 단계가 더 포함될 수 있다.Meanwhile, the encapsulation step S4 may further include removing the carrier 10 under the substrate 110.

도 1 및 도 2e를 참조하면, 상기 내부 도전성 범프(120) 및 제 1 반도체 다이(130)의 상부에 상부 패키지(170)를 적층하는 패키지 적층 단계(S5)가 이루어진다. 여기서, 설명의 편의를 위하여 도 2d에 도시된 기판(110), 내부 도전성 범프(120), 제 1 반도체 다이(130) 및 인캡슐란트(150)를 하부 패키지로 정의하도록 한다. 즉, 상기 패키지 적층 단계(S5)에서는 상기 하부 패키지에 상기 상부 패키지(170)를 적층시킨다.Referring to FIGS. 1 and 2E, a package stacking step S5 is performed to stack the upper package 170 on the inner conductive bump 120 and the first semiconductor die 130. Here, for convenience of explanation, the substrate 110, the internal conductive bumps 120, the first semiconductor die 130, and the encapsulant 150 shown in FIG. 2D are defined as a lower package. That is, in the package stacking step S5, the upper package 170 is stacked on the lower package.

상기 상부 패키지(170)는 기판(171), 제 2 반도체 다이(172) 및 인캡슐란트(173)를 포함한다. 또한, 상기 상부 패키지(170)는 하부에 제 2 도전성 범프(160)가 형성된 상태에서 상기 기판(110)의 내부 도전성 범프(120)와 전기적으로 접속된다. 더불어, 상기 상부 패키지(170)와 하부 패키지의 사이에는 언더필(180)이 더 형성될 수 있다.The top package 170 includes a substrate 171, a second semiconductor die 172, and an encapsulant 173. The upper package 170 is electrically connected to the inner conductive bumps 120 of the substrate 110 with the second conductive bumps 160 formed therebelow. In addition, an underfill 180 may be further formed between the upper package 170 and the lower package.

상기 상부 패키지(170)는 상기 제 1 반도체 다이(130)와 다른 역할을 수행할 수 있다. 예를 들어, 상기 제 1 반도체 다이(130)가 로직 연산을 수행한다면, 상기 상부 패키지(170)는 메모리 소자로서 구성될 수 있다. 상기 상부 패키지(170)는 상기 제 1 반도체 다이(130)의 상부에 결합되기 전에 이미 패키징된 제품을 사용할 수 있다.The top package 170 may perform a different function than the first semiconductor die 130. For example, if the first semiconductor die 130 performs a logic operation, the top package 170 may be configured as a memory device. The top package 170 may use an already packaged product before being coupled to the top of the first semiconductor die 130.

상기 기판(171)은 별도의 인쇄회로기판(PCB) 또는 실리콘 기판으로 형성될 수 있다. 상기 기판(171)은 절연층(171a)을 기준으로, 하부로 노출된 랜드 영역(171b), 상기 랜드 영역(171b)에 결합되어 수평 방향에서 연장된 재배선층(172c), 상기 재배선층(172c)에 결합되어 상기 절연층(171a)의 상부로 노출된 도전성 패턴(172d)를 포함할 수 있다.The substrate 171 may be formed of a separate printed circuit board (PCB) or a silicon substrate. The substrate 171 includes a land region 171b exposed downward with respect to the insulating layer 171a, a re-wiring layer 172c extending in the horizontal direction coupled to the land region 171b, And a conductive pattern 172d exposed to the upper portion of the insulating layer 171a.

상기 제 2 반도체 다이(172)는 앞서 설명한 것과 같이, 상기 제 1 반도체 다이(130)와 동일하거나 다른 동작을 수행할 수 있다. 또한, 상기 제 2 반도체 다이(172)는 와이어를 통해 상기 기판(171)의 도전성 패턴(172d)와 연결된 것으로 도시되어 있으나, 이것으로 본 발명을 한정하지는 않는다. 즉, 상기 제 2 반도체 다이(172)는 당업자의 선택에 따라 앞서 설명한 기판(110) 및 제 1 반도체 다이(130)의 접속 구조와 마찬가지로 플립된 상태로 상기 기판(171)에 마이크로 범프를 통해 연결되는 것도 가능하다.The second semiconductor die 172 may perform the same or different operations as the first semiconductor die 130, as described above. In addition, although the second semiconductor die 172 is shown connected to the conductive pattern 172d of the substrate 171 through a wire, the present invention is not limited thereto. That is, the second semiconductor die 172 is connected to the substrate 171 through the micro-bumps in a flipped state in the same manner as the connection structure of the substrate 110 and the first semiconductor die 130 according to the selection of a person skilled in the art, .

상기 인캡슐란트(173)는 상기 기판(171)의 상부에서 내부의 소자들을 감싸도록 형성된다. 상기 인캡슐란트(173)는 앞서 설명한 인캡슐란트(150)와 동일한 재질로서 형성된다. 여기서, 상기 인캡슐란트(173)는 상기 상부 패키지(170)의 구비시에 미리 형성되어, 상기 상부 패키지(170) 자체로 독립된 소자로 구비되도록 할 수 있다. 따라서, 상기 상부 패키지(170)는 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 공정 이전에 사전 제작될 수 있기 때문에, 전체 공정의 시간 및 비용을 줄일 수 있다.The encapsulant 173 is formed to surround the elements inside the substrate 171. The encapsulant 173 is formed of the same material as the encapsulant 150 described above. Here, the encapsulant 173 may be formed in advance when the upper package 170 is provided, and may be provided as an independent element as the upper package 170 itself. Thus, the top package 170 can be pre-fabricated prior to the fabrication process of the semiconductor device 100 according to one embodiment of the present invention, thereby reducing the time and cost of the entire process.

도 1 및 도 2f를 참조하면, 상기 기판(110)의 제 2 면(110b)에 외부 도전성 범프(190)를 접속하는 도전성 범프 접속 단계(S6)가 이루어진다. 상기 외부 도전성 범프(190)는 상기 제 2 면(110b)을 통해 노출된 랜드 영역(112)에 결합될 수 있다. 상기 외부 도전성 범프(190)는 외부 회로에 연결되어, 반도체 디바이스(100)의 전기적 신호가 입출력되는 경로를 형성할 수 있다. 상기 외부 도전성 범프(190)는 도전성 필러, 카파 필러, 도전성 볼, 솔더 볼 또는 카파 볼로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 보다 바람직하게는, 상기 외부 도전성 범프(190)는 주석(Sn)과 납(Pb) 성분을 포함한 솔더로서 형성될 수 있다. 다만, 상술한 바와 같이, 상기 반도체 디바이스(100)는 상기 외부 도전성 범프(190)을 구비한 경우 BGA(Ball Grid Array) 구조가 되며, 상기 외부 도전성 범프(190)을 구비하지 않은 경우 LGA(Land Grid Array) 구조가 될 수 있다.Referring to FIGS. 1 and 2F, a conductive bump connecting step S6 for connecting the external conductive bump 190 to the second surface 110b of the substrate 110 is performed. The outer conductive bump 190 may be coupled to the land area 112 exposed through the second surface 110b. The external conductive bump 190 may be connected to an external circuit to form a path through which the electrical signal of the semiconductor device 100 is input / output. The outer conductive bump 190 may be formed of a conductive filler, a cappa filler, a conductive ball, a solder ball, or a cappad, but the present invention is not limited thereto. More preferably, the outer conductive bump 190 may be formed as a solder containing tin (Sn) and lead (Pb) components. As described above, the semiconductor device 100 has a BGA (Ball Grid Array) structure when the external conductive bump 190 is provided. When the external conductive bump 190 is not provided, the LGA Grid Array) structure.

도 1 및 도 2g, 도 2h를 참조하면, 상기 기판(110)을 소잉(sawing)하여 다수의 독립된 반도체 디바이스(100)로 분리하는 소잉 단계(S7, S8)가 이루어진다. 즉, 상기 기판(110)에 의하여 서로 연결되어있던 다수의 디바이스는 상기 소잉 단계(S7, S8)에 의하여 낱개의 반도체 디바이스(100)로 싱귤레이션될 수 있다. 이 때, 상기 소잉 단계(S7, S8)는 제 1 소잉 단계(S7) 및 제 2 소잉 단계(S8)를 포함할 수 있다. 상기 소잉 단계(S7, S8)에 의하여 하부 패키지 및 이에 대응되는 상부 패키지(170)가 인접한 하부 패키지 및 상부 패키지(170)로부터 독립된 하나의 반도체 디바이스(100)로 구비될 수 있다.Referring to FIGS. 1, 2g and 2h, the substrate 110 is sawed and separated into a plurality of independent semiconductor devices 100 (S7 and S8). That is, a plurality of devices connected to each other by the substrate 110 can be singulated to the respective semiconductor devices 100 by the sowing steps S7 and S8. At this time, the sowing steps S7 and S8 may include a first sowing step S7 and a second sowing step S8. The lower package and the upper package 170 corresponding to the lower package may be provided as one semiconductor device 100 independent of the lower package and the upper package 170 by the sowing steps S7 and S8.

상기 제 1 소잉 단계(S7)에서는 상기 기판(110)의 제 2 면(110b)으로부터 일정 깊이를 갖도록 그리드(G)를 형성한다. 이 때, 상기 제 1 소잉 단계(S7)는 기설정된 소잉 라인을 따라 이루어질 수 있다. 또한, 상기 그리드(G)는 엑시머 레이저(excimer laser)를 이용하여 식각됨으로써 형성될 수 있다. In the first sowing step S7, the grid G is formed to have a certain depth from the second surface 110b of the substrate 110. [ At this time, the first sowing step S7 may be performed along a predetermined sawing line. In addition, the grid G may be formed by etching using an excimer laser.

구체적으로, 상기 그리드(G)는 상기 제 2 면(110b)으로부터 상기 인캡슐란트(150)의 하부까지 형성될 수 있다. 즉, 상기 그리드(G)는 상기 기판(110)을 완전히 관통하며, 추가적으로 인캡슐란트(150)의 하부에 대응되는 영역까지 연장되어 형성된다. 따라서, 상기 그리드(G)의 깊이는 상기 기판(110)의 두께보다 크게 형성될 수 있다. 또한, 상기 그리드(G)의 깊이는 100㎛ 이하로 이루어질 수 있다. Specifically, the grid G may be formed from the second surface 110b to a lower portion of the encapsulant 150. That is, the grid G completely penetrates the substrate 110, and further extends to a region corresponding to a lower portion of the encapsulant 150. Therefore, the depth of the grid G may be greater than the thickness of the substrate 110. The depth of the grid G may be 100 mu m or less.

상기 제 2 소잉 단계(S8)에서는 상기 기설정된 소잉 라인을 따라 상기 인캡슐란트(150)의 나머지 영역을 소잉하여 상기 반도체 디바이스(100)를 완전히 독립된 구성으로 분리시킨다. 즉, 상기 인캡슐란트(150)의 상면으로부터 상기 그리드(G)의 저면 사이에 해당되는 영역을 소잉 툴을 이용하여 소잉한다. 여기서, 상기 소잉 툴로써, 예를 들면 소잉 블레이드가 이용되어 상기 인캡슐란트(150)의 기계적인 소잉이 이루어질 수 있다.In the second sowing step S8, the remaining area of the encapsulant 150 is slacked along the preset sawing line to separate the semiconductor device 100 into a completely independent structure. That is, the area between the upper surface of the encapsulant 150 and the lower surface of the grid G is sowed using a sawing tool. Here, as the sawing tool, for example, a sawing blade may be used to mechanically suture the encapsulant 150.

이 때, 상기 엑시머 레이저를 이용하여 형성된 그리드(G)의 경우, 그 폭(L1)이 최소 10㎛를 갖도록 형성될 수 있다. 또한, 상기 블레이드를 이용하여 형성된 컷팅 영역의 경우, 그 폭(L2)이 블레이드의 폭과 유사하게 50 내지 100㎛로 형성될 수 있다. 따라서, 상기 제 1 소잉 단계(S7)에 의하여 형성된 반도체 디바이스(100)의 측면과, 상기 제 2 소잉 단계(S8)에 의하여 형성된 반도체 디바이스(100)의 측면 사이에는 단차(D1)가 존재한다. In this case, in the case of the grid G formed using the excimer laser, the width L1 may be formed to have a minimum of 10 mu m. Further, in the case of the cutting area formed by using the blade, the width L2 may be formed to be 50 to 100 mu m similar to the width of the blade. Therefore, a step D1 exists between the side surface of the semiconductor device 100 formed by the first sowing step S7 and the side surface of the semiconductor device 100 formed by the second sowing step S8.

특히, 도 3을 참조하면, 상기 제 1, 2 소잉 단계(S7, S8) 각각의 소잉 영역의 경계부가 인캡슐란트(150)에 존재하므로, 상기 단차(D1)는 상기 인캡슐란트(150)의 측부에 형성된다.3, since the boundaries of the sowing regions of the first and second sowing steps S7 and S8 are present in the encapsulant 150, the step D1 is the same as the encapsulant 150, As shown in FIG.

다시 말해서, 상기 제 1, 2 소잉 단계(S7, S8)가 서로 다른 소잉 툴을 이용하여 이루어지므로, 소잉 폭의 차이로 인하여 상기 인캡슐란트(150)의 측면에 단차(D1)가 존재할 수 있다. 또는, 소잉 폭 및 기설정된 소잉 라인이 동일하더라도, 제 1, 2 소잉 단계(S7, S8)가 각각 반도체 디바이스(100)의 하부 및 상부에서 별도로 이루어지므로 각각의 소잉 툴의 어라인먼트(alignment) 차이로 인하여 상기 인캡슐란트(150)의 측면에 단차(D1)가 존재할 수 있다. In other words, since the first and second sowing steps S7 and S8 are performed using different sawing tools, the step D1 may exist on the side surface of the encapsulant 150 due to the difference in sawing width . The first and second sowing steps S7 and S8 are separately performed at the lower portion and the upper portion of the semiconductor device 100 so that alignment of each sowing tool is performed even if the sawing width and the predetermined sawing line are the same. The difference D1 may exist on the side of the encapsulant 150 due to the difference.

이처럼, 본 발명은 상기 소잉 단계가 제 1, 2 소잉 단계(S7, S8)로 나누어짐으로써, 상기 기판(110)과 인캡슐란트(150) 사이의 크랙이 발생하는 것을 방지할 수 있다. 즉, 반도체 디바이스(100)의 소잉이 기계적 소잉만으로 이루어질 경우, 상기 기판(110)과 인캡슐란트(150) 사이 영역에 응력이 집중되어 크랙이 발생함으로써 반도체 디바이스(100)에 영향을 줄 수 있다. 하지만, 본 발명에서는 제 1 소잉 단계(S7)를 통해 크랙이 발생할 수 있는 기판(110)과 인캡슐란트(150) 사이의 영역을 미리 식각하고, 이후 나머지 부분을 소잉함으로써 반도체 디바이스(100)에 크랙이 발생하는 것을 방지할 수 있다. As described above, according to the present invention, cracking between the substrate 110 and the encapsulant 150 can be prevented by dividing the sowing step into the first and second sowing steps S7 and S8. That is, if the sowing of the semiconductor device 100 is performed only by mechanical sowing, a stress is concentrated on the region between the substrate 110 and the encapsulant 150, thereby generating a crack, thereby affecting the semiconductor device 100 . However, in the present invention, the region between the substrate 110 and the encapsulant 150, which can crack through the first sowing step S7, is etched in advance, and then the remaining portion is sowed, Cracks can be prevented from occurring.

구체적으로, 상기 제 1 소잉 단계(S7)에 레이저 식각을 적용하여 그리드(G) 형성 시 주변부에 응력이 집중되는 현상을 방지할 수 있다. 즉, 상기 기판(110)과 인캡슐란트(150)를 녹이거나 화학적 성질을 변화시키는 방법으로 그리드(G)를 형성함으로써 기계적인 소잉 방식에 비하여 안정성을 향상시킬 수 있다. 특히, 열 발생률이 적은 엑시머 레이저를 이용하여 그리드(G)의 폭이 보다 증가하는 것을 최소화하는 것이 가능하다. 다시 말해서, 과다한 열이 발생할 경우 주변부의 멜팅으로 그리드(G)의 폭이 증가될 수 있는데, 상기 엑시머 레이저는 이를 최소화하여 그리드(G)의 폭을 미세하게 형성하는 것이 가능하다. 따라서, 상기 기판(110)과 인캡슐란트(150) 사이의 영역에 응력이 집중되는 것을 보다 효과적으로 방지하고, 상기 반도체 디바이스(100)의 품질을 향상시킬 수 있다.Specifically, laser etching may be applied to the first sowing step S7 to prevent stress from concentrating on the peripheral portion when the grid G is formed. That is, by forming the grid G by melting the substrate 110 and the encapsulant 150 or changing the chemical properties, the stability can be improved as compared with the mechanical sawing method. In particular, it is possible to minimize an increase in the width of the grid G by using an excimer laser with a low heat generation rate. In other words, when excessive heat is generated, the width of the grid G may be increased by melting the peripheral portion, and the excimer laser can minimize the width of the grid G to finely form the width of the grid G. Therefore, it is possible to more effectively prevent the stress from concentrating in the region between the substrate 110 and the encapsulant 150, and to improve the quality of the semiconductor device 100.

이하에서는 본 발명의 다른 실시예에 따른 반도체 디바이스에 대하여 설명하도록 한다. Hereinafter, a semiconductor device according to another embodiment of the present invention will be described.

도 4는 본 발명의 다른 실시예에 따른 반도체 디바이스의 단면도이다. 4 is a cross-sectional view of a semiconductor device according to another embodiment of the present invention.

도 4를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 기판(210), 내부 도전성 범프(120), 제 1 반도체 다이(130), 언더필(140), 인캡슐란트(150), 제 2 도전성 범프(160), 상부 패키지(170) 및 언더필(180)을 포함한다. 상기 반도체 디바이스(200)는 상기 기판(210)의 구조를 제외하면 앞선 실시예와 동일한 구조를 가지므로, 이하에서는 상기 기판(210)의 구성을 위주로 설명하도록 한다.4, a semiconductor device 200 according to another embodiment of the present invention includes a substrate 210, an inner conductive bump 120, a first semiconductor die 130, an underfill 140, an encapsulant 150 A second conductive bump 160, an upper package 170, and an underfill 180. Since the semiconductor device 200 has the same structure as that of the previous embodiment except for the structure of the substrate 210, the structure of the substrate 210 will be mainly described below.

상기 기판(210)은 절연층(211), 랜드 영역(212), 도전성 영역(213) 및 도전성 패턴(214)을 포함한다. 상기 기판(210)은 경성인쇄회로기판, 연성인쇄회로기판, 세라믹회로기판, 인터포저 및 그 등가물 중에서 선택된 어느 하나일 수 있다. 이 밖에도 본 발명에서는 다양한 종류의 기판(210)이 이용될 수 있으며, 본 발명에서 기판(210)의 종류가 한정되지 않는다.The substrate 210 includes an insulating layer 211, a land region 212, a conductive region 213, and a conductive pattern 214. The substrate 210 may be any one selected from a rigid printed circuit board, a flexible printed circuit board, a ceramic circuit board, an interposer, and equivalents thereof. In addition, various types of substrates 210 may be used in the present invention, and the type of the substrate 210 is not limited in the present invention.

상기 절연층(211)은 페놀 수지, 에폭시 수지, 폴리이미드 수지, 세라믹, 실리콘, 글래스 및 그 등가물로 이루어진 그룹으로부터 선택된 어느 하나일 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다. The insulating layer 211 may be any one selected from the group consisting of a phenol resin, an epoxy resin, a polyimide resin, a ceramic, a silicon, a glass, and the like, but the present invention is not limited thereto.

상기 랜드 영역(212)은 상기 절연층(211)의 하부로 노출되며, 외부 도전성 범프(190)와 전기적으로 접속된다. The land area 212 is exposed under the insulating layer 211 and is electrically connected to the external conductive bump 190.

상기 도전성 영역(213)은, 예를 들면 관통전극(TSV, Through Silicon Via)으로 구비될 수 있으며, 상기 절연층(211)의 상면과 하면을 관통하도록 형성된다. 상기 도전성 영역(213)은 상기 절연층(211)의 상면과 하면을 통해 노출되어 각각 상기 랜드 영역(212) 및 도전성 패턴(214)과 연결된다. 상기 도전성 영역(213)은 통상의 구리, 알루미늄 및 그 등가물 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.The conductive region 213 may be formed of, for example, a through silicon via (TSV), and is formed to penetrate the upper surface and the lower surface of the insulating layer 211. The conductive region 213 is exposed through the top and bottom surfaces of the insulating layer 211 and is connected to the land region 212 and the conductive pattern 214, respectively. The conductive region 213 may be formed of any one selected from ordinary copper, aluminum, and the like, but the present invention is not limited thereto.

상기 도전성 패턴(214)은 상기 절연층(211)의 상부로 노출되며, 상기 제 1 반도체 다이(130)와 전기적으로 접속된다. The conductive pattern 214 is exposed to the top of the insulating layer 211 and is electrically connected to the first semiconductor die 130.

한편, 상기 반도체 디바이스(200)는 앞선 실시예와 마찬가지로, 인캡슐란트(150)의 측면에 단차(D2)가 존재한다. 즉, 상기 반도체 디바이스(200) 역시 제조 과정에서 제 1, 2 소잉 단계를 통해 소잉이 이루어지므로 단차(D2)가 존재할 수 있다. 특히, 응력 집중이 발생할 수 있는 영역을 엑시머 레이저를 이용하여 먼저 소잉하고(제 1 소잉 단계), 이후 소잉 블레이드를 이용하여 나머지 영역을 소잉함으로써(제 2 소잉 단계), 상기 반도체 디바이스(200)에 크랙이 발생하는 것을 방지하여 디바이스의 신뢰도를 향상시킬 수 있다. Meanwhile, in the semiconductor device 200, the step D2 is present on the side surface of the encapsulant 150, as in the previous embodiment. That is, since the semiconductor device 200 is sown through the first and second sawing steps in the manufacturing process, the step D2 may exist. Particularly, the region where stress concentration may occur is sown first using an excimer laser (first sowing step), and then the remaining region is sowed using a sawing blade (second sowing step), and the semiconductor device 200 It is possible to prevent cracks from occurring and improve the reliability of the device.

한편, 이러한 제 1, 2 소잉 단계는 본 발명에 개시된 반도체 디바이스(100, 200)에만 적용되는 것은 아니다. 즉, 본 발명에 개시된 것과 다른 구성을 갖는 반도체 디바이스의 제조 과정에서도, 싱귤레이션 시 상기의 제 1, 2 소잉 단계가 적용될 수 있다.On the other hand, the first and second sawing steps are not limited to the semiconductor devices 100 and 200 disclosed in the present invention. That is, in the manufacturing process of a semiconductor device having a configuration different from that disclosed in the present invention, the above-described first and second sawing steps can be applied during singulation.

이상에서 설명한 것은 본 발명에 의한 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.Although the present invention has been described in connection with what is presently considered to be preferred embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined in the appended claims.

100, 200; 반도체 디바이스 110, 210; 기판
120; 내부 도전성 범프 130; 제 1 반도체 다이
140; 언더필 150; 인캡슐란트
160; 제 2 도전성 범프 170; 상부 패키지
180; 언더필 190; 외부 도전성 범프
G; 그리드 D1, D2; 단차부100, 200; Semiconductor devices 110, 210; Board
120; Internal conductive bump 130; The first semiconductor die
140; Underfill 150; Encapsulation
160; A second conductive bump 170; Upper package
180; Underfill 190; External conductive bump
G; Grids D1 and D2; Stepped portion

Claims (17)

서로 마주보는 제 1 면 및 제 2 면을 포함하는 기판을 준비하는 기판 준비 단계;
상기 기판의 제 1 면에 다수의 반도체 다이를 접속하는 반도체 다이 접속 단계;
상기 제 1 면을 인캡슐란트로 인캡슐레이션하는 인캡슐레이션 단계;
상기 기판의 제 2 면에 다수의 외부 도전성 범프를 접속하는 도전성 범프 접속 단계; 및
상기 기판 및 인캡슐란트를 소잉하여 상기 기판과 다수의 반도체 다이를 독립된 반도체 디바이스로 분리하는 소잉 단계를 포함하고,
상기 기판 준비 단계는 캐리어 위에 상기 제1,2면을 갖는 절연층을 형성하되, 상기 절연층의 제1면에 도전성 패턴이 형성되도록 하고, 상기 절연층의 제2면에 랜드 영역이 형성되도록 하며, 상기 절연층의 제1,2면 사이에 재배선층이 형성되도록 하고, 또한 상기 절연층의 제1면 외측에 상기 도전성 패턴과 전기적으로 접속되는 내부 도전성 범프를 형성하여 이루어지고,
상기 소잉 단계는 상기 인캡슐란트와 함께 상기 기판 중 상기 절연층을 소잉하여 이루어지는 것을 특징으로 하는 반도체 디바이스의 제조 방법. A substrate preparation step of preparing a substrate including first and second surfaces facing each other;
A semiconductor die connecting step of connecting a plurality of semiconductor dies to a first surface of the substrate;
Encapsulating the first side with encapsulant;
A conductive bump connecting step of connecting a plurality of external conductive bumps to the second surface of the substrate; And
And sowing the substrate and the encapsulant to separate the substrate and the plurality of semiconductor dies into independent semiconductor devices,
The substrate preparation step may include forming an insulating layer having the first and second surfaces on the carrier, wherein a conductive pattern is formed on the first surface of the insulating layer, and a land area is formed on the second surface of the insulating layer , A re-wiring layer is formed between the first and second surfaces of the insulating layer, and an internal conductive bump is formed outside the first surface of the insulating layer and electrically connected to the conductive pattern,
Wherein the sowing step comprises sowing the insulating layer of the substrate together with the encapsulant. 제 1 항에 있어서,
상기 소잉 단계는, 상기 기판의 제 2 면으로부터 상기 기판을 완전히 관통하며, 상기 인캡슐란트의 소정 깊이의 영역까지 연장되어 형성된 일정 깊이를 갖도록 그리드를 형성하는 제 1 소잉 단계 및 상기 인캡슐란트로부터 상기 제1 소잉 단계에서 형성된 상기 그리드의 저면에 해당되는 영역을 소잉하여 상기 인캡슐레이션을 관통하여 절단하는 제 2 소잉 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method according to claim 1,
Wherein the sowing step includes the step of completely penetrating the substrate from the second side of the substrate and extending to a region of a predetermined depth of the encapsulant A first sowing step of forming a grid so as to have a predetermined depth and a second sowing step of sowing an area corresponding to a bottom surface of the grid formed in the first sowing step from the encapsulant through the encapsulation, Wherein the step of forming the semiconductor device comprises the steps of: 제 1 항에 있어서,
상기 내부 도전성 범프는 상기 인캡슐란트에 의하여 노출되도록 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method according to claim 1,
Wherein the internal conductive bump is formed to be exposed by the encapsulant. 제 1 항에 있어서,
상기 인캡슐레이션 단계 이후, 상기 내부 도전성 범프와 전기적으로 접속되도록 상기 반도체 다이의 상부에 상부 패키지를 적층하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method according to claim 1,
Further comprising laminating an upper package on top of the semiconductor die to be electrically connected to the inner conductive bump after the encapsulation step. 제 4 항에 있어서,
상기 상부 패키지는 기판, 상기 기판에 접속되는 또 다른 반도체 다이 및 상기 또 다른 반도체 다이를 인캡슐레이션하는 인캡슐란트를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.5. The method of claim 4,
Wherein the top package comprises a substrate, another semiconductor die connected to the substrate, and an encapsulant encapsulating the another semiconductor die. 제 4 항에 있어서,
상기 내부 도전성 범프와 상기 상부 패키지 사이에는 또 다른 도전성 범프가 더 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.5. The method of claim 4,
Wherein another conductive bump is further formed between the internal conductive bump and the upper package. 제 2 항에 있어서,
상기 제 1 소잉 단계는 엑시머 레이저를 이용하여 이루어지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.3. The method of claim 2,
Wherein the first annealing step is performed using an excimer laser. 제 2 항에 있어서,
상기 제 2 소잉 단계는 소잉 블레이드를 이용하여 이루어지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.3. The method of claim 2,
Wherein the second sawing step is performed using a sawing blade. 제 2 항에 있어서,
상기 그리드의 깊이는 상기 기판의 두께보다 크게 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.3. The method of claim 2,
Wherein the depth of the grid is larger than the thickness of the substrate. 제 2 항에 있어서,
상기 인캡슐란트의 측면에는 단차가 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.3. The method of claim 2,
Wherein a step is formed on a side surface of the encapsulant. 제 1 항에 있어서,
상기 인캡슐레이션 단계와 상기 외부 도전성 범프 접속 단계의 사이에 상기 기판으로부터 상기 캐리어를 제거하는 단계를 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.The method according to claim 1,
And removing the carrier from the substrate between the encapsulation step and the external conductive bump connection step. 서로 마주보는 제 1 면 및 제 2 면을 포함하는 기판;
상기 기판의 제 1 면에 접속된 반도체 다이;
상기 기판의 제 1 면을 인캡슐레이션하는 인캡슐란트; 및
상기 기판의 제 2 면에 접속된 외부 도전성 범프를 포함하고,
상기 기판은 캐리어 위에 상기 제1,2면을 갖는 절연층을 형성하되, 상기 절연층의 제1면에 도전성 패턴이 형성되도록 하고, 상기 절연층의 제2면에 랜드 영역이 형성되도록 하며, 상기 절연층의 제1,2면 사이에 재배선층이 형성되도록 하고, 또한 상기 절연층의 제1면 외측에 상기 도전성 패턴과 전기적으로 접속되는 내부 도전성 범프를 형성하여 이루어지고,
상기 인캡슐란트와 함께 상기 기판 중 상기 절연층을 소잉하여 이루어지는 것을 특징으로 하는 반도체 디바이스.A substrate comprising a first side and a second side facing each other;
A semiconductor die connected to the first side of the substrate;
An encapsulant for encapsulating the first side of the substrate; And
And an external conductive bump connected to a second side of the substrate,
Wherein the substrate is formed with an insulating layer having the first and second surfaces on a carrier, a conductive pattern is formed on a first surface of the insulating layer, a land area is formed on a second surface of the insulating layer, A re-wiring layer is formed between the first and second surfaces of the insulating layer, and an inner conductive bump is formed outside the first surface of the insulating layer and electrically connected to the conductive pattern,
And the insulating layer is sown in the substrate together with the encapsulant. 제 12 항에 있어서,
상기 기판과 상기 인캡슐란트가 소잉되어 형성된 측면에는 단차가 형성되며, 상기 단차는 상기 기판의 측면과 상기 인캡슐란트의 일부 측면의 영역까지 동일 평면으로 이어진 제1 단차면과, 상기 인캡슐란트의 상기 제1 단차면의 끝단에서 상기 인캡슐란트 상면까지 동일 평면으로 이어진 제2 단차면으로 구성되는 것을 특징으로 하는 반도체 디바이스.13. The method of claim 12,
Wherein a step is formed on a side surface formed by sowing the substrate and the encapsulant, the step includes a first stepped surface extending in the same plane from a side surface of the substrate to a part of a side surface of the encapsulant, And a second stepped surface extending from the end of the first stepped surface to the upper surface of the encapsulant on the same plane. 제 12 항에 있어서,
상기 내부 도전성 범프는 상기 인캡슐란트에 의하여 노출되는 것을 특징으로 하는 반도체 디바이스.13. The method of claim 12,
Wherein the internal conductive bump is exposed by the encapsulant. 제 12 항에 있어서,
상기 반도체 다이의 상부에 적층되며, 상기 내부 도전성 범프와 전기적으로 접속되는 상부 패키지를 더 포함하는 것을 특징으로 하는 반도체 디바이스.13. The method of claim 12,
Further comprising an upper package stacked on top of the semiconductor die and electrically connected to the inner conductive bump. 제 13 항에 있어서,
상부 패키지는 기판, 상기 기판에 접속되는 또 다른 반도체 다이 및 상기 또 다른 반도체 다이를 인캡슐레이션하는 인캡슐란트를 포함하는 것을 특징으로 하는 반도체 디바이스.14. The method of claim 13,
Wherein the top package comprises a substrate, another semiconductor die connected to the substrate, and an encapsulant encapsulating the another semiconductor die. 제 15 항에 있어서,
상기 내부 도전성 범프와 상부 패키지 사이에 위치하는 또 다른 도전성 범프를 더 포함하는 것을 특징으로 하는 반도체 디바이스.16. The method of claim 15,
Further comprising another conductive bump located between the inner conductive bump and the upper package.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10879163B2 (en) 2018-07-31 2020-12-29 Samsung Electronics Co., Ltd. Fan-out semiconductor package having redistribution line structure
US11610828B2 (en) 2020-09-07 2023-03-21 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacture

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000286366A (en) * 1999-03-30 2000-10-13 Mitsubishi Electric Corp Semiconductor device and manufacture thereof
KR101573314B1 (en) * 2015-09-18 2015-12-02 앰코 테크놀로지 코리아 주식회사 Package On Package

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000286366A (en) * 1999-03-30 2000-10-13 Mitsubishi Electric Corp Semiconductor device and manufacture thereof
KR101573314B1 (en) * 2015-09-18 2015-12-02 앰코 테크놀로지 코리아 주식회사 Package On Package

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10879163B2 (en) 2018-07-31 2020-12-29 Samsung Electronics Co., Ltd. Fan-out semiconductor package having redistribution line structure
US11462464B2 (en) 2018-07-31 2022-10-04 Samsung Electronics Co., Ltd. Fan-out semiconductor package having redistribution line structure
US11610828B2 (en) 2020-09-07 2023-03-21 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacture
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