Nothing Special   »   [go: up one dir, main page]

KR101697527B1 - 디지털 회로의 오동작을 방지하기 위한 보호 회로 - Google Patents

디지털 회로의 오동작을 방지하기 위한 보호 회로 Download PDF

Info

Publication number
KR101697527B1
KR101697527B1 KR1020150140221A KR20150140221A KR101697527B1 KR 101697527 B1 KR101697527 B1 KR 101697527B1 KR 1020150140221 A KR1020150140221 A KR 1020150140221A KR 20150140221 A KR20150140221 A KR 20150140221A KR 101697527 B1 KR101697527 B1 KR 101697527B1
Authority
KR
South Korea
Prior art keywords
circuit
output
reset
digital circuit
malfunction
Prior art date
Application number
KR1020150140221A
Other languages
English (en)
Inventor
이명희
조원희
강석환
조영욱
Original Assignee
울산과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 울산과학기술원 filed Critical 울산과학기술원
Priority to KR1020150140221A priority Critical patent/KR101697527B1/ko
Application granted granted Critical
Publication of KR101697527B1 publication Critical patent/KR101697527B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits

Landscapes

  • Electronic Switches (AREA)

Abstract

본 발명의 일 실시예에 의한 디지털 회로의 오동작을 방지하기 위한 보호 회로는, 주파수 발진기의 출력과 파워 온 리셋 회로의 출력을 수신하는 디지털 회로의 보호 회로에 있어서, 상기 주파수 발진기의 출력과 상기 파워 온 리셋 회로의 출력에 기반하여 상기 디지털 회로의 동작 준비가 완료되었음을 나타내는 준비 완료 신호를 출력하는 오동작 방지부를 포함하여, 최소한의 구성요소를 사용하여 파워 온 리셋 회로의 리셋 펄스의 지속 시간 동안 안정화되지 못한 주파수 발진기로 인한 디지털 회로의 오동작을 방지할 수 있다.

Description

디지털 회로의 오동작을 방지하기 위한 보호 회로{Protection circuit for preventing a digital circuitry from abnormal operations}
본 발명은 디지털 회로의 오동작을 방지하기 위한 보호 회로에 관한 것이다.
디지털 회로에는 보통 주파수 발진기(Oscillator)와 파워 온 리셋(Power On Reset) 회로가 부가적으로 부착된다. 주파수 발진기는 사각파형 펄스(이하 클록 신호)를 주기적으로 발생시켜 디지털 회로가 동기적으로 작동할 수 있도록 해준다.
파워 온 리셋 회로는 디지털 회로 안에 있는 메모리 소자들의 값들이 초기화되도록 전원이 인가된 후 일정 시간 동안 리셋 펄스를 발생시킨다. 이 리셋 펄스는 디지털 회로의 동작을 일시정지시키는 역할도 수행한다. 이 일시정지되어 있는 시간동안 주파수 발진기는 안정화되어 주기적인 펄스를 발생시킬 수 있어야 한다.
그러나 문제는 주파수 발진기가 주어진 파워 온 리셋 시간(보통 수 백 ㎲에서 수 ㎳)동안 안정화되지 못했을 경우이다. 보통 저사양의 주파수 발진기는 회로의 노이즈를 이용하여 작동하도록 설계되기도 하는데, 이 경우 회로의 노이즈에 따라 주어진 시간 안에 안정화되지 못할 수도 있다. 즉, 주파수 발진기가 안정화되는 시간을 tSET이라 하고, 파워 온 리셋 회로의 리셋 펄스의 지속 시간을 tRST이라고 할 때, tSET > tRST이 되면 도 1과 같은 문제가 발생할 수 있다.
도 1은 주파수 발진기가 주어진 시간 내에 발진하지 못했을 경우 발생하는 문제의 상황을 타이밍 다이어그램으로 나타낸 것이다. tSET이 tRST보다 훨씬 큰 것을 확인할 수 있다. 전원 전압(VDD)은 매우 짧은 상승 시간(tRISE)(보통 1㎳ 이내) 동안 서서히 증가한다. 이에 따라 파워 온 리셋 회로는 전원이 안정된 후에도 일정 시간(tRST)동안 리셋 펄스(RP)를 제공한다. 이 리셋 펄스(RP)에 의해 디지털 회로 내 기억 소자들의 값이 알 수 없는 값에서 기본 값(여기에선, 로우 레벨)으로 초기화 된다.
상위 시스템과 같은 외부 회로는 파워 온 리셋의 리셋 펄스가 끝나면, 회로가 초기화되어 동작할 준비가 되었다는 것으로 인식하게 된다. 외부 회로에서 입력 값을 tRST 시간 이후 입력하는 것을 볼 수 있다. 그러나 주파수 발진기에서 클록 신호가 발생되지 않고 있기 때문에 디지털 회로는 도 1의 ① 에 표시된 바와 같이, 이 입력 값들을 모두 놓치게 된다. 그러다 tSET 시간 즈음해선 클록 신호가 안정되어 도 1의 ② 에 표시된 바와 같이, 디지털 회로는 입력 값들을 받아들여 신호처리를 시작한다.
그러나 이미 놓친 입력값들로 인해 디지털 회로는 비정상적으로 동작할 가능성이 매우 높아지게 된다.
하기의 특허문헌 1은 타임 스위치의 제어 메모리 초기화 장치를 개시하고 있다.
KR 2002-0044918 A
본 발명이 해결하고자 하는 과제는, 주파수 발진기와 파워 온 리셋 회로가 부가적으로 부착된 디지털 회로에 있어서 파워 온 리셋 시간 동안 안정화되지 못한 주파수 발진기로 인한 디지털 회로의 오동작을 방지할 수 있는, 디지털 회로의 오동작을 방지하기 위한 보호 회로를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 의한 디지털 회로의 오동작을 방지하기 위한 보호 회로는,
주파수 발진기의 출력과 파워 온 리셋 회로의 출력을 수신하는 디지털 회로의 보호 회로에 있어서,
상기 주파수 발진기의 출력과 상기 파워 온 리셋 회로의 출력에 기반하여 상기 디지털 회로의 동작 준비가 완료되었음을 나타내는 준비 완료 신호를 출력하는 오동작 방지부를 포함한다.
본 발명의 일 실시예에 의한 디지털 회로의 오동작을 방지하기 위한 보호 회로에 있어서, 상기 오동작 방지부는,
상기 파워 온 리셋 회로에서 출력되는 리셋 펄스의 지속 시간 동안 리셋되고,
상기 리셋 펄스의 지속 시간 이후에 상기 주파수 발진기에서 출력되는 클록 신호에 따라 상기 준비 완료 신호를 출력할 수 있다.
또한, 본 발명의 일 실시예에 의한 디지털 회로의 오동작을 방지하기 위한 보호 회로에 있어서, 상기 오동작 방지부는 D-플립플롭을 포함하고,
상기 D-플립플롭의 D 입력 단자에는 논리 레벨 "하이(high)"인 전원 전압이 인가되고, 상기 D-플립플롭의 리셋 단자에는 상기 파워 온 리셋 회로의 출력이 인가되며, 상기 D-플립플롭의 클록 단자에는 상기 주파수 발진기의 출력이 인가되고,
상기 D-플립플롭은 상기 준비 완료 신호를 상기 디지털 회로의 상위 시스템 및 상기 디지털 회로에 제공할 수 있다.
또한, 본 발명의 일 실시예에 의한 디지털 회로의 오동작을 방지하기 위한 보호 회로에 있어서, 상기 상위 시스템은 상기 준비 완료 신호가 수신되지 않는 경우 상기 디지털 회로에 입력 신호를 제공하지 않고, 상기 준비 완료 신호가 수신되는 경우, 상기 디지털 회로에 입력 신호를 제공하며, 상기 디지털 회로는 상기 준비 완료 신호가 수신되는 경우 작동을 시작할 수 있다.
또한, 본 발명의 일 실시예에 의한 디지털 회로의 오동작을 방지하기 위한 보호 회로는, 상기 D-플립플롭의 D 입력 단자와 접지 사이에 연결된 제1 커패시터, 상기 D-플립플롭의 리셋 입력 단자와 접지 사이에 연결된 제2 커패시터 및 상기 D-플립플롭의 출력 단자와 접지 사이에 연결된 제3 커패시터를 더 포함할 수 있다.
또한, 본 발명의 일 실시예에 의한 디지털 회로의 오동작을 방지하기 위한 보호 회로에 있어서, 상기 오동작 방지부는 상기 디지털 회로에 내장될 수 있다.
본 발명의 일 실시예에 의하면, 부가적인 검파 회로(detection circuit)를 개발할 필요 없이 최소한의 구성요소를 사용하여 파워 온 리셋 회로의 리셋 펄스의 지속 시간 동안 안정화되지 못한 주파수 발진기로 인한 디지털 회로의 오동작을 방지할 수 있다. 예를 들어, 본 발명의 일 실시예에 의하면, 단 1개의 D-플립플롭을 사용하여 디지털 회로의 오동작을 방지할 수 있다. D-플립플롭은 디지털 회로에서 가장 작은 단위 기억 소자로서 전체 시스템에서 차지하는 비용은 거의 0에 가깝다. 특수한 응용에서는 이러한 페일-세이프(fail-safe) 기능을 필수적으로 요구하게 되는데, 본 발명의 일 실시예에 의한 디지털 회로의 오동작을 방지하기 위한 보호 회로를 이용하면, 거의 0의 비용으로 페일 세이프의 요구 조건을 만족시킬 수 있으므로, 매우 경쟁력 있는 회로를 설계할 수 있다.
도 1은 주파수 발진기가 주어진 시간 내에 발진하지 못했을 경우 발생하는 문제의 상황을 도시한 타이밍 다이어그램.
도 2는 본 발명의 일 실시예에 의한 디지털 회로의 오동작을 방지하기 위한 보호 회로가 적용되는 디지털 회로를 도시한 도면.
도 3 내지 도 6은 본 발명의 일 실시예에 의한 디지털 회로의 오동작을 방지하기 위한 보호 회로의 동작을 설명하기 위한 타이밍 다이어그램.
도 7은 본 발명의 일 실시예에 의한 디지털 회로의 오동작을 방지하기 위한 보호 회로가 디지털 주 회로에 내장되는 실시예를 도시한 도면.
도 8은 본 발명의 다른 실시예에 의한 디지털 회로의 오동작을 방지하기 위한 보호 회로를 도시한 도면.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야 한다.
본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
또한, "제1", "제2", "일면". "타면" 등의 용어는, 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.
이하, 본 발명을 설명함에 있어, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 의한 디지털 회로의 오동작을 방지하기 위한 보호 회로(204)가 적용되는 디지털 회로를 도시한 도면이다.
도 2를 참조하면, 본 발명의 일 실시예에 의한 디지털 회로의 오동작을 방지하기 위한 보호 회로(204)는, 주파수 발진기(200)의 출력(CLK)과 파워 온 리셋 회로(202)의 출력(POR)에 기반하여 디지털 주 회로(206)의 동작 준비가 완료되었음을 나타내는 준비 완료 신호(READY, 도 3 내지 도 6 참조)를 출력하는 오동작 방지부(204)를 포함한다.
상기 오동작 방지부(204)는, 상기 파워 온 리셋 회로(202)에서 출력되는 리셋 펄스(RP, 도 3 내지 도 6 참조)의 지속 시간 동안 리셋되고, 상기 리셋 펄스(RP)의 지속 시간 이후에 상기 주파수 발진기(200)에서 출력되는 클록 신호(CLK)에 따라 상기 준비 완료 신호(READY)를 출력한다.
상기 리셋 펄스(RP)는 상기 디지털 주 회로(206) 안의 메모리 소자들(미도시)의 값을 초기화하기 위하여 상기 파워 온 리셋 회로(202)에서 출력되는 신호이다.
상기 오동작 방지부(205)는 준비 완료 신호(READY)를 생성하여 상위 시스템(미도시) 및 상기 디지털 주 회로(206)에 제공한다.
상기 디지털 주 회로(206)의 동작을 조정하는 상기 상위 시스템은 상기 준비 완료 신호(READY)가 수신되지 않는 경우 상기 디지털 주 회로(206)에 입력 신호를 제공하지 않고, 상기 준비 완료 신호(READY)가 수신되는 경우, 상기 디지털 주 회로(206)에 입력 신호를 제공하며, 상기 디지털 주 회로(206)는 상기 준비 완료 신호(READY)가 수신되는 경우 작동을 시작한다.
상기 준비 완료 신호(READY)는 상기 디지털 주 회로(206)가 올바르게 동작할 수 있다는 것을 알리는 신호이다.
상기 디지털 주 회로(206)를 조정하는 상기 상위 시스템은 상기 준비 완료 신호(READY)가 수신되는 경우, 상기 디지털 주 회로(206)가 동작 준비가 되었다고 판단하여, 입력 신호를 디지털 주 회로(206)에 제공한다. 또한, 상기 디지털 주 회로(206)도 상기 준비 완료 신호(READY)가 수신되는 경우, 자기 자신이 올바르게 초기화되었고, 클록 신호도 올바르게 입력되고 있어 동작 준비가 되었다고 판단한다.
상기 준비 완료 신호(READY)가 상기 디지털 주 회로(206)에 인가되는 것은, 상기 디지털 주 회로(206)가 정식 동작을 개시하기 전에 올바르게 작동할 준비가 되었는지를 자가 점검함으로써, 오류가 발생하지 않도록 신뢰성을 보장하는 확인 과정이다.
도 2에 도시된 본 발명의 일 실시예에 의한 디지털 회로의 오동작을 방지하기 위한 보호 회로(204)는, 상기 파워 온 리셋 회로(202)의 리셋 펄스(RP)의 지속 시간(tRST) 안에 주파수 발진기(200)의 클록 신호(CLK)가 발생되지 못할 경우, 전체 시스템의 동작을 일시적으로 지연시켜 전체 시스템의 비정상 작동을 예방한다.
도 2에 도시된 바와 같이, 상위 시스템은 보호 회로(204)에서 준비 완료 신호(READY)가 발생하는 경우 입력 신호를 제공하도록 구성되어야 하고, 디지털 주 회로(206) 또한 준비 완료 신호(READY)가 발생하는 경우 작동을 시작하도록 구성되어야 한다.
본 발명의 일 실시예에 의한 디지털 회로의 오동작을 방지하기 위한 보호 회로(204)의 내부는 도 2에 도시된 바와 같이, 오동작 방지부로서, 단 1개의 D-플립플롭(205)으로 구성되어 있으며, D-플립플롭(205)의 입력(D)은 전원 전압(VDD)인 논리 레벨 "하이(HIGH)"가 인가되어 고정(tie)되어 있고, 이는 물리적으로 전원에 연결되어 있다. D-플립플롭(205)의 리셋 단자(RST)에는 파워 온 리셋 회로(202)의 출력(POR)이 인가되고, 클록 단자(CK)에는 주파수 발진기(200)의 클록 신호(CLK)가 인가된다. 또한 D-플립플롭(205)의 출력 단자(Q)에서는 출력 신호(FOUT(READY))가 출력되고, D-플립플롭(205)에서 준비 완료 신호(READY)가 발생하는 경우 발생된 준비 완료 신호(READY)가 디지털 주 회로(206)와 상위 시스템(미도시)에 제공된다.
본 발명의 일 실시예에 의한 디지털 회로의 오동작을 방지하기 위한 보호 회로(204)는 도 3 내지 도 6에 도시된 바와 같이 발생할 수 있는 모든 경우의 수에서 디지털 주 회로(206)의 올바른 동작을 보장하게 된다.
먼저 도 3은 일반적인 동작 상황을 도시한 것으로, 파워 온 리셋 회로(202)에서 출력되는 리셋 펄스(RP)의 지속 시간(tRST) 이내에 주파수 발진기(200)가 안정화된 경우이다. 이 경우, 보호 회로(204)에서 출력되는 준비 완료 신호(READY)는 tRST이 우성 인자(dominant factor)가 된다. tSET는 주파수 발진기(200)가 안정화되는 시간을 나타낸다.
다음으로 도 4는 주파수 발진기(200)의 안정화 시간이 매우 늦어진 경우로, 파워 온 리셋 회로(202)에서 출력되는 리셋 펄스(RP)의 지속 시간(tRST) 이내에 주파수 발진기(200)가 안정화되지 못한 경우이다. 그렇다 하더라도 주파수가 정상적으로 발진하기 시작하면, 보호 회로(204)가 정상적인 발진을 인지하여 준비 완료 신호(READY)를 발생시킬 수 있게 된다. 이로써 보호 회로(204)는 준비 완료 신호(READY)를 발생시켜 상위 시스템(미도시)과 디지털 주 회로(206)에 제공함으로써, 회로 초기화를 완료하였고, 입력 값 또한 받아들일 준비가 되었음을 상위 시스템(미도시)과 디지털 주 회로(206)에 알리게 된다. 이 경우, 준비 완료 신호(READY)는 tSET이 우성 인자가 된다.
도 5는 전원 전압(VDD)이 올라가는 속도가 매우 늦어진 경우로, 파워 온 리셋 회로(202)에서 출력되는 리셋 펄스(RP)의 지속 시간(tRST)이 길어지게 된다. 따라서, 주파수 발진기(200)는 tRST보다 빠른 시간에 안정화될 수 있다. 비록 주파수 발진기(200)는 빠르게 안정화되어 클록 신호(CLK)를 발생시키지만, 파워 온 리셋 회로(202)에서 출력되는 리셋 펄스(RP)에 의해 전체 회로를 아직 초기화시키는 중이므로, 회로는 일시 정지 되어 있고, 준비 완료 신호(READY)는 0(로우 레벨)이 된다. 파워 온 리셋 회로(202)에서 출력되는 리셋 펄스(RP)에 의한 전체 회로 초기화가 끝나면, 보호 회로(204)는 다음 번 클록 신호의 상승 엣지(rising edge)에서 준비 완료 신호(READY)를 1(하이 레벨)로 바꾸게 된다. 이 경우, 보호 회로(204)의 준비 완료 신호(READY)는 tRST이 우성 인자가 된다.
마지막으로 도 6은 전원 전압(VDD)이 올라가는 속도가 매우 늦어지고, 주파수 발진기(200)의 안정화 시간(tSET)도 길어진 경우이다. 전원 전압(VDD)이 올라가는 속도가 매우 늦어지더라더도, 디지털 회로를 구성하는 논리 소자들의 역치 전압(VTH) 이상으로 리셋 펄스(RP)가 유지되어 전체 회로는 충분히 초기화 된다. 이후 보호 회로(204)는 주파수 발진기(200)가 안정화되어 정상 작동하기를 기다리게 되고, 정상적인 클록 신호가 들어오기 시작하면 준비 완료 신호(READY)를 1(하이 레벨)로 바꾸게 된다. 이 경우, 준비 완료 신호(READY)는 tSET이 우성 인자가 된다.
상기와 같이, 본 발명의 일 실시예에 의한 디지털 회로의 오동작을 방지하기 위한 보호 회로(204)는, 파워 온 리셋 회로(202)와 주파수 발진기(200)로 인해 발생할 수 있는 문제의 상황들로부터 설계 시스템을 보호할 수 있다.
한편, 도 7은 본 발명의 일 실시예에 의한 디지털 회로의 오동작을 방지하기 위한 보호 회로(704)가 디지털 주 회로(706)에 내장되는 실시예를 도시한 도면이다.
도 7을 참조하면, 본 발명의 일 실시예에 의한 디지털 회로의 오동작을 방지하기 위한 보호 회로(704)는 디지털 주 회로(706)에 내장되어 있다. 상기 보호 회로(704)는 오동작 방지부로서 D-플립플롭(705)을 포함하며, 주파수 발진기(700)의 출력(CLK) 및 파워 온 리셋 회로(702)의 출력(POR)에 기반하여, 준비 완료 신호(READY)를 생성하고, 생성된 준비 완료 신호(READY)를 상위 시스템과 디지털 주 회로(706)에 제공한다.
도 8은 본 발명의 다른 실시예에 의한 디지털 회로의 오동작을 방지하기 위한 보호 회로(800)를 도시한 도면이다.
도 8에 도시된 본 발명의 일 실시예에 의한 디지털 회로의 오동작을 방지하기 위한 보호 회로(800)는 D-플립플롭으로 구성되어 있으며, D 입력 단자(D)와 접지 사이에 제1 커패시터(C1)가 연결되어 있고, 리셋 입력 단자(RST)와 접지 사이에 제2 커패시터(C2)가 연결되어 있으며, 출력 단자(Q)와 접지 사이에 제3 커패시터(C3)가 연결되어 있다.
상기 제1 내지 제3 커패시터(C1 내지 C3)는 특별히 높은 신뢰성을 요구하는 응용을 위해 보호 회로(800)의 입출력단에 추가되는 것으로서, 입출력 신호의 흔들림을 방지하기 위한 것이다. 제1 커패시터(C1)는 불안정한 전원 전압(VDD)의 공급으로 인해 발생하는 오동작을 방지하기 위한 것이고, 제2 커패시터(C2)는 파워 온 리셋 회로(202)의 출력(POR)에 존재하는 잡음을 제거하기 위한 것이며, 제3 커패시터(C3)는 보호 회로(800)의 출력의 흔들림을 방지하여 출력 신호를 안정화시키기 위한 것이다.
이상 본 발명을 구체적인 실시예를 통하여 상세하게 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로, 본 발명의 구체적인 보호 범위는 첨부된 청구범위에 의하여 명확해질 것이다.
200, 700 : 주파수 발진기 202, 702 : 파워 온 리셋 회로
204, 704, 800 : 보호 회로 205, 705 : D-플립플롭
206, 706 : 디지털 주 회로 C1, C2, C3 : 제1 내지 제3 커패시터
READY : 준비 완료 신호 RP : 리셋 펄스
CLK : 클록 신호 POR : 파워 온 리셋 회로의 출력

Claims (6)

  1. 주파수 발진기의 출력과 파워 온 리셋 회로의 출력을 수신하는 디지털 회로의 보호 회로에 있어서,
    상기 주파수 발진기의 출력과 상기 파워 온 리셋 회로의 출력에 기반하여 상기 디지털 회로의 동작 준비가 완료되었음을 나타내는 준비 완료 신호를 출력하는 오동작 방지부를 포함하며,
    상기 오동작 방지부는,
    상기 파워 온 리셋 회로에서 출력되는 리셋 펄스의 지속 시간 동안 리셋되고,
    상기 리셋 펄스의 지속 시간 이후에 상기 주파수 발진기에서 출력되는 클록 신호에 따라 상기 준비 완료 신호를 출력하며,
    상기 오동작 방지부는 D-플립플롭을 포함하고,
    상기 D-플립플롭의 D 입력 단자에는 논리 레벨 "하이(high)"인 전원 전압이 인가되고, 상기 D-플립플롭의 리셋 단자에는 상기 파워 온 리셋 회로의 출력이 인가되며, 상기 D-플립플롭의 클록 단자에는 상기 주파수 발진기의 출력이 인가되고,
    상기 D-플립플롭은 상기 준비 완료 신호를 상기 디지털 회로의 상위 시스템 및 상기 디지털 회로에 제공하는, 디지털 회로의 오동작을 방지하기 위한 보호 회로.
  2. 삭제
  3. 삭제
  4. 청구항 1에 있어서,
    상기 상위 시스템은 상기 준비 완료 신호가 수신되지 않는 경우 상기 디지털 회로에 입력 신호를 제공하지 않고, 상기 준비 완료 신호가 수신되는 경우, 상기 디지털 회로에 입력 신호를 제공하며,
    상기 디지털 회로는 상기 준비 완료 신호가 수신되는 경우 작동을 시작하는, 디지털 회로의 오동작을 방지하기 위한 보호 회로.
  5. 청구항 4에 있어서,
    상기 D-플립플롭의 D 입력 단자와 접지 사이에 연결된 제1 커패시터, 상기 D-플립플롭의 리셋 단자와 접지 사이에 연결된 제2 커패시터 및 상기 D-플립플롭의 출력 단자와 접지 사이에 연결된 제3 커패시터를 더 포함하는, 디지털 회로의 오동작을 방지하기 위한 보호 회로.
  6. 청구항 1에 있어서,
    상기 오동작 방지부는 상기 디지털 회로에 내장되는, 디지털 회로의 오동작을 방지하기 위한 보호 회로.
KR1020150140221A 2015-10-06 2015-10-06 디지털 회로의 오동작을 방지하기 위한 보호 회로 KR101697527B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020150140221A KR101697527B1 (ko) 2015-10-06 2015-10-06 디지털 회로의 오동작을 방지하기 위한 보호 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150140221A KR101697527B1 (ko) 2015-10-06 2015-10-06 디지털 회로의 오동작을 방지하기 위한 보호 회로

Publications (1)

Publication Number Publication Date
KR101697527B1 true KR101697527B1 (ko) 2017-01-19

Family

ID=57990894

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150140221A KR101697527B1 (ko) 2015-10-06 2015-10-06 디지털 회로의 오동작을 방지하기 위한 보호 회로

Country Status (1)

Country Link
KR (1) KR101697527B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11170686B2 (en) 2019-12-16 2021-11-09 Samsung Display Co., Ltd. Display device performing an over-current protection operation

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59202728A (ja) * 1983-05-02 1984-11-16 Oki Electric Ind Co Ltd リセツト回路
KR20020044918A (ko) 2000-12-07 2002-06-19 구자홍 타임 스위치의 제어 메모리 초기화 장치
JP2006246367A (ja) * 2005-03-07 2006-09-14 Fujitsu Ltd 半導体集積回路及び半導体集積回路のリセット解除方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59202728A (ja) * 1983-05-02 1984-11-16 Oki Electric Ind Co Ltd リセツト回路
KR20020044918A (ko) 2000-12-07 2002-06-19 구자홍 타임 스위치의 제어 메모리 초기화 장치
JP2006246367A (ja) * 2005-03-07 2006-09-14 Fujitsu Ltd 半導体集積回路及び半導体集積回路のリセット解除方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11170686B2 (en) 2019-12-16 2021-11-09 Samsung Display Co., Ltd. Display device performing an over-current protection operation

Similar Documents

Publication Publication Date Title
US9685953B1 (en) Low latency asynchronous interface circuits
US9602112B2 (en) Clock delay detecting circuit and semiconductor apparatus using the same
CN107463236B (zh) 一种复位检测电路和复位检测方法
JP4127283B2 (ja) リセット回路とディジタル通信装置
KR19980082198A (ko) 반도체 장치 및 그것의 파워-온 리셋 회로
KR101697527B1 (ko) 디지털 회로의 오동작을 방지하기 위한 보호 회로
EP2351221A1 (en) System for detecting a reset condition in an electronic circuit
CN107645288B (zh) 用于产生脉冲的电子电路、方法及电子装置
JP2003273716A (ja) パワーオンリセット回路
US6278302B1 (en) Digital power-up reset circuit
CN105958973B (zh) 时钟发生电路
US6876237B2 (en) Reset-pulse generator
EP1724924B1 (en) Digital power-on reset controller
US7791392B2 (en) Apparatus and method for generating internal signal with variable pulse length according to period of external clock signal
US10014849B2 (en) Clock detectors and methods of detecting clocks
CN114691221B (zh) 控制电路及操作系统
CN108055022B (zh) 一种带抗振荡结构的rs触发器电路
US8773180B2 (en) Device for generating reset signal having sufficient pulse width
US8004321B2 (en) Method of implementing power-on-reset in power switches
KR19980065071U (ko) 집적 회로가 오류로 검사 모드 동작으로 들어가는 것을방지하는 장치
US20100036634A1 (en) Apparatus and method for generating resistance calibration code in semiconductor integrated circuit
US5495196A (en) User controlled reset circuit with fast recovery
US10157087B1 (en) Robust boot block design and architecture
KR101737142B1 (ko) 데이터 독출 장치
US10917075B2 (en) Oscillator apparatus capable of protecting circuit element(s) within oscillator of oscillator apparatus from damage of signal glitch

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
R401 Registration of restoration