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KR101678969B1 - Microelectronic package with terminals on dielectric mass - Google Patents

Microelectronic package with terminals on dielectric mass Download PDF

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KR101678969B1
KR101678969B1 KR1020110020819A KR20110020819A KR101678969B1 KR 101678969 B1 KR101678969 B1 KR 101678969B1 KR 1020110020819 A KR1020110020819 A KR 1020110020819A KR 20110020819 A KR20110020819 A KR 20110020819A KR 101678969 B1 KR101678969 B1 KR 101678969B1
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벨가셈 하바
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테세라, 인코포레이티드
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Abstract

반도체 칩과 같은 마이크로전자 요소를 위한 패키지는 패키지 기판 위에 배치되는 유전체 부재와 마이크로전자 요소를 포함하며, 유전체 부재의 상단 면에 노출된 상단 단자를 포함한다. 유전체 부재의 에지 면을 따라 연장하는 트레이스는 상단 단자를 패키지 기판상의 바닥 단자에 접속한다. 유전체 부재는 컨포멀 층에 대하여 몰딩 또는 도포 등을 행함으로써 형성될 수 있다. A package for a microelectronic element, such as a semiconductor chip, includes a dielectric member and a microelectronic element disposed on the package substrate, and includes a top terminal exposed on the top surface of the dielectric member. A trace extending along the edge surface of the dielectric member connects the top terminal to the bottom terminal on the package substrate. The dielectric member may be formed by performing molding or coating with respect to the conformal layer.

Description

유전체 부재에 단자를 구비하는 마이크로전자 패키지{MICROELECTRONIC PACKAGE WITH TERMINALS ON DIELECTRIC MASS}[0001] MICROELECTRONIC PACKAGE WITH TERMINALS ON DIELECTRIC MASS [0002]

본 발명은 마이크로전자 패키징에 관한 것이다. The present invention relates to microelectronic packaging.

반도체 칩과 같은 마이크로전자 요소(microelectronic element)는 마이크로전자 요소를 보호하고 다른 더 큰 회로의 요소에 용이하게 접속하도록 하기 위한 요소를 구비하는 것이 일반적이다. 예를 들어, 반도체 칩은 서로 마주보는 앞면 및 뒷면을 갖는 작고 평평한 요소로서 제공되는 것이 전형적이며, 또한 이러한 반도체 칩은 콘택(contact)이 앞면으로 노출되어 있다. 콘택은 반도체 칩 내에 일체로 형성된 많은 전자 회로 요소에 전기적으로 접속된다. 이러한 칩은 패키지 기판이라 부르는 소형의 회로 패널을 갖는 패키지 내에 제공되는 것이 일반적이다. 칩은 앞면 또는 뒷면을 패키지 기판의 표면 위에 배치함으로써 패키지 기판에 실장되는 것이 전형적이며, 패키지 기판은 그 표면에 노출되는 단자(terminal)를 구비하는 것이 일반적이다. 단자는 칩의 콘택에 전기적으로 접속된다. 패키지는 칩의 패키지 기판과 대향하는 쪽에서 칩을 덮는 몇 가지 형태의 덮개 구조체를 포함하는 것이 일반적이다. 덮개 구조체는 칩을 보호하며, 어떤 경우에는 패키지 기판의 전도성 요소와 칩을 접속시키기도 한다. 이러한 패키지화 칩은 패키지 기판의 단자를 대형 회로 패널에 있는 콘택 패드(contact pad) 등의 전도성 요소에 접속함으로써 회로 보드와 같은 회로 패널에 장착될 수 있다. Microelectronic elements, such as semiconductor chips, are typically provided with elements for protecting the microelectronic elements and for facilitating connection to other larger circuit elements. For example, semiconductor chips are typically provided as small, flat elements with opposing front and back sides, and such semiconductor chips are also exposed on the front side of the contacts. The contacts are electrically connected to many electronic circuit elements integrally formed in the semiconductor chip. Such a chip is generally provided in a package having a small circuit panel called a package substrate. Typically, a chip is mounted on a package substrate by disposing a front surface or a back surface on the surface of the package substrate, and the package substrate generally has a terminal exposed to the surface thereof. The terminals are electrically connected to the contacts of the chip. The package generally includes several types of cover structures that cover the chip on the side facing the package substrate of the chip. The lid structure protects the chip and, in some cases, connects the chip with the conductive elements of the package substrate. Such a packaging chip can be mounted on a circuit panel, such as a circuit board, by connecting the terminals of the package substrate to conductive elements such as a contact pad on a large circuit panel.

어떤 패키지에서는, 칩의 앞면이나 뒷면을 패키지 기판의 상부면 위에 배치하여 실장하고, 단자를 상면과 대향하는 하면에 제공한다. 유전체 부재는 칩의 위에 위치되며, 전형적으로 패키지 기판의 전도성 요소와 칩을 전기적으로 접속한다. 유전체 부재는 칩 주위로 유동성(flowable)의 유전성 조성물(dielectric composition)을 몰딩(molding)해서, 유전성 조성물이 칩을 덮도록 하고, 패키지 기판의 상면의 전부 또는 그 일부를 덮도록 함으로써 형성할 수 있다. 이러한 패키지를 "오버몰딩한" 패키지(overmolded package)라고 하며, 이러한 유전체 부재를 "오버몰드"(overmold)라고 한다. In some packages, a front surface or a rear surface of a chip is disposed on an upper surface of a package substrate and mounted, and a terminal is provided on a lower surface facing the upper surface. The dielectric member is located on top of the chip and typically electrically connects the chip to the conductive elements of the package substrate. The dielectric member may be formed by molding a flowable dielectric composition around the chip so that the dielectric composition covers the chip and covers all or a portion of the top surface of the package substrate . Such a package is referred to as an "overmolded" package, and such a dielectric member is referred to as "overmold. &Quot;

일례로, 칩 패키지를 서로 적층(stack)해서, 다수의 칩을 대형 회로 패널의 표면 상의 같은 공간에 제공할 수 있도록 하는 것이 바람직하다. 임의의 오버몰딩한 패키지는 칩에 의해 덮인 영역의 바깥쪽과, 통상적으로 오버몰드에 의해 덮인 영역의 바깥쪽에 있는 패키지 기판의 상면으로 노출된 적층형의 콘택을 포함한다. 이러한 패키지는 하나의 위에 다른 하나를 적층할 수 있는데, 솔더 볼(solder ball)과 같은 상호접속용 요소나 아래에 있는 패키지의 적층형 콘택과 그 위에 있는 패키지의 단자 사이에서 연장하는 전도성 상호연결부를 사용해서 적층할 수 있다. 이러한 배치 구조에서, 스택 내의 모든 패키지는 스택의 바닥에 있는 패키지의 단자에 전기적으로 접속되어 있다. 그러나 이러한 배치 구조에서는, 모든 상호접속용 요소가 오버몰드에 의해 덮인 영역의 바깥 쪽에 있는 패키지 기판의 제한된 영역 내에 수용되어야 한다. 또한, 스택에서 상위에 있는 패키지의 패키지 기판은 하위에 있는 패키지 내의 유전성 오버몰드 위에 위치하기 때문에, 상위 패키지의 단자와 하위 패키지의 적층형 콘택 사이에서 수직 방향으로 상당한 정도의 갭(gap)이 존재하게 된다. 상호접속용 요소가 이러한 갭을 가교(bridge)하여야 한다. 따라서, 상호접속용 요소가 비교적 큰 간격으로 이격될 필요가 있다. 즉, 소정 크기의 패키지 기판을 사용해서 수용될 수 있는 상호접속용 요소의 수가 제한된다. In one example, it is desirable to stack the chip packages together so that multiple chips can be provided in the same space on the surface of the large circuit panel. Any overmolded package includes a stacked contact exposed to the outside of the area covered by the chip and to the top surface of the package substrate, typically outside the area covered by the overmold. These packages may be stacked one on top of the other using conductive interconnects such as solder balls or stacked contacts of the underlying package and extending between the terminals of the package thereon. And can be stacked. In this arrangement, all the packages in the stack are electrically connected to the terminals of the package at the bottom of the stack. However, in this arrangement, all interconnecting elements must be accommodated within a limited area of the package substrate outside the area covered by the overmold. Also, since the package substrate of the package at the top of the stack is located above the dielectric overmold in the package underneath, there is a significant degree of vertical gap between the terminals of the top package and the stacked contacts of the bottom package do. The interconnecting elements must bridge these gaps. Thus, the interconnecting elements need to be spaced apart at relatively large intervals. That is, the number of interconnecting elements that can be accommodated using a package substrate of a predetermined size is limited.

적층가능한 패키지와 상면에 장착되는 패드를 가진 패키지를 개발하고자 하는 본 기술분야에서의 노력에도, 추가의 개선이 요구된다. Further efforts are also needed in the art to develop packages with stackable packages and pads mounted on the top surface.

본 발명의 하나의 관점은 마이크로전자 패키지를 제공하는 것이다. 본 발명에 따른 패키지는, 제1 마이크로전자 요소(microelectronic element)와, 수평 방향으로 연장하는 상면 및 하면과 상면 및 하면 사이로 연장하는 에지부(edge)를 구비하며 상면 위에 마이크로전자 요소가 배치되는 패키지 기판(package substrate)을 포함하는 것이 바람직하다. 패키지 기판은 패키지 기판의 하면으로 노출된 바닥 단자(bottom terminal)를 구비하는 전기 전도성 요소(electrically conductive element)를 포함하는 것이 바람직하다. 마이크로전자 요소는 패키지 기판의 상면 위에 배치되고 패키지 기판상의 전도성 요소 중의 적어도 일부에 전기적으로 접속되는 것이 바람직하다. 본 발명에 따른 패키지는 마이크로전자 요소와 패키지 기판의 상면의 적어도 일부를 덮고, 패키지 기판으로부터 떨어져서 패키지 기판으로부터 멀어지는 방향을 향하는 상단 면(top surface)을 구성하는 유전체 부재(dielectric mass)를 포함하는 것이 바람직하다. 유전체 부재는 상단 면의 적어도 일부가 마이크로전자 요소의 위로 연장하고, 유전체 부재가 유전체 부재의 상단 면에 이웃하는 상단 경계부(top border)로부터 패키지 기판에 이웃하며 패키지 기판의 에지부 내에 위치하는 바닥 경계부(bottom border)까지 하방(downward)으로 연장하는 제1 에지 면(edge surface)을 구성하는 것이 바람직하다. 유전체 부재는 패키지 기판에 이웃하는 제1 에지 면의 바닥 경계부로부터 수평 방향으로 멀어지는 방향으로 연장하며 상방을 향하는 제1 플랜지 면(flange surface)을 구성하는 것이 바람직하다. 제1 플랜지 면은 패키지 기판으로부터의 수직 거리가 패키지 기판과 상단 면 사이의 수직 거리보다 짧은 거리의 위치에 배치된다. One aspect of the present invention is to provide a microelectronic package. A package according to the present invention includes a first microelectronic element and a package having a top surface and a bottom surface extending in the horizontal direction and an edge extending between the top and bottom surfaces, It is preferable to include a package substrate. The package substrate preferably includes an electrically conductive element having a bottom terminal exposed to the bottom surface of the package substrate. The microelectronic element is preferably disposed over the top surface of the package substrate and electrically connected to at least a portion of the conductive elements on the package substrate. A package according to the present invention includes a microelectronic element and a dielectric mass covering at least a portion of the top surface of the package substrate and constituting a top surface facing away from the package substrate away from the package substrate desirable. The dielectric member has a bottom boundary that is adjacent to the package substrate from the top border, at least a portion of the top surface extending above the microelectronic element, and the dielectric member is adjacent the top surface of the dielectric member, it is preferable to construct a first edge surface extending downward to a bottom border. The dielectric member preferably forms a first flange surface extending in a direction away from the bottom boundary of the first edge plane adjacent to the package substrate and facing upward. The first flange surface is disposed at a position at a distance shorter than the vertical distance between the package substrate and the top surface, the vertical distance from the package substrate.

더 바람직하게, 패키지는 유전체 부재의 상단 면에 노출된 다수의 상단 단자(top terminal) 및 상단 단자로부터 상단 면을 따라 연장하고, 제1 에지 면을 따라 연장하는 다수의 제1 트레이스(trace)를 포함한다. 바닥부(bottom portion)를 갖는 제1 트레이스는 제1 플랜지 면을 따라 연장하며, 바닥부는 패키지 기판의 전도성 요소에 전기적으로 접속되는 것이 바람직하다. More preferably, the package includes a plurality of top traces extending along the top surface from the top terminal and a plurality of first traces extending along the first edge surface from a top terminal and a top terminal exposed on the top surface of the dielectric member . The first trace having a bottom portion extends along the first flange surface and the bottom portion is preferably electrically connected to the conductive elements of the package substrate.

이하에 설명하는 바와 같이, 본 발명에 따른 패키지는 패키지 기판상의 많은 전도성 요소에 접속되는 많은 상단 단자를 제공할 수 있다. 이들 패키지는, 예를 들어, 하나의 패키지의 상단 단자가 다른 패키지의 바닥 단자에 접속되는 적층형 구조에 사용될 수 있다. As described below, the package according to the present invention can provide a number of top terminals connected to many conductive elements on the package substrate. These packages can be used, for example, in a stacked structure in which the top terminals of one package are connected to the bottom terminals of another package.

본 발명의 다른 관점에 따른 패키지는, 마이크로전자 요소와, 수평 방향으로 연장하는 상면 및 하면을 구비하며, 상면 위에 마이크로전자 요소가 배치되는 패키지 기판(package substrate)을 포함하는 것이 바람직하다. 마이크로전자 요소는 패키지 기판상의 적어도 일부의 전도성 요소에 전기적으로 접속하는 것이 바람직하다. 본 발명에 따른 패키지는 마이크로전자 요소와 마이크로전자 요소의 상면 중의 적어도 일부를 덮도록 되어 있고, 패키지 기판으로부터 떨어져 패키지 기판으로부터 멀어지는 방향을 향하며 적어도 일부가 마이크로전자 요소의 위로 연장된 상단 면(top surface)을 구성하는 오버몰드(overmold)를 포함하는 것이 바람직하다. 본 발명의 패키지는 또한 오버몰드의 상단 면으로 노출된 상단 단자(top terminal)와; 상단 단자로부터 오버몰드의 상단 면을 따라 연장하는 다수의 고체 금속성 트레이스를 포함하는 것이 바람직하다. 상단 단자와 트레이스는 오버몰드 내에 임베디드(embedded)된 것이 바람직하다. 트레이스는 고체 금속성의 트레이스인 것이 더 바람직하다. A package according to another aspect of the present invention preferably includes a package substrate having microelectronic elements and upper and lower surfaces extending in the horizontal direction and on which microelectronic elements are disposed. The microelectronic element is preferably electrically connected to at least some of the conductive elements on the package substrate. A package according to the present invention is adapted to cover at least a portion of the top surface of a microelectronic element and a microelectronic element and is spaced apart from the package substrate in a direction away from the package substrate, And an overmold that constitutes the second electrode. The package of the present invention also includes a top terminal exposed to the top surface of the overmold; And a plurality of solid metallic traces extending from the top terminal along the top surface of the overmold. The upper terminal and the trace are preferably embedded in the overmold. More preferably, the trace is a solid metallic trace.

본 발명의 다른 관점은 본 발명의 앞서 설명한 관점에 따를 패키지를 사용하며 다른 전자 장치를 포함하는 시스템을 제공한다. 예를 들어, 이러한 시스템은 휴대형으로 할 수 있는 단일의 하우징 내에 배치될 수 있다. Another aspect of the present invention provides a system using a package according to the foregoing aspects of the invention and including other electronic devices. For example, such a system can be placed in a single housing that can be portable.

본 발명의 또 다른 관점은 마이크로전자 패키지를 제조하는 방법을 제공한다. 이러한 방법 중 하나는, 전도성 요소를 가진 패키지 기판과 패키지 기판의 위에 배치되고 전도성 요소에 전기적으로 접속되는 마이크로전자 요소를 구비하는 조립체 위에 다수의 트레이스를 구비하는 시트 등의 캐리어를 위치시킴으로써, 트레이스 중의 적어도 일부가 마이크로전자 요소의 위로 연장되도록 하는 캐리어를 위치시키는 단계를 포함한다. 본 방법은 또한 캐리어와 패키지 기판 사이와 마이크로전자 요소의 주위에 유동성의 조성물(flowable composition)을 도입하고, 유동성의 조성물에 대하여 경화(cure)를 수행해서, 마이크로전자 요소를 덮도록 하고 캐리어에 의해 적어도 일부가 구성되는 형태를 갖는 오버몰드(overmold)를 형성하는 단계를 포함한다. 본 방법은 또한 캐리어를 제거해서, 트레이스가 오버몰드의 패키지 기판으로부터 멀어지는 방향을 향하는 하나 이상의 면 위로 연장된 상태를 유지하도록 하는 단계를 포함한다. Another aspect of the present invention provides a method of manufacturing a microelectronic package. One such method is to place a carrier such as a sheet having a plurality of traces on an assembly having a package substrate with conductive elements and a microelectronic element disposed over the package substrate and electrically connected to the conductive elements, And positioning the carrier such that at least a portion extends above the microelectronic element. The method also includes introducing a flowable composition between the carrier and the package substrate and around the microelectronic element, curing the flowable composition to cover the microelectronic element, And forming an overmold having a shape in which at least a portion is constructed. The method also includes removing the carrier to maintain the trace extending over one or more surfaces in a direction away from the package substrate of the overmold.

본 발명의 이러한 관점에 따른 다른 방법은 전도성 요소(conductive element)를 구비하는 패키지 기판과 패키지 기판상에 배치되며 전도성 요소와 전기적으로 접속되는 마이크로전자 요소를 포함하는 조립체의 위에 다수의 트레이스를 갖는 시트와 같은 캐리어를 위치시키는 단계를 포함하는 것이 바람직하다. 이러한 방법에서, 캐리어를 위치시키는 단계는 캐리어의 제1 부분과 캐리어의 제1 부분 위의 트레이스의 제1 부분이 마이크로전자 요소의 위로 연장되도록 하고, 캐리어의 제2 부분과 캐리어의 제2 부분 위의 트레이스의 제2 부분이 제1 부분으로부터 패키지 기판을 향해 연장되도록 하는 것이 바람직하다. 예를 들어, 캐리어는 트레이스가 위에 배치되는 시트로 해도 되며, 캐리어의 제2 부분이 캐리어의 제1 부분으로부터 패키지 기판을 향해 돌출되도록 시트를 구부리거나 그외 다른 방식으로 변형시킬 수 있다. Another method in accordance with this aspect of the present invention is a method of manufacturing a package having a package substrate having a conductive element and a sheet having a plurality of traces on an assembly comprising a microelectronic element disposed on the package substrate and electrically connected to the conductive element, And positioning the carrier, such as a < / RTI > In this manner, positioning the carrier may include positioning the carrier so that the first portion of the carrier and the first portion of the trace on the first portion of the carrier extend above the microelectronic element and the second portion of the carrier and the second portion of the carrier So that the second portion of the trace of the first portion extends from the first portion toward the package substrate. For example, the carrier may be a sheet on which the traces are placed, and the sheet may be bent or otherwise deformed such that the second portion of the carrier protrudes from the first portion of the carrier toward the package substrate.

본 방법은, 또한 시트 및 패키지 기판 사이와 마이크로전자 요소의 주위에 유동성의 조성물을 도입하는 단계와, 유동성의 조성물을 경화시켜, 마이크로전자 요소를 덮도록 하고 캐리어에 의해 적어도 일부가 구성되는 형태를 갖는 오버몰드를 형성하는 단계를 포함하는 것이 바람직하다. 본 방법은 트레이스의 제2 부분을 패키지 기판의 전도성 요소와 전기적으로 접속하는 단계를 포함하는 것이 더 바람직하다. 이러한 접속 단계는 오버몰드를 형성하기 전이나 후에 수행해도 된다. 어느 경우에서나, 트레이스의 제2 부분을 패키지 기판에 근접시킴으로써, 소형의 연결부를 형성하는 데에 도움이 되며, 이에 의해 제한된 크기의 패키지에 많은 트레이스를 제공할 수 있다. The method also includes introducing a flowable composition between the sheet and the package substrate and around the microelectronic element, curing the flowable composition to cover the microelectronic element and form at least a portion of the microelectronic element To form an overmold having a < RTI ID = 0.0 > The method preferably further comprises electrically connecting the second portion of the trace with a conductive element of the package substrate. This connection step may be performed before or after forming the overmold. In either case, by bringing the second portion of the trace closer to the package substrate, it helps to form a small connection, thereby providing many traces to a package of limited size.

마이크로전자 패키지를 제조하는 다른 방법은, 패키지 기판과 마이크로전자 요소를 구비하는 조립체에 컨포멀 유전체 층(conformal dielectric layer)을 증착하는 증착 단계를 포함한다. 패키지 기판은 하면에 노출된 바닥 단자를 갖는 전도성 요소를 구비하며, 마이크로전자 요소는 패키지 기판의 상면의 위에 배치되고 전도성 요소에 전기적으로 접속되는 것이 바람직하다. 증착 단계는 컨포멀 유전체 층의 제1 부분이 패키지 기판으로부터 떨어져 마이크로전자 요소의 위로 연장하는 상단 면을 구성하고, 컨포멀 유전체 층의 하나 이상의 추가의 부분이 마이크로전자 요소에 의해 덮인 영역의 바깥쪽의 패키지 기판을 향해 하방으로 연장하는 하나 이상의 에지 면을 구성하도록 수행되는 것이 바람직하다. 본 방법은 또한 컨포멀 유전체 층 상에 트레이스 및 상단 단자를 제공해서, 트레이스가 상단 면을 따라 연장하고 하나 이상의 에지 면을 따라 패키지 기판을 향해 연장하도록 하고, 트레이스의 바닥부가 패키지 기판에 이웃해서 위치하도록 하는 것이 바람직하다. 본 방법은 또한 트레이스의 바닥부를 패키지 기판상의 전도성 요소 중의 적어도 일부에 접속하는 단계를 포함하는 것이 바람직하다. Another method of manufacturing a microelectronic package includes a deposition step of depositing a conformal dielectric layer in an assembly comprising a package substrate and a microelectronic element. Preferably, the package substrate has a conductive element with a bottom terminal exposed on the underside, wherein the microelectronic element is disposed over the top surface of the package substrate and electrically connected to the conductive element. The deposition step comprises forming a top surface of the conformal dielectric layer extending above the microelectronic element away from the package substrate and defining at least one additional portion of the conformal dielectric layer outside of the area covered by the microelectronic element To form one or more edge faces extending downward toward the package substrate of the package substrate. The method also provides for traces and top terminals on the conformal dielectric layer such that the traces extend along the top surface and extend along the at least one edge surface toward the package substrate, . The method also preferably includes connecting the bottom of the trace to at least a portion of the conductive elements on the package substrate.

도 1은 본 발명의 일실시예에 따른 패키지를 제조하는 방법에서 사용되는 구성요소를 개략적으로 나타내는 저면도이다.
도 2는 도 1에 나타낸 구성요소를 개략적으로 나타낸 입면도이다.
도 3은 도 1 및 도 2의 구성요소를 사용하는 제조 단계를 개략적으로 나타내는 단면도이다.
도 4는 도 3과 유사한 단면도로서, 제조 공정 중의 후반 단계에서의 구성요소와 그 관련 요소를 나타낸다.
도 5는 도 3 및 도 4와 유사한 단면도로서, 제조 공정 중의 후반 단계에서의 구성요소와 그 관련 요소를 나타낸다.
도 6은 도 3~도 5와 유사한 도면으로서, 제조 과정 중의 후반 단계를 나타낸다.
도 7은 도 3~도 6의 제조 공정을 사용해서 이루어진 패키지를 개략적으로 나타내는 상면도이다.
도 8은 도 7의 라인 8-8을 따라 절취한 부분을 확대한 부분 단면도이다.
도 9는 도 7에 나타낸 패키지를 다른 패키지와 함께 나타낸 단면도이다.
도 10a는 도 9의 패키지의 일부를 확대해서 나타낸 부분 단면도이다.
도 10b는 본 발명의 다른 실시예에 따른 패키지의 일부를 나타내는 부분 단면도이다.
도 11은 본 발명의 다른 실시에에 따른 제조 공정의 일부를 나타내는 부분 단면도이다.
도 12는 도 11의 공정으로 이루어진 패키지의 일부를 나타내는 부분 단면도이다.
도 13은 본 발명의 또 다른 실시에에 따른 제조 공정 중의 단계를 나타내는 부분 단면도이다.
도 14는 도 13의 공정을 사용해서 이루어진 패키지의 일부를 나타내는 부분 단면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 제조 공정에서의 단계를 나타내는 부분 단면도이다.
도 16은 도 15의 공정으로 이루어진 패키지의 일부를 나타내는 부분 단면도이다.
도 17은 본 발명의 또 다른 실시예에 따른 제조 공정에서의 단계를 개략적으로 나타내는 단면도이다.
도 18은 도 17의 공정에서 이루어진 패키지를 나타내는 단면도이다.
도 19는 본 발명의 또 다른 실시예에 따른 패키지를 개략적으로 나타내는 단면도이다.
도 20은 본 발명의 또 다른 실시예에 따른 패키지를 개략적으로 나타내는 단면도이다.
도 21은 본 발명의 또 다른 실시예에 따른 패키지를 개략적으로 나타내는 단면도이다.
도 22는 본 발명의 실시예에 따른 시스템을 개략적으로 나타내는 도면이다. 1 is a bottom view schematically illustrating components used in a method of manufacturing a package according to an embodiment of the present invention.
Figure 2 is an elevational view schematically illustrating the components shown in Figure 1;
3 is a cross-sectional view schematically showing a manufacturing step using the components of Figs. 1 and 2. Fig.
Fig. 4 is a cross-sectional view similar to Fig. 3, showing components and their associated elements in the latter stages of the manufacturing process.
Fig. 5 is a cross-sectional view similar to Figs. 3 and 4, showing components and their associated elements at a later stage in the manufacturing process.
Figure 6 is a view similar to Figures 3-5, showing the latter stages of the manufacturing process.
FIG. 7 is a top view schematically showing a package made using the manufacturing process of FIGS. 3 to 6. FIG.
8 is an enlarged partial cross-sectional view of a portion cut along the line 8-8 in Fig.
9 is a cross-sectional view of the package shown in Fig. 7 together with another package.
FIG. 10A is a partial cross-sectional view showing a part of the package of FIG. 9 in an enlarged manner.
10B is a partial sectional view showing a part of a package according to another embodiment of the present invention.
11 is a partial cross-sectional view showing a part of a manufacturing process according to another embodiment of the present invention.
12 is a partial cross-sectional view showing a part of the package made up of the process of FIG.
13 is a partial cross-sectional view showing steps in a manufacturing process according to still another embodiment of the present invention.
14 is a partial sectional view showing a part of the package made using the process of Fig.
15 is a partial cross-sectional view showing steps in a manufacturing process according to another embodiment of the present invention.
16 is a partial cross-sectional view showing a part of the package made up of the process of FIG.
17 is a cross-sectional view schematically showing a step in a manufacturing process according to still another embodiment of the present invention.
18 is a cross-sectional view showing a package made in the process of Fig.
19 is a cross-sectional view schematically showing a package according to another embodiment of the present invention.
20 is a cross-sectional view schematically showing a package according to another embodiment of the present invention.
21 is a cross-sectional view schematically showing a package according to another embodiment of the present invention.
22 is a diagram schematically showing a system according to an embodiment of the present invention.

본 발명의 실시예에 따른 제조 공정에서 사용되는 구성요소는 제1 면(32) 및 이에 대향하는 제2 면(34)을 가진 구리 등의 금속 시트(30)의 형태로 된 캐리어를 사용한다(도 1 및 도 2 참조). 제1 면(32)에는 다수의 전기 전도성 트레이스(trace)(36)가 위치해 있다. 이들 트레이스는 금속 시트(30)의 제1 면(32) 상에, 길게 연장된 스트립 형태의 전도체, 바람직하게는 구리, 금, 니켈 등의 고체 금속이나 이들의 조합으로 형성된다. 트레이스는 유사한 조성을 가진 단자(38)와 일체로 형성된다. 단자는 금속 시트의 제1 부분(40)에 배치되는데, 도면에서는 점선으로 나타내고 있다. 트레이스는 단자에서 제2 부분(42)까지 연장되어 있다. 본 실시예에서, 제2 부분(42)은 제1 부분(40)의 양쪽 끝 부분을 포함한다. 도 1과 도 2에는 단자(38)와 트레이스(36)를 몇 개만 도시하고 있는데, 실제로는 수백 개 이상의 단자 및 트레이스를 포함할 수 있다. The components used in the manufacturing process according to the embodiment of the present invention use a carrier in the form of a metal sheet 30 such as copper having a first side 32 and a second side 34 opposite thereto 1 and 2). A plurality of electrically conductive traces 36 are located on the first side 32. These traces are formed on the first side 32 of the metal sheet 30 by elongated strip-shaped conductors, preferably solid metal such as copper, gold, nickel, or combinations thereof. The trace is formed integrally with the terminal 38 having a similar composition. The terminals are disposed in the first portion 40 of the metal sheet, which are indicated by dotted lines in the figure. The trace extends from the terminal to the second portion 42. In this embodiment, the second portion 42 includes both ends of the first portion 40. Although only a few terminals 38 and traces 36 are shown in FIGS. 1 and 2, they may actually include several hundreds of terminals and traces.

단자(38)는 제1 부분(40) 내에서 "면 배열"(area array) 형태로 배치되어 있다. 본 명세서에서, "면 배열"이라는 용어는, 단자의 배열이, 주변 또는 중심에만 몇 개의 열로 집중된 것이 아니라, 2차원으로 분산되어 있는 것을 의미한다. 도 1에 나타낸 면 배열은 직선형의 균일한 배열이지만, 이에 한정되는 것은 아니다. The terminals 38 are arranged in an area array in the first portion 40. In the present specification, the term "plane array" means that the arrangement of the terminals is not two-dimensionally distributed but only in the periphery or in the center. The planar array shown in Fig. 1 is a straight linear array, but is not limited thereto.

단자 및 트레이스는 많은 공지된 방법에 의해 제조할 수 있는데, 예를 들어 단자와 트레이스가 차지하는 부분 외의 부분을 제거하기 위해 금속 시트(30)보다 두께가 두꺼운 시트를 에칭(etch)하거나, 단자 및 트레이스를 그 시트 상에 도금(plate)함으로써 제조할 수 있다. 도 1 및 도 2는 단일의 패키지를 제조하는 데에 적합한 크기를 가진 단일의 시트만 도시하고 있다. 그러나 실제로는, 시트는 도 1 및 도 2에 나타낸 시트를 구성하는 서로 연속하는 많은 부분을 포함하는 연속 또는 반연속(semi-continuous)하는 요소로서 제공하는 것이 바람직하다. Terminals and traces may be manufactured by many well known methods, for example by etching a thicker sheet than the metal sheet 30 to remove portions outside the terminals and traces occupied, And then plated on the sheet. Figures 1 and 2 show only a single sheet of suitable size for producing a single package. In practice, however, it is preferable that the sheet is provided as a continuous or semi-continuous element comprising a large number of contiguous portions constituting the sheet shown in Figs. 1 and 2.

도 1 및 도 2에 따른 시트는 앞면(50), 뒷면(52), 및 앞면에 노출된 콘택(54)을 구비하는 반도체 칩 등의 마이크로전자 요소(48)를 포함하는 조립체(46; 도 3 참조)와 함께 사용된다. 조립체(46)는 상면(58) 및 이에 대향하는 바닥면(60)을 갖는 대략 평면형의 유전 구조체(56)를 포함하는 소형의 회로 패널의 형태로 된 패키지 기판을 포함한다. 본 명세서에서, "상면", "바닥"이라는 표현은, 요소의 윤곽을 의미하는 것이지, 정상적인 중력 방향에 따른 기준 형태를 의미하는 것이 아니다. 패키지 기판(56)은, 본 예에서, 바닥면(60)에서 연장하는 트레이스(62)와 유전 구조체의 바닥면에 노출되어 있으며 트레이스(62)에 접속된 단자(64)를 갖는 전도성 요소를 포함한다. The sheet according to Figures 1 and 2 includes an assembly 46 (Figure 3) including a microelectronic element 48, such as a semiconductor chip, having a front face 50, a back face 52, ). ≪ / RTI > Assembly 46 includes a package substrate in the form of a small circuit panel that includes a generally planar dielectric structure 56 having a top surface 58 and a bottom surface 60 opposite thereto. In this specification, the terms "top surface" and "bottom" mean the contour of an element, not the reference shape according to normal gravity direction. The package substrate 56 includes in this example a trace 62 extending from the bottom surface 60 and a conductive element having a terminal 64 exposed to the bottom surface of the dielectric structure and connected to the trace 62 do.

조립체는 칩(48)의 콘택(54)을 패키지 기판상의 트레이스(62)와 접속하는 와이어 본드(wire bond)(66)를 포함한다. 패키지 기판에는 개구(aperture)(68)가 형성되며, 이 개구를 통해 트레이스(62)가 패키기 기판의 상면으로 노출되도록 되어 있다. 도 3의 예에서, 많은 조립체의 패키지 기판은 스트립, 테이프 또는 시트와 같은 연속 또는 반연속의 요소로서 제공된다. 따라서, 도 3에는 각각의 패키지 기판(56) 사이의 경계가 눈에 보이는 것으로 되어 있지만, 이는 도시를 명확히 하기 위한 것으로서, 실제로 본 공정의 단계에서는 경계를 구분할 수 없을 것이다. 패키지 기판(46)의 개구(68)는 트레이스(62)에 의해 완전히 폐쇄되어 있는 것이 바람직하다. 마찬가지로, 와이어 본드(66)가 트레이스까지 관통하는 개구가 트레이스에 의해 완전히 덮이도록 해서, 패키지 기판이 연속적이며 불투과성의 시트가 되도록 한다. The assembly includes a wire bond 66 connecting the contacts 54 of the chip 48 to the traces 62 on the package substrate. An aperture 68 is formed in the package substrate through which the trace 62 is exposed on the upper surface of the package substrate. In the example of Figure 3, the package substrate of many assemblies is provided as a continuous or semi-continuous element such as a strip, tape or sheet. Thus, although the boundary between each package substrate 56 is shown in Fig. 3, this is for the sake of clarity of illustration, and the boundary can not be distinguished at the stage of the actual process. The opening 68 of the package substrate 46 is preferably completely closed by the traces 62. Likewise, the openings through which the wire bonds 66 extend to the traces are completely covered by the traces, so that the package substrate becomes a continuous, impermeable sheet.

본 방법의 단계에서, 많은 캐리어 또는 시트(30)를 포함하는 요소는 패키지 기판과 칩을 갖는 많은 조립체(46)를 포함하는 요소의 위에 배치한다. 각각의 캐리어 또는 시트(30)는 트레이스(36) 및 단자(38)를 갖는 제1 면(32)이 패키지 기판 쪽을 향하도록 해서 배치한다. 도 3의 예에서, 이러한 위치 설정 단계는 각각의 캐리어 시트(30)를, 도 1 및 도 2에 나타낸 평평한 상태로부터, 시트의 제2 부분(42)이 제1 부분(40)으로부터 구부러진 변형된 상태로 변형시키는 단계를 포함한다. 즉, 제2 부분(42)은 도 2에서 도면부호 42'로 개략적으로 나타낸 바와 같이, 제1 면(32)의 방향으로 돌출된다. 이러한 공정은 예를 들면 스템핑 프레스(stamping press)에 매칭된 금속 다이(metal die)를 사용하는 것과 같이, 임의의 종래 기술에 의해 이루어질 수 있다. 형성한 캐리어 시트는 칩 및 패키지 기판의 조립체 위에 위치시키는데, 단자(38)를 포함하는 캐리어 시트(30)의 제1 부분(40)(도 1 참조)이 마이크로전자 요소 또는 칩(48) 위로 연장되도록 하고 제2 부분(42)이 제1 부분(40)으로부터 패키지 기판(46) 쪽으로 연장되도록 해서 위치시킨다. In the method step, an element comprising many carriers or sheets 30 is placed on top of an element comprising a number of assemblies 46 having a package substrate and a chip. Each carrier or sheet 30 is disposed with the first side 32 having traces 36 and terminals 38 facing toward the package substrate. In the example of Figure 3, this positioning step is performed by moving each carrier sheet 30 from the flattened condition shown in Figures 1 and 2, so that the second portion 42 of the sheet is deformed from the first portion 40 State. That is, the second portion 42 protrudes in the direction of the first surface 32, as schematically indicated at 42 'in FIG. This process can be done by any conventional technique, for example using a metal die matched to a stamping press. The formed carrier sheet is positioned on the chip and on the assembly of the package substrate such that the first portion 40 (see FIG. 1) of the carrier sheet 30 including the terminals 38 extends over the microelectronic element or chip 48 And the second portion 42 extends from the first portion 40 toward the package substrate 46. [

이 상태에서, 캐리어 시트(30)의 제2 부분(42)에 대하여, 시트의 제1 부분(40)으로부터 연장하는 경사 영역(sloping region)(70)과, 경사 영역(70)으로부터 돌출하는 플랜지 영역(flange region)(74)을 형성한다. 제2 부분(42)의 트레이스는, 경사 영역(70)을 따라 연장되고, 또한 플랜지 영역(74)을 따라 연장되도록 한다. 따라서, 시트 중의 제2 부분(42) 중의 트레이스(36)의 이들 영역은 경사 영역(70)을 따라 연장하는 경사 부분(76)과 플랜지 영역(74)에서 연장하는 바닥부(78)를 포함한다. In this state, a sloping region 70 extending from the first portion 40 of the sheet and a sloping region 70 extending from the sloped region 70 are formed on the second portion 42 of the carrier sheet 30, Thereby forming a flange region 74. The traces of the second portion 42 extend along the tapered region 70 and extend along the flange region 74. These regions of the traces 36 in the second portion 42 of the sheet thus include an inclined portion 76 extending along the tapered region 70 and a bottom portion 78 extending from the flange region 74 .

캐리어 시트(30)를 패키지 기판(46)의 위에 위치시킴으로써, 트레이스의 바닥부(78)와 시트의 플랜지 영역(74)이 패키지 기판(46)에 근접해서 배치된다. 시트 상의 트레이스의 바닥부(78)는 패키지 기판상의 트레이스(62)에 연결되는데, 솔더 본드(solder bond)(80)와 같은 임의의 적절한 연결체에 의해 연결된다. 캐리어 시트(30)상의 트레이스의 위치와 패키지 기판(56)상의 전도성 요소의 위치는 매우 정확하게 조절할 수 있다. 이에 의해, 접속 공정이 용이하게 되고, 소형의 본드를 용이하게 사용할 수 있게 되어, 트레이스의 간격을 더 밀접하게 할 수 있다. By placing the carrier sheet 30 above the package substrate 46, the bottom portion 78 of the trace and the flange region 74 of the sheet are disposed close to the package substrate 46. The bottoms 78 of the traces on the sheet are connected to the traces 62 on the package substrate and are connected by any suitable connection such as a solder bond 80. The position of the traces on the carrier sheet 30 and the position of the conductive elements on the package substrate 56 can be adjusted very precisely. Thereby, the connection process is facilitated, and a small bond can be easily used, so that the intervals of the traces can be made closer.

캐리어 시트 상의 트레이스를 패키지 기판상의 트레이스에 연결한 후에, 이 조립한 것을 몰드(mold)에 위치시키는데, 몰드의 한쪽에 해당하는 제1 면(side)(82)이 캐리어 시트(30)를 지지하도록 하고, 몰드의 제2 면(84)이 패키지 기판(46)을 지지하도록 한다. 몰드 부분은 캐리어 시트와 패키지 기판의 위에 근접하게 위치한 것으로 도시되어 있지만, 몰드 부분과 캐리어 시트(30) 또는 패키지 기판(46) 사이를 밀봉할 필요는 없다. 대신에, 몰드 부분은 캐리어 시트와 패키지 기판을 물리적으로 지지하며, 아래에 설명하는 몰딩 단계 중에 이들 요소의 뒤틀림을 방지한다. After the trace on the carrier sheet is connected to the trace on the package substrate, the assembly is placed in a mold so that the first side 82 corresponding to one side of the mold supports the carrier sheet 30 And the second side 84 of the mold supports the package substrate 46. Although the mold portion is shown as being positioned closely on top of the carrier sheet and the package substrate, it is not necessary to seal between the mold portion and the carrier sheet 30 or the package substrate 46. Instead, the mold portion physically supports the carrier sheet and the package substrate, and prevents distortion of these elements during the molding step described below.

다음 단계(도 4)에서, 유동성의 조성물(flowable composition), 예를 들어 에폭시(epoxy)를 캐리어 시트(30)와 관련 패키지 기판(46) 사이의 공간 및 패키지 기판상의 칩이나 마이크로전자 요소(48) 주위에 주입한다. 이러한 유동성의 조성물을 경화시켜서 오버몰드(overmold)(86)를 형성한다(도 4). 유동성 조성물을 도입함에 따라, 이 유동성 조성물이 캐리어 시트와 접하게 되어, 캐리어 시트에 의해 적어도 부분적으로 구성되는 형상을 이루게 된다. 또한, 유동성의 조성물을 트레이스 및 단자와 밀접하게 접하게 되고, 트레이스 및 단자를 부분적으로 둘러싼다. 그러나, 캐리어 시트(30)는 트레이스 및 특히 단자(38)의 표면과 밀접하게 접하기 때문에, 단자의 캐리어 시트 쪽을 향하는 면이 유동성 조성물과 접하지 않도록 완전히 보호된다. 또한, 패키지 기판(46)은 패키지 기판상의 단자(64)가 유동성의 조성물에 의해 오염되지 않도록 한다. 캐리어 시트(30)와 패키지 기판(46)은 연속 또는 반연속의 시트로서 제공되기 때문에, 몰드 부분이 유동성의 조성물을 임의의 특정의 캐리어 시트 또는 패키지 기판의 가장자리에 한정시킬 필요가 없다. 유동성의 조성물은 어느 캐리어 시트와 패키지 기판 사이의 공간으로 도입해도 되며, 다른 캐리어 시트와 패키지 기판 사이의 공간으로 도입해도 된다. In the next step (FIG. 4), a flowable composition, for example an epoxy, is applied to the space between the carrier sheet 30 and the associated package substrate 46 and the chip or microelectronic elements 48 ). This flowable composition is cured to form an overmold 86 (Figure 4). Upon introduction of the flowable composition, the flowable composition is brought into contact with the carrier sheet to form a shape that is at least partially composed by the carrier sheet. Also, the flowable composition is brought into intimate contact with the traces and terminals and partially surrounds the traces and terminals. However, since the carrier sheet 30 is in intimate contact with the surfaces of the traces and particularly the terminals 38, the surface of the terminals facing the carrier sheet is completely protected from contact with the fluid composition. In addition, the package substrate 46 prevents the terminals 64 on the package substrate from being contaminated by the flowable composition. Since the carrier sheet 30 and the package substrate 46 are provided as a continuous or semi-continuous sheet, it is not necessary for the mold portion to confine the flowable composition to the edge of any particular carrier sheet or package substrate. The fluidity composition may be introduced into a space between a carrier sheet and a package substrate, or may be introduced into a space between another carrier sheet and a package substrate.

본 공정의 다음 단계로서, 몰드 요소(82, 84)를 제거해서, 캐리어 시트(30)를 성형된 조립체의 한쪽으로 노출시키고, 패키지 기판상의 단자(64)를 그 반대편에 노출시킨다(도 5 참조). 본 공정의 다음 단계로서, 캐리어 시트(30)를, 예를 들어 캐리어 시트를 제거하는 데에 효과적이면서 단자(38)와 트레이스(36)에 영향을 미치지 않는 에칭제(etchant)에 노출시킴으로써, 캐리어 시트를 제거한다. 에칭을 한 이후에, 조립체는 도 6에 나타낸 구성을 갖는다. 이 조립체를 분리선(88)을 따라 절단해서 개별의 마이크로전자 패키지(90)를 만든다.
As a next step in the process, the mold elements 82,84 are removed to expose the carrier sheet 30 to one side of the molded assembly and the terminals 64 on the package substrate to the opposite side ). As a next step in the process, the carrier sheet 30 is exposed to an etchant that is effective, for example, to remove the carrier sheet and does not affect the terminals 38 and the traces 36, Remove the sheet. After etching, the assembly has the configuration shown in Fig. This assembly is cut along a separation line 88 to create a separate microelectronic package 90.

*패키지(90)(도 7~도 9 참조)는 수평 방향(horizontal direction)으로 연장하는 상면(58) 및 하면(60)과, 상면 및 하면 사이에서 연장된 에지부(92)를 가진 패키지 기판(56)을 포함한다. 패키지(90)는 또한 하면(60)에 노출된 트레이스(62) 및 단자(64)를 구비하는 전기 전도성 요소를 포함한다. 완성된 패키지에서, 단자(64)를 "바닥 단자"(bottom terminal)라고 한다. 본 명세서에서, 단자 또는 트레이스와 같은 전도성 요소와 관련해서, 표면에 "노출"된다는 표현은, 전도성 요소가 해당 표면으로부터 접촉될 수 있게 되어 있다는 것을 의미한다. 도시한 예에서, 바닥 단자(64)는 하면(60) 상에 하면으로부터 약간 돌출되도록 배치된다. 그러나, 바닥 단자는, 패키지 기판(56)에 임베디드(embedded)되거나 기판의 상단 면(58) 위에 배치되는 경우라도, 기판 내에 접촉이 가능하도록 된 구멍(opening)이 존재하는 경우, 하면에 노출될 수 있다.
The package 90 has a top surface 58 and a bottom surface 60 extending in the horizontal direction and an edge portion 92 extending between the top surface and the bottom surface. (56). The package 90 also includes an electrically conductive element having a trace 62 and a terminal 64 exposed to the bottom surface 60. In the completed package, terminal 64 is referred to as the "bottom terminal. &Quot; As used herein, the expression "exposed" to a surface, in the context of a conductive element such as a terminal or a trace, means that the conductive element is capable of being contacted from the surface. In the illustrated example, the bottom terminal 64 is disposed on the bottom surface 60 so as to protrude slightly from the bottom surface. However, even when the bottom terminal is embedded in the package substrate 56 or disposed on the top surface 58 of the substrate, if there is an opening that allows contact within the substrate, .

*패키지(90)는 또한 칩의 형태로 된 제1 마이크로전자 요소(48)를 포함한다. 이러한 마이크로전자 요소는 패키지 기판의 상면(58) 위에 배치되며, 전도성 요소, 특히 패키지 기판상의 트레이스(62) 및 바닥 단자(64)에 전기적으로 접속된다. The package 90 also includes a first microelectronic element 48 in the form of a chip. These microelectronic elements are disposed over the top surface 58 of the package substrate and are electrically connected to the conductive elements, particularly the traces 62 and bottom terminals 64 on the package substrate.

패키지는 또한 앞서 설명한 몰딩 공정 중에 형성되는 오버몰드(86)의 형태로 된 유전체 부재(dielectric mass)를 포함한다. 이러한 유전체 부재는 패키지 기판의 상면의 적어도 일부와 마이크로전자 요소(48)를 덮는다. 유전체 부재 또는 오버몰드(86)는 패키지 기판(56)으로부터 떨어진 상단 면(top surface)(94)을 구성한다. 상단 면(94) 중의 적어도 일부는 마이크로전자 요소(48)를 넘어 연장한다. 유전체 부재 또는 오버몰드(86)는 또한 상단 면(94)에 이웃하는 상단 경계부(98)부터 패키지 기판(56)에 이웃하며 패키지 기판의 에지부(92) 내에 배치된 바닥 경계부(100)까지 아래쪽으로 연장하는 제1 에지 면(edge surface)(96)을 구성한다. 즉, 바닥 경계부(100)는 패키지 기판의 에지부(92)에 의해 경계를 이루는 수평 영역 내에 배치된다. 유전체 부재의 제1 에지 면(96)은 마이크로전자 요소(48)로부터 멀어지도록 제1 수평 방향(H1)(도 7, 9, 10a 참조)으로 경사져 있기 때문에, 제1 에지 면의 바닥 경계부(100)는 제1 수평 방향(H1)에서 상단 경계부(98)보다 마이크로전자 요소로부터 더 멀리 있다. 제1 에지 면(96)은 패키지 기판(56)으로부터 일정한 수직 거리를 두고 제1 에지 면을 따라 연장하는 임의의 직선이 제1 수평 방향(H1)에서 일정한 위치에 있도록 형성된다. 예를 들어, 패키지 기판으로부터 일정한 수직 거리를 두고 연장하는 가상의 선(102)(도 7 참조)은 일정한 수평 위치에 있게 될 것이다. 도시한 예에서, 제1 에지 면은 실질적으로 평면형이다. The package also includes a dielectric mass in the form of an overmold 86 that is formed during the molding process described above. This dielectric member covers at least a portion of the upper surface of the package substrate and the microelectronic element 48. The dielectric member or overmold 86 constitutes a top surface 94 away from the package substrate 56. At least a portion of the top surface 94 extends beyond the microelectronic element 48. The dielectric member or overmold 86 also extends downwardly from the top boundary 98 adjacent the top surface 94 to the bottom boundary 100 adjacent to the package substrate 56 and disposed within the edge portion 92 of the package substrate To form a first edge surface (96) that extends to the second surface (96). That is, the bottom boundary 100 is disposed in a horizontal region bounded by the edge 92 of the package substrate. Since the first edge surface 96 of the dielectric member is inclined in the first horizontal direction H 1 (see FIGS. 7, 9 and 10a) to be away from the microelectronic element 48, the bottom edge of the first edge surface 100 are farther from the microelectronic element than the top boundary 98 in the first horizontal direction H 1 . The first edge plane 96 is formed such that any straight line extending along the first edge plane at a constant vertical distance from the package substrate 56 is at a constant position in the first horizontal direction H 1 . For example, imaginary lines 102 (see FIG. 7) extending at a constant vertical distance from the package substrate will be in a constant horizontal position. In the illustrated example, the first edge plane is substantially planar.

도 10a에 나타낸 바와 같이, 유전체 부재 또는 오버몰드는 패키지 기판(56)으로부터 멀어지는 방향으로 상방을 향하는 제1 플랜지 면(flange surface)(104)을 구성한다. 제1 플랜지 면은 제1 수평 방향(H1)으로, 제1 에지 면(96)의 바닥 경계부(100)로부터 멀어지는 방향으로 연장되어 있다. 제1 플랜지 면(104)은 패키지 기판(56)에 이웃해서 배치된다. 제1 플랜지 면(104)과 패키지 기판의 상단 면(58) 사이의 거리(D1)는, 유전체 부재의 상단 면(94)과 패키지 기판의 상단 면(58) 사이의 거리(DT)보다 상당히 작게 되어 있다. As shown in FIG. 10A, the dielectric member or overmold constitutes a first flange surface 104 that faces upwardly away from the package substrate 56. The first flange surface extends in a first horizontal direction H 1 away from the bottom boundary 100 of the first edge plane 96. The first flange surface 104 is disposed adjacent to the package substrate 56. The distance D 1 between the first flange surface 104 and the top surface 58 of the package substrate is less than the distance D T between the top surface 94 of the dielectric member and the top surface 58 of the package substrate It is considerably smaller.

도 7, 도 9, 및 도 10a에 나타낸 바와 같이, 단자(38)는 유전체 부재의 상단 면(94)에 노출되어 있다. 완성된 패키지에서, 단자(94)를 "상단 단자"(top terminal)라고 한다. 이러한 상단 단자(368) 중의 몇몇으로부터 상단 면(94)을 따라 다수의 트레이스(36a)가 연장하고, 또한 이 트레이스(36a)는 상단 경계부(98)를 가로질러 연장하고 제1 에지 면(96)을 따라 연장한다. 트레이스의 제1 에지 면(96)을 따라 연장하는 부분은 실질적으로 서로에 대해 평행하다. 트레이스는 제1 플랜지 면(104)을 따라 연장하는 바닥부(78)를 포함한다. 본 명세서에서, 트레이스가 "표면을 따라" 연장한다는 표현은 트레이스가 표면에 근접해서 표면에 실질적으로 평행하게 연장한다는 것을 의미한다. 도 7, 도 9 및 도 10a에 나타낸 실시예에서, 트레이스는 상단 면(94), 제1 에지 면(96), 및 플랜지 면(104)에 임베디드되며, 트레이스의 표면은 유전체 부재 또는 오버몰드(86)의 표면과 실질적으로 동일한 높이로 배치된다. 예를 들어, 도 8에 나타낸 바와 같이, 트레이스(36a)의 표면은 제1 에지 면(96)과 동일한 높이를 이룬다. 이처럼 동일한 높이로 배치함으로써, 상단 면(94), 제1 에지 면(96) 및 플랜지 면(104)은 캐리어 시트(carrier sheet)에 의해 형성되며, 트레이스를 형성할 때에 트레이스를 캐리어 시트의 표면상에 유지할 수 있다. 마찬가지로, 상단 단자(38)는 유전체 부재의 상단 면(94) 내에 임베디드된다. 임베디드된 트레이스와 단자는 고체 구리 또는 구리 합금(copper alloy)과 같은 고체 금속(solid metal)으로 형성할 수 있다. 통상적으로, 고체 금속은 금속과 바인더(binder)를 함유한 합성물보다 전도성이 높다. 트레이스(36a)의 바닥부(78)가 플랜지 면(104)상에 배치되는 이유는, 바닥부가 본래 시트의 플랜지부(74)상에 배치되기 때문이다(도 3 참조). 물론, 트레이스의 바닥부(78)는 패키지 기판의 전도성 요소, 특히 트레이스(62)에 접속된 상태를 유지하기 때문에, 트레이스(36a), 및 몇몇 상단 단자(38)는 몇몇 바닥 단자(64)와 마이크로전자 요소(48)에 접속된다. 7, 9, and 10A, the terminals 38 are exposed on the top surface 94 of the dielectric member. In the completed package, terminal 94 is referred to as the "top terminal ". A plurality of traces 36a extend along the top surface 94 from some of these top terminals 368 and the traces 36a extend across the top boundary 98 and extend along the first edge surface 96, Lt; / RTI > The portions extending along the first edge surface 96 of the trace are substantially parallel to each other. The trace includes a bottom portion (78) extending along the first flange surface (104). In this specification, the expression that a trace extends "along a surface " means that the trace extends close to the surface and substantially parallel to the surface. 7, 9, and 10A, a trace is embedded in the top surface 94, the first edge surface 96, and the flange surface 104, and the surface of the trace is covered by a dielectric member or overmolded 86, respectively. For example, as shown in FIG. 8, the surface of the trace 36a is flush with the first edge surface 96. As such, the top surface 94, the first edge surface 96, and the flange surface 104 are formed by a carrier sheet so that when forming traces, the traces are formed on the surface of the carrier sheet . Likewise, top terminal 38 is embedded within the top surface 94 of the dielectric member. Embedded traces and terminals may be formed from solid metal such as solid copper or copper alloy. Typically, solid metals are more conductive than composites containing metals and binders. The bottom portion 78 of the trace 36a is disposed on the flange surface 104 because the bottom portion is originally disposed on the flange portion 74 of the seat (see FIG. 3). Of course, because the bottoms 78 of the traces remain connected to the conductive elements of the package substrate, particularly the traces 62, the traces 36a, and some top terminals 38, Is connected to the microelectronic element (48).

패키지는 또한 상단 면(94)으로부터 하방으로 연장하며 마이크로전자 요소(48)로부터 멀어지는 수평 방향(H2), 즉 제1 수평 방향(H1)과 반대 방향으로 경사져 있는 제2 에지 면(108)과, 제2 에지 면(108)의 바닥 경계부로부터 제2 수평 방향으로 연장하는 제2 플랜지 면(110)을 포함한다. 패키지는 또한 몇몇 상단 단자(38)로부터 상단 면(94), 제2 에지 면(108) 및 제2 플랜지 면(110)을 따라 연장하는 트레이스(36b)를 포함한다. 이들 부분은 앞서 설명한 제1 에지 면(108), 제1 플랜지 면(104) 및 트레이스(36a)와 동일하고, 그 방향만 반대로 되어 있다. 트레이스(36b)는 패키지 기판상의 몇몇 트레이스(62)를 통해 마이크로전자 요소(48)와 몇몇 바닥 단자(64)에 몇몇 상단 단자(38)를 접속한다. The package also includes a second edge surface 108 extending downwardly from the top surface 94 and tilted in a horizontal direction H 2 away from the microelectronic element 48, i.e., opposite to the first horizontal direction H 1 , And a second flange surface 110 extending in a second horizontal direction from a bottom boundary of the second edge surface 108. The package also includes a trace 36b extending from the top terminal 38 along the top surface 94, the second edge surface 108 and the second flange surface 110. These portions are the same as those of the first edge surface 108, the first flange surface 104, and the trace 36a described above, and only the directions thereof are reversed. Traces 36b connect several top terminals 38 to microelectronic elements 48 and some bottom terminals 64 through some traces 62 on the package substrate.

이러한 구성에서, 상단 단자(38)의 일부 또는 모두는 패키지 기판상의 전도성 요소에 의해 마이크로전자 요소 또는 칩(48)의 콘택(54)에 접속되고, 상단 단자(38)의 일부 또는 모두는 바닥 단자(64)의 일부 또는 모두에 접속된다. 상단 단자(38)는 바닥 단자(64)에 상응하는 패턴으로 배치된다. 따라서, 도 9에 나타낸 바와 같이, 2개 이상의 패키지(90)가 중첩되어 적층될 수 있으며, 스택의 바닥 패키지(90a)의 상단 단자는 상위 패키지(90b)의 바닥 단자(64)에 연결된다. 스택 중의 가장 하위 또는 바닥 패키지의 바닥 단자(64)는 더 큰 회로 기판(114)상의 콘택 패드(112)와 같은 전도성 요소에 연결될 수 있어서, 전체 스택이 장착되고, 회로 패널에 접속된다. In this configuration, some or all of the top terminals 38 are connected to the contacts 54 of the microelectronic element or chip 48 by conductive elements on the package substrate, and some or all of the top terminals 38 are connected to the bottom terminals < (64). The upper terminal 38 is disposed in a pattern corresponding to the bottom terminal 64. [ Thus, as shown in Fig. 9, two or more packages 90 may be stacked and stacked, and the top terminal of the bottom package 90a of the stack is connected to the bottom terminal 64 of the top package 90b. The bottom terminal 64 of the bottom or bottom package of the stack can be connected to a conductive element such as a contact pad 112 on a larger circuit board 114 so that the entire stack is mounted and connected to the circuit panel.

오버몰드 또는 유전체 부재 상에서 연장하는 트레이스(36)의 위에 솔더 마스크(도시 안 됨)를 도포할 수 있다. 마찬가지로, 패키지 기판의 전도성 요소 상에 필요에 따라 솔더 마스크를 제공할 수 있다. 이러한 솔더 마스크는 임의의 통상적인 방식으로 도포 및 패턴화할 수 있다. 솔더 마스크는 트레이스의 표면에 따른 솔더의 확산 범위를 제한한다. A solder mask (not shown) may be applied over the traces 36 that extend over the overmolded or dielectric member. Likewise, a solder mask can be provided on the conductive elements of the package substrate as needed. These solder masks can be applied and patterned in any conventional manner. The solder mask limits the diffusion range of the solder along the surface of the trace.

물론, 도 1~10a를 참조해서 앞서 설명한 구성은 많은 변형이 가능하다. 예를 들어, 트레이스(62)와 같은 전도성 요소는 패키지 기판(56)의 바닥 면상에 배치되는 것으로 도시되어 있다. 그러나, 트레이스는 패키지 기판의 상단 면 상에 배치되거나 패키지 기판 내에도 배치될 수 있다. 또한, 패키지 기판은 하나 이상의 트레이스 층을 포함할 수 있다. Of course, the configuration described above with reference to Figs. 1 to 10a can be modified in many ways. For example, a conductive element, such as trace 62, is shown disposed on the bottom surface of package substrate 56. However, the traces may be disposed on the top surface of the package substrate or also within the package substrate. The package substrate may also include one or more trace layers.

다른 변형예(도 10b)로서, 상기 언급한 공정은 캐리어 시트 상의 트레이스는 유전체 부재를 형성하기 위해 유전체 조성물을 도입하기에 앞서, 캐리어 시트 상의 트레이스가 패키지 기판의 전도성 요소에 접속되어 있지 않다는 점에서 변형된 구성이다. 유전체 부재의 제1 에지 면(96')을 따라, 다수의 트레이스(36a)가 연장되어 있다. 몰딩 과정 전에, 유전체 부재의 플랜지 면(104')을 따라 연장하지만 패키지 기판(56') 상의 트레이스(62')와 같은 전도성 요소에 접속되지 않은 바닥부(78')를 포함하는 트레이스(36')를 형성한다. 캐리어 또는 시트(도시 안 됨)를 제거하기 전이나 후에, 유전체 부재의 플랜지부(107), 즉 플랜지 면(104')의 바로 아래에 있는 부분을 통해 비아(via)(105)를 형성한다. 이들 비아의 내에 도체(conductor)(109)가 배치되며, 도체(109)는 트레이스의 바닥부(78')를 유전체 기판(56')의 전도성 요소에 접속시킨다. 도 10b에 나타낸 실시예에서, 비아는 기판의 바닥면으로부터 형성되기 때문에, 기판을 통해 그리고 유전체 부재 또는 오버몰드의 플랜지를 통해 연장됨으로써, 비아는 패키지 기판의 바닥면 상의 트레이스(62')로부터 유전체 부재 상의 트레이스(36')의 바닥부(78')까지 도달한다. 트레이스의 바닥부(78')를 패키지 기판에 이웃해서 위치시킴으로써, 비아(109)의 형성이 용이하게 된다. 다시 말하면, 플랜지 면(104) 사이의 거리(D1)는 패키지 기판과 상단 면 사이의 거리(DT)보다 상당히 작다. 따라서, 비아에 의해 관통되어야 하는 거리는, 유전체 부재패키지 기판 전체에 걸쳐 연장하는 평평한 상단 면을 갖는 경우에서보다 훨씬 작기 때문에, 전체 유전체 부재는 DT의 두께를 갖게 된다. 이에 의하면, 상대적으로 밀집된 트레이스를 수용하기 위해 필요한 상대적으로 작은 직경의 비아를 용이하게 형성할 수 있다. As another variation (Fig. 10B), the above-mentioned process is advantageous in that the traces on the carrier sheet do not require the traces on the carrier sheet to be connected to the conductive elements of the package substrate prior to introducing the dielectric composition to form the dielectric member Is a modified configuration. Along the first edge surface 96 'of the dielectric member, a plurality of traces 36a extend. Prior to the molding process, a trace 36 'is formed that includes a bottom portion 78' that extends along the flange surface 104 'of the dielectric member but is not connected to a conductive element such as a trace 62' ). A via 105 is formed through the flange portion 107 of the dielectric member, that is, directly below the flange surface 104 ', before or after removing the carrier or sheet (not shown). A conductor 109 is disposed within these vias and the conductor 109 connects the bottom portion 78 'of the trace to the conductive elements of the dielectric substrate 56'. In the embodiment shown in FIG. 10B, since the vias are formed from the bottom surface of the substrate, the vias extend from the traces 62 'on the bottom surface of the package substrate through the substrate and through the flange of the dielectric member or overmold, Reaches the bottom portion 78 'of the trace 36' on the member. Placing the bottom portion 78 'of the trace next to the package substrate facilitates the formation of the vias 109. In other words, the distance D 1 between the flange surfaces 104 is significantly less than the distance D T between the package substrate and the top surface. Thus, the total dielectric member will have a thickness of D T , since the distance that should be pierced by the vias is much smaller than in the case of having a flat top surface extending across the entire dielectric substrate package substrate. This makes it possible to easily form vias of relatively small diameter necessary to accommodate relatively dense traces.

다른 실시예에서, 비아(105)는 패키지 기판을 관통할 필요가 없다. 예를 들어, 전도성 요소가 패키지 기판(56')의 상단 면 상에 트레이스를 포함하는 경우, 비아는 플랜지 면으로부터 형성될 수 있으며, 유전체 부재 또는 오버몰드의 플랜지부(107)만을 통해 관통할 수 있다. In another embodiment, the vias 105 need not penetrate the package substrate. For example, if the conductive element comprises a trace on the top surface of the package substrate 56 ', the via may be formed from the flange surface and may penetrate through only the flange portion 107 of the dielectric member or overmold have.

본 발명의 다른 실시예(도 11 및 도 12 참조)에 따른 공정은 앞서 설명한 공정과 유사하지만, 트레이스(236)와 상단 단자(238)가 유전체 시트(230) 상에 위치해 있다는 점이 다르다. 유전체 시트는 패키지 기판(256)과 마이크로전자 요소(248)의 조립체 상에서, 앞서 설명한 것과 유사한 방식으로 변형 및 위치한다. 따라서, 캐리어의 제1 부분(240)과 이에 대응하는 트레이스(236)의 제1 부분은 마이크로전자 요소의 위로 연장하고, 캐리어 시트의 제2 부분(242)과 제2 부분(242) 상에 위치하는 트레이스(236)의 부분은 제1 부분(240)으로부터 패키지 기판(256) 쪽으로 연장된다. 유동성의 조성물을, 시트와 패키지 기판 사이 및 마이크로전자 요소 주위에 도입하고 경화시킴으로써, 마이크로전자 요소를 덮고 시트(230)에 의해 적어도 부분적으로 정해지는 형상을 갖는 유전체 부재 또는 오버몰드(286)를 형성한다. 유전체 부재 또는 오버몰드는 플랜지 면(204)과, 이 플랜지 면의 아래에 위치하는 플랜지부를 포함한다. 트레이스(236)의 부분(278)은 플랜지부의 위에 위치하며, 이에 따라 패키지 기판에 이웃해서 위치하고, 상단 단자(238) 및 트레이스의 이웃하는 부분보다 패키지 기판에 더 가까운 거리에 있게 된다. 본 실시에에서, 트레이스의 바닥부(278)는 유전체 조성물을 도입하기 전에는, 패키지 기판의 전도성 요소에 접속되지 않는다. 대신에, 유전체 부재의 플랜지부를 통해 그리고 시트(230)의 대응하는 부분을 통해 비아를 형성하고, 이들 비아 내에 트레이스의 바닥부(278)를 패키지 기판의 트레이스(262)와 같은 전도성 요소에 접속시키는 비아 도체(via conductor)(209)를 형성한다. The process according to another embodiment of the present invention (see FIGS. 11 and 12) is similar to the process described above, except that trace 236 and top terminal 238 are located on dielectric sheet 230. The dielectric sheet is deformed and positioned on the assembly of the package substrate 256 and the microelectronic elements 248 in a manner similar to that described above. The first portion 240 of the carrier and the corresponding first portion of the trace 236 extend over the microelectronic element and are positioned on the second portion 242 and the second portion 242 of the carrier sheet The portion of the trace 236 extending from the first portion 240 toward the package substrate 256. A flowable composition is introduced and cured between the sheet and the package substrate and around the microelectronic element to form a dielectric member or overmold 286 having a shape at least partially defined by the sheet 230, do. The dielectric member or overmold includes a flange surface 204 and a flange portion located below the flange surface. The portion 278 of the trace 236 is located on the top of the flange and thus is located adjacent to the package substrate and is closer to the package substrate than the top terminal 238 and the neighboring portion of the trace. In this embodiment, the bottom 278 of the trace is not connected to the conductive elements of the package substrate before introducing the dielectric composition. Instead, a via is formed through the flange portion of the dielectric member and through a corresponding portion of the sheet 230 and the bottom portion 278 of the trace within these vias is connected to a conductive element, such as trace 262, A via conductor 209 is formed.

본 실시예에서도, 시트를 처리하고 유전체 부재를 몰딩하는 공정은 시트와 패키지 기판을 다수의 많은 패키지를 형성하는 요소를 포함하는 연속 또는 반연속 시트 또는 테이프의 형태로 유지한 채로 수행할 수 있다. 패키지는 비아 및 비아 도체(209)를 형성하기 전이나 그 후에 분리할 수 있다. Also in this embodiment, the process of processing the sheet and molding the dielectric member can be performed while maintaining the sheet and the package substrate in the form of a continuous or semi-continuous sheet or tape including elements forming a large number of many packages. The package may be removed before or after forming the via and via conductors 209.

도 12에 나타낸 것과 같은 완성한 패키지는 패키지 구조체의 일부로서 시트(230)의 일부를 포함한다. 시트(230)는 유전체 부재(286)에 부착시키는 것이 바람직하다. 이를 위해, 시트(230)는 몰딩 공정 중에 패키지 기판 쪽을 향하는 표면(231)에 접착제(adhesive)를 사용할 수 있다. 따라서, 유전체 시트(230)는 유전체 부재(286)의 위에 근접해서 배치되며 최종 제품에서 시트에 부착하는 층을 형성한다. 다른 실시예에서, 유동성의 유전체 재료 자체는 형성한 유전체 부재를 시트에 부착하는 접착제로서 작용할 수 있다. 일례로, 시트는 폴리이미드와 BT 레진과 같이, 연성의(flexible) 인쇄 회로에 일반적으로 사용되는 재료를 포함할 수 있다. 시트를 변형시키기 전에, 시트 상의 트레이스에 솔더 마스크(도시 안 됨)를 도포할 수 있으며, 솔더 마스크는 몰딩 공정 중에 사용되는 온도와 압력을 견딜 수 있어야 한다. The finished package, such as that shown in FIG. 12, includes a portion of the sheet 230 as part of the package structure. The sheet 230 is preferably attached to the dielectric member 286. To this end, the sheet 230 may be provided with an adhesive on the surface 231 facing the package substrate during the molding process. Thus, the dielectric sheet 230 is disposed closely on top of the dielectric member 286 and forms a layer that adheres to the sheet in the final product. In another embodiment, the flowable dielectric material itself may act as an adhesive to attach the formed dielectric member to the sheet. In one example, the sheet may comprise a material commonly used in flexible printed circuitry, such as polyimide and BT resin. Before deforming the sheet, a solder mask (not shown) may be applied to the traces on the sheet, and the solder mask must be able to withstand the temperatures and pressures used during the molding process.

본 발명의 다른 실시예(도 13)에 따른 공정은 한 쌍의 몰드 요소(382, 384)를 사용해서 유전체 부재(386)를 형성한다. 이 공정에서, 캐리어와 트레이스는 몰딩을 할 때에는 존재하지 않는다. 유전체 부재는 앞서 설명한 것과 유사한 구성을 가지며, 플랜지 면(304)을 구성하는 플랜지부(307)와, 상단 면(394) 및 하나 이상의 에지 면(396)을 포함한다. 에지 면은 상단 면(394)에서 상단 경계부로부터 패키지 기판(356)의 영역 내에 배치된 바닥 경계부(398)까지 연장되어 있다. 앞서 설명한 바와 같이, 패키지 기판의 에지부(394)는, 패키지 기판(356)을 대형의 시트 또는 테이프로부터 분리시키고자 하는 경우에, 몰딩 단계 이후에 형성해도 된다. The process according to another embodiment of the present invention (Figure 13) forms a dielectric member 386 using a pair of mold elements 382,384. In this process, the carrier and the trace are not present when molding. The dielectric member has a configuration similar to that described above and includes a flange portion 307 that constitutes the flange surface 304, a top surface 394, and one or more edge surfaces 396. The edge plane extends from the top surface 394 to the bottom boundary 398 disposed within the region of the package substrate 356 from the top boundary. As described above, the edge portion 394 of the package substrate may be formed after the molding step when the package substrate 356 is to be separated from the large sheet or tape.

몰딩 공정 이후에, 트레이스(336)와 상단 단자(338)를 포함하는 시트(330)를, 유전체 부재의 상단 면(394), 그리고 에지 면(396) 및 플랜지 면(304) 위에 배치한다. 트레이스의 바닥부는 패키지 기판(356)에 인접하게 배치함으로써, 유전체 부재 또는 오버몰드의 상대적으로 얇은 플랜지부(307)를 관통하는 비아를 용이하게 형성할 수 있다. 비아 내에, 시트 상의 트레이스(336)를 패키지 기판의 전도성 요소(362)에 전기적으로 연결시키는 비아 도체(309)를 배치한다. 도 14에 나타낸 실시예에서, 시트(330)는 얇은 층으로 된 접착제(301)로 유전체 부재에 접착한다. 또한, 시트는 솔더 마스크 층(303)을 보유한다. After the molding process, a sheet 330 comprising traces 336 and top terminals 338 is disposed on the top surface 394 of the dielectric member, and on the edge surface 396 and the flange surface 304. By placing the bottom of the trace adjacent the package substrate 356, it is possible to easily form vias through the relatively thin flange portion 307 of the dielectric member or overmold. A via conductor 309 is disposed within the via that electrically connects the sheet-like traces 336 to the conductive elements 362 of the package substrate. In the embodiment shown in FIG. 14, the sheet 330 adheres to the dielectric member with a thin layer of adhesive 301. In addition, the sheet retains the solder mask layer 303.

다른 실시예에 따른 공정은, 앞서 설명한 것과 유사한 조립체(446)를 사용하는데, 마이크로전자 요소 또는 칩(448)이 패키지 기판(456)에 대하여 "페이스 다운"(face-down) 방향으로 위치되어 있는 점이 다르다. 이 패키지 기판은 패키지 기판의 상면 상에 트레이스(463), 패키지 기판의 하면 상의 추가의 트레이스(462), 바닥 단자(464), 및 쓰루 도체(through conductor)(465)를 포함하는 전도성 요소를 사용하는데, 쓰루 도체는 상면의 트레이스(463)를 하면의 트레이스 및 바닥 단자와 연결시킨다. 마이크로전자 요소 또는 칩(448)의 콘택(454)은, 예를 들어 솔더 본드(solder bond)에 의해, 상면의 전도성 요소(463)에 접착된다. 유전체 부재 또는 오버몰드는 도 13과 관련해서 앞서 설명한 몰드 요소와 유사한 몰드 요소를 사용해서 형성되며, 유사한 구성을 가진다. 유전체 부재의 플랜지부를 통해, 상방으로 향해 있는 플랜지 면(404)으로부터 상면의 전도성 요소(463)까지 비아(405)를 형성한다. 몰딩 과정 중에, 예를 들어 상면의 전도성 요소를 체결(engage)시키는 몰드 상의 범프 또는 돌출부에 의해 비아(404)를 형성할 수 있다. 이와 달리, 레이저 어블레이션(laser ablation), 에칭, 샌드 블라스팅(sand-blasting) 등과 같은 공정에 의해 몰딩 이후에 비아(404)를 형성할 수 있다. 또 다른 대안으로서, 비아(463)를 몰드의 형상부에 의해 일부를 형성하고 포스트 몰드(post-mold) 공정에 의해 일부를 형성할 수 있다. 유전체 부재 또는 오버몰드(486)와 비아(404)를 형성한 후에, 트레이스(436) 및 상단 단자(438)를 갖는 유전체 시트(430)를 접착층(도시 안 됨)을 사용해서 유전체 부재 상에 장착한다. 본 실시예에서, 유전체 시트(430)는 유전체 부재를 향하는 시트의 면 상에 트레이스(436)를 보유한다. 따라서, 단자(438)는 유전체 부재의 상단 면(494)에서 시트 내의 개구(439)를 통해 노출된다. 이들 개구는 시트(430)를 오버몰드에 조립하기 전이나 후에도 형성할 수 있다. 트레이스(436)의 바닥부(478)는 비아(404) 내에 배치된 본드(409)에 의해 패키지 기판(456)의 상면의 전도성 요소(463)에 접착된다. 일례로, 이러한 접합은 솔더링(soldering), 공융 접합(eutectic bonding), 열초음파 접합 등에 의해 이루어질 수 있다. 접합 재료는 트레이스(436) 상에 유지하거나 비아 내에 증착할 수 있다. 트레이스의 바닥부(478)를 패키지 기판에 근접시킴으로써, 접합 공정이 용이하게 될 수 있으며, 소형의 접합제를 사용함으로써 트레이스의 바닥부를 밀집시킬 수 있다. 구조체 내에는 많은 트레이스를 수용할 수 있다. 도 15 및 도 16에 나타낸 타입의 패키지 기판과 마이크로전자 요소는 앞서 설명한 공정 및 구조에서 사용할 수 있다. 또한, 패키지 기판을 향하는 쪽에 트레이스를 갖는 유전체 시트(430)를 도 11 및 도 12와 유사한 공정에서 사용할 수 있으며, 유전체 시트를 몰드 내에 위치시키고, 유전체 부재를 유전체 시트와 접촉하는 모양으로 할 수 있다. 이 경우, 개구(439)는 몰딩 공정 이후에 형성하는 것이 바람직하다. The process according to another embodiment uses an assembly 446 similar to that described above wherein a microelectronic element or chip 448 is positioned in a "face-down " The point is different. The package substrate uses conductive elements including traces 463 on the top surface of the package substrate, additional traces 462 on the bottom surface of the package substrate, bottom terminals 464, and through conductors 465 The trough conductor connects the traces 463 on the upper surface to the traces and bottom terminals of the lower surface. The contact 454 of the microelectronic element or chip 448 is bonded to the conductive element 463 on the top surface, for example, by a solder bond. The dielectric member or overmold is formed using mold elements similar to the mold elements described above with reference to FIG. 13 and has a similar configuration. Through the flange portion of the dielectric member, vias 405 are formed from the upwardly directed flange surface 404 to the conductive element 463 on the top surface. During the molding process, the vias 404 can be formed, for example, by bumps or protrusions on the mold that engage the conductive elements on the top surface. Alternatively, vias 404 may be formed after molding by a process such as laser ablation, etching, sandblasting, or the like. As a further alternative, the via 463 may be partly formed by the features of the mold and partly formed by a post-mold process. After forming the dielectric member or overmold 486 and vias 404, a dielectric sheet 430 having traces 436 and top terminals 438 is mounted on the dielectric member using an adhesive layer (not shown) do. In this embodiment, the dielectric sheet 430 holds the traces 436 on the surface of the sheet facing the dielectric member. Thus, the terminal 438 is exposed through the opening 439 in the seat at the top surface 494 of the dielectric member. These openings can also be formed before or after assembling the sheet 430 into the overmold. The bottom portion 478 of the trace 436 is bonded to the conductive element 463 on the top surface of the package substrate 456 by a bond 409 disposed within the via 404. For example, such bonding may be accomplished by soldering, eutectic bonding, thermal ultrasonic bonding, and the like. The bonding material may be held on traces 436 or deposited in vias. By approximating the bottom portion 478 of the trace to the package substrate, the bonding process can be facilitated and the bottom of the trace can be compacted by using a small bonding agent. Many traces can be accommodated in the structure. The package substrate and microelectronic element of the type shown in Figures 15 and 16 can be used in the processes and structures described above. A dielectric sheet 430 having traces on the side facing the package substrate can also be used in a process similar to that of Figures 11 and 12 and the dielectric sheet can be placed in a mold and the dielectric member can be in contact with the dielectric sheet . In this case, the opening 439 is preferably formed after the molding process.

본 발명의 다른 실시예(도 17 및 도 18)에 따른 공정은 도 15 및 도 16과 관련해서 앞서 설명한 조립체와 유사한, 조립체(546) 상에 유전체 부재를 형성하고, 패키지 기판(556)을 향하는 콘택(554)과 페이스 다운 방향을 갖도록 함으로써 콘택이 패키지 기판상의 전도성 요소에 결합되도록 하는 마이크로전자 요소를 포함한다. 조립체는 패키지 기판(556)의 하면 상에 위치하는 바닥 단자(564)를 포함한다. 도 17에 나타낸 조립체는 마이크로전자 요소 또는 칩(548)과 패키지 기판의 상면 사이의 공간 내에 배치되는 언더필(underfill)(501)을 포함한다. 언더필은 마이크로전자 요소와 패키지 기판의 전도성 요소 사이의 연결부(connection)(503)를 둘러싸는 것이 바람직하다. The process according to another embodiment of the present invention (FIGS. 17 and 18) is similar to the assembly described previously with respect to FIGS. 15 and 16, wherein a dielectric member is formed on the assembly 546, And a microelectronic element that allows the contact to be coupled to the conductive element on the package substrate by having the contact 554 and the face down direction. The assembly includes a bottom terminal 564 located on the underside of the package substrate 556. The assembly shown in Figure 17 includes an underfill 501 disposed within a space between the microelectronic element or chip 548 and the top surface of the package substrate. The underfill preferably encloses a connection 503 between the microelectronic element and the conductive element of the package substrate.

이러한 공정에서는, 제1 면(507)과 제2 면(509)을 갖는 컨포멀 유전체 층(conformal dielectric layer)(505)이 사용된다. 이러한 컨포멀 유전체 층을 조립체(546)에 형성하면, 컨포멀 유전체 층이 수축(sag)되어 패키지 기판(556)의 상면(558), 마이크로전자 요소(548)의 노출된 면, 및 언더필(501)과 접하게 된다. 따라서, 컨포멀 유전체 층을 조립체에 도포할 때에, 컨포멀 유전체 층은 이러한 방식에 부합하기 위한 충분한 유연성(softness)과 변형성(deformability)을 가져야 한다. 일례로, 컨포멀 유전체 층은, 특정의 충전 재료(filler material)를 선택적으로 함유할 수 있는, 반경화 상태, 즉 "비-스테이지"(B-stage) 또는 부분 경화된 에폭시 조성이 될 수 있다. 도포 이후에, 컨포멀 유전체 층은, 예를 들어 화학적 반응(chemical reaction)에 의해 경화(harden)될 수 있다. 컨포멀 유전체 층을 조립체(546)의 노출된 요소를 덮도록 변형시킴에 따라, 컨포멀 유전체 층의 제1 부분이 패키지 기판(556)으로부터 떨어져 있고 마이크로전자 요소(548)의 위로 연장하는 상단 면(594)(도 18 참조)을 형성하며, 컨포멀 유전체 층의 다른 부분이 마이크로전자 요소(548)에 의해 덮인 영역의 바깥 측에 있는 패키지 기판의 영역 내에서 패키지 기판을 향해 아래쪽으로 연장하는 에지 면(596)을 형성한다.
In this process, a conformal dielectric layer 505 having a first side 507 and a second side 509 is used. The formation of such a conformal dielectric layer in assembly 546 causes the conformal dielectric layer to sag so that the top surface 558 of the package substrate 556, the exposed surface of the microelectronic element 548, and the underfill 501 . Thus, when applying the conformal dielectric layer to an assembly, the conformal dielectric layer must have sufficient softness and deformability to conform to this manner. In one example, the conformal dielectric layer may be in a semi-cured state, i.e., a "B-stage" or partially cured epoxy composition, which may optionally contain a particular filler material . After application, the conformal dielectric layer may be hardened, for example, by a chemical reaction. As the conformal dielectric layer is deformed to cover the exposed elements of the assembly 546, a first portion of the conformal dielectric layer is spaced from the package substrate 556 and has a top surface (See FIG. 18), and the other portion of the conformal dielectric layer has an edge that extends downwardly toward the package substrate within the area of the package substrate that is outside of the area covered by the microelectronic element 548 Plane 596 is formed.

*컨포멀 유전체 층을 도포하고 경화시킨 후에, 경화한 층 상에 트레이스(536)와 상단 단자(538)를 형성한다. 예를 들어, 컨포멀 유전체 층 전체에 대하여 도금, 마스킹, 및 선택적 에칭을 행하여, 상단 단자 및 트레이스를 형성할 수 있다. 이와 다르게, 컴포멀한 유전체 층의 표면을 마스크 재료로 덮고서, 레이저 방사선에 선택적으로 노출시켜 마스크를 통해 그루브(groove)를 형성(cut)해도 된다. 마스크의 위와 그루브 내에 시드 층(seed layer)을 도포하고, 마스크를 제거함으로써, 그루브가 있는 곳을 제외한 모든 시드 층을 리프트 오프(lift off)시킬 수 있다. 이후, 표면을 도금 배쓰(plate bath)에 노출시킴으로써, 시드가 존재하는 그루브에만 금속이 증착되도록 한다. 유전체 위에 금속성의 요소 또는 형상부를 형성하기 위한 것이라면 어떠한 다른 기술도 사용할 수 있다. 상단 단자를 상단 면(594) 상에 노출시키고, 트레이스(536)를 상단 면(594)을 따라 상단 단자의 적어도 일부로부터 연장하고 또한 에지 면(596)을 따라 패키지 표면(556) 쪽으로 아래로 연장시킨다. 본 실시예에서도, 트레이스의 바닥부(578)는 패키지 기판으로부터 거리(D578)를 두고 배치되는데, 이 거리는 패키지 기판과 상단 면(594) 사이의 거리(D594)보다 작기 때문에, 패키지 기판과 단자(538) 사이의 거리보다 작게 된다. 이에 의해, 높이에 차가 생김으로써, 패키지 기판의 전도성 요소에 바닥부를 용이하게 연결할 수 있다. 도 18의 실시예에서, 컨포멀 유전체 층은 플랜지 면(504)을 구성하는 플랜지부(507)를 형성하고, 트레이스의 바닥부(578)는 플랜지 면을 따라 연장한다. 바닥부는 플랜지부를 관통하는 비아를 형성하고 이들 비아에 비아 도체(509)를 증착함으로써 기판의 전도성 요소에 접속된다. After the conformal dielectric layer is applied and cured, traces 536 and top terminals 538 are formed on the cured layer. For example, plating, masking, and selective etching may be performed over the entire conformal dielectric layer to form top terminals and traces. Alternatively, the surface of the comformed dielectric layer may be covered with a mask material and selectively exposed to laser radiation to cut grooves through the mask. By applying a seed layer in the grooves above and above the mask and removing the mask, all of the seed layers except the grooves can be lifted off. Subsequently, the surface is exposed to a plating bath, so that the metal is deposited only in the grooves in which the seeds are present. Any other technique for forming a metallic element or feature on the dielectric may be used. Exposing the top terminal on the top surface 594 and extending the trace 536 from at least a portion of the top terminal along the top surface 594 and extending along the edge surface 596 down toward the package surface 556 . The bottom 578 of the trace is disposed with a distance D 578 from the package substrate which is less than the distance D 594 between the package substrate and the top surface 594, The distance between the terminals 538 is smaller. Thereby, the difference in height makes it possible to easily connect the bottom portion to the conductive element of the package substrate. In the embodiment of FIG. 18, the conformal dielectric layer forms a flange portion 507 that constitutes the flange surface 504, and the bottom portion 578 of the trace extends along the flange surface. The bottom is connected to the conductive elements of the substrate by forming vias through the flanges and depositing via conductors 509 in these vias.

앞서 설명한 다른 공정과 마찬가지로, 컨포멀 유전체 층을 도포하는 공정은, 많은 패키지용의 트레이스 및 단자를 갖는 연속 또는 반연속의 컨포멀 층을 사용해서, 공통의 패키지 기판을 갖는 많은 조립체의 대형 시트로서 형성되는 조립체를 사용해서 수행될 수 있다. 조립체는 컨포멀 층을 도포한 후에 각각 분리한다. As with the other processes described above, the process of applying the conformal dielectric layer can be accomplished using a continuous or semi-continuous conformal layer having traces and terminals for many packages as a large sheet of many assemblies with a common package substrate Can be performed using an assembly to be formed. The assemblies are separated after application of the conformal layer.

도면은 실측으로 되어 있지 않다. 예를 들어, 마이크로전자 요소(548)와 컨포멀 층 자체의 수직방향 치수(vertical dimension)는 도면을 명확히 나타내기 위해 과장되어 있다. 실제로, 패키지 기판으로부터 상단 면까지의 높이 또는 거리(D594)는 대략 몇백 미크론 이하, 일반적으로는 대략 400 미크론 이하로 할 수 있다. 트레이스의 바닥부(548)는 패키지 기판 위에서 이보다 더 작은 높이(D578)에 배치된다. 컨포멀 층은 패키지의 유전체 부재를 형성한다. 이와 관련해서, "유전체 부재"(dielectric mass)라는 용어가 특정의 최소 두께 또는 형태를 의미하는 것은 아니다. The figures are not actual figures. For example, the vertical dimension of the microelectronic element 548 and the conformal layer itself is exaggerated for clarity of illustration. In practice, the height or distance D 594 from the package substrate to the top surface can be about a few hundred microns or less, generally about 400 microns or less. The bottom 548 of the trace is disposed at a lower height (D 578 ) above the package substrate. The conformal layer forms a dielectric member of the package. In this regard, the term "dielectric mass " does not mean a particular minimum thickness or shape.

도 17 및 도 18과 관련해서 앞서 설명한 공정의 변형예로서, 컨포멀 층을 조립체(546)에 도포하는데, 이 조립체에는 컨포멀 층상에 트레이스(536)와 상단 콘택(538)이 미리 배치되어 있다. 예를 들어, 컨포멀 층 자체는 상단 콘택과 단자를 갖는 연성의 상단 층과 같은 다수의 하위층(sub-layer)과 비-스테이지 에폭시와 같은 컨포멀 바닥 층을 포함할 수 있다. 17 and 18, a conformal layer is applied to the assembly 546 in which traces 536 and top contacts 538 are pre-disposed on the conformal layer . For example, the conformal layer itself may include a plurality of sub-layers, such as a soft top layer having top contacts and terminals, and a conformal bottom layer, such as a non-stage epoxy.

앞서 설명한 특징들의 다른 변형예 및 조합을 사용할 수 있다. 일례로, 유전체 부재는 트레이스가 연장하는 하나, 둘, 또는 둘 이상의 에지 면을 가질 수 있다. 또한, 패키지는 하나 이상의 마이크로전자 요소를 포함할 수 있다. 일례로, 도 19에 나타낸 패키지는 도 1~도 10a와 관련해서 앞서 설명한 패키지와 유사하지만, 유전체 부재(786) 내에 2개의 마이크로전자 요소(748)를 사용하고 있다. Other variations and combinations of the features described above may be used. In one example, the dielectric member may have one, two, or more than two edge faces to which the traces extend. The package may also include one or more microelectronic elements. In one example, the package shown in Fig. 19 is similar to the package described previously with respect to Figs. 1 to 10A, but uses two microelectronic elements 748 in the dielectric member 786.

본 발명의 다른 실시예(도 20)에 따른 패키지는 도 9, 도 10a 및 도 10b와 관련해서 앞서 설명한 패키지의 대응하는 요소와 유사한 패키지 기판(856) 및 마이크로전자 요소(848)를 사용한다. 본 실시예에서도, 마이크로전자 요소(848)는 패키지 기판(856) 상의 전도성 요소에 전기적으로 접속되며, 제1 유전체 부재(886)에 의해 덮여 있다. 이러한 유전체 부재는 상단 면(894)과 상단 면(894)으로부터 패키지 기판 쪽으로 연장하는 제1 에지 면(896)을 형성한다. 유전체 부재는 또한 바깥쪽 방향인 제1 수평 방향(H1)(도 20에서 오른쪽)으로 돌출하는 플랜지부(804)를 포함한다. A package according to another embodiment of the present invention (FIG. 20) uses a package substrate 856 and a microelectronic element 848 similar to the corresponding elements of the package described above in connection with FIGS. 9, 10A and 10B. In this embodiment, the microelectronic component 848 is electrically connected to the conductive elements on the package substrate 856 and is covered by the first dielectric member 886. [ This dielectric member forms a first edge surface 896 extending from the top surface 894 and the top surface 894 toward the package substrate. The dielectric member also includes a flange portion 804 that protrudes outwardly in a first horizontal direction H 1 (right in FIG. 20).

그러나, 도 20의 실시예에서, 기판(856)은 플랜지부(804)를 넘어 연장한다. 패키지 기판의 이러한 돌출 부분 상에 보조의 유전체 부재(847)가 위치한다. 이 보조의 유전체 부재(847)는 제1 유전체 부재(886)의 상단 면(894)과 동일 평면상에 있는 상단 면(897)을 구성한다. 보조의 유전체 부재는 또한 상단 면(897)으로부터 패키지 기판 쪽을 향해 아래로 연장하는 에지 면(895)을 구성한다. 에지 면(895)은 제1 수평 방향의 반대 방향인 제2 수평 방향(H2)으로 경사져 있기 때문에, 제1 유전체 부재(886)의 제1 에지 면(896)과 보조의 유전체 부재(897)의 에지 면(895)은 패키지 기판(856)을 향하는 하방으로 서로 모이게 된다. 이들 에지 면은 함께 상단 면(894, 897)으로부터 아래로 연장하는 트랜치(trench)를 구성한다. 트랜치와 에지 면은 도 20에 나타낸 바와 같은 도면의 평면에 직각을 이루는 길게 연장된 구조이다. 보조의 유전체 부재(897)는 에지 면(895)의 바닥 경계부로부터 마이크로전자 요소(848)를 향해 안쪽으로 돌출된 플랜지 영역(803)을 구성한다. 플랜지 영역(803)은 제1 유전체 부재(886)의 플랜지 영역(804)과 합쳐진다. 이들 유전체 부재와 부분들을 별개인 것으로 설명하였지만, 이들은 사실상 단일의 유전체의 부분들이라는 것을 알 수 있을 것이다. However, in the embodiment of FIG. 20, the substrate 856 extends beyond the flange portion 804. An auxiliary dielectric member 847 is located on this protruding portion of the package substrate. This auxiliary dielectric member 847 constitutes a top surface 897 that is flush with the top surface 894 of the first dielectric member 886. The auxiliary dielectric member also forms an edge surface 895 that extends downwardly from the top surface 897 toward the package substrate side. The first edge surface 896 of the first dielectric member 886 and the auxiliary dielectric member 897 are tilted in the second horizontal direction H 2 which is the opposite direction of the first horizontal direction, The edge surfaces 895 of the package substrate 856 are gathered together downward toward the package substrate 856. These edge faces together constitute a trench extending downward from the top surfaces 894 and 897. [ The trench and the edge surface are elongated structures perpendicular to the plane of the drawing as shown in Fig. A secondary dielectric member 897 constitutes a flange region 803 protruding inwardly from the bottom boundary of the edge surface 895 toward the microelectronic element 848. The flange region 803 merges with the flange region 804 of the first dielectric member 886. While these dielectric members and portions have been described as being distinct, they will be understood to be essentially portions of a single dielectric.

앞서 설명한 실시예에서와 같이, 상단 단자(838)는 제1 유전체 부재(886)의 상단 면(894)에 노출되어 있다. 상단 단자 중의 적어도 일부에 접속된 트레이스(836)는 유전체 부재(886)의 제1 에지 면(896)을 따라 연장되며, 패키지 기판의 전도성 요소에 접속된 바닥부를 구비한다. 그러나, 도 20의 실시예에서는, 보조의 상단 단자(837)가 보조의 유전체 부재의 상단 면(897)에 노출되어 있다. 트레이스(833)는 이들 보조의 상단 단자 중의 적어도 일부로부터 보조의 유전체 부재의 상단 면(897)을 따라 그리고 보조의 유전체 부재(847)의 경사진 에지 면(895)을 따라 연장된다. 패키지 기판(856)에 이웃해서 배치된 트레이스(833)의 바닥부는 패키지 기판의 전도성 요소에 접속된다. 앞서 설명한 실시예에서와 같이, 패키지 기판은 제1 유전체 부재(886)와 정렬되고 제1 유전체 부재에 있는 상단 단자(838)와 정렬된 바닥 단자의 집단을 구성한다. 도 20의 실시예에서, 패키지 기판은 또한 보조 유전체 부재(847) 상에 위치하는 보조의 상단 단자(837)와 정렬된 보조의 바닥 단자(857)를 구성한다. As in the previously described embodiment, the top terminal 838 is exposed on the top surface 894 of the first dielectric member 886. A trace 836 connected to at least a portion of the top terminals extends along a first edge surface 896 of the dielectric member 886 and has a bottom portion connected to a conductive element of the package substrate. However, in the embodiment of FIG. 20, an auxiliary top terminal 837 is exposed on the top surface 897 of the auxiliary dielectric member. Traces 833 extend from at least a portion of these auxiliary top terminals along the top surface 897 of the auxiliary dielectric member and along the inclined edge surface 895 of the auxiliary dielectric member 847. The bottom of the trace 833 disposed next to the package substrate 856 is connected to the conductive elements of the package substrate. As in the previously described embodiment, the package substrate is in alignment with the first dielectric member 886 and constitutes a group of bottom terminals aligned with the top terminal 838 in the first dielectric member. In the embodiment of FIG. 20, the package substrate also constitutes an auxiliary bottom terminal 857 aligned with an auxiliary top terminal 837 located on the auxiliary dielectric member 847.

본 실시예에서, 제1 유전체 부재(886)는 또한 제2 수평 방향(H2)으로 경사진 제2 에지 면(808)을 포함하며, 트레이스(836) 중의 일부는 상단 단자(838) 중의 몇몇으로부터 제2 에지 면(808)을 따라 연장된다. 유전체는 보조의 상단 단자(811)와 에지 면(813)을 갖는 제2 보조 유전체 부재(809)를 포함하는데, 보조의 상단 단자는 이러한 유전체 부재의 상단 면에 노출되어 있으며, 에지 면(813)은 제1 수평 방향(H1)으로 경사져 있으며 유전체 부재의 상단 면으로부터 아래로 연장되어 있기 때문에, 에지 면(813)은 제1 유전체 부재(886)의 제2 에지 면(808)과 합쳐진다. 이들 에지 면은 함께, 도 20에 나타낸 바와 같은 도면의 평면에 대하여 직각을 이루는 방향으로 연장하는 추가의 길게 연장된 트랜치를 구성한다. 추가의 보조 유전체 부재(809)의 에지 면을 따라 추가의 보조 트레이스(815)가 연장된다. 이들 트레이스는 패키지 기판(856)의 전도성 요소에 접속된다. 패키지 기판은 추가의 보조 상단 단자(811)와 정렬된 추가의 보조 바닥 단자(817)를 구성한다. 보조의 유전체 부재(809)는 제1 유전체 부재(886)의 제2 에지 면(808)의 바닥에서 플랜지 영역과 합쳐지는 플랜지 영역을 구성한다. 추가의 보조 유전체 부재(808)와 제1 유전체 부재(886)는 단일의 유전체의 일부를 이룬다. The first dielectric member 886 also includes a second edge surface 808 that is inclined in a second horizontal direction H 2 and a portion of the trace 836 includes a portion of the top end 838 Lt; RTI ID = 0.0 > 808 < / RTI > The dielectric includes a second auxiliary dielectric member 809 having an auxiliary top terminal 811 and an edge surface 813 with an auxiliary top terminal exposed on the top surface of such a dielectric member, The edge surface 813 is merged with the second edge surface 808 of the first dielectric member 886 because it is inclined in the first horizontal direction H 1 and extends downward from the top surface of the dielectric member. These edge faces together constitute an additional elongated trench extending in a direction perpendicular to the plane of the drawing as shown in Fig. An additional auxiliary trace 815 extends along the edge surface of the additional auxiliary dielectric member 809. These traces are connected to the conductive elements of the package substrate 856. The package substrate constitutes an additional auxiliary bottom terminal 817 which is aligned with an additional auxiliary top terminal 811. The auxiliary dielectric member 809 constitutes a flange region that fits with the flange region at the bottom of the second edge face 808 of the first dielectric member 886. The additional auxiliary dielectric member 808 and the first dielectric member 886 form part of a single dielectric.

보조의 유전체 부재들은 한 줄 또는 한 줄 이상의 상단 콘택(811, 837)을 가질 수 있다. 이들 상단 콘택 및 이들 상단 콘택과 정렬된 보조의 바닥 콘택(857, 817)은 접속성을 향상시키며, 패키지 스택에서 추가의 신호 경로를 제공한다. 도 20에 나타낸 것과 같은 패키지는 하나의 패키지 위에 다른 패키지가 적층될 수 있으며, 보조의 상단 콘택은 스택에서 상위 패키지의 보조의 바닥 콘택과 정렬된다. 제1 유전체 부재의 상단 콘택(838)은 스택에서의 다음 상위 패키지의 바닥 콘택(864)과 정렬된다. The auxiliary dielectric members may have one or more rows of top contacts 811, 837. These top contacts and auxiliary bottom contacts (857, 817) aligned with these top contacts improve connectivity and provide additional signal paths in the package stack. A package such as that shown in Fig. 20 can be stacked with another package on one package, and the auxiliary top contact is aligned with the auxiliary bottom contact of the top package in the stack. The top contact 838 of the first dielectric member is aligned with the bottom contact 864 of the next upper package in the stack.

도 20에 나타낸 패키지는 앞서 설명한 것들과 동일한 방법으로 제조될 수 있으며, 앞서 설명한 특징부 또는 형상부를 채택할 수 있다. 일례로, 패키지를 형성하기 위해 사용되는 시트 또는 캐리어는 도 21에 나타낸 완성된 패키지에는 존재하지 않는다. 그러나, 보조의 유전체 부재를 갖는 패키지는 도 11, 도 12 및 도 16과 관련해서 설명했던 것과 같은 유전체 시트 등의 특징부를 사용할 수 있다. 다른 예로서, 하나 이상의 보조 유전체 부재 내에 하나 이상의 마이크로전자 요소를 배치할 수 있다. The package shown in Fig. 20 can be manufactured in the same manner as described above, and the above-described features or features can be adopted. As an example, the sheet or carrier used to form the package is not present in the completed package shown in FIG. However, the package with the auxiliary dielectric member can use features such as dielectric sheets as described in connection with Figs. 11, 12 and 16. As another example, one or more microelectronic elements may be disposed within one or more of the auxiliary dielectric members.

본 발명의 다른 실시예(도 21)에 따른 패키지는 제1 에지 면(696) 및 제2 에지 면(608)을 갖는 제1 또는 주요 유전체 부재(686)를 포함한다는 점에서, 도 20의 패키지와 유사하다. 이 패키지는 또한 유전체 부재(686)의 제1 에지 면(696)과 수렴하는 경사진 에지 면(695)을 갖는 제1 보조 유전체 부재(647) 및 유전체 부재(686)의 제2 에지 면(608)과 수렴하는 경사진 에지 면(613)을 갖는 제2 보조 유전체 부재를 포함한다. 이들 보조 유전체 부재 상에는 보조 상단 콘택(637, 611)이 제공되며, 패키지 기판의 바닥면 상에는 보조 바닥 콘택(617, 657)이 제공되어 접속성을 향상시킨다. 그러나, 도 21의 패키지에 있는 유전체 부재는 플랜지 면을 포함하지 않고 있다. 따라서, 에지 면(696, 608, 695, 613)은 패키지 기판(656)의 상면(658)까지 완전히 연장한다. 트레이스는 에지 면을 따라 아래로 연장하기 때문에, 트레이스의 바닥부는 에지 면의 바닥에서 종단하고, 트레이스는 패키지 기판의 상면 상의 전도성 요소(663)를 연결한다. The package according to another embodiment of the present invention (Figure 21) comprises a first or major dielectric member 686 having a first edge surface 696 and a second edge surface 608, . The package also includes a first auxiliary dielectric member 647 having a tapering edge surface 695 that converges with a first edge surface 696 of the dielectric member 686 and a second edge surface 608 of the dielectric member 686 And a second auxiliary dielectric member having a sloping edge surface 613 converging with the first auxiliary dielectric member. The auxiliary top contacts 637 and 611 are provided on these auxiliary dielectric members and the auxiliary floor contacts 617 and 657 are provided on the bottom surface of the package substrate to improve the connectivity. However, the dielectric member in the package of Fig. 21 does not include a flange surface. Thus, the edge surfaces 696, 608, 695, 613 extend completely to the top surface 658 of the package substrate 656. Because the traces extend down along the edge plane, the bottom of the trace terminates at the bottom of the edge plane, and the trace connects the conductive elements 663 on the top surface of the package substrate.

또 다른 예로서, 트레이스와 상단 단자를 유지하기 위해 사용되는 캐리어는 시트가 아닌 다른 요소로 해도 된다. 예를 들어, 트레이스와 단자는 유전체 부재의 에지 면과 상면을 형성하기 위해 사용되는 몰드 요소에 증착시킬 수 있다. 몰드를 제거하면, 상단 단자와 트레이스는 유전체 부재에 임베디드된 상태를 유지하게 되는데, 도 1~도 10a와 관련해서 언급했던 것과 많은 부분이 동일하다. As another example, the carrier used to hold the trace and the top terminal may be other elements than the sheet. For example, traces and terminals may be deposited on the mold elements used to form the edge and top surfaces of the dielectric member. Upon removal of the mold, the top terminal and the trace remain embedded in the dielectric member, much of which is the same as that mentioned with respect to Figures 1 - 10a.

앞서 언급한 패키지는 다양한 전자 시스템의 구성에 사용할 수 있다. 예를 들어, 본 발명의 다른 실시예에 따른 시스템(900)(도 22 참조)은 앞서 언급했던 것과 같이 2개의 패키지를 사용하는 스택(904)과 연결되고, 다른 전자 부품(908, 910)과도 연결된 제1 패키지(902)를 포함한다. 도시한 예에서, 부품(908)은 반도체 칩이고, 부품(910)은 디스플레이 스크린이지만, 다른 부품을 사용해도 된다. 도 22에는 도시를 명확하기 위해 2개의 부품만을 나타내고 있지만, 시스템은 임의의 개수의 부품을 포함할 수 있다. 임의의 다른 부품을 사용해도 된다. 패키지(902, 904)와 부품(908, 910)은 공통의 하우징(901)에 장착된다. 하우징은 도면에 점선으로 도시되어 있으며, 필요에 따라 서로 전기적으로 상호연결되어 원하는 회로를 구성할 수 있다. 도시한 시스템에서, 본 시스템은 연성 또는 경성(rigid)의 인쇄 회로 기판과 같은 회로 패널(907)을 포함하며, 이 회로 패널은 많은 도체(909)를 포함하는데, 도 22에는 하나만 도시하고 있다. 이러한 도체는 부품(910)을 회로 패널에 연결한다. 그러나, 이것은 예에 불과하며, 전기적 접속을 이루는 것이면 어떠한 적당한 구조를 사용해도 된다. 하우징(901)은 셀폰(cellular telephone)이나 휴대 정보 단말기(PDA)에 사용할 수 있는 타입의 휴대형 하우징으로 도시되어 있으며, 스크린(910)이 이 하우징의 표면에 노출되어 있다. 도 22에 간단히 나타낸 시스템은 일례에 불과하며, 앞서 설명한 패키지를 사용해서, 데스크탑 컴퓨터이나 라우터 등과 같은 고정형 구조체로서 일반적으로 간주하는 시스템을 포함하는 다른 시스템을 구성할 수 있다. The above-mentioned packages can be used to configure various electronic systems. For example, a system 900 (see FIG. 22) according to another embodiment of the present invention may be coupled to a stack 904 using two packages, as discussed above, and to other electronic components 908 and 910 And a first package 902 connected thereto. In the illustrated example, component 908 is a semiconductor chip and component 910 is a display screen, but other components may be used. Although Fig. 22 shows only two parts for clarity of illustration, the system may include any number of parts. Any other component may be used. The packages 902 and 904 and the components 908 and 910 are mounted on a common housing 901. The housings are shown in dotted lines in the drawings and may be electrically interconnected with each other as needed to form the desired circuit. In the illustrated system, the system includes a circuit panel 907, such as a flexible or rigid printed circuit board, which includes many conductors 909, only one shown in FIG. This conductor connects component 910 to the circuit panel. However, this is merely an example, and any suitable structure may be used as long as it forms an electrical connection. The housing 901 is shown as a portable housing of a type that can be used in a cellular telephone or a personal digital assistant (PDA), and the screen 910 is exposed on the surface of the housing. The system shown briefly in Fig. 22 is merely an example, and another system including a system generally regarded as a fixed structure such as a desktop computer or a router can be configured using the above-described package.

본 발명의 범위를 벗어남이 없이, 앞서 설명한 특징 및 그 변형예와 조합을 사용할 수 있으며, 바람직한 실시예의 설명은 청구의 범위에 의해 정해지는 본 발명의 한정에 의한 것보다 예시에 의한 것임을 이해하여야 한다. It is to be understood that the features and the modifications and combinations thereof described above may be employed without departing from the scope of the present invention and that the description of the preferred embodiments is illustrative rather than limiting of the present invention as defined by the claims .

Claims (14)

마이크로전자 패키지를 제조하는 방법으로서,
(a) 패키지 기판의 하면에 위치된 바닥 단자를 포함하는 전도성 요소(conductive element)를 가진 패키지 기판과 상기 패키지 기판의 상면의 적어도 일부분 위에 배치되고 상기 전도성 요소의 적어도 일부에 전기적으로 접속되는 마이크로전자 요소를 구비하는 조립체 위에, 다수의 트레이스를 구비하는 시트를 위치시킴으로써, 적어도 몇몇의 트레이스 중의 일부가 상기 마이크로전자 요소의 위로 연장되도록 하는 상기 시트를 위치시키는 단계;
(b) 상기 시트와 상기 패키지 기판 사이와 상기 마이크로전자 요소의 주위에 유동성의 조성물(flowable composition)을 도입하고, 상기 유동성의 조성물에 대하여 경화(cure)를 수행해서, 상기 마이크로전자 요소를 덮도록 하고 상기 시트에 의해 적어도 일부가 구성되는 형태를 갖는 오버몰드(overmold)를 형성하는 단계; 및
(c) 상기 시트를 제거해서, 상기 트레이스가 상기 오버몰드의 상기 패키지 기판으로부터 멀어지는 방향을 향하는 하나 이상의 면 위로 연장된 상태를 유지하도록 하는 단계
를 포함하고,
상기 시트를 위치시키는 단계는, 상기 시트의 제1 부분과 상기 시트의 제2 부분을 위치시키는 단계를 포함하며, 상기 시트의 제1 부분 위의 상기 트레이스의 제1 부분은 상기 마이크로전자 요소의 위로 연장하고, 상기 시트의 제2 부분과 상기 시트의 제2 부분 위의 상기 트레이스의 제2 부분은 상기 시트의 제1 부분으로부터 상기 패키지 기판 쪽으로 연장된,
마이크로전자 패키지의 제조 방법. A method of fabricating a microelectronic package,
(a) a package substrate having a conductive element including a bottom terminal located on a lower surface of the package substrate and a microelectronic element disposed over at least a portion of the upper surface of the package substrate and electrically connected to at least a portion of the conductive element, Positioning the sheet such that a portion of at least some of the traces extends above the microelectronic element by positioning a sheet having a plurality of traces on an assembly having elements thereon;
(b) introducing a flowable composition between the sheet and the package substrate and around the microelectronic element and curing the flowable composition to cover the microelectronic element; Forming an overmold having a shape that is at least partially constructed by the sheet; And
(c) removing the sheet to maintain the trace extending over at least one face of the overmold in a direction away from the package substrate
Lt; / RTI >
Wherein positioning the sheet comprises positioning a first portion of the sheet and a second portion of the sheet, wherein a first portion of the trace on a first portion of the sheet is positioned on top of the microelectronic element Wherein a second portion of the sheet and a second portion of the trace on the second portion of the sheet extend from the first portion of the sheet toward the package substrate,
A method of manufacturing a microelectronic package. 삭제delete 제1항에 있어서,
상기 시트를 위치시키는 단계는 상기 시트를 변형(deform)시키는 단계를 포함하는, 마이크로전자 패키지의 제조 방법. The method according to claim 1,
Wherein the step of positioning the sheet comprises deforming the sheet. 제1항에 있어서,
상기 시트를 위치시키는 단계는 상기 트레이스를 포함하는 상기 시트의 면이 상기 패키지 기판 쪽을 향하도록 수행하며,
상기 유동성의 조성물을 도입하는 단계는 상기 유동성의 조성물이 상기 트레이스를 부분적으로 둘러싸도록 수행되는, 마이크로전자 패키지의 제조 방법. The method according to claim 1,
Wherein the step of positioning the sheet is performed such that a face of the sheet including the trace faces toward the package substrate,
Wherein introducing the flowable composition is performed such that the flowable composition partially surrounds the trace. 제4항에 있어서,
상기 시트는 금속성의 재료(metallic material)로 형성되며,
상기 시트를 제거하는 단계는 상기 시트의 금속성 재료를 에칭하는 단계를 포함하는, 마이크로전자 패키지의 제조 방법. 5. The method of claim 4,
The sheet is formed of a metallic material,
Wherein the step of removing the sheet comprises etching the metallic material of the sheet. 마이크로전자 패키지를 제조하는 방법에 있어서,
(a) 패키지 기판의 하면에 위치된 바닥 단자를 포함하는 전도성 요소를 구비하는 패키지 기판과 상기 패키지 기판의 상면의 적어도 일부분 위에 배치되며 상기 전도성 요소의 적어도 일부와 전기적으로 접속되는 마이크로전자 요소를 포함하는 조립체의 위에 다수의 트레이스를 갖는 시트를 위치시키는 단계로서,
상기 시트를 위치시키는 단계는 상기 시트의 제1 부분과 상기 시트의 제1 부분 위의 상기 트레이스의 제1 부분이 상기 마이크로전자 요소의 위로 연장되도록 하고, 상기 시트의 제2 부분과 상기 시트의 제2 부분 위의 상기 트레이스의 제2 부분이 상기 제1 부분으로부터 상기 패키지 기판을 향해 연장되도록 하는, 시트를 위치시키는 단계;
(b) 상기 시트 및 상기 패키지 기판 사이와 상기 마이크로전자 요소의 주위에 유동성의 조성물을 도입하는 단계;
(c) 상기 유동성의 조성물을 경화시켜, 상기 마이크로전자 요소를 덮도록 하고 상기 시트에 의해 적어도 일부가 구성되는 형태를 갖는 오버몰드를 형성하는 단계; 및
(d) 상기 트레이스의 제2 부분을 상기 패키지 기판의 전도성 요소와 전기적으로 접속하는 단계
를 포함하는 것을 특징으로 하는 마이크로전자 패키지의 제조 방법. A method of manufacturing a microelectronic package,
(a) a package substrate having a conductive element comprising a bottom terminal located on a bottom surface of the package substrate and a microelectronic element disposed over at least a portion of the top surface of the package substrate and electrically connected to at least a portion of the conductive element Placing a sheet having a plurality of traces thereon,
Wherein positioning the sheet comprises positioning a first portion of the sheet and a first portion of the trace over the first portion of the sheet above the microelectronic element, The second portion of the trace over the second portion extending from the first portion toward the package substrate;
(b) introducing a flowable composition between the sheet and the package substrate and around the microelectronic element;
(c) curing the flowable composition to form an overmold having a shape that covers the microelectronic element and is at least partially configured by the sheet; And
(d) electrically connecting a second portion of the trace to a conductive element of the package substrate,
Wherein the step of forming the microelectronic package comprises the steps of: 제6항에 있어서,
상기 트레이스의 제2 부분을 상기 전도성 요소와 전기적으로 접속하는 단계는 상기 유동성의 조성물을 도입하는 단계를 수행하기 전에 수행하는, 마이크로전자 패키지의 제조 방법. The method according to claim 6,
Wherein the step of electrically connecting the second portion of the trace with the conductive element is performed prior to performing the step of introducing the flowable composition. 제6항에 있어서,
상기 시트를 위치시키는 단계, 상기 유동성의 조성물을 도입하는 단계 및 상기 유동성의 조성물을 경화시키는 단계는, 상기 오버몰드가 상기 마이크로전자 요소의 위로 연장하는 상단 면(top surface)을 구성하는 주요 부분을 포함하도록 수행하며, 상기 오버몰드는 상기 상단 면 외에도, 상기 주요 부분의 경계를 이루며 상기 마이크로전자 요소를 향해 하방으로 연장하는 제1 에지 면과 상기 주요 부분보다 폭이 좁고 상기 제1 에지 면으로부터 바깥쪽으로 연장하는 플랜지부를 포함하며, 상기 트레이스의 제2 부분은 상기 플랜지부(flange portion)의 위로 연장하는 바닥부를 포함하고, 상기 제2 부분을 전기적으로 접속하는 단계는 상기 오버몰드의 플랜지부를 통하는 접속부를 형성하는 단계를 포함하는, 마이크로전자 패키지의 제조 방법. The method according to claim 6,
The step of positioning the sheet, introducing the flowable composition, and curing the flowable composition may comprise positioning the major portion of the overmold forming the top surface extending above the microelectronic element Wherein the overmold includes, in addition to the top surface, a first edge surface that forms a boundary of the major portion and that extends downwardly toward the microelectronic element, and a second edge surface that is narrower than the major portion and extends outwardly from the first edge surface Wherein the second portion of the trace includes a bottom portion extending above the flange portion and the step of electrically connecting the second portion includes providing a flange portion of the overmold And forming a connection through which the microelectronic package is connected. 제8항에 있어서,
상기 마이크로전자 패키지의 제조 방법은 상기 트레이스의 바닥부와 상기 패키지 기판 사이로 연장하는, 상기 오버몰드의 플랜지부 내에 비아(via)를 형성하는 단계를 더 포함하며,
상기 플랜지부를 통하는 접속부를 형성하는 단계는 상기 비아 내에 비아 도체(via conductor)를 형성하는 단계를 포함하는, 마이크로전자 패키지의 제조 방법. 9. The method of claim 8,
The method of fabricating a microelectronic package further includes forming a via in a flange portion of the overmold that extends between the bottom of the trace and the package substrate,
Wherein forming the connecting portion through the flange portion includes forming a via conductor in the via. 제9항에 있어서,
상기 오버몰드의 플랜지부 내에 비아를 형성하는 단계는 상기 유동성의 조성물을 도입해서 경화하는 단계를 수행한 후에 수행하는, 마이크로전자 패키지의 제조 방법. 10. The method of claim 9,
Wherein forming the via in the flange portion of the overmolding is performed after introducing the flowable composition and performing a curing step. 마이크로전자 패키지를 제조하는 방법에 있어서,
(a) 패키지 기판과 마이크로전자 요소를 구비하는 조립체에 컨포멀 유전체 층(conformal dielectric layer)을 증착하는 증착 단계로서, 상기 패키지 기판은 하면에 노출된 바닥 단자를 갖는 전도성 요소를 구비하며, 상기 마이크로전자 요소는 상기 패키지 기판의 상면의 적어도 일부분 위에 배치되고 상기 전도성 요소의 적어도 일부에 전기적으로 접속되며, 상기 증착 단계는 상기 컨포멀 유전체 층의 제1 부분이 상기 패키지 기판으로부터 떨어져 상기 마이크로전자 요소의 위로 연장하는 상단 면을 구성하고, 하나 이상의 추가의 부분이 상기 마이크로전자 요소에 의해 덮인 영역의 바깥쪽의 상기 패키지 기판을 향해 아래로 연장하는 하나 이상의 에지 면을 구성하도록 수행되는, 증착 단계;
(b) 상기 컨포멀 유전체 층 상에 트레이스 및 상단 단자를 제공해서, 상기 트레이스가 상기 상단 면을 따라 연장하고 하나 이상의 에지 면을 따라 상기 패키지 기판을 향해 연장하도록 하고, 상기 트레이스의 바닥부가 상기 패키지 기판에 이웃해서 위치하도록 하는 단계; 및
(c) 상기 트레이스의 바닥부를 상기 패키지 기판상의 상기 전도성 요소 중의 적어도 일부에 접속하는 단계
를 포함하고,
상기 증착 단계는 상기 컨포멀 유전체 층이 하나 이상의 에지 면의 바닥 경계부로부터 연장하는 상방을 향하는 하나 이상의 플랜지 면을 형성함으로써, 각각의 플랜지 면이 패키지 기판과 상단 면 사이의 수직 거리보다 짧은, 상기 패키지 기판으로부터의 수직 거리에 배치되도록 수행되며, 상기 트레이스를 제공하는 단계는 상기 트레이스의 바닥부가 하나 이상의 플랜지 면의 위로 연장하도록 수행되며, 상기 트레이스의 바닥부를 연결하는 단계는 상기 하나 이상의 플랜지 면을 통해 연장하는 연결부를 형성하는 단계를 포함하는,
마이크로전자 패키지의 제조 방법. A method of manufacturing a microelectronic package,
(a) depositing a conformal dielectric layer on an assembly comprising a package substrate and a microelectronic element, the package substrate having a conductive element with a bottom terminal exposed on a bottom surface, Wherein the electronic element is disposed over at least a portion of the top surface of the package substrate and is electrically connected to at least a portion of the conductive element, wherein the depositing comprises depositing a first portion of the conformal dielectric layer away from the package substrate Wherein at least one additional portion is configured to form one or more edge surfaces extending downwardly toward the package substrate outside the area covered by the microelectronic element;
(b) providing traces and top terminals on the conformal dielectric layer such that the traces extend along the top surface and extend toward the package substrate along one or more edge surfaces, Positioning the substrate adjacent the substrate; And
(c) connecting the bottom of the trace to at least a portion of the conductive elements on the package substrate
Lt; / RTI >
Wherein the depositing comprises forming at least one flange surface with the conformal dielectric layer extending upwardly from the bottom boundary of the at least one edge surface such that each flange surface is shorter than a vertical distance between the package substrate and the top surface, Wherein the step of providing the traces is performed such that the bottom of the traces extends above one or more flange surfaces and the step of connecting the bottoms of the traces is performed through the one or more flange surfaces And forming a connecting portion extending from the connecting portion.
A method of manufacturing a microelectronic package. 삭제delete 제11항에 있어서,
상기 트레이스와 상단 단자를 제공하는 단계는 상기 조립체에 상기 컨포멀 유전체 층을 증착하기 전에 상기 컨포멀 유전체 층상에 상기 트레이스 및 상단 단자를 제공하는 단계를 포함하는, 마이크로전자 패키지의 제조 방법. 12. The method of claim 11,
Wherein providing the trace and top terminal comprises providing the trace and top terminal on the conformal dielectric layer prior to depositing the conformal dielectric layer on the assembly. 제13항에 있어서,
상기 트레이스와 상단 단자를 제공하는 단계는, 상기 컨포멀 유전체 층을 상기 조립체에 증착한 후에 상기 컨포멀 유전체 층 상에 상기 트레이스를 증착하는 단계를 포함하는, 마이크로전자 패키지의 제조 방법. 14. The method of claim 13,
Wherein providing the trace and top terminal comprises depositing the trace on the conformal dielectric layer after depositing the conformal dielectric layer on the assembly.
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