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KR101632828B1 - The chip tray device for semiconductor - Google Patents

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KR101632828B1
KR101632828B1 KR1020150021855A KR20150021855A KR101632828B1 KR 101632828 B1 KR101632828 B1 KR 101632828B1 KR 1020150021855 A KR1020150021855 A KR 1020150021855A KR 20150021855 A KR20150021855 A KR 20150021855A KR 101632828 B1 KR101632828 B1 KR 101632828B1
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KR
South Korea
Prior art keywords
semiconductor chip
pocket groove
tray
pocket
concave portion
Prior art date
Application number
KR1020150021855A
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Korean (ko)
Inventor
최종철
연규진
이찬훈
엄유정
박형건
Original Assignee
주식회사 케이엠에이치하이텍
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/673—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere using specially adapted carriers or holders; Fixing the workpieces on such carriers or holders
    • H01L21/67333—Trays for chips

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Abstract

The present invention relates to a tray for a semiconductor chip, which is capable of accommodating a plurality of semiconductor chips and is provided so as to be stacked in multiple layers. According to the present invention, the tray for the semiconductor chip comprises: a tray body which includes an upper surface in which at least one upper concave portion and a base portion are alternately arranged and a lower surface in which a lower concave portion is dented in a position corresponding to the base portion, the at least one upper concave portion being lengthily dented in one direction, and the base portion not defining the upper concave portion; pocket grooves which are formed in the both base portions with respect to the upper concave portion and are dented so as to accommodate the semiconductor chip in a state in which the semiconductor chip crosses the upper concave portion; an escape prevention unit which protrudes from an edge of the pocket groove and prevents the semiconductor chip from escaping from the pocket groove; and a support unit which is installed in at least one among the upper concave portion and the lower concave portion and has both ends connected to an inner wall. Therefore, according to the tray for the semiconductor chip, even when a warpage such as flexing or bending is generated during use of the tray for the semiconductor chip, it is possible to prevent the escape of the semiconductor chip, and when the semiconductor chip is inverted so as to inspect a rear surface thereof, it is possible to prevent the escape of the semiconductor chip and easily inspect the semiconductor chip by coupling other trays for the semiconductor chip to the tray for the semiconductor chip by using an aligning unit.

Description

반도체 칩 트레이{THE CHIP TRAY DEVICE FOR SEMICONDUCTOR}TECHNICAL FIELD [0001] The present invention relates to a semiconductor chip tray,

본 발명은, 반도체 칩 트레이에 관한 것으로서, 보다 상세하게는, 트레이의 포켓부에 반도체 칩이 원활하게 삽입되는 것과 동시에, 복수의 트레이를 분리하는 과정에서 반도체 칩이 포켓부로부터 임의로 이탈하는 것을 방지할 수 있는 반도체 칩 트레이에 관한 것이다.The present invention relates to a semiconductor chip tray, and more particularly, to a semiconductor chip tray capable of smoothly inserting a semiconductor chip into a pocket of a tray and preventing a semiconductor chip from deviating freely from a pocket portion in a process of separating a plurality of trays To a semiconductor chip tray.

일반적으로, 반도체 칩 트레이는 다수의 미세 반도체 회로소자들이 집적된 장방형의 반도체칩의 다수를 상면에 가지런히 보관하는 용기이다. 이러한 반도체 칩 트레이는, 다수의 반도체 칩을 적재할 수 있으며, 다단으로 적층되어 보관 또는 운송된다.In general, a semiconductor chip tray is a container for storing a plurality of rectangular semiconductor chips on which a plurality of micro semiconductor circuit elements are integrated, on the upper surface. Such semiconductor chip trays can stack a plurality of semiconductor chips, and are stacked and stored or transported in multiple stages.

이러한 반도체 칩 트레이는 내열, 절전 및 정전기 방지를 위해 사출 성형하여 제조된다.These semiconductor chip trays are manufactured by injection molding to prevent heat, power saving, and static electricity.

첨부도면 중, 도 1a 내지 도 1c는 각각 종래의 반도체 칩 트레이를 도시한 사시도, 저면도 및 종단면도이다. 도 1에 도시한 바와 같이, 종래의 4인치 반도체 칩 트레이는 통상적으로 정방형으로 이루어지는데, 크게 테두리부(10) 및 테두리부(10)에서 소정 높이만큼 돌출되어 형성된 융기부(20)로 구분될 수 있다.1A to 1C are a perspective view, a bottom view, and a longitudinal sectional view, respectively, of a conventional semiconductor chip tray. As shown in FIG. 1, a conventional 4-inch semiconductor chip tray is generally formed in a square shape. The conventional 4-inch semiconductor chip tray is divided into a ridge portion 20 formed by protruding a predetermined height from a rim portion 10 and a rim portion 10 .

전술한 구성에서, 융기부(20)의 상면에는 다수의 포켓(22)이 4개의 열을 이루면서 가지런히 형성되어 있다. 한편, 테두리부(10)에는 융기부(20)의 저면에서 하측으로 소정 높이만큼 돌출된 단턱(12)이 형성되어 있다. 융기부(20)의 하면 중간 부위에는 강성을 유지하기 위해 대략 20-40㎜ 정도의 폭으로 아무런 홈도 형성되어 있지 않은 통살부(이하 '중간 통살부'라 한다)(24)가 배치되고 중간 통살부(24)의 양측에는 각각 다수의 사각홈(26a)이 간격을 두고 2-4열 정도 형성되어 있는 사각홈부(26)가 배치된다.In the above-described configuration, a plurality of pockets 22 are formed in four rows on the upper surface of the protruding portion 20 in a straight line. On the other hand, the rim portion 10 is formed with a step 12 protruding from the bottom surface of the ridge portion 20 downward by a predetermined height. In order to maintain the rigidity of the lower surface of the raised portion 20, a barrel portion 24 (hereinafter, referred to as an intermediate barrel portion) having no groove with a width of about 20 to 40 mm is disposed, On both sides of the barrel 24, a square groove 26 having a plurality of square grooves 26a spaced apart from each other by two to four rows is disposed.

이러한 구성에 의해 반도체 칩 트레이를 적층하는 경우에는 하측 반도체 칩 트레이의 융기부(20)가 상측 반도체 칩 트레이의 단턱(12) 내부로 끼워져서 결과적으로 하측 반도체 칩 트레이의 융기부(20)의 상면이 상측 반도체 칩 트레이의 중간 통살부(24) 면과 사각홈부(26)의 각 격벽 하면과 접촉하게 되고 이에 따라 하측 반도체 칩 트레이의 융기부(20)의 포켓(22)에 수납된 반도체칩이 이송 중에도 이탈되지 않게 된다.When the semiconductor chip tray is stacked by this structure, the protruding portion 20 of the lower semiconductor chip tray is fitted into the step 12 of the upper semiconductor chip tray, so that the upper surface of the protruding portion 20 of the lower semiconductor chip tray The semiconductor chips held in the pockets 22 of the protrusions 20 of the lower semiconductor chip tray are brought into contact with the lower surfaces of the upper and lower semiconductor chip trays 24 and 26, It is not released during transport.

그러나, 이러한 종래의 반도체 칩 트레이는 얇고 가는 장방형의 반도체칩을 포켓(22) 내에 삽입하는 과정에서, 포켓(22)과 반도체칩 사이에서 발생하는 와류에 의해 반도체칩이 뒤집어지거나 포켓(22)내에 완전하게 삽입되지 않아 삽입불량이 발생하는 문제가 있다. However, in the conventional semiconductor chip tray, a semiconductor chip is inverted by the vortex generated between the pocket 22 and the semiconductor chip in the process of inserting the thin and thin rectangular semiconductor chip into the pocket 22, There is a problem that insertion failure occurs due to insufficient insertion.

또한, 반도체칩(30)이 포켓에 수납되어 있는 종래 반도체 칩 트레이를 적층한 상태에서 이를 분리시키는 경우에 중간 통살부(24)가 평탄면으로 되어 있어서 이 부위에서 정전기가 상대적으로 많이 발생하게 되고, 결과적으로 하측 반도체 칩 트레이에 수납되어 있는 반도체칩이 상측 반도체 칩 트레이의 중간 통살부(24) 부위에서 정전기에 의해 달라붙는 문제점이 있었다.In the case where the conventional semiconductor chip tray in which the semiconductor chip 30 is housed in the pockets is separated in a state of being laminated, the intermediate cylindrical portion 24 is formed as a flat surface, so that a relatively large amount of static electricity is generated at this portion As a result, there has been a problem that the semiconductor chips housed in the lower semiconductor chip tray are stuck to the middle semiconductor chip 24 of the upper semiconductor chip tray by static electricity.

대한민국 공개특허 제2011-0017735호Korea Patent Publication No. 2011-0017735

본 발명의 과제는 상술한 바와 같은 종래의 문제점을 해결하기 위한 것으로서, 동일 평면 상에 위치하는 구성들이 허용공차 내에서 제조됨에 따라 완전히 동일한 평탄도를 가지도록 제조가 불가능하여 발생하는 반도체 칩의 이탈을 방지할 수 있는 반도체 칩 트레이를 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made in order to solve the conventional problems as described above and it is an object of the present invention to provide a semiconductor device, Which is capable of preventing the semiconductor chip from being damaged.

또한, 반도체 칩 트레이를 사용 중에 트레이 자체의 물성에 따른 휨 또는 굽힘 등의 워페이지(warpage)가 발생하더라도 반도체 칩의 이탈이 방지될 수 있는 반도체 칩 트레이를 제공함에 있다.Another object of the present invention is to provide a semiconductor chip tray capable of preventing the semiconductor chip from being separated even if warpage such as warping or bending due to physical properties of the tray itself occurs during use of the semiconductor chip tray.

또한, 반도체 칩의 배면을 검사하기 위해 반도체 칩 트레이를 뒤집을 시 얼라인부에 의해 상호 결합되는 다른 트레이를 결합시켜 반도체 칩의 이탈을 방지하면서 반도체 칩의 검사가 용이한 반도체 칩 트레이를 제공함에 있다.Another object of the present invention is to provide a semiconductor chip tray in which inspection of a semiconductor chip is facilitated while preventing detachment of the semiconductor chip by joining other trays which are mutually coupled by an alignment portion to reverse the semiconductor chip tray to inspect the back surface of the semiconductor chip.

상기 과제는, 본 발명에 따라, 다수 개의 반도체 칩을 수용하여 다층으로 적층가능하도록 마련되는 반도체 칩 트레이에 있어서, 상면에 일 방향으로 길게 함몰형성되는 적어도 하나의 상면 요입부와 상기 상면 요입부가 형성되지 않는 부분인 기단부가 교대로 배열되며, 하면 중 상기 기단부와 대응되는 위치에 함몰형성되는 하면 요입부를 포함하는 트레이 본체; 상기 요입부를 중심으로 양측 기단부에 형성되되, 상기 반도체 칩이 상기 요입부를 가로질러 위치하면서 수용되도록 함몰형성된 포켓홈; 상기 포켓홈의 가장자리에 돌출형성되어 상기 포켓홈으로부터 상기 반도체 칩의 이탈을 방지하는 이탈 방지부; 및, 상기 상면 요입부와 상기 하면 요입부 중 적어도 어느 하나에 설치되며, 양단이 내측벽과 결합되는 지지부;를 포함하는 반도체 칩 트레이에 의해 달성될 수 있다.According to an aspect of the present invention, there is provided a semiconductor chip tray including a plurality of semiconductor chips, the plurality of semiconductor chips being stackable in multiple layers, the semiconductor chip tray having at least one upper surface recess formed in one direction, And a bottom recessed portion formed at a position corresponding to the base end portion of the bottom surface, the base bottom portion being alternately arranged; A pocket groove formed at both proximal ends around the recessed portion and formed to be received so that the semiconductor chip is positioned across the recessed portion; A separation preventing part formed on an edge of the pocket groove to prevent the semiconductor chip from being separated from the pocket groove; And a support portion provided on at least one of the upper surface inflow portion and the lower surface inflow portion and having both ends coupled with the inner side wall.

여기서, 상기 상면 요입부는 상기 포켓홈의 깊이보다 깊게 형성될 수 있다.Here, the upper surface recessed portion may be formed deeper than the depth of the pocket groove.

또한, 상기 지지부는 상기 상면 요입부 또는 상기 하면 요입부의 길이방향을 따라 형성되어 양단이 내측벽에 결합될 수 있다.The support portion may be formed along the longitudinal direction of the upper surface incidence portion or the lower surface insertion portion, and both ends may be coupled to the inner side wall.

또한, 상기 지지부는 상호 교차결합되는 제1지지부와 제2지지부를 포함할 수 있다.In addition, the support portion may include a first support portion and a second support portion which are cross-coupled with each other.

또한, 상기 트레이 본체 중 상기 포켓홈이 형성된 포켓영역의 외부 일측에는 상면으로부터 돌출되는 제1얼라인부가 형성되고, 상기 포켓영역의 외부 타측에는 상기 제1얼라인부와 결합되도록 함몰된 제2얼라인부가 더 형성될 수 있다.A first alignment portion protruding from the upper surface is formed on one side of the outside of the pocket region where the pocket groove is formed, and a second alignment portion projecting from the outside of the pocket region, Can be further formed.

또한, 상기 이탈방지부는 상기 포켓홈의 장축 방향 양측에 각각 형성되는 제1이탈방지부와 상기 포켓홈의 단축 방향 양측에 각각 형성되는 제2이탈방지부를 포함할 수 있다.The release preventing portion may include a first departure preventing portion formed on both sides of the pocket groove in the longitudinal direction of the pocket groove, and a second departure preventing portion formed on both sides in the short axis direction of the pocket groove.

또한, 상기 제1이탈방지부는 상기 포켓홈의 길이방향을 따라 적어도 2개가 이격형성될 수 있다.In addition, at least two of the first escape preventing portions may be spaced along the longitudinal direction of the pocket grooves.

또한, 상기 제2이탈방지부는 상기 상면 요입부의 길이방향을 따라 연속적으로 형성된 리브 형상으로 형성될 수 있다.The second separation preventing portion may be formed in a rib shape continuously formed along the longitudinal direction of the upper surface recessed portion.

또한, 상기 상면 요입부의 깊이와 상기 하면 요입부의 깊이는 상호 대응되도록 형성될 수 있다.The depth of the upper surface recessed portion and the depth of the lower surface recessed portion may correspond to each other.

또한, 상기 포켓홈의 바닥면에는 상향으로 돌출형성된 안착부가 형성될 수 있다.A seating portion protruding upward may be formed on a bottom surface of the pocket groove.

또한, 상기 포켓홈의 바닥면에는 상향으로 돌출된 안착부가 형성될 수 있다.A seating portion protruding upward may be formed on a bottom surface of the pocket groove.

또한, 상기 안착부는 상기 포켓홈의 길이방향 양측 단부에 형성되는 제1안착부와, 상기 제1안착부와 이격되도록 형성되는 제2안착부를 포함할 수 있다.The seating part may include a first seating part formed at both longitudinal ends of the pocket groove and a second seating part spaced apart from the first seating part.

또한, 상기 상면 요입부의 바닥면 및 측벽면 중 어느 하나에는 적어도 하나의 통기홀이 형성될 수 있다.At least one ventilation hole may be formed in any one of the bottom surface and the side wall surface of the upper surface depressed portion.

도 1은 종래기술에 따른 반도체 칩 트레이가 도시된 사시도,
도 2는 종래기술에 따른 반도체 칩 트레이의 평탄도 불량 시 칩의 탑재상태도,
도 3은 본 발명의 제1실시예에 따른 반도체 칩 트레이의 사시도,
도 4는 도 3의 저면사시도,
도 5는 도 3의 Ⅰ-Ⅰ'을 따라 절단한 단면도,
도 6 및 도 7은 본 발명의 제1실시예에 따른 반도체 칩 트레이의 적층상태도,
도 8은 반도체 칩의 배면 검사를 위한 본 발명의 제1실시예에 따른 반도체 칩 트레이를 이용한 적층상태도이고, 도 9는 도 8의 부분 단면도이다.1 is a perspective view showing a semiconductor chip tray according to the prior art,
FIG. 2 is a state in which a chip is mounted on a semiconductor chip tray according to a prior art,
3 is a perspective view of the semiconductor chip tray according to the first embodiment of the present invention,
Fig. 4 is a bottom perspective view of Fig. 3,
5 is a sectional view taken along the line I-I 'of Fig. 3,
6 and 7 are stacked state diagrams of a semiconductor chip tray according to the first embodiment of the present invention,
FIG. 8 is a laminated state view showing a semiconductor chip tray according to the first embodiment of the present invention for backside inspection of the semiconductor chip, and FIG. 9 is a partial cross-sectional view of FIG.

설명에 앞서, 여러 실시예에 있어서, 동일한 구성을 가지는 구성요소에 대해서는 동일한 부호를 사용하여 대표적으로 제1실시예에서 설명하고, 그 외의 실시예에서는 제1실시예와 다른 구성에 대해서 설명하기로 한다.Prior to the description, components having the same configuration are denoted by the same reference numerals as those in the first embodiment. In other embodiments, configurations different from those of the first embodiment will be described do.

이하, 첨부한 도면을 참조하여 본 발명의 제1실시예에 따른 반도체 칩 트레이에 대하여 상세하게 설명한다.Hereinafter, a semiconductor chip tray according to a first embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 제1실시예에 따른 반도체 칩 트레이의 사시도이고, 도 4는 도 3의 저면사시도이고, 도 5는 도 3의 Ⅰ-Ⅰ'을 따라 절단한 단면도이다.FIG. 3 is a perspective view of a semiconductor chip tray according to a first embodiment of the present invention, FIG. 4 is a bottom perspective view of FIG. 3, and FIG. 5 is a sectional view taken along line I-I 'of FIG.

도 3 내지 도 5를 참조하면, 본 발명의 제1실시예에 따른 반도체 칩 트레이는 트레이 본체(1), 이탈방지부(40), 지지부(30) 및 얼라인부(50)를 포함하여 구성된다.3 to 5, the semiconductor chip tray according to the first embodiment of the present invention includes a tray main body 1, a separation preventing portion 40, a support portion 30, and an aligning portion 50 .

상기 트레이 본체(1)는 다수의 미세 반도체 회로소자들이 집적된 장방형의 반도체 칩(C)을 다수 수용하기 위한 용기이다.The tray main body 1 is a container for accommodating a plurality of rectangular semiconductor chips C in which a plurality of micro semiconductor circuit elements are integrated.

상기 트레이 본체(1)는 상면에 일 방향으로 길게 함몰형성되는 상면 요입부(11)와, 상기 상면 요입부(11)가 형성되지 않는 부분인 기단부가 교대로 배열형성된다.The tray main body 1 has an upper surface receiving portion 11 which is recessed and formed in one direction on the upper surface and a base end portion which is a portion where the upper surface receiving portion 11 is not formed.

상기 상면 요입부(11)는 적어도 하나가 형성되며, 상기 기단부는 상면 요입부(11)가 형성되지 않은 부분으로서, 상면 요입부(11)를 중심으로 양측에 구획된다.At least one of the upper surface incision parts 11 is formed and the base end part is a part where the upper surface incision part 11 is not formed and is partitioned on both sides with the upper surface incision part 11 as a center.

상기 상면 요입부(11)의 바닥면 또는 측벽면 중 적어도 어느 하나에는 통기홀(a)이 형성된다.A vent hole (a) is formed in at least one of a bottom surface and a side wall surface of the upper surface receiving portion (11).

상기 통기홀(a)을 통해 외부로 정전기가 빠져나갈 수 있어, 정전기에 따른 반도체 칩의 이탈을 방지할 수 있다.The static electricity can escape to the outside through the vent hole (a), so that the semiconductor chip can be prevented from deviating due to the static electricity.

또한, 상기 트레이 본체(1)의 하면에는 상면의 기단부(12)와 대응되는 위치에 함몰형성되는 하면 요입부(13)가 형성된다.The lower surface of the tray main body 1 is formed with a bottom recessed portion 13 formed at a position corresponding to the base end portion 12 of the upper surface.

즉, 하면에서도 상면의 상면 요입부(11)와 기단부(12)가 교번되는 것과 같은 형태로 교대로 배열된다.In other words, the upper surface concave portion 11 and the proximal portion 12 are alternately arranged on the lower surface.

이때, 상면 요입부(11)와 하면 요입부(13)의 깊이는 상호 대응되는 깊이로 형성됨으로써 트레이 본체(1)의 두께 중심으로부터 동일한 형상으로 형성될 수 있다.At this time, the depths of the upper surface recessed portion 11 and the lower surface recessed portion 13 are formed to have mutually corresponding depths, so that they can be formed in the same shape from the center of the thickness of the tray main body 1.

한편, 상기 상면 요입부(11)를 중심으로 양측 기단부(12)에는 반도체 칩(C)이 상면 요입부(11)를 가로질러 위치하면서 수용되도록 함몰된 포켓홈(10)이 형성된다. 상기 포켓홈(10)은 상면 요입부(11)의 길이방향을 따라 다수 개가 배열된다.The pocket grooves 10 are formed in both base end portions 12 around the upper surface receiving portion 11 so as to be accommodated while the semiconductor chip C is positioned across the upper surface receiving portion 11. A plurality of the pocket grooves 10 are arranged along the longitudinal direction of the upper surface receiving part 11. [

또한, 상기 포켓홈(10)의 깊이는 상기 상면 요입부(11)의 깊이보다 작게 즉, 상기 상면 요입부(11)의 깊이가 상기 포켓홈(10)의 깊이보다 깊게 형성된다.The depth of the pocket groove 10 is smaller than the depth of the upper surface receiving portion 11, that is, the depth of the upper surface receiving portion 11 is deeper than the depth of the pocket groove 10.

상기 포켓홈(10)의 바닥면에는 상향으로 돌출형성된 안착부(20)가 형성된다.On the bottom surface of the pocket groove 10, a seating part 20 protruding upward is formed.

이때, 상기 안착부(20)는 포켓홈(10)의 길이방향 양측 단부에 형성되는 제1안착부(21)와, 제1안착부(21)와 이격되도록 형성되는 제2안착부(22)를 포함한다.The seating part 20 includes a first seating part 21 formed at both longitudinal ends of the pocket groove 10 and a second seating part 22 spaced apart from the first seating part 21, .

즉, 상면 요입부(11)를 중심으로 양측 기단에 형성되는 포켓홈(10) 각각에 제1안착부(21)와 제2안착부(22)가 형성되어, 안정적으로 반도체 칩이 안착될 수 있다.That is, the first and second seating portions 21 and 22 are formed in the pocket grooves 10 formed at both base ends of the upper surface receiving portion 11, have.

이때, 상기 안착부(20)의 높이는 포켓홈(10)의 깊이보다 작게 형성되는 것이 바람직하다.At this time, it is preferable that the height of the seating part 20 is smaller than the depth of the pocket groove 10.

상기 이탈방지부(40)는 제1이탈방지부(41)와 제2이탈방지부(42)를 포함하여, 상면으로부터 돌출형성되며 포켓홈(10)의 가장자리와 인접하여 배치된다. 상기 제1이탈방지부(41)는 상기 포켓홈(10)의 장축 방향 양측에 위치하도록 배치되고, 상기 제2이탈방지부(42)는 포켓홈(10)의 단축 방향 양측에 각각 위치하도록 배치된다.The release preventing portion 40 includes a first departure preventing portion 41 and a second departure preventing portion 42 and is protruded from the upper surface and disposed adjacent to the edge of the pocket groove 10. [ The first release preventing portions 41 are disposed on both sides in the longitudinal direction of the pocket grooves 10 and the second release preventing portions 42 are disposed on both sides in the short axis direction of the pocket grooves 10 do.

또한, 상기 제1이탈방지부(41)는 포켓홈(10)의 장축 방향을 따라 적어도 2개가 이격배치될 수 있다.In addition, at least two of the first escape prevention portions 41 may be spaced apart from each other along the major axis direction of the pocket groove 10.

상기 제2이탈방지부(42)는 상면 요입부(11)의 길이방향을 따라 연속적으로 형성된 리브 형상으로 형성될 수 있다.The second release preventing portion 42 may be formed in a rib shape continuously formed along the longitudinal direction of the upper surface receiving portion 11. [

또한, 구조의 최적화를 위해, 포켓홈(10)의 장축 방향을 따라 위치하는 두 포켓홈(10)의 사이에서는 하나의 제2이탈방지부(42)가 형성된 것이 도시되어 있다.Further, for the sake of optimization of the structure, it is shown that one second separation preventing portion 42 is formed between the two pocket grooves 10 located along the major axis direction of the pocket groove 10.

상기 지지부(30)는 상면 요입부(11)와 하면 요입부(13) 중 적어도 어느 하나에 형성될 수 있다. 본 실시예에서는 상면 요입부(11)에 상부 지지부가 형성되고, 하면 요입부(13)에 하부 지지부가 형성된 것이 도시되어 있다.The supporting portion 30 may be formed on at least one of the upper surface receiving portion 11 and the lower surface receiving portion 13. In this embodiment, an upper support portion is formed in the upper surface incidence portion 11, and a lower support portion is formed in the lower surface incision portion 13.

상기 상부 지지부는 제1지지부(31)를 포함하여 구성된다. 상기 제1지지부(31)는 양단이 상면 요입부(11)의 길이방향과 교차되는 방향으로 내측벽에 각각 결합되도록 설치된다.The upper support part includes a first support part 31. The first support portion 31 is installed to be coupled to the inner wall in a direction intersecting the longitudinal direction of the upper surface receiving portion 11 at both ends.

상기 하부 지지부는 제1지지부(31)와 제2지지부(32)를 포함하여 구성된다. 상기 제1지지부(31)는 하면 요입부(13)의 길이방향과 교차되는 방향으로 내측벽에 각각 결합되고, 상기 제2지지부(32)는 상기 제1지지부(31)와 교차하는 방향으로 결합되며 상기 하면 요입부(13)의 길이방향 양측 내측벽에 결합되도록 형성된다.The lower supporting part includes a first supporting part 31 and a second supporting part 32. [ The first support portion 31 is coupled to the inner wall in a direction intersecting the longitudinal direction of the lower surface recessed portion 13 and the second support portion 32 is coupled to the first support portion 31 in a direction intersecting the first support portion 31 And is formed to be coupled to inner side walls on both sides in the longitudinal direction of the concave portion 13.

상부 지지부와 하부 지지부 각각은 제1지지부(31)와 제2지지부(32)를 선택적으로 포함하여 구성되도록 할 수 있다.Each of the upper support portion and the lower support portion may include a first support portion 31 and a second support portion 32 selectively.

본 실시예에서는 상부 지지부는 제1지지부(31)만 구성되고, 하부 지지부는 제1지지부(31)와 제2지지부(32)가 모두 형성된 것이 도시되어 있다.In this embodiment, the upper support portion includes only the first support portion 31, and the lower support portion includes both the first support portion 31 and the second support portion 32.

상기 지지부를 통해 트레이 본체(1)의 강성이 확보되어 워페이지 발생을 방지할 수 있다.The rigidity of the tray main body 1 can be secured through the support portion, and warpage can be prevented.

상기 얼라인부(50)는 제1얼라인부(51)와 제2얼라인부(52)를 포함하여 구성된다. 상기 제1얼라인부(51)는 돌출 또는 함몰되도록 형성되며, 상기 제2얼라인부(52)는 상기 제1얼라인부(51)에 결합되도록 돌출 또는 함몰되도록 형성된다.The alignment portion 50 includes a first alignment portion 51 and a second alignment portion 52. The first aligning portion 51 is formed to be protruded or depressed and the second aligning portion 52 is formed to protrude or sink to be coupled to the first aligning portion 51.

이때, 제1얼라인부(51)는 트레이 본체(1) 중 포켓홈(10)이 형성된 포켓영역(A)의 외부 일측에 형성되고, 제2얼라인부(52)는 트레이 본체(1) 중 포켓홈(10)이 형성된 포켓영역(A)의 외부 일측에 형성된다.The first alignment portion 51 is formed on one side of the pocket region A where the pocket groove 10 of the tray main body 1 is formed and the second alignment portion 52 is formed on the outer side of the pocket region A of the tray main body 1, Is formed on the outer side of the pocket region (A) where the groove (10) is formed.

바람직하게는 도시된 바와 같이, 네 모서리 영역 중 어느 두 모서리영역에는 제1얼라인부(51)가 형성되고, 다른 두 모서리영역에서는 제2얼라인부(52)가 형성된다.Preferably, as shown in the figure, the first alignment portion 51 is formed in either of the four corner regions and the second alignment portion 52 is formed in the other two corner regions.

상기 얼라인부(50)는 반도체 칩(C)의 배면 즉, 뒷면을 검사해야할 경우 트레이를 뒤집어서 검사하게 되는데, 이때 어느 하나의 트레이에 반도체 칩(C)을 수용하고, 다른 하나의 트레이를 뒤집어서 제1얼라인부(51)와 제2얼라인부(52)가 상호 결합되게 함으로써 반도체 칩(C)의 이탈되지 않도록 하면서 반도체 칩(C)의 뒷면을 검사할 수 있다.When the rear surface of the semiconductor chip C is to be inspected, the alignment portion 50 is inspected by turning the tray upside down. At this time, the semiconductor chip C is received in one of the trays and the other tray is turned upside down The first alignment portion 51 and the second alignment portion 52 are bonded to each other so that the back surface of the semiconductor chip C can be inspected while the semiconductor chip C is not detached.

도 6 및 도 7은 본 발명의 제1실시예에 따른 반도체 칩 트레이의 적층상태도이다. 도 6 및 도 7을 참조하면, 하측에 위치하는 하측 트레이(1B)의 포켓홈에 반도체 칩이 수용되면, 제1안착부(21B)와 제2안착부(22B)에 반도체 칩은 안착된다.6 and 7 are lamination state diagrams of a semiconductor chip tray according to a first embodiment of the present invention. Referring to FIGS. 6 and 7, when the semiconductor chip is accommodated in the pocket groove of the lower tray 1B located on the lower side, the semiconductor chip is seated on the first seating portion 21B and the second seating portion 22B.

즉, 제1안착부(21B)와 제2안착부(22B)에에 의해 반도체 칩의 저면부가 포켓홈의 바닥면에 완전히 밀착하여 달라붙는 것이 방지될 수 있다.That is, it is possible to prevent the bottom surface of the semiconductor chip from completely sticking to the bottom surface of the pocket groove by the first seating portion 21B and the second seating portion 22B.

아울러, 하측 트레이(1B)의 상면 요입부(11B)에 의해서도 반도체 칩의 저면부가 바닥면과의 접촉 면적을 최소화하면서 안착시킬 수 있다.In addition, the bottom surface of the semiconductor chip can be seated while minimizing the contact area with the bottom surface by the top surface recessed portion 11B of the bottom tray 1B.

또한, 하측 트레이(1B)의 제1이탈방지부(41B)를 통해서 반도체 칩의 포켓홈 장축 방향으로의 이탈이 방지될 수 있고, 제2이탈방지부(42B)를 통해서 반도체 칩의 포켓홈 단축 방향으로의 이탈이 방지될 수 있다.It is also possible to prevent the semiconductor chip from deviating in the axial direction of the pocket groove through the first separation preventing portion 41B of the lower tray 1B and to reduce the pocket recess shortening of the semiconductor chip through the second separation preventing portion 42B Direction can be prevented.

상기와 같이 반도체 칩이 안착된 상태로 상부 또는 하부에 트레이를 복수 개 적층시켜 사용할 수 있다.As described above, a plurality of trays may be stacked on top or bottom with the semiconductor chips mounted thereon.

도 8은 반도체 칩의 배면 검사를 위한 본 발명의 제1실시예에 따른 반도체 칩 트레이를 이용한 적층상태도이고, 도 9는 도 8의 부분 단면도이다.FIG. 8 is a laminated state view showing a semiconductor chip tray according to the first embodiment of the present invention for backside inspection of the semiconductor chip, and FIG. 9 is a partial cross-sectional view of FIG.

도 8 및 도 9를 참조하면, 하측에 위치하는 하측 트레이(1B)에 반도체 칩을 수용시키고, 상측에 위치하는 상측 트레이(1A)를 뒤집어서 하측 트레이(1B)의 제1얼라인부(51)와 상측 트레이(1A)의 제2얼라인부(52)를 상호 결합시킨다.8 and 9, the semiconductor chip is received in the lower tray 1B located on the lower side, and the upper tray 1A positioned on the upper side is turned over to the first aligned portion 51 of the lower tray 1B And the second aligning portions 52 of the upper tray 1A are coupled to each other.

상기와 같이 결합되면, 반도체 칩은 포켓홈으로부터 상측 트레이(1A)의 제1이탈방지부(41A)와 제2이탈방지부(42A) 및 하측 트레이(1B)의 제1이탈방지부(41B)와 제2이탈방지부(42B)를 통해서 이탈이 방지된 상태로 뒤집을 수 있다.The semiconductor chips are separated from the pocket grooves by the first separation preventing portions 41A and the second separation preventing portions 42A of the upper tray 1A and the first separation preventing portions 41B of the lower tray 1B, And the second departure prevention portion 42B.

즉, 상기와 같은 방법을 이용하여 반도체 칩의 배면 검사를 용이하게 할 수 있다.That is, the back surface inspection of the semiconductor chip can be facilitated by using the above-described method.

본 발명의 권리범위는 상술한 실시예에 한정되는 것이 아니라 첨부된 특허청구범위 내에서 다양한 형태의 실시예로 구현될 수 있다. 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구든지 변형 가능한 다양한 범위까지 본 발명의 청구범위 기재의 범위 내에 있는 것으로 본다.The scope of the present invention is not limited to the above-described embodiments, but may be embodied in various forms of embodiments within the scope of the appended claims. It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the present invention as defined by the appended claims.

※도면의 주요 부분에 대한 부호의 설명※
1 : 트레이 본체 10 : 포켓홈
11 : 상면 요입부 12 : 기단부
13 : 하면 요입부 20 : 안착부
30 : 지지부 31 : 제1지지부
32 : 제2지지부 40 : 이탈방지부
41 : 제1이탈방지부 42 : 제2이탈방지부
50 : 얼라인부 51 : 제1얼라인부
52 : 제2얼라인부 [Description of Reference Numerals]
1: Tray main body 10: Pocket groove
11: upper surface fitting part 12: base part
13: lower back and forth insertion portion 20:
30: Support part 31: First support part
32: second support portion 40:
41: first departure prevention portion 42: second departure prevention portion
50: Alliance 51: 1st Alliance
52: 2nd Alliance

Claims (12)

다수 개의 반도체 칩을 수용하여 다층으로 적층가능하도록 마련되는 반도체 칩 트레이에 있어서,
상면에 일 방향으로 길게 함몰형성되는 적어도 하나의 상면 요입부와 상기 상면 요입부가 형성되지 않는 부분인 기단부가 교대로 배열되며, 하면 중 상기 기단부와 대응되는 위치에 함몰형성되는 하면 요입부를 포함하는 트레이 본체;
상기 상면 요입부를 중심으로 양측 기단부에 형성되되, 상기 반도체 칩이 상기 상면 요입부를 가로질러 위치하면서 수용되도록 함몰형성된 포켓홈;
상기 포켓홈의 가장자리에 돌출형성되어 상기 포켓홈으로부터 상기 반도체 칩의 이탈을 방지하는 이탈 방지부; 및,
상기 상면 요입부와 상기 하면 요입부 중 적어도 어느 하나에 설치되며, 양단이 내측벽과 결합되는 지지부;를 포함하는 반도체 칩 트레이.1. A semiconductor chip tray for accommodating a plurality of semiconductor chips and capable of being laminated in multiple layers,
And a lower recessed portion formed on the lower surface of the lower surface of the lower surface of the lower surface of the lower surface of the lower surface of the base, main body;
A pocket groove formed at both proximal end portions around the upper surface recessed portion so as to be received so that the semiconductor chip is positioned across the upper surface recessed portion;
A separation preventing part formed on an edge of the pocket groove to prevent the semiconductor chip from being separated from the pocket groove; And
And a support portion provided at least one of the upper surface incidence portion and the lower surface incision portion and having both ends coupled with the inner side wall. 제1항에 있어서,
상기 상면 요입부는 상기 포켓홈의 깊이보다 깊게 형성되는 반도체 칩 트레이.The method according to claim 1,
Wherein the upper surface recessed portion is formed to be deeper than a depth of the pocket groove. 제1항에 있어서,
상기 지지부는 상기 상면 요입부 또는 상기 하면 요입부의 길이방향을 따라 형성되어 양단이 내측벽에 결합되는 반도체 칩 트레이.The method according to claim 1,
Wherein the support portion is formed along the longitudinal direction of the upper surface incidence portion or the lower surface insertion portion and both ends are coupled to the inner side wall. 제3항에 있어서,
상기 지지부는 상호 교차결합되는 제1지지부와 제2지지부를 포함하는 반도체 칩 트레이.The method of claim 3,
Wherein the support portion includes a first support portion and a second support portion which are cross-coupled to each other. 제1항에 있어서,
상기 트레이 본체 중 상기 포켓홈이 형성된 포켓영역의 외부 일측에는 상면으로부터 돌출되는 제1얼라인부가 형성되고, 상기 포켓영역의 외부 타측에는 상기 제1얼라인부와 결합되도록 함몰된 제2얼라인부가 더 형성되는 반도체 칩 트레이.The method according to claim 1,
A first aligning portion protruding from the upper surface is formed on one side of the outside of the pocket region where the pocket groove is formed and a second aligning portion recessed to be coupled with the first aligning portion is formed on the other side of the pocket region A semiconductor chip tray formed on the semiconductor chip; 제1항에 있어서,
상기 이탈방지부는 상기 포켓홈의 장축 방향 양측에 각각 형성되는 제1이탈방지부와 상기 포켓홈의 단축 방향 양측에 각각 형성되는 제2이탈방지부를 포함하는 반도체 칩 트레이.The method according to claim 1,
Wherein the separation preventing portion includes a first separation preventing portion formed on both sides in the longitudinal direction of the pocket groove and a second separation preventing portion formed on both sides in the short axis direction of the pocket groove. 제6항에 있어서,
상기 제1이탈방지부는 상기 포켓홈의 길이방향을 따라 적어도 2개가 이격형성되는 반도체 칩 트레이.The method according to claim 6,
Wherein at least two of the first escape preventing portions are spaced apart from each other along a longitudinal direction of the pocket groove. 제6항에 있어서,
상기 제2이탈방지부는 상기 상면 요입부의 길이방향을 따라 연속적으로 형성된 리브 형상으로 형성되는 반도체 칩 트레이.The method according to claim 6,
And the second separation preventing portion is formed in a rib shape continuously formed along the longitudinal direction of the upper surface recessed portion. 제1항에 있어서,
상기 상면 요입부의 깊이와 상기 하면 요입부의 깊이는 상호 대응되도록 형성되는 반도체 칩 트레이.The method according to claim 1,
Wherein a depth of the upper surface recessed portion and a depth of the lower surface recessed portion are formed to correspond to each other. 제1항에 있어서,
상기 포켓홈의 바닥면에는 상향으로 돌출된 안착부가 형성되는 반도체 칩 트레이.The method according to claim 1,
And a seating portion protruding upward is formed on a bottom surface of the pocket groove. 제10항에 있어서,
상기 안착부는 상기 포켓홈의 길이방향 양측 단부에 형성되는 제1안착부와, 상기 제1안착부와 이격되도록 형성되는 제2안착부를 포함하는 반도체 칩 트레이.11. The method of claim 10,
Wherein the seating portion includes a first seating portion formed at both longitudinal end portions of the pocket groove and a second seating portion spaced apart from the first seating portion. 제1항에 있어서,
상기 상면 요입부의 바닥면 및 측벽면 중 어느 하나에는 적어도 하나의 통기홀이 형성되는 반도체 칩 트레이.The method according to claim 1,
Wherein at least one ventilation hole is formed in any one of a bottom surface and a side wall surface of the upper surface depression.
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