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KR101592232B1 - Method of manufacturing low capacitance TVS and Devices using the method - Google Patents

Method of manufacturing low capacitance TVS and Devices using the method Download PDF

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KR101592232B1
KR101592232B1 KR1020140017791A KR20140017791A KR101592232B1 KR 101592232 B1 KR101592232 B1 KR 101592232B1 KR 1020140017791 A KR1020140017791 A KR 1020140017791A KR 20140017791 A KR20140017791 A KR 20140017791A KR 101592232 B1 KR101592232 B1 KR 101592232B1
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low capacitance
type semiconductor
capacitance tvs
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lead frame
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KR1020140017791A
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조덕호
심규환
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주식회사 시지트로닉스
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Abstract

본 발명은 제조공정이 매우 간단하고 반대 도핑 영향이 없는 소자들로서 다이나믹 저항이 감소되어 TLP 테스트시 전류구동 능력을 향상시킬 수 있고 ESD 내성이 높은 저정전용량 TVS 제조방법에 관한 것으로서, P+N-N+P-P+ 구조의 제1 저정전용량 TVS 칩을 제조하는 단계, P+N-N+ 구조의 제2 저정전용량 TVS 칩을 제조하는 단계, 상기 제2 저정전용량 TVS 칩의 하부 금속패드를 제1 리드프레임에 다이본딩하고 상기 제1 저정전용량 TVS 칩의 하부 금속패드를 제2 리드프레임에 다이본딩하는 단계 및 상기 제2 저정전용량 TVS 칩의 상부 금속패드와 상기 제2 리드프레임을 와이어 본딩하고 상기 제1 저정전용량 TVS 칩의 상부 금속패드와 상기 제1 리드프레임을 와이어 본딩하는 단계를 구비하는 것을 특징으로 하는 단방향 보호기능을 갖는 저정전용량 TVS 제조방법에 관한 기술이다.The present invention and the manufacturing process is very simple and the dynamic resistance decreases as the device does not have the opposite doping effect can TLP test improve the current drive capacity, and on the high a low capacitance TVS method for manufacturing ESD tolerance, P + N - Fabricating a first low capacitance TVS chip of a N + P - P + structure, fabricating a second low capacitance TVS chip of a P + N - N + structure, Bonding the metal pad to the first lead frame and die bonding the lower metal pad of the first low capacitance TVS chip to the second lead frame and bonding the upper metal pad of the second low capacitance TVS chip to the second lead frame And a step of wire bonding the lead frame and wire bonding the upper metal pad and the first lead frame of the first low capacitance TVS chip to the low capacitance TVS manufacturing room Technology is on.

Description

저정전용량 TVS 제조방법 및 그 방법으로 제조된 TVS 소자{Method of manufacturing low capacitance TVS and Devices using the method}TECHNICAL FIELD [0001] The present invention relates to a method of manufacturing a low capacitance TVS and a TVS device manufactured by the method.

본 발명은 저정전용량 TVS(transient voltage suppressor) 제조방법에 관한 것으로서, 더욱 상세하게는 반대도핑(counter doping)의 영향이 없는 P+N-N+P-P+ 구조의 TVS 소자와 P+N-N+ 구조의 TVS 소자를 조합하여 패키징함으로써 다이나믹 저항을 감소시킨 양방향 및 단방향 보호 기능을 갖는 저정전용량 TVS 제조방법에 관한 것이다.The present invention is a low capacitance TVS (transient voltage suppressor) relates to the production method, there is no more specifically, the influence of opposite doping (counter doping) P + N - N + P - P + structure of the TVS device and a P + N - a combination of TVS device of the N + structure relates to a low-capacitance TVS method having a two-way and one-way protection, reducing the dynamic resistance by packaging.

TVS(transient voltage suppressor) 소자는 천이하는 전압을 클램핑하고 전류를 외부로 누출시켜 라인과 라인 또는 라인과 접지 사이를 보호하는 역할을 한다. 최근에는 클록주파수가 높아짐에 따라 낮은 정전용량의 TVS소자가 필요하게 되었다.A transient voltage suppressor (TVS) element clamps the transient voltage and leaks current to the outside to protect the line, line or line to ground. In recent years, as the clock frequency becomes higher, a TVS device with low capacitance has become necessary.

도 1 및 도 2는 일반적인 단방향 및 양방향 보호기능의 저정전용량 TVS 회로도이고, 도 1 및 도 2에 도시된 저정전용량 TVS 소자의 기존의 제조 기술은 도 3 내지 도 6에 나타내었다.Figures 1 and 2 are low capacitance TVS schematics of typical unidirectional and bidirectional protection, and the existing fabrication techniques for the low capacitance TVS devices shown in Figures 1 and 2 are shown in Figures 3-6.

도 3은 특허문헌 1에 기술된 단면구조를 나타낸다. 도 3에 도시된 TVS 소자는 P+N-N-P+ 구조로서 양방향 보호기능을 갖는다. 그러나 이 TVS 소자는 수십 pF급 정전용량을 갖는 TVS 소자에 적합한 구조이다. 만약 이 소자구조로 0.5 pF 이하급 저정전용량을 갖는 TVS 소자를 제작하기 위해서는 TVS 소자의 면적을 약 20x20μm2 이하 급으로 축소시켜야 한다. 그러나 TVS 소자의 면적이 감소되면 ESD 내성이 떨어지는 문제가 있으므로 도 3의 TVS 소자는 저정전용량 소자로는 적합하지 않다.Fig. 3 shows a sectional structure described in Patent Document 1. Fig. The TVS element shown in FIG. 3 has a bidirectional protection function as a P + N - N - P + structure. However, this TVS device is suitable for a TVS device having a capacitance of tens of pF. If a TVS device with a low capacitance of 0.5 pF or less is fabricated using this device structure, the area of the TVS device should be reduced to about 20 × 20 μm 2 or less. However, since the area of the TVS element is reduced, there is a problem that the ESD resistance is lowered. Therefore, the TVS element of FIG. 3 is not suitable as a low capacitance element.

도 4는 특허문헌 2에 기술된 TVS 소자의 단면도이다. 도 4의 소자 구조를 사용하면 도 1의 저정전용량을 갖는 단방향 TVS 회로를 구현할 수 있다. 이 기술을 이용하는 경우, 소자격리를 위해서 필요한 하부의 N+ 층과 상부의 N+ 층을 연결하기 위한 N층 형성공정과 하부의 P+층과 상부의 P+층을 연결하는 공정을 위해 열처리 온도 및 시간을 증가시켜야 한다. 이때 필요한 고온열처리 조건, 예를 들어 약 1100℃에서 5시간 동안의 열처리에 의한 불순물의 농도 확산을 고려하면 P+ 반도체 기판의 상부에 성장되는 에피 박막의 두께는 수십 10μm 대로 증가시켜야 하므로 공정비용이 증가한다. 또한 N+ 매몰층과 P+ 매몰층을 형성한 후에 에피 박막을 성장할 때, P+ 기판으로부터 불순물이 확산되는 자동 도핑(auto doping)과 N+ 불순물과 P+ 불순물의 반대 도핑(counter doping)이 발생하는 문제점이 있다.4 is a cross-sectional view of the TVS element described in Patent Document 2. Fig. Using the device structure of FIG. 4, a unidirectional TVS circuit with low capacitance of FIG. 1 may be implemented. When using this technique, N + layer of the bottom necessary for device isolation and the top of the N + layer connected to N layer forming step and the bottom of the P + layer and to the process for connecting the upper portion of the P + layer a heat treatment temperature for And time must be increased. Considering the diffusion of the impurity concentration due to the high-temperature heat treatment conditions required at this time, for example, heat treatment at about 1100 ° C for 5 hours, the thickness of the epi-thin film grown on the P + semiconductor substrate must be increased to several tens of μm, . In addition, auto doping in which impurities are diffused from the P + substrate and counter doping of N + impurity and P + impurity when the epi thin film is grown after forming the N + buried layer and the P + buried layer There is a problem that occurs.

도 5는 특허문헌 3에 기술된 TVS 소자의 단면도이다. 이 제조 기술을 이용하면 도 1의 단방향 저정전용량 TVS 회로와 도 2의 양방향 저정전용량 TVS 회로 구현이 가능하다. 도 5의 TVS 소자는 제너전압을 약 7V로 맞추기 위해서는 P-형 몸체(P- Body)의 농도를 약 1018/cm3으로 조절해야 한다. 이 방법을 이용하면 P-형 몸체(P- Body)의 고농도로 인하여 하측 다이오드(Low Side Diode 1)를 이용하여 0.5 pF 이하급의 저정전용량을 갖는 TVS 소자 제조가 매우 어려운 문제점이 있다. 만약 이 하측 다이오드(Low Side Diode 1)를 이용하여 저정전용량을 구현하기 위해서는 면적을 약 15x15μm2 이하로 축소해야 하므로 ESD 내성이 나빠지는 문제가 있다. 또한 N+P 다이오드가 측면으로 형성되므로 전류방향이 측면으로 되어 저항이 증가하고 이로 인하여 TLP(transmission line pulse) 테스트시 전류구동능력이 감소하는 문제가 있다.5 is a cross-sectional view of the TVS element described in Patent Document 3. Fig. Using this fabrication technique, the unidirectional low capacitance TVS circuit of Figure 1 and the bidirectional low capacitance TVS circuit of Figure 2 are possible. In the TVS device of FIG. 5, the concentration of the P - type body (P - body) should be adjusted to about 10 18 / cm 3 in order to set the Zener voltage to about 7V. With this method, it is very difficult to manufacture a TVS device having a low capacitance of 0.5 pF or less by using a lower diode (Low Side Diode 1) due to a high concentration of a P - type body (P - body). If the low-side diode (1) is used to implement low capacitance, the area must be reduced to about 15 x 15 탆 2 or less, which results in a problem that the ESD resistance is degraded. In addition, since the N + P diode is formed on the side surface, the current direction becomes lateral and the resistance increases. As a result, there is a problem that the current driving capability decreases in the transmission line pulse (TLP) test.

도 6은 특허문헌 4에 기술된 TVS 단면구조이다. 이 기술을 이용하면 도 1과 도 2에 도시된 단방향 및 양방향 저정전용량 TVS를 구현할 수 있다. 그러나 N+ 기판의 상부에 에피 박막을 성장한 후 N-(또는 P-), P-I, P-II 및 Deep N+ 를 형성하기 위하여 이온주입 및 열확산 공정을 여러 번 거쳐야 하므로 에피 두께를 증가시켜야 하는 문제점이 있다. 또한 P형 및 N형의 서로 다른 종류의 불순물의 확산공정에 의한 반대 도핑(counter doping) 영향에 의하여 불순물 농도가 낮은 N-(또는 P-) 층을 정밀하게 형성하기 어려운 문제가 있다. 또한 이 제조공정에 의하면 Deep N+ 층의 저항을 작게 하기 위해서는 측면으로 확산되는 면적을 크게 해야 하므로 칩크기가 증가하게 되어 생산성이 감소한다. 특히 큰 ESD 내성을 갖도록 설계되는 제너 다이오드를 구현하는데 있어서 측면으로 PN 접합이 이루어지므로 저항이 크고 ESD 내성이 떨어지는 문제가 있다. 6 is a TVS cross-sectional structure described in Patent Document 4. Fig. Using this technique, unidirectional and bidirectional low capacitance TVS as shown in Figures 1 and 2 can be implemented. However, after growing the epitaxial thin film on top of the N + substrate N - (or P -), P - I, P - II and go through the ion implantation and thermal diffusion process multiple times to form the Deep N +, so to increase the epi thickness . In addition, there is a problem that it is difficult to precisely form an N - (or P - ) layer having a low impurity concentration due to the counter doping effect of the diffusion process of different kinds of impurities of P type and N type. Also, according to this manufacturing process, since the area spreading to the side is required to be large in order to reduce the resistance of the Deep N + layer, the chip size is increased and the productivity is decreased. Particularly, in implementing a zener diode designed to have a large ESD immunity, there is a problem that the resistance is large and the ESD resistance is low because the PN junction is formed on the side.

상술된 바와 같이 종래기술에 의한 저정전용량 TVS 소자의 제조 방법은 저정전용량의 특성과 동시에 ESD 내성이 높은 소자를 구현하기가 매우 어렵고 제조 공정이 복잡하고 비용이 많이 드는 문제점이 있으므로 저정전용량 특성을 갖는 새로운 소자제작에 대한 해결책이 요구된다.As described above, according to the conventional method of manufacturing a low capacitance TVS device, it is very difficult to realize a device having low ESD resistance and high ESD resistance, and a manufacturing process is complicated and costly. Therefore, There is a need for a solution for the fabrication of new devices with properties.

1. 미국공개특허 제2012/0299146호(2012년 11월 29일 공개)1. U.S. Patent Application Publication No. 2012/0299146 (published on November 29, 2012)

2. 미국공개특허 제2008/0290462호(2008년 11월 27일 공개)2. U.S. Published Patent Application 2008/0290462 (published on November 27, 2008)

3. 미국공개특허 제2007/0073807호(2007년 03월 29일 공개)3. U.S. Published Patent Application 2007/0073807 (published on March 29, 2007)

4. 미국공개특허 제2012/0241903호(2012년 09월 27일 공개)4. United States Patent Publication No. 2012/0241903 (disclosed on September 27, 2012)

상기와 같은 문제점을 해결하고자 본 발명은 저정전용량 특성을 갖는 P+N-N+P-P+ 구조의 TVS 소자 및 P+N-N+ 구조의 TVS 소자를 조합하여 패키징함으로써 다이나믹 저항이 감소되어 전류 구동 능력이 향상된 단방향 및 양방향 보호 기능을 갖는 저정전용량 TVS를 제조 방법을 제공하고자 한다.In order to solve the above problems, the present invention provides a TVS device of P + N - N + P - P + structure and a TVS device of P + N - N + structure having low capacitance characteristics, The present invention provides a method of manufacturing a low capacitance TVS having unidirectional and bidirectional protection functions with improved current driving capability.

상기의 해결하려는 과제를 위한 본 발명에 의한 단방향 보호기능을 갖는 저정전용량 TVS 제조방법은 P+N-N+P-P+ 구조의 제1 저정전용량 TVS(transient voltage suppressor) 칩을 제조하는 단계, P+N-N+ 구조의 제2 저정전용량 TVS 칩을 제조하는 단계, 상기 제2 저정전용량 TVS 칩의 하부 금속패드를 제1 리드프레임에 다이본딩하고 상기 제1 저정전용량 TVS 칩의 하부 금속패드를 제2 리드프레임에 다이본딩하는 단계 및 상기 제2 저정전용량 TVS 칩의 상부 금속패드와 상기 제2 리드프레임을 와이어 본딩하고 상기 제1 저정전용량 TVS 칩의 상부 금속패드와 상기 제1 리드프레임을 와이어 본딩하는 단계를 구비하는 것을 특징으로 한다. The method for fabricating a low capacitance TVS having a unidirectional protection function according to the present invention for manufacturing the first low capacitance TVS (Transient Voltage Suppressor) chip of P + N - N + P - P + Fabricating a second low capacitance TVS chip of a P + N - N + structure; bonding a lower metal pad of the second low capacitance TVS chip to a first lead frame and bonding the first low capacitance TVS Bonding the lower metal pad of the chip to the second leadframe and wire bonding the upper metal pad and the second leadframe of the second low capacitance TVS chip to the upper metal pad of the first low capacitance TVS chip, And wire bonding the first lead frame.

본 발명의 다른 실시예로서, 본 발명에 따른 양방향 저정전용량 TVS 제조방법은 P+N-N+P-P+ 구조의 제1 저정전용량 TVS 칩 두개를 제조하는 단계, 상기 제1 저정전용량 TVS 칩들의 하부 금속패드를 제3 리드프레임 및 제4 리드프레임에 각각 다이본딩하는 단계 및 상기 제3 리드프레임 상부에 있는 제1 저정전용량 TVS 칩의 상부 금속패드와 상기 제4 리드프레임을 와이어 본딩하고 상기 제4 리드프레임 상부에 있는 제1 저정전용량 TVS 칩의 상부 금속패드와 상기 제3 리드프레임을 와이어 본딩하는 단계를 구비하는 것을 특징으로 한다.As another embodiment of the present invention, a method for fabricating a bidirectional low capacitance TVS according to the present invention comprises the steps of fabricating two first low capacitance TVS chips of P + N - N + P - P + structure, A step of bonding the lower metal pad of the capacitive TVS chips to the third leadframe and the fourth leadframe, respectively, and a step of bonding the upper metal pad of the first low capacitance TVS chip and the fourth leadframe Wire bonding and wire bonding the upper metal pad of the first low capacitance TVS chip and the third lead frame above the fourth lead frame.

본 발명의 다른 실시예로서, 본 발명에 따른 단방향 보호기능을 갖는 저정전용량 TVS 제조방법은 N+P-P+N-N+ 구조의 제3 저정전용량 TVS 칩을 제조하는 단계, N+P-P+ 구조의 제4 저정전용량 TVS 칩을 제조하는 단계, 상기 제4 저정전용량 TVS 칩의 하부 금속패드를 제5 리드프레임에 다이본딩하고 상기 제3 저정전용량 TVS 칩의 하부 금속패드를 제6 리드프레임에 다이본딩하는 단계 및 상기 제4 저정전용량 TVS 칩의 상부 금속패드와 상기 제6 리드프레임을 와이어 본딩하고, 상기 제3 저정전용량 TVS 칩의 상부 금속패드와 상기 제5 리드프레임을 와이어 본딩하는 단계를 구비하는 것을 특징으로 한다.In another embodiment of the present invention, a low capacitance TVS method having a one-way protection, according to the invention are N + P - P + N - to prepare a third low capacitance TVS chip for N + structure, N + Fabricating a fourth low capacitance TVS chip of a P - P + structure ; bonding a lower metal pad of the fourth low capacitance TVS chip to a fifth lead frame and bonding the lower metal pad of the third low capacitance TVS chip Bonding the pad to the sixth lead frame and wire bonding the upper metal pad and the sixth lead frame of the fourth low capacitance TVS chip to the upper metal pad of the third low capacitance TVS chip, Wire bonding the lead frame to the lead frame.

본 발명의 다른 실시예로서, 본 발명에 따른 양방향 보호기능을 갖는 저정전용량 TVS 제조방법은 N+P-P+N-N+ 구조의 제3 저정전용량 TVS 칩들을 제조하는 단계, 상기 제3 저정전용량 TVS 칩들의 하부 금속패드를 제7 리드프레임 및 제8 리드프레임에 각각 다이본딩하는 단계 및 상기 제7 리드프레임에 다이본딩된 제3 저정전용량 TVS 칩의 상부 금속패드와 상기 제8 리드프레임을 와이어 본딩하고 상기 제8 리드프레임에 다이본딩된 제3 저정전용량 TVS 칩의 상부 금속패드와 상기 제7 리드프레임을 와이어 본딩하는 단계를 구비하는 것을 특징으로 한다.According to another embodiment of the present invention, a method of fabricating a low capacitance TVS having a bi-directional protection function according to the present invention includes the steps of fabricating third low capacitance TVS chips of an N + P - P + N - N + 3 lower metal pad of the low capacitance TVS chip to the seventh lead frame and the eighth lead frame, respectively, and a step of bonding the upper metal pad of the third low capacitance TVS chip die-bonded to the seventh lead frame, And wire bonding the upper metal pad of the third low capacitance TVS chip die-bonded to the eighth lead frame and the seventh lead frame.

기존의 기술로는 저정전용량 TVS 소자의 ESD 내성이 낮고 제조공정이 매우 복잡하여 비용이 증가하는 문제가 있으나, 본 발명에 의하여 구현된 저정전용량 P+N-N+P-P+ 구조의 TVS 소자 및 P+N-N+ 구조의 TVS 소자는 제조공정이 매우 간단하고 반대 도핑(counter doping)의 영향이 없는 소자들로서 이 두 소자들의 조합을 이용하여 패키징한 경우 TVS 소자의 다이나믹 저항(Rd)이 감소되어 TLP 테스트시 전류구동 능력을 향상시킬 수 있는 효과가 있어서 ESD 내성이 높은 단방향 및 양방향 보호기능을 갖는 저정전용량 TVS를 제조할 수 있다.In the conventional technology, there is a problem that the ESD tolerance of the low capacitance TVS device is low and the manufacturing process is very complicated and the cost increases. However, the low capacitance P + N - N + P - P + structure TVS devices and TVS devices with P + N - N + structure are very simple to manufacture and have no influence of counter doping. When they are packaged using a combination of these two devices, the dynamic resistance (Rd ) Can be improved to improve the current driving capability in the TLP test, so that a low capacitance TVS having unidirectional and bidirectional protection functions with high ESD resistance can be manufactured.

단방향 및 양방향의 보호기능을 갖는 저정전용량 TVS는 각각 양(+) 단방향 및 양(+)/음(-) 양방향 고속데이터 전송라인 등에 활용될 수 있다.The low capacitance TVS having unidirectional and bidirectional protection functions can be utilized for both positive (+) unidirectional and positive (+) / negative (-) bidirectional high-speed data transmission lines.

도 1은 종래기술에 의한 단방향 저정전용량 TVS 회로도.
도 2는 종래기술에 의한 양방향 저정전용량 TVS 회로도.
도 3은 종래기술에 의한 저정전용량 TVS 소자구조.
도 4는 종래기술에 의한 저정전용량 TVS 소자구조.
도 5는 종래기술에 의한 저정전용량 TVS 소자구조.
도 6은 종래기술에 의한 저정전용량 TVS 소자구조.
도 7은 본 발명에 의한 P+N-N+P-P+ 구조의 저정전용량 TVS 소자구조.
도 8은 본 발명에 의한 P+N-N+ 구조의 저정전용량 TVS 소자구조.
도 9는 본 발명에 의한 양방향 보호기능을 갖는 저정전용량 TVS 패키지 구조.
도 10은 본 발명에 의한 단방향 보호기능을 갖는 저정전용량 TVS 패키지 구조.
도 11은 종래기술과 본 발명에 의해 제작된 저정전용량 TVS 소자의 TLP 특성비교 그래프.1 is a circuit diagram of a unidirectional low capacitance TVS according to the prior art;
2 is a schematic diagram of a bidirectional low capacitance TVS according to the prior art;
3 is a low capacitance TVS device structure according to the prior art.
Figure 4 shows a low capacitance TVS device structure according to the prior art.
Figure 5 shows a low capacitance TVS device structure according to the prior art.
6 is a low capacitance TVS device structure according to the prior art;
7 is a low capacitance TVS device structure of P + N - N + P - P + structure according to the present invention.
8 is a low capacitance TVS device structure of P + N - N + structure according to the present invention.
9 is a low capacitance TVS package structure having a bidirectional protection function according to the present invention.
10 is a low capacitance TVS package structure having a unidirectional protection function according to the present invention.
11 is a graph comparing the TLP characteristics of low capacitance TVS devices fabricated according to the prior art and the present invention.

이하 본 발명의 실시를 위한 구체적인 실시예를 도면을 참고하여 설명한다. 예시된 도면은 발명의 명확성을 위하여 핵심적인 내용만 확대 도시하고 부수적인 것은 생략하였으므로 도면에 한정하여 해석하여서는 아니 된다.Hereinafter, embodiments of the present invention will be described with reference to the drawings. The drawings illustrate only the essential features of the invention in order to facilitate clarity of the invention, and the accompanying drawings are not intended to be construed in a limiting sense.

기존의 양방향 또는 단방향 보호 기능을 갖는 TVS 소자는 하나의 기판에 제너 다이오드, 상측 다이오드 및 하측 다이오드를 전부 집적함에 따라 공정 순서가 많고 복잡하며, 접합층이 수직방향 뿐만 아니라 수평방향으로도 형성되어 ESD 내성이나 저정전용량 특성을 확보하기가 어려웠으나, 본 발명은 접합층을 수직으로만 형성한 P+N-N+P-P+ 구조의 TVS 소자와 P+N-N+ 구조의 TVS 소자를 각각 제조 후에 패키징함으로써 도10b와 같은 저정전용량 단방향 TVS 소자를 제조하고 두 개의 P+N-N+P-P+ 구조의 TVS 소자의 상부와 하부를 서로 크로싱하여 패키징함으로써 도 9b와 같은 저정전용량 양방향 TVS 소자를 제조할 수 있다. The existing TVS devices with bidirectional or unidirectional protection functions have a large number of process orders and complexity due to the integration of zener diodes, upper diodes and lower diodes on a single substrate, and the junction layers are formed not only vertically but also horizontally, However, the present invention is applicable to TVS devices of P + N - N + P - P + structure and TVS devices of P + N - N + structure formed vertically only 10B, and the upper and lower portions of the TVS devices having the two P + N - N + P - P + structures are crossed with each other to be packaged. As a result, a low static electricity unidirectional TVS device as shown in FIG. Capacity bidirectional TVS device can be manufactured.

P+N-N+P-P+ 구조의 TVS 소자에 의해 도 10b의 좌측에 도시된 상측 다이오드(High Side Diode)와 제너 다이오드(Zener Diode)의 직렬연결 구조를 제조하고, P+N-N+ 구조의 TVS 소자에 의해 도 10b의 우측에 도시된 하측 다이오드(Low Side Diode)를 제조하고, 각 TVS 소자를 패키징함으로써 간단히 도 10b의 단방향 TVS 회로로 동작하는 TVS 소자를 구현할 수 있다.P + N - N + P - P + structure of the TVS producing a serial connection structure of the upper diode (High Side Diode) and the zener diode (Zener Diode) shown on the left side of FIG. 10b by the device, and P + N - N 10B can be realized by fabricating a lower diode (Low Side Diode) shown on the right side of FIG. 10B by using the + TVS structure of FIG. 10B, and by packaging each TVS element, a TVS element that operates as the unidirectional TVS circuit of FIG.

또한 P+N-N+P-P+ 구조의 TVS 소자에 의해 도 9b의 좌측에 도시된 상측 다이오드와 제너 다이오드의 직렬연결 구조를 제조하고, P+N-N+P-P+ 구조의 TVS 소자에 의해 도 9b의 우측에 도시된 하측 다이오드와 제너 다이오드의 직렬연결 구조를 제조한 다음, 각 TVS 소자를 패키징함으로써 간단히 도 9b의 양방향 TVS 회로로 동작하는 TVS 소자를 구현할 수 있다.In addition, P + N - N + P - producing a serial connection structure of the upper diode and the Zener diode shown in the left of Figure 9b by the TVS device of the P + structure, the P + N - N + P - P + structure of the TVS 9B can be fabricated by packaging the respective TVS elements in the serial connection structure of the lower diode and the Zener diode shown in the right side of FIG. 9B by the device, and then the TVS device that operates as the bidirectional TVS circuit of FIG.

따라서 본 발명은 종래 기술에 비해 제조 공정이 크게 단순화될 수 있으며, 수직방향으로만 접합층이 형성됨에 따라 칩 크기를 감소시킬 수 있는 효과가 발생한다. Therefore, the present invention can greatly simplify the manufacturing process as compared with the prior art, and the chip size can be reduced as the bonding layer is formed only in the vertical direction.

도 7은 본 발명에 의한 P+N-N+P-P+ 구조를 갖는 제1 저정전용량 TVS 소자의 단면도이다. P+형 반도체기판(101) 위에 P-형 반도체박막(102), N+형 반도체박막(103) 및 N-형 반도체박막(104)을 순차적으로 형성한다. 상기 P-형 반도체박막(102)은 상부의 N+형 반도체박막(103)과 접합을 이루어 제너 다이오드(zener diode)로 동작한다. P-형 반도체박막(102)은 P+형 반도체기판(101)으로부터 P+ 불순물이 확산되는 것과 제너 전압 목표치를 고려하여 적절한 농도 및 두께를 갖도록 조절한다. 예를 들면 제너 전압을 7V대로 조절하려면 P-형 반도체박막(102)의 두께는 약 2μm로 하고 불순물 농도는 약 1018/cm3로 주입해야 하며, 상기 N-형 반도체박막(104)의 두께는 약 10μm로 하고 불순물 농도는 5x1014/cm3 이하로 조절해야 한다. 상기 N-형 반도체박막의 두께는 2~15 μm인 것이 바람직하다. 저정전용량 TVS 소자의 경우 전압 0V에서 요구되는 저정전용량(0.5pF 이하)을 구현하기 위해서는 바이어스가 걸리지 않은 상태에서의 PN 접합의 공핍층 너비(depletion width)를 증가시키는 것이 매우 중요하다. 이러한 조건을 만족시키기 위해서는 N-형 반도체박막(104)의 불순물 농도는 가능한 한 진성(intrinsic)에 가깝게 해야 한다. 이상과 같이 P+형 반도체기판(101) 위에 P-형 반도체박막(102), N+형 반도체박막(103) 및 N-형 반도체박막(104)을 형성한 후에 트렌치격리(105)를 형성한다. 이 트렌치격리(105)의 깊이는 P+형 반도체기판(101)과 접촉하도록 깊게 식각을 해야 한다. 이어서 절연막(106)을 도포한 후에 접촉구멍을 형성하고 접촉구멍에 P+형 불순물을 이온 주입하여 P+형 접촉층(107)을 형성한 후 상부 금속패드(108)를 형성하고, P+형 반도체 기판의 뒷면에 하부 금속패드를 형성하여 P+N-N+P-P+ 구조의 제1 저정전용량 TVS 소자(100)를 제조한다.7 is a cross-sectional view of a first low capacitance TVS device having a P + N - N + P - P + structure according to the present invention. A P - type semiconductor thin film 102, an N + type semiconductor thin film 103 and an N - type semiconductor thin film 104 are sequentially formed on a P + type semiconductor substrate 101. The P - type semiconductor thin film 102 is bonded to the upper N + type semiconductor thin film 103 and operates as a zener diode. The P - type semiconductor thin film 102 is adjusted to have a proper concentration and thickness in consideration of the diffusion of the P + impurity from the P + type semiconductor substrate 101 and the Zener voltage target value. For example, in order to adjust the Zener voltage to 7V, the thickness of the P - type semiconductor thin film 102 should be about 2 μm and the impurity concentration should be about 10 18 / cm 3. The thickness of the N - type semiconductor thin film 104 And the impurity concentration should be adjusted to 5 x 10 < 14 > / cm < 3 > or less. The thickness of the N - type semiconductor thin film is preferably 2 to 15 μm. For low capacitance TVS devices, it is critical to increase the depletion width of the PN junction in the unbiased state in order to achieve the low capacitance (less than 0.5pF) required at 0V. In order to satisfy such a condition, the impurity concentration of the N - type semiconductor thin film 104 should be as close to intrinsic as possible. As described above, the P - type semiconductor thin film 102, the N + type semiconductor thin film 103 and the N - type semiconductor thin film 104 are formed on the P + type semiconductor substrate 101 and then the trench isolation 105 is formed . The depth of the trench isolation 105 should be deeply etched to contact the P + type semiconductor substrate 101. Then the contact hole to form a contact hole after the application of the insulating film (106) P + type ion implanting impurities after formation of the P + type contact layer 107 form the upper metal pad 108, and P + type A lower metal pad is formed on the backside of the semiconductor substrate to produce a first low capacitance TVS device 100 of P + N - N + P - P + structure.

도 8은 본 발명에 따른 P+N-N+ 구조를 갖는 제2 저정전용량 TVS 소자의 단면도이다. 이 소자를 제작하기 위해서는 N+형 반도체기판(201)을 사용한다. 상기 N+형 반도체기판(201) 위에 N-형 반도체박막(202)을 형성한다. 상기 N-형 반도체박막(202)의 두께는 약 10μm로 하고 불순물 농도는 5x1014/cm3 이하로 조절해야 한다. 도 7의 TVS 소자와 마찬가지로 저정전용량 TVS 소자를 구현하기 위해 바이어스가 걸리지 않은 상태에서의 PN 접합의 공핍층 너비(depletion width)를 증가시키기 위해 N-형 반도체박막(202)의 불순물 농도는 5x1014/cm3 이하로 하여 가능한 한 진성(intrinsic)에 가깝게 한다. 이상과 같이 N-형 반도체박막(202)을 형성한 후에 트렌치격리(203)를 한다. 이 트렌치격리(203)의 깊이는 N+형 반도체기판(201)과 접촉하도록 깊게 식각을 해야 한다. 이어서 절연막(204)을 도포한 후에 접촉구멍을 형성하고 P+형 접촉층(205)을 형성한 후 상부 금속패드(206)를 형성하고, N+형 반도체 기판의 뒷면에 하부 금속패드를 형성하여 P+N-N+형 저정전용량 TVS 소자(200)의 제조한다.8 is a cross-sectional view of a second low capacitance TVS device having a P + N - N + structure in accordance with the present invention. In order to manufacture this device, an N + type semiconductor substrate 201 is used. An N - type semiconductor thin film 202 is formed on the N + type semiconductor substrate 201. The thickness of the N - type semiconductor thin film 202 should be about 10 μm and the impurity concentration should be adjusted to 5 × 10 14 / cm 3 or less. 7, in order to increase the depletion width of the PN junction in a state where the bias is not applied in order to realize a low capacitance TVS device, the impurity concentration of the N - type semiconductor thin film 202 is 5 x 10 < 14 / cm < 3 > or less and as close to intrinsic as possible. After the N - type semiconductor thin film 202 is formed as described above, the trench isolation 203 is performed. The depth of the trench isolation 203 must be deeply etched to contact the N + type semiconductor substrate 201. Next, after the insulating film 204 is formed, a contact hole is formed and a P + type contact layer 205 is formed. Then, an upper metal pad 206 is formed, and a lower metal pad is formed on the back surface of the N + P + N - N + type low capacitance TVS device 200 is manufactured.

양방향 보호기능을 갖는 저정전용량 TVS를 구현하기 위해서는, P-N-N+P-P+ 구조를 갖는 제1 저정전용량 TVS(100)의 칩을 도 9(a)와 같이 패키징한다. 제1 리드프레임(110)과 제2 리드프레임(111)에 두 개의 제1 저정전용량 TVS(100)의 칩을 각각 다이본딩(die bonding)을 한다. 여기서, 다이본딩 공정은 솔더(solder) 에폭시(epoxy)나 금(Au) 융해(eutectic) 접착 방식을 이용할 수 있다. 상기 제1 리드프레임(110) 위에 다이본딩된 제1 저정전용량 TVS(100) 칩의 상부 금속패드와 제2 리드프레임(111)을 와이어 본딩하고 상기 제2 리드프레임(111) 상에 다이본딩된 제1 저정전용량 TVS(100) 칩의 상부 금속패드와 제1 리드프레임(110)을 와이어 본딩한다. 이와 같이 패키징을 하면 도 9(b)와 같은 양방향 보호기능을 갖는 저정전용량 TVS를 제조할 수 있다. In order to realize a low capacitance TVS having a bidirectional protection function, a chip of a first low capacitance TVS 100 having a P - N - N + P - P + structure is packaged as shown in FIG. 9 (a). The first lead frame 110 and the second lead frame 111 are die-bonded to the chips of the two first low capacitance TVS 100s. Here, the die bonding process may use solder epoxy or gold (Au) eutectic bonding. Bonding an upper metal pad of a first low capacitance TVS (100) chip die-bonded onto the first lead frame (110) and a second lead frame (111), and die bonding The upper metal pad of the first low capacitance TVS 100 chip and the first lead frame 110 are wire-bonded. When packaging is performed in this way, a low capacitance TVS having a bi-directional protection function as shown in FIG. 9 (b) can be manufactured.

또한 단방향 보호기능을 갖는 저정전용량 TVS를 구현하기 위해 P+N-N+P-P+ 구조의 제1 저정전용량 TVS(100) 칩과 P+N-N+ 구조의 제2 저정전용량 TVS(200) 칩을 도 10(a)와 같이 패키징한다. 제3 리드프레임(208)에 제2 저정전용량 TVS(200)칩을 다이본딩하고 제4 리드프레임(209)에 제1 저정전용량 TVS(100) 칩을 다이본딩한다. 상기 제3 리드프레임(208) 위에 다이본딩된 제2 저정전용량 TVS(200)의 상부 금속패드와 제4 리드프레임(209)을 와이어 본딩하고 상기 제4 리드프레임(209) 상에 다이본딩된 제1 저정전용량 TVS(100) 칩의 상부 금속패드와 제3 리드프레임(208)을 와이어 본딩한다. 이와 같이 패키징을 하면 도 10(b)와 같은 단방향 보호기능을 갖는 저정전용량 TVS를 제조할 수 있다.In addition, P + N in order to implement a low-capacitance TVS with a one-way protection, - the second low-capacitance of the N + structure, - a first low-capacitance TVS (100) the chip and the P + N of the P + structure-N + P The TVS 200 chip is packaged as shown in FIG. 10 (a). Bonding the second low capacitance TVS 200 chip to the third lead frame 208 and die bonding the first low capacitance TVS 100 chip to the fourth lead frame 209. Bonding the upper metal pad of the second low capacitance TVS 200 die-bonded onto the third lead frame 208 and the fourth lead frame 209 and bonding the upper metal pad and the fourth lead frame 209 die-bonded onto the fourth lead frame 209 The upper metal pad of the first low capacitance TVS 100 chip and the third lead frame 208 are wire-bonded. By packaging as described above, a low capacitance TVS having a unidirectional protection function as shown in Fig. 10 (b) can be manufactured.

또 다른 실시 예로서, 도 7에 도시된 P+N-N+P-P+ 구조에서 불순물 타입을 반대로 하여 N+ 반도체 기판 상에 N+P-P+N-N+ 구조의 TVS 소자를 제조한다. 도 8에 도시된 P+N-N+ 구조에서 불순물 타입을 반대로 하여 P+ 반도체 기판상에 N+P-P+ 구조의 TVS 소자를 제조할 수 있다. 또한 N+P-P+N-N+ 구조의 TVS 소자와 N+P-P+ 구조의 TVS 소자를 도 9(a)와 도 10(a)과 같이 패키징하여 양방향 및 단방향 보호기능을 갖는 저정전용량 TVS를 제조할 수 있다. 마찬가지로 P-형 반도체박막의 불순물 농도는 5x1014/cm3 이하로 조절하여 저정전용량 특성을 갖도록 한다.In another embodiment, the P + N shown in Fig. 7 - preparing a TVS device of the N + structure-N + P - P + N-N + P with an impurity type opposed to in the P + structure on the N + semiconductor substrate do. The N + P - P + structure TVS device can be manufactured on the P + semiconductor substrate by reversing the impurity type in the P + N - N + structure shown in FIG. The TVS element of N + P - P + N - N + structure and the TVS element of N + P - P + structure are packaged as shown in FIGS. 9A and 10A, A capacitive TVS can be manufactured. Likewise, the impurity concentration of the P - type semiconductor thin film is adjusted to 5 × 10 14 / cm 3 or less so as to have low capacitance characteristics.

도 11은 종래기술에 의한 TLP 특성과 본 발명에 의한 TLP 특성을 비교한 것이다. 종래 기술에 의하면 다이나믹 저항을 1 옴(ohm) 이하로 제조하기기 어려운 반면 본 발명에 의하여 TLP 기울기가 증가하게 되어 다이나믹 저항(Rd)이 약 1 옴(ohm) 이하가 되고 전류구동능력도 종래 약 20A급인 반면 본 발명에 의해서는 30A 이상으로 증가시킬 수 있다.11 compares TLP characteristics according to the prior art and TLP according to the present invention. According to the conventional technology, it is difficult to manufacture the dynamic resistance below 1 ohm. However, according to the present invention, the slope of the TLP is increased, the dynamic resistance Rd becomes less than about 1 ohm, 20A, while it can be increased to 30A or more according to the present invention.

이상에서는 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. You will understand.

100: 제1 저정전용량 TVS 소자 101: P+형 반도체기판
102: P-형 반도체박막 103: N+형 반도체박막
104: N-형 반도체박막 105: 트렌치격리
106: 절연막 107: P+형 접촉층
108: 금속패드 110: 제1 리드프레임
111: 제2 리드프레임 200: 제2 저정전용량 TVS 소자
201: N+형 반도체기판 202: N-형 반도체박막
203: 트렌치격리 204: 절연막
205: P+형 접촉층 206: 금속패드
208: 제3 리드프레임 209: 제4 리드프레임100: first low capacitance TVS element 101: P + type semiconductor substrate
102: P - type semiconductor thin film 103: N + type semiconductor thin film
104: N - type semiconductor thin film 105: trench isolation
106: insulating film 107: P + type contact layer
108: metal pad 110: first lead frame
111: second lead frame 200: second low capacitance TVS element
201: N + type semiconductor substrate 202: N - type semiconductor thin film
203: trench isolation 204: insulating film
205: P + type contact layer 206: metal pad
208: third lead frame 209: fourth lead frame

Claims (7)

P+N-N+P-P+ 구조의 제1 저정전용량 TVS(transient voltage suppressor) 칩을 제조하는 단계;
P+N-N+ 구조의 제2 저정전용량 TVS 칩을 제조하는 단계;
상기 제2 저정전용량 TVS 칩의 하부 금속패드를 제1 리드프레임에 다이본딩하고, 상기 제1 저정전용량 TVS 칩의 하부 금속패드를 제2 리드프레임에 다이본딩하는 단계 및
상기 제2 저정전용량 TVS 칩의 상부 금속패드와 상기 제2 리드프레임을 와이어 본딩하고, 상기 제1 저정전용량 TVS 칩의 상부 금속패드와 상기 제1 리드프레임을 와이어 본딩하는 단계를 구비하는 것을 특징으로 하는 단방향 보호기능을 갖는 저정전용량 TVS 제조방법.Fabricating a first low capacitance, TVS (Transient Voltage Suppressor) chip of P + N - N + P - P + structure;
Fabricating a second low capacitance TVS chip of P + N - N + structure;
Bonding the lower metal pad of the second low capacitance TVS chip to the first lead frame and die bonding the lower metal pad of the first low capacitance TVS chip to the second lead frame,
And wire bonding the upper metal pad of the second low capacitance TVS chip and the second lead frame and wire bonding the upper metal pad of the first low capacitance TVS chip and the first lead frame A method of manufacturing a low capacitance TVS having a unidirectional protection function. 제1항에 있어서,
상기 제1 저정전용량 TVS 칩을 제조하는 단계는,
P+형 반도체 기판에 P-형 반도체박막, N+형 반도체박막 및 N-형 반도체박막을 순차적으로 형성하는 단계;
상기 P+형 반도체 기판이 노출될 때까지 식각하여 트렌치격리를 형성하는 단계;
상기 N-형 반도체박막의 상부에 절연막을 증착하고 접촉구멍을 형성한 후 P+ 불순물을 이온 주입하여 상기 N-형 반도체박막의 상부에 P+형 접촉층을 형성하는 단계 및
상기 P+형 접촉층의 상부에 상부 금속패드를 형성하고 상기 P+형 반도체 기판의 뒷면에 하부 금속패드를 형성하는 단계를 포함하는 것을 특징으로 하는 단방향 보호기능을 갖는 저정전용량 TVS 제조방법.The method according to claim 1,
The step of fabricating the first low capacitance TVS chip comprises:
Sequentially forming a P - type semiconductor thin film, an N + type semiconductor thin film and an N - type semiconductor thin film on a P + type semiconductor substrate;
Etching until the P + type semiconductor substrate is exposed to form trench isolation;
Forming a P + type contact layer on the N - type semiconductor thin film by ion-implanting P + impurity after depositing an insulating film on the N - type semiconductor thin film to form contact holes ;
And forming an upper metal pad on the P + type contact layer and a lower metal pad on a rear surface of the P + type semiconductor substrate. 제1항에 있어서,
상기 제2 저정전용량 TVS 칩을 제조하는 단계는,
N+형 반도체 기판에 N-형 반도체박막을 형성하는 단계;
상기 N+형 반도체 기판이 노출될 때까지 식각하여 트렌치격리를 형성하는 단계;
상기 N-형 반도체박막의 상부에 절연막을 증착하고 접촉구멍을 형성한 후 P+ 불순물을 이온 주입하여 상기 N-형 반도체박막의 상부에 P+형 접촉층을 형성하는 단계 및
상기 P+형 접촉층의 상부에 상부 금속패드를 형성하고 상기 N+형 반도체 기판의 뒷면에 하부 금속패드를 형성하는 단계를 구비하는 것을 특징으로 하는 단방향 보호기능을 갖는 저정전용량 TVS 제조방법.The method according to claim 1,
The step of fabricating the second low capacitance TVS chip comprises:
Forming an N - type semiconductor thin film on an N + type semiconductor substrate;
Etching until the N + type semiconductor substrate is exposed to form trench isolation;
Forming a P + type contact layer on the N - type semiconductor thin film by ion-implanting P + impurity after depositing an insulating film on the N - type semiconductor thin film to form contact holes ;
And forming an upper metal pad on the P + -type contact layer and a lower metal pad on a rear surface of the N + -type semiconductor substrate. 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 제1 저정전용량 TVS 칩의 N-형 반도체박막과 상기 제2 저정전용량 TVS 칩의 N-형 반도체박막의 불순물 농도가 5x1014/cm3 이하인 것을 특징으로 하는 단방향 보호기능을 갖는 저정전용량 TVS 제조방법.4. The method according to any one of claims 1 to 3,
Wherein the impurity concentration of the N - type semiconductor thin film of the first low capacitance TVS chip and the N - type semiconductor thin film of the second low capacitance TVS chip is 5 x 10 14 / cm 3 or less. ≪ / RTI > P+N-N+P-P+ 구조를 갖는 2개의 제1 저정전용량 TVS 칩을 제조하는 단계;
상기 2개의 제1 저정전용량 TVS 칩의 하부 금속패드를 제3 리드프레임과 제4 리드프레임에 각각 다이본딩하는 단계 및
상기 제3 리드프레임에 다이본딩된 제1 저정전용량 TVS 칩의 상부 금속패드와 상기 제4 리드프레임을 와이어 본딩하고, 상기 제4 리드프레임에 다이본딩된 제1 저정전용량 TVS 칩의 상부 금속패드와 상기 제3 리드프레임을 와이어 본딩하는 단계를 구비하는 것을 특징으로 하는 양방향 저정전용량 TVS 제조방법.Fabricating two first low capacitance TVS chips having a P + N - N + P - P + structure;
Bonding the lower metal pad of the two first low capacitance TVS chips to the third lead frame and the fourth lead frame,
Bonding an upper metal pad of the first low capacitance TVS chip die-bonded to the third lead frame and the fourth lead frame, and bonding the upper metal pad of the first low capacitance TVS chip die-bonded to the fourth lead frame, And bonding the pad and the third lead frame by wire bonding. 제5항에 있어서,
상기 제1 저정전용량 TVS 칩을 제조하는 단계는,
P+형 반도체 기판에 P-형 반도체박막, N+형 반도체박막 및 N-형 반도체박막을 형성하는 단계;
상기 P+형 반도체 기판이 노출될 때까지 식각하여 트렌치격리를 형성하는 단계;
상기 N-형 반도체박막의 상부에 절연막을 도포하고 접촉구멍을 형성한 후 이 접촉구멍 하부에 P+형 접촉층을 형성하는 단계 및
상기 P+형 접촉층 상부에 금속패드를 형성하고 상기 P+형 반도체 기판의 뒷면에 하부 금속패드를 형성하는 단계를 포함하는 것을 특징으로 하는 양방향 저정전용량 TVS 제조방법.6. The method of claim 5,
The step of fabricating the first low capacitance TVS chip comprises:
Forming a P - type semiconductor thin film, an N + type semiconductor thin film and an N - type semiconductor thin film on a P + type semiconductor substrate;
Etching until the P + type semiconductor substrate is exposed to form trench isolation;
Forming a P + type contact layer under the contact hole by applying an insulating film to an upper portion of the N - type semiconductor thin film, forming a contact hole,
And forming a metal pad on the P + type contact layer and forming a lower metal pad on a rear surface of the P + type semiconductor substrate. 제1항 또는 제5항의 저정전용량 TVS 제조방법에 의해 제조된 것을 특징으로 하는 저정전용량 TVS소자.A low capacitance TVS device as claimed in any one of the preceding claims, characterized in that the low capacitance TVS device is fabricated by the method of manufacturing the low capacitance TVS.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107170738B (en) * 2017-05-22 2019-07-19 富芯微电子有限公司 A kind of unidirectional TVS device of low capacitor and its manufacturing method
CN108063138B (en) * 2017-12-14 2020-12-22 嘉兴市龙锋市政建设有限公司 Transient voltage suppressor and manufacturing method thereof
CN109360823B (en) * 2018-10-08 2020-08-28 南京溧水高新创业投资管理有限公司 Groove type transient voltage suppressor and manufacturing method thereof
US11362083B2 (en) 2020-02-11 2022-06-14 Semtech Corporation TVS diode circuit with high energy dissipation and linear capacitance
CN116564962B (en) * 2023-07-04 2023-09-08 江苏游隼微电子有限公司 CMOS device integrated with bidirectional TVS and preparation method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070073807A1 (en) 2005-02-11 2007-03-29 Alpha & Omega Semiconductor, Ltd Latch-up free vertical TVS diode array structure using trench isolation
US20080290462A1 (en) 2007-05-24 2008-11-27 Infineon Technologies Ag Protective structure
US20120241903A1 (en) 2011-03-25 2012-09-27 Shen yu-shu Low capacitance transient voltage suppressor
US20120299146A1 (en) 2011-05-25 2012-11-29 Texas Instruments Incorporated Vertical esd protection device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070073807A1 (en) 2005-02-11 2007-03-29 Alpha & Omega Semiconductor, Ltd Latch-up free vertical TVS diode array structure using trench isolation
US20080290462A1 (en) 2007-05-24 2008-11-27 Infineon Technologies Ag Protective structure
US20120241903A1 (en) 2011-03-25 2012-09-27 Shen yu-shu Low capacitance transient voltage suppressor
US20120299146A1 (en) 2011-05-25 2012-11-29 Texas Instruments Incorporated Vertical esd protection device

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