KR101532579B1

KR101532579B1 - Apparatus and method for determining work function variation of 3-dimensional transistor

Info

Publication number: KR101532579B1
Application number: KR1020140014795A
Authority: KR
Inventors: 신창환; 남효현
Original assignee: 서울시립대학교 산학협력단
Priority date: 2014-02-10
Filing date: 2014-02-10
Publication date: 2015-06-30

Abstract

본 발명은 강유전체 및 3차원 금속 게이트를 사용한 3차원 구조 트랜지스터의 일함수 분산 결정 장치로서, 상기 장치는 프로그램을 저장하는 저장 수단 및 상기 프로그램을 실행하는 프로세서를 포함하며, 상기 프로그램은, 상기 3차원 금속 게이트의 치수를 입력받아 상기 3차원 금속 게이트의 환산 면적을 산출하고 상기 3차원 금속 게이트를 형성하는 금속 물질의 성질 정보를 입력받는 제1 인스트럭션; 상기 금속 물질의 성질 정보를 기초로 상기 3차원 금속 게이트의 상기 환산 면적 내의 그레인의 총 갯수 및 상기 그레인 각각의 오리엔테이션을 랜덤 생성하는 제2 인스트럭션; 상기 제2 인스트럭션에서 랜덤 생성된 상기 그레인의 총 갯수 및 상기 그레인 각각의 오리엔테이션을 기초로 일함수를 산출하는 제3 인스트럭션; 및 상기 제2 인스트럭션 및 상기 제3 인스트럭션을 미리 지정된 횟수만큼 반복하여 상기 3차원 구조 트랜지스터의 상기 3차원 금속 게이트의 상기 환산 면적에 대한 일함수 분산을 산출하는 제4 인스트럭션;을 포함하는 3차원 구조 트랜지스터의 일함수 분산 결정 장치에 관한 것이다.
본 발명에 따르면 강유전체 및 3차원 금속 게이트를 사용한 3차원 구조 트랜지스터에서 발생하는 일함수 분산을 용이하게 결정할 수 있는 3차원 구조 트랜지스터의 일함수 분산 결정 장치 및 방법을 제공할 수 있다.An apparatus for determining a work function distribution of a three-dimensional structure transistor using a ferroelectric and a three-dimensional metal gate, the apparatus comprising storage means for storing a program and a processor for executing the program, A first instruction for receiving a dimension of a metal gate to calculate a converted area of the three-dimensional metal gate and inputting property information of the metal material forming the three-dimensional metal gate; A second instruction for randomly generating the total number of grains in the converted area of the three-dimensional metal gate and the orientation of each of the grains based on the property information of the metal material; A third instruction to calculate a work function based on the total number of the randomly generated grains in the second instruction and the orientation of each of the grains; And a fourth instruction for repeating the second instruction and the third instruction a predetermined number of times to calculate a work function dispersion with respect to the converted area of the three-dimensional metal gate of the three-dimensional structure transistor To a device for determining the work function dispersion of a transistor.
According to the present invention, it is possible to provide an apparatus and method for determining work function dispersion of a three-dimensional structure transistor that can easily determine work function dispersion occurring in a three-dimensional structure transistor using a ferroelectric and a three-dimensional metal gate.

Description

TECHNICAL FIELD [0001] The present invention relates to an apparatus and a method for determining a work function dispersion of a three-dimensional structure transistor,

본 발명은 3차원 구조 트랜지스터의 일함수 분산 결정 장치 및 방법에 관한 것으로, 더욱 구체적으로는 강유전체 및 3차원 금속 게이트[high-k/metal-gate, HK/MG]를 사용한 3차원 구조 트랜지스터에서 발생하는 일함수 분산(work function variation, WFV)을 용이하게 결정할 수 있는 3차원 구조 트랜지스터의 일함수 분산 결정 장치 및 방법에 관한 것이다.The present invention relates to an apparatus and a method for determining a work function dispersion of a three-dimensional structure transistor, and more particularly, to a device and a method for determining a work function dispersion of a three-dimensional structure transistor, And more particularly, to a device and method for determining work function dispersion of a three-dimensional structure transistor that can easily determine a work function variation (WFV).

반도체 소자 설계 기술 및 공정 기술의 발전에 따라서, 반도체 칩 내부에 배치되는 트랜지스터의 개수는 급격히 증가하고 있다. 예컨대 최근 듀얼 코어 이상의 마이크로프로세서에는 칩 당 10억개 이상의 다수의 트랜지스터가 배치된다.With the development of semiconductor device design technology and process technology, the number of transistors disposed inside a semiconductor chip is rapidly increasing. For example, in recent microprocessors with more than two cores, more than one billion transistors are arranged per chip.

다양한 트랜지스터 중에서 특히 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)은 현재 가장 많이 사용되고 있는 반도체 소자이다.Among various transistors, MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) is the most widely used semiconductor device.

MOSFET은 실리콘 기판 위에 소스, 드레인 및 게이트의 3개의 단자가 배치되는 구성을 가진다. 게이트에 인가되는 전압으로 인하여 발생되는 전기장에 의해서 전류를 흐르게 하는 캐리어가 이동할 수 있는 채널 또는 반전층을 형성하는 것에 의해서 MOSFET은 동작한다.The MOSFET has a configuration in which three terminals of a source, a drain, and a gate are disposed on a silicon substrate. The MOSFET operates by forming a channel or an inversion layer through which a carrier that allows current to flow by the electric field generated by the voltage applied to the gate can move.

한편 반도체 칩 내부에서 단위 면적당 트랜지스터의 개수를 증가시키기 위해서는, 소스와 드레인 사이의 간격, 즉 게이트의 물리적인 길이를 줄여야 하며, 이에 따라서 MOSFET 내에서 채널 전체 영역을 제어하는 능력[gate-to-channel capacitive coupling]이 점점 약화되는 현상이 발생한다. 이를 개선하기 위해서는 채널 영역의 불순물 농도가 지속적으로 증가하여야 하며, 그 결과 트랜지스터의 문턱 전압을 지속적으로 감소시키지 못한다는 문제가 발생한다. 또한 채널 영역을 제어하는 능력이 약해진 결과, 게이트에서 가장 멀리 떨어진 채널의 일부 영역의 경우 트랜지스터가 오프 상태인 경우에도 미세한 누설 전류가 흐르는 현상도 발생한다.In order to increase the number of transistors per unit area in the semiconductor chip, it is necessary to reduce the distance between the source and the drain, that is, the physical length of the gate, and thus the gate-to-channel capacitive coupling] is getting weaker. In order to improve this, the impurity concentration in the channel region must be continuously increased. As a result, the threshold voltage of the transistor can not be continuously reduced. Further, as a result of the weakened ability to control the channel region, even in the case of some regions of the channel farthest from the gate, even when the transistor is off, a minute leakage current flows.

한편 채널 전체 영역을 제어하는 능력을 향상시키기 위해서, 게이트와 소자 사이의 절연 역할을 수행하는 산화층의 두께도 줄여야 한다. 그러나 산화층의 두께가 얇아짐에 따라 절연 기능이 제대로 수행되지 못하여 소자에서 게이트로 흐르는 누설 전류가 급격히 증가한다.Meanwhile, in order to improve the ability to control the entire channel region, the thickness of the oxide layer, which serves as an insulation between the gate and the device, must also be reduced. However, as the thickness of the oxide layer becomes thinner, the insulating function is not properly performed, and the leakage current flowing from the device to the gate sharply increases.

이러한 단점을 개선하기 위해서 산화층의 두께를 증가시키는 대신에 예컨대 SiO₂보다 유전율이 큰 HfO₂등의 강유전체(high-k) 물질을 사용하는 방법이 제시되었다. 그러나 강유전체 물질과 기존의 게이트 물질인 폴리실리콘이 접합될 때 발생하는 다수의 결함(defect)들로 인하여 페르미 레벨 피닝(pinning) 및 포논 스캐터링(phonon scattering)이 발생하여, 트랜지스터의 성능이 저하되는 문제점도 발생한다.In order to overcome such disadvantages, a method of using a ferroelectric material (high-k) such as HfO ₂ having a dielectric constant higher than that of SiO ₂ has been proposed instead of increasing the thickness of the oxide layer. However, the Fermi level pinning and phonon scattering occur due to a large number of defects that are generated when the ferroelectric material and the polysilicon, which is a conventional gate material, are bonded, Problems also arise.

따라서 이를 해결하기 위해서 폴리실리콘 대신 금속을 게이트 물질로 사용하는 구조, 즉 강유전체 및 금속 게이트, 통칭 HK/MG 기술이 45-nm 기술부터 도입되기 시작했다.Therefore, in order to solve this problem, the structure using metal as a gate material instead of polysilicon, that is, ferroelectric and metal gate, HK / MG technology, has been introduced from 45-nm technology.

하지만, HK/MG 기술에서 금속을 증착시키기 위한 ALD(atomic layer deposition) 공정에서는 크기가 작은 다수의 그레인들이 형성되며, 그레인들은 주변의 오리엔테이션이 같은 그레인들과 합쳐지려는 경향이 강하다. 그 결과, ALD공정의 어닐링 단계에서 크기가 매우 큰 그레인이 형성되며, 따라서 실제 그레인들은 다양한 크기를 가진다. 이러한 그레인들은 확률적으로 서로 다른 일함수를 가지며, 이를 일함수 분산이라고 지칭한다. 예컨대 TiN의 경우 4.6eV의 일함수를 가지는 확률이 60%, 4.4eV의 일함수를 가지는 확률이 40%이다.However, in the HK / MG technology, an atomic layer deposition (ALD) process for depositing metal has formed a plurality of small grains, and the grains tend to combine with the same orientation of the surrounding orientations. As a result, a very large grain is formed in the annealing step of the ALD process, and thus the actual grains have various sizes. These grains have a stochastically different work function, which is called work function dispersion. For example, in the case of TiN, the probability of having a work function of 4.6 eV is 60%, and the probability of having a work function of 4.4 eV is 40%.

한편 MOSFET의 동작 특성을 결정하는 중요한 요인 중 하나는 문턱 전압 변화이다. 문턱 전압 변화를 가져 오는 요인 중 대표적인 것은, 예컨대 포토레지스트가 빛에 반응하면서 발생하는 게이트 선폭 변화 현상인 LER(Line Edge Roughness)과, 불순물 주입시 이온의 총 개수 및 위치가 일정하지 않은 RDF(Random Dopant Fluctuation)와, 다결정질(Poly-crystalline) 형태의 게이트 물질에서 서로 다른 오리엔테이션(orientation)을 가지는 그레인(grain)이 생성되어 일함수가 변화하는 WFV(Work-function variation) 등을 들 수 있으며, 이러한 문턱 전압 변화는 CMOS 기술 발전에 가장 큰 걸림돌이 되고 있다.On the other hand, one of the important factors that determine the operating characteristics of the MOSFET is the threshold voltage change. Typical examples of factors that cause the threshold voltage change include LER (Line Edge Roughness), which is a phenomenon in which a gate line width changes when a photoresist reacts with light, and RDF (Random Dopant Fluctuation) and WFV (Work-function variation) in which grains having different orientations are generated in a poly-crystalline gate material to change a work function. This threshold voltage change is the biggest obstacle to the development of CMOS technology.

특히 30-nm 이하 기술을 사용한 아날로그/디지털 집적회로 내에서는, 일함수 분산에 의해서 발생하는 문턱 전압 변화가 LER 또는 RDF에 의해서 발생하는 문턱 전압 변화보다 심각한 것으로 알려져 있다.Especially in an analog / digital integrated circuit using 30-nm technology or less, it is known that the threshold voltage change caused by the work function dispersion is more severe than the threshold voltage change caused by LER or RDF.

한편 차세대 반도체 소자 구조로서 예컨대 멀티게이트 형태인 FinFET 등의 3차원 구조 트랜지스터가 제시되고 있다.On the other hand, as a next-generation semiconductor device structure, for example, a three-dimensional structure transistor such as a fin gate in the form of a multi-gate has been proposed.

채널 전체 영역을 제어하는 능력을 향상시키기 위해서, FinFET은 하나의 게이트를 사용하는 것이 아니라 복수 개의 게이트를 사용하며, 이에 따라 숏채널 효과(short-channel effect)를 억제할 수 있다. 또한 FinFET 등의 3차원 구조 트랜지스터는 숏채널 효과에 대한 염려 없이, 상대적으로 매우 낮은 수준의 불순물 주입을 채널 영역에 시행하기 때문에, RDF에 의한 문턱 전압 변화를 상당히 감소시킬 수 있다고 알려져 있다.In order to improve the ability to control the entire channel region, the FinFET uses a plurality of gates instead of one gate, thereby suppressing the short-channel effect. It is also known that a three-dimensional structure transistor such as a FinFET can significantly reduce the threshold voltage change due to the RDF because the impurity implantation is carried out in the channel region at a relatively low level without concern for the short channel effect.

한편 일함수 분산에 의해서 발생하는 문턱 전압 변화를 개선하기 위해서, 문턱 전압 변화를 예측하기 위한 기술이 개발되고 있다.On the other hand, in order to improve the threshold voltage change caused by the work function dispersion, a technique for predicting the threshold voltage change has been developed.

예컨대 본원 명세서에서 비특허 문헌 1로 기재된 Dadgour 등의 논문에서는 금속 게이트에 사용되는 물질이 가지는 오리엔테이션, 확률, 평균 그레인 크기를 이용하여 하나의 트랜지스터 안에 생성되는 그레인들을 모델링하고, 모델링된 그레인들을 각각 하나의 트랜지스터로 가정한 후 오리엔테이션에 따른 일함수 값을 부여하여 평균적인 일함수를 계산하는 방법을 개시한다. 그러나 비특허 문헌 1로 기재된 Dadgour 등의 논문은 실제 그레인들이 다양한 크기를 가지는 것과 달리 서로 동일한 크기로 모델링하는 방식을 사용하기 때문에 실제 트랜지스터의 특성과는 차이가 큰 단점이 있다. 또한 그레인 크기 분포의 모델링이 부정확하여 실제 그레인 크기 분포와 차이가 있으므로, 실제 트랜지스터의 특성과는 차이가 큰 단점이 있다. 또한 비특허 문헌 1로 기재된 Dadgour 등의 논문은 특히 평판 트랜지스터를 기초로 모델링한 것이므로, 3차원 구조를 가지는 경우에 대해서는 고려하지 않고 있다.For example, in the article of Dadgour et al. Described in Non-Patent Document 1 in the present specification, grains generated in one transistor are modeled by using orientation, probability, and average grain size of a material used for a metal gate, And then assigning a work function value according to the orientation to calculate an average work function. However, the paper of Dadgour et al. Described in Non-Patent Document 1 has a disadvantage in that it differs from the actual transistor characteristics because it uses a method of modeling the grains in the same size, unlike the grains having various sizes. Also, since the modeling of the grain size distribution is inaccurate and differs from the actual grain size distribution, there is a disadvantage that it is different from the actual transistor characteristics. Also, since the article of Dadgour et al. Described in Non-Patent Document 1 is modeled on the basis of a flat plate transistor, the case of having a three-dimensional structure is not considered.

따라서 비특허 문헌 1로 기재된 Dadgour 등의 논문에 기재된 방식은 특히 FinFET 등의 3차원 구조 트랜지스터에 적용하는 경우 실제 특성과의 차이는 급증한다는 단점이 있다.Therefore, the method described in Dadgour et al., Which is described in Non-Patent Document 1, is disadvantageous in that the difference from the actual characteristics is remarkably increased when applied to a three-dimensional structure transistor such as a FinFET.

따라서 비특허 문헌 1에 기재된 구성으로는 강유전체 및 3차원 금속 게이트[HK/MG]를 사용한 3차원 구조 트랜지스터에서 발생하는 일함수 분산을 정확하게 결정할 수 없다는 단점이 있다.Therefore, in the structure described in the non-patent document 1, there is a disadvantage that the work function dispersion generated in the three-dimensional structure transistor using the ferroelectric and the three-dimensional metal gate [HK / MG] can not be accurately determined.

또한 서울과학기술대학교 산학협력단에 의해서 2012년 6월 26일자로 출원되고 2012년 8월 13일자로 등록된 "박막 트랜지스터에서 전하 포획 및 방출에 따른 문턱 전압 이동 모델링 방법"이라는 명칭의 한국등록특허 제10-1175199호(특허문헌 1 참조)는 박막 트랜지스터에서의 문턱 전압 이동 모델링 방법을 개시한다. 그러나 한국등록특허 제10-1175199호에 개시된 구성은 종래 스파이스와 같은 컴퓨터 시뮬레이션 툴에서 전하운반자 포획과 방출 현상으로 인한 트랜지스터의 파라미터 수치의 변동을 갱신하는 기능이 구현되지 않은 단점을 개선한 것일 뿐이며, 또한 평판 트랜지스터를 기초로 모델링한 것이므로 3차원 구조를 가지는 FinFET 등의 3차원 구조 트랜지스터에 적용할 수 없다는 단점이 있다. 따라서 한국등록특허 제10-1175199호 역시 강유전체 및 3차원 금속 게이트[HK/MG]를 사용한 3차원 구조 트랜지스터에서 발생하는 일함수 분산에 대해서는 개시하거나 시사하지 못하고 있다.In addition, a Korean registered patent application entitled " Method of Modeling Threshold Voltage Transfer According to Charge Capture and Emission in a Thin Film Transistor ", filed on June 26, 2012 and registered on Aug. 13, 2012 by Seoul National University of Science & 10-1175199 (Patent Document 1) discloses a threshold voltage transfer modeling method in a thin film transistor. However, the configuration disclosed in Korean Patent No. 10-1175199 merely improves the disadvantage that the function of updating the parameter value of the transistor due to the charge carrier capture and discharge phenomenon is not implemented in a computer simulation tool such as Spice, In addition, since it is modeled on the basis of a flat plate transistor, it has a disadvantage that it can not be applied to a three-dimensional structure transistor such as a FinFET having a three-dimensional structure. Accordingly, Korean Patent No. 10-1175199 also discloses or does not disclose work function dispersion occurring in a three-dimensional structure transistor using a ferroelectric and three-dimensional metal gate [HK / MG].

1. 한국등록특허 제10-1175199호1. Korean Patent No. 10-1175199

1. H. Dadgour, K. Endo, V. De, and K. Banerjee, "Grain-orientation induced work function variation in nanoscale metal-gate transistors, Part I: modeling, analysis, and experimental validation," IEEE Trans. Electron Devices, vol. 57, no. 10, pp. 2504-2514, October 2010.1. H. Dadgour, K. Endo, V. De and K. Banerjee, "Grain-Oriented Induced Work Function Variation in Nanoscale Metal-Gate Transistors, Part I: Modeling, Analysis, and Experimental Validation, IEEE Trans. Electron Devices, vol. 57, no. 10, pp. 2504-2514, October 2010.

본 발명의 목적은 강유전체 및 3차원 금속 게이트를 사용한 3차원 구조 트랜지스터에서 발생하는 일함수 분산을 용이하게 결정할 수 있는 3차원 구조 트랜지스터의 일함수 분산 결정 장치 및 방법을 제공하는 데 있다.It is an object of the present invention to provide an apparatus and a method for determining work function dispersion of a three-dimensional structure transistor which can easily determine work function dispersion occurring in a three-dimensional structure transistor using a ferroelectric and a three-dimensional metal gate.

상기 기술적 과제를 달성하기 위하여, 본 발명은 강유전체 및 3차원 금속 게이트를 사용한 3차원 구조 트랜지스터의 일함수 분산 결정 장치로서, 상기 장치는 프로그램을 저장하는 저장 수단 및 상기 프로그램을 실행하는 프로세서를 포함하며, 상기 프로그램은, 상기 3차원 금속 게이트의 치수를 입력받아 상기 3차원 금속 게이트의 환산 면적을 산출하고 상기 3차원 금속 게이트를 형성하는 금속 물질의 성질 정보를 입력받는 제1 인스트럭션; 상기 금속 물질의 성질 정보를 기초로 상기 3차원 금속 게이트의 상기 환산 면적 내의 그레인의 총 갯수 및 상기 그레인 각각의 오리엔테이션을 랜덤 생성하는 제2 인스트럭션; 상기 제2 인스트럭션에서 랜덤 생성된 상기 그레인의 총 갯수 및 상기 그레인 각각의 오리엔테이션을 기초로 일함수를 산출하는 제3 인스트럭션; 및 상기 제2 인스트럭션 및 상기 제3 인스트럭션을 미리 지정된 횟수만큼 반복하여 상기 3차원 구조 트랜지스터의 상기 3차원 금속 게이트의 상기 환산 면적에 대한 일함수 분산을 산출하는 제4 인스트럭션;을 포함하는 3차원 구조 트랜지스터의 일함수 분산 결정 장치를 제공한다.According to an aspect of the present invention, there is provided an apparatus for determining a work function dispersion of a three-dimensional structure transistor using a ferroelectric and a three-dimensional metal gate, the apparatus including a storage means for storing a program and a processor for executing the program, A first instruction receiving a dimension of the three-dimensional metal gate to calculate a converted area of the three-dimensional metal gate and input property information of the metal material forming the three-dimensional metal gate; A second instruction for randomly generating the total number of grains in the converted area of the three-dimensional metal gate and the orientation of each of the grains based on the property information of the metal material; A third instruction to calculate a work function based on the total number of the randomly generated grains in the second instruction and the orientation of each of the grains; And a fourth instruction for repeating the second instruction and the third instruction a predetermined number of times to calculate a work function dispersion with respect to the converted area of the three-dimensional metal gate of the three-dimensional structure transistor An apparatus for determining the work function dispersion of a transistor is provided.

본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 장치에 있어서, 상기 3차원 구조 트랜지스터는 FinFET을 포함하는 것이고, 상기 치수는 상기 FinFET의 핀(Fin)의 폭(Wfin), 상기 핀의 높이(Hfin), 상기 3차원 금속 게이트의 게이트 길이(Lgate)를 포함하는 것이고, 상기 제1 인스트럭션은, GA=(Wfin+4×Hfin)×Lgate로부터 상기 환산 면적(GA)를 산출하는 제1-1 인스트럭션을 포함할 수 있다.In the apparatus for determining the work function dispersion of a three-dimensional structure transistor according to the present invention, the three-dimensional structure transistor includes a FinFET, and the dimension is a width (Wfin) of the fin of the FinFET, And the gate length (Lgate) of the three-dimensional metal gate, wherein the first instruction is a first instruction to calculate the converted area (GA) from GA = (Wfin + 4 x Hfin) &Lt; / RTI > instructions.

또한 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 장치에 있어서, 상기 제3 인스트럭션은,In the apparatus for determining work function dispersion of a three-dimensional structure transistor according to the present invention,

로부터 상기 일함수를 산출하는 제3-1 인스트럭션;[단, WF는 상기 일함수, n은 상기 그레인이 가질 수 있는 오리엔테이션의 갯수, N은 상기 그레인의 총 갯수, x_i는 i번째 오리엔테이션을 가지는 상기 그레인의 갯수, Φ_xi는 상기 i번째 오리엔테이션에 따른 일함수값을 각각 나타냄]을 포함할 수 있다.

From 3-1 instructions to calculate the work function; [However, WF is the work function, n is the number of orientations in which the grains can have, N is the total number with the i-th orientation, x _i of the grain The number of grains, and [phi] _xi represents a work function value according to the i-th orientation].

또한 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 장치에 있어서, 상기 성질 정보는, 상기 금속 물질의 평균 그레인 크기를 포함하는 것이고, 상기 제2 인스트럭션은, 상기 평균 그레인 크기의 레일리(Rayleigh) 분포를 기초로 상기 그레인의 총 갯수를 랜덤 생성하는 제2-1 인스트럭션;을 포함할 수 있다.In the apparatus for determining the work function dispersion of a three-dimensional structure transistor according to the present invention, the property information includes an average grain size of the metal material, and the second instruction includes a Rayleigh of the average grain size, And a 2-1 instruction for randomly generating a total number of the grains based on the distribution.

또한 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 장치에 있어서, 상기 성질 정보는, 상기 금속 물질의 평균 그레인 크기 및 그레인 오리엔테이션 확률을 포함하는 것이고, 상기 제2 인스트럭션은, 상기 평균 그레인 크기의 레일리 분포를 기초로 상기 그레인의 총 갯수를 랜덤 생성하고, 상기 그레인 오리엔테이션 확률을 기초로 상기 그레인 각각의 오리엔테이션을 랜덤 생성하는 제2-2 인스트럭션;을 포함할 수 있다.In the apparatus for determining the work function dispersion of a three-dimensional structure transistor according to the present invention, the property information may include an average grain size and a grain orientation probability of the metal material, and the second instruction may include an average grain size And randomly generating the total number of the grains based on the Rayleigh distribution and randomly generating the orientations of the grains based on the grain orientation probability.

또한 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 장치에 있어서, 상기 일함수 분산을 기초로 상기 3차원 구조 트랜지스터의 상기 3차원 금속 게이트의 상기 환산 면적에 대한 문턱 전압 변화를 산출하는 제5 인스트럭션;을 더 포함할 수 있다.In the apparatus for determining the work function dispersion of a three-dimensional structure transistor according to the present invention, it is preferable that the work function distribution of the three-dimensional structure transistor is a fifth function for calculating a threshold voltage change with respect to the converted area of the three- Instructions; < / RTI >

또한 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 장치에 있어서, 상기 금속 물질은 TiN일 수 있다.In the apparatus for determining the work function dispersion of a three-dimensional structure transistor according to the present invention, the metal material may be TiN.

또한 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 장치에 있어서, 강유전체 및 3차원 금속 게이트를 사용한 3차원 구조 트랜지스터의 일함수 분산 결정 장치로서, 상기 장치는 프로그램을 저장하는 저장 수단 및 상기 프로그램을 실행하는 프로세서를 포함하며, 상기 프로그램은, 상기 3차원 구조 트랜지스터를 구성하는 3차원 금속 게이트의 제1 치수 내지 제k 치수(k는 2 이상의 자연수임)를 입력받아 상기 3차원 금속 게이트의 제1 환산 면적 내지 제k 환산 면적을 산출하고 상기 3차원 금속 게이트를 형성하는 금속 물질의 성질 정보를 입력받는 제1 인스트럭션; 제x 환산 면적(단 x는 1 이상 k이하의 자연수임)에 대해서, 상기 금속 물질의 성질 정보를 기초로 상기 제x 환산 면적 내의 그레인의 총 갯수 및 상기 그레인 각각의 오리엔테이션을 랜덤 생성하는 제2-1 인스트럭션과, 상기 제2-1 인스트럭션에서 랜덤 생성된 상기 그레인의 총 갯수 및 상기 그레인 각각의 오리엔테이션을 기초로 상기 제x 환산 면적에 대한 일함수를 산출하는 제2-2 인스트럭션과, 상기 제2-1 인스트럭션 및 상기 제2-2 인스트럭션을 미리 지정된 횟수만큼 반복하여 상기 3차원 구조 트랜지스터의 상기 3차원 금속 게이트의 상기 제x 환산 면적에 대한 일함수 분산을 산출하는 제2-3 인스트럭션을 포함하는 제2 인스트럭션; 및 상기 제x 환산 면적에 대한 일함수 분산을 기초로 RGG[평균 그레인 크기/(게이트 환산 면적의 제곱근)]와 상기 3차원 구조 트랜지스터의 일함수 분산에 대한 대응 관계를 산출하는 제3 인스트럭션;을 포함하는 3차원 구조 트랜지스터의 일함수 분산 결정 장치를 제공한다.The apparatus for determining the work function dispersion of a three-dimensional structure transistor using a ferroelectric and a three-dimensional metal gate, the apparatus comprising: storage means for storing a program; (K is a natural number of 2 or more) of the three-dimensional metal gate constituting the three-dimensional structure transistor, 1 < / RTI > converted area to the k-th converted area and inputting property information of the metal material forming the three-dimensional metal gate; The total number of grains in the x-converted area and the orientation of each of the grains are randomly generated on the basis of the property information of the metallic material for the x-converted area (where x is a natural number of 1 or more and k or less) A second instruction to calculate a work function for the xth converted area based on the total number of the randomly generated grains in the second instruction and the orientation of each of the grains; 2 < nd > instruction and the 2 < " 2 > instruction are repeated a predetermined number of times to calculate a work function distribution for the xth converted area of the three-dimensional metal gate of the three- A second instruction; And a third instruction for calculating a correspondence relationship between an RGG (average grain size / (square root of the gate converted area)) and a work function distribution of the three-dimensional structure transistor on the basis of the work function dispersion with respect to the xth converted area Dimensional structure transistor of the three-dimensional structure transistor.

본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 장치에 있어서, 상기 3차원 구조 트랜지스터는 FinFET을 포함하는 것이고, 상기 제1 치수 내지 제k 치수 중의 제x 치수는 제x 핀(Finx)의 폭(Wfinx), 상기 제x 핀의 높이(Hfinx), 상기 제x 핀에 대응하는 3차원 금속 게이트의 게이트 길이(Lgatex)를 포함하는 것이고, 상기 제1 인스트럭션은, GAx=(Wfinx+4×Hfinx)×Lgatex로부터 상기 제1 환산 면적 내지 제k 환산 면적 중의 상기 제x 환산 면적(GAx)을 산출하는 제1-1 인스트럭션을 포함할 수 있다.In the apparatus for determining the work function dispersion of a three-dimensional structure transistor according to the present invention, the three-dimensional structure transistor includes a FinFET, and the x dimension of the first dimension to the kth dimension is the width of the x- (Hfinx) of the x-th fin and a gate length (Lgatex) of the three-dimensional metal gate corresponding to the x-th pin, wherein the first instruction is GAx = (Wfinx + 4xHfinx ) × Lgatex, the first x-converted area (GAx) of the first converted area to the kth converted area.

또한 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 장치에 있어서, 상기 제2-2 인스트럭션은,In the apparatus for determining the work function dispersion of a three-dimensional structure transistor according to the present invention, the second-

로부터 상기 제x 환산 면적에 대한 상기 일함수를 산출하는 제2-2-1 인스트럭션;[단, WF는 상기 일함수, n은 상기 그레인이 가질 수 있는 오리엔테이션의 갯수, N은 상기 그레인의 총 갯수, x_i는 i번째 오리엔테이션을 가지는 상기 그레인의 갯수, Φ_xi는 상기 i번째 오리엔테이션에 따른 일함수값을 각각 나타냄]을 포함할 수 있다.

Wherein WF is the work function, n is the number of orientations that the grain can have, N is the total number of the grains , x _i is the number of grains having the i-th orientation, and Φ _xi is the work function value according to the i-th orientation.

또한 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 장치에 있어서, 상기 성질 정보는, 상기 금속 물질의 상기 평균 그레인 크기를 포함하는 것이고, 상기 제2-1 인스트럭션은, 상기 평균 그레인 크기의 레일리 분포를 기초로 상기 그레인의 총 갯수를 랜덤 생성하는 제2-1-1 인스트럭션;을 포함할 수 있다.In the apparatus for determining the work function dispersion of a three-dimensional structure transistor according to the present invention, the property information includes the average grain size of the metal material, and the second- And a second 1-1-1 instruction that randomly generates a total number of the grains based on the distribution.

또한 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 장치에 있어서, 상기 성질 정보는, 상기 금속 물질의 상기 평균 그레인 크기 및 그레인 오리엔테이션 확률을 포함하는 것이고, 상기 제2-1 인스트럭션은, 상기 평균 그레인 크기의 레일리 분포를 기초로 상기 그레인의 총 갯수를 랜덤 생성하고, 상기 그레인 오리엔테이션 확률을 기초로 상기 그레인 각각의 오리엔테이션을 랜덤 생성하는 제2-1-2 인스트럭션;을 포함할 수 있다.In the apparatus for determining the work function dispersion of a three-dimensional structure transistor according to the present invention, the property information includes the average grain size and grain orientation probability of the metal material, and the second- And randomly generating the total number of the grains based on the Rayleigh distribution of the grain size and randomly generating the orientations of the grains based on the grain orientation probability.

또한 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 장치에 있어서, 상기 제2 인스트럭션은, 상기 제x 환산 면적에 대한 일함수 분산을 기초로 상기 3차원 구조 트랜지스터의 상기 3차원 금속 게이트의 상기 제x 환산 면적에 대한 문턱 전압 변화를 산출하는 제2-4 인스트럭션;을 더 포함할 수 있다.In the apparatus for determining the work function dispersion of a three-dimensional structure transistor according to the present invention, the second instruction is a function of determining the work function distribution of the three-dimensional structure transistor of the three-dimensional structure transistor based on the work function dispersion with respect to the x- And a 2-4 instruction for calculating a threshold voltage change with respect to the x-th converted area.

또한 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 장치에 있어서, 상기 RGG와 상기 일함수 분산에 대한 대응 관계를 기초로 상기 RGG와 상기 3차원 구조 트랜지스터의 문턱 전압 변화에 대한 대응 관계를 산출하는 제4 인스트럭션;를 더 포함할 수 있다.In the apparatus for determining work function dispersion of a three-dimensional structure transistor according to the present invention, the correspondence relation between the RGG and the three-dimensional structure transistor is calculated based on a correspondence relationship between the RGG and the work function dispersion And a fourth instruction to be executed.

또한 본 발명은 강유전체 및 3차원 금속 게이트를 사용한 3차원 구조 트랜지스터의 일함수 분산 결정 방법으로서, (a) 상기 3차원 금속 게이트의 치수를 입력받아 상기 3차원 금속 게이트의 환산 면적을 산출하고 상기 3차원 금속 게이트를 형성하는 금속 물질의 성질 정보를 입력받는 단계; (b) 상기 금속 물질의 성질 정보를 기초로 상기 3차원 금속 게이트의 상기 환산 면적 내의 그레인의 총 갯수 및 상기 그레인 각각의 오리엔테이션을 랜덤 생성하는 단계; (c) 상기 단계 (b)에서 랜덤 생성된 상기 그레인의 총 갯수 및 상기 그레인 각각의 오리엔테이션을 기초로 일함수를 산출하는 단계; 및 (d) 상기 단계 (b) 및 상기 단계 (c)를 미리 지정된 횟수만큼 반복하여 상기 3차원 구조 트랜지스터의 상기 3차원 금속 게이트의 상기 환산 면적에 대한 일함수 분산을 산출하는 단계;를 포함하는 3차원 구조 트랜지스터의 일함수 분산 결정 방법을 제공한다.The present invention also provides a method of determining work function dispersion of a three-dimensional structure transistor using a ferroelectric and a three-dimensional metal gate, the method comprising the steps of: (a) calculating a converted area of the three- The method comprising: receiving property information of a metal material forming a 3D metal gate; (b) randomly generating a total number of grains in the converted area of the three-dimensional metal gate and an orientation of each of the grains based on the property information of the metal material; (c) calculating a work function based on the total number of the grains randomly generated in the step (b) and the orientation of each of the grains; And (d) repeating the step (b) and the step (c) a predetermined number of times to calculate a work function dispersion for the converted area of the three-dimensional metal gate of the three-dimensional structure transistor A method for determining the work function dispersion of a three-dimensional structure transistor is provided.

본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 방법에 있어서, 상기 3차원 구조 트랜지스터는 FinFET을 포함하는 것이고, 상기 치수는 상기 FinFET의 핀(Fin)의 폭(Wfin), 상기 핀의 높이(Hfin), 상기 3차원 금속 게이트의 게이트 길이(Lgate)를 포함하는 것이고, 상기 단계 (a)는, GA=(Wfin+4×Hfin)×Lgate로부터 상기 환산 면적(GA)를 산출하는 단계를 포함할 수 있다.The method of determining the work function dispersion of a three-dimensional structure transistor according to the present invention is characterized in that the three-dimensional structure transistor comprises a FinFET, the dimension being a width (Wfin) of the fin of the FinFET, Hfin) and the gate length (Lgate) of the three-dimensional metal gate, and the step (a) includes calculating the converted area (GA) from GA = (Wfin + 4xHfin) can do.

또한 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 방법에 있어서, 상기 단계 (c)는,In the method of determining work function dispersion of a three-dimensional structure transistor according to the present invention, the step (c)

로부터 상기 일함수를 산출하는 단계;[단, WF는 상기 일함수, n은 상기 그레인이 가질 수 있는 오리엔테이션의 갯수, N은 상기 그레인의 총 갯수, x_i는 i번째 오리엔테이션을 가지는 상기 그레인의 갯수, Φ_xi는 상기 i번째 오리엔테이션에 따른 일함수값을 각각 나타냄]를 포함할 수 있다.

Wherein WF is the work function, n is the number of orientations the grain can have, N is the total number of grains, x _i is the number of grains having the i-th orientation, , And? _Xi represents a work function value according to the i-th orientation, respectively.

또한 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 방법에 있어서, 상기 성질 정보는, 상기 금속 물질의 평균 그레인 크기를 포함하는 것이고, 상기 단계 (b)는, 상기 평균 그레인 크기의 레일리 분포를 기초로 상기 그레인의 총 갯수를 랜덤 생성하는 단계;를 포함할 수 있다.In the method of determining the work function dispersion of a three-dimensional structure transistor according to the present invention, the property information includes an average grain size of the metal material, and the step (b) And randomly generating the total number of the grains as a basis.

또한 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 방법에 있어서, 상기 성질 정보는, 상기 금속 물질의 평균 그레인 크기 및 그레인 오리엔테이션 확률을 포함하는 것이고, 상기 단계 (b)는, 상기 평균 그레인 크기의 레일리 분포를 기초로 상기 그레인의 총 갯수를 랜덤 생성하고, 상기 그레인 오리엔테이션 확률을 기초로 상기 그레인 각각의 오리엔테이션을 랜덤 생성하는 단계;를 포함할 수 있다.In the method for determining work function dispersion of a three-dimensional structure transistor according to the present invention, the property information includes an average grain size and a grain orientation probability of the metal material, and the step (b) Randomly generating the total number of the grains based on the Rayleigh distribution of the grains, and randomly generating the orientations of the grains based on the grain orientation probability.

또한 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 방법에 있어서, (e) 상기 일함수 분산을 기초로 상기 3차원 구조 트랜지스터의 상기 3차원 금속 게이트의 상기 환산 면적에 대한 문턱 전압 변화를 산출하는 단계;를 더 포함할 수 있다.(E) calculating a threshold voltage change with respect to the converted area of the three-dimensional metal gate of the three-dimensional structure transistor based on the work function dispersion, The method further comprising the steps of:

또한 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 방법에 있어서, 상기 금속 물질은 TiN일 수 있다.In the method for determining work function dispersion of a three-dimensional structure transistor according to the present invention, the metal material may be TiN.

또한 본 발명은 강유전체 및 3차원 금속 게이트를 사용한 3차원 구조 트랜지스터의 일함수 분산 결정 방법으로서, (a) 상기 3차원 구조 트랜지스터를 구성하는 3차원 금속 게이트의 제1 치수 내지 제k 치수(k는 2 이상의 자연수임)를 입력받아 상기 3차원 금속 게이트의 제1 환산 면적 내지 제k 환산 면적을 산출하고 상기 3차원 금속 게이트를 형성하는 금속 물질의 성질 정보를 입력받는 단계; (b) 제x 환산 면적(단 x는 1 이상 k이하의 자연수임)에 대해서, (b-1) 상기 금속 물질의 성질 정보를 기초로 상기 제x 환산 면적 내의 그레인의 총 갯수 및 상기 그레인 각각의 오리엔테이션을 랜덤 생성하는 단계와, (b-2) 상기 단계 (b-1)에서 랜덤 생성된 상기 그레인의 총 갯수 및 상기 그레인 각각의 오리엔테이션을 기초로 상기 제x 환산 면적에 대한 일함수를 산출하는 단계와, (b-3) 상기 단계 (b-1) 및 상기 단계 (b-2)를 미리 지정된 횟수만큼 반복하여 상기 3차원 구조 트랜지스터의 상기 3차원 금속 게이트의 상기 제x 환산 면적에 대한 일함수 분산을 산출하는 단계를 포함하는 단계; 및 (c) 상기 제x 환산 면적에 대한 일함수 분산을 기초로 RGG[평균 그레인 크기/(게이트 환산 면적의 제곱근)]와 상기 3차원 구조 트랜지스터의 일함수 분산에 대한 대응 관계를 산출하는 단계;를 포함하는 3차원 구조 트랜지스터의 일함수 분산 결정 방법을 제공한다.The present invention also provides a method of determining work function dispersion of a three-dimensional structure transistor using a ferroelectric and a three-dimensional metal gate, the method comprising: (a) determining a first dimension to a k- Calculating a first converted area to a kth converted area of the three-dimensional metal gate and inputting property information of the metal material forming the three-dimensional metal gate; (b) calculating the total number of grains in the x-th converted area based on the property information of the metal material and (b-1) calculating the total number of grains in the x- (B-2) calculating a work function for the x-th converted area on the basis of the total number of the randomly generated grains randomly generated in the step (b-1) and the orientations of the respective grains (B-3) repeating the step (b-1) and the step (b-2) a predetermined number of times to obtain the x-converted area of the three-dimensional metal gate of the three- Calculating a work function variance; And (c) calculating a corresponding relationship between RGG (average grain size / (square root of the gate converted area)) and the work function distribution of the three-dimensional structure transistor based on the work function dispersion with respect to the xth converted area. Dimensional structure transistor of the three-dimensional structure transistor.

본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 방법에 있어서, 상기 3차원 구조 트랜지스터는 FinFET을 포함하는 것이고, 상기 제1 치수 내지 제k 치수 중의 제x 치수는 제x 핀(Finx)의 폭(Wfinx), 상기 제x 핀의 높이(Hfinx), 상기 제x 핀에 대응하는 3차원 금속 게이트의 게이트 길이(Lgatex)를 포함하는 것이고, 상기 단계 (a)는, GAx=(Wfinx+4×Hfinx)×Lgatex로부터 상기 제1 환산 면적 내지 제k 환산 면적 중의 상기 제x 환산 면적(GAx)을 산출하는 단계를 포함할 수 있다.In the method for determining the work function dispersion of a three-dimensional structure transistor according to the present invention, the three-dimensional structure transistor includes a FinFET, and the x dimension of the first dimension to the kth dimension is a width of the x- (Wfinx), the height of the x-th fin (Hfinx), and the gate length (Lgatex) of the three-dimensional metal gate corresponding to the x-th fin, wherein the step (a) And calculating the x-th converted area (GAx) of the first converted area to the kth converted area from the Hfinx) Lfinx.

또한 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 방법에 있어서, 상기 단계 (b-2)는,In the method of determining work function dispersion of a three-dimensional structure transistor according to the present invention, the step (b-2)

로부터 상기 제x 환산 면적에 대한 상기 일함수를 산출하는 단계;[단, WF는 상기 일함수, n은 상기 그레인이 가질 수 있는 오리엔테이션의 갯수, N은 상기 그레인의 총 갯수, x_i는 i번째 오리엔테이션을 가지는 상기 그레인의 갯수, Φ_xi는 상기 i번째 오리엔테이션에 따른 일함수값을 각각 나타냄]를 포함할 수 있다.

From the step of calculating the work function for the first x in terms of area; [However, WF is the work function, n is the number of orientations in which the grains can have, N is the total number, x _i of the grain is the i-th The number of grains having the orientation, and [phi] _xi represents a work function value according to the i-th orientation, respectively.

또한 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 방법에 있어서, 상기 성질 정보는, 상기 금속 물질의 상기 평균 그레인 크기를 포함하는 것이고, 상기 단계 (b-1)은, 상기 평균 그레인 크기의 레일리 분포를 기초로 상기 그레인의 총 갯수를 랜덤 생성하는 단계;를 포함할 수 있다.In the method of determining work function dispersion of a three-dimensional structure transistor according to the present invention, the property information includes the average grain size of the metal material, and the step (b-1) And randomly generating a total number of the grains based on the Rayleigh distribution.

또한 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 방법에 있어서, 상기 성질 정보는, 상기 금속 물질의 상기 평균 그레인 크기 및 그레인 오리엔테이션 확률을 포함하는 것이고, 상기 단계 (b-1)은, 상기 평균 그레인 크기의 레일리 분포를 기초로 상기 그레인의 총 갯수를 랜덤 생성하고, 상기 그레인 오리엔테이션 확률을 기초로 상기 그레인 각각의 오리엔테이션을 랜덤 생성하는 단계;를 포함할 수 있다.In the method for determining work function dispersion of a three-dimensional structure transistor according to the present invention, the property information includes the average grain size and grain orientation probability of the metal material, and the step (b-1) Randomly generating a total number of the grains based on a Rayleigh distribution having an average grain size, and randomly generating orientations of the grains based on the grain orientation probability.

또한 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 방법에 있어서, 상기 단계 (b)는 (b-4) 상기 제x 환산 면적에 대한 일함수 분산을 기초로 상기 3차원 구조 트랜지스터의 상기 3차원 금속 게이트의 상기 제x 환산 면적에 대한 문턱 전압 변화를 산출하는 단계;를 더 포함할 수 있다.In the method of determining the work function dispersion of a three-dimensional structure transistor according to the present invention, the step (b) may further include: (b-4) And calculating a threshold voltage change with respect to the x-th converted area of the 3D metal gate.

또한 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 방법에 있어서, (d) 상기 RGG와 상기 일함수 분산에 대한 대응 관계를 기초로 상기 RGG와 상기 3차원 구조 트랜지스터의 문턱 전압 변화에 대한 대응 관계를 산출하는 단계;를 더 포함할 수 있다.(D) determining a correspondence relation between the RGG and a threshold voltage change of the three-dimensional structure transistor based on a correspondence relationship between the RGG and the work function dispersion; And calculating a relationship.

본 발명에 따르면 강유전체 및 3차원 금속 게이트를 사용한 3차원 구조 트랜지스터에서 발생하는 일함수 분산을 용이하게 결정할 수 있는 3차원 구조 트랜지스터의 일함수 분산 결정 장치 및 방법을 제공할 수 있다.According to the present invention, it is possible to provide an apparatus and method for determining work function dispersion of a three-dimensional structure transistor that can easily determine work function dispersion occurring in a three-dimensional structure transistor using a ferroelectric and a three-dimensional metal gate.

특히 30-nm 이하의 반도체 공정 기술을 사용하는 아날로그/디지털 집적 회로에 적용되는 경우, 본 발명에 따라서 결정된 일함수 분산을 이용하여 FinFET 등의 3차원 구조 트랜지스터의 문턱 전압 변화를 보다 정확하게 결정할 수 있다.In particular, when applied to an analog / digital integrated circuit using a semiconductor process technology of 30 nm or less, the threshold voltage change of a three-dimensional structure transistor such as a FinFET can be more accurately determined by using the work function dispersion determined according to the present invention .

또한 평균 그레인 크기와 게이트 환산 면적을 기초로 일함수 분산을 용이하게 결정할 수 있으므로, 본 발명에 따라서 결정된 일함수 분산 및 이를 이용하여 결정되는 문턱 전압 변화를 기초로 반도체 설계자가 3차원 구조 트랜지스터를 사용한 반도체 소자를 용이하게 개발할 수 있다.Also, since the work function dispersion can be easily determined based on the average grain size and the gate converted area, the semiconductor designer can use the three-dimensional structure transistor based on the work function dispersion determined according to the present invention and the threshold voltage change determined using the work function dispersion. A semiconductor device can be easily developed.

또한 본 발명에 따르면 게이트 환산 면적 및 평균 그레인 크기가 다른 서로 다른 3차원 구조 트랜지스터에서도 RGG[평균 그레인 크기/(게이트 환산 면적의 제곱근)] 파라미터가 동일하다면 일함수 분산값이 동일하므로, 게이트 환산 면적 및 평균 그레인 크기가 다른 서로 다른 다수의 3차원 구조 트랜지스터를 포함하는 소자에 대해서도 본 발명에 따라서 결정된 일함수 분산 및 이를 이용하여 결정되는 문턱 전압 변화를 기초로 특성 변화가 작은 반도체 소자를 개발할 수 있다.Also, according to the present invention, if the RGG (the average grain size / (square root of the gate converted area)) parameters are the same in the different three-dimensional structure transistors having different gate converted areas and average grain sizes, And a device having a plurality of different three-dimensional structure transistors having different average grain sizes, a semiconductor device having a small characteristic change based on the work function dispersion determined according to the present invention and the threshold voltage change determined using the same can be developed .

도 1은 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 장치의 예시적인 블록도.
도 2는 본 발명에 따른 일함수 분산 결정 장치가 저장 및 실행하는 프로그램의 예시적인 블록도.
도 3a 내지 도 3b는 본 발명에 따른 일함수 분산 결정 장치에 있어서 3차원 구조 트랜지스터의 3차원 금속 게이트 및 환산 면적을 모식적으로 도시하는 도면.
도 4는 본 발명에 따른 일함수 분산 결정 장치에 있어서, 레일리 분포에 따른 그레인 크기 및 갯수를 나타내는 도면.
도 5는 본 발명에 따른 일함수 분산 결정 장치에 있어서, 트랜지스터 내의 그레인 분포를 예시적으로 나타내는 도면.
도 6은 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 장치의 다른 실시예의 예시적인 블록도.
도 7은 본 발명의 다른 실시예에 따른 일함수 분산 결정 장치가 저장 및 실행하는 프로그램의 예시적인 블록도.
도 8은 본 발명의 다른 실시예에 따른 일함수 분산 결정 장치가 저장 및 실행하는 프로그램의 제2 인스트럭션의 예시적인 블록도.
도 9는 본 발명의 다른 실시예에 따른 일함수 분산 결정 장치에 있어서 RGG[평균 그레인 크기/(게이트 면적의 제곱근)]와 3차원 구조 트랜지스터의 일함수 분산에 대한 대응 관계를 나타내는 도면.
도 10은 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 방법의 예시적인 흐름도.
도 11 내지 도 14는 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 방법의 각 단계의 예시적인 구성을 나타내는 도면.
도 15는 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 방법의 다른 실시예의 예시적인 흐름도.
도 16 내지 도 20은 본 발명의 다른 실시예에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 방법의 각 단계의 예시적인 구성을 나타내는 도면.1 is an exemplary block diagram of an apparatus for determining work function dispersion of a three-dimensional structure transistor according to the present invention.
2 is an exemplary block diagram of a program stored and executed by the apparatus for determining the distribution of work function according to the present invention;
FIGS. 3A and 3B are diagrams schematically showing a three-dimensional metal gate and a converted area of a three-dimensional structure transistor in the work function distribution determination apparatus according to the present invention; FIG.
4 is a diagram showing the grain size and the number according to the Rayleigh distribution in the work function distribution determining apparatus according to the present invention.
FIG. 5 is a diagram exemplifying a grain distribution in a transistor in the work function distribution determining apparatus according to the present invention. FIG.
6 is an exemplary block diagram of another embodiment of an apparatus for determining work function dispersion of a three-dimensional structure transistor according to the present invention.
7 is an exemplary block diagram of a program stored and executed by the apparatus for determining the distribution of work function according to another embodiment of the present invention;
FIG. 8 is an exemplary block diagram of a second instruction of a program stored and executed by the apparatus for determining variance of work function distribution according to another embodiment of the present invention; FIG.
9 is a diagram showing a correspondence relationship between RGG (average grain size / (square root of gate area)) and work function distribution of a three-dimensional structure transistor in a work function distribution determination apparatus according to another embodiment of the present invention.
10 is an exemplary flow chart of a method for determining work function distribution of a three-dimensional structure transistor according to the present invention.
Figs. 11 to 14 are diagrams showing exemplary configurations of respective steps of a work function distribution determination method of a three-dimensional structure transistor according to the present invention; Fig.
15 is an exemplary flow chart of another embodiment of a work function distribution determination method of a three-dimensional structure transistor according to the present invention.
FIGS. 16 to 20 are diagrams showing exemplary configurations of steps of a method for determining work function dispersion of a three-dimensional structure transistor according to another embodiment of the present invention; FIG.

이하, 본 발명의 3차원 구조 트랜지스터의 일함수 분산 결정 장치 및 방법의 실시예를 첨부한 도면을 참조로 보다 구체적으로 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of an apparatus and method for determining work function dispersion of a three-dimensional structure transistor of the present invention will be described in more detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 장치의 예시적인 블록도이다.1 is an exemplary block diagram of an apparatus for determining work function dispersion of a three-dimensional structure transistor according to the present invention.

도 1을 참조하면, 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 장치(100)는 프로세서(110) 및 저장 수단(130)을 포함한다.Referring to FIG. 1, an apparatus 100 for determining work function distribution of a three-dimensional structure transistor according to the present invention includes a processor 110 and a storage means 130.

프로세서(110)는 프로그램(150)을 실행하고, 저장 수단(130)은 프로그램(150)을 저장한다.The processor 110 executes the program 150 and the storage means 130 stores the program 150. [

본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 장치(100)는 특히 강유전체 및 3차원 금속 게이트[HK/MG]를 사용한 3차원 구조 트랜지스터에서 일함수 분산을 결정하기 위한 장치이다. 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 장치(100)는 예컨대 개인용 컴퓨터 등의 컴퓨팅 장치일 수도 있으나, 바람직하게는 워크스테이션 등의 업무용 컴퓨팅 장치인 것이 바람직하다.The apparatus 100 for determining work function dispersion of a three-dimensional structure transistor according to the present invention is an apparatus for determining work function dispersion in a three-dimensional structure transistor using ferroelectric and three-dimensional metal gate [HK / MG]. The apparatus 100 for determining the work function dispersion of a three-dimensional structure transistor according to the present invention may be a computing device such as a personal computer, but is preferably a business computing device such as a workstation.

도 2는 본 발명에 따른 일함수 분산 결정 장치가 저장 및 실행하는 프로그램의 예시적인 블록도이다.2 is an exemplary block diagram of a program stored and executed by the apparatus for determining the distribution of work function according to the present invention.

도 2를 참조하면, 프로그램(150)은 제1 인스트럭션(150-1) 내지 제4 인스트럭션(150-4)을 포함한다. 또한 프로그램(150)은 제5 인스트럭션(150-5)을 더 포함할 수 있다.Referring to FIG. 2, the program 150 includes first to fourth instructions 150-1 to 150-4. The program 150 may further include a fifth instruction 150-5.

제1 인스트럭션(150-1)은 3차원 금속 게이트의 치수를 입력받고 3차원 금속 게이트를 형성하는 금속 물질의 성질 정보를 입력받는다. 또한 3차원 금속 게이트의 치수를 기초로 3차원 금속 게이트의 환산 면적을 산출한다.The first instruction 150-1 is inputted with the dimension of the three-dimensional metal gate and receives the property information of the metal material forming the three-dimensional metal gate. Also, the converted area of the three-dimensional metal gate is calculated based on the dimensions of the three-dimensional metal gate.

3차원 금속 게이트의 치수를 기초로 3차원 금속 게이트의 환산 면적을 산출하는 구성에 대해서 보다 상세히 설명하면 다음과 같다.The structure for calculating the converted area of the three-dimensional metal gate based on the dimensions of the three-dimensional metal gate will be described in more detail as follows.

도 3a 내지 도 3b는 본 발명에 따른 일함수 분산 결정 장치에 있어서 3차원 구조 트랜지스터의 3차원 금속 게이트 및 환산 면적을 모식적으로 도시하는 도면이다.FIGS. 3A and 3B are diagrams schematically showing a three-dimensional metal gate and a converted area of a three-dimensional structure transistor in the work function distribution determination apparatus according to the present invention. FIG.

도 3a를 참조하면, 예컨대 FinFET 등의 3차원 구조 트랜지스터의 게이트 구조가 도시된다.Referring to FIG. 3A, a gate structure of a three-dimensional structure transistor such as a FinFET is shown.

도 3a를 참조하면, 3차원 구조 트랜지스터의 게이트는 핀(Fin)에 상부 게이트(TG), 전면 게이트(FG) 및 후면 게이트(BG)가 부착되는 3차원 구조를 가진다.Referring to FIG. 3A, the gate of the three-dimensional structure transistor has a three-dimensional structure in which a top gate (TG), a front gate (FG), and a back gate (BG) are attached to a fin (Fin).

또한 핀의 폭(Wfin)과 높이(Hfin) 및 게이트 길이(Wgate)에 의해서 각각의 게이트 면적이 산출된다.Further, the respective gate areas are calculated by the width Wfin, the height Hfin, and the gate length Wgate of the fin.

예컨대 상부 게이트의 면적(A_TG)은 Wfin×Lgate로 산출되며, 전면 게이트의 면적(A_FG)은 Hfin×Lgate로 산출되며, 후면 게이트의 면적(A_BG)은 Hfin×Lgate로 산출된다(전면 게이트와 후면 게이트가 대칭인 경우).For example, the area of the top gate (A _TG ) is calculated as Wfin × Lgate, the area of the front gate (A _FG ) is calculated as Hfin × Lgate, and the area of the back gate (A _BG ) is calculated as Hfin × Lgate If the gate and back gate are symmetrical).

그러나 FinFET에서 전면 게이트와 후면 게이트는 서로 영향을 미치며, 따라서 이를 고려하여 3차원 구조 트랜지스터의 3차원 금속 게이트의 환산 면적을 산출한다.However, in the FinFET, the front gate and the back gate affect each other, and accordingly, the converted area of the three-dimensional metal gate of the three-dimensional structure transistor is calculated.

따라서 제1 인스트럭션(150-1)은 다음 수학식 1로부터 환산 면적(GA)를 산출하는 제1-1 인스트럭션(150-1-1)을 포함할 수 있다.Accordingly, the first instruction 150-1 may include a first instruction 150-1-1 for calculating the converted area GA from the following equation (1).

도 3b는 본 발명에 따른 일함수 분산 결정 장치에 있어서 3차원 구조 트랜지스터의 3차원 금속 게이트의 환산 면적을 모식적으로 도시하는 도면이다.3B is a diagram schematically showing a converted area of a three-dimensional metal gate of a three-dimensional structure transistor in the work function distribution determination apparatus according to the present invention.

도 3b를 참조하면, 환산 면적(GA)는 A_TG+A_FG+A_BG+A_FG'+A_BG'로 도시되며, A_FG'+A_BG'의 추가(도면에서 EGA로 표시됨)로 인하여 전면 게이트와 후면 게이트의 상호 영향에 따른 효과를 반영할 수 있는 특징이 있다.Referring to FIG. 3B, the converted area GA is shown as A _TG + A _FG + A _BG + A _FG '+ A _BG ' and due to the addition of A _FG '+ A _BG ' And the effect of mutual influence of the front gate and the back gate can be reflected.

또한 도 3b 내의 각 게이트 면적에서 흑색 부분과 적색 부분은 예컨대 TiN의 경우 <100> 오리엔테이션을 가지는 그레인들과 <111> 오리엔테이션을 가지는 그레인들을 나타낸다.Also, in each gate area in FIG. 3B, the black and red portions represent grains having <100> orientation and grains having <111> orientation in the case of TiN, for example.

금속 물질의 성질 정보는 예컨대 금속 물질의 평균 그레인 크기, 금속 물질이 가질 수 있는 그레인 오리엔테이션의 갯수, 금속 물질의 각각의 그레인 오리엔테이션을 가질 확률 및 각각의 일함수 등을 포함한다.The property information of the metallic material includes, for example, the average grain size of the metallic material, the number of grain orientations that the metallic material may have, the probability of having each grain orientation of the metallic material, and the respective work function.

다음 표 1은 본 발명의 강유전체 및 3차원 금속 게이트[ HK/MG] 구조에서 사용되는 TiN에 대해서 물리적 성질(physical properties) 정보를 예시적으로 나타내는 표이다.Table 1 below is a table that illustrates physical property information for TiN used in the ferroelectric and three-dimensional metal gate [HK / MG] structures of the present invention.

물질matter 오리엔테이션orientation 확률(%)percentage(%) 일함수(eV)The work function (eV) TiNTiN <100><100> 6060 4.64.6 TiNTiN <111><111> 4040 4.44.4

표 1을 참조하면, TiN을 사용하는 경우 그레인은 <100> 및 <111>의 두 가지 오리엔테이션을 가질 수 있으며, <100> 오리엔테이션을 가질 확률은 60%, <100> 오리엔테이션인 경우의 일함수는 4.6eV이다. 또한 TiN의 평균 그레인 크기는 22nm로 알려져 있다.Referring to Table 1, when TiN is used, the grain can have two orientations of <100> and <111>, and the probability of having <100> orientation is 60%, and the work function of <100> 4.6 eV. The average grain size of TiN is also known as 22 nm.

또한, 3차원 금속 게이트를 형성하는 금속 물질이 결정되면, 해당 금속 물질의 평균 그레인 크기를 알 수 있다. 금속 물질의 평균 그레인 크기와 예컨대 표 1에 나타낸 각 정보들과 함께 성질 정보로서 미리 저장될 수 있으며, 이후의 인스트럭션들에서 사용될 수 있다.When the metal material forming the three-dimensional metal gate is determined, the average grain size of the metal material is known. May be stored in advance as property information together with the average grain size of the metal material and each information shown in Table 1, for example, and may be used in subsequent instructions.

다시 도 2를 참조하면, 제2 인스트럭션(150-2)은 예컨대 표 1에 나타낸 금속 물질의 성질 정보를 기초로 제1 인스트럭션(150-1)을 통하여 산출된 3차원 금속 게이트의 환산 면적 내의 그레인의 총 갯수 및 그레인 각각의 오리엔테이션을 랜덤 생성한다.Referring again to FIG. 2, the second instruction 150-2 includes a first instruction 150-1 based on the property information of the metal material shown in Table 1, And the orientation of each of the grains is randomly generated.

보다 구체적으로, 제2 인스트럭션(150-2)에 대해서 설명한다.More specifically, the second instruction 150-2 will be described.

전술한 바와 같이, 성질 정보는 금속 물질의 평균 그레인 크기를 포함한다.As described above, the property information includes the average grain size of the metal material.

이 경우, 제2 인스트럭션(150-2)은 금속 물질의 평균 그레인 크기의 레일리(Rayleigh) 분포를 기초로 3차원 금속 게이트 내의 그레인의 총 갯수를 랜덤 생성하는 제2-1 인스트럭션(150-2-1)을 포함할 수 있다.In this case, the second instruction 150-2 includes a second-instruction 150-2-R that randomly generates a total number of grains in the three-dimensional metal gate based on a Rayleigh distribution of the average grain size of the metal material. 1).

도 4는 본 발명에 따른 일함수 분산 결정 장치에 있어서, 레일리 분포에 따른 그레인 크기 및 갯수를 나타내는 도면이다.FIG. 4 is a diagram showing the grain size and the number according to the Rayleigh distribution in the work function distribution determining apparatus according to the present invention. FIG.

도 4를 참조하면, 예컨대 평균 그레인 크기가 22 nm인 그레인에 대해서, 레일리 분포를 이용하여 각 그레인의 크기와 그레인 갯수를 랜덤 생성할 수 있다.Referring to FIG. 4, for example, for grains having an average grain size of 22 nm, the size of each grain and the number of grains may be randomly generated using a Rayleigh distribution.

이를 이용하여, 3차원 금속 게이트의 면적 내의 그레인의 총 갯수를 랜덤 생성할 수 있다.Using this, the total number of grains within the area of the three-dimensional metal gate can be randomly generated.

한편 레일리 분포를 이용하는 것은 다음과 같은 이유에서이다.On the other hand, the use of the Rayleigh distribution is for the following reasons.

가우시안 분포를 이용하는 경우에는 거의 동일한 그레인 크기를 가지는 경우만이 모델링된다. 그러나 실제 3차원 구조 트랜지스터에서는 예컨대 어닐링 공정을 통하여 각 그레인이 주변의 오리엔테이션이 동일한 그레인과 합쳐지는 경향이 강하기 때문에 큰 크기의 그레인이 생성되는 경우가 많다.In the case of using the Gaussian distribution, only the case of almost the same grain size is modeled. However, in an actual three-dimensional structure transistor, for example, an annealing process tends to cause each grain to be merged with the same grain orientation, so that a large grain size is often generated.

따라서 본 발명에서는 실제 3차원 구조 트랜지스터의 특성에 적합하도록 레일리 분포를 이용하여 3차원 금속 게이트 내의 그레인의 총 갯수를 랜덤 생성한다.Therefore, in the present invention, the total number of grains in a three-dimensional metal gate is randomly generated using a Rayleigh distribution so as to be suitable for the characteristics of an actual three-dimensional structure transistor.

또한 전술한 바와 같이, 성질 정보는 금속 물질의 평균 그레인 크기 및 그레인 오리엔테이션 확률을 포함할 수 있다.Also as described above, the property information may include an average grain size and a grain orientation probability of the metal material.

이 경우, 제2 인스트럭션(150-2)은 금속 물질의 평균 그레인 크기의 레일리 분포를 기초로 우선 그레인의 총 갯수를 랜덤 생성하고, 그레인 오리엔테이션 확률을 기초로 그레인 각각의 오리엔테이션을 랜덤 생성하는 제2-2 인스트럭션(150-2-2)을 포함할 수 있다.In this case, the second instruction 150-2 randomly generates the total number of grains first based on the Rayleigh distribution of the average grain size of the metal material, and randomly generates the orientation of each of the grains based on the grain orientation probability -2 instruction 150-2-2. &Lt; / RTI >

도 5는 본 발명에 따른 일함수 분산 결정 장치에 있어서, 트랜지스터 내의 그레인 분포를 예시적으로 나타내는 도면이다.5 is a diagram exemplifying a grain distribution in a transistor in the work function distribution determining apparatus according to the present invention.

도 5를 참조하면, 예컨대 환산 면적이 150 nm×150 nm인 TiN 3차원 금속 게이트에 대해서 제2 인스트럭션(150-2)을 통하여 그레인의 총 개수가 20개, 그레인 중에서 <100> 오리엔테이션을 가지는 그레인의 개수가 13개, 그레인 중에서 <111> 오리엔테이션을 가지는 그레인의 개수가 7개로 생성된 경우가 예시적으로 도시된다.Referring to FIG. 5, the total number of grains is 20 through the second instruction 150-2 for a TiN three-dimensional metal gate having a converted area of 150 nm x 150 nm, and a grain having an orientation of <100> And the number of grains having orientation of < 111 > among the grains is 7, as an example.

다시 도 2를 참조하면, 제3 인스트럭션(150-3)은 제2 인스트럭션(150-2)을 통하여 랜덤 생성된 그레인의 총 갯수 및 그레인 각각의 오리엔테이션을 기초로 일함수를 산출한다.Referring back to FIG. 2, the third instruction 150-3 calculates a work function based on the orientation of each grain and the total number of randomly generated grains through the second instruction 150-2.

보다 구체적으로, 제3 인스트럭션(150-3)은 다음 수학식 2를 통하여 일함수를 산출하는 제3-1 인스트럭션(150-3-1)을 포함할 수 있다.More specifically, the third instruction 150-3 may include a 3-1 instruction 150-3-1 for calculating a work function through the following equation (2).

[단, WF는 일함수, n은 그레인이 가질 수 있는 오리엔테이션의 개수, N은 그레인의 총 개수, x_i는 i번째 오리엔테이션을 가지는 그레인의 개수, Φ_xi는 i번째 오리엔테이션에 따른 일함수값을 각각 나타냄](Where WF is the work function, n is the number of orientations the grain can have, N is the total number of grains, x _i is the number of grains with the i-th orientation, and Φ _xi is the work function value according to the i- Respectively]

예컨대 전술한 도 5의 경우를 검토하면, N=20, x₁= 13(즉 <100> 오리엔테이션의 경우), Φ_x1= 4.6eV, x₂= 7(즉 <111> 오리엔테이션의 경우), Φ_x2= 4.6eV이므로, WF=4.53eV로서 산출된다.For example, considering the above case of FIG. 5, it can be seen that N = 20, x ₁ = 13 (ie, in the case of <100> orientation), Φ _x1 = 4.6 eV, x ₂ = _{Since x2} = 4.6 eV, WF = 4.53 eV is calculated.

다시 도 2를 참조하면, 제4 인스트럭션(150-4)은 제2 인스트럭션(150-2) 및 제3 인스트럭션(150-3)을 미리 지정된 횟수만큼 반복하여 3차원 구조 트랜지스터의 3차원 금속 게이트의 면적에 대한 일함수 분산을 산출한다.Referring again to FIG. 2, the fourth instruction 150-4 repeats the second instruction 150-2 and the third instruction 150-3 a predetermined number of times to generate the three-dimensional metal gate of the three- And calculates the work function dispersion with respect to the area.

예컨대 3차원 금속 게이트의 환산 면적에 대해서, 제2 인스트럭션(150-2) 및 제3 인스트럭션(150-3)을 통하여 예컨대 10만번 일함수 산출을 반복하고, 이에 대해서 분산을 구하여 일함수 분산을 산출한다.For example, with respect to the converted area of the three-dimensional metal gate, the work function calculation is repeated 100,000 times through the second instruction 150-2 and the third instruction 150-3, and the variance is calculated to calculate the work function dispersion do.

제2 인스트럭션(150-2)에서 레일리 분포를 이용하여 그레인의 총 갯수를 랜덤 생성하고, 그레인 오리엔테이션 확률을 기초로 그레인 각각의 오리엔테이션을 랜덤 생성하였으므로, 예컨대 제2 인스트럭션(150-2) 및 제3 인스트럭션(150-3)을 10만 반복하여 산출한 일함수 분산은 경우 실제 측정한 3차원 구조 트랜지스터의 3차원 금속 게이트의 면적에 대한 일함수 분산과 오차 범위 이내로 거의 일치하는 경향을 보인다.Since the total number of grains is randomly generated using the Rayleigh distribution in the second instruction 150-2 and the orientations of the respective grains are randomly generated based on the grain orientation probability, the second instruction 150-2 and the third The work function dispersion calculated by repeating the instruction 150-3 for 100,000 times tends to be substantially in agreement with the work function dispersion and the error range with respect to the area of the three-dimensional metal gate of the actually measured three-dimensional structure transistor.

한편 본원 발명의 프로그램(150)은 제4 인스트럭션(150-4)을 통하여 산출한 일함수 분산을 기초로 3차원 구조 트랜지스터의 3차원 금속 게이트의 환산 면적에 대한 문턱 전압 변화를 산출하는 제5 인스트럭션(150-5)을 더 포함할 수 있다.Meanwhile, the program 150 of the present invention includes a fifth instruction for calculating a threshold voltage change with respect to a converted area of the three-dimensional metal gate of the three-dimensional structure transistor based on the work function dispersion calculated through the fourth instruction 150-4 (150-5).

문턱 전압은 일함수에 선형 비례하는 특성을 가진다. 따라서 일함수 분산을 알 수 있다면, 문턱 전압 변화 역시 용이하게 산출할 수 있다.The threshold voltage is linearly proportional to the work function. Therefore, if the work function dispersion can be known, the threshold voltage change can be easily calculated.

예컨대 금속 물질을 사용하는 3차원 게이트 전극을 사용하여 반도체 설계를 하는 경우에도, 본 발명에 따라서 예컨대 제4 인스트럭션(150-4)을 통하여 결정된 일함수 분산 및 제5 인스트럭션(150-5)을 통하여 결정되는 문턱 전압 변화를 기초로 특성 변화가 작은 반도체 소자를 개발할 수 있다. 특히 45-nm 이하의 반도체 공정 기술에서 중요한 설계 요인이 되는 문턱 전압의 변화를 보다 정확하게 결정할 수 있다는 장점이 있다.For example, even in the case of designing a semiconductor using a three-dimensional gate electrode using a metal material, according to the present invention, through the work function dispersion determined through the fourth instruction 150-4 and the fifth instruction 150-5 It is possible to develop a semiconductor device having a small change in characteristics based on a determined threshold voltage change. In particular, there is an advantage that the change in the threshold voltage, which is an important design factor in the semiconductor process technology of 45 nm or less, can be determined more accurately.

도 6은 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 장치의 다른 실시예의 예시적인 블록도이다.6 is an exemplary block diagram of another embodiment of an apparatus for determining work function dispersion of a three-dimensional structure transistor according to the present invention.

도 6을 참조하면, 본 발명의 다른 실시예에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 장치(200)는 프로세서(210) 및 저장 수단(230)을 포함한다.Referring to FIG. 6, an apparatus 200 for determining a work function dispersion of a three-dimensional structure transistor according to another embodiment of the present invention includes a processor 210 and a storage means 230.

프로세서(210)는 프로그램(250)을 실행하고, 저장 수단(230)은 프로그램(250)을 저장한다.The processor 210 executes the program 250, and the storage means 230 stores the program 250. [

본 발명의 다른 실시예에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 장치(200)는 특히 강유전체 및 3차원 금속 게이트[HK/MG]를 사용한 3차원 구조 트랜지스터에서 일함수 분산을 결정하기 위한 장치이다. 특히 본 발명의 다른 실시예에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 장치(200)는 후술하는 RGG[평균 그레인 크기/(게이트 면적의 제곱근)]와 3차원 구조 트랜지스터의 일함수 분산에 대한 대응 관계를 산출하여, 반도체 설계시 보다 용이하게 사용될 수도 있다.An apparatus 200 for determining work function dispersion of a three-dimensional structure transistor according to another embodiment of the present invention is an apparatus for determining work function dispersion in a three-dimensional structure transistor using ferroelectric and three-dimensional metal gate [HK / MG] . Particularly, the apparatus 200 for determining the work function dispersion of a three-dimensional structure transistor according to another embodiment of the present invention is capable of determining a work function distribution of RGG (average grain size / (square root of gate area) And can be used more easily in semiconductor design.

본 발명의 다른 실시예에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 장치(200)는 예컨대 개인용 컴퓨터 등의 컴퓨팅 장치일 수도 있으나, 바람직하게는 워크스테이션 등의 업무용 컴퓨팅 장치인 것이 바람직하다.The apparatus 200 for determining the work function dispersion of a three-dimensional structure transistor according to another embodiment of the present invention may be a computing device such as a personal computer, but is preferably a business computing device such as a workstation.

도 7은 본 발명의 다른 실시예에 따른 일함수 분산 결정 장치가 저장 및 실행하는 프로그램의 예시적인 블록도이다.7 is an exemplary block diagram of a program stored and executed by the apparatus for determining the distribution of work function according to another embodiment of the present invention.

도 7을 참조하면, 프로그램(250)은 제1 인스트럭션(250-1) 내지 제3 인스트럭션(250-3)을 포함한다. 또한 프로그램(250)은 제4 인스트럭션(250-4)을 더 포함할 수 있다.Referring to FIG. 7, the program 250 includes the first instruction 250-1 to the third instruction 250-3. The program 250 may further include a fourth instruction 250-4.

이하 도 2 및 도 7을 참조하여, 본 발명의 다른 실시예에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 장치(200)와 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 장치(100)와의 차이점을 위주로 설명한다.2 and 7, an apparatus 200 for determining work function dispersion of a three-dimensional structure transistor according to another embodiment of the present invention and an apparatus 100 for determining work function dispersion of a three-dimensional structure transistor according to the present invention Explain the difference mainly.

도 7을 참조하면, 제1 인스트럭션(250-1)은 3차원 구조 트랜지스터를 구성하는 3차원 금속 게이트의 제1 치수 내지 제k 치수(k는 2 이상의 자연수임)를 입력받고 3차원 금속 게이트를 형성하는 금속 물질의 성질 정보를 입력받는다.Referring to FIG. 7, the first instruction 250-1 receives a first dimension to a kth dimension (k is a natural number of 2 or more) of a three-dimensional metal gate constituting a three-dimensional structure transistor, And receives property information of the metal material to be formed.

또한 3차원 금속 게이트의 제1 치수 내지 제k 치수를 기초로 3차원 금속 게이트의 제1 환산 면적 내지 제k 환산 면적을 산출한다.Also, a first converted area to a k-th converted area of the three-dimensional metal gate is calculated based on the first dimension to the k-th dimension of the three-dimensional metal gate.

또한 제1 인스트럭션(250-1)은, 다음 수학식 3으로부터 제1 환산 면적 내지 제k 환산 면적 중의 제x 환산 면적(GAx)을 산출하는 제1-1 인스트럭션(250-1-1)을 포함할 수 있다.The first instruction 250-1 also includes a first instruction (250-1-1) for calculating a x-converted area (GAx) of the first converted area to the kth converted area from the following equation (3) can do.

[제1 치수 내지 제k 치수 중의 제x 치수(단 x는 1 이상 k이하의 자연수임)는 제x 핀(Finx)의 폭(Wfinx), 제x 핀의 높이(Hfinx), 제x 핀에 대응하는 3차원 금속 게이트의 게이트 길이(Lgatex)를 포함함][X dimension of the first dimension to the kth dimension (where x is a natural number of 1 or more and k or less) is the width (Wfinx) of the x-th fin (Finx), the height (Hfinx) (Including the gate length (Lgatex) of the corresponding three-dimensional metal gate)

제1 인스트럭션(250-1), 제1-1 인스트럭션(250-1-1)과 도 2를 참조로 한 제1 인스트럭션(150-1), 제1-1 인스트럭션(150-1-1)과의 차이점은, 제1 인스트럭션(250-1), 제1-1 인스트럭션(250-1-1)은 3차원 금속 게이트의 제1 치수 내지 제k 치수를 입력받는 점이다. 즉 3차원 금속 게이트의 치수를 다양하게 고려하는 것이다.The first instruction 250-1 and the first instruction 250-1-1 and the first instruction 150-1 and the first instruction 150-1-1 refer to FIG. The first instruction 250-1 and the first instruction 250-1-1 are inputs of the first dimension to the kth dimension of the three-dimensional metal gate. That is, the dimensions of the three-dimensional metal gate are considered variously.

다시 도 7 및 도 8을 참조하면, 제2 인스트럭션(250-2)은 제x 환산 면적(단 x는 1 이상 k이하의 자연수임)에 대해서, 금속 물질의 성질 정보를 기초로 제x 환산 면적 내의 그레인의 총 갯수 및 그레인 각각의 오리엔테이션을 랜덤 생성하는 제2-1 인스트럭션(250-2-1)과, 제2-1 인스트럭션(250-2-1)에서 랜덤 생성된 그레인의 총 갯수 및 그레인 각각의 오리엔테이션을 기초로 제x 환산 면적에 대한 일함수를 산출하는 제2-2 인스트럭션(250-2-2)과, 제2-1 인스트럭션(250-2-1) 및 제2-2 인스트럭션(250-2-2)을 미리 지정된 횟수만큼 반복하여 3차원 구조 트랜지스터의 3차원 금속 게이트의 제x 환산 면적에 대한 일함수 분산을 산출하는 제2-3 인스트럭션(250-2-3)을 포함한다.Referring again to FIGS. 7 and 8, the second instruction 250-2 is a second instruction 250-2 for calculating the x-th converted area (x is a natural number equal to or greater than 1 and equal to or less than k) 2-1 instruction 250-2-1 for randomly generating orientations of the total number of grains and grains in the first instruction 250-2-1 and the total number of grains randomly generated in the second- (2-2) instruction 250-2-2 for calculating a work function for the x-converted area based on the respective orientations, and (2-2) instructions 250-2-1 and 250-2-2) is repeated a predetermined number of times to calculate the work function dispersion with respect to the x-th converted area of the three-dimensional metal gate of the three-dimensional structure transistor (2-3-2) .

또한 제2-1 인스트럭션(250-2-1)은 평균 그레인 크기의 레일리 분포를 기초로 그레인의 총 갯수를 랜덤 생성하는 제2-1-1 인스트럭션(250-2-1-1) 또는 평균 그레인 크기의 레일리 분포를 기초로 그레인의 총 갯수를 랜덤 생성하고, 그레인 오리엔테이션 확률을 기초로 그레인 각각의 오리엔테이션을 랜덤 생성하는 제2-1-2 인스트럭션(250-2-1-2)을 포함할 수 있다.The 2-1 instruction 250-2-1 may further include a 2-1-1 instruction 250-2-1-1 for randomly generating a total number of grains based on a Rayleigh distribution of an average grain size, (I) randomly generating a total number of grains based on a Rayleigh distribution of sizes and randomly generating orientations of each of the grains based on the grain orientation probability, have.

또한 제2-2 인스트럭션(250-2-2)은, 전술한 수학식 2로부터 제x 환산 면적에 대한 일함수를 산출하는 제2-2-1 인스트럭션(250-2-2-1)을 포함할 수도 있다.Also, the 2-2 instruction 250-2-2 includes a 2-2-1 instruction 250-2-2-1 for calculating a work function for the x-converted area from the above-described equation (2) You may.

제2 인스트럭션(250-2)의 제2-1 인스트럭션(250-2-1) 내지 제2-3 인스트럭션(250-2-3)은, 도 2를 참조로 한 제2 인스트럭션(150-2) 내지 제4 인스트럭션(150-4)과 대응하고, 또한 제2-1-1 인스트럭션(250-2-1-1)과 제2-1-2 인스트럭션(250-2-1-2)은 각각 도 2를 참조로 한 제2-1 인스트럭션(150-2-1)과 제2-2 인스트럭션(150-2-2)에 대응하고, 제2-2-1 인스트럭션(250-2-2-1)은 도 2를 참조로 한 제3-1 인스트럭션(150-3-1)에 대응하나, 특히 제2 인스트럭션(250-2)이 제x 환산 면적(단 x는 1 이상 k이하의 자연수임)에 대해서 일함수 분산을 산출한다는 점에서 차이가 있다.The second-instruction 250-2-1 to the second-third instruction 250-2-3 of the second instruction 250-2 are the same as those of the second instruction 150-2, To the fourth instruction 150-4, and the 2-1-1 instruction 250-2-1-1 and the 2-1-2 instruction 250-2-1-2 correspond to the 2-1 instruction 150-2-1 and the 2-2 instruction 150-2-2 with reference to the second 2-1 instruction 250-2-2-1, Corresponds to the third instruction (150-3-1) with reference to FIG. 2, but particularly the second instruction (250-2) corresponds to the xth converted area (where x is a natural number equal to or greater than 1 and equal to or less than k) There is a difference in that the work function dispersion is calculated.

한편 제2 인스트럭션(250-2)은, 제x 환산 면적에 대한 일함수 분산을 기초로 3차원 구조 트랜지스터의 3차원 금속 게이트의 제x 환산 면적에 대한 문턱 전압 변화를 산출하는 제2-4 인스트럭션(250-2-4)을 더 포함할 수 있다. 제x 환산 면적에 대한 문턱 전압 변화를 산출하여 반도체 설계시 용이하게 사용하기 위해서, 제2-4 인스트럭션(250-2-4)을 더 포함할 수 있다.On the other hand, the second instruction 250-2 includes a 2-4 instruction for calculating a threshold voltage change with respect to the x-th converted area of the three-dimensional metal gate of the three-dimensional structure transistor on the basis of the work function dispersion with respect to the x- (250-2-4). And may further include the 2-4 instruction 250-2-4 in order to calculate the threshold voltage change with respect to the x-th converted area and to easily use it in designing a semiconductor.

다시 도 7 및 도 8을 참조하면, 제3 인스트럭션(250-3)은 제2 인스트럭션(250-2)을 통하여 산출한 제x 환산 면적에 대한 일함수 분산을 기초로 RGG[평균 그레인 크기/(게이트 환산 면적의 제곱근)]와 3차원 구조 트랜지스터의 일함수 분산에 대한 대응 관계를 산출한다.Referring again to FIGS. 7 and 8, the third instruction 250-3 includes an RGG (Average Grain Size / (RGG) / (RGG)) based on the work function variance for the xth converted area calculated through the second instruction 250-2 The square root of the gate converted area)] and the corresponding relationship of the work function dispersion of the three-dimensional structure transistor.

즉 제3 인스트럭션(250-3)은 각각의 환산 면적, 즉 제1 환산 면적 내지 제k 환산 면적 각각에 대해서 RGG와 일함수 분산을 구하고 이를 대응시킨다.That is, the third instruction 250-3 obtains the RGG and the work function dispersion for each of the converted areas, that is, the first converted area to the kth converted area, and maps them.

도 9는 본 발명의 다른 실시예에 따른 일함수 분산 결정 장치에 있어서 RGG[평균 그레인 크기/(게이트 환산 면적의 제곱근)]와 3차원 구조 트랜지스터의 일함수 분산에 대한 대응 관계를 나타내는 도면이다.FIG. 9 is a diagram showing a correspondence relationship between RGG (average grain size / (square root of the gate converted area)) and work function dispersion of a three-dimensional structure transistor in the work function distribution determination apparatus according to another embodiment of the present invention.

도 9에서는 예컨대 RGG 파라미터와 일함수 분산[도면 중 "σ(work-function)"로 표시]의 대응 관계를 본 발명에 따라서 산출한 경우[도면 중 "Simulation results w/ EGA"로 표시]와 본원 발명에 따라서 환산 면적을 산출하지 않고, 즉 도 3b에서 EGA를 고려하지 않고 산출한 경우[도면 중 "Simulation results w/o EGA"로 표시]와 실제 실험을 통하여 측정한 경우[도면 중 "Original RGG Plot"으로 표시]를 비교하여 도시한다.In Fig. 9, for example, when the correspondence relationship between the RGG parameter and the work function dispersion (indicated by "? - work-function" in the figure) is calculated according to the present invention (indicated as "Simulation results w / EGA" In the case where the calculated area is not calculated according to the invention, that is, when the calculation is performed without considering the EGA in FIG. 3B (indicated as "Simulation results w / o EGA" in the figure) Quot; Plot ").

도 9를 참조하면, RGG와 파라미터와 일함수 분산은 일정한 기울기를 가진다. 본 발명에 따라서 산출한 경우[도면 중 "Simulation results w/ EGA"로 표시]는 실제 실험을 통하여 측정한 경우[도면 중 "Original RGG Plot"으로 표시]와 오차 범위 내에서 일치한다.Referring to FIG. 9, RGG, parameter and work function variance have a constant slope. In the case of calculation according to the present invention (denoted as "Simulation results w / EGA" in the figure), it is within the error range as measured by the actual experiment (indicated by "Original RGG Plot" in the figure).

그러나 EGA를 고려하지 않고 산출한 경우[도면 중 "Simulation results w/o EGA"로 표시]는 특히 실제 실험을 통하여 측정한 경우[도면 중 "Original RGG Plot"으로 표시]와 매우 큰 차이가 있다.However, in the case of calculating without considering the EGA [denoted as "Simulation results w / o EGA" in the drawings], there is a very big difference from the case where the measurement is made through actual experiments (indicated as "Original RGG Plot" in the drawings).

이러한 차이는, 전술한 전면 게이트와 후면 게이트의 상호 영향에 따른 효과를 반영하지 못한 것에 따른 것으로 분석된다.This difference is analyzed to be due to the fact that the effect of mutual influence of the front gate and the back gate described above is not reflected.

도 9를 참조하면, 반도체 설계자가 설계 대상 소자의 3차원 금속 게이트에 사용되는 금속 물질과 RGG를 알면, 해당 소자의 일함수 분산을 용이하게 산출할 수 있다.Referring to FIG. 9, if the semiconductor designer knows the metal material and the RGG used in the three-dimensional metal gate of the device under design, the work function dispersion of the device can be easily calculated.

또한 RGG와 일함수 분산에 대한 대응 관계를 산출하는 것에 의해서, 반도체 설계시 일함수 분산을 용이하게 결정할 수 있다. 즉 설계 대상 소자의 게이트 금속 물질과 RGG를 알면 3차원 구조 트랜지스터의 일함수 분산을 용이하게 결정할 수 있으므로, 반도체 소자를 보다 용이하게 설계할 수 있다.Also, by calculating the correspondence relationship between the RGG and the work function dispersion, it is possible to easily determine the work function dispersion in the semiconductor design. That is, knowing the gate metal material and the RGG of the device under design can easily determine the work function dispersion of the three-dimensional structure transistor, so that the semiconductor device can be designed more easily.

다시 도 7 및 도 8을 참조하면, 본원 발명의 프로그램(250)은 제3 인스트럭션(250-3)을 통하여 산출한 RGG와 일함수 분산에 대한 대응 관계를 기초로 RGG와 3차원 구조 트랜지스터 소자의 문턱 전압 변화에 대한 대응 관계를 산출하는 제4 인스트럭션(250-4)을 더 포함할 수 있다.Referring again to FIGS. 7 and 8, the program 250 of the present invention includes a RGG and a three-dimensional structure transistor element 250-3 based on the correspondence relation between the RGG and the work function distribution calculated through the third instruction 250-3. And a fourth instruction 250-4 for calculating a corresponding relationship to the threshold voltage change.

예컨대 금속 물질을 사용하는 3차원 게이트 전극을 사용하여 반도체 설계를 하는 경우에도, 본 발명에 따라서 예컨대 제3 인스트럭션(250-3)을 통하여 결정된 일함수 분산 및 제4 인스트럭션(250-4)을 통하여 결정되는 문턱 전압 변화를 기초로 특성 변화가 작은 반도체 소자를 개발할 수 있다. 특히 45-nm 이하의 반도체 공정 기술에서 중요한 설계 요인이 되는 문턱 전압의 변화를 보다 정확하게 결정할 수 있다는 장점이 있다.For example, even in the case of designing a semiconductor using a three-dimensional gate electrode using a metal material, the work function distribution determined through the third instruction 250-3 and the fourth instruction 250-4 It is possible to develop a semiconductor device having a small change in characteristics based on a determined threshold voltage change. In particular, there is an advantage that the change in the threshold voltage, which is an important design factor in the semiconductor process technology of 45 nm or less, can be determined more accurately.

도 10 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 방법의 예시적인 흐름도이다.10 is an exemplary flowchart of a method for determining work function dispersion of a three-dimensional structure transistor according to the present invention.

본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 방법은 특히 강유전체 및 3차원 금속 게이트를 사용한 3차원 구조 트랜지스터에 적용된다.The method for determining the work function dispersion of a three-dimensional structure transistor according to the present invention is applied to a three-dimensional structure transistor using a ferroelectric material and a three-dimensional metal gate.

우선 3차원 금속 게이트의 치수를 입력받아 3차원 금속 게이트의 환산 면적을 산출하고 3차원 금속 게이트를 형성하는 금속 물질의 성질 정보를 입력받는다(S100).Dimensional metal gates to calculate the converted area of the three-dimensional metal gate and to input the property information of the metal material forming the three-dimensional metal gate (S100).

이 경우, 도 11에 도시되듯이, 단계 S100은 전술한 수학식 1로부터 즉 GA=(Wfin+4×Hfin)×Lgate로부터 환산 면적(GA)를 산출하는 단계(S110)를 포함할 수 있다.In this case, as shown in Fig. 11, step S100 may include a step (S110) of calculating the converted area GA from the above-described equation (1), i.e., GA = (Wfin + 4 占 Hfin) 占 Lgate.

단계 S100, 단계 S110은 도 2를 참조로 한 제1 인스트럭션(150-1), 제1-1 인스트럭션(150-1-1)과 유사하므로 상세한 설명을 생략한다.Steps S100 and S110 are similar to the first instruction 150-1 and the first instruction 150-1-1 with reference to FIG. 2, and therefore, detailed description thereof will be omitted.

다음으로 다시 도 10을 참조하면, 예컨대 표 1에 나타낸 금속 물질의 성질 정보를 기초로 3차원 금속 게이트의 환산 면적 내의 그레인의 총 갯수 및 그레인 각각의 오리엔테이션을 랜덤 생성한다(S200).Referring again to FIG. 10, the orientations of the total number of grains and the grains in the converted area of the three-dimensional metal gate are randomly generated (S200) based on the property information of the metal material shown in Table 1, for example.

도 12 내지 도 13은 단계 S200의 보다 상세한 구성을 나타내는 도면이다.12 to 13 are views showing a more detailed configuration of step S200.

예컨대 단계 S210은 금속 물질의 평균 그레인 크기의 레일리 분포를 기초로 3차원 금속 게이트 내의 그레인의 총 갯수를 랜덤 생성한다.For example, step S210 randomly generates the total number of grains in the three-dimensional metal gate based on the Rayleigh distribution of the average grain size of the metal material.

예컨대 단계 S230은 금속 물질의 평균 그레인 크기의 레일리 분포를 기초로 우선 그레인의 총 갯수를 랜덤 생성하고, 그레인 오리엔테이션 확률을 기초로 그레인 각각의 오리엔테이션을 랜덤 생성한다.For example, step S230 randomly generates the total number of grains first based on the Rayleigh distribution of the average grain size of the metal material, and randomly generates each orientation of the grains based on the grain orientation probability.

단계 S200, 단계 S210, 단계 S230은 도 2를 참조로 한 제2 인스트럭션(150-2), 제2-1 인스트럭션(150-2-1) 및 제2-2 인스트럭션(150-2-2)과 유사하므로 상세한 설명을 생략한다.Steps S200, S210 and S230 correspond to the second instruction 150-2, the second-instruction 150-2-1 and the second-second instruction 150-2-2, Detailed description thereof will be omitted.

다음으로 다시 도 10을 참조하면, 단계 S200을 통하여 랜덤 생성된 그레인의 총 갯수 및 그레인 각각의 오리엔테이션을 기초로 일함수를 산출한다(S300).Referring again to FIG. 10, a work function is calculated at step S300 based on the total number of randomly generated grains and the orientation of each grain (S300).

도 14는 단계 S300의 보다 상세한 구성을 나타내는 도면이다.14 is a diagram showing a more detailed configuration of step S300.

구체적으로 단계 S300은 전술한 수학식 2를 통하여 일함수를 산출하는 단계 S310을 포함할 수 있다.Specifically, step S300 may include step S310 of calculating the work function through the above-described equation (2).

단계 S300, 단계 S310은 도 2를 참조로 한 제3 인스트럭션(150-3), 제3-1 인스트럭션(150-3-1)과 유사하므로 상세한 설명을 생략한다.Steps S300 and S310 are similar to the third instruction 150-3 and the third instruction -1-3-3 with reference to FIG. 2, and detailed description thereof will be omitted.

다음으로 다시 도 10을 참조하면, 단계 S200 및 단계 S300을 미리 지정된 횟수만큼 반복하여 3차원 구조 트랜지스터의 3차원 금속 게이트의 환산 면적에 대한 일함수 분산을 산출한다(S400).Referring again to FIG. 10, step S200 and step S300 are repeated a predetermined number of times to calculate a work function dispersion with respect to a converted area of the three-dimensional metal gate of the three-dimensional structure transistor (S400).

단계 S400은 도 2를 참조로 한 제4 인스트럭션(150-4)과 유사하므로 상세한 설명을 생략한다.Step S400 is similar to the fourth instruction 150-4 with reference to FIG. 2, and therefore, detailed description thereof will be omitted.

한편 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 방법은 단계 S400을 통하여 산출한 일함수 분산을 기초로 3차원 구조 트랜지스터의 3차원 금속 게이트의 환산 면적에 대한 문턱 전압 변화를 산출하는 단계 S500을 더 포함할 수 있다.Meanwhile, the method for determining the work function dispersion of the three-dimensional structure transistor according to the present invention includes the step S500 of calculating a threshold voltage change with respect to a converted area of the three-dimensional metal gate of the three-dimensional structure transistor based on the work function dispersion calculated through step S400 As shown in FIG.

단계 S500은 도 2를 참조로 한 제5 인스트럭션(150-5)과 유사하므로 상세한 설명을 생략한다.Step S500 is similar to the fifth instruction 150-5 with reference to FIG. 2, and therefore detailed description thereof will be omitted.

도 15는 본 발명에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 방법의 다른 실시예의 예시적인 흐름도이다.15 is an exemplary flow chart of another embodiment of a work function distribution determination method of a three-dimensional structure transistor according to the present invention.

우선 3차원 구조 트랜지스터를 구성하는 3차원 금속 게이트의 제1 치수 내지 제k 치수(k는 2 이상의 자연수임)를 입력받아 3차원 금속 게이트의 제1 환산 면적 내지 제k 환산 면적을 산출하고 3차원 금속 게이트를 형성하는 금속 물질의 성질 정보를 입력받는다(S1000).First, the first to k-th converted areas of the three-dimensional metal gate are calculated by receiving the first dimension to the k-th dimension (k is a natural number of 2 or more) of the three-dimensional metal gate constituting the three- The property information of the metal material forming the metal gate is input (S1000).

제1 치수 내지 제k 치수 중의 제x 치수는 제x 핀(Finx)의 폭(Wfinx), 제x 핀의 높이(Hfinx), 제x 핀에 대응하는 3차원 금속 게이트의 게이트 길이(Lgatex)를 포함할 수 있으며, 도 16을 참조하면, 단계 S1000는, GAx=(Wfinx+4×Hfinx)×Lgatex로부터 제1 환산 면적 내지 제k 환산 면적 중의 제x 환산 면적(GAx)을 산출하는 단계(S1100)를 포함할 수 있다.The x dimension of the first dimension to the kth dimension is the sum of the width Wfinx of the x-fin Finx, the height Hfinx of the x-th fin, and the gate length Lgatex of the three-dimensional metal gate corresponding to the x- Referring to FIG. 16, step S1000 is a step of calculating a x-converted area GAx in the first converted area to the k-th converted area from GAx = (Wfinx + 4xHfinx) Lgatex ).

단계 S1000, 단계 S1100은 도 7을 참조로 한 제1 인스트럭션(250-1), 제1-1 인스트럭션(250-1-1)과 유사하므로 상세한 설명을 생략한다.Steps S1000 and S1100 are similar to the first instruction 250-1 and the first instruction 250-1-1 with reference to FIG. 7, and therefore, detailed description thereof will be omitted.

다음으로 다시 도 15를 참조하면, 제x 환산 면적(단 x는 1 이상 k이하의 자연수임)에 대해서, (b-1) 금속 물질의 성질 정보를 기초로 제x 환산 면적 내의 그레인의 총 갯수 및 그레인 각각의 오리엔테이션을 랜덤 생성하는 단계와, (b-2) 단계 (b-1)에서 랜덤 생성된 그레인의 총 갯수 및 그레인 각각의 오리엔테이션을 기초로 제x 환산 면적에 대한 일함수를 산출하는 단계와, (b-3) 단계 (b-1) 및 단계 (b-2)를 미리 지정된 횟수만큼 반복하여 3차원 구조 트랜지스터의 3차원 금속 게이트의 제x 환산 면적에 대한 일함수 분산을 산출하는 단계를 포함하는 단계(S2000)가 수행된다.Next, referring again to FIG. 15, for the x converted area (where x is a natural number equal to or greater than 1 and equal to or less than k), the total number of grains in the x-converted area based on the property information of (b-1) And (b-2) calculating a work function for the x-converted area on the basis of the orientations of the total number of grains randomly generated and the grain in step (b-1) (B-3) repeating the steps (b-1) and (b-2) by a predetermined number of times to calculate a work function dispersion of the three-dimensional metal gate to the xth converted area of the three- A step S2000 including a step is performed.

단계 S2000은 도 7을 참조로 한 제2 인스트럭션(250-2)과 유사하며, 단계 S2000의 (b-1), (b-2) 및 (b-3) 단계는 도 8을 참조로 한 제2 인스트럭션(250-2)의 제2-1 인스트럭션(250-2-1) 내지 제2-3 인스트럭션(250-2-3)과 유사하므로 상세한 설명을 생략한다.Step S2000 is similar to the second instruction 250-2 with reference to FIG. 7, and steps (b-1), (b-2), and 2 instruction 250-2-1 through the second and third instructions 250-2-3 of the second instruction 250-2, detailed description thereof will be omitted.

도 17 내지 도 20은 본 발명의 다른 실시예에 따른 3차원 구조 트랜지스터의 일함수 분산 결정 방법의 단계 S2000의 예시적인 구성을 나타내는 도면이다.17 to 20 are views showing an exemplary configuration of step S2000 of a method of determining work function dispersion of a three-dimensional structure transistor according to another embodiment of the present invention.

도 17 내지 도 20에 도시되듯이, 단계 S2000은 평균 그레인 크기의 레일리 분포를 기초로 그레인의 총 갯수를 랜덤 생성하는 단계(S2100), 평균 그레인 크기의 레일리 분포를 기초로 그레인의 총 갯수를 랜덤 생성하고, 그레인 오리엔테이션 확률을 기초로 그레인 각각의 오리엔테이션을 랜덤 생성하는 단계(S2300), 전술한 수학식 2로부터 일함수를 산출하는 단계(S2500), 제x 환산 면적에 대한 일함수 분산을 기초로 3차원 구조 트랜지스터의 3차원 금속 게이트의 제x 환산 면적에 대한 문턱 전압 변화를 산출하는 단계(S2700)로 구체적으로 구성될 수 있다.As shown in FIGS. 17 to 20, step S2000 randomly generates the total number of grains based on the Rayleigh distribution of the average grain size (S2100), calculates the total number of grains based on the Rayleigh distribution of the average grain size (Step S2300) randomly generating orientations of the respective grains based on the grain orientation probability, calculating a work function from the above-described equation (2) (S2500), and based on the work function dispersion with respect to the x- (S2700) of calculating a threshold voltage change with respect to the x-th converted area of the three-dimensional metal gate of the three-dimensional structure transistor.

그러나 단계 S2100, 단계 S2300, 단계 S2500 및 단계 S2700 각각은 도 7을 참조로 한 제2-1-1 인스트럭션(250-2-1-1), 제2-1-2 인스트럭션(250-2-1-2), 제2-2-1 인스트럭션(250-2-2-1), 제2-4 인스트럭션(250-2-4)과 유사하므로 상세한 설명을 생략한다.However, step S2100, step S2300, step S2500, and step S2700 are the same as those of FIG. 7 except that the 2-1-1 instruction 250-2-1-1, the 2-1-2 instruction 250-2-1 -2), the (2-2-1) instruction 250-2-2-1, and the (2-4) instruction 250-2-4, detailed description will be omitted.

다음으로 다시 도 15를 참조하면, 단계 S2000을 통하여 산출한 제x 환산 면적에 대한 일함수 분산을 기초로 RGG[평균 그레인 크기/(게이트 환산 면적의 제곱근)]와 3차원 구조 트랜지스터의 일함수 분산에 대한 대응 관계를 산출한다(S3000).Next, referring again to FIG. 15, RGG [average grain size / (square root of the gate converted area)] and the work function dispersion of the three-dimensional structure transistor are calculated based on the work function dispersion with respect to the x- (S3000).

단계 S3000은 도 7을 참조로 한 제3 인스트럭션(250-3)과 유사하므로 상세한 설명을 생략한다.Step S3000 is similar to the third instruction 250-3 with reference to FIG. 7, and thus detailed description thereof will be omitted.

다음으로 다시 도 15를 참조하면, 본원 발명의 방법은 S3000을 통하여 산출한 RGG와 일함수 분산에 대한 대응 관계를 기초로 RGG와 3차원 구조 트랜지스터 소자의 문턱 전압 변화에 대한 대응 관계를 산출하는 단계 S4000을 더 포함할 수 있다.Referring again to FIG. 15, the method of the present invention includes calculating a correspondence relationship between a RGG and a change in threshold voltage of a three-dimensional structure transistor element based on a correspondence relation between RGG and work function distribution calculated through S3000 S4000. &Lt; / RTI >

단계 S4000은 도 7을 참조로 한 제4 인스트럭션(250-4)과 유사하므로 상세한 설명을 생략한다.Step S4000 is similar to the fourth instruction 250-4 with reference to FIG. 7, and thus a detailed description thereof will be omitted.

비록 본 발명의 구성이 구체적으로 설명되었지만 이는 단지 본 발명을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 다양한 변형이 가능할 것이다.Although the present invention has been described in detail, it should be understood that the present invention is not limited thereto. Those skilled in the art will appreciate that various modifications may be made without departing from the essential characteristics of the present invention. Will be possible.

따라서 본 명세서에 개시된 실시예들은 본 발명을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 사상과 범위가 한정되는 것은 아니다. 본 발명의 범위는 아래의 청구범위에 의해 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Therefore, the embodiments disclosed in the present specification are intended to illustrate rather than limit the present invention, and the scope and spirit of the present invention are not limited by these embodiments. The scope of the present invention should be construed according to the following claims, and all the techniques within the scope of equivalents should be construed as being included in the scope of the present invention.

100: 일함수 분산 결정 장치 110: 프로세서
130: 저장 수단 150: 프로그램
200: 일함수 분산 결정 장치 210: 프로세서
230: 저장 수단 250: 프로그램100: Work function distribution decider 110: Processor
130: Storage means 150: Program
200: Work function distribution decider 210: Processor
230: Storage means 250: Program

Claims

An apparatus for determining work function dispersion of a three-dimensional structure transistor using a ferroelectric and a three-dimensional metal gate, the apparatus comprising: a storage means for storing a program; and a processor for executing the program,
The program includes:
A first instruction for receiving a dimension of the three-dimensional metal gate, calculating a converted area of the three-dimensional metal gate, and receiving property information of the metal material forming the three-dimensional metal gate;
A second instruction for randomly generating the total number of grains in the converted area of the three-dimensional metal gate and the orientation of each of the grains based on the property information of the metal material;
A third instruction to calculate a work function based on the total number of the randomly generated grains in the second instruction and the orientation of each of the grains; And
A fourth instruction for repeating the second instruction and the third instruction a predetermined number of times to calculate a work function dispersion with respect to the converted area of the three-dimensional metal gate of the three-dimensional structure transistor;
Dimensional structure transistor of the three-dimensional structure transistor.

The method according to claim 1,
The three-dimensional structure transistor includes a FinFET,
The dimension includes the width Wfin of the fin of the FinFET, the height Hfin of the fin, and the gate length Lgate of the three-dimensional metal gate,
The first instruction
And a 1-1th instruction for calculating the converted area (GA) from GA = (Wfin + 4xHfin) xLgate.

The method according to claim 1,
Wherein the third instruction comprises:

A 3-1 instruction for calculating the work function from the 3-1 instruction;
[However, WF is the work function, n is the number of orientations in which the grains can have, N is the total number of the grains, x _i is the number of the grains having the i-th orientation, Φ _xi is the i-th orientation Respectively. &Lt; RTI ID = 0.0 >
Dimensional structure of the three-dimensional structure transistor.

The method according to claim 1,
Wherein the property information includes an average grain size of the metal material,
The second instruction randomly generates a total number of the grains based on a Rayleigh distribution of the average grain size;
Dimensional structure of the three-dimensional structure transistor.

The method according to claim 1,
Wherein the property information includes an average grain size and a grain orientation probability of the metal material,
The second instruction randomly generating a total number of the grains based on a Rayleigh distribution of the average grain size and randomly generating an orientation of each of the grains based on the grain orientation probability;
Dimensional structure of the three-dimensional structure transistor.

The method according to claim 1,
A fifth instruction to calculate a threshold voltage change with respect to the converted area of the three-dimensional metal gate of the three-dimensional structure transistor based on the work function dispersion;
Dimensional structure of the three-dimensional structure transistor.

The method according to claim 1,
Wherein the metal material is TiN.

An apparatus for determining work function dispersion of a three-dimensional structure transistor using a ferroelectric and a three-dimensional metal gate, the apparatus comprising: a storage means for storing a program; and a processor for executing the program,
The program includes:
Calculating a first converted area to a kth converted area of the three-dimensional metal gate by receiving a first dimension to a kth dimension (k is a natural number of 2 or more) of the three-dimensional metal gate constituting the three-dimensional structure transistor, A first instruction for receiving property information of a metal material forming a three-dimensional metal gate;
The total number of grains in the x-converted area and the orientation of each of the grains are randomly generated on the basis of the property information of the metallic material for the x-converted area (where x is a natural number of 1 or more and k or less) A second instruction to calculate a work function for the xth converted area based on the total number of the randomly generated grains in the second instruction and the orientation of each of the grains; 2 < nd > instruction and the 2 <" 2 > instruction are repeated a predetermined number of times to calculate a work function distribution for the xth converted area of the three-dimensional metal gate of the three- A second instruction; And
A third instruction for calculating a correspondence relation between RGG (average grain size / (square root of the gate converted area)) and the work function distribution of the three-dimensional structure transistor based on the work function distribution with respect to the xth converted area;
Dimensional structure transistor of the three-dimensional structure transistor.

9. The method of claim 8,
The three-dimensional structure transistor includes a FinFET,
Wherein the x dimension of the first dimension to the kth dimension is a sum of a width Wfinx of the x-fin Finx, a height Hfinx of the x-th fin, a gate length of the three-dimensional metal gate corresponding to the x- Lgatex), < / RTI >
Wherein the first instruction comprises:
And a 1-1th instruction for calculating the xth converted area (GAx) of the first converted area to the kth converted area from GAx = (Wfinx + 4xHfinx) xLgatex. Apparatus for determining dispersion of function.

9. The method of claim 8,
The second-two instructions may include:

A second 1-2-1 instruction for calculating the work function for the xth converted area from the second 1-2-1 instruction;
[However, WF is the work function, n is the number of orientations in which the grains can have, N is the total number of the grains, x _i is the number of the grains having the i-th orientation, Φ _xi is the i-th orientation Respectively. &Lt; RTI ID = 0.0 >
Dimensional structure of the three-dimensional structure transistor.

9. The method of claim 8,
Wherein the property information includes the average grain size of the metal material,
The 2-1 instruction further comprises: a 2-1-1 instruction for randomly generating a total number of the grains based on a Rayleigh distribution of the average grain size;
Dimensional structure of the three-dimensional structure transistor.

9. The method of claim 8,
Wherein the property information includes the average grain size and the grain orientation probability of the metal material,
The 2-1th instruction randomly generates the total number of the grains based on the Rayleigh distribution of the average grain size and generates the orientation of each of the grains randomly based on the grain orientation probability. Instructions;
Dimensional structure of the three-dimensional structure transistor.

9. The method of claim 8,
Wherein the second instruction comprises:
A 2-4 instruction for calculating a threshold voltage change with respect to the xth converted area of the three-dimensional metal gate of the three-dimensional structure transistor based on the work function dispersion with respect to the xth converted area;
Further comprising: a first transistor having a first conductivity type and a second conductivity type;

9. The method of claim 8,
A fourth instruction for calculating a correspondence relationship between the RGG and a change in threshold voltage of the three-dimensional structure transistor based on a correspondence relationship between the RGG and the work function dispersion;
Further comprising: a third transistor having a gate electrode and a second gate electrode.

9. The method of claim 8,
Wherein the metal material is TiN.

A method for determining work function dispersion of a three-dimensional structure transistor using a ferroelectric and a three-dimensional metal gate,
(a) receiving a dimension of the three-dimensional metal gate to calculate a converted area of the three-dimensional metal gate, and receiving property information of the metal material forming the three-dimensional metal gate;
(b) randomly generating a total number of grains in the converted area of the three-dimensional metal gate and an orientation of each of the grains based on the property information of the metal material;
(c) calculating a work function based on the total number of the grains randomly generated in the step (b) and the orientation of each of the grains; And
(d) repeating the step (b) and the step (c) a predetermined number of times to calculate a work function dispersion for the converted area of the three-dimensional metal gate of the three-dimensional structure transistor;
Gt; a < / RTI > three-dimensional structure transistor.

17. The method of claim 16,
The three-dimensional structure transistor includes a FinFET,
The dimension includes the width Wfin of the fin of the FinFET, the height Hfin of the fin, and the gate length Lgate of the three-dimensional metal gate,
The step (a)
And calculating said converted area (GA) from GA = (Wfin + 4 Hfin) Lgate.

17. The method of claim 16,
The step (c)

Calculating the work function from the work function;
[However, WF is the work function, n is the number of orientations in which the grains can have, N is the total number of the grains, x _i is the number of the grains having the i-th orientation, Φ _xi is the i-th orientation Respectively. &Lt; RTI ID = 0.0 >
Dimensional structure of the three-dimensional structure transistor.

17. The method of claim 16,
Wherein the property information includes an average grain size of the metal material,
The step (b) comprises: randomly generating a total number of grains based on the Rayleigh distribution of the average grain size;
Dimensional structure of the three-dimensional structure transistor.

17. The method of claim 16,
Wherein the property information includes an average grain size and a grain orientation probability of the metal material,
(B) randomly generating a total number of grains based on a Rayleigh distribution of the average grain size, and randomly generating orientations of the grains based on the grain orientation probability;
Dimensional structure of the three-dimensional structure transistor.

17. The method of claim 16,
(e) calculating a threshold voltage change with respect to the converted area of the three-dimensional metal gate of the three-dimensional structure transistor based on the work function dispersion;
Further comprising: determining a work function distribution of the three-dimensional structure transistor.

17. The method of claim 16,
Wherein the metal material is TiN.

A method for determining work function dispersion of a three-dimensional structure transistor using a ferroelectric and a three-dimensional metal gate,
(a) receiving a first dimension to a kth dimension (k is a natural number of 2 or more) of the three-dimensional metal gate constituting the three-dimensional structure transistor, and calculating a first converted area to a kth converted area Receiving the property information of the metal material forming the three-dimensional metal gate;
(b) calculating the total number of grains in the x-th converted area based on the property information of the metal material and (b-1) calculating the total number of grains in the x- (B-2) calculating a work function for the x-th converted area on the basis of the total number of the randomly generated grains randomly generated in the step (b-1) and the orientations of the respective grains (B-3) repeating the step (b-1) and the step (b-2) a predetermined number of times to obtain the x-converted area of the three-dimensional metal gate of the three- Calculating a work function variance; And
(c) calculating a correspondence relation between RGG (average grain size / (square root of the gate converted area)) and the work function distribution of the three-dimensional structure transistor based on the work function dispersion with respect to the xth converted area;
Gt; a < / RTI > three-dimensional structure transistor.

24. The method of claim 23,
The three-dimensional structure transistor includes a FinFET,
Wherein the x dimension of the first dimension to the kth dimension is a sum of a width Wfinx of the x-fin Finx, a height Hfinx of the x-th fin, a gate length of the three-dimensional metal gate corresponding to the x- Lgatex), < / RTI >
Wherein the step (a) comprises calculating the x-th converted area (GAx) of the first converted area to the kth converted area from GAx = (Wfinx + 4xHfinx) xLgatex, A method for determining work function dispersion of a transistor.

24. The method of claim 23,
The step (b-2)

Calculating the work function with respect to the x-th converted area from the work function;
[However, WF is the work function, n is the number of orientations in which the grains can have, N is the total number of the grains, x _i is the number of the grains having the i-th orientation, Φ _xi is the i-th orientation Respectively. &Lt; RTI ID = 0.0 >
Dimensional structure of the three-dimensional structure transistor.

24. The method of claim 23,
Wherein the property information includes the average grain size of the metal material,
(B-1) randomly generating a total number of grains based on a Rayleigh distribution of the average grain size;
Dimensional structure of the three-dimensional structure transistor.

24. The method of claim 23,
Wherein the property information includes the average grain size and the grain orientation probability of the metal material,
(B-1) randomly generating the total number of grains based on the Rayleigh distribution of the average grain size, and randomly generating orientations of the grains based on the grain orientation probability;
Dimensional structure of the three-dimensional structure transistor.

24. The method of claim 23,
The step (b)
(b-4) calculating a threshold voltage change with respect to the x-th converted area of the three-dimensional metal gate of the three-dimensional structure transistor based on the work function dispersion with respect to the x-th converted area;
Further comprising the step of determining the work function distribution of the three-dimensional structure transistor.

24. The method of claim 23,
(d) calculating a correspondence relationship between the RGG and a change in threshold voltage of the three-dimensional structure transistor based on a corresponding relationship between the RGG and the work function dispersion;
Further comprising: determining a work function distribution of the three-dimensional structure transistor.

24. The method of claim 23,
Wherein the metal material is TiN.