KR101532312B1

KR101532312B1 - Logic device using graphene and methods of manufacturing and operating the same

Info

Publication number: KR101532312B1
Application number: KR1020120006412A
Authority: KR
Inventors: 유원종; 라창호; 이대영; 이성주
Original assignee: 삼성전자주식회사; 성균관대학교산학협력단
Priority date: 2012-01-19
Filing date: 2012-01-19
Publication date: 2015-06-29
Also published as: KR20130085329A

Abstract

그래핀을 이용한 논리소자와 그 제조 및 동작 방법에 관해 개시되어 있다. 본 발명의 일 실시예에 의한 논리소자는 그래핀을 채널로 구비하는 그래핀 트랜지스터와, 상기 그래핀을 사이에 두고 상기 그래핀 트랜지스터의 게이트 전극과 마주하는 광 밸브층를 포함한다. 상기 그래핀 트랜지스터는 게이트 전극이 상기 채널 위에 있는 탑(top) 구조이거나 상기 게이트 전극이 상기 채널 아래에 있는 바텀(bottom) 구조일 수 있다. 상기 광 밸브층은 상기 그래핀층 상에 형성된 상변화층과, 상기 상변화층 상에 형성된 투광성 게이트 전극을 포함할 수 있다.A logic element using graphene, and a method of manufacturing and operating the same. A logic device according to an embodiment of the present invention includes a graphene transistor having a graphene channel and a light valve layer facing the gate electrode of the graphen transistor with the graphene interposed therebetween. The graphene transistor may have a top structure with a gate electrode on the channel or a bottom structure with the gate electrode below the channel. The light valve layer may include a phase change layer formed on the graphene layer and a light transmissive gate electrode formed on the phase change layer.

Description

[0001] The present invention relates to a logic device using graphene and a method of manufacturing and operating the same,

본 발명의 일 실시예는 논리소자에 대한 것으로, 보다 자세하게는 그래핀을 이용한 논리소자와 그 제조 및 동작 방법에 관한 것이다.One embodiment of the present invention relates to a logic device, and more particularly, to a logic device using graphene and a method of manufacturing and operating the same.

그래핀은 이론적으로 약 10⁶㎠/Vs의 높은 이동도를 갖는 이차원 물질이다. 이에 따라 그래핀은 향후 실리콘을 대치할 수 있는 반도체 물질로서 주목을 받고 있다. 그래핀은 게이트 전압(V_G)을 변화시킬 때, 디락 포인트(Dirac point) 주위에서 전자와 정공 사이에 다수 캐리어(majority carrier)가 바뀌는 특수한 앰비폴라(ambipolar) 특성을 나타낸다. 또한 그래핀에 광이 조사될 때, 얻어지는 광 전류는 게이트 전압의 변화에 따라 양이나 음으로 바뀐다. 그래핀의 이와 같은 앰비폴라 특성과 광 응답 특성을 이용하면, 다양한 전자소자가 구현될 수 있다.Graphene is a theoretical two-dimensional material with a high mobility of about 10 ⁶ cm 2 / Vs. As a result, graphene has attracted attention as a semiconductor material capable of replacing silicon in the future. Graphene exhibits a special ambipolar characteristic that changes the majority carrier between electrons and holes around the Dirac point when changing the gate voltage (V _G ). When the graphene is irradiated with light, the resulting photocurrent changes to positive or negative as the gate voltage changes. Using such ambipolar and light responsive properties of graphene, various electronic devices can be realized.

본 발명의 일 실시예는 고속 동작의 구현과 고집적을 이룰 수 있는 그래핀을 이용한 논리소자를 제공한다.One embodiment of the present invention provides a logic device using graphene capable of high speed operation and high integration.

본 발명의 일 실시예는 이러한 논리소자의 제조 및 동작 방법을 제공한다.One embodiment of the present invention provides a method of manufacturing and operating such a logic device.

본 발명의 일 실시예에 의한 논리소자는 그래핀을 채널로 구비하는 그래핀 트랜지스터와, 상기 그래핀을 사이에 두고 상기 그래핀 트랜지스터의 게이트 전극과 마주하는 광 밸브층를 포함한다.A logic device according to an embodiment of the present invention includes a graphene transistor having a graphene channel and a light valve layer facing the gate electrode of the graphen transistor with the graphene interposed therebetween.

상기 그래핀 트랜지스터는 게이트 전극이 상기 채널 위에 있는 탑(top) 구조이거나 상기 게이트 전극이 상기 채널 아래에 있는 바텀(bottom) 구조일 수 있다.The graphene transistor may have a top structure with a gate electrode on the channel or a bottom structure with the gate electrode below the channel.

상기 광 밸브층은 상기 그래핀층 상에 형성된 상변화층과, 상기 상변화층 상에 형성된 투광성 게이트 전극을 포함할 수 있다.The light valve layer may include a phase change layer formed on the graphene layer and a light transmissive gate electrode formed on the phase change layer.

본 발명의 다른 실시예에 의한 논리소자는 그래핀층과, 상기 그래핀층의 한쪽에 접촉된 제1 전극과, 상기 그래핀층의 다른 쪽에 접촉된 제2 전극과, 상기 제1 및 제2 전극 사이의 상기 그래핀층의 어느 한 면에 구비된 제1 입력단과, 상기 그래핀층을 사이에 두고 상기 제1 입력단과 마주하는 제2 입력단을 포함한다.A logic element according to another embodiment of the present invention includes a graphene layer, a first electrode contacted to one side of the graphene layer, a second electrode contacted to the other side of the graphene layer, A first input end on one side of the graphene layer and a second input end opposite the first input end with the graphene layer therebetween.

이러한 논리소자에서, 상기 제1 입력단은 전압이 인가되는 입력단일 수 있다. 또한, 상기 제2 입력단은 광이 조사되는 입력단일 수 있다.In such a logic element, the first input may be a single input to which a voltage is applied. Also, the second input terminal may be a single input to which light is irradiated.

상기 입력단은 상기 조사되는 광의 통과 여부를 결정하는 전압이 인가되는 입력단일 수 있다.The input terminal may be a single input to which a voltage for determining whether the irradiated light passes is applied.

상기 제1 입력단은 게이트 전극을 포함할 수 있다.The first input terminal may include a gate electrode.

상기 제2 입력단은 상변화층과 상기 상변화층 상에 형성된 투명 게이트 전극을 포함할 수 있다.The second input terminal may include a phase change layer and a transparent gate electrode formed on the phase change layer.

본 발명의 일 실시예에 의한 논리소자의 동작방법은 그래핀층의 양단 사이에 전위차를 유지하고, 상기 양단 사이의 상기 그래핀층의 어느 한 면에 구비된 제1 입력단을 통해 제1 입력신호를 입력하고, 상기 그래핀층을 사이에 두고 상기 제1 입력단과 마주하는 제2 입력단을 통해 제2 입력신호를 입력하고, 상기 제1 및 제2 입련신호가 입력된 상태에서 상기 그래핀층의 전류를 측정하고, 상기 측정된 전류를 기준 전류와 비교하며, 상기 비교결과에 따라 논리값을 결정하는 과정을 포함한다.A method of operating a logic device according to an embodiment of the present invention includes the steps of maintaining a potential difference between both ends of a graphene layer and inputting a first input signal through a first input terminal provided on one side of the graphene layer A second input signal is input through a second input terminal facing the first input terminal with the graphene layer interposed therebetween, and a current of the graphene layer is measured in a state where the first and second input signals are input Comparing the measured current with a reference current, and determining a logic value according to the comparison result.

이러한 동작 방법에서, 상기 제1 입력신호를 입력하는 과정은 상기 제1 입력단에 전압을 인가하고, 상기 제1 입력단에 인가된 전압의 극성을 판단하며, 상기 제1 입력단에 인가된 전압의 극성에 따라 상기 제1 입력신호를 0 또는 1로 설정하는 과정을 더 포함할 수 있다.In this operation method, in the step of inputting the first input signal, a voltage is applied to the first input terminal, a polarity of a voltage applied to the first input terminal is determined, and a polarity of a voltage applied to the first input terminal And setting the first input signal to 0 or 1.

상기 제2 입력신호를 입력하는 과정은 상기 제2 입력단에 광을 조사하고, 상기 제2 입력단의 광 투과 여부를 결정하는 전압을 인가하며, 상기 제2 입력단의 광 투과 여부에 따라 상기 제2 입력신호를 0 또는 1로 설정하는 과정을 포함할 수 있다.Wherein the second input signal is a signal for applying a voltage to the second input terminal to determine whether light is transmitted through the second input terminal, And setting the signal to 0 or 1.

상기 비교결과에 따라 논리값을 결정하는 과정은 상기 측정된 전류가 상기 기준전류보다 클 때,‘하이(high)’로 판단하고, 상기 기준전류보다 작을 때,‘로우(low)’로 판단하고, 상기 측정된 전류가‘하이’일 때, 상기 논리값을 0 또는 1 설정하며, 상기 측정된 전류가‘로우’일 때, 상기 논리값을 상기‘하이’일 때와 반대로 설정하는 과정을 더 포함할 수 있다.The process of determining a logic value according to the comparison result may determine that the measured current is 'high' when the measured current is greater than the reference current and may be 'low' when the measured current is less than the reference current Setting the logic value to 0 or 1 when the measured current is high and setting the logic value to be opposite to the logic value when the measured current is low .

상기 전압은 상기 제2 입력단에 포함된 구성요소들 중 하나의 광 투과율을 변화시키는 전압일 수 있다.The voltage may be a voltage that changes the light transmittance of one of the components included in the second input terminal.

상기 제1 입력단은 상기 그래핀층과 이격된 게이트 전극일 수 있다.The first input may be a gate electrode spaced apart from the graphene layer.

상기 제2 입력단은 상기 그래핀층 상에 형성된 상변화층과 상기 상변화층 상에 형성된 투명 게이트 전극을 포함할 수 있다.The second input may include a phase change layer formed on the graphene layer and a transparent gate electrode formed on the phase change layer.

본 발명의 일 실시예에 의한 논리소자의 제조방법은 기판 상에 그래핀 트랜지스터를 형성하고, 상기 그래핀 트랜지스터의 채널을 사이에 두고 상기 그래핀 트랜지스터의 게이트 전극과 마주하는 광 밸브층을 형성하는 과정을 포함한다.A method of manufacturing a logic device according to an embodiment of the present invention includes forming a graphene transistor on a substrate and forming a light valve layer facing a gate electrode of the graphen transistor with a channel of the graphen transistor interposed therebetween &Lt; / RTI >

이러한 제조방법에서, 상기 그래핀 트랜지스터는 채널로 사용되는 그래핀층과, 상기 그래핀층의 한쪽에 접촉되는 제1 전극과, 상기 그래핀층의 다른 쪽에 접촉되는 제2 전극과, 상기 제1 및 제2 전극 사이의 상기 그래핀층의 위 또는 아래에 구비된 게이트 전극을 포함할 수 있다.In this manufacturing method, the graphene transistor includes a graphene layer used as a channel, a first electrode contacting one side of the graphene layer, a second electrode contacting the other side of the graphene layer, And a gate electrode provided above or below the graphene layer between the electrodes.

상기 광 밸브층을 형성하는 과정은 상기 그래핀 트랜지스터의 상기 게이트 전극과 마주하는 위치에 상변화층을 형성하고, 상기 상변화층 상에 상기 투명 게이트 전극을 형성하는 과정을 더 포함할 수 있다.The process of forming the light valve layer may further include forming a phase change layer at a position facing the gate electrode of the graphene transistor and forming the transparent gate electrode on the phase change layer.

상기 광 밸브층은 상기 그래핀 트랜지스터를 형성하기 전이나 후에 형성할 수 있다.The light valve layer may be formed before or after the graphene transistor is formed.

본 발명의 일 실시예에 의한 논리소자는 그래핀을 채널로 이용하여 고속으로 동작될 수 있다.The logic device according to an embodiment of the present invention can operate at high speed using graphene as a channel.

본 발명의 일 실시예에 의한 논리소자는 하나의 단일소자로 배타적 논리합(exclusive OR)(XOR)의 논리연산을 수행할 수 있는 바, 이러한 논리동작을 수행하기 위해 적어도 2개의 소자를 필요로 하는 기존의 논리소자보다 집적도를 높일 수 있다.A logic element according to an embodiment of the present invention can perform a logical operation of an exclusive OR (XOR) with one single element, which requires at least two elements to perform this logic operation The degree of integration can be made higher than that of conventional logic devices.

본 발명의 일 실시예에 의한 논리소자는 동일 전압인가 조건에서는 광의 조사 여부에 따라 서로 다른 논리 동작을 수행하므로, 광 스위치로 응용될 수도 있다.The logic device according to an embodiment of the present invention performs different logic operations according to whether light is irradiated under the same voltage application condition, and thus may be applied as an optical switch.

도 1은 본 발명의 일 실시예에 의한 그래핀을 이용한 논리소자를 나타낸 단면도이다.
도 2는 본 발명의 다른 실시예에 의한 그래핀을 이용한 논리소자를 나타낸 단면도이다.
도 3은 도 1 및 도 2의 논리소자에 구비된 그래핀층에 대한 전류-전압 특성을 나타낸 그래프이다.
도 4는 도 1 및 도 2의 논리소자의 논리표를 나타낸다.
도 5 및 도 6은 도 4의 논리표에서 입력신호의 설정을 다르게 하였을 때의 논리표를 나타낸다.
도 7은 본 발명의 일 실시예에 의한 논리소자의 동작 방법을 설명하기 위한 단면도이다.
도 8은 도 1 및 도 2의 논리소자에 사용된 상변화층의 물성에 따른 광 투과율 특성을 나타낸 그래프이다.
도 9 내지 도 12는 본 발명의 일 실시예에 의한 논리소자의 제조방법을 단계별로 나타낸 단면도들이다.
도 13 내지 도 17은 본 발명의 다른 실시예에 의한 논리소자의 제조방법을 단계별로 나타낸 단면도들이다.1 is a cross-sectional view illustrating a logic device using graphene according to an embodiment of the present invention.
2 is a cross-sectional view illustrating a logic device using graphene according to another embodiment of the present invention.
FIG. 3 is a graph showing current-voltage characteristics of a graphene layer provided in the logic device of FIGS. 1 and 2. FIG.
Fig. 4 shows a logical table of the logic elements of Figs. 1 and 2. Fig.
5 and 6 show a logic table when the input signal is set differently in the logic table of FIG.
7 is a cross-sectional view illustrating a method of operating a logic device according to an embodiment of the present invention.
8 is a graph showing light transmittance characteristics according to physical properties of the phase change layer used in the logic devices of FIGS. 1 and 2. FIG.
9 to 12 are cross-sectional views illustrating steps of a method of manufacturing a logic device according to an embodiment of the present invention.
13 to 17 are cross-sectional views illustrating steps of a method of manufacturing a logic device according to another embodiment of the present invention.

이하, 본 발명의 일 실시예에 의한 그래핀을 이용한 논리소자와 그 제조 및 동작 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.Hereinafter, a logic device using graphene according to an embodiment of the present invention and its manufacturing and operation method will be described in detail with reference to the accompanying drawings. In this process, the thicknesses of the layers or regions shown in the figures are exaggerated for clarity of the description.

먼저, 본 발명의 일 실시예에 의한 논리소자(이하, 제1 논리소자)를 설명한다.First, a logic element (hereinafter referred to as a first logic element) according to an embodiment of the present invention will be described.

도 1을 참조하면, 본 발명의 일 실시예에 의한 논리소자는 기판(20) 상에 제1 게이트 전극(22)이 형성되어 있다. 제1 게이트 전극(22)은 기판(20)의 일부 영역 상에 구비될 수 있다. 기판(20)은 반도체 기판 또는 절연성 기판일 수 있다. 기판(20) 상에 제1 게이트 전극(22)을 덮는 절연층(24)이 존재한다. 절연층(24)의 상부면은 평평할 수 있다. 절연층(24)은 제1 게이트 전극(22)에 대한 게이트 절연층일 수 있다. 절연층(24)은, 예를 들면 실리콘 산화물층일 수 있다. 절연층(24)은 질화물층일 수도 있는데, 예를 들면 실리콘 질화물층일 수 있다. 절연층(24) 상에 그래핀층(26)이 존재한다. 그래핀층(26)은 단일층일 수 있다. 그래핀층(26)은 복수의 단일 그래핀을 포함하여 구성된 층일 수도 있다. 그래핀층(26)의 한쪽에 제1 전극(28)이 구비되어 있다. 그래핀층(26)의 다른 쪽에 제2 전극(30)이 구비되어 있다. 제1 및 제2 전극(28, 30)은 그래핀층(26)을 사이에 두고 마주할 수 있다. 제1 및 제2 전극(28, 30)은 그래핀층(26)과 접촉된다. 제1 전극(28)은 그래핀층(26)의 일부와 겹칠 수 있다. 이때, 제1 전극(28)의 일부는 그래핀층(26) 상에 구비될 수 있다. 반대로, 제1 전극(28)의 일부가 그래핀층(26)으로 덮일 수도 있다. 제2 전극(30)은 그래핀층(26)의 일부와 겹칠 수 있다. 이때, 제2 전극(30)의 일부는 그래핀층(26) 상에 구비될 수 있다. 반대로, 제2 전극(30)의 일부가 그래핀층(26)으로 덮일 수도 있다. 제1 및 제2 전극(28, 30) 중 하나는 소스 전극이고, 나머지는 드레인 전극일 수 있다. 제1 전극(28)과 제2 전극(30) 사이의 그래핀층(26) 상에 상변화층(32)과 제2 게이트 전극(34)이 순차적으로 적층되어 있다. 상변화층(32)과 제2 게이트 전극(34)은 제1 및 제2 전극(28, 30)과 이격되어 있다. 제1 및 제2 전극(28, 30)과 상변화층 및 제2 게이트 전극(34) 사이에 층간 절연층(미도시)이 구비될 수 있다. 상변화층(32)은 결정질 또는 비정질이 될 수 있다. 상변화층(32)의 물성에 따라 상변화층(32)의 광 투과율은 30% 이상 차이가 날 수 있다. 따라서 상변화층(32)은 물성에 따라 투광층으로 혹은 차광층이 될 수 있다. 상기 차광층이라는 것은 상대적인 의미로써 상기 투광층보다 광 투과율이 훨씬 작은 경우를 나타낼 수 있다. 상변화층(32)의 상태는 제2 게이트 전극(34)에 전압이 인가될 때, 상변화층(32)에 흐르는 전류에 의해 결정될 수 있다. 상변화층(32)은 GST(Ge₂Sb₂Te₅)와 같은 통상적인 상변화 물질일 수 있다. 제2 게이트 전극(34)은 투명 전극이다. 제2 게이트 전극(34) 재질은 투명 전도성 산화물(Transparent Conductive Oxide)(TCO)일 수 있는데, 예를 들면 ITO(Indium Tin Oxide) 일 수 있다. 제2 게이트 전극(34)에 인가되는 전압에 따라 상변화층(32)의 광 투광성이 달라진다는 점에서 상변화층(32)과 제2 게이트 전극(34)을 포함하는 적층물은 입사되는 광의 투과 여부를 결정하는 층으로써, 광 밸브층이라 할 수 있다. 상술한 바와 같은 제1 논리소자에 광을 비추기 위한 광원(36)이 구비될 수 있다. 광원(36)은 제2 게이트 전극(34) 위에 구비될 수 있다. 광원(36)은 제2 게이트 전극(34)과 상변화층(32)을 통해 그래핀층(26)에 광을 조사하기 위한 것이다. 광원(36)은 제2 게이트 전극(34)과 이격되어 있다. 광원(36)과 제2 게이트 전극(34) 사이에는 투명한 절연물질이 존재할 수 있다. 광원(34)은 제2 게이트 전극(34)을 포함해서 그 둘레까지 광을 조사하는 광원일 수 있다. 이 경우, 제2 게이트 전극(34) 둘레의 그래핀층(26)을 덮는 층간 절연층은 차광층일 수 있다. 광원(34)은 제2 게이트 전극(34) 바로 위에 구비되어 제2 게이트 전극(34)에만 광이 조사되는 구조를 갖는 것일 수도 있다. 이 경우에는 제2 게이트 전극(34) 둘레의 그래핀층(26)을 덮는 층간 절연층은 차광층으로 제한되지 않을 수 있다. 광원(36)은, 예를 들면 레이저 일 수 있는데, 적외선 영역에서부터 자외선 영역 중, 어느 한 영역의 파장을 갖는 레이저일 수 있다.Referring to FIG. 1, a logic device according to an embodiment of the present invention includes a first gate electrode 22 formed on a substrate 20. The first gate electrode 22 may be provided on a portion of the substrate 20. The substrate 20 may be a semiconductor substrate or an insulating substrate. There is an insulating layer 24 covering the first gate electrode 22 on the substrate 20. [ The upper surface of the insulating layer 24 may be flat. The insulating layer 24 may be a gate insulating layer for the first gate electrode 22. The insulating layer 24 may be, for example, a silicon oxide layer. The insulating layer 24 may be a nitride layer, for example a silicon nitride layer. A graphene layer 26 is present on the insulating layer 24. The graphene layer 26 may be a single layer. The graphene layer 26 may be a layer comprising a plurality of single graphenes. A first electrode 28 is provided on one side of the graphene layer 26. And the second electrode 30 is provided on the other side of the graphene layer 26. The first and second electrodes 28 and 30 may face each other with the graphene layer 26 therebetween. The first and second electrodes 28 and 30 are in contact with the graphene layer 26. The first electrode 28 may overlap a portion of the graphene layer 26. At this time, a part of the first electrode 28 may be provided on the graphene layer 26. Conversely, a portion of the first electrode 28 may be covered with a graphene layer 26. The second electrode 30 may overlap a portion of the graphene layer 26. At this time, a part of the second electrode 30 may be provided on the graphene layer 26. Conversely, a part of the second electrode 30 may be covered with the graphene layer 26. One of the first and second electrodes 28 and 30 may be a source electrode and the other may be a drain electrode. A phase change layer 32 and a second gate electrode 34 are sequentially stacked on the graphene layer 26 between the first electrode 28 and the second electrode 30. The phase change layer 32 and the second gate electrode 34 are spaced apart from the first and second electrodes 28 and 30. An interlayer insulating layer (not shown) may be provided between the first and second electrodes 28 and 30 and the phase change layer and the second gate electrode 34. The phase change layer 32 may be crystalline or amorphous. The light transmittance of the phase change layer 32 may differ by 30% or more depending on the physical properties of the phase change layer 32. Therefore, the phase-change layer 32 may be a light-transmitting layer or a light-shielding layer depending on physical properties. The light shielding layer has a relatively lower light transmittance than the light transmitting layer. The state of the phase change layer 32 may be determined by the current flowing through the phase change layer 32 when a voltage is applied to the second gate electrode 34. [ The phase change layer 32 may be a conventional phase change material such as GST (Ge ₂ Sb ₂ Te ₅ ). The second gate electrode 34 is a transparent electrode. The second gate electrode 34 may be a transparent conductive oxide (TCO), for example, indium tin oxide (ITO). The layered structure including the phase change layer 32 and the second gate electrode 34 differs from the layered structure including the phase change layer 32 and the second gate electrode 34 in that the light transmittance of the phase change layer 32 is changed according to the voltage applied to the second gate electrode 34 It is a layer that determines whether or not to permeate, which can be called a light valve layer. A light source 36 for illuminating light may be provided in the first logic element as described above. The light source 36 may be provided on the second gate electrode 34. The light source 36 is for irradiating light to the graphene layer 26 through the second gate electrode 34 and the phase change layer 32. The light source 36 is spaced apart from the second gate electrode 34. A transparent insulating material may be present between the light source 36 and the second gate electrode 34. The light source 34 may include a second gate electrode 34 and may be a light source that irradiates light to the periphery thereof. In this case, the interlayer insulating layer covering the graphene layer 26 around the second gate electrode 34 may be a light shielding layer. The light source 34 may be provided directly on the second gate electrode 34 so that the second gate electrode 34 is irradiated with light. In this case, the interlayer insulating layer covering the graphene layer 26 around the second gate electrode 34 may not be limited to the light shielding layer. The light source 36 may be, for example, a laser, and may be a laser having a wavelength in any one of the infrared region to the ultraviolet region.

다음, 본 발명의 다른 실시예에 의한 논리소자(이하, 제2 논리소자)를 도 2를 참조하여 설명한다. 이 과정에서는 상기 제1 논리소자와 다른 부분에 대해서만 설명한다. 상기 제1 논리소자의 설명에서 설명된 부재와 동일한 부재에 대해서는 설명한 참조번호를 그대로 사용한다.Next, a logic element (hereinafter referred to as a second logic element) according to another embodiment of the present invention will be described with reference to FIG. In this process, only the portions different from the first logic element will be described. The same reference numerals as those described in the description of the first logic element are used as they are.

도 2에 도시된 제2 논리소자는 도 1의 제1 논리소자에서 제1 게이트 전극(22)이 그래핀층(26) 위에, 상변화층(32)과 제2 게이트 전극(34)이 그래핀층(26) 아래에 각각 구비된 경우에 해당한다. 제1 게이트 전극(22)을 기준으로 한다면, 도 1의 상기 제1 논리소자는 바텀 게이트 구조이고, 도 2의 상기 제2 논리소자는 탑 게이트 구조이다. 도 2에서 제1 및 제2 게이트 전극(22, 34)의 역할은 도 1에서와 동일할 수 있다. 그래핀층(26)과 제1 및 제2 전극(28, 30) 사이의 배치 관계는 도 1과 동일할 수 있다.The second logic element shown in FIG. 2 has a first gate electrode 22 in the first logic element of FIG. 1 on the graphene layer 26, a phase change layer 32 and a second gate electrode 34 on the graphene layer 26, (26), respectively. With reference to the first gate electrode 22, the first logic element in Fig. 1 is a bottom gate structure, and the second logic element in Fig. 2 is a top gate structure. In FIG. 2, the role of the first and second gate electrodes 22 and 34 may be the same as in FIG. The arrangement relationship between the graphene layer 26 and the first and second electrodes 28 and 30 may be the same as in Fig.

도 2를 참조하면, 기판(40) 상에 제2 게이트 전극(34)과 상변화층(32)이 순차적으로 적층되어 있다. 기판(40)은 광원(36)에서 조사되는 광에 대해 투명한 절연성 기판일 수 있다. 상변화층(32)과 제2 게이트 전극(34) 둘레의 기판(40)은 절연층(42)으로 덮여 있다. 절연층(42)은 차광층일 수 있다. 절연층(42)의 상부면의 높이와 상변화층(32)의 상부면의 높이는 같을 수 있다. 절연층(42) 상에 제1 및 제2 전극(28, 30)과 그래핀층(26)이 존재한다. 그래핀층(26)은 상변화층(32)과 접촉되고, 상변화층(32)을 덮는다. 그래핀층(26) 상에 절연층(24)과 제1 게이트 전극(22)이 순차적으로 적층되어 있다. 제1 및 제2 게이트 전극(22, 34)은 그래핀층(26)을 사이에 두고 상하로 마주할 수 있다.Referring to FIG. 2, a second gate electrode 34 and a phase change layer 32 are sequentially stacked on a substrate 40. The substrate 40 may be an insulating substrate which is transparent to light emitted from the light source 36. [ The phase change layer 32 and the substrate 40 around the second gate electrode 34 are covered with an insulating layer 42. The insulating layer 42 may be a light shielding layer. The height of the top surface of the insulating layer 42 and the height of the top surface of the phase change layer 32 may be the same. The first and second electrodes 28, 30 and the graphene layer 26 are present on the insulating layer 42. The graphene layer 26 is in contact with the phase change layer 32 and covers the phase change layer 32. An insulating layer 24 and a first gate electrode 22 are sequentially stacked on the graphene layer 26. The first and second gate electrodes 22 and 34 can face each other with the graphene layer 26 therebetween.

상술한 제1 및 제2 논리소자에서 광원(36)은 논리소자의 구성요소에서 제외될 수 있다. 광원(36)은 단지 논리소자에 광을 조사하는 광 조사 수단의 하나일 수 있다. 또한, 상기 제1 및 제2 논리소자에는 새로운 구성요소가 추가되거나 구성요소의 형태가 변형될 수도 있다. 따라서 상기 제1 및 제2 논리소자의 구조는 도 1 및 도 2에 예시한 것으로 제한되지 않는다.The light source 36 in the above-described first and second logic elements can be excluded from the components of the logic element. The light source 36 may be one of the light irradiating means for irradiating the light to the logic element only. In addition, new components may be added to the first and second logic elements, or the shape of the components may be modified. Therefore, the structures of the first and second logic elements are not limited to those illustrated in FIGS. 1 and 2. FIG.

도 3은 상기 제1 또는 제2 논리소자에 구비된 그래핀층(26)에 대한 전류(I_D)-전압(V_G) 특성을 보여주기 위한 것으로, 제1 또는 제2 논리소자에서 상변화층(32)과 제2 게이트 전극(34)을 제거한 다음, 그래핀층(26)에 광을 조사하여 측정한 결과이다. 도 3의 결과를 얻는 동안에 드레인 전극, 예를 들면 제2 전극(30)에 인가되는 전압(V_D)은 0.5V를 유지할 수 있다. 도 3에서 가로축은 제1 게이트 전극(22)에 인가되는 전압(V_G)을 나타내고, 왼쪽 세로축은 드레인 전류(I_D)를 나타내고, 오른쪽 세로축은 광전류를 나타낸다. 도 3에서 제1 그래프(G1)는 레이저 오프 특성을 나타낸 것으로, 그래핀층(26)에 레이저를 조사하지 않을 때의 전류-전압 특성을 나타낸 것이다. 제2 그래프(G2)는 레이저 온 특성을 나타낸 것으로, 그래핀층(26)에 레이저를 조사하였을 때의 전류-전압 특성을 나타낸 것이다. 제3 그래프(G3)는 그래핀층(26)의 광 전류(PC)를 나타낸다.FIG. 3 is a graph showing current (I _D ) -voltage (V _G ) characteristics for the graphene layer 26 provided in the first or second logic device. In the first or second logic device, The first gate electrode 32 and the second gate electrode 34 are removed, and then the graphene layer 26 is irradiated with light. The voltage (V _D ) applied to the drain electrode, for example, the second electrode 30, can be maintained at 0.5 V while obtaining the result of FIG. In FIG. 3, the abscissa represents the voltage (V _G ) applied to the first gate electrode 22, the left ordinate represents the drain current (I _D ), and the right ordinate represents the photocurrent. In FIG. 3, the first graph G1 shows the laser off characteristic, and shows the current-voltage characteristic when the laser beam is not irradiated to the graphene layer 26. FIG. The second graph G2 shows the laser on characteristic and shows the current-voltage characteristic when the laser beam is irradiated to the graphene layer 26. Fig. The third graph G3 shows the photocurrent (PC) of the graphene layer 26. [

도 3의 제1 및 제2 그래프(G1, G2)를 참조하면, 그래핀층(26)은 앰비폴라(ambipolar) 특성을 갖는 것을 알 수 있다. 곧, 드레인 전류는 제1 게이트 전극(22)에 양의전압이 인가될 때와 음의 전압이 인가될 때, 모두 측정된다. 그리고 제1 게이트 전극(22)에 인가되는 전압이 음의 전압일 때는 디락 포인트의 특성을 나타내는 음의 전압보다 낮은 전압에서 레이저 온 전류(레이저가 조사될 때, 측정되는 드레인 전류)는 레이저 오프 전류(레이저가 조사되지 않을 때, 측정되는 드레인 전류)보다 작다. 반면, 제1 게이트 전극(22)에 인가되는 전압이 양의 전압일 때, 레이저 온 전류는 레이저 오프 전류보다 크다. 이에 따라 제1 게이트 전극(22)에 양의 전압이 인가될 때, 그래핀층(26)은 광의 조사 여부에 따라 2가지 다른 전류값을 갖는다. 그래핀층(26)은 또한 제1 게이트 전극(22)에 음의 전압이 인가될 때, 광의 조사 여부에 따라 2가지 다른 전류값을 갖는다. 상기 2가지 다른 전류값은 2가지 다른 상태를 나타낼 수 있다. 상기 2가지 다른 상태 중 하나는 논리값 “1”을, 나머지는 논리값 “0”을 나타낼 수 있다.Referring to the first and second graphs G1 and G2 of FIG. 3, it can be seen that the graphene layer 26 has an ambipolar characteristic. The drain current is measured both when a positive voltage is applied to the first gate electrode 22 and when a negative voltage is applied. When the voltage applied to the first gate electrode 22 is a negative voltage, the laser on current (the drain current measured when the laser is irradiated) at a voltage lower than the negative voltage indicating the characteristic of the break point is the laser off current (The drain current measured when the laser is not irradiated). On the other hand, when the voltage applied to the first gate electrode 22 is a positive voltage, the laser on current is larger than the laser off current. Accordingly, when a positive voltage is applied to the first gate electrode 22, the graphene layer 26 has two different current values depending on whether light is irradiated or not. The graphene layer 26 also has two different current values depending on whether light is irradiated when a negative voltage is applied to the first gate electrode 22. [ The two different current values can represent two different states. One of the two different states may represent a logic value " 1 " and the remainder may represent a logic value " 0 ".

이와 같은 도 3의 결과로부터, 상기 제1 또는 제2 논리소자의 제1 게이트 전극(22)에 인가되는 전압의 극성을 제1 입력신호로, 그래핀층(26)에 대한 광의 조사여부를 제2 입력신호 사용하면, 상기 제1 또는 제2 논리소자의 동작은 특정한 논리연산을 수행하는 동작이 될 수 있다. 예를 들면, 제1 게이트 전극(22)에 음의 전압이 인가될 때, 상기 제1 입력신호는 0(또는 1)이 될 수 있다. 제1 게이트 전극(22)에 양(+)의 전압이 인가될 때, 상기 제1 입력신호는 1(또는 0)이 될 수 있다. 그래핀층(26)에 광이 조사될 때, 상기 제2 입력신호는 1(또는 0)이 될 수 있다. 그래핀층(26)에 광이 조사되지 않을 때, 상기 제2 입력신호는 0(또는 1)이 될 수 있다.3, the polarity of the voltage applied to the first gate electrode 22 of the first or second logic element is referred to as a first input signal, and the irradiation of the light to the graphene layer 26 is referred to as a second When an input signal is used, the operation of the first or second logic element may be an operation for performing a specific logical operation. For example, when a negative voltage is applied to the first gate electrode 22, the first input signal may be 0 (or 1). When a positive voltage is applied to the first gate electrode 22, the first input signal may be 1 (or 0). When the graphene layer 26 is irradiated with light, the second input signal may be 1 (or 0). When the graphene layer 26 is not irradiated with light, the second input signal may be 0 (or 1).

이러한 상황에서, 상기 제1 및 제2 입력신호의 조합에 따라 측정되는 드레인 전류(I_D)가 하이(high)일 때를 논리값 1(또는 0)로 설정하고, 측정되는 드레인 전류(I_D)가 로우(low)일 때를 논리값 0(또는 1)으로 설정할 수 있다.In this situation, when the drain current I _D measured according to the combination of the first and second input signals is high is set to the logical value 1 (or 0), and the measured drain current I _D Can be set to a logical value 0 (or 1) when the input signal is low.

측정되는 드레인 전류(I_D)가 ‘하이’라는 것은 광이 조사되었을 때 측정된 드레인 전류와 광이 조사되지 않았을 때 측정된 드레인 전류 중 큰 쪽을 의미하고, 로우는 작은 쪽을 의미할 수 있다. 예를 들면, 도 3의 양의 전압 영역에서 측정된 드레인 전류(I_D)가 제2 그래프(G2) 상에 있을 때,‘하이’라 할 수 있다. 그리고 드레인 전류(I_D)가 제1 그래프(G1) 상에 있을 때,‘로우’라 할 수 있다.The measured drain current I _D is "high" means a larger drain current measured when light is irradiated and a drain current measured when light is not irradiated, and the row may mean a smaller one . For example, when the drain current I _D measured in the positive voltage region of FIG. 3 is on the second graph _G 2, it can be said to be 'high'. And when the drain current I _D is on the first graph G1, it can be said to be low.

상기 설정에 따르면, 제1 게이트 전극(22)에 인가되는 전압 조건 및 그래핀층(26)에 대한 광의 조사 여부에 따라 상기 제1 또는 제2 논리소자는 도 4에 도시한 바와 같은 논리표를 갖는 논리소자가 될 수 있다.According to the above setting, the first or second logic element has a logic table as shown in FIG. 4, depending on the voltage condition applied to the first gate electrode 22 and whether or not light is applied to the graphene layer 26 It can be a logic device.

도 4의 논리표를 참조하면, 도 1의 제1 논리소자 또는 도 2의 제2 논리소자는 배타적 논리합(XOR)에 해당하는 논리연산을 수행하는 논리소자임을 알 수 있다.Referring to the logic table of FIG. 4, it can be seen that the first logic element of FIG. 1 or the second logic element of FIG. 2 is a logic element that performs a logic operation corresponding to an exclusive-OR (XOR).

도 4에서 "V_G"는 제1 게이트 전극(22)에 입력되는 전압을, "X"는 제1 입력신호를 나타낸다. 그리고 "Light"는 그래핀층(26)에 조사되는 광을, "Y"는 제2 입력신호를 나타낸다. 또한, "-(0)"은 제1 게이트 전극(22)에 인가되는 전압(VG)이 음 전압이고, 이때의 제1 입력신호(X)는 0인 것을 나타낸다. 또한, "+(1)"은 제1 게이트 전극(22)에 인가되는 전압(V_G)이 양 전압이고, 이때의 제1 입력신호(X)는 1인 것을 의미한다. 또한, "off(0)"는 그래핀층(26)에 광이 조사되지 않고, 이때의 제2 입력신호(Y)는 0인 것을 나타낸다. 또한, "On(1)"은 그래핀층(26)에 광이 조사되고, 이때의 제2 입력신호(Y)는 1인 것을 나타낸다.4, "V _G " represents a voltage input to the first gate electrode 22, and "X" represents a first input signal. "Light" represents light irradiated to the graphene layer 26, and "Y" represents a second input signal. "- (0)" indicates that the voltage VG applied to the first gate electrode 22 is a negative voltage, and the first input signal X at this time is zero. "+ (1)" means that the voltage V _G applied to the first gate electrode 22 is a positive voltage, and the first input signal X at this time is 1. "Off (0)" indicates that the graphene layer 26 is not irradiated with light, and the second input signal Y at this time is zero. "On (1)" indicates that the graphene layer 26 is irradiated with light, and the second input signal Y at this time is "1".

제1 게이트 전극(22)에 인가되는 전압이 음의 전압일 때, 제1 입력신호(X)를 0이 아니라 1로 설정하고, 제1 게이트 전극(22)에 인가되는 전압이 양의 전압일 때, 제1 입력신호(X)를 1이 아니라 0으로 설정하는 경우, 상기 제1 또는 제2 논리소자는 도 5의 논리표와 같은 배타적 논리연산을 수행할 수도 있는데, 이때는 드레인 전류가 ‘하이’일 때와 ‘로우’일 때의 논리값은 도 4와 반대가 된다. 또한, 광이 조사될 때(On)의 제2 입력신호(Y)를 1이 아니라 0으로 설정하고, 광이 조사되지 않을 때(Off)의 제2 입력신호(Y)를 0이 아니라 1로 설정하면, 상기 제1 또는 제2 논리소자는 도 6의 논리표와 같은 배타적 논리연산을 수행하는 논리소자가 될 수 있다. 도 5와 도 6의 논리값은 동일하다. 도 5 및 도 6으로부터 논리값은 같더라도 제1 및 제2 입력신호(X, Y)의 입력조건은 다를 수 있음을 알 수 있다.When the voltage applied to the first gate electrode 22 is a negative voltage, the first input signal X is set to 1 instead of 0, and when the voltage applied to the first gate electrode 22 is a positive voltage When the first input signal X is set to 0 instead of 1, the first or second logic element may perform the exclusive logical operation as shown in the logic table of FIG. 5, &Quot; and " low " are opposite to those in Fig. When the light is irradiated, the second input signal Y is set to 0 instead of 1, and when the light is not irradiated (Off), the second input signal Y is set to 1 instead of 0 When set, the first or second logic element may be a logic element performing an exclusive logical operation like the logical table of FIG. The logical values in Figs. 5 and 6 are the same. It can be seen from FIGS. 5 and 6 that the input conditions of the first and second input signals X and Y may be different even if the logical values are the same.

다음에는 이러한 배타적 논리연산을 수행하는 상기 제1 논리소자의 동작 과정을 보다 자세하게 설명한다. 이러한 과정은 상기 제2 논리소자에도 적용될 수 있다.Next, the operation of the first logic element for performing such exclusive logical operation will be described in more detail. This process can also be applied to the second logic element.

도 7을 참조하면, 제1 게이트 전극(22)에 양의 전압이 인가되고, 제1 및 제2 전극(28, 30) 사이는 소정의 전위차, 예를 들면 5V 정도의 전위차로 유지될 수 있다. 상변화층(26)은 비정질(amorphous) 상태로 두어 광원(36)으로부터 조사되는 광에 대해 투광성이 되게 한다. 이를 위해 제2 게이트 전극(34)에 세트 전압(set voltage)이 인가될 수 있다. 상기 세트 전압의 인가에 따라 상변화층(26)을 통해 전류가 흐르게 된다. 이러한 전류에 의해 상변화층(26)에 주울열(Joule heat)이 발생되고, 상변화층(26)의 상태는 비정질이 된다. 상기 세트 전압은 상변화층(26)의 온도가 순간적으로 녹는점에 이르게 되는 전압일 수 있다. 상기 세트 전압은 상변화층(26)의 물질에 따라 달라질 수 있다. 상기 세트 전압은 결정질의 상변화층(26)이 순간적으로 녹을 수 있는 시간 동안 인가될 수 있다. 상변화층(26)이 비정질이 되어 투광성이 되면서 광원(36)으로부터 조사되는 광은 제2 게이트 전극(34)과 상변화층(26)을 통과해서 그래핀층(26)에 조사된다. 광원(26)은 항상 켜진 상태일 수 있다. 그래핀층(26)에 광이 조사되면서 제1 및 제2 전극(28, 30) 사이에서 드레인 전류가 측정된다. 이때, 측정된 드레인 전류는 도 3에서 양의 전압 영역에 있는 제2 그래프(G2) 상의 드레인 전류가 될 수 있는데, 예를 들면, 제2 포인트(P2)에 해당하는 전류일 수 있다. 측정된 전류는 기준전류와 비교될 수 있다. 상기 기준 전류의 값은 도 3의 제2 포인트(P2)와 제4 포인트(P4) 사이의 전류의 값이 될 수 있다. 상기 측정된 전류는 상기 기준전류보다 크므로, 상기 측정된 전류는 ‘하이(high)’ 로 인식되고, 논리값은 ‘0’이 된다.7, a positive voltage is applied to the first gate electrode 22, and a potential difference between the first and second electrodes 28, 30 can be maintained at a predetermined potential difference, for example, about 5 V . The phase-change layer 26 is placed in an amorphous state to make it light-transmissive to the light emitted from the light source 36. To this end, a set voltage may be applied to the second gate electrode 34. The current flows through the phase change layer 26 according to the application of the set voltage. Joule heat is generated in the phase change layer 26 by this current, and the state of the phase change layer 26 becomes amorphous. The set voltage may be a voltage at which the temperature of the phase change layer 26 instantaneously melts. The set voltage may vary depending on the material of the phase change layer 26. The set voltage may be applied for a time that the crystalline phase change layer 26 can momentarily melt. The phase change layer 26 becomes amorphous and becomes translucent and the light emitted from the light source 36 passes through the second gate electrode 34 and the phase change layer 26 and is irradiated to the graphene layer 26. The light source 26 may be always on. The drain current is measured between the first and second electrodes 28 and 30 while the graphene layer 26 is irradiated with light. At this time, the measured drain current may be the drain current on the second graph G2 in the positive voltage region in FIG. 3, for example, the current corresponding to the second point P2. The measured current can be compared with the reference current. The value of the reference current may be a value of a current between the second point P2 and the fourth point P4 in FIG. Since the measured current is greater than the reference current, the measured current is recognized as 'high' and the logic value is '0'.

상술한 동작 과정에서 제1 게이트 전극(22)에 음의 전압이 인가되고, 나머지는 동일할 수 있다. 이 경우, 측정되는 전류는 도 3의 음의 전압 영역에 있는 제2 그래프(G2) 상의 드레인 전류가 될 수 있는데, 예를 들면 제3 포인트(P3)에 해당하는 전류일 수 있다. 따라서 상기 측정된 전류는 상기 기준 전류보다 작다. 따라서 상기 측정된 전류는 ‘로우(low)'인 것으로 인식되고, 논리값은 ‘1'이 된다.A negative voltage may be applied to the first gate electrode 22 in the above operation, and the rest may be the same. In this case, the measured current may be the drain current on the second graph G2 in the negative voltage range of FIG. 3, for example, the current corresponding to the third point P3. Therefore, the measured current is smaller than the reference current. Therefore, the measured current is recognized as 'low', and the logic value is '1'.

또한, 논리값이 ‘0’이 되는 상술한 동작 과정에서 상변화층(26)을 결정질로 바꾸고, 나머지는 동일할 수 있다. 상변화층(26)을 결정질로 바꾸기 위해 제2 게이트 전극(34)에 리세트 전압(reset voltage)이 인가될 수 있다. 상기 리세트 전압은 상기 세트 전압보다 낮을 수 있다. 상기 리세트 전압이 인가되는 시간은 상기 세트 전압이 인가되는 시간과 다를 수 있다. 상기 리세트 전압의 인가에 따라 상변화층(26)에 전류가 흐르고, 이 전류에 의해 상변화층(26)에 주울열이 발생된다. 이러한 주울열에 의해 비정질의 상변화층(26)이 순간적으로 녹게 되고, 이후의 냉각과정을 거치면서 상변화층(26)은 결정질이 된다. 상변화층(26)이 결정질이 되면, 상변화층(26)의 광 투과율은 도 8에 도시한 바와 같이, 비정질일 때보다 크게 낮아진다. 따라서 상변화층(26)이 결정질이 되면, 상변화층(26)은 실질적으로 차광층 역할을 한다. 이에 따라 광원(36)으로부터 조사되는 광은 상변화층(26)에 차단될 수 있다. In addition, the phase change layer 26 may be changed to a crystalline state in the above-described operation in which the logical value is '0', and the rest may be the same. A reset voltage may be applied to the second gate electrode 34 to change the phase change layer 26 to crystalline. The reset voltage may be lower than the set voltage. The time during which the reset voltage is applied may be different from the time during which the set voltage is applied. A current flows through the phase change layer 26 in accordance with the application of the reset voltage and joule heat is generated in the phase change layer 26 by the current. The amorphous phase change layer 26 is momentarily melted by the Joule heat, and the phase change layer 26 becomes crystalline through the subsequent cooling process. When the phase-change layer 26 becomes crystalline, the light transmittance of the phase-change layer 26 becomes significantly lower than that when it is amorphous, as shown in Fig. Thus, when the phase change layer 26 becomes crystalline, the phase change layer 26 substantially acts as a light shield layer. Accordingly, the light emitted from the light source 36 can be blocked by the phase-change layer 26.

그러므로 논리값이 ‘0’이 되는 상술한 동작 과정에서 상변화층(26)이 결정질로 바뀌는 경우, 제1 및 제2 전극(28, 30) 사이에서 측정되는 드레인 전류는 광이 조사되지 않는 상태에서 측정되는 드레인 전류, 곧 레이저 오프 전류가 된다. 이때 측정되는 전류는 도 3의 양의 전압영역에서 제1 그래프(G1) 상의 전류, 예를 들면 제4 포인트(P4)에 해당하는 전류일 수 있다. 따라서 측정된 전류는 상기 기준전류보다 작고,‘로우’로 인식되며, 논리값은‘1’이 된다.Therefore, when the phase-change layer 26 is changed to a crystalline state in the above-described operation in which the logical value is '0', the drain current measured between the first and second electrodes 28 and 30 is a state in which light is not irradiated The laser current is measured, and the laser off current is obtained. The current measured at this time may be a current on the first graph G1 in the positive voltage region of FIG. 3, for example, a current corresponding to the fourth point P4. Therefore, the measured current is smaller than the reference current, is recognized as 'low', and the logic value is '1'.

또한, 논리값이 ‘0’이 되는 상술한 동작 과정에서 제1 게이트 전극(22)에 음의 전압을 인가하고, 상변화층(26)을 결정질로 변화시키는 경우, 제1 및 제2 전극(28, 30) 사이에서 측정되는 드레인 전류는 도 3의 음의 전압 영역에 있는 제1 그래프(G1) 상의 전류, 예를 들면 제1 포인트(P1)에 해당하는 전류일 수 있다. 따라서 상기 측정된 전류는 상기 기준전류보다 크고, ‘하이’로 인식되며, 논리값은 ‘0’이 된다.When a negative voltage is applied to the first gate electrode 22 and the phase change layer 26 is changed to a crystalline state in the above-described operation in which the logic value is '0', the first and second electrodes 28, and 30 may be a current on the first graph G1 in the negative voltage region of FIG. 3, for example, a current corresponding to the first point P1. Therefore, the measured current is larger than the reference current, is recognized as 'high', and the logical value becomes '0'.

도 5 또는 도 6의 논리표에 따르면, 상술한 동작에 따른 논리값은 반대가 될 수도 있다.According to the logic table of Fig. 5 or 6, the logical value according to the above-described operation may be reversed.

상술한 동작에서 제1 게이트 전극(22)에 인가되는 전압의 극성이 제1 입력신호(X)가 되므로, 제1 게이트 전극(22)은 전압이 인가되는 입력단의 하나로 볼 수 있다. 또 그래핀층(26)에 대한 광의 조사여부는 제2 입력신호(Y)가 되는데, 조사되는 광은 상변화층(32)과 제2 게이트 전극(34)을 통과해서 그래핀층(26)에 도달되고, 제2 게이트 전극(34)에 인가되는 전압에 따른 상변화층(32)의 물성 상태에 따라 광의 통과여부가 결정된다. 따라서 상변화층(32)과 제2 게이트 전극(34)을 포함하는 적층물은 제2 입력신호(Y)가 입력되는 입력단으로 볼 수 있다. 제2 게이트 전극(34)에 조사되는 광이 그래핀층(32)에 도달되기 위해서는 제2 게이트 전극(34)에 전압이 인가되고, 그에 따른 전류가 상변화층(32)을 흐르면서 상변화층(32)의 물성이 바뀌어야 한다. 이러한 사실을 감안하면, 상변화층(32)과 제2 게이트 전극(34)을 포함하는 적층물은 조사된 광의 통과 여부를 결정하는 전압이 인가되는 입력단이라 할 수도 있다.In the above operation, since the polarity of the voltage applied to the first gate electrode 22 becomes the first input signal X, the first gate electrode 22 can be regarded as one of the input terminals to which the voltage is applied. The irradiation of light to the graphene layer 26 becomes the second input signal Y. The emitted light passes through the phase change layer 32 and the second gate electrode 34 and reaches the graphene layer 26 And whether or not the light passes is determined according to the physical state of the phase change layer 32 according to the voltage applied to the second gate electrode 34. Therefore, the laminate including the phase change layer 32 and the second gate electrode 34 can be regarded as an input terminal through which the second input signal Y is inputted. A voltage is applied to the second gate electrode 34 in order for the light to be irradiated to the second gate electrode 34 to reach the graphene layer 32 and a current is applied to the phase change layer 32 32) should be changed. In consideration of this fact, the laminate including the phase change layer 32 and the second gate electrode 34 may be an input terminal to which a voltage for determining whether the irradiated light passes or not is applied.

다음에는 도 9 내지 도 12를 참조하여 본 발명의 일 실시예에 의한 논리소자의 제조방법을 설명한다.Next, a method of manufacturing a logic device according to an embodiment of the present invention will be described with reference to FIGS. 9 to 12. FIG.

도 9를 참조하면, 기판(20) 상에 제1 게이트 전극(22)을 형성한다. 기판(20) 상에 제1 게이트 전극(22)을 덮는 절연층(24)을 형성한다. 절연층(24)의 상부면을 평탄화한다. 절연층(24)은 산화물 또는 질화물로 형성할 수 있다. 예를 들면, 절연층(24)은 SiO2와 같은 실리콘 산화물층으로 형성할 수 있다. 다음, 도 10에 도시한 바와 같이, 절연층(24) 상에 그래핀층(26)을 형성한다. 그래핀층(26)은 다양한 그래핀 형성방법, 예를 들면 CVD(Chemical Vapor Deposition) 방법을 이용하여 그래핀을 형성한 후, 형성된 그래핀을 절연층(24) 상의 정해진 위치에 전사하여 형성할 수 있다. 그래핀층(26)은 단일층 또는 복층일 수 있다.Referring to FIG. 9, a first gate electrode 22 is formed on a substrate 20. An insulating layer 24 is formed on the substrate 20 so as to cover the first gate electrode 22. The upper surface of the insulating layer 24 is planarized. The insulating layer 24 may be formed of an oxide or nitride. For example, the insulating layer 24 may be formed of a silicon oxide layer such as SiO2. Next, a graphene layer 26 is formed on the insulating layer 24, as shown in Fig. The graphene layer 26 can be formed by forming graphene using various graphene forming methods, for example, a CVD (Chemical Vapor Deposition) method, and then transferring the formed graphene to a predetermined position on the insulating layer 24 have. The graphene layer 26 may be a single layer or a multi-layer.

다음, 도 11에 도시한 바와 같이, 절연층(24) 상에 제1 및 제2 전극(28, 30)을 형성한다. 제1 및 제2 전극(28, 30)은 절연층(24) 상에 그래핀층(26)을 덮는 도전층(미도시)을 형성한 다음, 상기 도전층을 패터닝하여 형성할 수 있다. 상기 도전층은 그래핀 트랜지스터의 소스 및 드레인 전극으로 사용되는 통상의 물질로 형성할 수 있다. 제1 전극(28)은 그래핀층(26)의 한쪽과 겹치도록 형성할 수 있다. 제2 전극(30)도 그래핀층(26)의 다른 쪽과 겹치도록 형성할 수 있다.Next, as shown in Fig. 11, first and second electrodes 28 and 30 are formed on the insulating layer 24. Then, as shown in Fig. The first and second electrodes 28 and 30 may be formed by forming a conductive layer (not shown) on the insulating layer 24 to cover the graphene layer 26 and then patterning the conductive layer. The conductive layer may be formed of a conventional material used as a source and a drain electrode of a graphene transistor. The first electrode 28 may be formed to overlap with one side of the graphene layer 26. The second electrode 30 may also be formed to overlap with the other side of the graphene layer 26.

다음, 도 12를 참조하면, 제1 및 제2 전극(28, 30) 사이의 그래핀층(26) 상에 상변화층(32) 및 제2 게이트 전극(34)을 순차적으로 적층한다. 상변화층(32)은 통상의 상변화 물질로 형성할 수 있는데, 예를 들면 상변화 메모리 소자에서 스토리지 노드에 사용되는 상변화 물질, 예컨대 GST로 형성할 수 있다. 상변화층(32)은 제1 및 제2 전극(28, 30)으로부터 이격된 위치에 형성할 수 있다. 제2 게이트 전극(34)은 투명한 전도성 물질로 형성할 수 있다. 이렇게 해서, 본 발명의 일 실시예에 의한 논리소자가 형성된다. 제2 게이트 전극(34)을 형성한 다음에는 제1 및 제2 전극(28, 30)과 그래핀층(26)과 상변화층(32) 및 제2 게이트 전극(34)을 덮는 층간 절연층(미도시)을 더 형성할 수 있다. 상기 층간 절연층은 투명한 물질로 형성할 수 있다. 또한, 상기 층간 절연층 위에 광원(36)을 더 구비할 수 있다. 광원(36)은 제2 게이트 전극(34) 바로 위에 구비할 수 있다. 한편, 광원(36)을 이와 같이 구비하는 대신, 광원(36)은 주어진 위치에 고정시키고, 상기 형성된 논리 소자를 광원(36) 아래에 위치시킬 수도 있다. 또한, 광원(36)에서 방출되는 광(화살표)은 직접 제2 게이트 전극(34)에 입사될 수도 있으나, 반사경(미도시)과 같은 다른 광학요소를 거쳐서 제2 게이트 전극(34)에 입사되는 경우도 있을 수 있다. 상기 반사경이 구비되는 경우, 광원(36)의 위치는 제2 게이트 전극(34) 바로 위로 제한되지 않는다.12, a phase change layer 32 and a second gate electrode 34 are sequentially stacked on the graphene layer 26 between the first and second electrodes 28 and 30. The phase change layer 32 may be formed of a conventional phase change material, for example, a phase change material, such as GST, used in a storage node in a phase change memory device. The phase change layer 32 may be formed at a position spaced apart from the first and second electrodes 28 and 30. The second gate electrode 34 may be formed of a transparent conductive material. Thus, a logic element according to an embodiment of the present invention is formed. After the second gate electrode 34 is formed, an interlayer insulating layer (not shown) covering the first and second electrodes 28 and 30, the graphene layer 26, the phase change layer 32 and the second gate electrode 34 Not shown) can be further formed. The interlayer insulating layer may be formed of a transparent material. Further, a light source 36 may be further provided on the interlayer insulating layer. The light source 36 may be disposed directly above the second gate electrode 34. Alternatively, instead of providing the light source 36 as such, the light source 36 may be fixed at a given position and the formed logic element may be positioned below the light source 36. The light emitted from the light source 36 may be directly incident on the second gate electrode 34 but may be incident on the second gate electrode 34 through another optical element such as a reflector There may be cases. When the reflector is provided, the position of the light source 36 is not limited directly to the second gate electrode 34.

다음에는 도 13 내지 도 17을 참조하여 본 발명의 다른 실시예에 의한 논리소자의 제조 방법을 설명한다.Next, a method of manufacturing a logic device according to another embodiment of the present invention will be described with reference to FIGS. 13 to 17. FIG.

도 13을 참조하면, 기판(40)의 일부 영역 상에 제2 게이트 전극(34) 및 상변화층(32)을 순차적으로 형성한다. 기판(40)은 투명한 절연 물질일 수 있다. 기판(40) 상에 상변화층(32)과 제2 게이트 전극(34)을 덮는 절연층(42)을 형성한 다음, 상변화층(32)이 노출될 때까지 절연층(42)을 평탄화한다. 절연층(42)은 차광 물질로 형성할 수 있다.Referring to FIG. 13, a second gate electrode 34 and a phase change layer 32 are sequentially formed on a partial region of the substrate 40. The substrate 40 may be a transparent insulating material. The insulating layer 42 covering the phase change layer 32 and the second gate electrode 34 is formed on the substrate 40 and then the insulating layer 42 is planarized until the phase change layer 32 is exposed do. The insulating layer 42 may be formed of a light shielding material.

도 13의 결과물은 도 14 및 도 15에 도시한 바와 같이 형성할 수도 있다.The result shown in Fig. 13 may be formed as shown in Figs. 14 and 15. Fig.

구체적으로, 도 14를 참조하면, 기판(40) 상에 제2 게이트 전극(34)을 형성한 다음, 제2 게이트 전극(34)을 덮는 제1 층간 절연층(42a)을 형성한다. 제2 게이트 전극(34)이 노출될 때까지 제1 층간 절연층(42a)을 평탄화할 수 있다. 제1 층간 절연층(42a)은 차광성 물질로 형성할 수 있다. 이후, 제1 층간 절연층(42a) 상에 제2 게이트 전극(34)을 덮는 상변화층(32)을 형성한다. 다음, 도 15에 도시한 바와 같이, 제1 층간 절연층(42a) 상에 상변화층(32)을 덮는 제2 층간 절연층(42b)을 형성한 다음, 상변화층(32)이 노출될 때까지 제2 층간 절연층(42b)을 평탄화한다. 제2 층간 절연층(42b)은 제1 층간 절연층(42a)과 다른 물질로 형성할 수 있다. 제2 층간 절연층(42b)은 제1 층간 절연층(42a) 상에 형성되는 바, 차광성 물질로 형성되지 않을 수 있다. 14, a second gate electrode 34 is formed on a substrate 40, and then a first interlayer insulating layer 42a is formed to cover the second gate electrode 34. [ The first interlayer insulating layer 42a can be planarized until the second gate electrode 34 is exposed. The first interlayer insulating layer 42a may be formed of a light shielding material. Then, the phase change layer 32 covering the second gate electrode 34 is formed on the first interlayer insulating layer 42a. Next, as shown in FIG. 15, a second interlayer insulating layer 42b is formed on the first interlayer insulating layer 42a to cover the phase change layer 32, and then the phase change layer 32 is exposed The second interlayer insulating layer 42b is planarized. The second interlayer insulating layer 42b may be formed of a material different from that of the first interlayer insulating layer 42a. The second interlayer insulating layer 42b is formed on the first interlayer insulating layer 42a and may not be formed of a light shielding material.

다음, 도 16을 참조하면, 절연층(42) 상에 그래핀층(26)을 형성한다. 절연층(42) 상에 제1 및 제2 전극(28, 30)을 형성한다. 그래핀층(26)과 제1 및 제2 전극(28, 30)은 도 10 및 도 11에서 설명한 바와 같은 방법으로 형성할 수 있다.Next, referring to FIG. 16, a graphene layer 26 is formed on the insulating layer 42. First and second electrodes (28, 30) are formed on the insulating layer (42). The graphene layer 26 and the first and second electrodes 28 and 30 can be formed by the method described with reference to FIGS. 10 and 11. FIG.

다음, 도 17에 도시한 바와 같이, 제1 및 제2 전극(28, 30) 사이의 그래핀층(26) 상에 절연층(24) 및 제1 게이트 전극(22)을 순차적으로 형성한다. 이렇게 해서, 본 발명의 다른 실시예에 의한 논리소자가 형성된다. 기판(40) 아래에는 도 2에 도시한 바와 같이 상변화층(32)에 광을 조사하기 위한 광원(36)이 더 구비될 수 있다. 광원(36)에서 방출된 광은 기판(40)과 제1 게이트 전극(34)을 통과해서 상변화층(32)에 입사될 수 있다.17, an insulating layer 24 and a first gate electrode 22 are sequentially formed on the graphene layer 26 between the first and second electrodes 28 and 30. Next, as shown in Fig. Thus, a logic element according to another embodiment of the present invention is formed. As shown in FIG. 2, a light source 36 for irradiating light to the phase-change layer 32 may be further provided under the substrate 40. The light emitted from the light source 36 may be incident on the phase change layer 32 through the substrate 40 and the first gate electrode 34.

상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.Although a number of matters have been specifically described in the above description, they should be interpreted as examples of preferred embodiments rather than limiting the scope of the invention. Therefore, the scope of the present invention is not to be determined by the described embodiments but should be determined by the technical idea described in the claims.

24, 42:절연층 20, 40:기판
22, 34:제1 및 제2 게이트 전극 26:그래핀층
28, 30:제1 및 제2 전극 32:상변화층
36:광원 42a, 42b:제1 및 제2 층간 절연층24, 42: insulating layer 20, 40: substrate
22, 34: first and second gate electrodes 26: graphene layer
28, 30: first and second electrodes 32: phase change layer
36: light sources 42a and 42b: first and second interlayer insulating layers

Claims

A graphen transistor having a graphene channel; And
And a light valve layer provided to face the gate electrode of the graphene transistor with the graphene interposed therebetween,
Wherein the light valve layer comprises:
A phase change layer formed on the graphene layer; And
And a transparent gate electrode formed on the phase change layer.

The method according to claim 1,
Wherein the graphene transistor has a top gate or bottom gate structure.

delete

Graphene layer;
A first electrode contacting one of the graphene layers;
A second electrode contacting the other side of the graphene layer;
A first input terminal provided on either side of the graphene layer between the first and second electrodes; And
And a second input end facing the first input end with the graphene layer interposed therebetween,
The second input terminal
A phase change layer; And
And a transparent gate electrode formed on the phase change layer.

5. The method of claim 4,
Wherein the first input terminal is an input terminal to which a voltage is applied.

5. The method of claim 4,
And the second input terminal is an input terminal to which light is irradiated.

The method according to claim 6,
Wherein the input terminal is an input terminal to which a voltage for determining whether the irradiated light passes or not is applied.

5. The method of claim 4,
Wherein the first input terminal comprises a gate electrode.

delete

Maintaining a potential difference between both ends of the graphene layer;
Inputting a first input signal through a first input terminal provided on either side of the graphene layer between the both ends;
Inputting a second input signal through a second input terminal facing the first input terminal with the graphene layer interposed therebetween;
Measuring a current of the graphene layer in a state where the first and second signals are input;
Comparing the measured current with a reference current; And
And determining a logical value according to the comparison result,
The second input terminal
A phase change layer formed on the graphene layer; And
And a transparent gate electrode formed on the phase change layer.

11. The method of claim 10,
Wherein the step of inputting the first input signal comprises:
Applying a voltage to the first input terminal;
Determining a polarity of a voltage applied to the first input terminal; And
And setting the first input signal to 0 or 1 according to the polarity of the voltage applied to the first input terminal.

11. The method of claim 10,
Wherein the step of inputting the second input signal comprises:
Irradiating light to the second input end;
Applying a voltage to the second input terminal to determine whether light is transmitted through the second input terminal; And
And setting the second input signal to 0 or 1 according to whether the second input terminal transmits light.

11. The method of claim 10,
Wherein the step of determining the logical value according to the comparison result comprises:
Determining that the measured current is 'high' when the measured current is greater than the reference current, and determining 'low' when the measured current is less than the reference current;
Setting the logic value to 0 or 1 when the measured current is high; And
And setting the logic value to be opposite to the high level when the measured current is 'low'.

13. The method of claim 12,
Wherein the voltage is a voltage that changes the light transmittance of one of the components included in the second input.

11. The method of claim 10,
Wherein the first input is a gate electrode spaced apart from the graphene layer.

delete

Forming a graphene transistor on the substrate; And
Forming a light valve layer facing the gate electrode of the graphene transistor with the channel of the graphene transistor interposed therebetween,
Wherein forming the light valve layer comprises:
Forming a phase change layer at a position facing the gate electrode of the graphene transistor; And
And forming a transparent gate electrode on the phase change layer.

18. The method of claim 17,
The graphene transistor includes:
A graphene layer used as a channel;
A first electrode contacting one of the graphene layers;
A second electrode contacting the other side of the graphene layer;
And a gate electrode provided on or under the graphene layer between the first and second electrodes.

delete

18. The method of claim 17,
Wherein the light valve layer is formed before or after forming the graphene transistor.