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KR101537925B1 - 반도체 장치, 및 그 제작 방법 - Google Patents

반도체 장치, 및 그 제작 방법 Download PDF

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KR101537925B1
KR101537925B1 KR1020080099597A KR20080099597A KR101537925B1 KR 101537925 B1 KR101537925 B1 KR 101537925B1 KR 1020080099597 A KR1020080099597 A KR 1020080099597A KR 20080099597 A KR20080099597 A KR 20080099597A KR 101537925 B1 KR101537925 B1 KR 101537925B1
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？페이 야마자키
쥬니치 코에쥬카
테츄야 카케하타
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 반도체 기판(SOI 기판)의 대면적화를 과제로 한다. 또한, 효율이 좋은 반도체 기판의 제작 방법을 제안하는 것을 과제로 한다. 또한, 상기 반도체 기판의 특성을 향상시키는 것을 과제로 한다. 또한, 상기 반도체 기판을 사용한 반도체 장치 및 전자기기를 제공하는 것을 과제로 한다.
반도체 기판(SOI 기판)의 대면적화 및 제작 효율의 향상을 도모하기 위해서, 복수의 단결정 반도체 기판을 동시에 처리하고, 반도체 기판을 제작한다. 구체적으로는, 복수의 단결정 반도체 기판의 처리를 동시에 가능하게 하는 트레이를 사용하여, 일련의 공정을 행한다. 또한, 베이스 기판에 형성한 단결정 반도체층에 대하여 에칭 처리 또는 에치백 처리를 실시함으로써, 단결정 반도체층에 존재하는 손상 영역을 제거하는 동시에, 인접하는 단결정 반도체층의 틈에 있어서의 베이스 기판의 표면의 일부를 제거하여, 베이스 기판에 오목부를 형성한다.
단결정 반도체 기판, 트레이, 베이스 기판, 에칭 처리, 에치백 처리

Description

반도체 장치, 및 그 제작 방법{Semiconductor device and method for manufacturing the same}
본 발명은 SOI(Silicon On Insulator) 구조의 반도체 장치, 및 그 제작 방법에 관한 것이다. 또, 본 명세서 중에 있어서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다.
근년에 들어, LSI 기술의 비약적인 진보를 이루는 중에서, 고속화, 저소비 전력화를 실현할 수 있는 SOI 구조가 주목되고 있다. 이러한 기술은, 종래, 벌크(bulk) 단결정 실리콘으로 형성되어 있던 전계 효과 트랜지스터(FET; Field Effect Transistor)의 활성 영역(채널 형성 영역)을, 단결정 실리콘 박막으로 하는 기술이다. SOI 구조를 사용하여 MOS형 전계 효과 트랜지스터를 제작하면, 종래의 벌크 단결정 실리콘 기판을 사용하는 경우보다도 기생 용량을 작게 할 수 있고, 고속화가 유리하게 되는 것이 알려져 있다.
SOI 구조를 갖는 기판(이하, SOI 기판이라고도 함)으로서는, SIM0X 기판, 접합 기판 등을 들 수 있다. 예를 들면 SIM0X 기판은, 단결정 실리콘 기판에 산소 이온을 주입하고, 1300℃ 이상에서 열처리하여 매립 산화막(BOX: Buried Oxide)층 을 형성함으로써, 표면에 단결정 실리콘 박막을 형성하여 SOI 구조를 얻고 있다. SIM0X 기판에서는, 산소 이온 주입의 정밀한 제어에 의해 단결정 실리콘 박막을 균일한 막두께로 제어성 좋게 형성할 수 있지만, 산소 이온의 주입에 장시간을 요하기 때문에 시간 및 비용에 문제가 있다. 또한, 산소 이온 주입 시에 단결정 실리콘 박막에 대미지가 생기기 쉽다는 문제도 있다.
접합 기판은, 산화막을 통하여 2장의 단결정 실리콘 기판(베이스 기판 및 본드 기판)을 접합하고, 한쪽의 단결정 실리콘 기판(본드 기판)을 이면(접합면이 아닌 면)으로부터 연삭·연마하고, 박막화함으로써, 단결정 실리콘 박막을 형성하여 SOI 구조를 얻고 있다. 연삭·연마로는 균일하고 얇은 단결정 실리콘 박막을 형성하는 것이 어렵기 때문에, 스마트 컷(등록 상표)이라고 불리는 수소 이온 주입을 이용하는 박막화 기술도 제안되어 있다(예를 들면, 특허문헌 1 참조).
[특허문헌 1]일본 공개특허공보 제(평)5-211 128호
그러나, 종래의 SOI 기판에서는 베이스 기판으로서 단결정 실리콘 웨이퍼를 사용하고 있고, 대면적화를 도모하는 것은 어려웠다. 이러한 문제점에 비추어, 본 발명은 반도체 기판(SOI 기판)의 대면적화를 과제로 한다. 또한, 효율 좋은 반도체 기판의 제작 방법을 제안하는 것을 과제로 한다. 또한, 상기 반도체 기판의 특성을 향상하는 것을 과제로 한다. 또한, 상기 반도체 기판을 사용한 반도체 장치 및 전자기기를 제공하는 것을 과제로 한다.
본 발명에서는, 반도체 기판(SOI 기판)의 대면적화 및 제작 효율의 향상을 도모하기 위해서, 복수의 단결정 반도체 기판을 동시에 처리하여, 반도체 기판을 제작한다. 구체적으로는, 복수의 단결정 반도체 기판의 처리를 동시에 가능하게 하는 트레이를 사용하여, 일련의 공정을 행한다. 여기에서, 트레이에는 단결정 반도체 기판을 보유하기 위한 오목부가 형성되어 있다. 또한, 베이스 기판에 형성한 단결정 반도체층에 대하여 에칭 처리 또는 에치백 처리를 실시함으로써, 단결정 반도체층에 존재하는 손상 영역을 제거하는 동시에, 인접하는 단결정 반도체층의 틈에 있어서의 베이스 기판의 표면의 일부를 제거하여, 베이스 기판에 오목부를 형성한다.
본 발명의 반도체 기판의 하나는, 절연 표면을 갖는 기판(베이스 기판)과, 절연 표면을 갖는 기판 위의 접합층과, 접합층 위의 절연층과, 절연층 위의 단결정 반도체층을 갖고, 접합층, 절연층 및, 단결정 반도체층을 포함하는 적층체는, 절연 표면을 갖는 기판 위에 복수(적어도 2개) 형성되어 있고, 복수의 단결정 반도체층의 하나와, 인접하는 다른 하나와의 틈에 있어서, 절연 표면을 갖는 기판은 오목부를 갖는 것을 특징으로 하고 있다.
상기에 있어서, 접합층은, 플라즈마 여기 CVD법에 의해 형성한 산화규소막인 것이 바람직하다. 또한, 절연층은, 산화규소막, 질화규소막, 산화질화규소막, 질화산화규소막의 어느 하나를 갖는 다층 구조의 절연층으로 할 수 있다. 또한, 절연층을, 질화규소막 또는 질화산화규소막과, 산화질화규소막의 2층 구조로 하고, 산화질화규소막이, 단결정 반도체층에 접하여 형성되어 있는 구성으로 해도 좋다.
또한, 상기에 있어서, 복수의 단결정 반도체층의 하나와, 인접하는 다른 하나와의 간격을, 0.5mm 이하로 함으로써, 연속인(이음매가 없는) 단결정 반도체층이라고 볼 수 있다.
상기 반도체 기판을 사용함으로써, 여러 가지 반도체 장치 및 전자기기를 제공할 수 있다.
본 발명의 반도체 기판의 제작 방법의 하나는, 복수의 단결정 반도체 기판을 제 1 트레이에 배치하고, 복수의 단결정 반도체 기판의 일 표면 위에 절연층을 형성하고, 복수의 단결정 반도체 기판의 일 표면측으로부터 이온을 조사하고, 복수의 단결정 반도체 기판중에 손상 영역을 형성하고, 절연층 위에 접합층을 형성하고, 제 2 트레이에 배치된 복수의 단결정 반도체 기판의 접합층과, 절연 표면을 갖는 기판을 접촉시킴으로써, 단결정 반도체 기판과 절연 표면을 갖는 기판을 접합하고, 가열 처리를 실시함으로써, 손상 영역에서 복수의 단결정 반도체 기판을 분리시키고, 절연 표면을 갖는 기판 위에 복수의 단결정 반도체층을 형성하고, 복수의 단결정 반도체층에 대하여, 에칭 처리 또는 에치백 처리를 실시함으로써, 복수의 단결정 반도체층의 표면에 존재하는 손상 영역을 제거하는 동시에, 복수의 단결정 반도체층의 하나와, 인접하는 다른 하나와의 틈에 있어서의 절연 표면을 갖는 기판의 표면의 일부를 제거하고, 절연 표면을 갖는 기판에 오목부를 형성하는 것을 특징으로 하고 있다.
상기에 있어서, 플라즈마 여기 CVD법을 사용하여 형성한 산화규소막을 접합층으로서 사용하면 좋다. 또한, 절연층으로서, 산화규소막, 질화규소막, 산화질화규소막, 질화산화규소막의 어느 하나를 갖는 다층 구조의 절연층을 형성할 수 있다. 또한, 절연층을, 질화규소막 또는 질화산화규소막과, 산화질화규소막의 2층 구조로 하고, 산화질화규소막을, 단결정 반도체층에 접하도록 형성할 수 있다.
또한, 상기에 있어서, 복수의 단결정 반도체층의 하나와, 인접하는 다른 하나와의 간격을, 0.5mm 이하로 할 수도 있다.
또한, 상기에 있어서, 제 1 트레이 및 제 2 트레이로서, 석영유리 또는 스테인리스를 사용하여 형성된 것을 사용할 수 있다. 또한, 제 1 트레이와 제 2 트레이는, 동일 트레이이거나, 다른 트레이라도 좋다. 여기에서, 트레이를 세정하는 공정을 갖는 경우에는, 세정 공정을 거치기 전의 트레이와, 세정 공정을 거친 후의 트레이는, 다른 트레이라고 볼 수 있다.
본 발명에 의해, 반도체 기판(SOI 기판)의 대면적화를 도모할 수 있다. 즉, 반도체 장치의 대면적화가 가능해진다. 또한, 반도체 기판의 생산성이 향상된다. 즉, 반도체 장치의 생산성도 향상하게 된다. 또한, 베이스 기판에 오목부를 형성함으로써, 베이스 기판의 표면 부근에 존재하는 불순물 원소를 제거할 수 있다. 요컨대, 반도체 기판의 특성을 향상시킬 수 있다. 또한, 베이스 기판에 오목부를 형성함으로써, 접합이 형성되는 영역에 걸리는 굴곡 응력을 완화하여, 단결정 반도체층이 베이스 기판으로부터 박리하는 것을 방지할 수 있다. 즉, 반도체 장치의 신뢰성을 향상시킬 수 있다. 또, 상술한 오목부의 형성은, 단결정 반도체층의 손상 영역을 제거하기 위한 에칭 처리, 또는 에치백 처리에 의해 동시에 할 수 있기 때문에, 비용의 증가를 억제할 수 있다는 이점도 갖고 있다.
이하에, 본 발명을 설명한다. 본 발명은 많은 다른 형태로 실시하는 것이 가능하고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고, 그 형태 및 상세를 여러가지로 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 실시 형태나 실시예의 기재 내용에 한정하여 해석되지 않는다. 또한, 다른 도면간에서 같은 부호가 붙어 있는 요소는 같은 요소를 나타내고, 재료, 형상, 제작 방법 등에 대하여 반복되는 설명은 생략한다.
(실시 형태 1)
본 실시 형태에서는, 복수의 단결정 반도체층을 기판 위에 갖는 반도체 기판 및 그 제작 방법에 관해서 설명한다.
도 1에, 반도체 기판(100)의 모식도를 도시한다. 반도체 기판(100)은, 1장의 베이스 기판(101)에 복수의 단결정 반도체층(116)이 접착된 구성을 갖고 있다. 각 단결정 반도체층(116)은 절연층(102)을 개재하여 베이스 기판(101)에 형성되어 있고, 반도체 기판(100)은, 소위 SOI 기판이라고 불리는 것이다(단, 단결정 반도체층(116)은 실리콘에 한정되지 않음). 또, 본 발명의 반도체 기판(100)의 특징은, 베이스 기판(101)의 단결정 반도체층(116)이 형성되어 있지 않은 영역에, 오목부(118; 홈부라고 불러도 좋음)가 형성되어 있는 점이다.
또, 도 1에서는, 본 발명의 특징인 오목부(118)의 존재를 알기 쉽게 나타내기 위해서, 단면도와 사시도를 조합하여 모식적으로 도시한다. 따라서, 실제의 반도체 기판(100)과는 다소 모양이 다른 부분이 존재한다. 예를 들면, 도 1에 있어서는 단결정 반도체층(116)을 가로방향으로 일렬분만 도시하지만, 실제의 반도체 기판(100)에 있어서는, 안쪽 방향으로도 단결정 반도체층(116)이 존재하고 있다. 또한, 베이스 기판(101)이 단결정 반도체층(116)의 가장자리(바로앞측의 가장자리)를 따라서 절단된 것과 같은 형상으로 되어 있지만, 실제로는, 베이스 기판(101)은 절단되어 있을 필요는 없다.
베이스 기판(101)과 단결정 반도체층(116)의 사이에 형성되는 절연층(102)은, 단층 구조나 적층 구조라도 좋다. 본 실시 형태에서는 절연층(102)은 3층 구조이고, 베이스 기판(101)측으로부터, 접합층(104), 절연막(112b; 질화산화실리콘층), 절연막(112a; 산화질화실리콘층)이 적층되어 있다.
단결정 반도체층(116)은, 단결정 반도체 기판을 박막화함으로써 형성되는 층 이다. 상기 단결정 반도체 기판으로서는, 시판하는 반도체 기판을 사용할 수 있고, 예를 들면, 단결정 실리콘 기판, 단결정 게르마늄 기판, 단결정 실리콘게르마늄 기판 등, 제 4 족 원소(14족 원소)로 이루어지는 단결정 반도체 기판을 사용할 수 있다. 또한, 갈륨비소나 인듐인 등의 화합물 반도체 기판을 사용할 수도 있다. 이와 같이, 반도체 기판(100)에 있어서의 단결정 반도체층(116)의 재료는 실리콘에 한정되지 않는다. 이러한 의미에 있어서, 반도체 기판(100)은, 일반적인 SOI 기판과는 다르다고 할 수 있다.
베이스 기판(101)으로서는, 절연 표면을 갖는 기판을 사용하면 좋다. 절연 표면을 갖는 기판으로서는, 전자공업용으로 사용되는 각종 유리 기판, 석영기판, 세라믹기판, 사파이어기판 등을 들 수 있다. 비용 면에서는, 베이스 기판(101)으로서 유리 기판을 사용하는 것이 좋다. 유리 기판은, 열팽창계수가 25×10-7/℃ 이상 50×10-7/℃ 이하(바람직하게는, 30×10-7/℃ 이상 40×10-7/℃ 이하)이고, 변형점이 580℃ 이상 750℃ 이하(바람직하게는, 600℃ 이상)인 기판을 사용한다. 또한, 반도체 장치의 오염을 저감하기 위해서, 유리 기판은 무알칼리 유리 기판으로 하는 것이 바람직하다. 무알칼리 유리 기판은, 예를 들면, 알루미노실리케이트 유리, 알미노 보로실리케이트 유리, 바륨 보로실리케이트 유리 등의 유리재료에 의해 형성되어 있다. 또한, 베이스 기판(101)에는, 절연 표면을 갖는 기판 외에, 금속이나 스테인리스 등의 도전체로 이루어지는 도전성 기판, 실리콘이나 갈륨비소 등 반도체로 이루어지는 반도체 기판 등을 사용할 수도 있다.
유리 기판으로서는, 액정 패널의 제조용으로 개발된 마더 유리를 사용하는 것이 바람직하다. 마더 유리로서는, 예를 들면, 제 3 세대(550mm×650mm), 제 3.5세대(600mm×720mm), 제 4 세대(680mm×880mm 또는, 730mm×920mm), 제 5 세대(1100mm×1300mm), 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×240Omm) 등의 사이즈의 기판이 알려져 있다. 마더 유리와 같은 대면적 기판을 베이스 기판(101)으로서 사용함으로써, SOI 기판의 대면적화를 실현할 수 있다. SOI 기판의 대면적화가 실현되면, 대형의 반도체 장치를 제공할 수 있다. 또한, 한번에 다수의 집적회로(IC, LSI 등이라고도 함)를 제조할 수 있고, 1장의 기판으로부터의 취득수가 증가하기 때문에, 생산성을 비약적으로 향상시킬 수 있다.
또, 위에서도 언급한 바와 같이, 본 발명의 반도체 기판(100)에는, 베이스 기판(101) 표면의 일부가 제거된 구조의 오목부(118)가 형성되어 있다. 오목부(118)를 형성함으로써, 베이스 기판 표면에 존재하는 불순물 원소를 제거할 수 있기 때문에, 반도체층의 오염을 방지할 수 있다. 또한, 오목부(118)를 가짐으로써, 굴곡 응력의 영향에 의한 반도체층의 박리를 방지할 수 있다. 또, 오목부(118)는 반도체층의 손상 영역의 제거나 평탄성의 향상을 위해 행하는 에칭 처리, 에치백 처리 등에 의해 형성할 수 있다. 요컨대, 공정을 증가시키지 않고(비용 증가를 수반하지 않고), 현저한 효과를 얻을 수 있다. 상세한 것에 대해서는, 반도체 기판(100)의 제작 공정의 설명 시에 언급한다.
이하, 도 2 내지 도 10을 참조하여, 도 1에 도시하는 반도체 기판(100)의 제 작 방법을 설명한다.
처음에, 단결정 반도체 기판(110)을 준비한다. 단결정 반도체 기판(110)은, 원하는 크기, 형상으로 가공되어 있다. 도 2는 단결정 반도체 기판(110)의 구성의 일례를 도시하는 외관도이다. 직사각형 베이스 기판(101)에 접합하는 것, 및 축소 투영형 노광 장치 등의 노광 장치의 노광 영역이 직사각형인 것 등을 고려하면, 도 2에 도시하는 바와 같이 단결정 반도체 기판(110)의 형상은 직사각형인 것이 바람직하다. 예를 들면, 직사각형의 단결정 반도체 기판(110)의 장변이, 축소 투영형 노광 장치의 1샷의 노광 영역의 1변의 n 배(n은 자연수)의 길이가 되도록 가공하면, 생산성 면에서 바람직하다고 할 수 있다. 말할 필요도 없지만, 직사각형에는 정사각형이 포함된다.
직사각형의 단결정 반도체 기판(110)은, 시판하는 원형의 벌크 단결정 반도체 기판을 절단함으로써 형성할 수 있다. 기판의 절단에는, 다이서이나 와이어 톱(saw) 등에 의한 절단, 레이저 절단, 플라즈마 절단, 전자빔 절단, 그 외 임의의 절단수단을 사용할 수 있다. 또한, 기판으로서 박편화하기 전의 반도체 기판 제조용의 잉곳을, 그 단면이 직사각형이 되도록 직방체형으로 가공하고, 이 직방체형의 잉곳을 박편화하는 것이라도, 직사각형의 단결정 반도체 기판(110)을 제조할 수 있다.
단결정 반도체 기판(110)을 세정한 후, 트레이(10)에 복수의 단결정 반도체 기판(110)을 배치한다. 도 3은, 트레이(10)의 구성의 일례를 도시하는 외관도이다. 트레이(10)는, 판형의 부재이고, 단결정 반도체 기판(110)을 보유하기 위한 복수의 오목부(11)가 형성되어 있다. 도 3에 도시하는 트레이(10)에는, 3행 3열로 오목부(11)가 형성되어 있다. 물론, 본 발명은 상기 구성에 한정하여 해석되지 않으며, 행수 및 열수를 적절하게 변경할 수 있다. 상기 트레이(10)를 사용하여, 도 4에 도시하는 바와 같이, 트레이(10)의 오목부(11)에 단결정 반도체 기판(110)을 배치한다.
트레이(10)는, 반도체 기판(100)의 제작 공정에서의 열처리에 의해서, 변형·변질되지 않는 재료로 형성된다. 특히, 열팽창이 적은 재료를 선택하는 것이 바람직하다. 예를 들면, 석영유리나 스테인리스 등의 재료를 사용하여 트레이(10)를 제작할 수 있다.
트레이(10)의 두께는, 예를 들면, 1.1mm 이상 2mm 이하로 할 수 있다. 물론, 일정한 강도를 확보할 수 있는 두께라면 이것에 한정되지 않는다. 오목부(11)의 깊이는, 예를 들면, 0.2mm 이상 0.6mm 이하로 할 수 있고, 0.3mm 이상 0.5mm 이하로 하는 것이 바람직하다. 또, 오목부(11)의 깊이에 대해서는, 단결정 반도체 기판(110)을 보유할 수 있는 깊이이면 좋고, 상술한 깊이에 한정되지 않는다. 트레이(10)의 사이즈는, 베이스 기판(101)과 같은 정도의 사이즈로 하는 것이 바람직하다. 트레이(10)와 베이스 기판의 사이즈를 같은 정도로 함으로써, 접합시의 위치맞춤이 용이하게 되기 때문이다. 오목부(11)의 사이즈는, 단결정 반도체 기판(110)이 들어가는 사이즈로 한다. 바람직하게는, 오목부(11)의 사이즈와 단결정 반도체 기판(110)의 사이즈를 같은 정도로 한다. 예를 들면, 오목부(11)의 1변과, 대응하는 단결정 반도체 기판(110)의 1변의 길이의 차가 0.5mm 이하로 하면 좋다. 이와 같이, 오목부(11)의 사이즈와 단결정 반도체 기판(110)의 사이즈를 같은 정도로 함으로써, 접합 시의 위치 정밀도를 크게 향상할 수 있다. 또, 본 실시 형태의 제작 방법에서는, 오목부(11)의 사이즈 및 배열에 의해서, 반도체 기판(100)에 있어서의 단결정 반도체층(116)의 사이즈, 배열이 결정된다.
도 5, 도 6은, 트레이(10)의 구성예를 도시하는 상면도이다. 도 5는, 베이스 기판(101)으로서, 사이즈가 600mm×720mm인 마더 유리를 사용하는 경우의 트레이(10)의 평면도이고, 트레이(10)의 사이즈는, 마더 유리와 같은 600mm×720mm이다. 도 6은 베이스 기판(101)으로서, 사이즈가 730mm×920mm인 제 4 세대의 마더 유리를 사용하는 경우의 트레이(10)의 평면도이고, 트레이(10)의 사이즈는, 마더 유리와 같은 730mm×920mm이다.
도 5a는, 노광 영역의 사이즈가 4인치각인 축소 투영형 노광 장치에 대응하도록, 오목부(11)의 사이즈 및 배치를 고려한 트레이(10)의 평면도이다. 트레이(10)는 4개의 블록으로 구분되어 있고, 각 블록에는 3행 3열로 배치된 9개의 오목부(11)가 형성되어 있다. 각 오목부(11)의 사이즈는, 1샷의 노광 영역에 들어가는 102mm×82mm이다. 하나의 블록에 있어서, 오목부(11)의 간격은, 세로, 가로 모두 11mm이고, 트레이(10)의 가장자리로부터 오목부(11)까지의 거리는, 세로, 가로 모두 16mm이다.
도 5b는, 노광 영역의 사이즈가 5인치각인 축소 투영형 노광 장치에 대응하도록, 오목부(11)의 사이즈 및 배치를 고려한 트레이(10)의 평면도이다. 트레이(10)는 4개의 블록으로 구분되어 있고, 각 블록에는 3행 2열로 배치된 6개의 오 목부(11)가 형성되어 있다. 각 오목부(11)의 사이즈는, 1샷의 노광 영역에 수납되는 102mm×130mm이다. 하나의 블록에 있어서, 오목부(11)의 간격은, 세로가 11mm, 가로가 10mm이고, 트레이(10)의 가장자리로부터 오목부(11)까지의 거리는, 세로, 가로 모두 16mm이다.
도 6a는, 노광 영역의 사이즈가 4인치각의 축소 투영형 노광 장치에 대응하도록, 오목부(11)의 사이즈 및 배치를 고려한 트레이(10)의 평면도이다. 트레이(10)는 6개의 블록으로 구분되어 있고, 각 블록에는 3행 3열로 배치된 9개의 오목부(11)가 형성되어 있다. 각 오목부(11)의 사이즈는, 1샷의 노광 영역에 수납되는 105mm×84mm이다. 하나의 블록에 있어서, 오목부(11)의 간격은, 세로가 11mm, 가로가 10mm이고, 트레이(10)의 가장자리로부터 오목부(11)까지의 거리는, 세로가 16mm, 가로가 15mm이다.
도 6b는, 노광 영역의 사이즈가 5인치각인 축소 투영형 노광 장치에 대응하도록, 오목부(11)의 사이즈 및 배치를 고려한 트레이(10)의 평면도이다. 트레이(10)는 6개의 블록으로 구분되어 있고, 각 블록에는 2행 3열로 배치된 6개의 오목부(11)가 형성되어 있다. 각 오목부(11)의 사이즈는 1샷의 노광 영역에 수납되는 132mm×105mm이다. 하나의 블록에 있어서, 오목부(11)의 간격은, 세로가 13mm, 가로가 10mm이고, 트레이(10)의 가장자리로부터 오목부(11)까지의 거리는, 세로, 가로 모두 15mm이다.
또, 상술한 트레이(10)의 구성은 어디까지나 일례이고, 본 발명은 상기 구성에 한정하여 해석되지 않는다. 예를 들면, 하나의 블록에 있어서의 오목부(11)의 간격을 좁히고, 연속적으로 단결정 반도체 기판(110)을 배열시키는 구성으로 해도 좋다. 이 경우에는, 형성되는 단결정 반도체층끼리의 간격이 0.5mm 이하, 바람직하게는 0.3mm 이하가 되도록 단결정 반도체 기판을 배열함으로써, 실용상, 연속이라고 볼 수 있는(이음매가 없다고 간주할 수 있음) 단결정 반도체층을 형성할 수 있다. 또한, 더욱 큰 트레이를 사용하여, 더욱 큰 마더 유리에 대응시킬 수 있다. 물론, 노광 장치의 투영 능력에 따라서, 오목부(11)의 사이즈나 사용하는 단결정 반도체 기판(110)의 사이즈를 적절하게 변경하여도 좋다.
도 4에 도시하는 바와 같이, 트레이(10)에 단결정 반도체 기판(110)을 배치한 후, 도 7a에 도시하는 바와 같이, 단결정 반도체 기판(110) 위에 절연층(112)을 형성한다. 절연층(112)은 단층 구조, 또는, 2층 이상의 다층 구조로 할 수 있다. 또한, 그 두께는 5nm 이상 400nm 이하로 할 수 있다. 제작 방법으로서는, CVD법이나, 스퍼터법, 단결정 반도체 기판(110)의 표면을 산화 또는 질화하는 방법 등을 들 수 있다. 절연층(112)을 구성하는 막으로서는, 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 산화게르마늄막, 질화게르마늄막, 산화질화게르마늄막, 질화산화게르마늄막 등의 실리콘 또는 게르마늄을 조성에 포함하는 절연막을 사용할 수 있다. 또한, 산화알루미늄막, 산화탄탈막, 산화하프늄막 등의 금속의 산화물로 이루어지는 절연막, 질화알루미늄막 등의 금속의 질화물로 이루어지는 절연막, 산화질화알루미늄막 등의 금속의 산화질화물로 이루어지는 절연막, 질화산화알루미늄막 등의 금속의 질화산화물로 이루어지는 절연막 등을 사용할 수도 있다.
또, 본 명세서에 있어서, 산화질화물이란, 그 조성에 있어서, 질소보다도 산소의 함유량이 많은 것을 나타내고, 예를 들면, 산화질화실리콘이란, 산소가 50at.% 이상 70at.% 이하, 질소가 0.5at.% 이상 15at.% 이하, 규소가 25at.% 이상 35at.% 이하, 수소가 0.1at.% 이상 10at.% 이하의 범위로 포함되는 것을 말한다. 또한, 질화산화물이란, 그 조성에 있어서, 산소보다도 질소의 함유량이 많은 것을 나타내고, 예를 들면, 질화산화실리콘이란, 산소가 5at.% 이상 30at.% 이하, 질소가 20at.% 이상 55at.% 이하, 규소가 25at.% 이상 35at.% 이하, 수소가 10at.% 이상 30at.% 이하의 범위로 포함되는 것을 말한다. 단, 상기 범위는, 러더포드 후방 산란법(RBS: Rutherford Backscattering Spectrometry)이나, 수소 전방 산란법(HFS: Hydrogen Forward Scattering)를 사용하여 측정한 경우인 것이다. 또한, 구성 원소의 함유 비율의 합계는, 100at.%를 초과하지 않는다.
베이스 기판(101)으로서, 알칼리 금속이나 알칼리토류 금속 등의 반도체 장치의 신뢰성을 저하시키는 불순물을 포함하는 기판을 사용하는 경우에는, 상기 불순물이 베이스 기판(101)으로부터 SOI 기판의 반도체층으로 확산하는 것을 방지할 수 있는 막을, 적어도 1층 이상, 절연층(112)에 형성하는 것이 바람직하다. 이러한 막에는, 질화실리콘막, 질화산화실리콘막, 질화알루미늄막, 또는 질화산화알루미늄막 등이 있다. 이러한 막을 포함시킴으로써, 절연층(112)을 배리어층으로서 기능시킬 수 있다.
예를 들면, 절연층(112)을 단층 구조의 배리어층으로 하는 경우에는, 두께 5nm 이상 200nm 이하의 질화실리콘막, 질화산화실리콘막, 질화알루미늄막, 또는 질 화산화알루미늄막을 사용하여 절연층(112)을 형성하면 좋다.
절연층(112)을, 2층 구조의 배리어층으로 하는 경우에는, 상층은, 배리어 기능이 높은 절연막으로 구성한다. 예를 들면, 두께 5nm 이상 200nm 이하 정도의 질화실리콘막, 질화산화실리콘막, 질화알루미늄막, 또는 질화산화알루미늄막을 사용할 수 있다. 또, 이들의 막은, 불순물의 확산을 방지하는 블로킹 효과가 높지만, 내부 응력도 높다. 따라서, 단결정 반도체 기판(110)과 접하는 하층의 절연막으로서는, 상층의 절연막의 응력을 완화하는 효과가 있는 막을 선택하는 것이 바람직하다. 이러한 절연막에는, 산화실리콘막이나 산화질화실리콘막, 단결정 반도체 기판(110)을 열산화하여 형성한 열산화막 등이 있다. 하층의 절연막의 두께는, 예를 들면, 5nm 이상 300nm 이하로 할 수 있다.
본 실시 형태에서는, 절연층(112)을 절연막(112a)과 절연막(112b)으로 이루어지는 2층 구조로 한다. 절연층(112)을 배리어층으로서 기능시키는 경우의 절연막(112a)과 절연막(112b)의 조합으로서는, 예를 들면, 산화실리콘막과 질화실리콘막, 산화질화실리콘막과 질화실리콘막, 산화실리콘막과 질화산화실리콘막, 산화질화실리콘막과 질화산화실리콘막 등이 있다.
예를 들면, 하층의 절연막(112a)으로서는, 프로세스 가스로 SiH4 및 N2O를 사용하고, 플라즈마 여기 CVD법(이하, PECVD법이라고도 함)으로 형성한 산화질화실리콘막을 사용할 수 있다. 또한, 프로세스 가스로 유기실란가스와 산소를 사용하고, PECVD법으로 형성한 산화실리콘막을 사용하여도 좋다. 또한, 단결정 반도체 기판(110)을 산화함으로써 형성한 산화막을 절연막(112a)으로 할 수도 있다.
또, 유기실란이란, 규산에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS:화학식 Si(CH3)4), 테트라메틸사이클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 규소원자를 함유하는 유기 화합물을 말한다.
상층의 절연막(112b)으로서는, 프로세스 가스로 SiH4, N2O, NH3 및 H2를 사용하여 PECVD법으로 형성한 질화산화실리콘막을 사용할 수 있다. 프로세스 가스로 SiH4, N2, NH3 및 H2를 사용하여 PECVD법으로 형성한 질화실리콘막을 사용하여도 좋다.
PECVD법으로, 산화질화실리콘으로 이루어지는 절연막(112a), 질화산화실리콘으로 이루어지는 절연막(112b)을 형성하는 경우에는, 예를 들면, 트레이(10)에 배치된 복수의 단결정 반도체 기판(110)을 PECVD 장치의 처리실로 반입하고, SiH4 및 N2O의 혼합가스의 플라즈마를 생성하고, 산화질화실리콘막을 단결정 반도체 기판(110) 위에 형성한 후, 처리실에 도입하는 가스를 SiH4, N2O, NH3 및 H2로 변경하고, 이들의 혼합가스의 플라즈마를 생성하여, 산화질화실리콘막 위에 질화산화실리콘막을 연속하여 형성할 수 있다. 또한, 복수의 처리실을 갖는 PECVD 장치를 사용하는 경우에는, 산화질화실리콘막과 질화산화실리콘막을 다른 처리실에서 형성할 수도 있다. 물론, 처리실에 도입하는 가스를 변경함으로써, 하층에 산화실리콘막을 형성할 수도 있고, 상층에 질화실리콘막을 형성할 수도 있다.
상기한 바와 같이 절연막(112a) 및 절연막(112b)을 형성함으로써, 스루풋 좋게, 복수의 단결정 반도체 기판(110)에 절연층(112)을 형성할 수 있다. 또한, 대기에 접촉시키지 않고서 절연막(112a), 절연막(112b)을 형성할 수 있기 때문에, 절연막(112a)과 절연막(112b)의 계면이 대기에 의해서 오염되는 것을 방지할 수 있다.
또한, 절연막(112a)으로서, 단결정 반도체 기판(110)을 산화 처리하여 형성한 산화막을 사용할 수 있다. 상기 산화막을 형성하기 위한 열산화 처리는, 드라이 산화도 좋지만, 산화분위기중에 할로겐을 포함하는 가스를 첨가하는 것이 바람직하다. 할로겐을 포함하는 가스로서는, HCl, HF, NF3, HBr, Cl, ClF, BCl3, F, Br2 등으로부터 선택된 1종 또는 복수종의 가스를 사용할 수 있다.
예를 들면, 산소에 대하여 HCl을 0.5체적% 이상 10체적% 이하(바람직하게는 3체적% 정도)의 비율로 포함하는 분위기중에서, 700℃ 이상의 온도에서 열처리를 한다. 일례로서는, 950℃ 이상 1100℃ 이하의 가열 온도로 열산화를 하면 좋다. 처리시간은 0.1시간 이상 6시간 이하, 바람직하게는 0.5시간 이상 1시간 이하로 할 수 있다. 형성되는 산화막의 막두께는, 10nm 이상 1000nm 이하(바람직하게는 50nm 이상 200nm 이하), 예를 들면 100nm의 두께로 할 수 있다.
이러한 온도 범위에서 산화 처리를 함으로써, 할로겐 원소에 의한 게터링 효 과(금속 불순물을 제거하는 효과)를 얻을 수 있다. 즉, 염소의 작용에 의해, 금속 등의 불순물이 휘발성의 염화물이 되어 기상중으로 이탈하고, 단결정 반도체 기판(110)으로부터 제거된다. 또한, 산화분위기에 포함되는 할로겐 원소에 의해, 단결정 반도체 기판(110)의 표면의 결함이 종단되기 때문에, 산화막과 단결정 반도체 기판(110)과의 계면의 국재 준위 밀도를 저감할 수 있다.
이 할로겐을 포함하는 분위기에서의 열산화 처리에 의해, 산화막에 할로겐을 포함할 수 있다. 할로겐 원소를 1×1017atoms/㎤ 내지 5×1020atoms/㎤의 농도로 포함시킴으로써, 반도체 기판(100)에 있어서, 금속 등의 불순물을 포획하여 단결정 반도체층(116)의 오염을 방지하는 보호막으로서의 기능을 발현시킬 수 있다.
열산화 처리에서 하층의 절연막(112a)을 형성하고, PECVD법 등의 기상법으로 상층의 절연막(112b)을 형성하는 경우는, 단결정 반도체 기판(110)을 트레이(10)에 배치하기 전에, 열산화 처리에서 절연막(112a)을 형성하고, 절연막(112a)이 형성된 단결정 반도체 기판(110)을 트레이(10)에 나란히 배열하고, 이 후에, 절연막(112b)을 형성할 수도 있다.
다음에, 도 7b에 도시한 바와 같이, 절연층(112)을 개재하여, 전계에서 가속된 이온으로 이루어지는 이온 빔(121)을 단결정 반도체 기판(110)에 조사하고, 단결정 반도체 기판(110)의 표면으로부터 소정의 깊이의 영역에, 손상 영역(113)을 형성한다. 손상 영역(113)이 형성되는 영역의 깊이는, 이온의 평균 침입 깊이와 거의 같은 깊이이고, 이온 빔(121)의 가속 에너지와 이온 빔(121)의 입사각에 의해 서 조절할 수 있다. 가속 에너지는 가속 전압, 도즈량 등에 의해 조절할 수 있다. 또, 이온이 침입하는 깊이에 따라서, 단결정 반도체 기판(110)으로부터 분리되는 반도체층의 두께가 결정되게 된다. 손상 영역(113)이 형성되는 깊이는 50nm 이상 500nm 이하로 하면 좋고, 바람직하게는 50nm 이상 200nm 이하이다.
이온을 단결정 반도체 기판(110)에 조사하는 방법으로서는, 질량 분리를 수반하는 이온 주입법보다도, 질량 분리를 수반하지 않는 이온 도핑법을 사용하는 것이 바람직하다. 이로써, 트레이(10)에 배치된 복수의 단결정 반도체 기판(110)에 손상 영역(113)을 형성하기 위한 시간을 단축할 수 있기 때문이다.
이온 도핑법을 사용하는 경우에는, 트레이(10)에 수납된 단결정 반도체 기판(110)을, 이온 도핑 장치의 처리실에 반입한다. 프로세스 가스를 여기하여 플라즈마를 생성하고, 그 플라즈마로부터 원하는 이온을 추출하여 가속하고, 이온 빔(121)을 생성한다. 상기 이온 빔(121)을, 복수의 단결정 반도체 기판(110)에 조사함으로써, 소정의 깊이에 이온이 고농도로 도입되고, 손상 영역(113)이 형성된다.
소스 가스로 수소(H2)를 사용하는 경우, 수소 가스를 여기하여 H+, H2 +, H3 +를 생성할 수 있다. 소스 가스로부터 생성되는 이온종의 비율은, 플라즈마의 여기방법, 플라즈마를 발생시키는 분위기의 압력, 소스 가스의 공급량 등을 조절함으로써, 변화시킬 수 있다. 이온 도핑법을 사용하여 이온을 조사하는 이온 빔(121)중 의 이온의 총량에 대하여 H3 +가 적어도 50% 이상 포함되도록 한다. H3 +가 70% 이상 포함되도록 하는 것이 바람직하고, 80% 이상으로 하면 더 바람직하다. H3 +의 비율을 50% 이상으로 함으로써, 이온 빔(121)에 포함되는 H+, H2 +의 비율이 상대적으로 작아지기 때문에, 이온 빔(121)에 포함되는 수소 이온의 평균 침입 깊이의 편차를 작게 할 수 있다. 이로써, 이온의 조사 효율이 향상되고, 이온의 조사에 요하는 시간을 단축할 수 있다. 또한, H3 +는 H+이나 H2 +와 비교하여 질량이 크기 때문에, 이온이 가지는 에너지가 같은 경우라면, 얕게 침입시킬 수 있다. 즉, 반도체층을 박막화할 수 있다. 또, H3 +의 단결정 반도체 기판에 있어서의 프로파일은, H+이나 H2 +와 비교하여 급준하다. 요컨대, 이온의 총량이 적은 경우라도, 양호하게 분리할 수 있다.
소스 가스로서 수소 가스를 사용한 이온 도핑법에 의해 이온 조사를 하는 경우, 가속 전압을 10kV 이상 200kV 이하, 도즈량을 1×1016ions/㎠ 이상 6×1016ions/㎠ 이하로 하면 좋다. 이 조건으로 수소 이온을 조사함으로써, 이온 빔(121)에 포함되는 이온종 및 그 비율도 의존하지만, 손상 영역(113)을 단결정 반도체 기판(110)의 깊이 50nm 이상 500nm 이하의 영역에 형성할 수 있다.
예를 들면, 단결정 반도체 기판(110)이 단결정 실리콘 기판이고, 절연막(112a)이 두께 50nm인 산화질화실리콘막이고, 절연막(112b)이 두께 50nm인 질화산화실리콘막인 경우, 소스 가스로서 수소를 사용하고, 가속 전압이 40kV, 도즈량이 2.2×1016ions/㎠의 조건하에서는, 단결정 반도체 기판(110)으로부터 두께 120nm 정도의 단결정 반도체층을 분리할 수 있다. 또한, 절연막(112a)을 두께 100nm의 산화질화실리콘막으로 하고, 그 외에는 같은 조건으로 한 경우에는, 단결정 반도체 기판(110)으로부터 두께 70nm 정도의 반도체층을 분리할 수 있다.
이온 빔(121)의 소스 가스로서는, 헬륨(He)을 사용할 수도 있다. 헬륨을 여기하여 생성되는 이온종은 He+이 대부분이기 때문에, 질량 분리를 수반하지 않는 이온 도핑법이라도, He+를 주된 이온으로서 단결정 반도체 기판(110)에 조사할 수 있다. 따라서, 이온 도핑법으로, 효율 좋게 손상 영역(113)을 형성할 수 있다. 헬륨을 사용한 이온 도핑법으로 이온 조사를 하는 경우에는, 가속 전압을 10kV 이상 200kV 이하, 도즈량을 1×1016ions/㎠ 이상 6×1016ions/㎠ 이하로 하면 좋다. 또, 그 외에, 소스 가스로서, 염소 가스(Cl2 가스)나 불소 가스(F2 가스) 등의 할로겐 가스를 사용할 수 있다.
손상 영역(113)을 형성한 후, 도 7c에 도시하는 바와 같이, 절연층(112)의 상면에 접합층(114)을 형성한다. 접합층(114)을 형성하는 공정에서는, 단결정 반도체 기판(110)의 가열 온도는 손상 영역(113)에 존재하는 원소 또는 분자가 석출 되지 않은 온도로 하고, 그 가열 온도는 400℃ 이하, 더 바람직하게는 350℃ 이하이다. 바꿔 말하면, 이 가열 온도는 손상 영역(113)으로부터 가스가 빠져나오지 않는 온도이다. 또, 접합층(114)은, 이온 조사 공정을 하기 전에 형성할 수도 있다. 이 경우에는, 접합층(114)을 형성할 때의 프로세스 온도는, 350℃ 이상으로 할 수 있다.
접합층(114)은, 친수성 표면을 갖는 평활한 층이다. 접합층(114) 표면의 산술 평균 거칠기 Ra는 0.7nm 이하이고, 더 바람직하게는, 0.4nm 이하이다. 또한, 접합층(114)의 두께는 5nm 이상 500nm 이하로 할 수 있고, 더 바람직하게는10nm 이상 200nm 이하이다.
접합층(114)으로서는, 화학적 기상 반응에 의해 형성되는 절연막을 사용하는 것이 바람직하고, 그 중에서도 산화실리콘막을 사용하는 것이 바람직하다. 접합층(114)으로서, 플라즈마 여기 CVD법으로 산화실리콘막을 형성하는 경우에는, 소스 가스로서 유기실란가스 및 산소(O2) 가스를 사용하는 것이 바람직하다. 소스 가스로서 유기실란을 사용함으로써, 프로세스 온도가 400℃ 이하에서, 평활한 표면을 갖는 산화실리콘막을 형성할 수 있다.
예를 들면, 소스 가스로 TEOS와 O2를 사용하여, 산화실리콘막으로 이루어지는 접합층(114)을 형성하기 위해서는, TEOS의 유량이 15sccm, O2의 유량이 750sccm, 성막 압력은 100Pa, 성막 온도는 300℃, 전원 주파수는 13.56MHz, RF 출력은 300W로 하면 좋다.
플라즈마 여기 CVD법 이외에도, 열 CVD법을 사용함으로써 접합층(114)으로서 기능하는 산화실리콘막을 형성할 수 있다. 이 경우, 실리콘의 소스 가스로서는 모노실란(SiH4)이나 디실란(Si2H6) 등을 사용할 수도 있고, 산소의 소스 가스로서는 산소(O2) 가스나 일산화이질소(N2O) 가스 등을 사용할 수 있다. 가열 온도는 200℃ 이상 500℃ 이하로 하는 것이 바람직하다. 또, 접합층(114)은 절연성 재료를 사용하여 형성되는 것이 많고, 접합층(114)은 넓게 절연층에 포함되어 있다. 또, 상술한 바와 같은 방법에 의해 형성된 접합층(114)은 저온에서의 접합에 유리하다고 생각된다. 이것은, 상술한 접합층(114)으로서는, 그 표면에 OH기가 존재하고 있기 때문이다. 접합에 따른 메카니즘이 완전히 해명되어 있지는 않지만, Si-OH와 Si-OH가 반응함으로써 Si-O-Si가 형성되거나, 또는, Si-H와 Si-OH가 반응함으로써 Si-0-Si가 형성되는 것으로 생각된다.
다음에, 절연층(112) 및 접합층(114)이 형성된 단결정 반도체 기판(110)을 트레이(10)로부터 분리하여, 복수의 단결정 반도체 기판(110)을 세정한다. 이 세정 공정은, 순수에 의한 초음파 세정으로 할 수 있다. 초음파 세정은 메가헬쯔 초음파 세정(메가 소닉 세정)이 바람직하다. 초음파 세정 후, 단결정 반도체 기판(110)을 오존수로 세정하여도 좋다. 오존수로 세정함으로써, 유기물 제거와, 접합층(114) 표면의 친수성을 향상시키는 표면 활성화 처리를 할 수 있다. 세정 처리, 및 표면 활성화 처리의 종료 후, 도 7d에 도시하는 바와 같이 단결정 반도체 기판(110)을 트레이(10)의 오목부(11)에 배치한다. 또, 본 실시 형태에 있어서는, 단결정 반도체 기판(110)을 트레이(10)로부터 분리하여 세정 처리나 활성화 처리를 실시하는 경우에 관해서 설명하였지만, 본 발명은 이것에 한정하여 해석되지 않는다. 단결정 반도체 기판(110)의 오염 등이 문제되지 않는 경우에는, 단결정 반도체 기판(110)을 세정할 필요는 없다. 또한, 세정 처리나 표면 활성화 처리를 하는 경우라도, 단결정 반도체 기판(110)을 트레이(10)로부터 분리하지 않고서 처리할 수 있다.
접합층(114)의 표면의 활성화 처리로서는, 오존수에 의한 세정 외에, 원자 빔이나 이온 빔의 조사 처리, 플라즈마 처리, 라디칼 처리 등을 들 수 있다. 원자 빔 또는 이온 빔을 이용하는 경우에는, 아르곤 등의 불활성 가스 중성원자 빔이나 불활성 가스 이온 빔을 사용할 수 있다.
다음에, 트레이(10)에 배치된 단결정 반도체 기판(110)과 베이스 기판(101)을 접합한다. 접합하기 전에, 베이스 기판(101)을 세정해 두는 것이 바람직하다. 베이스 기판(101)의 세정으로서는, 염산과 과산화수소수를 사용한 세정이나, 메가헬쯔 초음파 세정 등을 들 수 있다. 또한, 베이스 기판(101)의 접합면이 되는 표면에 대하여, 접합층(114)과 같이 표면 활성화 처리를 하는 것이 바람직하다.
도 8a는 접합 공정을 설명하는 단면도이다. 복수의 단결정 반도체 기판(110)이 배치된 트레이(10)에 대하여 베이스 기판(101)을 배치한다. 그리고, 베이스 기판(101)의 소정의 부분(예를 들면, 단부 등)에 300N/㎠ 이상 15000N/㎠ 이하 정도의 압력을 가한다. 이 압력은, 1000N/㎠ 이상 5000N/㎠ 이하 정도로 하는 것이 바람직하다. 압력을 가함으로써, 압력을 가한 부분으로부터, 접합층(114)과 베이스 기판(101)이 밀착하기 시작한다. 곧, 1장의 베이스 기판(101)에 대하여, 트레이(10) 위의 모든 단결정 반도체 기판(110)이 밀착하게 된다. 상기 접합 공정은, 가열 처리를 수반하지 않고, 상온에서 행할 수 있기 때문에, 베이스 기판(101)으로서 유리 기판 등의 내열성이 낮은 기판을 사용하는 것이 가능하다.
또, 본 발명에 있어서는, 복수의 단결정 반도체 기판(110)을 트레이(10)에 나란히 배열할 수 있기 때문에, 단결정 반도체 기판(110)의 두께의 상이함에 의해, 베이스 기판(101)과 접촉하지 않는 단결정 반도체 기판(110)이 생기는 경우가 있다. 따라서, 압력을 가하는 장소는 1개소가 아닌, 복수 개소로 하는 것이 바람직하다. 더 바람직하게는, 각 단결정 반도체 기판(110)에 압력을 가하도록 한다. 또, 단결정 반도체 기판(110)이 트레이(10)에 배치된 상태에 있어서, 접합층(114) 표면의 높이가 다소 틀렸다고 해도, 베이스 기판(101)의 휘어짐에 의해 접합층(114)의 일부분이 베이스 기판(101)과 접촉하면, 접합층(114)의 표면 전체에 접합을 형성하는 것이 가능하다.
또한, 도 8a과 같이 베이스 기판(101)을 트레이(10)에 재치한 후, 도 9와 같이 베이스 기판(101)을 하측으로 함으로써, 단결정 반도체 기판(110)의 자체 무게에 의해 베이스 기판(101)과 단결정 반도체 기판(110)을 접촉시킬 수 있다. 이로써, 단결정 반도체 기판(110)의 두께의 상이함에 관계없이, 용이하게 접합을 형성할 수 있다.
베이스 기판(101)에 단결정 반도체 기판(110)을 접합한 후에는, 베이스 기판(101)과 접합층(114)의 계면에서의 결합력을 증가시키기 위해서, 가열 처리를 실 시하는 것이 바람직하다. 이 처리 온도는, 손상 영역(113)에 균열을 발생시키지 않는 온도로 하고, 예를 들면, 200℃ 이상 450℃ 이하의 온도 범위로 할 수 있다. 또한, 이 온도 범위에서 가열하면서, 베이스 기판(101)에 단결정 반도체 기판(110)을 접합함으로써, 베이스 기판(101)과 접합층(114)의 접합 계면에서의 결합력을 강고한 것으로 할 수 있다.
단결정 반도체 기판(110) 위에 베이스 기판(101)을 배치할 때에 접합면이 먼지 등에 의해 오염되어 버리면, 상기 오염된 부분은 접합되지 않게 된다. 이러한 접합면의 오염을 막기 위해서, 베이스 기판(101)의 단결정 반도체 기판(110) 위로의 배치는, 기밀 구조의 처리실(기밀실) 내에서 행하는 것이 바람직하다. 또한, 상기 처리실 내를 5.O×10-3Pa 정도의 감압 상태로 하여, 접합 처리가 행하여지는 분위기를 청정하게 해 두는 것이 바람직하다.
이어서, 가열 처리를 하고, 손상 영역(113)에서 단결정 반도체 기판(110)을 분리시킨다. 도 8b는, 단결정 반도체 기판(110)으로부터 반도체층(115)을 분리하는 공정을 설명하는 도면이다. 또, 여기에서는, 반도체층(115)이 분리된 후의 단결정 반도체 기판을 단결정 반도체 기판(117)으로 한다.
가열 처리에 의해, 손상 영역(113)에 존재하는 원소가 석출되고, 손상 영역(113)의 미소한 공동 내의 압력이 상승한다. 이 압력의 상승에 의해, 손상 영역(113)의 미소한 공동의 체적 변화가 생겨, 손상 영역(113)에 균열이 생긴다. 이로써, 손상 영역(113)을 따라서 단결정 반도체 기판(110)이 분리된다. 접합 층(114)은 베이스 기판(101)과 접합하고 있기 때문에, 베이스 기판(101) 위에는 단결정 반도체 기판(110)으로부터 분리된 반도체층(115)이 고정된다. 반도체층(115)을 단결정 반도체 기판(110)으로부터 분리하기 위한 가열 처리의 온도는, 베이스 기판(101)의 변형점을 넘지 않는 온도로 한다.
상기 가열 처리에는, RTA(Rapid Thermal Anneal) 장치, 저항 가열로, 마이크로파 가열장치 등을 사용할 수 있다. RTA 장치로서는, GRTA(Gas Rapid Thermal Anneal) 장치나, LRTA(Lamp Rapid Thermal Anneal) 장치를 들 수 있다.
GRTA 장치를 사용하는 경우에는, 가열 온도 550℃ 이상 650℃ 이하, 처리시간 0.5분 이상 60분 이내의 가열 처리를 적용할 수 있다. 저항 가열장치를 사용하는 경우에는, 가열 온도 200℃ 이상 650℃ 이하, 처리시간 2시간 이상 4시간 이내의 가열 처리를 적용할 수 있다. 마이크로파 처리장치를 사용하는 경우에는, 마이크로파 주파수를 2.45 GHz로 하고, 처리시간이 10분 이상 20분 이내의 가열 처리를 적용할 수 있다.
저항 가열장치를 갖는 종형로(縱型爐)를 사용한 가열 처리의 구체적인 처리방법을 설명한다. 처음에, 도 8a의, 트레이(10)에 배치된 단결정 반도체 기판(110)이 접착된 베이스 기판(101)을, 종형로의 보트(boat)에 배치한다. 그리고 상기 보트를 종형로의 챔버에 반입한다. 챔버 내는, 단결정 반도체 기판(110)의 산화를 억제하기 위해서 진공 상태로 한다. 진공도는, 5×10-3Pa 정도로 하면 좋다. 진공 상태로 한 후, 질소를 챔버 내에 공급하고, 챔버 내를 대기압의 질소 분위기 로 한다. 그 동안에, 온도를 200℃로 상승시킨다.
온도 200℃에서 2시간 가열한 후, 1시간 들여 400℃로 상승시킨다. 온도 400℃의 상태가 안정되면, 또한 1시간 들여 600℃로 상승시킨다. 온도 600℃의 상태가 안정하면, 600℃에서 2시간 가열 처리한다. 그 후, 1시간 들여, 온도 400℃까지 낮추고, 그 10분 내지 30분 후에, 챔버 내에서 보트를 반출한다. 그리고, 대기 분위기하에서, 보트 위의 트레이(10)에 나란히 배열된 단결정 반도체 기판(117), 및 반도체층(115)이 접착된 베이스 기판(101)을 냉각한다.
상기 저항 가열로를 사용한 가열 처리에서는, 접합층(114)과 베이스 기판(101)의 결합력을 강화하기 위한 가열 처리와, 손상 영역(113)에 있어서의 분리를 생기게 하는 가열 처리가 연속하여 행하여진다. 이러한 2개의 가열 처리를 다른 장치에서 행하는 경우에는, 예를 들면, 다음과 같은 공정을 사용할 수 있다. 우선, 저항 가열로를 사용하여, 200℃, 2시간의 가열 처리를 한다. 그리고, 접합된 베이스 기판(101)과 단결정 반도체 기판(110)을 노(爐)로부터 반출하고, 그 후, RTA장치로, 600℃ 이상 700℃ 이하, 1분 이상 30분 이하의 가열 처리를 한다. 상기 공정에 의해, 단결정 반도체 기판(110)을 손상 영역(113)에서 분리시킬 수 있다.
또, 도 8b에 도시한 바와 같이, 단결정 반도체 기판(110)의 주변부가 베이스 기판(101)에 접합하지 않는 경우가 많이 있다. 이것은, 단결정 반도체 기판(110)의 주변부를 모따기할 수 있어 곡률을 갖고 있기 때문에 베이스 기판(101)과 접합층(104)이 밀착되지 않거나, 단결정 반도체 기판(110)의 주변부에서는 손상 영 역(113)이 분리하기 어렵고, 주변부의 평탄성이 부족하고, 주변부에 흠집이나 오염이 있는 것과 같은 이유에 의한 것이라고 생각된다. 따라서, 베이스 기판(101)에는, 단결정 반도체 기판(110)보다도 사이즈가 작은 반도체층(115)이 접착되고, 또한, 단결정 반도체 기판(117)의 주위에는 볼록부가 형성되고, 그 볼록부 위에, 베이스 기판(101)에 접착되지 않은, 절연막(112a), 절연막(112b), 및 접합층(114)이 잔존하고 있다.
다음에, 도 10a에 도시하는 바와 같이, 반도체층(115)에 에칭 처리 또는 에치백 처리를 실시하여, 반도체층(115)의 표면에 존재하는 손상 영역을 제거하는 동시에, 반도체층(115)의 표면을 평탄화한다. 본 실시 형태에서는, 예를 들면 반응성 이온 에칭(RIE:Reactive Ion Etching)법, ICP(Inductively Coupled Plasma) 에칭법, ECR(Electron Cyclotron Resonance) 에칭법, 평행 평판형(용량 결합형) 에칭법, 마그네트론 플라즈마 에칭법, 2주파 플라즈마 에칭법 또는 헬리콘파 플라즈마 에칭법 등의 드라이 에칭법을 사용하면 좋다.
ICP 에칭법을 사용하는 경우에는, 예를 들면, 에칭 가스인 염소의 유량을 40sccm 이상 100sccm 이하, 코일형의 전극에 투입하는 전력을 100W 이상 200W 이하, 하부 전극(바이어스측)에 투입하는 전력을 40W 이상 100W 이하, 반응 압력을 0.5Pa 이상 1.0Pa 이하로 하면 좋다. 본 실시 형태에서는, 에칭 가스인 염소의 유량을 100sccm, 반응 압력을 1.0Pa, 하부 전극의 온도를 70℃, 코일형의 전극에 투입하는 RF(13.56 MHz) 전력을 150W, 하부 전극(바이어스측)에 투입하는 전력을 40W로 하고, 반도체층(115)을 10nm 내지 50nm 정도 에칭한다. 박막화를 동시에 행하 는 경우에는, 반도체층(115)의 막두께가 100nm 이하, 바람직하게는 30nm 내지 80nm가 되도록 에칭 처리를 하면 좋다. 에칭 가스로서는, 염소, 염화수소, 염화붕소, 염화규소 또는 사염화탄소 등의 염소계 가스, 사불화탄소, 불화유황 또는 불화질소 등의 불소계 가스, 산소 등을 적절하게 사용할 수 있다.
상기 에칭 처리에 의해, 반도체층(115)의 표면에 존재하는 손상 영역을 제거하는 동시에, 반도체층(115)의 표면을 평탄화할 수 있다. 또한, 반도체층(115)이 존재하지 않는 영역에서는, 베이스 기판(101)이 에칭됨으로써, 오목부(118)가 형성된다. 오목부(118)의 깊이는 사용하는 에칭 가스에 따라서도 다르지만, 대략 2nm 이상 20nm 이하이다. 물론, 반도체층(115)과 비교하여 베이스 기판(101)이 에칭되기 쉬운 에칭 가스를 사용한 경우에는 이러한 한정은 없다.
이와 같이, 베이스 기판(101)의 표면에 에칭 처리를 실시하고, 오목부(118)를 형성함으로써, 접합이 형성되는 영역에 걸리는 굴곡 응력을 완화하고, 반도체층(115)이 베이스 기판(101)으로부터 박리하는 것을 방지할 수 있다. 요컨대, 베이스 기판을 반송할 때의 외력에 의한 스트레스나, 반도체 기판의 제작 공정에서의 가열 처리, 반도체 장치의 제작 단계에서의 가열 처리 등에 의해, 베이스 기판에 굴곡 응력이 생기는 경우라도, 단결정 반도체층이 베이스 기판으로부터 박리하여 버리는 것을 방지할 수 있다. 접합 영역에서의 굴곡 응력이 완화되는 것은, 굴곡 응력이 오목부(118)에 집중하기 쉬워지기 때문이다. 또, 오목부의 형상으로서는, 둥그스럼한 모양을 띤 형상(즉, 곡률을 갖는 형상, 각이 없는 형상)으로 하는 것이 바람직하다. 각부(角部)가 존재하는 경우에는, 각부로의 응력의 집중에 의해, 베 이스 기판(101)이 파손되어 버릴 우려가 있기 때문이다.
또한, 베이스 기판(101)의 표면에 불순물이 존재하는 경우라도, 이들이 반도체층(115)에 침입하여 반도체 장치의 특성을 악화시키는 것을 방지할 수 있다. 베이스 기판(101)의 표면에 존재하는 불순물로서는, 베이스 기판(101)의 표면을 연마할 때에 사용하는 산화세륨, 산화철, 산화지르코늄 등의 연마제나, 베이스 기판을 구성하는 알칼리 금속이나 알칼리토류 금속 등의 금속원소를 들 수 있다. 또, 베이스 기판(101)과 반도체층(115)의 접합을 양호하게 하기 위해서는, 표면의 평탄성이 극히 중요하게 되므로, 베이스 기판(101)의 표면을 연마해 두는 것은 바람직한 것이다.
또한, 베이스 기판(101)이 오목부(118)를 가짐으로써, 반도체 장치를 분단하는 경우에는 양호하게 분단할 수 있다는 메리트도 있다.
또, 상기에 있어서는, 드라이 에칭법을 사용하는 경우에 관해서 설명하였지만, 웨트 에칭법을 사용하여도 좋다. 이 경우에는, 에칭의 이방성이 약해지는(등방적인 에칭이 됨) 것에 유의할 필요가 있다. 구하는 오목부(118)의 형상 등에 맞춘 에칭 처리를 실시하는 것이 중요하다고 말할 수 있다.
상기 에칭 처리 또는 에치백 처리를 실시한 반도체층(115)에는, 손상 영역(113)의 형성시의 이온의 조사나, 손상 영역(113)에 있어서의 분리에 의해서, 결정 결함이 존재하고 있다. 또한, 상기 에칭 처리 또는 에치백 처리만으로는, 반도체층(115)의 표면의 평탄성을 충분하게 확보할 수 있다고는 말하기 힘들다. 결정 결함을 저감하고, 평탄성을 더욱 향상하기 위해서, 본 실시 형태에 있어서는 도 10b에 도시한 바와 같이, 반도체층(115)에 레이저빔(122)을 조사한다.
레이저빔(122)을 반도체층(115)의 상면측으로부터 조사함으로써, 반도체층(115)을 상면으로부터 용융시킨다. 용융시킨 후, 반도체층(115)이 냉각, 고화함으로써, 도 10c에 도시하는 바와 같은, 상면의 평탄성이 향상된 단결정 반도체층(116)이 형성된다. 또, 도 10c는 도 1에 대응한다.
본 실시 형태에 있어서는, 평탄성을 향상하기 위해서 레이저빔(122)을 조사하고 있다. 따라서, 가열 처리에 의한 평탄화의 경우와 비교하여 베이스 기판(101)의 온도 상승을 억제할 수 있다. 요컨대, 유리 기판과 같은 내열성이 낮은 기판을 베이스 기판(101)으로서 사용하는 것이 가능하게 된다. 또, 레이저빔(122)의 조사에 의한 반도체층(115)의 용융은, 부분 용융인 것이 바람직하다. 완전 용융시킨 경우에는, 액상이 된 반도체층(115)에 있어서의 무질서한 핵 발생에 의해 반도체층(115)이 재결정화하게 되고, 반도체층(115)의 결정성이 저하되기 때문이다. 부분 용융시킴으로써, 용융되어 있지 않는 고상부분으로부터 결정 성장이 진행한다. 이로써, 반도체층(115)의 결함이 감소하고, 결정성이 회복된다. 또, 완전 용융이란, 반도체층(115)이 접합층(114)과의 계면까지 용융되어, 액체상태가 되는 것을 말한다. 다른 한편, 부분 용융이란, 상층은 용융하여 액상이 되지만, 하층은 용융하지 않고 고상인 채로 있는 것을 말한다.
레이저빔(122)을 발진하는 레이저 발진기로서는, 그 발진 파장이, 자외광역으로부터 가시광역에 있는 것이 선택된다. 레이저빔(122)의 파장은, 반도체층(115)에 흡수되는 파장으로 할 필요가 있다. 그 파장은, 레이저빔의 표피 깊 이(skin depth) 등을 고려하여 결정하면 좋다. 예를 들면, 250nm 이상 700nm 이하의 범위로 할 수 있다.
상술한 레이저 발진기로서는, 연속발진 레이저, 의사 연속 발진 레이저 및 펄스 발진 레이저를 사용할 수 있다. 부분 용융시키기 위해서는, 펄스 발진 레이저를 사용하는 것이 바람직하다. 예를 들면, 펄스 발진 레이저의 경우는, 반복 주파수 1MHz 이하, 펄스폭 10ns 이상 500ns 이하이다. 예를 들면, 반복 주파수가 10Hz 내지 300Hz, 펄스폭이 25ns, 파장이 308nm인 XeCl 엑시머 레이저를 사용할 수 있다.
또한, 레이저빔(122)의 에너지는, 레이저빔(122)의 파장, 표피 깊이, 반도체층(115)의 막 두께 등을 고려하여 결정할 수 있다. 레이저빔(122)의 조사 에너지 밀도는, 300mJ/㎠ 이상 800mJ/㎠ 이하의 범위로 할 수 있다. 예를 들면, 반도체층(115)의 두께가 120nm 정도이고, 레이저 발진기에 펄스 발진 레이저를 사용하고, 레이저빔(122)의 파장이 308nm인 경우에는, 레이저빔(122)의 조사에너지 밀도는 600mJ/㎠ 내지 700mJ/㎠로 할 수 있다.
레이저빔(122)을 조사할 때의 분위기는, 희소 가스 분위기나 질소 분위기와 같은 불활성 분위기, 또는, 진공 상태로 하는 것이 바람직하다. 불활성 분위기중에서 레이저빔(122)을 조사하기 위해서는, 기밀 구조의 챔버 내의 분위기를 제어하고, 상기 챔버 내에서 레이저빔(122)을 조사하면 좋다. 챔버를 사용하지 않은 경우에는, 예를 들면, 레이저빔(122)의 피조사면에 질소 가스 등의 불활성 가스를 분사함으로써, 불활성 분위기에서의 레이저빔(122)의 조사를 실현할 수 있다. 불활성 분위기나 진공 상태의 쪽이, 대기분위기보다도 평탄성을 향상시키는 효과가 높다. 또한, 이러한 분위기 쪽이 대기분위기보다도 균열이나 리지의 발생을 억제할 수 있기 때문에 바람직하다.
레이저빔(122)으로서는, 광학계를 사용하여 에너지 분포를 균일하게 하고, 또한 단면의 형상을 선형으로 한 것을 사용하는 것이 바람직하다. 이로써, 스루풋 좋게 레이저빔(122)을 조사할 수 있고, 또한, 레이저빔(122)의 조사를 균일하게 할 수 있다. 레이저빔(122)의 빔 길이를 베이스 기판(101)의 1변보다 길게 함으로써, 1회의 주사로, 베이스 기판(101)에 접착된 모든 반도체층(115)에 레이저빔(122)을 조사할 수 있다. 레이저빔(122)의 빔 길이가 베이스 기판(101)의 1변보다 짧은 경우에는, 복수회의 주사로, 베이스 기판(101)에 접착된 모든 반도체층(115)에 레이저빔(122)을 조사할 수 있는 빔 길이를 선택하면 좋다.
또, 레이저빔(122)을 반도체층(115)에 조사하기 전에, 반도체층(115)의 표면에 형성되어 있는 자연산화막 등의 산화막을 제거하는 처리를 하면 좋다. 산화막을 제거하는 것은, 반도체층(115) 표면에 산화막이 잔존한 상태로 레이저빔(122)을 조사하더라도, 평탄화의 효과를 충분히 얻을 수 없기 때문이다. 산화막의 제거 처리는, 불산을 사용하여 행할 수 있다. 불산에 의한 처리는, 반도체층(115)의 표면이 발수성을 나타낼 때까지 행하는 것이 바람직하다. 발수성을 나타내는 상태로 함으로써, 반도체층(115)으로부터 산화막이 제거된 것을 확인할 수 있기 때문이다.
도 10b의 레이저빔(122)의 조사공정은, 예를 들면, 다음과 같이 하여 행할 수 있다. 우선, 반도체층(115)을 1/100로 희석된 불산으로 110초간 처리하여, 표 면의 산화막을 제거한다. 레이저빔(122)의 발진기로서는, XeCl 엑시머 레이저(파장: 308nm, 펄스폭: 25ns, 반복 주파수60Hz)를 사용한다. 광학계에 의해, 레이저빔(122)의 단면을 300mm×0.34mm의 선형으로 정형한다. 레이저빔(122)의 주사속도는 2.0mm/초로 하고, 스캔 피치를 33㎛, 빔 샷수를 약 10 샷으로 하여, 레이저빔(122)을 반도체층(115)에 조사한다. 조사면에는 질소 가스를 분사하면서, 레이저빔(122)을 주사한다. 베이스 기판(101)이 730mm×920mm인 경우에는, 레이저빔(122)을 3회 주사함으로써, 베이스 기판(101)에 접착된 모든 반도체층(115)에 레이저빔(122)을 조사할 수 있다.
레이저빔(122)을 조사한 후는, 단결정 반도체층(116)에 대하여 에칭 처리, 또는 에치백 처리를 실시한다. 상기 에칭 처리(또는 에치백 처리)는, 반도체 장치의 제작에 있어서 막두께를 최적화하기 위한 처리이다. 물론, 레이저광의 조사전에 있어서의 에칭 처리(또는 에치백 처리)나 레이저광의 조사 처리에 있어서 원하는 막두께(예를 들면, 30nm 내지 80nm)가 얻어지고 있는 경우에는 본 처리를 생략하여도 좋다. 또한, 반도체 기판의 상태에서의 반송을 수반하는 경우(시장에 유통시키는 경우 등)에 있어서, 반도체층 표면의 오염이 문제가 되는 경우에는, 본 처리를 생략하고 반도체층의 막두께에 여유를 갖게 해두고, 반도체 장치를 제작하는 단계에서 재차 표면을 처리하는 구성으로 해도 좋다.
상기 에칭 처리, 또는 에치백 처리의 조건은, 레이저광의 조사전에 있어서의 에칭 처리, 또는 에치백 처리와 대략 같기 때문에, 여기에서는 상세한 것에 대해서는 생략한다.
그 후, 단결정 반도체층(116)에 대하여 500℃ 이상 650℃ 이하의 가열 처리를 하는 것이 바람직하다. 이 가열 처리에 의해서, 레이저빔(122)의 조사로 회복되지 않은 단결정 반도체층(116)의 결함을 소멸시키고, 또한, 단결정 반도체층(116)의 변형을 완화할 수 있다. 이 가열 처리에는, RTA(Rapid Thermal Anneal)장치, 저항 가열로, 마이크로파 가열장치 등을 사용할 수 있다. 예를 들면, 저항 가열로를 사용한 경우에는, 500℃의 온도에서 1시간 가열한 후, 550℃에서 4시간 가열하면 좋다.
이상의 공정에 의해, 도 1 및 도 10c에 도시하는 반도체 기판(100)을 제작할 수 있다. 본 실시 형태에 의해, 트레이(10)에 배치된 복수의 단결정 반도체 기판(110)에 대하여, 절연층(112)의 형성, 손상 영역(113)의 형성 및 접합층(114)의 형성을, 일괄적으로 할 수 있다. 이로써, 스루풋 좋게 반도체 기판(100)을 형성할 수 있다. 또한, 트레이(10)에 단결정 반도체 기판(110)을 배치한 상태로, 베이스 기판(101)과 접합하고 있기 때문에, 복수의 단결정 반도체 기판(110)을 스루풋 좋게, 또한 용이하게 베이스 기판(101)에 접합할 수 있다.
또한, 베이스 기판(101)의 표면에 에칭 처리를 실시하고, 오목부(118)를 형성함으로써, 접합이 형성되는 영역에 걸리는 굴곡 응력을 완화하고, 단결정 반도체층(116)이 베이스 기판(101)로부터 박리하는 것을 방지할 수 있다. 요컨대, 반도체 기판(100)의 신뢰성을 크게 향상할 수 있다. 또한, 베이스 기판(101)의 표면에, 베이스 기판(101)의 조성에 기인하는 불순물이나, 베이스 기판(101) 표면의 연마에 사용한 연마제가 존재하는 경우라도, 이들이 단결정 반도체층(116)에 침입하 여 반도체 장치의 특성을 악화시키는 것을 방지할 수 있다. 또한, 베이스 기판(101)이 오목부(118)를 가짐으로써, 반도체 장치를 분단하는 경우에는 양호하게 분단을 할 수 있다는 메리트가 있다.
또, 도 7a 내지 도 7c까지의 공정에서는, 단결정 반도체 기판(110)을 별도의 트레이(10)로 바꾸어 옮기지는 않았지만, 공정마다, 그 공정에서 사용하는 장치 전용의 트레이(10)로 단결정 반도체 기판(110)을 바꾸어 옮겨도 좋다. 예를 들면, 도 7a의 절연층(112)의 형성 공정에서는, PECVD 장치 전용의 트레이(10)를 사용하고, 도 7c의 공정에서는 도핑 장치 전용의 트레이(10)를 사용할 수도 있다.
또한, 도 7a의 절연층(112)의 형성 공정 후, 절연층(112)이 형성된 단결정 반도체 기판(110)을 트레이(10)로부터 꺼내어, 상기 단결정 반도체 기판(110)에 대하여 초음파 세정 등의 세정 처리를 하고, 청정한 별도의 트레이(10)에 단결정 반도체 기판(110)을 배치할 수도 있다.
또한, 도 7b의 손상 영역(113)의 형성 공정의 후, 손상 영역(113)이 형성된 단결정 반도체 기판(110)을 트레이(10)로부터 꺼내어, 상기 단결정 반도체 기판(110)에 대하여 초음파 세정 등의 세정 처리를 하고, 청정한 별도의 트레이(10)에 단결정 반도체 기판(110)을 배치할 수도 있다.
또, 본 실시 형태에 있어서는, 레이저광의 조사 전후에 있어서 에칭 처리 또는 에치백 처리를 실시하는 구성에 관해서 설명하고 있지만, 본 발명은 이것에 한정하여 해석되지 않는다. 레이저광의 조사전만, 또는 레이저광의 조사후만에 있어서 에칭 처리, 또는 에치백 처리를 실시하는 구성으로 할 수도 있다. 또한, 레이 저광 조사 대신에, 가열 처리를 실시하는 구성을 채용하여도 좋다. 이 경우에는, 가열 처리 전, 또는 가열 처리 후의 적어도 한쪽에 있어서, 에칭 처리, 또는 에치백 처리를 실시하면 좋다. 물론, 가열 처리와 레이저광의 조사 처리를 동시에 행하는 구성으로 하여도 좋다. 가열 처리와 레이저광의 조사 처리를 동시에 함으로써, 어느 한쪽만을 사용하는 경우와 비교하여, 저온 또는 저 샷수로 같은 효과를 얻을 수 있다. 또, 가열 온도에 대해서는 베이스 기판의 내열 온도 이하로 하는 점에 유의할 필요가 있다.
(실시 형태 2)
본 실시 형태에서는, 단결정 반도체 기판의 재생 처리에 관해서 설명한다. 구체적으로는, 도 11을 사용하여, 도 8b에 도시하는 단결정 반도체 기판(117)을 재생 처리하는 경우에 관해서 설명한다.
도 8b의 공정 후에는, 도 11에 도시하는 바와 같이, 단결정 반도체 기판(117)의 주위에 볼록부(117a)가 형성되고, 그 볼록부(117a) 위에, 절연막(112a), 절연막(112b) 및 접합층(114)이 잔존하고 있다.
우선, 절연막(112b), 절연막(112a) 및 접합층(114)을 제거하는 에칭 처리를 한다. 이들 막이, 산화실리콘, 산화질화실리콘, 질화산화실리콘으로 형성되어 있는 경우에는, 예를 들면, 불산을 사용한 웨트 에칭 처리를 하면 좋다. 상기 에칭 처리에 의해, 도 11b에 도시하는 바와 같은 단결정 반도체 기판(117)이 얻어진다. 도 11c는 도 11b의 일점 쇄선 XY에서의 단면도이다.
다음에, 도 11b 및 도 11c에 도시하는 단결정 반도체 기판(117)을 에칭 처리 하여, 볼록부(117a) 및 분리면(117b)를 제거한다. 도 11c의 파선으로 둘러싼 부분은, 이 에칭 처리에 의해서, 제거해야 할 부분이다. 이 에칭에 의해, 단결정 반도체 기판(117)에 잔존하는 손상 영역(113)을 제거한다. 단결정 반도체 기판(117)의 에칭 처리는 웨트 에칭 처리가 바람직하고, 에칭액으로서는, 수산화테트라메틸암모늄(tetramethylammonium hydroxide, 약칭; TMAH) 용액을 사용할 수 있다.
단결정 반도체 기판(117)을 에칭 처리하고, 볼록부(117a), 분리면(117b), 및 손상 영역(113)을 제거한 후, 그 표면을 기계적으로 연마하고, 도 11d에 도시하는 바와 같은 평활한 표면을 갖는 단결정 반도체 기판(119)을 형성한다. 이 단결정 반도체 기판(119)은, 도 2에 도시하는 단결정 반도체 기판(110)으로서 재이용할 수 있다.
연마 처리로서는, 화학기계 연마(Chemical Mechanical Polishing, 약칭: CMP)를 사용할 수 있다. 단결정 반도체 기판(119)의 표면을 평활하게 하기 위해서, 1㎛ 이상 10㎛ 이하 정도로 연마하는 것이 바람직하다. 연마 후는, 단결정 반도체 기판(119) 표면에 연마입자 등이 남기 때문에, 불산 세정이나 RCA 세정을 한다.
본 실시 형태에 제시한 바와 같이 단결정 반도체 기판을 재이용함으로써, 반도체 기판(100)의 재료 비용을 삭감할 수 있다.
본 실시 형태는 실시 형태 1과 조합하여 사용할 수 있다.
(실시 형태 3)
본 실시 형태에서는, 반도체 기판(100)을 사용한 반도체 장치의 제작 방법의 일례로서, 박막 트랜지스터를 제작하는 방법을 설명한다. 복수의 박막트랜지스터를 조합함으로써, 각종 반도체 장치가 형성된다. 본 실시 형태에서는, 실시 형태 1의 제작 방법으로 제작한 반도체 기판(100)을 사용하기로 한다.
우선, 도 12a에 도시하는 바와 같이, 베이스 기판(101) 위의 단결정 반도체층(116)을 에칭에 의해 원하는 형상으로 가공(패터닝)함으로써, 반도체막(603)과 반도체막(604)을 형성한다. 또, 베이스 기판(101)은 오목부(118)를 갖고 있다.
반도체막(603)과 반도체막(604)에는, 임계치 전압을 제어하기 위해서, 붕소, 알루미늄, 갈륨 등의 p형 불순물이나, 인, 비소 등의 n형 불순물이 첨가되어 있어도 좋다. 예를 들면, p형을 부여하는 불순물로서 붕소를 첨가하는 경우, 5×1016cm-3 이상 1×1017cm-3 이하의 농도로 첨가하면 좋다. 임계치 전압을 제어하기 위한 불순물의 첨가는, 단결정 반도체층(116)에 대하여 행하여도 좋고, 반도체막(603)과 반도체막(604)에 대하여 행하여도 좋다. 또한, 임계치 전압을 제어하기 위한 불순물의 첨가를, 단결정 반도체 기판(110)에 대하여 행하여도 좋다. 또는, 불순물의 첨가를, 임계치 전압을 대략 조정하기 위해서 단결정 반도체 기판(110)에 대하여 행한 후에, 임계치 전압을 미세 조정하기 위해서, 단결정 반도체층(116)에 대하여, 또는 반도체막(603) 및 반도체막(604)에 대하여 행하도록 하여도 좋다.
또한 반도체막(603)과 반도체막(604)을 형성한 후, 게이트 절연막(606)을 형성하기 전에 수소화 처리를 하여도 좋다. 수소화 처리는, 예를 들면, 수소 분위기중에 있어서 350℃, 2시간 정도 행한다.
다음에, 도 12b에 도시한 바와 같이, 반도체막(603)과 반도체막(604)을 덮도록, 게이트 절연막(606)을 형성한다. 게이트 절연막(606)은, 고밀도 플라즈마 처리를 행함으로써 반도체막(603)과 반도체막(604)의 표면을 산화 또는 질화함으로써 형성할 수 있다. 고밀도 플라즈마 처리는, 예를 들면, 헬륨, 아르곤, 크립톤, 크세논 등의 희소 가스와, 산소, 산화질소, 암모니아, 질소, 수소 등의 가스의 혼합가스를 사용하여 행한다. 이 경우, 플라즈마의 여기를 마이크로파의 도입에 의해 행함으로써, 저전자 온도로 고밀도의 플라즈마를 생성할 수 있다. 이러한 고밀도의 플라즈마로 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있음)이나 질소 라디칼(NH 라디칼을 포함하는 경우도 있음)에 의해서, 반도체막의 표면을 산화 또는 질화함으로써, 1nm 이상 20nm 이하, 바람직하게는 2nm 이상 10nm 이하의 절연막을 반도체막에 접하도록 형성한다.
상술한 고밀도 플라즈마 처리에 의한 반도체막의 산화 또는 질화는 고상 반응으로 진행하기 때문에, 게이트 절연막(606)과 반도체막(603) 및 반도체막(604)과의 계면 준위 밀도를 극히 낮게 할 수 있다. 또한, 고밀도 플라즈마 처리에 의해 반도체막을 직접 산화 또는 질화함으로써, 형성되는 절연막의 두께의 편차를 억제할 수 있다. 또한, 반도체막이 결정성을 갖기 때문에, 고밀도 플라즈마 처리를 사용하여 반도체막의 표면을 고상 반응으로 산화시키는 경우라도, 결정립계에서의 불균일한 산화를 억제하고, 균일성이 좋고, 계면 준위 밀도가 낮은 게이트 절연막을 형성할 수 있다. 이와 같이, 고밀도 플라즈마 처리에 의해 형성된 절연막을 트랜지스터의 게이트 절연막의 일부 또는 전부에 사용함으로써, 특성의 격차를 억제할 수 있다.
보다 구체적인 일례로서는, 아산화질소(N2O)를, 아르곤(Ar)을 사용하여 1배이상 3배 이하(유량비)로 희석하고, 10Pa 이상 30Pa 이하의 압력하에서 3kW 이상 5kW 이하의 마이크로파(2.45 GHz) 전력을 인가하고, 반도체막(603)과 반도체막(604)의 표면을 산화 또는 질화시킨다. 이 처리에 의해 1nm 이상 10nm 이하(바람직하게는 2nm 이상 6nm 이하)의 게이트 절연막(606)의 하층을 형성한다. 또한, 아산화질소(N2O)와 실란(SiH4)을 도입하고, 10Pa 이상 30Pa 이하의 압력하에서 3kW 이상 5kW 이하의 마이크로파(2.45 GHz) 전력을 인가하여 기상 성장법에 의해 산화질화실리콘막을 형성하고, 게이트 절연막(606)의 상층으로 한다. 이와 같이, 고상 반응과 기상 성장법에 의한 반응을 조합하여 게이트 절연막(606)을 형성함으로써 계면 준위 밀도가 낮고 절연 내압이 우수한 게이트 절연막(606)을 형성할 수 있다. 또, 도 12b에 있어서는, 게이트 절연막(606)을 고상 성장에 의한 단층 구조로 한 경우를 도시하지만, 상기 구체예와 같이 고상 반응과 기상 성장법을 조합하여 게이트 절연막(606)을 형성하는 경우에는 2층 구조가 된다.
또는, 반도체막(603)과 반도체막(604)을 열산화시킴으로써, 게이트 절연막(606)을 형성하도록 하여도 좋다. 이러한 열산화를 사용하는 경우에는, 내열성이 비교적 높은 베이스 기판을 사용하는 것이 바람직하다.
또한, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여, 산화규소, 질화산화규소, 질화규소, 산화하프늄, 산화알루미늄, 산화탄탈 등을 포함하는 막을, 단층 구조 또는 적층 구조로 형성함으로써, 게이트 절연막(606)을 형성하여도 좋다.
또, 수소를 포함하는 게이트 절연막(606)을 형성한 후, 350℃ 이상 450℃ 이하의 온도에 의한 가열 처리를 함으로써, 게이트 절연막(606)중에 포함되는 수소를 반도체막(603) 및 반도체막(604)중으로 확산시키도록 하여도 좋다. 이 경우, 게이트 절연막(606)은, 플라즈마 CVD법을 사용하여 질화실리콘 또는 질화산화실리콘을 퇴적함으로써 형성하면 좋다. 이 경우에 있어서, 프로세스 온도는 350℃ 이하로 한다. 이와 같이, 반도체막(603) 및 반도체막(604)에 수소를 공급함으로써, 반도체막(603)중, 반도체막(604)중, 게이트 절연막(606)과 반도체막(603)의 계면, 및 게이트 절연막(606)과 반도체막(604)의 계면에서의 결함을 효과적으로 저감할 수 있다.
다음에, 도 12c에 도시하는 바와 같이, 게이트 절연막(606) 위에 도전막을 형성한 후, 상기 도전막을 소정의 형상으로 가공(패터닝)함으로써, 반도체막(603)과 반도체막(604)의 상방에 전극(607)을 형성한다. 도전막의 형성에는 CVD법, 스퍼터링법 등을 사용할 수 있다. 도전막은, 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu),크롬(Cr), 니오브(Nb) 등의 재료를 사용하여 형성할 수 있다. 또한, 상기 금속을 주성분으로 하는 합금재료를 사용하여도 좋고, 상기 금속을 포함하는 화합물을 사용하여도 좋다. 또는, 반도체막에 도전성을 부여하는 불순물 원소를 도핑한 다결정규소 등, 반도체 재료를 사용하여 형성하여도 좋다.
본 실시 형태에서는 전극(607)을 단층의 도전막으로 형성하고 있지만, 본 발 명의 반도체 장치는 상기 구성에 한정되지 않는다. 전극(607)은 적층된 복수의 도전막으로 형성되어 있어도 좋다. 2층 구조로 하는 경우에는, 예를 들면, 몰리브덴막, 티타늄막, 질화티타늄막 등을 하층에 사용하고, 상층에는 알루미늄막 등을 사용하면 좋다. 3층 구조의 경우에는, 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조나, 티타늄막과 알루미늄막과 티타늄막의 적층 구조 등을 채용하면 좋다.
또, 전극(607)을 형성할 때에 사용하는 마스크는, 레지스트 재료 대신에 산화규소, 질화산화규소 등을 사용하여 형성하여도 좋다. 이 경우, 산화규소막이나 질화산화규소막 등을 패터닝하여 마스크를 형성하는 공정이 더해지지만, 에칭 시에 있어서의 마스크의 막 감소가 레지스트 재료와 비교하여 적기 때문에, 보다 정확한 형상의 전극(607)을 형성할 수 있다. 또한, 마스크를 사용하지 않고서, 액적 토출법을 사용하여 선택적으로 전극(607)을 형성하여도 좋다. 여기에서, 액적 토출법이란, 소정의 조성물을 포함하는 액적을 토출 또는 분출함으로써 소정의 패턴을 형성하는 방법을 의미하고, 잉크젯법 등이 그 범주에 포함된다.
또한, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용하여, 에칭 조건(코일형의 전극층에 인가되는 전력량, 기판측의 전극층에 인가되는 전력량, 기판측의 전극 온도 등)을 적절하게 조절하여, 원하는 테이퍼 형상을 갖도록 도전막을 에칭함으로써, 전극(607)을 형성할 수 있다. 또한, 테이퍼 형상은, 마스크의 형상에 따라서 제어할 수도 있다. 또, 에칭용 가스로서는, 염소, 염화붕소, 염화규소 또는 사염화탄소 등의 염소계 가스, 사불화탄소, 불화유황 또는 불화질소 등의 불소계 가스 또는 산소 등을 적절하게 사용할 수 있다.
다음에, 도 12d에 도시하는 바와 같이, 전극(607)을 마스크로 하여, 일도전형을 부여하는 불순물 원소를 반도체막(603), 반도체막(604)에 첨가한다. 본 실시 형태에서는, 반도체막(603)에 n형을 부여하는 불순물 원소(예를 들면 인 또는 비소)를, 반도체막(604)에 p형을 부여하는 불순물 원소(예를 들면 붕소)를 첨가한다. 또, n형을 부여하는 불순물 원소를 반도체막(603)에 첨가할 때는, p형의 불순물이 첨가되는 반도체막(604)은 마스크 등으로 덮고, n형을 부여하는 불순물 원소의 첨가가 선택적으로 행하여지도록 한다. 또한, p형을 부여하는 불순물 원소를 반도체막(604)에 첨가할 때는, n형의 불순물이 첨가되는 반도체막(603)은 마스크 등으로 덮고, p형을 부여하는 불순물 원소의 첨가가 선택적으로 행하여지도록 한다. 또는, 반도체막(603) 및 반도체막(604)에, p형을 부여하는 불순물 원소 또는 n형을 부여하는 불순물 원소의 한쪽을 첨가한 후, 한쪽의 반도체막에만, 더욱 높은 농도로 p형을 부여하는 불순물 원소 또는 n형을 부여하는 불순물 원소의 다른쪽을 첨가하도록 하여도 좋다. 상기 불순물의 첨가에 의해, 반도체막(603)에 불순물 영역(608), 반도체막(604)에 불순물 영역(609)이 형성된다.
다음에, 도 13a에 도시하는 바와 같이, 전극(607)의 측면에 사이드월(610)을 형성한다. 사이드월(610)은, 예를 들면, 게이트 절연막(606) 및 전극(607)을 덮도록 새롭게 절연막을 형성하고, 수직 방향을 주체로 한 이방성 에칭에 의해, 상기 절연막을 부분적으로 에칭함으로써 형성할 수 있다. 또, 상기의 이방성 에칭에 의해, 게이트 절연막(606)을 부분적으로 에칭하여도 좋다. 사이드월(610)을 형성하기 위한 절연막으로서는, 플라즈마 CVD법이나 스퍼터링법 등에 의해, 규소, 산화규 소, 질화규소, 산화질화규소, 질화산화규소, 유기재료 등을 포함하는 막을, 단층 구조 또는 적층 구조로 형성하면 좋다. 본 실시 형태에서는, 막두께 100nm의 산화규소막을 플라즈마 CVD법에 의해서 형성한다. 또한, 에칭 가스로서는, CHF3과 헬륨의 혼합가스를 사용할 수 있다. 또, 사이드월(610)을 형성하는 공정은, 이들에 한정되지 않는다.
다음에, 도 13b에 도시한 바와 같이, 전극(607) 및 사이드월(610)을 마스크로 하여, 반도체막(603), 반도체막(604)에 일도전형을 부여하는 불순물 원소를 첨가한다. 또, 반도체막(603), 반도체막(604)에는, 각각 전번의 공정에서 첨가한 불순물 원소와 동일한 도전형의 불순물 원소를 더욱 높은 농도로 첨가한다. 또, n형을 부여하는 불순물 원소를 반도체막(603)에 첨가할 때는, p형의 불순물이 첨가되는 반도체막(604)은 마스크 등으로 덮고, n형을 부여하는 불순물 원소의 첨가가 선택적으로 행하여지도록 한다. 또한, p형을 부여하는 불순물 원소를 반도체막(604)에 첨가할 때는, n형의 불순물이 첨가되는 반도체막(603)은 마스크 등으로 덮고, p형을 부여하는 불순물 원소의 첨가가 선택적으로 행하여지도록 한다.
상기 불순물 원소의 첨가에 의해, 반도체막(603)에, 한 쌍의 고농도 불순물 영역(611)과, 한 쌍의 저농도 불순물 영역(612)과, 채널 형성 영역(613)이 형성된다. 또한, 상기 불순물 원소의 첨가에 의해, 반도체막(604)에, 한 쌍의 고농도 불순물 영역(614)과, 한 쌍의 저농도 불순물 영역(615)과, 채널 형성 영역(616)이 형성된다. 고농도 불순물 영역(611, 614)은 소스 또는 드레인으로서 기능하고, 저농 도 불순물 영역(612, 615)은 LDD(Lightly Doped Drain) 영역으로서 기능한다.
또, 반도체막(604) 위에 형성된 사이드월(610)과, 반도체막(603) 위에 형성된 사이드월(610)은, 캐리어가 이동하는 방향(소위 채널 길이에 평행한 방향)에 있어서의 폭이 같아지도록 형성하여도 좋지만, 상기 폭이 다르게 형성하여도 좋다. p 채널형 트랜지스터가 되는 반도체막(604) 위의 사이드월(610)의 폭은, n 채널형 트랜지스터가 되는 반도체막(603) 위의 사이드월(610)의 폭보다도 길게 하면 좋다. 왜냐하면, p형 트랜지스터에 있어서 소스 및 드레인을 형성하기 위해서 주입되는 붕소는 확산되기 쉽고, 단채널 효과를 유발하기 쉽기 때문이다. p형 트랜지스터에 있어서, 사이드월(610)의 폭을 더욱 길게 함으로써, 소스 및 드레인에 고농도의 붕소를 첨가하는 것이 가능해져, 소스 및 드레인을 저저항화할 수 있다.
소스 및 드레인을 더욱 저저항화하기 위해서, 반도체막(603) 및 반도체막(604)의 일부를 실리사이드화한 실리사이드층을 형성하여도 좋다. 실리사이드화는, 반도체막에 금속을 접촉시키고, 가열 처리(예를 들면, GRTA법, LRTA 법 등)에 의해, 반도체막중의 규소와 금속을 반응시켜 행한다. 실리사이드층으로서는, 코발트실리사이드 또는 니켈실리사이드를 사용하면 좋다. 반도체막(603)이나 반도체막(604)이 얇은 경우에는, 반도체막(603), 반도체막(604)의 바닥부까지 실리사이드 반응을 진행시켜도 좋다. 실리사이드화에 사용할 수 있는 금속재료로서는, 티타늄(Ti), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 코발트(Co), 지르코늄(Zr), Hf(하프늄), 탄탈(Ta), 바나듐(V), 네오듐(Nb), 크롬(Cr), 백금(Pt), 팔라듐(Pd) 등을 들 수 있다. 또한, 레이저빔의 조사 등에 의해서도 실리사이드층을 형성할 수 있다.
상술한 공정에 의해, n 채널형 트랜지스터(617) 및 p 채널형 트랜지스터(618)가 형성된다. 또, 도 13b에 도시하는 단계에서는, 소스 전극 또는 드레인 전극으로서 기능하는 도전막은 형성되어 있지 않지만, 이들의 도전막을 포함하여 트랜지스터라고 부르기도 한다.
다음에, 도 13c에 도시하는 바와 같이, n 채널형 트랜지스터(617), p 채널형 트랜지스터(618)를 덮도록 절연막(619)을 형성한다. 절연막(619)은 반드시 형성할 필요는 없지만, 절연막(619)을 형성함으로써, 알칼리 금속이나 알칼리토류 금속 등의 불순물이 n 채널형 트랜지스터(617), p 채널형 트랜지스터(618)에 침입하는 것을 방지할 수 있다. 구체적으로는, 절연막(619)을, 산화규소, 질화규소, 산화질화규소, 질화산화규소, 질화알루미늄, 산화알루미늄 등의 재료를 사용하여 형성하는 것이 바람직하다. 본 실시 형태에서는, 막두께 600nm 정도의 질화산화규소막을, 절연막(619)으로서 사용한다. 이 경우, 상술한 수소화 공정은, 상기 질화산화규소막 형성 후에 행하여도 좋다. 또, 본 실시 형태에 있어서는, 절연막(619)을 단층 구조로 하고 있지만, 적층 구조로 해도 좋은 것은 물론이다. 예를 들면, 2층 구조로 하는 경우에는, 산화질화규소막과 질화산화규소막과의 적층 구조로 할 수 있다.
절연막(619)에 의해, 오목부(118) 위에 배리어층으로서 기능하는 절연층이 형성되게 되므로, 베이스 기판(101)이 노출하게 되는 영역을 배제할 수 있다. 이로써, 베이스 기판(101)으로부터의 불순물 원소가, 반도체층 등으로 확산되는 것을 방지할 수 있다. 요컨대, 반도체 장치의 열화를 저감하고, 신뢰성이 높은 반도체 장치를 제공할 수 있게 된다.
다음에, n 채널형 트랜지스터(617), p 채널형 트랜지스터(618)를 덮도록, 절연막(619) 위에 절연막(620)을 형성한다. 절연막(620)은, 폴리이미드, 아크릴, 벤조사이클로부텐, 폴리아미드, 에폭시 등의, 내열성을 갖는 유기재료를 사용하여 형성하면 좋다. 또한, 상기 유기재료의 그 외에, 저유전율 재료(low-k 재료), 실록산계수지, 산화규소, 질화규소, 산화질화규소, 질화산화규소, PSG(인유리), BPSG(인붕소유리), 알루미나 등을 사용할 수도 있다. 여기에서, 실록산계수지란, 실록산계 재료를 출발재료로서 형성된 Si-0-Si 결합을 포함하는 수지에 상당한다. 실록산계수지는, 치환기에 수소 외에, 불소, 알킬기, 또는 방향족 탄화수소 중 적어도 1종을 갖고 있어도 좋다. 또, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연막(620)을 형성하여도 좋다. 또한, 절연막(620)은, 그 표면을 CMP 법 등에 의해 평탄화시켜도 좋다.
절연막(620)의 형성에는, 그 재료에 따라서, CVD법, 스퍼터법, SOG법, 스핀 코팅, 디핑, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다.
다음에, 반도체막(603)과 반도체막(604)이 각각 일부 노출되도록 절연막(619) 및 절연막(620)에 콘택트홀을 형성한다. 그리고, 도 14a에 도시하는 바와 같이, 상기 콘택트홀을 통하여 반도체막(603)과 반도체막(604)에 접하는 도전막(621), 도전막(622)을 형성한다. 도전막(621) 및 도전막(622)은, 트랜지스터의 소스 전극 또는 드레인 전극으로서 기능한다. 또, 본 실시 형태에 있어서는, 콘택 트홀 개구시의 에칭에 사용하는 가스로서 CHF3와 He의 혼합가스를 사용하였지만, 이것에 한정되지 않는다.
도전막(621), 도전막(622)은, CVD법이나 스퍼터링법 등에 의해 형성할 수 있다. 구체적으로는, 도전막(621), 도전막(622)으로서, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오듐(Nd), 탄소(C), 규소(Si) 등을 사용할 수 있다. 또한, 상기 재료를 주성분으로 하는 합금을 사용하여도 좋고, 상기 재료를 포함하는 화합물을 사용하여도 좋다. 또한, 도전막(621), 도전막(622)은, 단층 구조로 하여도 좋고, 적층 구조로 해도 좋다.
알루미늄을 주성분으로 하는 합금의 예로서, 알루미늄을 주성분으로 하고, 니켈을 포함하는 것을 들 수 있다. 또한, 알루미늄을 주성분으로 하고, 니켈과, 탄소 또는 규소의 한쪽 또는 양쪽을 포함하는 것을 들 수 있다. 알루미늄이나 알루미늄실리콘(Al-Si)은 저항치가 낮고, 저가이기 때문에, 도전막(621), 도전막(622)을 형성하는 재료로서 적합하다. 특히, 알루미늄실리콘은, 패터닝 시의 레지스트 베이크에 의한 힐록(hillock)의 발생을 억제할 수 있기 때문에 바람직하다. 또한, 규소 대신에, 알루미늄에 0.5% 정도의 Cu를 혼입시킨 재료를 사용하여도 좋다.
도전막(621), 도전막(622)을 적층 구조로 하는 경우에는, 예를 들면, 배리어막과 알루미늄실리콘막과 배리어막의 적층 구조, 배리어막과 알루미늄실리콘막과 질화티타늄막과 배리어막의 적층 구조 등을 채용하면 좋다. 또, 배리어막이란, 티타늄, 티타늄의 질화물, 몰리브덴 또는 몰리브덴의 질화물 등을 사용하여 형성된 막이다. 배리어막의 사이에 알루미늄실리콘막을 끼우도록 도전막을 형성하면, 알루미늄이나 알루미늄실리콘의 힐록의 발생을 한층 더 방지할 수 있다. 또한, 환원성이 높은 원소인 티타늄을 사용하여 배리어막을 형성하면, 반도체막(603)과 반도체막(604) 위에 얇은 산화막이 형성되어 있었다고 해도, 배리어막에 포함되는 티타늄이 상기 산화막을 환원하고, 도전막(621)과 반도체막(603), 및 도전막(622)과 반도체막(604)의 콘택트를 양호한 것으로 할 수 있다. 또한, 배리어막을 복수 적층하도록 하여도 좋다. 그 경우, 예를 들면, 도전막(621), 도전막(622)을, 하층으로부터 티타늄, 질화티타늄, 알루미늄실리콘, 티타늄, 질화티타늄과 같이, 5층 구조 또는 그 이상의 적층 구조로 할 수도 있다.
또한, 도전막(621), 도전막(622)으로서, WF6 가스와 SiH4 가스로부터 화학기상 성장법으로 형성한 텅스텐실리사이드를 사용하여도 좋다. 또한, WF6을 수소 환원하여 형성한 텅스텐을, 도전막(621, 622)으로서 사용하여도 좋다.
또, 도전막(621)은 n 채널형 트랜지스터(617)의 고농도 불순물 영역(611)에 접속되어 있다. 도전막(622)은 p 채널형 트랜지스터(618)의 고농도 불순물 영역(614)에 접속되어 있다.
도 14b에, 도 14a에 도시한 n 채널형 트랜지스터(617) 및 p 채널형 트랜지스터(618)의 평면도를 도시한다. 단, 도 14b에 있어서는, 간단하게 하기 위해, 도전 막(621), 도전막(622), 절연막(619), 절연막(620)을 생략한다.
또, 본 실시 형태에서는, n 채널형 트랜지스터(617)와 p 채널형 트랜지스터(618)가, 각각 게이트 전극으로서 기능하는 전극(607)을 1개씩 갖는 경우를 예시하고 있지만, 본 발명은 상기 구성에 한정되지 않는다. 본 발명에서 제작되는 트랜지스터는, 게이트 전극으로서 기능하는 전극을 복수 갖고, 인 또한 상기 복수의 전극이 전기적으로 접속되어 있는 멀티 게이트 구조를 갖고 있어도 좋다.
또, 본 발명에 의한 SOI 기판이 갖는 반도체막은, 단결정에 대단히 가까운 것이다. 따라서, 다결정의 반도체막을 사용하는 경우와 비교하여, 배향의 편차가 작고, 트랜지스터의 임계치 전압의 편차를 작게 할 수 있다. 또한, 다결정의 반도체막과는 달리 결정립계가 거의 보이지 않기 때문에, 결정립계에 기인하는 누설 전류를 억제하고, 반도체 장치의 성(省)전력화를 실현할 수 있다. 또한, 결정립의 크기가 격차가 생기는 것에 기인하는 트랜지스터의 격차를 억제할 수 있다.
또, 레이저 결정화에 의해 얻어지는 다결정의 반도체막으로서는, 빔스폿내의 에너지 밀도의 분포에 기인하고, 반도체막의 표면에 돌기(리지)가 나타나기 쉽다. 한편, SOI 기판이 갖는 반도체막에 대해서는, 접합에 의해 생긴 반도체막중의 결함을 수복할 수 있는 정도로, 낮은 에너지 밀도로 레이저광을 조사하면 좋다. 따라서, SOI 기판이 갖는 반도체막의 표면의 평탄성은 대단히 높고, 당해 반도체막 위에 형성되는 게이트 절연막을 5nm 내지 50nm 정도까지 얇게 할 수 있다. 이로써, 게이트 전압을 낮게 억제하면서도 높은 온 전류를 얻을 수 있다.
본 실시 형태는 실시 형태 1 또는 2와 적절하게 조합하여 사용할 수 있다.
(실시 형태 4)
본 실시 형태에서는, 본 발명의 반도체 장치의 제조방법의 일례에 관해서, 도 15 내지 18을 참조하여 설명한다. 또, 본 실시 형태에 있어서는, 반도체 장치의 일례로서 액정 표시 장치를 예를 들어 설명하지만, 본 발명의 반도체 장치는 액정 표시 장치에 한정되지 않는다.
처음에, 실시 형태 1에 제시한 방법 등을 사용하여, 절연 표면을 갖는 기판 위에 단결정 반도체층을 형성한다(도 15a 참조). 여기에서는, 절연 표면을 갖는 기판(1500) 위에 접합층을 포함하는 절연층(1504), 단결정 반도체층(1506)을 순차로 형성한 구성을 사용하여 설명하지만, 본 발명은 이것에 한정되지 않는다.
다음에, 단결정 반도체층(1506) 및 절연층(1504)을 원하는 형상으로 패터닝하고, 섬형상의 단결정 반도체층을 형성한다. 또, 패터닝 시의 에칭 가공으로서는, 드라이 에칭(플라즈마 에칭 등), 웨트 에칭의 어느 것을 채용하여도 좋지만, 대면적 기판을 처리하기 위해서는 플라즈마 에칭이 적합하다. 에칭 가스로서는, CF4, NF3, Cl2, BCl3 등의 불소계 또는 염소계 가스를 사용하여, He나 Ar 등의 불활성 가스를 적절하게 더하여도 좋다. 또한, 대기압 방전의 에칭 가공을 적용하면, 국소적인 방전 가공도 가능하고, 기판의 전면에 마스크층을 형성하지 않고 에칭을 할 수 있다.
단결정 반도체층(1506) 및 절연층(1504)을 패터닝한 후에는, 임계치 전압을 제어하기 위해서, 붕소, 알루미늄, 갈륨 등의 p형 불순물을 첨가하면 좋다. 예를 들면, p형 불순물로서, 붕소를 5×1016cm-3 이상 1×1018cm-3 이하의 농도로 첨가할 수 있다.
절연층(1504)은, 접합층에 더하여, 불순물 원소에 대한 배리어층을 갖고 있는 것이 바람직하다. 상기 배리어층은, 예를 들면, 질화실리콘이나 질화산화실리콘 등의 재료를 사용하여 형성할 수 있다. 배리어층을 형성하는 경우에는, 예를 들면, 절연 표면을 갖는 기판에 접하는 측에서 접합층, 질화산화실리콘, 산화질화실리콘의 적층 구조로 할 수 있다. 질화산화실리콘 대신에 질화실리콘을 사용하여도 좋다. 또한, 산화질화실리콘 대신에 산화실리콘을 사용하여도 좋다.
다음에, 섬형상의 단결정 반도체층을 덮는 게이트 절연층(1508)을 형성한다(도 15b 참조). 또, 여기에서는 편의상, 패터닝에 의해서 형성된 섬형상의 단결정 반도체층을 각각 단결정 반도체층(1510), 단결정 반도체층(1512), 단결정 반도체층(1514)이라고 부르기로 한다. 게이트 절연층(1508)은 플라즈마 CVD법 또는 스퍼터법 등을 사용하여, 두께를 10nm 이상 150nm 이하로 하여 규소를 포함하는 절연막으로 형성한다. 구체적으로는, 질화실리콘, 산화실리콘, 산화질화실리콘, 질화산화실리콘으로 대표되는 규소의 산화물재료 또는 질화물재료 등의 재료로 형성하면 좋다. 또, 게이트 절연층(1508)은 단층 구조나, 적층 구조로 해도 좋다. 또한, 단결정 반도체층과 게이트 절연층의 사이에, 막두께 1nm 이상 100nm 이하, 바람직하게는 1nm 이상 10nm 이하, 더욱 바람직하게는 2nm 이상 5nm 이하의 얇은 산화실리콘막을 형성하여도 좋다. 또, 낮은 온도로 누설 전류가 적은 게이트 절연막을 형성하기 위해서, 아르곤 등의 희소 가스 원소를 반응 가스에 포함시켜도 좋다.
다음에, 게이트 절연층(1508) 위에 게이트 전극층으로서 사용하는 제 1 도전막과 제 2 도전막을 적층하여 형성한다. 제 1 도전막의 막두께는 20nm 이상 100nm 이하 정도, 제 2 도전막의 막두께는 100nm 이상 400nm 이하 정도로 하면 좋다. 또한, 제 1 도전막과 제 2 도전막은, 스퍼터링법, 증착법, CVD법 등의 수법에 의해 형성할 수 있다. 제 1 도전막과 제 2 도전막은, 탄탈, 텅스텐, 티타늄, 몰리브덴, 알루미늄, 구리, 크롬, 네오듐 등으로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 또는 화합물 재료 등을 사용하여 형성하면 좋다. 또한, 제 1 도전막이나 제 2 도전막으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막이나, AgPdCu 합금 등을 사용하여도 좋다. 또, 본 실시 형태에 있어서는 2층 구조의 도전층을 사용하여 설명하고 있지만, 본 발명은 이것에 한정되지 않는다. 3층 이상의 적층 구조로 하거나, 단층 구조로 해도 좋다.
다음에, 포토리소그래피법을 사용하여 레지스트 재료로 이루어지는 마스크(1516a), 마스크(1516b), 마스크(1516c), 마스크(1516d), 및 마스크(1516e)를 형성한다. 그리고, 상기 마스크를 사용하여 제 1 도전막과 제 2 도전막을 원하는 형상으로 가공하고, 제 1 게이트 전극층(1518a), 제 1 게이트 전극층(1518b), 제 1 게이트 전극층(1518c), 제 1 게이트 전극층(1518d), 제 1 도전층(1518e), 도전층(1520a), 도전층(1520b), 도전층(1520c), 도전층(1520d), 및 도전층(1520e)을 형성한다(도 15c 참조).
여기에서, ICP(Inductively Coupled Plasma:유도 결합형 플라즈마) 에칭법을 사용하여, 에칭 조건(코일형의 전극층에 인가되는 전력량, 기판측의 전극층에 인가되는 전력량, 기판측의 전극 온도 등)을 적절하게 조절함으로써, 원하는 테이퍼 형상이 되도록 에칭할 수 있다. 또한, 마스크의 형상에 따라서, 테이퍼의 각도 등을 제어할 수도 있다. 또, 에칭용 가스로서는, Cl2, BCl3, SiCl4 또는 CCl4 등을 대표로 하는 염소계 가스, CF4, SF6 또는 NF3 등을 대표로 하는 불소계 가스, 또는 O2를 적절하게 사용할 수 있다. 본 실시 형태에서는, CF4, Cl2, O2로 이루어지는 에칭용 가스를 사용하여 제 2 도전막의 에칭을 하고, 연속하여 CF4, Cl2로 이루어지는 에칭용 가스를 사용하여 제 1 도전막을 에칭한다.
다음에, 마스크(1516a), 마스크(1516b), 마스크(1516c), 마스크(1516d), 및 마스크(1516e)를 사용하여 도전층(1520a), 도전층(1520b), 도전층(1520c), 도전층(1520d), 및 도전층(1520e)을 원하는 형상으로 가공한다. 이 때, 도전층을 형성하는 제 2 도전막과, 제 1 게이트 전극층 및 제 1 도전층을 형성하는 제 1 도전막과의 선택비가 높은 에칭 조건으로 에칭한다. 이 에칭에 의해서, 제 2 게이트 전극층(1522a), 제 2 게이트 전극층(1522b), 제 2 게이트 전극층(1522c), 제 2 게이트 전극층(1522d), 및 제 2 도전층(1522e)을 형성한다. 본 실시 형태에서는, 제 2 게이트 전극층 및 제 2 도전층도 테이퍼 형상을 갖고 있지만, 그 테이퍼각은, 제 1 게이트 전극층 및 제 1 도전층이 갖는 테이퍼각보다 크다. 또, 테이퍼각이란 대상물의 저면과 측면이 만드는 각도를 말한다. 따라서, 테이퍼각이 90도인 경우, 도전층은 저면에 대하여 수직인 측면을 갖게 된다. 테이퍼각을 90도 미만으로 함으 로써, 적층되는 막의 피복성이 향상되기 때문에, 결함을 저감하는 것이 가능해진다. 또, 본 실시 형태에서는, 제 2 게이트 전극층 및 제 2 도전층을 형성하기 위한 에칭용 가스로서 Cl2, SF6, O2를 사용한다.
이상의 공정에 의해서, 주변 구동 회로 영역(1580)에, 게이트 전극층(1524a), 게이트 전극층(1524b), 화소 영역(1582)에, 게이트 전극층(1524c), 게이트 전극층(1524d), 및 도전층(1524e)을 형성할 수 있다(도 15d 참조). 또, 마스크(1516a), 마스크(1516b), 마스크(1516c), 마스크(1516d), 및 마스크(1516e)는, 상기 공정 후에 제거한다.
다음에, 게이트 전극층(1524a), 게이트 전극층(1524b), 게이트 전극층(1524c), 게이트 전극층(1524d)을 마스크로 하여, n형을 부여하는 불순물 원소를 첨가하고, 제 1 n형 불순물 영역(1526a), 제 1 n형 불순물 영역(1526b), 제 1 n형 불순물 영역(1528a), 제 1 n형 불순물 영역(1528b), 제 1 n형 불순물 영역(1530a), 제 1 n형 불순물 영역(1530b), 제 1 n형 불순물 영역(1530c)을 형성한다(도 16a 참조). 본 실시 형태에서는, 불순물 원소를 포함하는 도핑 가스로서 포스핀(PH3)을 사용하여 도핑을 한다. 여기에서는, 제 1 n형 불순물 영역에, n형을 부여하는 불순물 원소인 인(p)이 1×1016/㎤이상 5×1019/㎤ 이하 정도의 농도로 포함되도록 한다.
다음에, 단결정 반도체층(1510), 단결정 반도체층(1514)의 일부를 덮는 마스크(1532a), 마스크(1532b), 마스크(1532c)를 형성한다. 그리고, 마스크(1532a), 마스크(1532b), 마스크(1532c), 및 제 2 게이트 전극층(1522b)을 마스크로 하여 n형을 부여하는 불순물 원소를 첨가한다. 이로써, 제 2 n형 불순물 영역(1534a), 제 2 n형 불순물 영역(1534b), 제 3 n형 불순물 영역(1536a), 제 3 n형 불순물 영역(1536b), 제 2 n형 불순물 영역(1540a), 제 2 n형 불순물 영역(1540b), 제 2 n형 불순물 영역(1540c), 제 3 n형 불순물 영역(1542a), 제 3 n형 불순물 영역(1542b), 제 3 n형 불순물 영역(1542c), 제 3 n형 불순물 영역(1542d)이 형성된다. 본 실시 형태에서는, 불순물 원소를 포함하는 도핑 가스로서 포스핀(PH3)을 사용하여 도핑을 한다. 여기에서는, 제 2 n형 불순물 영역에 n형을 부여하는 불순물 원소인 인(p)이 1×1017/㎤이상 1×1021/㎤ 이하 정도의 농도로 포함되도록 한다. 제 3 n형 불순물 영역(1536a), 제 3 n형 불순물 영역(1536b)에는, 제 3 n형 불순물 영역(1542a), 제 3 n형 불순물 영역(1542b), 제 3 n형 불순물 영역(1542c), 제 3 n형 불순물 영역(1542d)과 같은 정도, 또는 약간 높은 쪽의 농도로 n형을 부여하는 불순물 원소가 첨가된다. 또한, 채널 형성 영역(1538), 채널 형성 영역(1544a) 및 채널 형성 영역(1544b)이 형성된다(도 16b 참조).
제 2 n형 불순물 영역은 고농도 불순물 영역이고, 소스 또는 드레인으로서 기능한다. 한편, 제 3 n형 불순물 영역은 저농도 불순물 영역이고, 소위 LDD(Lightly Doped Drain) 영역이 된다. 제 3 n형 불순물 영역(1536a), 제 3 n형 불순물 영역(1536b)은, 제 1 게이트 전극층(1518b)과 겹치는 영역에 형성되어 있다. 이로써, 소스 또는 드레인 근방의 전계를 완화하고, 핫 캐리어에 의한 온전류 의 열화를 방지할 수 있다. 한편, 제 3 n형 불순물 영역(1542a), 제 3 n형 불순물 영역(1542b), 제 3 n형 불순물 영역(1542c), 제 3 n형 불순물 영역(1542d)은 게이트 전극층(1524c), 게이트 전극층(1524d)과 겹치지 않고, 오프 전류를 저감하는 효과가 있다.
다음에, 마스크(1532a), 마스크(1532b), 마스크(1532c)를 제거하고, 단결정 반도체층(1512), 단결정 반도체층(1514)을 덮는 마스크(1546a), 마스크(1546b)를 형성한다. 그리고, 마스크(1546a), 마스크(1546b), 게이트 전극층(1524a)을 마스크로 하여 p형을 부여하는 불순물 원소를 첨가한다. 이로써, 제 1 p형 불순물 영역(1548a), 제 1 p형 불순물 영역(1548b), 제 2 p형 불순물 영역(1550a), 제 2 p형 불순물 영역(1550b)이 형성된다. 본 실시 형태에서는, 불순물 원소를 포함하는 도핑 가스로서 디보란(B2H6)을 사용하여 도핑을 한다. 여기에서는, 제 1 p형 불순물 영역, 및 제 2 p형 불순물 영역에 p형을 부여하는 불순물 원소인 붕소(B)가 1×1018/㎤ 이상 5×1021/㎤ 이하 정도의 농도로 포함되도록 한다. 또한, 채널 형성 영역(1552)이 형성된다(도 16c 참조).
제 1 p형 불순물 영역은 고농도 불순물 영역이고, 소스 또는 드레인으로서 기능한다. 한편, 제 2 p형 불순물 영역은 저농도 불순물 영역이고, 소위 LDD(Lightly Doped Drain) 영역이 된다.
그 후, 마스크(1546a), 마스크(1546b)를 제거한다. 마스크를 제거한 후에, 게이트 전극층의 측면을 덮도록 절연막을 형성하여도 좋다. 상기 절연막은, 플라 즈마 CVD법이나 감압 CVD(LPCVD)법을 사용하여 형성할 수 있다. 또한, 불순물 원소를 활성화하기 위해서, 가열 처리, 강광의 조사, 레이저광의 조사 등을 하여도 좋다.
이어서, 게이트 전극층, 및 게이트 절연층을 덮는 층간 절연층을 형성한다. 본 실시 형태에서는, 절연막(1554)과 절연막(1556)의 적층 구조로 한다(도 17a 참조). 절연막(1554)으로서 질화산화실리콘막을 막두께 100nm로 형성하고, 절연막(1556)으로서 산화질화실리콘막을 막두께 900nm로 형성한다. 본 실시 형태에 있어서는, 2층의 적층 구조로 하였지만, 단층 구조라도 좋고, 3층 이상의 적층 구조로 해도 좋다. 본 실시 형태에서는, 절연막(1554) 및 절연막(1556)을, 플라즈마 CVD법을 사용하여, 대기에 노출시키지 않고서 연속적으로 형성한다. 또, 절연막(1554) 및 절연막(1556)은 상기 재료에 한정되지 않는다.
절연막(1554), 절연막(1556)은, 그 외에, 산화실리콘이나 질화실리콘, 산화알루미늄, 질화알루미늄, 산화질화알루미늄, 질소 함유량이 산소 함유량보다도 많은 질화산화알루미늄 또는 산화알루미늄, 다이아몬드 라이크 카본(DLC), 질소함유탄소막 그 밖의 무기절연성 재료를 포함하는 물질로부터 선택된 재료를 사용하여 형성할 수 있다. 또한, 실록산수지를 사용하여도 좋다. 또, 실록산수지란, Si-0-Si 결합을 포함하는 수지를 말한다. 실록산은, 실리콘(Si)과 산소(0)의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 포함하는 유기기(예를 들면 알킬기, 아릴기)가 사용된다. 유기기는 플루오로기를 포함하여도 좋다. 또한, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 벤조사이클로부텐, 폴리실라잔등 의 유기절연성 재료를 사용할 수도 있다.
이어서, 레지스트 재료로 이루어지는 마스크를 사용하여 절연막(1554), 절연막(1556), 게이트 절연층(1508)에 단결정 반도체층에 달하는 콘택트홀(개구부)을 형성한다. 에칭은, 사용하는 재료의 선택비에 따라서, 1회로 행하거나 복수회 행하여도 좋다. 본 실시 형태에서는, 산화질화실리콘막인 절연막(1556)과, 질화산화실리콘막인 절연막(1554) 및 게이트 절연층(1508)과 선택비가 얻어지는 조건으로, 제 1 에칭을 하고, 절연막(1556)을 제거한다. 다음에, 제 2 에칭에 의해서, 절연막(1554) 및 게이트 절연층(1508)을 제거하고, 소스 또는 드레인에 달하는 개구부를 형성한다.
그 후, 개구부를 덮도록 도전막을 형성하고, 상기 도전막을 에칭한다. 이로써, 각 소스 영역 또는 드레인 영역의 일부와 각각 전기적으로 접속하는 소스 전극층 또는 드레인 전극층(1558a), 소스 전극층 또는 드레인 전극층(1558b), 소스 전극층 또는 드레인 전극층(1560a), 소스 전극층 또는 드레인 전극층(1560b), 소스 전극층 또는 드레인 전극층(1562a), 소스 전극층 또는 드레인 전극층(1562b)을 형성한다. 소스 전극층 또는 드레인 전극층에는, 알루미늄, 탄탈, 티타늄, 몰리브덴, 텅스텐, 네오듐, 크롬, 니켈, 백금, 금, 은, 구리, 마그네슘, 스칸듐, 코발트, 니켈, 아연, 니오브, 실리콘, 인, 붕소, 비소, 갈륨, 인듐, 주석 등으로부터 선택된 하나 또는 복수의 원소, 또는, 상기 원소를 성분으로서 함유하는 화합물이나 합금재료(예를 들면, 인듐주석산화물(ITO), 인듐아연산화물(IZO), 산화실리콘을 첨가한 인듐주석산화물(ITSO), 산화아연, 알루미늄네오듐(Al-Nd), 마그네슘은(Mg-Ag) 등), 또는, 이들의 화합물을 조합한 물질 등이 사용된다. 그 외에도, 실리사이드(예를 들면, 알루미늄실리콘, 몰리브덴실리콘, 니켈실리사이드)나, 질소를 함유하는 화합물(예를 들면, 질화티타늄, 질화 탄탈, 질화몰리브덴), 인(P) 등의 불순물 원소를 도핑한 실리콘(Si) 등을 사용할 수도 있다.
이상의 공정에서 주변 구동회로 영역(1580)에 p 채널형 박막트랜지스터(1564), 및 n 채널형 박막트랜지스터(1566)를, 화소 영역(1582)에 n 채널형 박막트랜지스터(1568), 용량 배선(1570)이 형성된다(도 17b 참조).
다음에 제 2 층간 절연층으로서 절연막(1572)을 형성한다. 절연막(1572)으로서는 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄, 질화알루미늄, 산화질화알루미늄, 질소 함유량이 산소 함유량보다도 많은 질화산화알루미늄 또는 산화알루미늄, 다이아몬드 라이크 카본(DLC), 질소함유탄소막, PSG(인유리), BPSG(인붕소유리), 알루미나막, 폴리실라잔, 그 밖의 무기절연성 재료를 포함하는 물질로부터 선택된 재료로 형성할 수 있다. 또한, 실록산 수지를 사용하여도 좋다. 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 벤조사이클로부텐 등의 유기절연성 재료를 사용할 수도 있다.
다음에, 화소 영역(1582)의 절연막(1572)에 콘택트홀을 형성하고, 화소 전극층(1574)을 형성한다(도 17c 참조). 화소 전극층(1574)은, 인듐주석산화물(ITO), 산화인듐에 산화아연을 혼합한 IZO(indium zinc oxide), 산화인듐에 산화실리콘을 혼합한 도전성 재료, 유기인듐, 유기주석, 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티 타늄을 포함하는 인듐주석산화물, 또는텅스텐, 몰리브덴, 지르코늄, 하프늄, 바나듐, 니오브, 탄탈, 크롬, 코발트, 니켈, 티타늄, 백금, 알루미늄, 구리, 은 등의 금속 또는 그 합금, 또는 그 금속 질화물을 사용하여 형성할 수 있다.
또한, 화소 전극층(1574)으로서는 도전성 고분자(도전성 중합체라고도 함)를 포함하는 도전성 조성물을 사용할 수도 있다. 도전성 조성물은, 박막에 있어서의 시트 저항이 10000Ω/sq. 이하인 것이 바람직하다. 또한, 광투과성을 갖는 화소 전극층으로서 박막을 형성하는 경우에는, 파장 550nm에 있어서의 투광률이 70% 이상인 것이 바람직하다. 또한, 포함되는 도전성 고분자의 저항율이 0.1Ω·cm 이하 인 것이 바람직하다.
상기 도전성 고분자로서는, 소위 π 전자공액계 도전성 고분자를 사용할 수 있다. 예를 들면, 폴리아닐린 및 그 유도체, 폴리피롤 및 그 유도체, 폴리티오펜 및 그 유도체, 또는, 이들의 공중합체 등을 들 수 있다.
공액계 도전성 고분자의 구체예로서는, 폴리피롤, 폴리(3-메틸피롤), 폴리(3-부틸피롤), 폴리(3-옥틸피롤), 폴리(3-데실피롤), 폴리(3,4-디메틸피롤), 폴리(3,4-디부틸피롤), 폴리(3-하이드록시피롤), 폴리(3-메틸-4-하이드록시피롤), 폴리(3-메톡시피롤), 폴리(3-에톡시피롤), 폴리(3-옥톡시피롤), 폴리(3-카복실피롤), 폴리(3-메틸-4-카복실피롤), 폴리 N-메틸피롤, 폴리티오펜, 폴리(3-메틸티오펜), 폴리(3-부틸티오펜), 폴리(3-옥틸티오펜), 폴리(3-데실티오펜), 폴리(3-도데실티오펜), 폴리(3-메톡시티오펜), 폴리(3-에톡시티오펜), 폴리(3-옥톡시티오펜), 폴리(3-카복실티오펜), 폴리(3-메틸-4-카복실티오펜), 폴리(3,4-에틸렌디옥시티오펜 ), 폴리아닐린, 폴리(2-메틸아닐린), 폴리(2-옥틸아닐린), 폴리(2-이소부틸아닐린), 폴리(3-이소부틸아닐린), 폴리(2-아닐린설폰산), 폴리(3-아닐린설폰산) 등을 들 수 있다.
상기 도전성 고분자를, 단독으로 사용하여도 좋고, 막의 특성을 조정하기 위해서 유기수지를 첨가하여 사용하여도 좋다.
또한, 도전성 조성물에 억셉터성 도펀트나 도너성 도펀트를 도핑함으로써, 공액도전성 고분자의 공액전자의 산화 환원 전위를 변화시키고, 전기전도도를 조절하여도 좋다.
상술한 바와 같은 도전성 조성물을 물 또는 유기용제(알콜계 용제, 케톤계 용제, 에스테르계 용제, 탄화수소계 용제, 방향족계 용제 등)에 용해시키고, 도포법, 코팅법, 액적 토출법(잉크젯법이라고도 함), 인쇄법 등에 의해 화소 전극층(1574)이 되는 박막을 형성할 수 있다.
다음에, 화소 전극층(1574) 및 절연막(1572)을 덮도록, 배향막이라고 불리는 절연층(1802)을 형성한다(도 18b 참조). 절연층(1802)은, 스크린 인쇄법이나 오프셋 인쇄법을 사용하여 형성할 수 있다. 또, 도 18은, 반도체 장치의 평면도 및 단면도를 도시하고, 도 18a는 반도체 장치의 평면도이고, 도 18b는 도 18a의 C-D에서의 단면도이다. 반도체 장치에는, 외부단자 접속 영역(1576), 밀봉 영역(1578), 주변 구동회로 영역(1580), 화소 영역(1582)이 형성된다.
절연층(1802)을 형성한 후, 러빙 처리를 한다. 배향막으로서 기능하는 절연층(1806)에 대해서도, 절연층(1802)과 동일하게 하여 형성할 수 있다.
그 후, 대향기판(1800)과, 절연성 표면을 갖는 기판(1500)을, 씨일재(1814) 및 스페이서(1816)를 개재하여 접합하고, 그 공극에 액정층(1804)을 형성한다. 또, 대향기판(1800)에는, 배향막으로서 기능하는 절연층(1806), 대향전극으로서 기능하는 도전층(1808), 컬러 필터로서 기능하는 착색층(1810), 편광자(1812; 편광판이라고도 함) 등이 형성되어 있다. 또, 절연성 표면을 갖는 기판(1500)에도 편광자(1818; 편광판)를 형성하지만, 본 발명은 이것에 한정되지 않는다. 예를 들면, 반사형의 액정 표시 장치에 있어서는, 편광자는, 한쪽에 형성하면 좋다.
계속해서, 화소 영역과 전기적으로 접속되어 있는 단자전극층(1820)에, 이방성 도전체층(1822)을 통하여, FPC(1824)를 접속한다. FPC(1824)는, 외부로부터의 신호를 전달하는 역할을 한다. 상기 공정에 의해, 액정 표시 장치를 제작할 수 있다.
본 실시 형태에 있어서는, 실시 형태 1에 있어서 제작한 대형의 반도체 기판을 사용하여 액정 표시 장치를 제작하고 있다. 따라서, 액정 표시 장치의 생산성이 향상된다. 또한, 반도체 기판중 베이스 기판에 오목부를 형성함으로써, 베이스 기판의 표면 부근에 존재하는 불순물 원소를 제거하고, 액정 표시 장치의 특성의 열화를 저감할 수 있다. 또한, 베이스 기판에 오목부를 형성함으로써, 단결정 반도체층이 베이스 기판으로부터 박리하는 것을 방지할 수 있다. 즉, 액정 표시 장치의 신뢰성을 향상시킬 수 있다.
이상과 같이, 본 발명을 사용함으로써, 반도체 장치의 생산성과 신뢰성을 모두 향상시킬 수 있다.
또, 본 실시 형태에 있어서는 액정 표시 장치를 제작하는 방법에 관해서 설명하였지만, 본 발명은 이것에 한정되지 않는다. 본 실시 형태는, 실시 형태 1 내지 3과 적절하게 조합하여 사용할 수 있다.
(실시 형태 5)
본 실시 형태에서는, 본 발명에 따른 발광 소자를 갖는 반도체 장치(일렉트로루미네선스 표시장치)에 관해서 설명한다. 또, 주변 회로 영역이나 화소 영역 등에 사용되는 트랜지스터의 제작 방법은, 실시 형태 4를 참조할 수 있으므로, 상세에 대해서는 생략한다.
또, 발광 소자를 갖는 반도체 장치에는, 하면 방사, 상면 방사, 양면 방사의 어느 한 방식이 사용된다. 본 실시 형태에서는, 하면 방사방식을 사용한 반도체 장치에 관해서, 도 19를 사용하여 설명하지만, 본 발명은 이것에 한정되지 않는다.
도 19의 반도체 장치는, 하방(도면중의 화살표의 방향)에 빛을 방사한다. 여기에서, 도 19a는 반도체 장치의 평면도이고, 도 19b는 도 19a의 E-F에서의 단면도이다. 도 19에 있어서 반도체 장치는, 외부 단자 접속 영역(1930), 밀봉 영역(1932), 구동회로 영역(1934), 화소 영역(1936)을 갖고 있다.
도 19에 도시하는 반도체 장치는, 소자기판(1900), 박막트랜지스터(1950), 박막트랜지스터(1952), 박막트랜지스터(1954), 박막트랜지스터(1956), 발광 소자(1960), 절연층(1968), 충전재(1970), 씨일재(1972), 배선층(1974), 단자전극층(1976), 이방성 도전층(1978), FPC(1980), 밀봉 기판(1990)에 의해서 구성되어 있다. 또, 발광 소자(1960)는, 제 1 전극층(1962)과 발광층(1964)과 제 2 전극 층(1966)을 포함한다.
제 1 전극층(1962)으로서는, 발광층(1964)으로부터 방사하는 빛을 투과할 수 있도록, 광투과성을 갖는 도전성 재료를 사용한다. 한편, 제 2 전극층(1966)으로서는, 발광층(1964)으로부터 방사하는 빛을 반사할 수 있는 도전성 재료를 사용한다.
제 1 전극층(1962)으로서는, 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물 등을 사용할 수 있다. 물론, 인듐주석산화물(ITO), 인듐아연산화물(IZO), 산화규소를 첨가한 인듐주석산화물(ITSO) 등을 사용하여도 좋다.
또한, 제 1 전극층(1962)으로서는, 도전성 고분자(도전성 중합체라고도 함)를 포함하는 도전성 조성물을 사용할 수도 있다. 또, 상세한 것에 대해서는 실시 형태 4를 참조할 수 있기 때문에, 여기에서는 생략한다.
제 2 전극층(1966)으로서는, 티타늄, 텅스텐, 니켈, 금, 백금, 은, 구리, 탄탈, 몰리브덴, 알루미늄, 마그네슘, 칼슘, 리튬, 및 이들의 합금으로 이루어지는 도전막 등을 사용할 수 있다. 가시광의 영역에서 반사성이 높은 물질을 사용하는 것이 좋고, 본 실시 형태에서는, 알루미늄막을 사용하기로 한다.
또, 상면 방사, 양면 방사의 각 방식을 사용하는 경우에는, 적절하게 전극층의 설계를 변경해 주면 좋다. 구체적으로는, 상면 방사의 경우에는, 반사성을 갖는 재료를 사용하여 제 1 전극층(1962)을 형성하고, 광투과성을 갖는 재료를 사용하여 제 2 전극층(1966)을 형성한다. 양면 방사의 경우에는, 광투과성을 갖는 재 료를 사용하여 제 1 전극층(1962) 및 제 2 전극층(1966)을 형성하면 좋다. 또, 하면 방사, 상면 방사에 있어서는, 광투과성을 갖는 재료를 사용하여 한쪽의 전극층을 형성하고, 광투과성을 갖는 재료와 광반사성을 갖는 재료의 적층 구조에 의해, 다른쪽의 전극층을 형성하는 구성으로 하여도 좋다. 전극층에 사용할 수 있는 재료는 하면 방사의 경우와 같기 때문에, 여기에서는 생략한다.
또, 일반적으로, 광투과성을 갖지 않는다고 생각되는 금속과 같은 재료라도, 막두께를 작게(5nm 이상 30nm 이하 정도) 함으로써, 빛을 투과시킬 수 있다. 이로써, 상술한 광반사성 재료를 사용하여, 빛을 투과하는 전극층을 제작하는 것도 가능하다.
또한, 밀봉기판(1990)에 컬러 필터(착색층)을 형성하는 구성으로 하여도 좋다. 컬러 필터(착색층)는, 증착법이나 액적 토출법에 의해서 형성할 수 있다. 또한, 색 변환층을 사용하는 구성이어도 좋다.
본 실시 형태에 있어서는, 실시 형태 1에 있어서 제작한 대형의 반도체 기판을 사용하여 일렉트로루미네선스 표시장치를 제작하고 있다. 따라서, 일렉트로루미네선스 표시장치의 생산성이 향상된다. 또한, 반도체 기판중 베이스 기판에 오목부를 형성함으로써, 베이스 기판의 표면 부근에 존재하는 불순물 원소를 제거하고, 일렉트로루미네선스 표시장치의 특성의 열화를 저감할 수 있다. 또한, 베이스 기판에 오목부를 형성함으로써, 단결정 반도체층이 베이스 기판으로부터 박리하는 것을 방지할 수 있다. 즉, 일렉트로루미네선스 표시장치의 신뢰성을 향상시킬 수 있다.
이상과 같이, 본 발명을 사용함으로써, 반도체 장치의 생산성과 신뢰성을 모두 향상시킬 수 있다.
또, 본 실시 형태에서는 일렉트로루미네선스 표시장치를 사용하여 설명하였지만, 본 발명은 이것에 한정되지 않는다. 본 실시 형태는, 실시 형태 1 내지 4와 적절하게 조합하여 사용할 수 있다.
(실시 형태 6)
본 실시 형태에서는, 본 발명에 따른 반도체 장치의 별도의 예에 관해서, 도 20 및 21을 참조하여 설명한다. 또, 본 실시 형태에 있어서는, 마이크로 프로세서 및 전자택(무선택이라고도 부름)을 예로 들어 설명하지만, 본 발명의 반도체 장치는 이들에 한정되지 않는다.
도 20에, 본 발명의 마이크로 프로세서의 구성의 일례를 도시한다. 도 20의 마이크로 프로세서(2000)는, 본 발명의 반도체 기판을 사용하여 제조되는 것이다. 상기 마이크로 프로세서(2000)는, 연산회로(2001; Arithmetic logic unit(ALU)), 연산회로 제어부(2002; ALU Controller), 명령 해석부(2003; Instruction Decoder), 인터럽트 제어부(2004; Interrupt Controller), 타이밍 제어부(2005; Timing Controller), 레지스터(2006; Register), 레지스터 제어부(2007; Register Controller), 버스 인터페이스(2008; Bus I/F), ROM(2009; Read Only Memory), 판독 전용 메모리), 및 ROM 인터페이스(2010; ROM I/F)를 갖고 있다.
버스 인터페이스(2008)를 통하여 마이크로 프로세서(2000)에 입력된 명령은, 명령 해석부(2003)에 입력되고, 디코드된 후, 연산회로 제어부(2002), 인터럽트 제 어부(2004), 레지스터 제어부(2007), 타이밍 제어부(2005)에 입력된다. 연산회로 제어부(2002), 인터럽트 제어부(2004), 레지스터 제어부(2007), 타이밍 제어부(2005)는, 디코드된 명령에 기초하여 각종 제어를 한다. 구체적으로는, 연산회로 제어부(2002)는, 연산회로(2001)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 제어부(2004)는, 마이크로 프로세서(2000)의 프로그램 실행중에, 외부의 입출력장치나 주변회로로부터의 인터럽트 요구를, 그 우선도 등으로부터 판단하여 처리한다. 레지스터 제어부(2007)는, 레지스터(2006)의 어드레스를 생성하고, 마이크로 프로세서(2000)의 상태에 따라서 레지스터(2006)의 판독이나 기록을 한다. 타이밍 제어부(2005)는, 연산회로(2001), 연산회로 제어부(2002), 명령 해석부(2003), 인터럽트 제어부(2004), 레지스터 제어부(2007)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면 타이밍 제어부(2005)는, 기준 클록 신호(CLK1)를 기초로, 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비하고 있고, 클록신호(CLK2)를 상기 각종 회로에 공급한다. 또, 도 20에 도시하는 마이크로 프로세서(2000)의 구성은, 어디까지나 일례이고, 그 용도에 따라서 적절하게 구성을 변경할 수 있다.
본 실시 형태에 있어서의 마이크로 프로세서는, 실시 형태 1에 있어서 제작한 대형의 반도체 기판을 사용하고 있다. 따라서, 마이크로 프로세서의 생산성이 향상된다. 또한, 반도체 기판중 베이스 기판에 오목부를 형성함으로써, 베이스 기판의 표면 부근에 존재하는 불순물 원소를 제거하여, 마이크로 프로세서의 특성의 열화를 저감할 수 있다. 또한, 베이스 기판에 오목부를 형성함으로써, 단결정 반 도체층이 베이스 기판으로부터 박리하는 것을 방지할 수 있다. 즉, 마이크로 프로세서의 신뢰성을 향상시킬 수 있다.
이상과 같이, 본 발명을 사용함으로써, 마이크로 프로세서의 생산성과 신뢰성을 모두 향상시킬 수 있다.
다음에, 비접촉으로 데이터를 송수신할 수 있는 연산기능을 구비한 반도체 장치의 일례에 관해서 도 21을 참조하여 설명한다. 도 21은 무선 통신에 의해 외부장치와 신호의 송수신을 하여 동작하는 무선택의 일례이다. 또, 본 발명의 무선택은 내부에 중앙처리장치(CPU)를 갖고 있으며, 말하자면 소형 컴퓨터이다. 무선택(2100)은, 아날로그 회로부(2101)와 디지털 회로부(2102)를 갖고 있다. 아날로그 회로부(2101)로서, 공진 용량을 갖는 공진회로(2103), 정류회로(2104), 정전압회로(2105), 리셋회로(2106), 발진회로(2107), 복조회로(2108), 변조회로(2109), 전원관리회로(2119)를 갖고 있다. 디지털 회로부(2102)는, RF 인터페이스(2110), 제어 레지스터(2111), 클록 컨트롤러(2112), CPU 인터페이스(2113), CPU(2114), RAM(2115), ROM(2116)을 갖고 있다.
이러한 구성의 무선택(2100)의 동작은 이하와 같다. 안테나(2117)가 외부로부터 신호를 받으면, 공진회로(2103)는 상기 신호를 기초로 유도 기전력을 발생한다. 정류회로(2104)를 거친 유도 기전력에 의해, 용량부(2118)가 충전된다. 이 용량부(2118)는 세라믹 콘덴서나 전기이중층 콘덴서 등의 커패시터로 형성되어 있는 것이 바람직하다. 용량부(2118)는 무선택(2100)과 일체로 형성되어 있어도 좋고, 별도의 부품으로서 무선택(2100)을 구성하는 절연 표면을 갖는 기판에 장착되 어 있어도 좋다.
리셋회로(2106)는, 디지털 회로부(2102)를 리셋하여 초기화하는 신호를 생성한다. 예를 들면, 전원전압의 상승 타이밍으로부터 상승하는 신호를 리셋신호로서 생성한다. 발진회로(2107)는, 정전압회로(2105)에 의해 생성되는 제어신호에 따라서, 클록신호의 주파수와 듀티비를 변경한다. 로패스필터로 형성되는 복조회로(2108)는, 예를 들면 진폭변조(ASK) 방식의 수신신호의 진폭의 변동을 2치화한다. 변조회로(2109)는, 진폭변조(ASK) 방식의 송신신호의 진폭을 변동시켜 송신한다. 변조회로(2109)는, 공진회로(2103)의 공진점을 변화시킴으로써 통신신호의 진폭을 변화시키고 있다. 클록 컨트롤러(2112)는, 전원전압 또는 CPU(2114)에 있어서의 소비 전류에 따라서 클록신호의 주파수와 듀티비를 변경하기 위한 제어신호를 생성하고 있다. 전원전압의 감시는 전원관리회로(2119)가 행하고 있다.
안테나(2117)로부터 무선택(2100)에 입력된 신호는 복조회로(2108)로 복조된 후, RF 인터페이스(2110)로 제어 커맨드나 데이터 등으로 나누어진다. 제어 커맨드는 제어 레지스터(2111)에 격납된다. 제어 커맨드에는, ROM(2116)에 기억되어 있는 데이터의 판독 명령, RAM(2115)으로의 데이터의 기록 명령, CPU(2114)로의 연산 명령 등이 포함되어 있다. CPU(2114)는, CPU 인터페이스(2113)를 통하여 ROM(2116), RAM(2115), 제어 레지스터(2111)에 액세스한다. CPU 인터페이스(2113)는, CPU(2114)이 요구하는 어드레스로부터, ROM(2116), RAM(2115), 제어 레지스터(2111)의 어느 하나에 대한 액세스 신호를 생성하는 기능을 갖고 있다.
CPU(2114)의 연산 방식은, ROM(2116)에 OS(operating system)를 기억시켜 두 고, 기동과 동시에 프로그램을 판독하여 실행하는 방식을 채용할 수 있다. 또한, 연산회로를 구성하고, 연산처리를 하드웨어적으로 처리하는 방식을 채용할 수도 있다. 하드웨어와 소프트웨어를 병용하는 방식에서는, 전용의 연산회로에서 일부의 처리를 하고, 나머지의 연산을, 프로그램을 사용하여 CPU(2114)가 실행하는 방식을 적용할 수 있다.
본 실시 형태에 있어서의 무선택은, 실시 형태 1에 있어서 제작한 대형의 반도체 기판을 사용하고 있다. 따라서, 무선택의 생산성이 향상된다. 또한, 반도체 기판중 베이스 기판에 오목부를 형성함으로써, 베이스 기판의 표면 부근에 존재하는 불순물 원소를 제거하고, 무선택의 특성의 열화를 저감할 수 있다. 또한, 베이스 기판에 오목부를 형성함으로써, 단결정 반도체층이 베이스 기판으로부터 박리하는 것을 방지할 수 있다. 즉, 무선택의 신뢰성을 향상시킬 수 있다.
이상과 같이, 본 발명을 사용함으로써, 무선택의 생산성과 신뢰성을 모두 향상시킬 수 있다.
또, 본 실시 형태는, 실시 형태 1 내지 5와 적절하게 조합하여 사용할 수 있다.
(실시 형태 7)
본 실시 형태에서는, 본 발명의 반도체 장치, 특히 표시장치를 사용한 전자기기에 관해서, 도 22를 참조하여 설명한다.
본 발명의 반도체 장치를 사용하여 제작되는 전자기기로서, 비디오카메라, 디지털카메라, 고글형 디스플레이(헤드마운트디스플레이), 네비게이션 시스템, 음향재생장치(카오디오콤포넌트 스테레오 등), 컴퓨터, 게임기기, 휴대정보단말(모바일컴퓨터, 휴대전화, 휴대형 게임기 또는 전자서적 등), 기록 매체를 구비한 화상 재생 장치(구체적으로는 Digital Versatile Disc (DVD)) 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등을 들 수 있다.
도 22a는 텔레비전 수상기 또는 퍼스널 컴퓨터의 모니터이다. 하우징(2201), 지지대(2202), 표시부(2203), 스피커부(2204), 비디오 입력단자(2205) 등을 포함한다. 표시부(2203)에는, 본 발명의 반도체 장치가 사용되고 있다. 본 발명에 의해, 신뢰성이 높은 텔레비 전수상기 또는 퍼스널 컴퓨터의 모니터를 생산성 좋게(즉, 저가로) 제공할 수 있다.
도 22b는 디지털카메라이다. 본체(2211)의 정면 부분에는 수상부(2213)가 설치되어 있고, 본체(2211)의 상면 부분에는 셔터 버튼(2216)이 설치되어 있다. 또한, 본체(2211)의 배면 부분에는, 표시부(2212), 조작키(2214), 및 외부접속 포트(2215)가 설치되어 있다. 표시부(2212)에는, 본 발명의 반도체 장치가 사용되어 있다. 본 발명에 의해, 신뢰성이 높은 디지털카메라를 생산성 좋게(즉, 저가로) 제공할 수 있다.
도 22c는 노트형 퍼스널 컴퓨터이다. 본체(2221)에는, 키보드(2224), 외부접속 포트(2225), 포인팅 디바이스(2226)가 설치되어 있다. 또한, 본체(2221)에는, 표시부(2223)를 갖는 하우징(2222)이 장착되어 있다. 표시부(2223)에는, 본 발명의 반도체 장치가 사용되고 있다. 본 발명에 의해, 신뢰성이 높은 노트형 퍼 스널 컴퓨터를 생산성 좋게(즉, 저가로) 제공할 수 있다.
도 22d는 모바일 컴퓨터이고, 본체(2231), 표시부(2232), 스위치(2233), 조작키(2234), 적외선 포트(2235) 등을 포함한다. 표시부(2232)에는 액티브 매트릭스 표시장치가 설치되어 있다. 표시부(2232)에는, 본 발명의 반도체 장치가 사용되고 있다. 본 발명에 의해, 신뢰성이 높은 모바일 컴퓨터를 생산성 좋게(즉, 저가로) 제공할 수 있다.
도 22e는 화상 재생 장치이다. 본체(2241)에는, 표시부(2244), 기록 매체 판독부(2245) 및 조작키(2246)가 설치되어 있다. 또한, 본체(2241)에는, 스피커부(2247) 및 표시부(2243) 각각을 갖는 하우징(2242)이 장착되어 있다. 표시부(2243) 및 표시부(2244) 각각은, 본 발명의 반도체 장치가 사용되고 있다. 본 발명에 의해, 신뢰성이 높은 화상 재생 장치를 생산성 좋게(즉, 저가로) 제공할 수 있다.
도 22f는 전자서적이다. 본체(2251)에는 조작키(2253)가 설치되어 있다. 또한, 본체(2251)에는 복수의 표시부(2252)가 장착되어 있다. 표시부(2252)에는, 본 발명의 반도체 장치가 사용되고 있다. 본 발명에 의해, 신뢰성이 높은 전자서적을 생산성 좋게(즉, 저가로) 제공할 수 있다.
도 22g는 비디오카메라이고, 본체(2261)에는 외부 접속 포트(2264), 리모콘 수신부(2265), 수상부(2266), 배터리(2267), 음성 입력부(2268), 조작키(2269)가 설치되어 있다, 또한, 본체(2261)에는, 표시부(2262)를 갖는 하우징(2263)이 장착시켜지고 있다. 표시부(2262)에는, 본 발명의 반도체 장치가 사용되어 있다. 본 발명에 의해, 신뢰성이 높은 비디오카메라를 생산성 좋게(즉, 저가로) 제공할 수 있다.
도 22h는 휴대전화이고, 본체(2271), 하우징(2272), 표시부(2273), 음성입력부(2274), 음성 출력부(2275), 조작키(2276), 외부 접속 포트(2277), 안테나(2278) 등을 포함한다. 표시부(2273)에는, 본 발명의 반도체 장치가 사용되고 있다. 본 발명에 의해, 신뢰성이 높은 휴대전화를 생산성 좋게(즉, 저가로) 제공할 수 있다.
이상과 같이, 본 발명의 적용 범위는 매우 넓어, 모든 분야의 전자기기에 사용할 수 있다. 또, 본 실시 형태는, 실시 형태 1 내지 6과 적절하게 조합하여 사용할 수 있다.
(실시 형태 8)
본 실시 형태에서는, 본 발명의 반도체 장치, 특히 무선택(RFID 택이라고도 부름)의 용도에 대하여, 도 23을 참조하여 설명한다.
본 발명에 의해 무선택으로서 기능하는 반도체 장치를 형성할 수 있다. 무선택의 용도는 다방면에 걸쳐 있지만, 예를 들면, 지폐, 경화, 유가 증권류, 무기명 채권류, 증서류(운전면허증이나 주민등록증 등, 도 23a 참조), 포장용 용기류(포장지나 병 등, 도 23c 참조), 기록 매체(DVD 소프트나 비디오테이프 등, 도 23b 참조), 탈것류(자전거 등, 도 23d 참조), 신변품(가방이나 안경 등), 식품류, 식물류, 의류, 생활용품류, 전자기기 등의 상품이나 짐의 꼬리표(도 23e, 23f 참조) 등의 물품에 설치하여 사용할 수 있다. 또, 도 23에 있어서, 무선택은 2300으로 나 타낸다.
또, 전자기기란, 예를 들면, 액정 표시 장치, EL표시장치, 텔레비전장치(단지 텔레비전, 텔레비전 수상기, 텔레비전 수상기라고도 부름), 휴대전화 외에, 실시 형태 5에서 제시한 물품 등을 가리킨다. 또한, 상기 반도체 장치를, 동물류, 인체 등에 사용할 수 있다.
무선택은, 물품의 표면에 붙이거나, 물품에 매립하여, 물품에 고정된다. 예를 들면, 책이면 종이에 매립하고, 유기수지로 이루어지는 포장용 용기 등이면 그 유기수지에 매립하면 된다. 지폐, 경화, 유가 증권류, 무기명 채권류, 증서류 등에 RFID 택을 설치함으로써, 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 신변품, 식품류, 의류, 생활용품류, 전자기기 등에 RFID 택을 설치함으로써, 검품 시스템이나 렌탈점의 시스템 등의 효율화를 도모할 수 있다. 본 발명에 의해 제작할 수 있는 무선택은, 저가면서도 높은 신뢰성을 갖고 있고, 여러가지 물품에 대하여 적용할 수 있다.
본 발명에 의해 형성할 수 있는 무선택을, 물건의 관리나 유통 시스템에 응용함으로써, 시스템의 고기능화를 도모할 수 있다. 예를 들면, 꼬리표에 마련되는 RFID 택에 기록된 정보를, 벨트 컨베이어의 脇에 마련된 리더 라이터로 판독함으로써, 유통 과정 및 배달 장소 등의 정보가 판독되고, 상품의 검품이나 짐의 분배를 용이하게 할 수 있다.
이상과 같이, 본 발명의 적용 범위는 매우 넓고, 모든 물품에 대하여 사용할 수 있다. 또, 본 실시 형태는, 실시 형태 1 내지 7과 적절하게 조합하여 사용할 수 있다.
도 1은 본 발명의 반도체 기판을 모식적으로 도시하는 도면.
도 2는 단결정 반도체 기판의 일례를 도시하는 도면.
도 3은 트레이의 일례를 도시하는 도면.
도 4는 트레이에 단결정 반도체 기판을 배치한 상태를 도시하는 도면.
도 5는 트레이의 일례를 도시하는 도면.
도 6은 트레이의 일례를 도시하는 도면.
도 7은 반도체 기판의 제작 방법을 도시하는 단면도.
도 8은 반도체 기판의 제작 방법을 도시하는 단면도.
도 9는 반도체 기판의 제작 방법을 도시하는 단면도.
도 10은 반도체 기판의 제작 방법을 도시하는 단면도.
도 11은 단결정 반도체 기판의 재생 처리에 대하여 도시하는 도면.
도 12는 반도체 장치의 제작 방법을 도시하는 단면도.
도 13은 반도체 장치의 제작 방법을 도시하는 단면도.
도 14는 반도체 장치의 일례를 도시하는 단면도.
도 15는 본 발명의 반도체 장치의 제작 공정을 도시하는 도면.
도 16은 본 발명의 반도체 장치의 제작 공정을 도시하는 도면.
도 17은 본 발명의 반도체 장치의 제작 공정을 도시하는 도면.
도 18은 본 발명의 반도체 장치의 평면도 및 단면도.
도 19는 본 발명의 반도체 장치의 평면도 및 단면도.
도 20은 본 발명의 반도체 장치의 구성을 도시하는 도면.
도 21은 본 발명의 반도체 장치의 구성을 도시하는 도면.
도 22는 본 발명의 반도체 장치를 사용한 전자기기를 도시하는 도면.
도 23은 본 발명의 반도체 장치의 용도를 도시하는 도면.

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  8. 반도체 기판을 포함하는 반도체 장치를 제작하는 방법에 있어서,
    복수의 단결정 반도체 기판들을 트레이내에 배치하는 단계;
    상기 복수의 단결정 반도체 기판들 위에 절연층을 형성하는 단계;
    상기 복수의 단결정 반도체 기판들에 이온들을 조사함으로써, 상기 복수의 단결정 반도체 기판들의 각각에 손상 영역을 형성하는 단계;
    상기 절연층 위에 접합층을 형성하는 단계;
    상기 접합층을 그 사이에 개재하여, 상기 복수의 단결정 반도체 기판들 각각과 절연 표면을 갖는 기판을 접합하는 단계;
    상기 절연 표면을 갖는 기판 위에 복수의 단결정 반도체층들을 남기면서 상기 복수의 단결정 반도체 기판들을 분리하는 단계; 및
    상기 절연 표면을 갖는 기판에 오목부를 형성하는 단계로서, 상기 오목부는 상기 복수의 단결정 반도체층들 중 하나와, 인접하는 상기 복수의 단결정 반도체층들 중 다른 하나 사이에 형성되는, 상기 오목부 형성 단계를 포함하는, 반도체 장치 제작 방법.
  9. 반도체 기판을 포함하는 반도체 장치를 제작하는 방법에 있어서,
    복수의 단결정 반도체 기판들을 트레이내에 배치하는 단계;
    상기 복수의 단결정 반도체 기판들 위에 절연층을 형성하는 단계;
    상기 복수의 단결정 반도체 기판들에 이온들을 조사함으로써, 상기 복수의 단결정 반도체 기판들의 각각에 손상 영역을 형성하는 단계;
    상기 절연층 위에 접합층을 형성하는 단계;
    상기 접합층을 그 사이에 개재하여, 상기 복수의 단결정 반도체 기판들 각각과 절연 표면을 갖는 기판을 접합하는 단계;
    상기 절연 표면을 갖는 기판 위에 복수의 단결정 반도체층들을 남기면서 상기 복수의 단결정 반도체 기판들을 분리하는 단계;
    상기 절연 표면을 갖는 기판에 오목부를 형성하는 단계로서, 상기 오목부는 상기 복수의 단결정 반도체층들 중 하나와, 인접하는 상기 복수의 단결정 반도체층들 중 다른 하나 사이에 형성되는, 상기 오목부 형성 단계; 및
    상기 복수의 단결정 반도체층들의 각각의 표면을 제거하는 단계를 포함하는, 반도체 장치 제작 방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 복수의 단결정 반도체층들 중 하나와, 인접하는 상기 복수의 단결정 반도체층들 중 다른 하나 사이의 간격은 0.5mm 이하인, 반도체 장치 제작 방법.
  11. 제 8 항 또는 제 9 항에 있어서,
    상기 오목부의 깊이는 2nm 이상 20nm 이하인, 반도체 장치 제작 방법.
  12. 제 8 항 또는 제 9 항에 있어서,
    상기 접합층은 산화규소막을 포함하는, 반도체 장치 제작 방법.
  13. 제 8 항 또는 제 9 항에 있어서,
    상기 절연층은 산화규소막, 질화규소막, 산화질화규소막, 및 질화산화규소막 중 적어도 하나를 포함하는, 반도체 장치 제작 방법.
  14. 제 8 항 또는 제 9 항에 있어서,
    상기 트레이는 석영 유리 또는 스테인리스를 포함하는, 반도체 장치 제작 방법.
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