KR101518831B1

KR101518831B1 - 통신시스템에서 순환중복검사 첨부를 위한 장치

Info

Publication number: KR101518831B1
Application number: KR1020107014830A
Authority: KR
Inventors: 창 위장; 리 시아오치앙
Original assignee: 삼성전자주식회사
Priority date: 2008-01-07
Filing date: 2009-01-07
Publication date: 2015-05-11
Also published as: CN101483441A; US8464140B2; WO2009088207A3; WO2009088207A2; US20100287457A1; KR20100113073A

Abstract

본 발명에서는 통신시스템에서 전송될 데이터나 시그널링에 CRC 비트를 첨부하는 장치가 제안되었다. CRC 비트 시퀀스의 길이가 16인 경우, 본 발명에 나열된 CRC 생성 다항식들 중의 하나가 사용될 수 있다. CRC 비트 시퀀스의 길이가 18인 경우, 본 발명에 나열된 CRC 생성 다항식들 중의 하나가 사용될 수 있다. CRC 비트 시퀀스의 길이가 20인 경우, 본 발명에 나열된 CRC 생성 다항식들 중의 하나가 사용될 수 있다. 본 발명에서 제시된 최적화된 CRC 생성 다항식들의 사용을 통해, 시그널링 검출시의 실수가 효과적으로 줄어들어 시스템 스펙트럼 이용성이 향상될 수 있다.

Description

통신시스템에서 순환중복검사 첨부를 위한 장치 {Apparatus for appending cyclic redundancy check in communication system}

본 발명은 통신시스템에 관한 것으로, 더욱 상세하게는 통신시스템에서 순환중복검사 값 첨부를 위한 장치에 관한 것이다.

현재, 3GPP(3rd Generation Mobile Communication System Partnership Project) 표준화 기구는 기존의 시스템 기준에 대한 Long term Evolution (LTE) 프로젝트를 시작하였다. 수많은 물리계층 전송기법들 중에서, 직교 주파수 분할 다중화(OFDM)에 근거한 하향링크 전송기법 및 단일 반송파 주파수 분할 다중 접속(SCFDMA)에 근거한 상향링크 전송기법이 활발히 연구되고 있다. 본질적으로, OFDM은 다중 반송파 변조 통신기법이다. 이것의 기본 원칙은 고속의 데이터 스트림을 여러 저속의 데이터 스트림들로 분할하여 직교하는 부반송파들의 그룹을 통하여 동시에 전송하는 것이다. 다중 반송파 특성 때문에, OFDM 기법은 다수의 측면에서 우수한 성능을 가진다. SCFDMA는 실질적으로 비교적 낮은 첨두 전력 대 평균 전력 비(PAPR)를 가진 단일 반송파 전송기법이다. 따라서, 이동단말의 전력 증폭기가 효과적으로 작동될 수 있어 셀 커버리지를 확대할 수 있다. 또한, 순환전치(cyclic prefix) 및 주파수 영역 필터링을 채용하여, SCFDMA 기법은 비교적 낮은 처리 복잡도를 가진다.

순환 중복 검사(CRC: cyclic redundancy check)는 네트워크 데이터 패킷이나 컴퓨터 파일 블록 등의 데이터에 따라 고정된 개수의 데이터 비트들을 생성하는 해시 함수(hash function)에 해당한다. CRC는 데이터 전송 또는 데이터 저장시 발생 가능한 오류를 검출하기 위해 이용된다. CRC 값은 데이터의 전송이나 저장이전에 계산되어 그 데이터의 끝에 첨부된다. 수신기는 해당 데이터의 변경여부를 검사한다.

CRC 계산은 다음과 같다. 시퀀스

이 CRC 계산 모듈에 입력되고, 생성된 체크 비트 시퀀스가

이고, 여기서 A는 입력 시퀀스의 길이를 나타내고 L은 체크 비트 시퀀스의 길이라고 가정하자. 그러면, 체크 비트가 첨부된 시퀀스는

이 된다. 체크 비트들은 다음과 같이 계산된다: GF(2) 에서, 아래의 다항식

을 해당되는 생성 다항식으로 나누되 나머지는 제로이어야 한다.

현재 LTE에 적용되는 CRC 생성 다항식들은 다음과 같다: CRC의 길이 L이 16인 경우 CRC 생성 다항식은 g _CRC16 (D) = D ¹⁶ + D ¹² + D ⁵ + 1 이고, CRC의 길이 L이 24인 경우 CRC 생성 다항식들은 g _CRC24A (D) = D ²⁴ + D ²³ + D ¹⁸ + D ¹⁷ + D ¹⁴ + D ¹¹ + D ¹⁰ + D ⁷ + D ⁶ + D ⁵ + D ⁴ + D ³ + D + l 및 g _CRC24B (D) = D ²⁴ + D ²³ + D ⁶ + D ⁵ + D + 1 이다.

현재 LTE에서, DCI 처리 흐름이 도 1에 나타나 있다. 모듈(101)에서, DCI는 CRC를 데이터 시퀀스에 부가한다. PDCCH에 대한 부하(load) 정보가

이라 하자. CRC 생성 다항식에 따라 생성된 체크 비트 시퀀스는

이고, A는 부하 정보의 길이이며 L은 체크 비트 시퀀스의 길이이다. CRC가 첨부된 시퀀스를

(여기서,

) 라 가정하자. 그러면,

및

사이의 관계는 다음과 같다:

CRC 첨부 후, CRC 체크 비트 시퀀스와 사용자 단말(UE) ID 시퀀스

에 대한 스크램블링 처리가 수행되어 시퀀스

이 형성된다. 이때,

사이의 관계는 다음과 같다:

모듈(102)에서, 시퀀스

에 대한 채널 코딩이 수행된다. LTE에서는 콘볼루션 코딩 방식이 적용된다. 모듈(103)에서, 부호화된 데이터에 대해 속도 정합(rate matching)이 실행된다.

현존하는 문제점은 이용되는 CRC 생성 다항식이 최적이 아니라는 것이다. PDCCH에 대한 부하 정보의 길이가 A이고 체크 비트 시퀀스의 길이가 L이라 하자. 그러면, CRC는 선형 블록 코드 (A+L, A)에 해당한다. CRC 생성 다항식에 대한 기술적 지표의 하나는 P _ue 이다. P _ue 는 하나의 선형 블록 코드워드가 채널 전송 후에 오류에 의해 다른 코드워드로 검출되는 확률로 정의될 수 있다. 다음의 서술에서 2진 대칭 채널(BSC)이 일례로 사용된다.

g _CRC16 (D) = D ¹⁶ + D ¹² + D ⁵ + 1 의 성능이 도 2에 도시되어 있다. 여기서, x 축은 BSC에서의 오류 확률(ε)을 나타내고, y 축은 해당하는 P _ue 를 나타낸다. 도시된 4개의 커브들은 각각 A = 16, 24, 32 및 48인 경우에 해당한다. 이 도면으로부터 명백하게 알 수 있듯이, ε이 [0.05, 0.3]의 범위에 있을 때 P_ue는 ε= 0.5일 경우의 그것보다 크다. 이는 생성 다항식의 성능이 위 범위에서 매우 낮다는 것을 의미한다.

본 발명의 목적은 통신시스템에서 CRC 값을 첨부하는 장치를 제공하는 것이다. 이러한 장치를 이용하여, CRC 값이 전송되는 데이터 또는 시그널링에 첨부된다.

본 출원에 있어서, CRC 비트 시퀀스의 길이가 16인 경우, 아래에 나열된 CRC 생성 다항식들 중의 하나가 사용된다:

■ D ¹⁶ + D ¹⁵ + D ¹² + D ⁹ + D ⁶ + D ³ + D ² + 1

■ D ¹⁶ + D ¹⁴ + D ¹³ + D ¹⁰ + D ⁷ + D ⁴ + D + 1

■ D ¹⁶ + D ¹⁵ + D ¹⁴ + D ¹² + D ¹¹ + D ⁸ + D ⁷ + D ⁶ + D ⁵ + D ⁴ + D ³ +1

■ D ¹⁶ + D ¹³ + D ¹² + D ¹¹ + D ¹⁰ + D ⁹ + D ⁸ + D ⁵ + D ⁴ + D ² + D +1

■ D ¹⁶ + D ¹⁵ + D ¹² + D ¹⁰ + D ⁹ + D ⁸ + D ⁷ + D ⁶ + D ⁵ + D ³ + D ² +1

■ D ¹⁶ + D ¹⁴ + D ¹³ + D ¹¹ + D ¹⁰ + D ⁹ + D ⁸ + D ⁷ + D ⁶ + D ⁴ + D +1

■ D ¹⁶ + D ¹⁵ + D ¹⁴ + D ¹² + D ¹¹ + D ⁹ + D ⁸ + D ⁷ + D ⁶ + D ⁵ + D ⁴ +1

■ D ¹⁶ + D ¹² + D ¹¹ + D ¹⁰ + D ⁹ + D ⁸ + D ⁷ + D ⁵ + D ⁴ + D ² + D +1

본 출원에 있어서, CRC 비트 시퀀스의 길이가 18인 경우, 아래에 나열된 CRC 생성 다항식들 중의 하나가 사용된다:

■ D ¹⁸ + D ¹⁶ + D ¹⁴ + D ¹⁰ + D ⁹ + D ⁸ + D ⁴ + 1

■ D ¹⁸ + D ¹⁴ + D ¹⁰ + D ⁹ + D ⁸ + D ⁴ + D ² + 1

■ D ¹⁸ + D ¹⁶ + D ¹⁵ + D ¹² + D ⁹ + D ⁸ + D ⁵ + 1

■ D ¹⁸ + D ¹³ + D ¹⁰ + D ⁹ + D ⁶ + D ³ + D ² + 1

■ D ¹⁸ + D ¹⁷ + D ¹¹ + D ¹⁰ + D ⁹ + D ⁸ + D ⁶ + 1

■ D ¹⁸ + D ¹² + D ¹⁰ + D ⁹ + D ⁸ + D ⁷ + D + 1

■ D ¹⁸ + D ¹⁷ + D ¹⁶ + D ¹⁴ + D ¹¹ + D ⁹ + D ⁸ + D ⁵ + D ³ + 1

■ D ¹⁸ + D ¹⁵ + D ¹³ + D ¹⁰ + D ⁹ + D ⁷ + D ⁴ + D ² + D + 1

본 출원에 있어서, CRC 비트 시퀀스의 길이가 20인 경우, 아래에 나열된 CRC 생성 다항식들 중의 하나가 사용된다:

■ D ²⁰ + D ¹⁹ + D ¹⁸ + D ¹⁷ + D ¹⁵ + D ¹⁴ + D ¹² + D ¹¹ + D ¹⁰ + D ⁸ + D ⁷ + D ⁶ + D ⁴ + 1

■ D ²⁰ + D ¹⁶ + D ¹⁴ + D ¹³ + D ¹² + D ¹⁰ + D ⁹ + D ⁸ + D ⁶ + D ⁵ + D ³ + D ² + D + 1

■ D ²⁰ + D ¹⁹ + D ¹⁴ + D ¹³ + D ¹¹ + D ⁷ + D ⁶ + D ⁵ + D ³ + D ² + D + 1

■ D ²⁰ + D ¹⁹ + D ¹⁸ + D ¹⁷ + D ¹⁵ + D ¹⁴ + D ¹³ + D ⁹ + D ⁷ + D ⁶ + D + 1

■ D ²⁰ + D ¹⁸ + D ¹⁷ + D ¹⁶ + D ¹¹ + D ⁹ + D ⁸ + D ⁷ + D ⁶ + D ³ + D ² + 1

■ D ²⁰ + D ¹⁸ + D ¹⁷ + D ¹⁴ + D ¹³ + D ¹² + D ¹¹ + D ⁹ + D ⁴ + D ³ + D ² + 1

■ D ²⁰ + D ¹⁹ + D ¹⁷ + D ¹³ + D ¹² + D ¹⁰ + D ⁹ + D ⁸ + D ⁷ + D ⁶ + D ³ + D ² + D + 1

■ D ²⁰ + D ¹⁹ + D ¹⁸ + D ¹⁷ + D ¹⁴ + D ¹³ + D ¹² + D ¹¹ + D ¹⁰ + D ⁸ + D ⁷ + D ³ + D + 1

본 발명에서 제시된 최적화된 CRC 생성 다항식들의 사용을 통해, 시그널링 검출시의 실수가 효과적으로 줄어들어 시스템 스펙트럼 이용성이 향상될 수 있다.

도 1은 DCI 처리 흐름의 일례를 보여준다.
도 2는 기존의 CRC 생성 다항식들의 성능을 예시한다.
도 3은 CRC 생성 다항식 D ¹⁶ + D ¹⁵ + D ¹⁴ + D ¹² + D ¹¹ + D ⁹ + D ⁸ + D ⁷ + D ⁶ + D ⁵ + D ⁴ +1 의 성능을 보여준다.
도 4는 16-비트 체크 정보의 처리 흐름을 예시한다.
도 5는 18-비트 또는 20-트 체크 정보의 처리 흐름을 보여준다.

데이터나 시그널링을 위한 부하 정보가

, 데이터나 시그널링에 첨부될 CRC 시퀀스가

이라고 가정하자, 여기서 A는 부하 정보의 길이를 나타내고 L은 체크 비트 시퀀스의 길이를 나타낸다 (16-비트 체크 정보에 대해 L=16, 18-비트 체크 정보에 대해 L=18 및 20-비트 체크 정보에 대해 L=20). 체크 비트 시퀀스는 아래와 같은 방법으로 계산된다: GF(2)에 있어서, 다항식

이 해당 생성 다항식들로 나누어진다. 그리고, 나머지들은 제로이다. CRC가 첨부된 시퀀스를

라 가정하자 (여기서,

). 그러면,

및

사이의 관계는 다음과 같다:

본 발명에서는 기존의 것보다 뛰어난 성능을 보이는 최적화된 CRC 생성 다항식들이 제안된다.

■ D ¹⁶ + D ¹⁵ + D ¹² + D ⁹ + D ⁶ + D ³ + D ² + 1

■ D ¹⁶ + D ¹⁴ + D ¹³ + D ¹⁰ + D ⁷ + D ⁴ + D + 1

■ D ¹⁸ + D ¹⁶ + D ¹⁴ + D ¹⁰ + D ⁹ + D ⁸ + D ⁴ + 1

■ D ¹⁸ + D ¹⁴ + D ¹⁰ + D ⁹ + D ⁸ + D ⁴ + D ² + 1

■ D ¹⁸ + D ¹⁶ + D ¹⁵ + D ¹² + D ⁹ + D ⁸ + D ⁵ + 1

■ D ¹⁸ + D ¹³ + D ¹⁰ + D ⁹ + D ⁶ + D ³ + D ² + 1

■ D ¹⁸ + D ¹⁷ + D ¹¹ + D ¹⁰ + D ⁹ + D ⁸ + D ⁶ + 1

■ D ¹⁸ + D ¹² + D ¹⁰ + D ⁹ + D ⁸ + D ⁷ + D + 1

■ D ¹⁸ + D ¹⁵ + D ¹³ + D ¹⁰ + D ⁹ + D ⁷ + D ⁴ + D ² + D + 1

아래에서는 CRC 비트 시퀀스의 길이가 16인 경우를 일례로 설명한다. 16-비트 CRC 생성 다항식은 기존의 g_CRC16(D) = D ¹⁶ + D ¹² + D ⁵ + 1 에 비해 뛰어난 성능을 가진다. 생성 다항식 D ¹⁶ + D ¹⁵ + D ¹⁴ + D ¹² + D ¹¹ + D ⁹ + D ⁸ + D ⁷ + D ⁶ + D ⁵ + D ⁴ +1 을 예로 든다. 이의 성능이 도 3에 나타나있다. 이 도면으로부터 생성 다항식은 g_CRC16(D)에 존재하는 한계(즉, ε이 [0.05, 0.3]의 범위에 있을 때 P_ue는ε= 0.5일 경우의 그것보다 크다)를 가지지 않는다는 것을 알 수 있다. 한편으로, 도 2와 도 3의 비교로부터, 생성 다항식 D ¹⁶ + D ¹⁵ + D ¹⁴ + D ¹² + D ¹¹ + D ⁹ + D ⁸ + D ⁷ + D ⁶ + D ⁵ + D ⁴ +1 이 g_CRC16(D) = D ¹⁶ + D ¹² + D ⁵ + 1 보다 훨씬 좋은 성능을 보인다는 것을 알 수 있다 (동일한 A 및

에 대하여,

가 작을수록 더 성능이 좋다).

하나의 응용 시나리오는 본 발명을 통신시스템의 데이터 전송에 적용하는 것이다. 예를 들면, 기지국(BS)이 사용자 단말(UE)로 데이터를 전송하거나 사용자 단말이 기지국으로 데이터를 전송할 경우, CRC 비트 시퀀스의 길이가 16, 18 또는 20 이라면 본 발명에서 제안된 CRC 생성 다항식들이 사용될 수 있다.

다른 응용 시나리오는 본 발명을 통신시스템의 제어 시그널링의 전송에 적용하는 것이다. 통신시스템에서, 기지국은 매 스케줄링 순간마다 제어 시그널링을 전송함으로써 사용자 단말들에 대한 자원할당 및 전송과 수신을 제어한다. 본 발명에서, 각 사용자 단말에 대한 제어 시그널링은 물리적 하향링크 제어 채널(Physical Downlink Control Channel, PDCCH)로 지칭된다. 또한, PDCCH에서의 부하 정보는 하향링크 제어 정보(Downlink Control Information, DCI)로 지칭된다.

본 발명에서 제안된 CRC 생성 다항식들을 사용하여 제어 시그널링을 전송하는 방법은 다음의 단계를 포함한다:

단계 a) 에서, 기지국이 제어 시그널링에 관한 정보 및 최적화된 CRC 생성 다항식에 따라 제어 시그널링에 대한 체크 정보를 생성한다.

제어 시그널링에 대한 부하 정보가

, CRC 생성 다항식에 따라 생성된 체크 비트 시퀀스가

이 해당 생성 다항식들로 나누어 진다. 그리고, 나머지들은 제로이다. CRC가 첨부된 시퀀스를

라 가정하자 (여기서,

). 그러면,

및

사이의 관계는 다음과 같다:

도 4는 16-비트 체크 정보의 처리 흐름을 예시한다. 도 5는 18-비트 또는 20-비트 체크 정보의 처리 흐름을 보여준다. 체크 정보가 16 비트인 경우, 단계 a)에서의 연산은 도 4의 모듈(401)이 구현하는 연산(CRC 첨부)에 해당한다. 체크 정보가 18 또는 20 비트인 경우, 단계 a)에서의 연산은 도 5의 모듈(501)이 구현하는 연산(CRC 첨부)에 해당한다.

단계 b) 에서, 기지국은 UE ID에 따라 얻어진 정보를 사용하여 체크 정보에 대한 스크램블링 연산을 수행한다.

체크 정보가 16 비트인 경우, UE ID의 길이가 체크 정보의 길이와 같기 때문에, 기지국은 직접 UE ID를 사용하여 체크 정보에 대한 스크램블링 연산을 수행한다. 이 과정은 도 4의 모듈(402, 스크램블링)에 의해 구현된다. 그 내용은 다음과 같다. CRC가 첨부된 시퀀스를

라 하면, 여기서 B = A + L 이고 A는 부하 정보의 길이이며 L은 체크 비트 시퀀스의 길이를 나타낸다. 그러면, CRC 비트 시퀀스와 UE ID

를 스크램블링 처리하여 시퀀스

를 얻는다. 이때, b_k c_k 사이의 관계는 다음과 같다:

체크 정보가 18 또는 20 비트인 경우, UE ID의 길이가 16 비트이므로, UE ID를 체크 정보의 길이와 같도록 확장할 필요가 있다. 하나의 방법은 UE ID에 대해 채널 코딩을 수행하는 것이다. 이 과정은 도 5의 모듈(504, 채널 코딩 2)에서 구현된다. 예를 들면, 체크 정보가 18 비트인 경우, 선형 블록 코드 부호화 방식 (18, 16)을 사용하여 UE ID를 18 비트 코드워드로 확장할 수 있다. 체크 정보가 20 비트인 경우에는, 선형 블록 코드 부호화 방식 (20, 16)을 사용하여 UE ID를 20 비트 코드워드로 확장할 수 있다. 후속 스크램블링 연산은 도 5의 모듈(502, 스크램블링 연산)에서 구현된다. 그 내용은 다음과 같다. CRC가 첨부된 시퀀스를

라 하면, 여기서 B = A + L 이고 A는 체크 정보의 길이이며, L은 체크 비트 시퀀스의 길이를 나타낸다. UE ID

가 시퀀스

로 부호화 되고, CRC 시퀀스와 UE ID에 따라 얻은 정보 시퀀스

를 스크램블링하여 시퀀스

를 얻는다고 가정하자. 그러면, b _k 와 c _k 의 관계는 다음과 같다:

단계 c)에서는, 채널 코딩 연산 및 부하 정보와 단계 b)에서 얻은 스크램블된 정보에 대한 속도 정합(rate matching) 연산이 이루어진다. 그리고, 처리된 정보는 기지국에 의해 전송된다.

이 단계에서, 채널 코딩 및 속도 정합은 단계 b)에서 얻은 스크램블된 정보

에 대하여 기지국에 의해 실행되고, 그 후에 처리된 정보는 전송된다. 여기서, 콘볼루션 코딩 및 기타의 방식이 사용될 수 있다.

체크 정보가 16 비트인 경우, 단계 c)의 연산은 도 4에서 모듈(403, 채널 코딩/속도 정합)의 연산에 해당한다. 체크 정보가 18 또는 20 비트인 경우, 단계 c)의 연산은 도 5에서 모듈(503, 채널 코딩/속도 정합)의 연산에 해당한다.

본 발명의 4 가지 실시예들이 다음에 기술된다. 간략한 서술을 위해, 잘 알려진 기능이나 장비에 대한 구체적 설명은 생략된다.

본 실시예에서, 전송 제어 시그널링은 동일한 길이 (즉, 16 비트)의 체크 정보를 공유한다. 사용되는 CRC 생성 다항식이 D ¹⁶ + D ¹⁵ + D ¹⁴ + D ¹² + D ¹¹ + D ⁹ + D ⁸ + D ⁷ + D ⁶ + D ⁵ + D ⁴ +1 이고, UE ID가

이며, 제어 시그널링에 대한 부하 정보가 20 비트 시퀀스인

이라 가정하자. 이러한 모든 설정은 단지 서술의 편의에 따른 것이라는 것에 유의한다. 본 발명에서 제안된 CRC 생성 다항식 중의 다른 어느 것이나, UE ID 및 제어 시그널링의 부하 정보도 적용 가능하다.

제어 시그널링의 부하 정보 및 최적화된 CRC 생성 다항식에 따라 생성된 체크 비트 시퀀스는

이다. 그러면, CRC가 첨부된 시퀀스는

이다. CRC 비트 시퀀스를 UE ID로 스크램블링 하여 스크램블링된 시퀀스

를 얻는다. 채널 코딩 및 속도 정합 연산이 시퀀스

에 대하여 기지국에 의해 실행된다. 마지막으로, 처리된 정보는 전송된다.

본 실시예에서, 전송 제어 시그널링은 동일한 길이 (즉, 18 비트)의 체크 정보를 공유한다. 사용되는 CRC 생성 다항식이 D ¹⁸ + D ¹⁶ + D ¹⁴ + D ¹⁰ + D ⁹ + D ⁸ + D ⁴ + 1, UE ID가

이며, 제어 시그널링에 대한 부하 정보가 20 비트 시퀀스인

이다. 그러면, CRC가 첨부된 시퀀스는

이다. 체계적인 선형 블록 코딩에 의해, UE ID

는 시퀀스

로 변환된다. 코딩 규칙은 다음과 같다:

따라서, UE ID

에 의해, 부호화된 시퀀스

가 얻어질 수 있다. CRC 비트 시퀀스를 시퀀스

로 스크램블링 하여 시퀀스

를 얻는다. 그리고, 시퀀스

에 대하여 채널 코딩 및 속도 정합 등의 연산이 기지국에 의해 실행된다. 마지막으로, 처리된 정보는 전송된다.

본 실시예에서, 전송 제어 시그널링은 동일한 길이 (즉, 20 비트)의 체크 정보를 공유한다. 사용되는 CRC 생성 다항식이 D ²⁰ + D ¹⁹ + D ¹⁸ + D ¹⁷ + D ¹⁵ + D ¹⁴ + D ¹² + D ¹¹ + D ¹⁰ + D ⁸ + D ⁷ + D ⁶ + D ⁴ + 1, UE ID가

이며, 제어 시그널링에 대한 부하 정보가 20 비트 시퀀스인

이다. 그러면, CRC가 첨부된 시퀀스는

다. 체계적인 선형 블록 코딩에 의해, UE ID

는 시퀀스

로 변환된다. 코딩 규칙은 다음과 같다:

따라서, UE ID

에 의해, 부호화된 시퀀스

가 얻어진다. 시퀀스

를 사용하여 CRC 비트 시퀀스를 스크램블링 하여 시퀀스

를 얻는다. 그리고, 시퀀스

본 실시예는 데이터 전송의 경우에 해당한다. 예를 들어, 기지국이 사용자 단말로 데이터를 전송하거나 사용자 단말이 기지국으로 데이터를 전송하는 경우, CRC 시퀀스가 16, 18 또는 20 비트라면, 본 발명에서 제안된 CRC 생성 다항식들이 여기에 적용될 수 있다. 예를 들면, CRC 시퀀스가 16 비트인 경우에는 생성 다항식 D ¹⁶ + D ¹⁵ + D ¹⁴ + D ¹² + D ¹¹ + D ⁹ + D ⁸ + D ⁷ + D ⁶ + D ⁵ + D ⁴ +1 이 적용될 수 있고, CRC 시퀀스가 18 비트인 경우에는 생성 다항식 D ¹⁸ + D ¹⁶ + D ¹⁴ + D ¹⁰ + D ⁹ + D ⁸ + D ⁴ + 1 이 적용될 수 있고, CRC 시퀀스가 20 비트인 경우에는 생성 다항식 D ²⁰ + D ¹⁹ + D ¹⁸ + D ¹⁷ + D ¹⁵ + D ¹⁴ + D ¹² + D ¹¹ + D ¹⁰ + D ⁸ + D ⁷ + D ⁶ + D ⁴ + 1 이 적용될 수 있다.

본 발명은 특정 바람직한 실시예들을 참조하여 제시되고 설명되었으나, 당업자는 첨부된 청구범위들 및 그 균등물에 의해 정의되는 본 발명의 취지 및 범위를 벗어남이 없이 형식 및 내용 상의 여러 변경이 가능하다는 것을 이해할 것이다.

Claims

순환 중복 검사(CRC) 비트를 첨부하는 장치에 있어서,
CRC 비트 시퀀스의 길이가 16인 경우, 아래에 나열된 CRC 생성 다항식들
■ D ¹⁶ + D ¹⁵ + D ¹² + D ⁹ + D ⁶ + D ³ + D ² + 1
■ D ¹⁶ + D ¹⁴ + D ¹³ + D ¹⁰ + D ⁷ + D ⁴ + D + 1
■ D ¹⁶ + D ¹⁵ + D ¹⁴ + D ¹² + D ¹¹ + D ⁸ + D ⁷ + D ⁶ + D ⁵ + D ⁴ + D ³ +1
■ D ¹⁶ + D ¹³ + D ¹² + D ¹¹ + D ¹⁰ + D ⁹ + D ⁸ + D ⁵ + D ⁴ + D ² + D +1
■ D ¹⁶ + D ¹⁵ + D ¹² + D ¹⁰ + D ⁹ + D ⁸ + D ⁷ + D ⁶ + D ⁵ + D ³ + D ² +1
■ D ¹⁶ + D ¹⁴ + D ¹³ + D ¹¹ + D ¹⁰ + D ⁹ + D ⁸ + D ⁷ + D ⁶ + D ⁴ + D +1
■ D ¹⁶ + D ¹⁵ + D ¹⁴ + D ¹² + D ¹¹ + D ⁹ + D ⁸ + D ⁷ + D ⁶ + D ⁵ + D ⁴ +1
■ D ¹⁶ + D ¹² + D ¹¹ + D ¹⁰ + D ⁹ + D ⁸ + D ⁷ + D ⁵ + D ⁴ + D ² + D +1
중의 어느 하나를 사용하고,
CRC 비트 시퀀스의 길이가 18인 경우, 아래에 나열된 CRC 생성 다항식들
■ D ¹⁸ + D ¹⁶ + D ¹⁴ + D ¹⁰ + D ⁹ + D ⁸ + D ⁴ + 1
■ D ¹⁸ + D ¹⁴ + D ¹⁰ + D ⁹ + D ⁸ + D ⁴ + D ² + 1
■ D ¹⁸ + D ¹⁶ + D ¹⁵ + D ¹² + D ⁹ + D ⁸ + D ⁵ + 1
■ D ¹⁸ + D ¹³ + D ¹⁰ + D ⁹ + D ⁶ + D ³ + D ² + 1
■ D ¹⁸ + D ¹⁷ + D ¹¹ + D ¹⁰ + D ⁹ + D ⁸ + D ⁶ + 1
■ D ¹⁸ + D ¹² + D ¹⁰ + D ⁹ + D ⁸ + D ⁷ + D + 1
■ D ¹⁸ + D ¹⁷ + D ¹⁶ + D ¹⁴ + D ¹¹ + D ⁹ + D ⁸ + D ⁵ + D ³ + 1
■ D ¹⁸ + D ¹⁵ + D ¹³ + D ¹⁰ + D ⁹ + D ⁷ + D ⁴ + D ² + D + 1
중의 어느 하나를 사용하고,
CRC 비트 시퀀스의 길이가 20인 경우, 아래에 나열된 CRC 생성 다항식들
■ D ²⁰ + D ¹⁹ + D ¹⁸ + D ¹⁷ + D ¹⁵ + D ¹⁴ + D ¹² + D ¹¹ + D ¹⁰ + D ⁸ + D ⁷ + D ⁶ + D ⁴ + 1
■ D ²⁰ + D ¹⁶ + D ¹⁴ + D ¹³ + D ¹² + D ¹⁰ + D ⁹ + D ⁸ + D ⁶ + D ⁵ + D ³ + D ² + D + 1
■ D ²⁰ + D ¹⁹ + D ¹⁴ + D ¹³ + D ¹¹ + D ⁷ + D ⁶ + D ⁵ + D ³ + D ² + D + 1
■ D ²⁰ + D ¹⁹ + D ¹⁸ + D ¹⁷ + D ¹⁵ + D ¹⁴ + D ¹³ + D ⁹ + D ⁷ + D ⁶ + D + 1
■ D ²⁰ + D ¹⁸ + D ¹⁷ + D ¹⁶ + D ¹¹ + D ⁹ + D ⁸ + D ⁷ + D ⁶ + D ³ + D ² + 1
■ D ²⁰ + D ¹⁸ + D ¹⁷ + D ¹⁴ + D ¹³ + D ¹² + D ¹¹ + D ⁹ + D ⁴ + D ³ + D ² + 1
■ D ²⁰ + D ¹⁹ + D ¹⁷ + D ¹³ + D ¹² + D ¹⁰ + D ⁹ + D ⁸ + D ⁷ + D ⁶ + D ³ + D ² + D + 1
■ D ²⁰ + D ¹⁹ + D ¹⁸ + D ¹⁷ + D ¹⁴ + D ¹³ + D ¹² + D ¹¹ + D ¹⁰ + D ⁸ + D ⁷ + D ³ + D + 1
중의 어느 하나를 사용하는 것을 특징으로 하는 통신시스템에서 전송될 데이터나 시그널링에 CRC 비트를 첨부하는 장치.
제 1항에 있어서, 상기 장치는:
a) 제어 시그널링에 관한 부하 정보 및 최적화된 하나의 CRC 생성 다항식에 따라 상기 제어 시그널링에 대한 체크 정보를 생성하고,
b) UE ID에 따라 얻어진 정보를 사용하여 상기 체크 정보에 대한 스크램블링 연산을 수행하고,
c) 상기 부하 정보와 단계 b)에서 얻은 스크램블된 정보에 대한 채널 코딩 연산 및 속도 정합 연산을 실행하고 처리된 정보를 전송하도록 구성되는 것을 특징으로 하는 통신시스템에서 전송될 데이터나 시그널링에 CRC 비트를 첨부하는 장치.
제 2항에 있어서, 상기 제어 시그널링은 물리적 하향링크 제어 채널(Physical Downlink Control Channel, PDCCH)로 지칭되는 것을 특징으로 하는 통신시스템에서 전송될 데이터나 시그널링에 CRC 비트를 첨부하는 장치.
제 2항에 있어서, 상기 부하 정보는 하향링크 제어 정보(Downlink Control Information, DCI)인 것을 특징으로 하는 통신시스템에서 전송될 데이터나 시그널링에 CRC 비트를 첨부하는 장치.
제 2항에 있어서, 상기 체크 정보의 길이가 16 비트인 것을 특징으로 하는 통신시스템에서 전송될 데이터나 시그널링에 CRC 비트를 첨부하는 장치.
제 2항에 있어서, 기지국(BS)은 상기 UE ID를 사용하여 상기 체크 정보를 직접적으로 스크램블링 하는 것을 특징으로 하는 통신시스템에서 전송될 데이터나 시그널링에 CRC 비트를 첨부하는 장치.
제 2항에 있어서, 상기 체크 정보의 길이가 18 비트인 것을 특징으로 하는 통신시스템에서 전송될 데이터나 시그널링에 CRC 비트를 첨부하는 장치.
제 2항에 있어서, 기지국은 상기 UE ID를 18-비트 코드워드로 부호화한 후에 상기 처리된 UE ID와 상기 체크 정보를 스크램블링 하는 것을 특징으로 하는 통신시스템에서 전송될 데이터나 시그널링에 CRC 비트를 첨부하는 장치.
제 2항에 있어서, 상기 체크 정보의 길이가 20 비트인 것을 특징으로 하는 통신시스템에서 전송될 데이터나 시그널링에 CRC 비트를 첨부하는 장치.
제 2항에 있어서, 기지국은 상기 UE ID를 20-비트 코드워드로 부호화한 후에 상기 처리된 UE ID와 상기 체크 정보를 스크램블링 하는 것을 특징으로 하는
통신시스템에서 전송될 데이터나 시그널링에 CRC 비트를 첨부하는 장치.