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KR101478875B1 - 반도체 다이를 패키징하는 패키지 온 패키지 장치 및 방법 - Google Patents

반도체 다이를 패키징하는 패키지 온 패키지 장치 및 방법 Download PDF

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KR101478875B1
KR101478875B1 KR20120088245A KR20120088245A KR101478875B1 KR 101478875 B1 KR101478875 B1 KR 101478875B1 KR 20120088245 A KR20120088245 A KR 20120088245A KR 20120088245 A KR20120088245 A KR 20120088245A KR 101478875 B1 KR101478875 B1 KR 101478875B1
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KR
South Korea
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die
substrate
package
solder balls
metal stud
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KR20120088245A
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충-딩 왕
엠. 씨. 숭
쥰 이 우
치엔-순 리
미릉-지 리이
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 다이를 패키징하는 패키지 온 패키지 장치 및 방법이 개시된다. PoP 장치는 그 상면 상에 배치된 솔더 볼을 구비한 하부 패키지 다이와 그 저면 상에 배치된 메탈 스터드 범프를 구비한 상부 패키지 다이를 포함한다. 메탈 스터드 범프는 범프 영역과 범프 영역에 연결된 테일 영역을 포함한다. 상부 패키지 다이 상의 각 메탈 스터드 범프는 하부 패키지 다이의 상의 솔더 볼 중 하나에 연결된다.

Description

반도체 다이를 패키징하는 패키지 온 패키지 장치 및 방법{PACKAGE ON PACKAGE DEVICES AND METHODS OF PACKAGING SEMICONDUCTOR DIES}
본 출원은 2011년 12월 28일에 출원되고, 발명의 명칭이 "Package on Package Joint Structures and Methods of Manufacturing Same"이며, 전체 내용이 참조에 의해 여기에 포함된, 미국 가출원 No. 61/580,908의 이익을 주장한다. 또한, 본 출원은, 2012년 3월 30일에 출원되고, 발명의 명칭이 "Package on Package Devices and Methods of Packaging Semiconductor Dies"이며, 동시 계류중이고, 공통으로 양도되었으며, 전체 내용이 참조에 의해 여기에 포함된, 미국 특허 출원 No. 13/483,734에 관한 것이다.
반도체 장치는, 예컨대 퍼스널 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 기기 등의 다양한 전자 애플리케이션에 사용된다. 반도체 장치는 통상적으로 반도체 기판 상에 물질의 절연 또는 유전체층(insulating or dielectric layer), 도전층(conductive layer), 및 반도체층을 순차적으로 증착하고, 회로 콤포넌트와 엘리먼트를 형성하기 위해 리소그래피를 사용하는 다양한 물질층을 패터닝함으로써 제조된다.
반도체 산업은 더 많은 콤포넌트들이 소정 면적에 집적되게 할 수 있는 최소 선폭의 거듭되는 감소에 의해 다양한 전자 콤포넌트들(예컨대, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적도를 지속적으로 향상시키고 있다. 또한, 이러한 더 작은 전자 콤포넌트는 일부 애플리케이션에서 과거의 패키지보다 작은 영역을 이용하는 더 작은 패키지를 필요로 한다.
패키지 온 패키지(PoP) 기술은, 더 작은 전체 패키지로 밀도 높은 집적도의 집적 회로를 가능하게 하기 위해 점차적으로 인기가 상승하고 있다. PoP 기술은 스마트 폰 등의 다수의 향상된 소형 장치에서 채택된다. PoP 기술은 더 낮은 패키지 프로파일(profile)을 가능하게 하지만, 전체 두께 감소는 현재 상부 패키지와 하부 패키지 사이의 솔더 볼 연결부(solder ball joint) 높이에 의해 제한된다.
본 발명과 그 장점에 대한 완전한 이해를 위해, 첨부 도면과 결합된 이하의 설명에 대한 참조가 이루어진다.
도 1 내지 6은 본 발명의 실시형태에 의한 다양한 스테이지에서 제1 다이를 패키징하는 방법의 단면도를 나타낸다.
도 7 내지 10은 실시형태에 의한 다양한 스테이지에서 적어도 하나의 제2 다이를 패키징하는 방법의 단면도를 나타낸다.
도 11 내지 13은 실시형태에 의한 상부 패키지 다이 상에 형성된 메탈 스터드 범프(metal stud bump)의 일부의 형상 및 치수를 나타낸 메탈 스터드 범프의 사시도이다.
도 14는 실시형태에 의한 하부 패키지 다이에 상부 패키지 다이를 부착한 단면도를 나타낸다.
도 15 내지 17은 실시형태에 의한 패키징된 PoP 장치의 단면도를 나타낸다.
도 18은 실시형태에 의한 상부 패키지 내에 적어도 하나의 제2 다이를 패키징하는데 사용되는 랜드 그리드 어레이(LGA : land grid array) 패키징 장치의 사시도이다.
도 19는 도 18에 도시된 LGA 패키징 장치의 단면도이다.
도 20은 도 18 및 19에 도시된 LGA 패키징 장치의 저면 상에 배치된 콘택트(contact)의 상면도이다.
도 21은 본 발명의 실시형태에 의한 반도체 다이를 패키징하는 방법을 나타낸 플로우 차트이다.
상이한 도면에서 대응 숫자 및 심볼은 일반적으로 다르게 설명하지 않으면 대응 부분을 나타낸다. 도면은 실시형태의 적절한 양상을 명확하게 나타내기 위해 도시되어 있고, 일정 비율로 도시된 것은 아니다.
본 발명의 실시형태의 제작 및 사용에 대해 이하 상세히 설명한다. 그러나, 본 발명은 다양한 특정 콘텍스트로 실시될 수 있는 다수의 적용 가능한 발명의 컨셉을 제공한다는 것이 이해되어야 한다. 논의되는 특정 실시형태는 단지 본 발명의 제작 및 사용을 위한 특정 방식의 예시이고, 본 발명의 범위를 제한하지 않는다.
본 발명의 실시형태는 반도체 장치의 패키징에 관한 것이다. PoP 패키지에 다수의 반도체 장치를 패키징하는 새로운 방법 및 패키징 구조를 여기서 설명할 것이다. 제1 다이(118)는 도 6에 도시된 제1 패키지 다이(126)을 형성하기 위해 패키징되고, 하나 이상의 제2 다이(138a 및 138b)는 도 10에 도시된 바와 같이 제2 패키지 다이(146)를 형성하기 위해 패키징된다. 도 15, 16, 및 17에 도시된 바와 같이, 제2 패키지 다이(146)는 여기서 더 설명할 PoP 장치(160)를 형성하는 제1 패키지 다이(126)와 함께 패키징된다. 제1 패키지 다이(126) 상의 솔더 볼(112)과 제2 패키지 다이(146) 상의 메탈 스터드 범프(144)는 메탈 스터드 범프(144) 구조 주위의 솔더의 낮은 프로파일을 형성하기 위해 연결(joint)된다. 단순함을 위해, 각각의 다음 도면에 모든 엘리먼트 숫자가 포함되지 않고, 오히려 각 도면의 설명에 가장 적절한 엘리먼트 숫자가 각 도면에 포함된다.
도 1 내지 6은 본 발명의 실시형태에 의한 다양한 스테이지에서 제1 패키지 다이(126)의 상면 상에 솔더 볼(112)를 형성하고, 제1 다이(118)를 패키징하는 방법의 단면도를 나타낸다. 우선 도 1을 참조하면, 제1 기판(100)이 제공되어 있다. 도면에 오직 하나의 제1 기판(100)이 도시되어 있지만, 몇개의 제1 기판(100)이 복수의 제1 기판(100)을 포함하는 워크피스(workpiece) 상에 프로세싱되고, 제1 기판(100) 상에 제1 다이(118)를 패키징한 후 나중에 워크피스가 단일화(singulated)된다.
제1 기판(100)은 일부 실시형태에서 절연 물질 또는 유리로 구성된 삽입물(interposer)을 포함한다. 다른 실시형태에서, 제1 기판(100)은 반도체 웨이퍼 등의 반도체 물질을 포함한다. 제1 기판(100)은 일부 실시형태에서 그 위에 형성된 전자 콤포넌트 및 엘리먼트를 포함할 수 있고, 또는 대안으로서, 제1 기판(100)은 전자 콤포넌트 및 엘리먼트가 없을 수 있다. 예컨대, 일부 실시형태에서 제1 기판(100)은 베어 기판(bare substrate)을 포함할 수 있다.
본드 패드(bond pad)(102)는 도 1의 단면도에서 볼 수 있는 바와 같이 제1 기판(100)의 에지(edge)에 가장 가까이 배치된 주위 영역(perimeter region)의 제1 기판(100)의 상면 상에 형성된다. 본드 패드 및/또는 트레이스(trace)(106)는 제1 기판(100)의 주위 여역 내에 배치된 중심 영역에서의 제1 기판(100)의 상면 상에 형성된다. 본드 패드(108)는 제1 기판(100)의 저면 상에 형성된다. 본드 패드(108)는 제1 기판(100)의 저면 상에 행 및 열의 어레이 또는 다른 패턴으로 배열될 수 있다. 본드 패드(108)는 저면에 전체적으로 실장(populate)될 수 있고, 또는 예컨대 볼 그리드 어레이(BGA) 또는 랜드 그리드 어레이(LGA) 패키지 장치에 사용되는 패턴 등의 다양한 패턴으로 배열될 수 있다. 본드 패드(102), 본드 패드 및/또는 트레이스(106), 및 본드 패드(108)는 예컨대 Al, Cu, Au, 그것들의 합금, 다른 물질, 또는 그것들의 조합 및/또는 다중층(multiple layer) 등의 도전성 물질을 포함한다. 대안으로서, 본드 패드(102), 본드 패드 및/또는 트레이스(106), 및 본드 패드(108)는 다른 물질을 포함할 수 있다.
제1 기판(100)은 일부 실시형태에서 그 내부에 형성된 복수의 관통기판 비아(TSV : through-substrate via)(104)를 포함한다. TSV(104)는 절연 물질과 함께 선택적으로 라이닝될 수 있는 제1 기판(100)을 통해 완전히 연장되는 도전성 또는 반도체 물질을 포함한다. TSV(104)는 제1 기판(100)의 저면으로부터 상면으로 수직 전기 접속(예컨대, 도 1에서의 Y축 접속)을 제공한다.
제1 기판(100)은 하나 이상의 절연 물질층 내에 형성된 배선(110)을 포함한다. 배선(110)은 예컨대 일부 실시형태에서 수평 전기 접속(예컨대 도 1에 도시된 바와 같은 X축 접속)을 제공한다. 배선(110)은 예컨대 본드 패드(108)의 제1 기판(100)의 저면의 풋프린트(footprint)로 제1 다이[도 1에 미도시, 도 4의 제1 다이(118) 참조]의 풋프린트를 연장하기 위한 도전성 물질의 트레이스를 포함하는 팬-아웃 영역(fan-out region)을 포함할 수 있다. 제1 기판(100)의 배선(110)은 하나 이상의 재분배층(RDL : redistribution layer)을 포함할 수 있다. RDL은 하나 이상의 절연층 및 배선층을 포함할 수 있다. RDL은 그 내부에 형성되거나 배치된 금속화 층(metallization layer) 내에 배선을 가진 층간 절연막(ILD : inter-level dielectric)을 포함할 수 있다. 배선(110)은 예컨대 하나 이상의 비아 및/또는 도전성 라인을 포함할 수 있다. 배선(110) 및 TSV(104)는, 예컨대 하나 이상의 서브트랙티브 에치 프로세스(subtractive etch process), 싱글 다마신 기술, 및/또는 듀얼 다마신 기술을 사용하여 형성될 수 있다. 도시되지 않은 하나 이상의 캐리어 웨이퍼(carrier wafer)는 배선(110) 및/또는 TSV(104)를 형성하는데 사용될 수 있다. 배선(110)의 일부는 제1 기판(100)의 상면 및 저면 상에 존재할 수 있고; 예컨대 제1 기판(100)의 배선(110)의 일부는 다른 엘리먼트에 연결 가능한 본드 패드(102), 본드 패드 및/또는 트레이스(106), 및 본드 패드(108)을 포함할 수 있다. 대안으로서, 본드 패드(102), 본드 패드 및/또는 트레이스(106), 및 본드 패드(108)는 다른 실시형태에서 개별적으로 형성되어 배선(110)의 일부에 부착될 수 있다.
본 발명의 실시형태에 의하면, 복수의 솔더 볼(112)이 도 2에 도시된 바와 같이 기판(100)의 상면 상의 본드 패드(102)에 부착된다. 제2 패키지 다이(146)(도 10 참조) 상에 형성된 메탈 스터드 범프(144)에 연결(join)되기 위해 솔더 볼(112)은 가용성(wettable)이다. 솔더 볼(112)은 일부 실시형태에서 탑 볼 마운트 프로세스(top ball mount process)를 사용하여 형성된다. 본드 패드(102) 상에 솔더 볼(112)이 형성된 후에, 도 3에 도시된 바와 같이, 솔더 볼(112)의 솔더 물질의 녹는점(melting point) 이상의 온도로 기판(100)을 가열함으로써 제1 기판(100)이 솔더 플로우 프로세스(solder flow process)로 서브젝팅(subjecting)되어 솔더 물질(solder material)이 액체(liquid)가 되어 흐르게 되고, 본드 패드(102)에 솔더 볼(112)이 전기적 및 기계적으로 부착된다. 솔더 볼(112)은 플로우 프로세스 후에 측면에 있어서 타원형 또는 원형이 될 수 있다.
이어서, 제1 다이(118)는 도 4에 도시된 바와 같이 제1 기판(100)에 제공 및 부착된다. 제1 다이(118)는 제2 다이(138a) 및 선택적으로 단일 PoP 장치(160)(도 15 참조) 내의 제3 다이(138b)와 함께 패키징될 집적 회로 또는 칩을 포함한다. 예컨대, 제1 다이(118)는 절연층에 의해 커버(cover)될 수 있고, 실리콘 또는 다른 반도체 물질을 포함하는 반도체 기판을 포함하는 워크피스를 포함할 수 있다. 제1 다이(118)는 도시되진 않았지만 워크피스 내부에 및/또는 그 위에 형성된 하나 이상의 콤포넌트 및/또는 회로를 포함할 수 있다. 제1 다이(118)는 도시되진 않았지만 예컨대 트랜지스터, 다이오드, 커패시터 등의 반도체 엘리먼트 및/또는 도전층을 포함할 수 있다. 제1 다이(118)는 예컨대 로직 회로, 메모리 장치, 또는 다른 타입의 회로를 포함할 수 있다. 제1 다이(118)는 그 저면에 형성된 복수의 콘택트(미도시)를 포함할 수 있다.
복수의 솔더 범프(120)는 제1 다이(118)의 저면 상에, 예컨대 제1 다이(118)의 저면 상의 복수의 콘택트 상에 형성된다. 솔더 범프(120)는 예컨대 마이크로범프(microbump) 또는 솔더 볼(solder ball)을 포함할 수 있다. 이어서, 제1 다이(118) 상의 솔더 범프는 도 4에 도시된 바와 같이 제1 기판(100)의 상면 상의 본드 패드 및/또는 트레이스(106)에 부착된다. 예컨대, 솔더 범프(120)의 솔더를 리플로우(reflow)시키고, 제1 기판(100)에 제1 다이(118)를 부착하고, 제1 기판(100)의 본드 패드 및/또는 트레이스(106)에 솔더 범프(120)를 전기적 및 기계적으로 부착하는데 솔더 리플로우 프로세스(solder reflow process)가 사용된다. 대안으로서, 솔더 범프(120)는 다른 방법을 사용하여 제1 기판(100)에 부착될 수 있다.
일부 실시형태에서, 제1 다이(118)는 플립-칩(flip-chip) 본드-온-트레이스(BOT : bond-on-trace) 부착 기술을 사용하여 제1 기판(100)에 부착된다. 본드 패드 및/또는 트레이스(106)는 실시형태에서 기판에 다이를 부착하는데 사용되는 범프-온-트레이스 패턴을 포함할 수 있고, 제1 다이(118)는 BOT 패키징 기술을 사용하여 패키징된다. 대안으로서, 본드 패드 및/또는 트레이스(106)의 패턴은 다른 실시형태에서 솔더 볼을 위해 통상적으로 사용되는 패턴을 포함할 수 있다. 또한, 다른 플립-칩 부착 기술 및 다른 타입의 본드 패드(106)는 제1 기판(118)에 제1 다이(118)를 부착하는데 사용될 수 있다.
이어서, 제1 기판(100) 및 제1 다이(118)는 일부 실시형태에서 클리닝 프로세스(claening process)로 서브젝팅된다. 클리닝 프로세스는 제1 기판(100)과 그 위에 형성된 콤포넌트의 노출면을 세정하도록 된 플라즈마 프로세스(plasma process)를 포함할 수 있다. 클리닝 프로세스는 애플리케이션 중에 몰딩 콤파운드(molding compound)(122)(도 5 참조)의 플로우를 향상시키고, 후속 솔더 플로우 스텝을 향상시킨다.
이어서, 몰딩 콤파운드(122)는 도 5에 도시된 바와 같이 제1 기판(100) 상에 적용(apply)된다. 몰딩 콤파운드(122)는 제1 기판(100)과 제1 다이(118) 사이에서 제1 다이(118) 아래로 흐른다. 노출된 솔더 볼(112)의 상면을 남겨두고 솔더 볼(112) 사이에 몰딩 콤파운드(122)가 형성되도록 몰딩 콤파운드(122)가 적용된다. 몰딩 콤파운드(122)는 트랜스퍼 몰드법(transfer mold method), 스프레이-온 방법(spray-on method)을 사용하거나, 예컨대 제1 다이(118)의 하나 이상의 에지를 따라 디스펜싱 니들(dispensing needle)을 사용하여 적용될 수 있다. 트랜스퍼 몰드법에서, 몰딩 콤파운드(122) 물질의 솔리드 잉곳(solid ingot)을 제공하고, 액체가 될 때까지 잉곳을 가열하고, 그리고 제1 기판(100)과 제1 다이(118)를 포함하는 몰드 케이스(mold case)(미도시)에 액체 몰딩 콤파운드(122)를 전송함으로써 몰딩 콤파운드(122)가 형성된다. 예컨대, 진공 시스템(미도시)은 애플리케이션 중에 액체 몰딩 콤파운드(122) 물질의 흐름을 보조하는데 사용될 수 있다.
일부 실시형태에서, 몰딩 콤파운드(122)는 솔더 볼(112)의 상면 상에 형성될 수 있고, 이어서 몰딩 콤파운드(122)의 상부는 에치 프로세스(etch process)를 사용하여 제거된다. 다른 실시형태에서, 몰딩 콤파운드(122)는 솔더 볼(112)의 거의 상면에 형성될 수 있고, 커링(curing) 또는 드라잉(drying) 프로세스 이후에 몰딩 콤파운드(122)의 수축으로 인해, 몰딩 콤파운드(122)가 솔더 볼의 상면 아래 레벨까지 수축된다. 몰딩 콤파운드(122)는 향상된 열효율(thermal performance)을 위해 일부 실시형태에서 제1 다이(118) 상에 형성되지 않을 수 있다.
예컨대, 향상된 휨 조절(warpage control)을 위해 몰딩 콤파운드(122)는 솔더 볼(112)과 제1 다이(118)를 노출시키도록 몰딩 언더필(MUF : molded underfill) 프로세스를 사용하여 형성될 수 있다. MUF 프로세스는 비용이 감소된 언더필 물질(underfill material)로서도 기능하는 몰딩 콤파운드의 형성 스텝을 포함한다. 예컨대, 본 실시형태에서 언더필 물질의 개별적인 애플리케이션은 필요하지 않다. 대안으로서, 개별 언더필 물질(미도시)은 제1 다이(118) 아래에 적용될 수 있고, 이어서 몰딩 콤파운드(122)는 솔더 볼(112) 사이 및 제1 다이(118) 주위에 형성된다.
몰딩 콤파운드(122)는, 예컨대 일부 실시형태에서 폴리머 또는 에폭시를 포함한다. 대안으로서, 몰딩 콤파운드(122)를 형성하는데 다른 방법이 사용될 수도 있고, 몰딩 콤파운드(122)는 다른 물질을 포함할 수 있다. 예컨대, 몰딩 콤파운드(122)는 솔더 범프(120)의 접속을 보호하는 절연 물질을 포함한다. 또한, 몰딩 콤파운드(122)는 여기서 제1 몰딩 콤파운드로서 나타낸다.
이어서, 복수의 솔더 볼(124)이 도 6에 도시된 바와 같이 제1 기판(100)의 저면 상에 형성된다. 솔더 볼(124)은 제1 기판(100)의 저면 상의 본드 패드(108)에 부착된다. 예컨대, 솔더 볼(124)은 솔더 볼(112)에 대하여 설명한 바와 같이 솔더 리플로우 프로세스가 후속하는 볼 마운트 프로세스를 사용하여 형성될 수 있다. 대안으로서, 솔더 볼(124)은 다른 방법을 사용하여 형성될 수 있다. 도시된 바와 같이, 솔더 볼(124)은 제1 기판(100)의 상면 상의 솔더 볼(112)보다 작을 수 있다. 대안으로서, 솔더 볼(124)은 솔더 볼(112)과 실질적으로 동일한 사이즈이거나, 솔더 볼(112)보다 크게 될 수 있다. 예컨대, 솔더 볼(124)의 사이즈는 본드 패드(102 및 108) 주위의 다른 물질의 양과 본드 패드(102)의 사이즈의 펑션에 따라 변동될 수 있다.
이어서, 제1 기판(100)은 도 6에 도시된 바와 같이 제1 패키지 다이(126)를 형성하는 워크피스 상의 다른 제1 기판(100)으로부터 단일화(singulated)된다. 또한, 제1 패키지 다이(126)는 여기서 하부 패키지 다이(bottom packaged die)로서 나타낸다. 하부 패키지 다이(126)는 그 가장 가까운 상면(129)에 복수의 본드 패드(102)를 포함하고, 그 가장 가까운 저면(128)에 본드 패드(108) 상에 형성된 복수의 솔더 볼(124)을 포함한다. 복수의 솔더 볼(112) 각각은 하부 패키지 다이(126)의 가장 가까운 상면(129)에 본드 패드(102)에 본딩(bonding)된다. 이어서, 제1 또는 하부 패키지 다이(126)에 마지막 테스트가 수행된다.
도 7 내지 10은 실시형태에 의한 다양한 스테이지에서 적어도 하나의 제2 다이(138a)를 패키징하는 방법의 단면도를 나타낸다. 도 7에 도시된 바와 같이, 여기서 설명한 제1 기판(100)과 유사한 기판을 포함할 수 있고, 제1 기판(100)과 유사한 물질 및 콤포넌트를 포함할 수 있는 제2 기판(130)이 제공된다. 제2 기판(130)은 제1 기판(100)에 대하여 여기서 설명한 TSV(104) 및 배선(110)과 각각 유사한 TSV(134) 및 배선(140)을 포함할 수 있다. 제2 기판(130)은 주위 영역(perimeter region) 내의 상면 상의 콘택트 패드(contact pad)(132)와 주위 영역(150) 내의 저면 상의 콘택트(136)를 포함한다. 예컨대, 콘택트 패드(132)와 콘택트(136)는 유사한 물질을 포함할 수 있고, 제1 기판(100)의 본드 패드(102), 본드 패드 및/또는 트레이스(106), 및 본드 패드(108)에 대하여 설명한 바와 유사한 방법을 사용하여 형성될 수 있다. 일부 실시형태에서, 제2 기판(130)은 배선(140) 내에 RDL을 포함하지 않을 수 있다. X축 또는 수평 전기 접속의 전체 또는 일부는 본 실시형태에서 와이어 본드(wire bond)(142a 및/또는 142b)(도 9 참조)를 사용하여 이루어질 수 있다.
도 7에 도시된 바와 같이, 제2 다이(138a)가 제공된다. 예컨대, 제2 다이(138a)는 제1 다이(118)에 대하여 여기서 설명한 바와 유사한 다이를 포함할 수 있다. 제2 기판(130)의 상면에 적어도 하나의 제2 다이(138a)가 부착된다. 제2 다이(138a)는 주위 영역 내에서 그 상면 상에 배치된 복수의 콘택트(139a)를 포함한다. 제2 다이(138a)는 도시되진 않았지만 글루(glue) 또는 접착제(adhesive)를 사용하여 제2 기판(130)의 상면에 부착된다.
이어서, 도 8에 도시된 바와 같이, 제2 다이(138a)는 제2 다이(138a)의 2개 이상의 에지를 따라 와이어 본드(142a)를 사용하여 제2 기판(130)에 전기적으로 접속된다. 예컨대, 실시형태에서 제2 다이(138a)는 제2 기판(130)에 전체 4개의 에지를 따라 와이어 본딩될 수 있다. 실시형태에서, 제2 기판(130)의 상면에 제2 다이(138a)를 연결하는 스텝은 와이어 본드(142a)를 사용하여 제2 기판(130)의 상면 상의 콘택트 패드(132)에 제2 다이(138a)의 상면 상의 콘택트(139a)를 와이어 본딩하는 스텝을 포함한다.
일부 실시형태에서, 하나의 제2 다이(138a)는 제2 기판(130)에 연결되고, 이어서 몰딩 콤파운드[도 9에 도시된 몰딩 콤파운드(143) 등]는 도면에 도시되진 않았지만 제2 기판(130)의 상면과 제2 다이(138a) 상에 형성된다. 다른 실시형태에서, 도 9에 도시된 바와 같이, 2개의 제2 다이(138a 및 138b)는 제2 기판(130) 상에 연결된다. 예컨대, 일부 실시형태에서, 복수의 제2 다이(138a 및 138b)는 제2 기판(130) 상에 수직으로 스태킹(stacking)된다.
또한, 제2 다이(138b)는 여기서 제3 다이로서 나타낸다. 도 9에 도시된 바와 같이, 제3 다이(138b)는 제2 다이(138a) 상에 연결되고, 예컨대 글루 또는 접착제(137)를 사용하여 제2 다이(138a)의 상면에 부착된다. 또한, 도 9에 도시된 바와 같이, 제3 다이(138b)의 상면 상의 콘택트(139b)는 제2 기판(130)의 상면 상의 콘택트 패드(132)에 와이어 본드(142b)를 사용하여 와이어 본딩된다. 제3 다이(138b)는 예컨대 여기서 설명한 제2 기판(130)에 대한 제2 다이(138a)의 와이어 본딩과 마찬가지로 제2 기판(130)에 와이어 본딩된다. 콘택트 패드(132)의 2개 이상의 열(row)은 제2 기판(130)의 상면 상에 형성될 수 있다. 도 9에 도시된 바와 같이, 콘택트 패드(132)의 가장 내부의 열은 제2 다이(138a)에 와이어 본딩되고, 콘택트 패드(132)의 가장 외부의 열은 제3 다이(138b)에 와이어 본딩된다.
또한, 도 9에 도시된 바와 같이, 몰딩 콤파운드(143)는 제2 기판(130)의 노출된 부분과 제3 다이(138b) 상에 형성된다. 예컨대, 몰딩 콤파운드(143)는 와이어 본드(142a)를 보호하는 절연 물질을 포함한다. 몰딩 콤파운드(143)는 제1 패키지 다이(126)의 몰딩 콤파운드(122)에 대하여 여기서 설명한 유사한 방법을 사용하여 형성된 유사한 물질을 포함한다. 또한, 몰딩 콤파운드(143)는 여기서 제2 몰딩 콤파운드로서 나타낸다.
예컨대, 일부 실시형태에서, 제2 다이(138a 및 138b)는 플립-칩 웨이퍼 레벨 패키징(WLP : wafer level packaging) 기술 및 와이어-본딩 프로세스를 사용하여 제2 기판(130) 상에 패키징된다. 도 18 내지 20을 참조하여여기에 더 설명하게 될 일부 실시형태에서, 제2 기판(130)은 LGA 패키징 장치를 포함할 수 있다. 대안으로서, 제2 다이(138a 및 138b)는 다른 타입의 패키징 프로세스를 사용하여 제2 기판(130) 상에 패키징될 수 있다.
몰딩 콤파운드(143)가 적용된 후, 이어서 제2 기판(130)은 도 10에 도시된 바와 같이 제2 패키지 다이(146)을 형성하고 제2 기판(130)이 제조되는 워크피스 상의 다른 제2 기판(130)으로부터 단일화(singulated)된다. 또한, 제2 패키지 다이(146)는 여기서 예컨대 상부 패키지 다이(top packaged die)로서 나타낸다. 이어서, 제2 패키지 다이(146)에 마지막 테스트가 수행된다. 또한, 도 10에 도시된 바와 같이, 복수의 메탈 스터드 범프(144)는 제2 기판(130)의 저면 상에 형성된고, 예컨대 메탈 스터드 범프(144)는 콘택트(136)에 연결된다. 상부 패키지 다이(146)는 그 상면에 몰딩 콤파운드(143)를 포함한다. 또한, 상부 패키지 다이(146)는 그 가장 가까운 저면(148)에 콘택트(136)에 연결된 메탈 스터드 범프(144)를 포함한다.
도 10에 도시된 바와 같이, 메탈 스터드 범프(144)는 실시형태에 따라 제2 패키지 다이(146)의 제2 기판(130)의 주위 영역(150) 내에 형성된다. 제2 기판(130)은 메탈 스터드 범프(144)가 제2 기판(130)의 가장 가까운 에지에 형성된 주위 영역(150)을 포함한다. 실시형태에서, 주위 영역(150)은 콘택트(136)와 메탈 스터드 범프(144)가 형성되지 않은 중심 영역(152) 주위에 배치된다. 주위 영역(150)은 하나 이상의 열로 형성된 복수의 콘택트(136)를 포함할 수 있다. 실시예에서, 2개 열의 콘택트(136)가 도 10에서 주위 영역 내에 도시되어 있고, 대안으로서, 다른 수의 열이 사용될 수 있다. 실시형태에서, 콘택트(136)는 제2 기판(130)의 2개 이상의 에지 또는 전체 4개의 에지를 따라 형성될 수 있다.
일실시형태에서, 도 10에 도시된 바와 같이, 메탈 스터드 범프(144)는 주위 영역(150) 내의 각각의 콘택트(136)에 연결된다. 복수의 메탈 스터드 범프(144) 중 하나는 하부 패키지 다이(126) 상의 복수의 콘택트(136) 각각에 본딩된다. 다른 실시형태에서, 복수의 메탈 스터드 범프(144) 중 하나는 하부 패키지 다이(126) 상의 복수의 콘택트(136) 중 일부에만 본딩된다. 예컨대, 일부 실시형태에서, 메탈 스터드 범프(144)는 제2 기판(130)의 오직 모서리 영역에 있어서의 콘택트(136)에 연결된다. 대안으로서, 다른 실시형태에서, 메탈 스터드 범프(144)는 제2 기판(130)의 모서리 영역 및 중심 에지 영역의 콘택트(136)에 연결될 수 있다. 일부 실시형태에서, 주위 영역(150) 내의 제2 기판(130) 상의 콘택트(136)의 적어도 10%에는 거기에 연결된 메탈 스터드 범프(144)를 구비하고 있다.
복수의 메탈 스터드 범프(144)는 예컨대 와이어 본더(wire bonder)(미도시) 등의 와이어 본딩법과 유사한 방법을 사용하여 부착될 수 있다. 실시형태에 따른 메탈 스터드 범프(144)의 몇가지 상이한 형상과 치수를 나타낸 도 11, 12, 및 13의 더 상세한 사시도에 도시된 바와 같이, 범프 영역(bump region)(154) 및 범프 영역(154)에 연결된 테일 영역(tail region)을 메탈 스터드 범프(144)가 포함한다. 도 11, 12, 및 13에 도시된 도면은 제2 패키지 다이(146)의 저면(148) 상의 반전된(inverted) 제2 기판(130) 상에 형성된 메탈 스터드 범프(144)이다.
이어서 도 11을 참조하면, 범프 영역(154)은 납작한 볼 형상을 포함하고, 테일 영역(156)은 테일 또는 스터드 형상을 포함한다. 복수의 메탈 스터드 범프(144)는 금속 등의 도전성 물질을 포함한다. 예컨대, 일부 실시형태에서, 복수의 메탈 스터드 범프(144)는 Cu, Al, Cu, Pt. pd, 및/또는 그것들의 조합을 포함한다. 대안으로서, 메탈 스터드 범프(144)는 다른 도전성 물질 및/또는 금속을 포함할 수 있다. 일부 실시형태에서, 복수의 메탈 스터드 범프(144) 각각은 약 50 내지 200㎛의 높이[즉, 전체 높이(OH)] 및 가장 가까운 제2 기판(130)에 약 50 내지 150㎛의 직경[즉, 볼 직경(BD)]을 포함한다. 일부 실시형태에서, 범프 직경(BD)에 대한 전체 높이(OH)의 비는 다른 실시예의 약 1.1 내지 1.8보다 더 크다. 대안으로서, 메탈 스터드 범프(144)는 다른 수치를 포함할 수 있다.
일부 실시형태에서, 메탈 스터드 범프(144)는, 2012년 3월 30일에 출원되고, 발명의 명칭이 "Package on Package Devices and Methods of Packaging Semiconductor Dies"이며, 전체 내용이 참조에 의해 여기에 포함된, 미국 특허 출원 No. 13/483,734에 개시된 방법을 사용하여 형성된다. 메탈 스터드 범프(144)는 도시되진 않았지만 메탈 와이어, 일렉트릭 플레임 오프(EFO : electric flame off) 완드(wand), 및 트랜스듀서를 제공하기 위한 모세관을 포함하는 와이어 본더를 사용하여 형성된다. 본딩 프로세스 중에 와이어를 제어 및 이동시키는 모세관으로 와이어가 삽입된다. 예컨대, 와이어는 Cu, Al, Au, Pt, Pd, 및/또는 그것들의 조합을 포함한다. 대안으로서, 와이어는 다른 도전성 물질 및/또는 금속을 포함할 수 있다. 예컨대, 일부 실시형태에서, BD 및 OH의 치수는 약 1 내지 2㎜ 범위의 와이어의 직경에 따라 변경된다.
와이어의 단부(end)는 모세관의 팁(tip)으로부터 돌출된다. EFO 완드는, 예컨대 프리 에어 볼(FAB : free air ball) 기술을 사용하여 와이어의 단부에서 볼을 형성하는 가장 가까운 와이어의 단부에 전기 스파크를 생성하는데 사용된다. 볼은 제2 기판(130) 상의 콘택트(136)에 대하여 배치되고, 모세관은 초음파 진동(ultrasonic vibration) 또는 파워(power)를 사용하여 도 10에 도시된 도면에 있어서 수평 방향으로 볼을 진동시킨다. 힘은 콘택트(136)에 대하여 적용되고, 열은 제2 기판(130)에 적용되어 와이어 상의 볼을 콘택트(136)에 대하여 부착한다. 이어서, 도 10의 단면도에 도시된 바와 같이, 모세관이 제거되고, 동시에 와이어가 단선(break)되고, 소정 길이(도 11을 다시 참조)를 가진 테일 영역(156)이 형성되고, 콘택트(136)의 상부에 제2 기판(130)에 부착 또는 본딩된 메탈 스터드 범프(144)를 남겨둔다. 대안으로서, 메탈 스터드 범프(144)는 다른 방법을 사용하여 제2 기판(130)에 형성 및 본딩될 수 있다.
일부 실시형태에서, 도 11에 도시된 바와 같이, 메탈 스터드 범프(144)는 하나의 범프 영역(154) 및 테일 영역(156)을 포함한다. 다른 실시형태에서, 도 13에 도시된 바와 같이, 메탈 스터드 범프(144)는 2개의 범프 영역(154a 및 154b) 및 테일 영역(156)을 포함하고, 다른 범프 영역(154a) 상에 하나의 범프 영역(154b)이 배치된다. 메탈 스터드 범프(144)는 제1 범프 영역(154a), 제1 범프 영역(154a)에 가장 가까운 제2 범프 영역(154b)을 포함할 수 있다. 일부 실시형태에서, 도 12에 도시된 바와 같이, 테일 영역(156)은 그 상면에 가장 가까운 하방으로 매끄러운 영역(158)을 포함한다. 메탈 스터드 범프(144)는, 예컨대 표준 스터드 범프 프로세스; 금, 구리, 또는 다른 메탈 아큐범프 프로세스(metal accubump process); 적층형 아큐범프 프로세스(stacked accubump process); 하방으로 매끄러운 아큐범프 프로세스; 또는 다른 메탈 스터드 범프 형성 프로세스를 사용하여 형성될 수 있다.
도 14는 실시형태에 의한 제1 패키지 다이(126)에 제2 패키지 다이(146)를 부착한 단면도를 나타낸다. 제2 패키지 다이(146)는 솔더 볼(112)에 메탈 스터드 범프(144)가 연결될 때까지 낮아진다. 여기서 설명한 방법에 따라 패키징되는 PoP 장치(160)의 단면도인 도 15에 도시된 바와 같이, 각각의 메탈 스터드 범프(144) 상에 솔더 연결부(solder joint)(162)가 형성되도록 솔더 볼(112)이 리플로잉(reflowing)된다. 솔더 연결부(162)는 단면도에 있어서 실질적으로 배럴 셰이프(barrel shape)를 갖고, 솔더, 즉 메탈 스터드 범프(144) 구조 주위에 배치된 솔더 범프(112) 물질의 낮은 프로파일을 갖는다. 복수의 메탈 스터드 범프(144) 각각은 솔더 연결부(162) 내에 내장(embedded)된다. 도시된 바와 같이, 복수의 메탈 스터드 범프(144)는 제1 패키지 다이(126)와 제2 패키지 다이(146) 사이에 배치된다. 솔더 연결부(162)는 제1 패키지 다이(126)의 본드 패드(102)와 제2 패키지 다이(146)의 콘택트(136)를 함께 전기적으로 연결하고, 또한 제1 및 제2 패키지 다이(126 및 146)을 함께 기계적으로 연결한다.
일부 실시형태에서, 제1 기판(100)과 제2 기판(130) 사이에 복수의 솔더 연결부(162)를 형성하고, 제1 패키지 다이(126)의 상면(129) 상에 복수의 솔더 볼(112)의 솔더 물질을 리플로잉하기 위해 제1 기판(100)과 제2 기판(130)을 가열함으로써 솔더 연결부(162)가 형성된다. 복수의 솔더 연결부(162) 중 적어도 일부는 복수의 메탈 스터드 범프(144) 중 하나를 포함한다. 예컨대, 하나의 예시적 프로세스는 약 +10°C인 솔더 녹는점 이상까지 그 위에[상부 패키지 다이(146) 위에] 형성된 메탈 스터드 범프(144)에 의해 제2 기판(130)을 가열하는 스텝; 솔더 볼(112)을 정렬하는 스텝; 및 임시 연결부를 형성하기 위해 메탈 스터드 범프(144) 상에 그것을 배치하는 스텝;을 포함할 수 있고, 영구적인 솔더 연결부(162)를 형성하기 위한 프로세스가 이어진다.
상부 패키지 다이(146) 상의 복수의 메탈 스터드 범프(144)[솔더 리플로우 프로세스 이후에 솔더 연결부(162)의 일부가 되는] 각각은 상부 패키지 다이(146)의 저면 상의 콘택트(136)에 연결되고, 복수의 메탈 스터드 범프(144) 각각은 솔더 연결부(162) 내의 하부 패키지 다이(126) 상의 본드 패드(102)로 부분적으로 연장된다. 도 15에 도시된 실시형태에서, 메탈 스터드 범프(144)는 하부 패키지 다이(126)의 본드 패드(102)로 전체적으로 연장되지 않는다. 대안으로서, 도시되진 않았지만, 메탈 스터드 범프(144)는 하부 패키지 다이(126)의 본드 패드(102)로 전체적으로 연장될 수 있다.
일부 실시형태에서, 하부 패키지 다이(126)에 상부 패키지 다이(146)가 부착되기 전에 하부 패키지 다이(126) 상의 솔더 볼(112)에 선택적인 노-플로우 언더필(NUF : no-flow underfill) 물질(163)이 형성 또는 배치될 수 있다. 예컨대, 도 16은 노-플로우 언더필 물질(163) 내에 솔더 볼(112)이 디핑(dipping)되는 실시형태를 나타낸다. 예컨대, 노-플로우 언더필 물질(163)은 에폭시, 폴리머, 플럭스(flux) 및/또는 솔더 페이스트(solder paste)를 포함할 수 있다. 노-플로우 언더필 물질(163)은 솔더 리플로우 프로세스 이후에 가장 가까운 솔더 연결부(162)에 배치된다. 다른 실시형태에서, 도 17에 도시된 바와 같이, 노-플로우 언더필 물질(163)은 복수의 솔더 볼(112) 상에 프린팅되거나, 증착(deposition), 스프레이, 또는 다른 프로세스를 사용하여 복수의 솔더 볼(112) 상에 코팅된다. 또한, 노-플로우 언더필 물질(163)은 다른 물질을 포함할 수 있고, 다른 방법을 사용하여 솔더 볼(112) 상에 형성될 수 있다. 예컨대, 일부 실시형태에서, NUF 물질(163)은 메탈 스터드 범프(144)에 대한 솔더 볼(112)의 연결을 향상시킨다.
선택적 노-플로우 언더필 물질(163)은 제1 패키지 다이(126)와 제2 패키지 다이(146) 사이의 갭을 부분적으로 또는 전체적으로 채우고, 제1 패키지 다이(126)와 제2 패키지 다이(146) 사이의 접속을 강화시킨다. 또한, 노-플로우 언더필 물질(163)은, 새로운 내장된 메탈 스터드 범프(144)를 포함하는 솔더 연결부(162)를 형성하기 위한 솔더 리플로우 프로세스 중에, 그 전에, 및 그 이후에, 솔더 볼(112)에 대한 메탈 스터드 범프(144)의 정렬(alignment)을 유지한다. NUF(163)는 솔더 연결부(162)의 포메이션을 향상시키는 플러스로서 기능한다. 또한, NUF(163)는 솔더 연결부(162)를 보호하는 솔더 리플로우 프로세스 이후에 솔더 연결부(162) 주위에 남는 언더필 물질로서 기능한다.
예컨대, 일부 실시형태에서, 향상된 안정성을 가진 솔더 연결부(162)를 형성하기 위한 솔더 리플로우 프로세스가 이어지는 메탈 스터드 범프(144)를 포함하는 노출된 솔더 연결부(162)에 NUF(163)가 디핑될 수 있다.
일부 실시형태에서, 제2 패키지 다이(146)가 제1 패키지 다이(126)에 연결된 후에, PoP 장치(160)는 마지막 테스트 프로세스를 사용하여 테스트된다.
도 18은 실시형태에 의한 LGA 패키징 장치를 포함하는 제2 기판(130)의 사시도를 나타낸다. 제2 기판(130)의 저면도는 몰딩 콤파운드(143) 상에 배치된 프린트 회로 보드(PCB : printed circuit board) 기판 물질(164)을 구비한 것으로 도시되어 있다. 콘택트(136)는 PCB 기판 물질(164)을 통해 노출된다. 도 19는 제2 기판(130)의 단면도를 나타낸다. 도시된 실시형태에서 오직 하나의 제2 다이(138a)가 제2 패키지 다이(146) 내에 포함된다. 예컨대, 제2 다이(138a)는 접착 테이프(165)를 사용하여 PCB 기판 물질(164)에 부착될 수 있다. LGA 패키징 장치는 파인 볼 어레이(FBGA : fine ball array) 패밀리 내의 칩 스케일 패키지(chip scale package)이고, 파인 볼 어레이는 얇은 콘택트를 구비하지 않고 솔더 볼을 포함하지 않기 때문에 종래의 패키징 장치보다 더 작은 사이즈와 두께를 제공한다. LGA 패키징 장치의 본체는 정사각형 또는 직사각형이 될 수 있고, 콘택트(136)는 약 0.8㎜ 미만의 좁은 피치(narrow pitch)로 배치될 수 있다.
도 20은 도 18 및 19에 도시된 제2 기판(130) 상의 콘택트(136)의 더 상세한 저면도를 나타낸다. 콘택트(136)는 제1 금속(166) 및 제1 금속(166) 상에 배치된 제2 금속(168)을 포함하는 PCB 기판 물질(164)을 통해 노출된 랜딩 패드(landing pad)를 포함한다. 실시형태에서, 제1 금속(166)은 Ni를 포함하고, 제2 금속(168)은 제1 금속(166) 상에 도금(plating)된 Au를 포함한다. 예컨대, 이들 금속(166 및 168)은 콘택트(136)에 대하여 본 발명의 실시형태의 메탈 스터드 범프(144)를 형성하기 위해 탁월한 표면을 제공한다. 대안으로서, 제1 및 제2 금속(166 및 168)은 다른 물질을 포함할 수 있다. 일부 실시형태에서, 메탈 스터드 범프(144)는 콘택트(136)와 동일한 도금 금속 마무리(plated metal finish)를 포함할 수 있다. 예컨대, 일부 실시형태에서, 도시되진 않았지만, 제2 기판(130) 상의 콘택트(136)의 저면도에서 제2 금속(168)만을 볼 수 있다.
도 21은 본 발명의 실시형태에 의한 PoP 장치(160)와 함께 반도체 장치[즉, 제1 다이(118), 제2 다이(138a), 및 선택적으로 제3 다이(138b)]를 패키징하는 방법을 나타낸 플로우 차트(170)이다. 스텝(172)에서, 솔더 볼(112)은 제1 기판(100)의 상면 상에 형성된다. 스텝(174)에서, 제1 다이(118)는 제1 기판(100)의 상면에 연결된다. 스텝(176)에서, 제1 몰딩 콤파운드(122)는 제1 기판(100)의 상면 상의 솔더 볼(112) 사이에 형성된다. 스텝(178)에서, 제2 다이(138a)는 제2 기판(130)의 상면에 연결된다. 스텝(180)에서, 제2 몰딩 콤파운드(143)는 제2 기판(130)의 상면 상의 제2 다이(138a)[또한, 포함되는 경우에는 제3 다이(138b)] 위에 형성된다. 스텝(182)에서, 복수의 메탈 스터드 범프(144)는 제2 기판(130)의 저면에 연결된다. 스텝(184)에서, 제2 기판(130)의 저면 상의 각각의 메탈 스터드 범프(112)는 제1 기판(100)의 상면 상의 솔더 볼(112) 중 하나에 연결된다.
일부 실시형태에서, 제2 다이(138a 및 138b)는 랜덤 액세스 메모리(RAM) 또는 다른 형태의 메모리 장치 등의 메모리 장치를 포함하고, 제1 다이(118)는 로직 장치를 포함한다. 대안으로서, 제2 다이(138a 및 138b) 및 제1 다이(118)는 다른 기능 회로를 포함할 수 있다. 도면에 도시된 바와 같이, 제1 기판(100)에 제1 다이(118)를 부착하는데 사용되는 것과 다른 방법이 제2 기판(130)에 제2 다이(138a 및 138b)를 부착하는데 사용될 수 있다. 대안으로서, 제2 기판(130)에 제2 다이(138a 및 138b)를 부착하는 방법과 제1 기판(100)에 제1 다이(118)를 부착하는 방법이 동일할 수 있다.
예컨대, 일부 실시형태에서, 제2 다이(138a 및 138b)는 플립-칩 WLP 기술 및 와이어 본딩, LGA 패키징 장치, 또는 다른 타입의 제2 기판(130)을 사용하여 패키징되고, 제1 다이(118)는 플립-칩 및 BOT 기술을 사용하여 패키징된다. 대안으로서, 제2 다이(138a 및 138b) 및 제1 다이(118)는 다른 방법 또는 기술을 사용하여 패키징될 수 있다.
본 발명의 실시형태는 제1 패키지 다이(126)와 제2 패키지 다이(146) 사이의 전기 접속[예컨대, 솔더 연결부(162)]에서 메탈 스터드 범프(144)를 사용하여 싱글 PoP 장치(160) 내에 멀티플 반도체 장치[예컨대, 제1 다이(118), 제2 다이(138a), 및 선택적으로 제3 다이(138b)]를 패키징하는 방법을 포함한다. 또한, 본 발명의 실시형태는 여기에 개시된 새로운 메탈 스터드 범프(144)를 포함하는 PoP 장치(160)를 포함한다.
본 발명의 실시형태의 장점은 PoP 장치(160) 내에 제1 및 제2 패키지 다이(126 및 146) 사이의 거리를 감소시키는 새로운 메탈 스터드 범프(144)를 제공하고, 이에 따라 메탈 스터드 범프(144)를 포함하는 PoP 장치(160)의 전체 두께를 감소시킴으로써 감소된 전체 PoP 연결부 높이를 제공하는 것이다. 메탈 스터드 범프(144) 전체 높이(OH) 및 폭[범프 직경(BD)]은 매우 작고, 이에 따라 솔더 볼(112)을 위해 사용되기 위해 필요한 솔더의 양이 감소된다. 메탈 스터드 범프(144)의 작은 전체 높이(OH)는 솔더 볼(112)의 솔더 리플로우 프로세스 이후에 메탈 스터드 범프(144) 주위의 솔더의 낮은 프로파일을 형성하고, 제1 및 제2 패키지 다이(126 및 146) 사이의 스탠드오프 높이(standoff height) 또는 거리를 감소시키고, 이에 따라 PoP 장치(160) 두께도 감소시킨다. 예컨대, PoP 장치(160)의 약 1㎜ 이하의 두께는 여기에 개시된 새로운 실시형태를 사용하여 달성 가능하다. 대안으로서, PoP 장치(160) 두께는 다른 수치를 포함할 수 있다. 예컨대, PoP 장치(160) 두께는 본 발명의 실시형태의 사용에 의해 약 10㎜ 이상(또는 10％ 이상)까지 감소될 수 있다. 다른 예로서, 일부 애플리케이션에 있어서, PoP 장치(160) 스탠드오프 높이는 약 40％ 이상, 예컨대 약 280㎛로부터 약 150㎛까지 감소될 수 있다. 여기서 설명한 혁신적 구조는 반도체 장치를 위한 울트라-씬 적층형 패키지(ultra-thin stacked packages) 및 패키징 기술을 유리하게 생성한다.
또한, 메탈 스터드 범프(144)의 범프 부분(154)의 범프 직경(BD)이 매우 작기 때문에, 상부 패키지 다이(146)의 저면 상의 콘택트(136)의 피치(pitch)와 하부 패키지 다이(126)의 상면 상의 본드 패드(102)의 피치가 감소될 수 있고, 이에 따라 패키지 다이(126 및 146) 및 PoP 장치(160)를 위한 상면도에 있어서의 더 작은 폭이 얻어진다. 예컨대, 상면도에서 약 14㎜×14㎜ 이하의 폭의 보디 사이즈(body size)를 가진 PoP 장치(160)는 본 발명의 실시형태를 사용하여 달성 가능하다.
여기서 설명한 메탈 스터드 범프(144)는 저비용으로 생산되어 패키징 프로세스에 있어서 비용 절감을 제공할 수 있다. 솔더 연결부(162) 내의 메탈 스터드 범프(144)의 존재는 일부 실시형태에서의 인접한 솔더 연결부(162)의 브릿징(bridging)에 대한 방지를 용이하게 하고, 쇼트(shorts)를 감소시키거나 방지하고, 장치 수율을 향상시킨다. PoP 장치(160)의 패키지 두께 제어 및 더 나은 휨 조절은 본 발명의 실시형태에 의해 새로운 방법의 사용에 의해 달성된다.
여기에 개시된 새로운 PoP 구조와 디자인은 반도체 장치 패키징 프로세스 플로우에 있어서 용이하게 구현 가능하다. 예컨대, 본 발명의 실시형태는 소형 제품 등의 낮은 프로파일 패키지를 필요로 하는 엔드 애플리케이션(end application)에서의 사용을 위해 특히 유리하다.
복수의 메탈 스터드 범프(144) 중 하나가 상부 패키지 다이(146) 상의 복수의 콘택트(136) 중 일부에만 본딩되는 실시형태에서, 메탈 스터드 범프가 연결되지 않은 다른 콘택트(136)는 솔더 볼(112)를 사용하여 하부 패키지 다이(126) 상의 본드 패드(102)에 본딩된다. 메탈 스터드 범프(144)가 연결되지 않은 이들 콘택트(136)를 의한 솔더 연결부(162)는 솔더만을 포함한다. PoP 장치(160)가 더 견고하게 되도록 PoP 장치(160)의 주위 전체, 모서리 영역, 또는 모서리와 중심 에지 영역 모두에 메탈 스터드 범프(144)가 배치되는 것이 바람직하다. 또한, 메탈 스터드 범프(144)는, 예컨대 도 15, 16, 및 17에 도시된 단면도에 있어서의 수직 방향으로 패키지 다이(126 및 146)의 표면을 가로질러, 그리고 패키지 다이(126 및 146) 사이에 고정된 간격을 제공한다.
프로세스, 아날로그, 라디오-주파수(RF), 메모리 칩, 및 다른 타입의 장치들 등의 칩은 저비용, 얇고 작은 사이즈, 및 하이 스피드 베너핏 패키징(high speed benefit packaging)을 달성하기 위해 본 발명의 실시형태를 사용하여 패키징될 수 있다. 혁신적인 프로세스는 메탈 스터드 범프(144) 및 솔더 볼(112) 조인트 어셈블리(joint assembly)의 수율을 향상시킨다.
본 발명의 일실시형태에 의하면, PoP 장치는 그 상면 상에 배치된 복수의 솔더 볼을 포함하는 하부 패키지 다이와 그 저면 상에 배치된 복수의 메탈 스터드 범프를 포함하는 상부 패키지 다이를 포함한다. 복수의 메탈 스터드 범프는 범프 영역과 범프 영역에 연결된 테일 영역을 포함한다. 상부 패키지 다이 상의 복수의 메탈 스터드 범프(144) 각각은 하부 패키지 다이(126) 상의 복수의 솔더 볼 중 하나에 연결된다.
다른 실시형태에 의하면, PoP 장치는 그 상면 상에 배치된 복수의 제1 솔더 볼과 그 저면 상에 배치된 복수의 제2 솔더 볼을 포함하는 하부 패키지 다이를 포함한다. 하부 패키지 다이는 복수의 제1 솔더 볼 사이에서 그 상면 위에 형성된 몰딩 콤파운드를 포함한다. 또한, PoP 장치는 그 저면 상에 배치된 복수의 메탈 스터드 범프를 포함하는 상부 패키지 다이를 포함한다. 복수의 메탈 스터드 범프는 범프 영역과 범프 영역에 연결된 테일 영역을 포함한다. 상부 패키지 다이 상의 복수의 메탈 스터드 범프 각각은 하부 패키지 다이의 상면 상의 복수의 제1 솔더 볼 중 하나에 연결된다.
또 다른 실시형태에 의하면, 반도체 다이를 패키징하는 방법은 제1 기판의 상면 상에 복수의 솔더 볼을 형성하는 스텝과 제1 기판의 상면에 제1 다이를 연결하는 스텝을 포함한다. 제1 몰딩 콤파운드는 제1 기판의 상면 상의 복수의 솔더 볼 사이에 형성된다. 상기 방법은 제2 기판의 상면에 제2 다이를 연결하는 스텝과, 제2 기판의 상면 상의 제2 다이 위에 제2 몰딩 콤파운드를 형성하는 스텝을 포함한다. 복수의 메탈 스터드 범프는 제2 기판의 저면에 연결된다. 복수의 메탈 스터드 범프는 범프 영역과 범프 영역에 연결된 테일 영역을 포함한다. 제2 기판의 저면 상의 복수의 메탈 스터드 범프 각각은 제1 기판의 상면 상의 복수의 솔더 볼 중 하나에 연결된다.
본 발명의 실시형태와 그 장점을 상세히 설명했지만, 청구범위에 의해 규정된 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 이해해야 한다. 예컨대, 여기에 개시된 다수의 특징, 기능, 프로세스, 및 물질은 본 발명의 범위 내에 있지만 변경될 수 있다는 것을 통상의 기술자는 용이하게 이해할 것이다. 또한, 본 출원의 범위는 명세서에 개시된 프로세스, 머신, 제조, 상황의 조합, 수단, 방법 및 스텝의 특정 실시형태에 한정되는 것을 의도하지 않는다. 본 발명의 개시로부터 통상의 기술자는 여기에 개시된 대응 실시형태와 실질적으로 동일한 결과를 달성하거나 실질적으로 동일 기능을 수행하는 기존의 또는 나중에 개발될 프로세스, 머신, 제조, 상황의 조합, 수단, 방법, 또는 스텝이 본 발명에 따라 사용될 수 있다는 것을 용이하게 이해할 것이다. 따라서, 청구범위는 프로세스, 머신, 제조, 상황의 조합, 수단, 방법, 또는 스텝 등의 그 범위 내에 포함되는 것을 의도한다.

Claims (10)

  1. 상면에 배치된 복수의 솔더 볼(solder ball)을 포함하는 하부 패키지 다이(bottom packaged die) - 상기 하부 패키지 다이는 상기 복수의 솔더 볼의 상면이 노출되도록 남겨두고, 상기 복수의 솔더 볼의 사이에서 상기 하부 패키지의 상면 위에 형성된 몰딩 콤파운드(molding compound)를 포함함 - ; 및
    저면에 배치된 복수의 메탈 스터드 범프(metal stud bump)를 포함하는 상부 패키지 다이(top packaged die) - 상기 복수의 메탈 스터드 범프 각각은 범프 영역(bump region) 및 이 범프 영역에 연결된 테일 영역(tail region)을 포함하고, 상기 상부 패키지 다이 상의 상기 복수의 메탈 스터드 범프 각각은 상기 하부 패키지 다이 상의 상기 복수의 솔더 볼 중 하나에 연결됨 - 를 포함하고,
    상기 하부 패키지 다이 및 상기 상부 패키지 사이에서 상기 복수의 솔더 볼의 표면 상에 노-플로우 언더필(NUF : no-flow underfill) 물질이 배치된, 패키지 온 패키지(PoP) 장치.
  2. 제1항에 있어서,
    상기 범프 영역은 제1 범프 영역을 포함하고, 상기 복수의 메탈 스터드 범프는 상기 제1 범프 영역에 가장 가까운 제2 범프 영역을 더 포함하는, PoP 장치.
  3. 제1항에 있어서,
    상기 테일 영역은 상면에 가장 가까운 아래로 오목한 영역(downwardly concave region)을 포함하는, PoP 장치.
  4. 제1항에 있어서,
    상기 하부 패키지 다이는 제1 기판에 연결된 제1 다이를 포함하고, 상기 상부 패키지 다이는 제2 기판에 연결된 제2 다이를 포함하는, PoP 장치.
  5. 상면에 배치된 복수의 제1 솔더 볼 및 하면에 배치된 복수의 제2 솔더 볼을 포함하는 하부 패키지 다이 - 상기 하부 패키지 다이는 상기 복수의 제1 솔더 볼의 상면이 노출되도록 남겨두고, 상기 복수의 제1 솔더 볼의 사이에서 상기 하부 패키지의 상면 위에 형성된 몰딩 콤파운드를 포함함 - ; 및
    저면에 배치된 복수의 메탈 스터드 범프를 포함하는 상부 패키지 다이 - 상기 복수의 메탈 스터드 범프 각각은 범프 영역 및 이 범프 영역에 연결된 테일 영역을 포함하고, 상기 상부 패키지 다이 상의 상기 복수의 메탈 스터드 범프 각각은 상기 하부 패키지 다이의 상면 상의 상기 복수의 제1 솔더 볼 중 하나에 연결됨 - 를 포함하고,
    상기 하부 패키지 다이 및 상기 상부 패키지 사이에서 상기 복수의 솔더 볼의 표면 상에 노-플로우 언더필(NUF : no-flow underfill) 물질이 배치된, 패키지 온 패키지(PoP) 장치.
  6. 제5항에 있어서,
    상기 하부 패키지 다이 상의 상기 복수의 제1 솔더 볼 각각은 상기 하부 패키지 다이의 상면 상의 본드 패드(bond pad)에 연결되고, 상기 복수의 메탈 스터드 범프 각각은 상기 하부 패키지 다이 상의 본드 패드로 적어도 부분적으로 연장된, PoP 장치.
  7. 제5항에 있어서,
    상기 상부 패키지 다이는 상기 저면 상에 복수의 콘택트를 포함하고, 상기 복수의 메탈 스터드 범프 각각은 상기 상부 패키지 다이의 상기 저면 상의 상기 복수의 콘택트 중 하나에 연결된, PoP 장치.
  8. 반도체 다이의 패키징 방법에 있어서,
    제1 기판의 상면 상에 복수의 솔더 볼을 형성하는 단계;
    상기 제1 기판의 상면에 제1 다이를 연결하는 단계;
    상기 복수의 솔더 볼의 상면이 노출되도록 남겨두고, 상기 제1 기판의 상면 상의 상기 복수의 솔더 볼 사이에 제1 몰딩 콤파운드를 형성하는 단계;
    제2 기판의 상면에 제2 다이를 연결하는 단계;
    상기 제2 기판의 상면 상의 상기 제2 다이 위에 제2 몰딩 콤파운드를 형성하는 단계;
    범프 영역 및 이 범프 영역에 연결된 테일 영역을 각각 포함하는 복수의 메탈 스터드 범프를 상기 제2 기판의 저면에 연결하는 단계;
    상기 제1 기판의 상면 상의 상기 복수의 솔더 볼 중 하나에 상기 제2 기판의 저면 상의 상기 복수의 메탈 스터드 범프 각각을 연결하는 단계; 및
    상기 제1 기판 및 상기 제2 기판 사이에서 상기 복수의 솔더 볼의 표면 상에 노-플로우 언더필(NUF; no-flow underfill) 물질을 배치하는 단계
    를 포함하는, 반도체 다이 패키징 방법.
  9. 삭제
  10. 제8항에 있어서,
    상기 제1 몰딩 콤파운드를 형성하는 단계는,
    상기 제1 기판의 상면 상의 복수의 솔더 볼 및 상기 제1 다이 위에 상기 제1 몰딩 콤파운드를 형성하는 단계; 및
    몰디드 언더필(MUF : molded underfill) 프로세스를 사용하여 상기 복수의 솔더 볼의 상면 및 상기 제1 다이의 상면을 노출시키기 위해 상기 제1 몰딩 콤파운드의 일부를 제거하는 단계;
    를 포함하는 것인, 반도체 다이 패키징 방법.
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