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KR101469579B1 - Array substrate for transverse electric field type liquid crystal display device - Google Patents

Array substrate for transverse electric field type liquid crystal display device Download PDF

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KR101469579B1
KR101469579B1 KR1020070141725A KR20070141725A KR101469579B1 KR 101469579 B1 KR101469579 B1 KR 101469579B1 KR 1020070141725 A KR1020070141725 A KR 1020070141725A KR 20070141725 A KR20070141725 A KR 20070141725A KR 101469579 B1 KR101469579 B1 KR 101469579B1
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유성수
박선익
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엘지디스플레이 주식회사
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Abstract

본 발명은 액정표시장치에 관한 것으로, 보다 자세하게는 공통 전극과 화소 전극이 동일한 평면 상에 형성된 횡전계 방식 액정표시장치용 어레이 기판에서 개구율을 개선하는 것에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to improving an aperture ratio in an array substrate for a transverse electric field type liquid crystal display device in which a common electrode and a pixel electrode are formed on the same plane.

본 발명에서는 기판과; 상기 기판 상의 일 방향으로 구성된 게이트 배선과; 상기 게이트 배선과 평행하게 이격 구성된 제 1 및 제 2 공통 배선과; 상기 게이트 배선과 수직 교차하여 화소 영역을 정의하는 데이터 배선과; 상기 게이트 및 데이터 배선의 교차지점에 구성된 박막트랜지스터와; 상기 박막트랜지스터와 접촉되고, 상기 제 2 공통 배선과 중첩된 상부에 대응하여 다수의 제 1 함몰부를 포함하는 연장부와, 상기 연장부에서 수직 분기된 다수의 수직부를 포함하는 화소 전극과; 상기 제 1 공통 배선과 접촉되고, 상기 제 1 공통 배선과 중첩된 상부에 대응하여 다수의 제 2 함몰부를 포함하는 연장부와, 상기 연장부에서 수직 분기된 다수의 수직부를 포함하는 공통 전극을 포함하는 횡전계 방식 액정표시장치용 어레이 기판을 제공하는 것을 특징으로 한다.In accordance with an aspect of the present invention, A gate wiring formed in one direction on the substrate; First and second common wirings arranged in parallel to the gate wirings; A data line crossing the gate line and defining a pixel region; A thin film transistor formed at an intersection of the gate and the data line; A pixel electrode which is in contact with the thin film transistor and includes an extension portion including a plurality of first depressions corresponding to an upper portion overlapped with the second common wiring and a plurality of vertical portions branched vertically in the extension portion; An extension portion which is in contact with the first common wiring and includes a plurality of second depressions corresponding to an upper portion overlapping with the first common wiring, and a common electrode including a plurality of vertical portions branched vertically from the extension portion And an array substrate for a transverse electric field type liquid crystal display device.

전술한 구성은 화소 전극 연장부와 공통 전극 연장부에 각각 설계된 제 1 및 제 2 함몰부를 통해 화소 전극 수직부와 공통 전극 수직부를 제 1 및 제 2 공통 배선으로 연장 설계할 수 있는 장점이다. 이를 통해, 화소 영역에 대응된 액정의 이상 배열에 의한 전경선의 발생 영역을 최소화하는 것을 통해 개구율을 개선할 수 있는 효과가 있다.The above-described structure is advantageous in that the pixel electrode vertical portion and the common electrode vertical portion can be extended by the first and second common wirings through the first and second depressions designed in the pixel electrode extension portion and the common electrode extension portion, respectively. Accordingly, the aperture ratio can be improved by minimizing the area where the front line due to the abnormal arrangement of the liquid crystal corresponding to the pixel area is minimized.

Description

횡전계 방식 액정표시장치용 어레이 기판{Array Substrate of In-Plane Switching Mode Liquid Crystal Display Device}[0001] The present invention relates to an array substrate for a lateral electric field type liquid crystal display device,

본 발명은 액정표시장치에 관한 것으로, 보다 자세하게는 공통 전극과 화소 전극이 동일한 평면 상에 형성된 횡전계 방식 액정표시장치용 어레이 기판에서 개구율을 개선하는 것에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to improving an aperture ratio in an array substrate for a transverse electric field type liquid crystal display device in which a common electrode and a pixel electrode are formed on the same plane.

일반적으로 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 갖고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.Generally, the driving principle of a liquid crystal display device utilizes the optical anisotropy and polarization properties of a liquid crystal. Since the liquid crystal is thin and long in structure, it has a directionality in the arrangement of molecules, and the direction of the molecular arrangement can be controlled by artificially applying an electric field to the liquid crystal.

따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의하여 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.Therefore, when the molecular alignment direction of the liquid crystal is arbitrarily adjusted, the molecular arrangement of the liquid crystal is changed, and light is refracted in the molecular alignment direction of the liquid crystal due to optical anisotropy, so that image information can be expressed.

현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소 전극이 행렬 방식으로 배열된 능동행렬 액정표시장치(Active Matrix LCD: AM-LCD)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.Currently, active matrix liquid crystal display (AM-LCD), in which a thin film transistor and pixel electrodes connected to the thin film transistor are arranged in a matrix manner, has been receiving the most attention because of its excellent resolution and video realization capability.

상기 액정표시장치는 공통 전극이 형성된 컬러필터 기판인 상부 기판과 화소 전극이 형성된 어레이 기판인 하부 기판으로 이루어지며, 상기 상부 및 하부 기판 사이에 충진된 액정으로 이루어진다.The liquid crystal display comprises an upper substrate, which is a color filter substrate on which a common electrode is formed, and a lower substrate, which is an array substrate on which pixel electrodes are formed, and is made of liquid crystal filled between the upper and lower substrates.

이러한 액정표시장치에서는 공통 전극과 화소 전극이 수직적으로 형성되고, 여기에 발생하는 상하의 수직적 전기장에 의해 액정을 구동하는 방식을 사용할 경우 투과율과 개구율 등의 특성이 우수한 정점은 있으나, 시야각 특성이 우수하지 못한 단점을 가지고 있다.In such a liquid crystal display device, when the common electrode and the pixel electrode are formed vertically and a method of driving the liquid crystal by the vertical electric field generated by the vertical electric field is used, there is a peak where the transmittance and the aperture ratio are excellent. However, It has disadvantages.

따라서, 전술한 단점을 극복하기 위해 새로운 기술이 제안되고 있으며, 하기 기술될 액정표시장치는 횡전계에 의한 구동방법으로 시야각 특성이 우수한 장점을 갖고 있다.Therefore, a new technology has been proposed to overcome the above-mentioned drawbacks, and the liquid crystal display device described below has an advantage of excellent viewing angle characteristics by a driving method using a transverse electric field.

도 1은 종래에 따른 횡전계 방식 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도이다.1 is a plan view showing a unit pixel of a conventional array substrate for a transverse electric field type liquid crystal display device.

도시한 바와 같이, 기판(10) 상의 일 방향으로 게이트 배선(20)과, 상기 게이트 배선(20)과 수직 교차하여 화소 영역(P)을 정의하는 데이터 배선(30)이 구성된다. 상기 데이터 배선(30)은 적어도 한번의 굴절부를 갖는다.As shown in the figure, a gate wiring 20 is formed in one direction on the substrate 10 and a data wiring 30 defining a pixel region P perpendicularly intersecting the gate wiring 20 is formed. The data line 30 has at least one refracting portion.

상기 게이트 배선(20)과 평행하게 이격된 상측과 하측에 대응하여 제 1 및 제 2 공통 배선(50a, 50b)이 각각 구성된다. 상기 제 1 및 제 2 공통 배선(50a, 50b)은 동일한 공통 전압을 인가받는다.First and second common wirings 50a and 50b are formed corresponding to the upper side and the lower side spaced apart in parallel to the gate wiring 20, respectively. The first and second common wirings 50a and 50b receive the same common voltage.

상기 게이트 배선(20)과 데이터 배선(30)의 교차지점에는 박막트랜지스터(T) 가 구성된다. 상기 박막트랜지스터(T)는 게이트 배선(20)에서 연장된 게이트 전극(25)과, 상기 게이트 전극(25)과 중첩된 상부에 구성된 반도체층(미도시)과, 상기 반도체층 상에 위치하고 상기 데이터 배선(30)에서 연장된 소스 전극(32)과, 상기 소스 전극(32)과 이격된 드레인 전극(34)을 포함한다.A thin film transistor T is formed at a point of intersection of the gate line 20 and the data line 30. The thin film transistor T includes a gate electrode 25 extending from the gate wiring 20 and a semiconductor layer (not shown) formed on the upper portion of the gate electrode 25 and overlapped with the gate electrode 25, A source electrode 32 extending from the wiring 30 and a drain electrode 34 spaced apart from the source electrode 32. [

상기 반도체층은 순수 비정질 실리콘(a-Si:H)으로 이루어진 액티브층(40)과, 불순물을 포함하는 비정질 실리콘(n+ a-Si:H)으로 이루어진 오믹 콘택층(미도시)을 포함한다.The semiconductor layer includes an active layer 40 made of pure amorphous silicon (a-Si: H) and an ohmic contact layer (not shown) made of amorphous silicon (n + a-Si: H) containing impurities.

상기 드레인 전극(34)의 일부를 노출하는 드레인 콘택홀(CH1)을 통해 상기 드레인 전극(34)과 접촉된 화소 전극(70)이 화소 영역(P)에 대응하여 구성된다. 상기 화소 전극(70)은 드레인 전극(34)과 접촉된 연장부(70a)와, 상기 연장부(70a)에서 화소 영역(P)으로 수직 분기된 다수의 수직부(70b)를 포함한다.A pixel electrode 70 which is in contact with the drain electrode 34 through a drain contact hole CH1 exposing a part of the drain electrode 34 is formed corresponding to the pixel region P. [ The pixel electrode 70 includes an extended portion 70a that is in contact with the drain electrode 34 and a plurality of vertical portions 70b that are vertically branched to the pixel region P in the extended portion 70a.

또한, 상기 제 1 공통 배선(50a)의 일부를 노출하는 공통 콘택홀(CMH1)을 통해 상기 제 1 공통 배선(50a)과 접촉된 공통 전극(80)이 구성된다. 상기 공통 전극(80)은 제 1 공통 배선(50a)과 접촉된 연장부(80a)와, 상기 연장부(80a)에서 화소 영역(P)으로 수직 분기된 다수의 수직부(80b)를 포함한다.A common electrode 80 is formed in contact with the first common wiring 50a through a common contact hole CMH1 exposing a part of the first common wiring 50a. The common electrode 80 includes an extended portion 80a in contact with the first common wiring line 50a and a plurality of vertical portions 80b perpendicularly branched to the pixel region P in the extended portion 80a .

상기 데이터 배선(30)과 평행하게 이격 배치되는 화소 전극 수직부(70b)와 공통 전극 수직부(80b)는 적어도 한 번의 굴절부를 가지며, 화소 영역(P)에서 교대로 반복 배치된다.The pixel electrode vertical part 70b and the common electrode vertical part 80b which are arranged in parallel to the data line 30 have at least one refraction part and are alternately repeatedly arranged in the pixel area P. [

상기 제 2 공통 배선(50b)을 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 화소 전극 연장부(70a)를 제 2 전극으로 하며, 상기 제 1 및 제 2 전극 간의 중첩된 사이 공간에 개재된 절연막을 유전체층으로 하는 스토리지 커패시터(Cst)가 구성된다.The second common line 50b may be a first electrode, the pixel electrode extension 70a overlapped with the first electrode may be a second electrode, A storage capacitor Cst having a dielectric layer made of an insulating film is formed.

이때, 상기 화소 전극 연장부(70a)는 스토리지 용량을 충분히 확보하기 위한 목적으로 직사각형으로 설계되는 것이 일반적이다.At this time, the pixel electrode extension 70a is generally designed to have a rectangular shape for the purpose of ensuring a sufficient storage capacity.

그러나, 전술한 구성은 화소 전극 연장부(70a)와 공통 전극 연장부(80b)에 인접한 화소 전극 수직부(70b)와 공통 전극 수직부(80) 간에 균일한 수평 전계가 이루어지지 않는 문제를 야기하고 있다.However, the above-described structure causes a problem that a uniform horizontal electric field is not formed between the pixel electrode extension portion 70a and the vertical portion 70b of the pixel electrode adjacent to the common electrode extension portion 80b and the vertical portion 80 of the common electrode. .

이에 대해서는 이하 첨부한 도면을 참조하여 상세히 설명하도록 한다.This will be described in detail with reference to the accompanying drawings.

도 2는 스토리지 커패시터에 대응된 부분을 확대한 평면도이고, 도 3은 도 2의 Ⅲ-Ⅲ'선을 따라 절단하여 나타낸 단면도로, 컬러필터 기판과 어레이 기판이 대향 합착된 상태를 나타내고 있다. 이때, 드레인 전극과 드레인 콘택홀은 도시하지 않았으며, 스토리지 커패시터부를 일 예로 설명하도록 한다.FIG. 2 is a plan view showing an enlarged portion corresponding to the storage capacitor, and FIG. 3 is a sectional view taken along the line III-III 'of FIG. 2, showing a state in which the color filter substrate and the array substrate are attached to each other. At this time, the drain electrode and the drain contact hole are not shown, and the storage capacitor portion will be described as an example.

도 2와 도 3에 도시한 바와 같이, 표시 영역(AA)과 비표시 영역(NAA)으로 각각 구분된 어레이 기판(10)과 컬러필터 기판(5)이 대향 합착하고 있으며, 상기 어레이 기판(10)과 컬러필터 기판(5)의 이격된 사이 공간에는 액정층(15)이 개재된다. 상기 어레이 기판(10)과 컬러필터 기판(5)과 액정층(15)을 포함하여 액정 패널(90)이라 한다.2 and 3, the array substrate 10 and the color filter substrate 5, which are divided into a display area AA and a non-display area NAA, are adhered to each other, and the array substrate 10 And the color filter substrate 5, the liquid crystal layer 15 is interposed. The liquid crystal panel 90 includes the array substrate 10, the color filter substrate 5, and the liquid crystal layer 15.

상기 어레이 기판(10)의 투명 기판(2) 상부 면에는 제 2 공통 배선(50b)과, 상기 제 2 공통 배선(50b)을 덮는 게이트 절연막(45) 및 보호막(55)과, 상기 보호막(55) 상의 화소 영역(P)에 대응하여 구성된 화소 전극 연장부 및 수직부(70a, 70b)와 공통 전극 수직부(80b)와, 상기 화소 전극 연장부 및 수직부(70a, 70b)와 공통 전극 수직부(80b)를 덮는 하부 배향막(19)이 차례로 위치한다.A second common wiring 50b and a gate insulating film 45 and a protective film 55 covering the second common wiring 50b are formed on the upper surface of the transparent substrate 2 of the array substrate 10 and the protective film 55 The pixel electrode extension portion and the vertical portions 70a and 70b and the common electrode vertical portion 80b formed corresponding to the pixel region P on the common electrode vertical portion 80b, And the lower alignment film 19 covering the portion 80b are sequentially positioned.

이때, 상기 제 2 공통 배선(50b)은 게이트 배선(도 1의 20)과 동일층 동일 물질로 구성된다.At this time, the second common wiring 50b is formed of the same material as the gate wiring (20 in FIG. 1).

한편, 상기 컬러필터 기판(5)의 투명 기판(1) 하부 면의 비표시 영역(NAA)에 대응 구성된 블랙 매트릭스(12)와, 상기 블랙 매트릭스(12) 상의 컬러필터층(16)과, 상기 컬러필터층(16) 하부의 상부 배향막(18)이 차례로 위치한다.On the other hand, a black matrix 12 corresponding to a non-display area NAA of the lower surface of the transparent substrate 1 of the color filter substrate 5, a color filter layer 16 on the black matrix 12, And the upper alignment film 18 under the filter layer 16 are sequentially positioned.

이때, 상기 화소 전극 수직부(70b)와 공통 전극 수직부(80b) 간의 수평 전계로 화소 전극 수직부(70b)와 공통 전극 수직부(80b)의 이격된 사이 공간에 위치하는 액정(35)은 균일하게 제어할 수 있으나, F와 G 부분에 대응된 액정(35)은 이상 배열에 따른 전경선이 발생되는 문제를 유발하고 있다.At this time, the liquid crystal 35 positioned in the space between the pixel electrode vertical portion 70b and the common electrode vertical portion 80b with a horizontal electric field between the pixel electrode vertical portion 70b and the common electrode vertical portion 80b, However, the liquid crystal 35 corresponding to the F and G portions causes a problem of generating a front line according to the abnormal arrangement.

이를 상세히 설명하면, 상기 화소 전극 연장부 및 수직부(70a, 70b)와 공통 전극 수직부(80b)는 투과율을 개선하기 위한 목적으로 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 물질로 동일층에 형성하고 있다.(ITO) or indium-zinc-oxide (IZO) is used for the purpose of improving the transmittance of the pixel electrode extension portion, the vertical portions 70a and 70b and the common electrode vertical portion 80b. ) On the same layer with a transparent conductive material.

이때, 상기 화소 전극 연장부 및 수직부(70a, 70b)와 공통 전극 수직부(80b) 간의 쇼트 불량이 발생되는 것을 미연에 방지하기 위해 일정 간격 이격되도록 설계할 수 밖에 없는 문제가 있다. 특히, 화소 전극 연장부(70a)와 공통 전극 수직부(80b)를 이격 설계하는 과정에서 F와 G 부분에 대응된 화소 전극 수직부 및 연장부(70a, 70b)와 공통 전극 수직부(70b) 간의 균일한 수평 전기장이 형성되지 않는 문제로, 이 부분에 대응된 액정(35)을 균일하게 제어하지 못하는 결과를 초래한다.At this time, there is a problem that it must be designed to be spaced apart from each other at a predetermined interval in order to prevent short-circuit failure between the pixel electrode extension portion and the vertical portions 70a and 70b and the common electrode vertical portion 80b. Particularly, in the process of designing the pixel electrode extension portion 70a and the common electrode vertical portion 80b in a spaced-apart manner, the pixel electrode vertical portion and extension portions 70a and 70b and the common electrode vertical portion 70b, The liquid crystal 35 corresponding to this portion can not be uniformly controlled.

이러한 액정(35)의 이상 배열로 인해 전경선이 발생되는 부분은 빛의 투과율을 저하시킬 뿐만 아니라, 빛샘 불량을 야기할 우려가 있어 블랙 매트릭스(12)로 차폐 설계하고 있다. 그 결과, F와 G 부분에 대응된 부분을 블랙 매트릭스로 차폐 설계하는 데 따른 개구율의 저하가 불가피한 상황이다.The portion where the front line is generated due to the abnormal arrangement of the liquid crystal 35 not only lowers the transmittance of light but also may cause a defective light beam, and is designed to be shielded by the black matrix 12. As a result, the aperture ratio is inevitably lowered due to the shielding design of the portion corresponding to the F and G portions by the black matrix.

본 발명은 전술한 문제를 해결하기 위해 안출된 것으로, 횡전계 방식 액정표시장치용 어레이 기판의 화소 설계를 변경하는 것을 통해 개구율을 개선하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention is conceived to solve the above-described problems, and an object thereof is to improve the aperture ratio by changing the pixel design of the array substrate for a transverse electric field type liquid crystal display device.

전술한 목적을 달성하기 위한 본 발명에 따른 횡전계 방식 액정표시장치용 어레이 기판은, 기판과; 상기 기판 상의 일 방향으로 구성된 게이트 배선과; 상기 게이트 배선과 평행하게 이격 구성된 제 1 및 제 2 공통 배선과; 상기 게이트 배선과 수직 교차하여 화소 영역을 정의하는 데이터 배선과; 상기 게이트 및 데이터 배선의 교차지점에 구성된 박막트랜지스터와; 상기 박막트랜지스터와 접촉되고, 상기 제 2 공통 배선과 중첩된 상부에 대응하여 다수의 제 1 함몰부를 포함하는 연장부와, 상기 연장부에서 수직 분기된 다수의 수직부를 포함하는 화소 전극과; 상기 제 1 공통 배선과 접촉되고, 상기 제 1 공통 배선과 중첩된 상부에 대응하여 다수의 제 2 함몰부를 포함하는 연장부와, 상기 연장부에서 수직 분기된 다수의 수직부를 포함하고, 상기 제 1 및 제 2 공통 배선은 상기 화소 영역을 사이에 두고 서로 마주보도록 형성되되, 상기 화소 영역 상에서 서로 분리된 것을 특징으로 하며, 상기 화소전극의 다수의 수직부 각각의 일 끝단은 상기 다수의 제 2 함몰부 각각에 일대일 대응하여 위치함으로서 상기 제 1 공통배선과 중첩하며, 상기 공통전극의 다수의 수직부 각각의 일 끝단은 상기 다수의 제 1 함몰부 각각에 일대일 대응하여 위치함으로서 상기 제 2 공통배선과 중첩하는 것이 특징이며, 상기 화소 영역 내에서 최외각에는 상기 데이터 배선과 인접하여 상기 화소전극의 수직부가 위치하며 상기 화소전극의 수직부와 상기 공통전극의 수직부는 서로 교대하도록 배치된 것이 특징한다.According to an aspect of the present invention, there is provided an array substrate for a transverse electric field type liquid crystal display, including: a substrate; A gate wiring formed in one direction on the substrate; First and second common wirings arranged in parallel to the gate wirings; A data line crossing the gate line and defining a pixel region; A thin film transistor formed at an intersection of the gate and the data line; A pixel electrode which is in contact with the thin film transistor and includes an extension portion including a plurality of first depressions corresponding to an upper portion overlapped with the second common wiring and a plurality of vertical portions branched vertically in the extension portion; An extension portion that is in contact with the first common wiring and includes a plurality of second depressions corresponding to an upper portion overlapping with the first common wiring and a plurality of vertical portions that are vertically branched from the extension portion, And the second common wiring are formed to face each other with the pixel region therebetween, and are separated from each other on the pixel region, and one end of each of the plurality of vertical portions of the pixel electrode is connected to the plurality of second recesses And one end of each of the plurality of vertical portions of the common electrode is located in a one-to-one correspondence with each of the plurality of first depressions, Wherein a vertical portion of the pixel electrode is adjacent to the data line at an outermost portion of the pixel region, Vertically in the vertical section and the common electrode portion characterized by alternately arranged to each other.

이때, 상기 제 1 및 제 2 함몰부는 상기 화소 전극과 공통 전극을 형성하는 단계에 마스크로 패턴된 빈 공간이다. 상기 제 1 및 제 2 함몰부는 직사각형을 포함하는 다각형으로 설계될 수 있다.At this time, the first and second depressions are vacant spaces patterned by the mask in the step of forming the common electrode with the pixel electrode. The first and second depressions may be designed as polygons including a rectangle.

상기 화소 전극과 공통 전극은 동일층에서 인듐-틴-옥사이드 또는 인듐-징크-옥사이드를 포함하는 투명한 도전성 금속 물질 그룹 중 선택된 하나인 것을 특징으로 한다.Wherein the pixel electrode and the common electrode are selected from a group of transparent conductive metal materials including indium-tin-oxide or indium-zinc-oxide in the same layer.

상기 제 1 및 제 2 공통 배선은 공통 전압 발생부로부터 동일한 공통 전압을 인가받는다. 이때, 상기 제 2 공통 배선을 제 1 전극으로 하고, 상기 제 2 공통 배선과 중첩된 상부에 위치하는 상기 화소 전극 연장부를 제 2 전극으로 하며, 상기 제 1 및 제 2 전극의 중첩된 사이 공간에 개재된 절연막을 유전체층으로 하는 스토리지 커패시터가 구성된다.The first and second common wirings receive the same common voltage from the common voltage generator. In this case, the second common wiring may be used as a first electrode, the pixel electrode extending portion which overlaps with the second common wiring may be used as a second electrode, and the first common electrode, And a storage capacitor in which an interposed dielectric film is a dielectric layer is formed.

본 발명에서는 공통 전극 수직부와 화소 전극 수직부를 제 1 및 제 2 공통 배선과 중첩된 상부로 연장 설계하는 것을 통해 개구율을 향상시킬 수 있는 장점이있다.The present invention has an advantage that the aperture ratio can be improved by extending the vertical portion of the common electrode and the vertical portion of the pixel electrode to an upper portion overlapping the first and second common wirings.

--- 실시예 ------ Example ---

본 발명에서는 화소 전극 연장부와 공통 전극 수직부에 설계된 다수의 함몰부를 통해, 화소 전극 수직부와 공통 전극 수직부 각각의 끝단을 제 1 및 제 2 공통 배선과 중첩된 상부로 연장 설계하더라도 쇼트 불량이 발생되지 않는 장점으로 개구율을 개선할 수 있는 화소 설계를 제공하는 것을 특징으로 한다.Even if the ends of each of the pixel electrode vertical portion and the common electrode vertical portion are extended to the upper portion overlapping the first and second common wirings through a plurality of depressions designed in the pixel electrode extension portion and the vertical portion of the common electrode, A pixel design capable of improving the aperture ratio can be provided.

이하, 첨부한 도면을 참조하여 본 발명에 따른 횡전계 방식 액정표시장치용 어레이 기판에 대해 설명하도록 한다.Hereinafter, an array substrate for a transverse electric field type liquid crystal display device according to the present invention will be described with reference to the accompanying drawings.

도 4는 본 발명에 따른 횡전계 방식 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도이다.4 is a plan view showing a unit pixel of an array substrate for a transversal electric field type liquid crystal display device according to the present invention.

도시한 바와 같이, 기판(110) 상의 일 방향으로 게이트 배선(120)과, 상기 게이트 배선(120)과 수직 교차하여 화소 영역(P)을 정의하는 데이터 배선(130)을 구성한다. 상기 데이터 배선(130)은 적어도 한번의 굴절부를 갖는다.As shown in the figure, a gate wiring 120 is formed in one direction on the substrate 110 and a data wiring 130 defining a pixel region P perpendicularly intersecting the gate wiring 120 is formed. The data line 130 has at least one refracting portion.

상기 게이트 배선(120)과 평행하게 이격된 상측과 하측에 대응하여 제 1 및 제 2 공통 배선(150a, 150b)을 각각 구성한다. 상기 제 1 및 제 2 공통 배선(150a, 150b)은 도시하지 않은 공통 전압 발생부로부터의 동일한 공통 전압을 인가받는다.The first and second common wirings 150a and 150b are configured to correspond to the upper side and the lower side spaced apart in parallel to the gate wiring 120, respectively. The first and second common wirings 150a and 150b receive the same common voltage from a common voltage generating unit (not shown).

상기 게이트 배선(120)과 데이터 배선(130)의 교차지점에는 박막트랜지스터(T)를 구성한다. 상기 박막트랜지스터(T)는 게이트 배선(120)에서 연장된 게이트 전극(125)과, 상기 게이트 전극(125)과 중첩된 상부에 구성된 반도체층(미도시)과, 상기 반도체층 상에 위치하고 상기 데이터 배선(130)에서 연장된 소스 전극(132) 과, 상기 소스 전극(132)과 이격된 드레인 전극(134)을 포함한다.A thin film transistor T is formed at an intersection of the gate line 120 and the data line 130. The thin film transistor T includes a gate electrode 125 extending from the gate wiring 120, a semiconductor layer (not shown) formed on the upper portion of the gate electrode 125 and overlapping the gate electrode 125, A source electrode 132 extending from the wiring 130 and a drain electrode 134 spaced apart from the source electrode 132.

상기 반도체층은 순수 비정질 실리콘(a-Si:H)으로 이루어진 액티브층(140)과, 불순물을 포함하는 비정질 실리콘(n+ a-Si:H)으로 이루어진 오믹 콘택층(미도시)을 포함한다.The semiconductor layer includes an active layer 140 made of pure amorphous silicon (a-Si: H) and an ohmic contact layer (not shown) made of amorphous silicon (n + a-Si: H) containing impurities.

상기 드레인 전극(134)의 일부를 노출하는 드레인 콘택홀(CH2)을 통해 상기 드레인 전극(134)과 접촉된 화소 전극(170)을 화소 영역(P)에 대응하여 구성한다. 상기 화소 전극(170)은 드레인 전극(134)과 접촉되고 제 1 및 제 2 함몰부(T1, T2)를 포함하는 연장부(170a)와, 상기 연장부(170a)에서 화소 영역(P)으로 수직 분기된 다수의 수직부(170b)를 포함한다.The pixel electrode 170 is formed to correspond to the pixel region P in contact with the drain electrode 134 through a drain contact hole CH2 exposing a part of the drain electrode 134. [ The pixel electrode 170 includes an extension portion 170a contacting the drain electrode 134 and including first and second depressions T1 and T2 and a pixel region P extending from the extension portion 170a. And includes a plurality of vertically branched vertical portions 170b.

또한, 상기 제 1 공통 배선(150a)의 일부를 노출하는 공통 콘택홀(CMH2)을 통해 상기 제 1 공통 배선(150a)과 접촉된 공통 전극(180)을 구성한다. 상기 공통 전극(180)은 제 1 공통 배선(150a)과 접촉되고 제 3, 제 4, 제 5 함몰부(T3, T4, T5)를 포함하는 연장부(180a)와, 상기 연장부(180a)에서 화소 영역(P)으로 수직 분기된 다수의 수직부(180b)를 포함한다.The common electrode 180 is formed in contact with the first common wiring 150a through a common contact hole CMH2 exposing a part of the first common wiring 150a. The common electrode 180 includes an extended portion 180a which is in contact with the first common wiring line 150a and includes third, fourth and fifth depressions T3, T4 and T5, And a plurality of vertical portions 180b vertically branched from the pixel region P to the pixel region P.

상기 화소 전극 연장부(170a)의 제 1 및 제 2 함몰부(T1, T2)와, 상기 공통 전극 연장부(180b)의 제 3, 제 4, 제 5 함몰부(T3, T4, T5)는 화소 전극(170)과 공통 전극(180)을 형성하는 단계에 마스크로 패턴된 빈 공간에 해당된다.The first and second depressions T1 and T2 of the pixel electrode extension 170a and the third, fourth and fifth depressions T3, T4 and T5 of the common electrode extension 180b And corresponds to an empty space patterned by the mask in the step of forming the pixel electrode 170 and the common electrode 180.

이때, 상기 화소 전극 연장부(170a)의 제 1 및 제 2 함몰부(T1, T2)와, 공통 전극 연장부(180b)의 제 3, 제 4, 제 5 함몰부(T3, T4, T5)의 형상을 직사각형으로 설계된 것으로 도시하고 있으나, 이는 일예에 불과하며 직사각형을 포함하는 다각 형으로 설계될 수 있다.At this time, the first and second depressions T1 and T2 of the pixel electrode extension 170a and the third, fourth and fifth depressions T3, T4, and T5 of the common electrode extension 180b, Is designed as a rectangular shape, but this is merely an example, and it can be designed as a polygonal shape including a rectangle.

특히, 본 발명에서는 화소 전극 연장부(170a)와 공통 전극 연장부(180a)에 각각 설계된 제 1 내지 제 5 함몰부(T1, T2, T3, T4, T5)에 의해 화소 전극 수직부(170b)와 공통 전극 수직부(180b)를 제 1 및 제 2 공통 배선(150a, 150b)과 중첩된 상부로 각각 연장 설계하더라도 쇼트 불량이 발생되지 않게 된다.Particularly, in the present invention, the pixel electrode vertical portion 170b is formed by the first through fifth depressions T1, T2, T3, T4, and T5 designed in the pixel electrode extension portion 170a and the common electrode extension portion 180a, And the common electrode vertical portion 180b are extended to the upper portions overlapping the first and second common wirings 150a and 150b, short-circuit failure is not generated.

즉, 상기 제 1 내지 제 5 함몰부(T1, T2, T3, T4, T5, T6)는 화소 전극(170)과 공통 전극(180) 간의 쇼트 불량이 발생되지 않는 설계 범위로 제작하는 것이 바람직하다.That is, the first through fifth depressions T1, T2, T3, T4, T5, and T6 are preferably formed in a design range in which short-circuit failure does not occur between the pixel electrode 170 and the common electrode 180 .

상기 데이터 배선(130)과 평행하게 이격 배치되는 화소 전극 수직부(170b)와 공통 전극 수직부(180b)는 적어도 한 번의 굴절부를 가지며, 화소 영역(P)에서 교대로 반복 배치된다.The pixel electrode vertical part 170b and the common electrode vertical part 180b which are arranged in parallel to the data line 130 have at least one refraction part and are alternately repeatedly arranged in the pixel area P. [

이때, 상기 제 2 공통 배선(150b)을 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 화소 전극 연장부(170a)를 제 2 전극으로 하며, 상기 제 1 및 제 2 전극 간의 중첩된 사이 공간에 개재된 절연막을 유전체층으로 하는 스토리지 커패시터(Cst)가 구성된다.At this time, the second common wiring 150b is used as a first electrode, the pixel electrode extension part 170a overlapping the first electrode is used as a second electrode, and the overlapping interspace between the first and second electrodes A storage capacitor Cst having a dielectric layer interposed therebetween is constituted.

전술한 구성은 제 1 내지 제 5 함몰부(T1, T2, T3, T4, T5)를 통해 화소 전극 수직부(170b)와 공통 전극 수직부(180b) 각각의 끝단을 제 1 및 제 2 공통 배선(150a, 150b)과 중첩된 상부로 연장 설계하더라도 쇼트 불량이 발생되지 않는 장점으로 개구율을 개선할 수 있는 장점이 있다.In the above-described configuration, the ends of each of the pixel electrode vertical portion 170b and the common electrode vertical portion 180b are connected to the first and second common wirings via the first through fifth depressions T1, T2, T3, T4, and T5, It is advantageous that the aperture ratio can be improved due to the advantage that the short failure is not generated even if it is designed to be extended to the upper portion overlapping with the first and second electrodes 150a and 150b.

이에 대해서는 이하 첨부한 도면을 참조하여 상세히 설명하도록 한다.This will be described in detail with reference to the accompanying drawings.

도 5는 스토리지 커패시터에 대응된 부분을 확대한 평면도이고, 도 6은 도 5의 Ⅵ-Ⅵ'선을 따라 절단하여 나타낸 단면도로, 컬러필터 기판과 어레이 기판이 대향 합착된 상태를 나타내고 있다. 이때, 드레인 전극과 드레인 콘택홀은 도시하지 않았으며, 스토리지 커패시터부를 일 예로 설명하도록 한다.FIG. 5 is an enlarged plan view of a portion corresponding to the storage capacitor, and FIG. 6 is a cross-sectional view taken along the line VI-VI 'of FIG. 5, showing a state in which the color filter substrate and the array substrate are bonded to each other. At this time, the drain electrode and the drain contact hole are not shown, and the storage capacitor portion will be described as an example.

도 5와 도 6에 도시한 바와 같이, 표시 영역(AA)과 비표시 영역(NAA)으로 각각 구분된 어레이 기판(110)과 컬러필터 기판(105)이 대향 합착하고 있으며, 상기 어레이 기판(110)과 컬러필터 기판(105)의 이격된 사이 공간에는 액정층(115)이 개재된다. 상기 어레이 기판(110)과 컬러필터 기판(105)과 액정층(115)을 포함하여 액정 패널(190)이라 한다.As shown in FIGS. 5 and 6, the array substrate 110 and the color filter substrate 105, which are divided into the display area AA and the non-display area NAA, ) And the color filter substrate 105, the liquid crystal layer 115 is interposed. The liquid crystal panel 190 includes the array substrate 110, the color filter substrate 105, and the liquid crystal layer 115.

상기 어레이 기판(110)의 투명 기판(102) 상부 면에는 제 2 공통 배선(150b)과, 상기 제 2 공통 배선(150b)을 덮는 게이트 절연막(145) 및 보호막(155)과, 상기 보호막(155) 상의 화소 영역(P)에 대응하여 구성된 화소 전극 연장부 및 수직부(170a, 170b)와 공통 전극 수직부(180b)와, 상기 화소 전극 연장부 및 수직부(170a, 170b)와 공통 전극 수직부(180b)를 덮는 하부 배향막(119)이 차례로 위치한다.A second common wiring 150b and a gate insulating film 145 and a protective film 155 covering the second common wiring 150b are formed on the upper surface of the transparent substrate 102 of the array substrate 110 and the protective film 155 The pixel electrode extension portion and the vertical portions 170a and 170b and the common electrode vertical portion 180b formed corresponding to the pixel region P on the common electrode vertical portion 180a, And the lower alignment film 119 covering the portion 180b are sequentially positioned.

이때, 상기 제 2 공통 배선(150b)은 게이트 배선(도 4의 120)과 동일층 동일 물질로 구성된다.At this time, the second common wiring 150b is formed of the same material as the gate wiring (120 in FIG. 4).

한편, 상기 컬러필터 기판(105)의 투명 기판(101) 하부 면의 비표시 영역(NAA)에 대응 구성된 블랙 매트릭스(112)와, 상기 블랙 매트릭스(112) 상의 컬러필터층(116)과, 상기 컬러필터층(116) 하부의 상부 배향막(118)이 차례로 위치한 다.On the other hand, a black matrix 112 corresponding to a non-display area NAA of the lower surface of the transparent substrate 101 of the color filter substrate 105, a color filter layer 116 on the black matrix 112, And an upper alignment layer 118 under the filter layer 116 are sequentially disposed.

상기 화소 전극 연장부 및 수직부(170a, 170b)와 공통 전극 수직부(180b)는 투과율을 개선하기 위한 목적으로 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 물질로 동일층에 형성하고 있다.The pixel electrode extension portion and the vertical portions 170a and 170b and the common electrode vertical portion 180b are formed of a transparent material containing indium-tin-oxide (ITO) or indium-zinc- oxide (IZO) And is formed on the same layer with a conductive material.

이때, 본 발명에서는 화소 전극 연장부(170a)에 설계된 제 1 및 제 2 함몰부(T1, T2)에 의해 공통 전극 수직부(180b)의 끝단을 제 2 공통 배선(150b)과 중첩된 상부로 연장 설계하는 것을 통해, 화소 영역(P)에 대응된 화소 전극 수직부(170b)와 공통 전극 수직부(180b) 간의 이격 거리를 균일하게 확보할 수 있는 장점이 있다. 즉, 본 발명에서는 종래의 스토리지 커패시터(도 2의 Cst)에 대응된 F와 G 부분이 발생되지 않게 된다.At this time, in the present invention, the ends of the common electrode vertical portion 180b are overlapped with the second common wiring 150b by the first and second depressions T1 and T2 designed in the pixel electrode extension portion 170a The distance between the pixel electrode vertical portion 170b and the common electrode vertical portion 180b corresponding to the pixel region P can be uniformly secured. That is, in the present invention, F and G portions corresponding to the conventional storage capacitor (Cst in FIG. 2) are not generated.

상기 화소 전극 수직부(170b)와 공통 전극 수직부(180b)의 끝단에 대응된 부분까지 균일한 수평 전기장을 확보할 수 있으므로, 화소 영역(P)의 전반에 대응된 화소 전극 수직부(170b)와 공통 전극 수직부(180b)의 이격된 사이 공간에 위치하는 모든 액정(135)을 제어할 수 있게 된다.A uniform horizontal electric field can be secured up to a portion corresponding to the pixel electrode vertical portion 170b and the end portion of the common electrode vertical portion 180b so that the pixel electrode vertical portion 170b corresponding to the first half of the pixel region P, And the liquid crystal 135 located in the space between the common electrode vertical portion 180b and the common electrode vertical portion 180b.

따라서, 본 발명에서는 종래의 스토리지 커패시터(도 2의 Cst)에 대응된 F와 G 부분이 제 2 공통 배선(150b)과 대응된 위치에 설계되므로, F와 G 부분에 대응된 면적 만큼 개구율이 개선되는 효과가 있다.Accordingly, in the present invention, since the F and G portions corresponding to the conventional storage capacitor (Cst in FIG. 2) are designed to correspond to the second common wiring 150b, the aperture ratio is improved by the area corresponding to the F and G portions .

그러나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 정신 및 사상을 벗어나지 않는 한도 내에서 다양하게 변경 및 변형할 수 있다는 것은 자명한 사실일 것이다.However, it should be understood that the present invention is not limited to the above-described embodiment, and various changes and modifications may be made without departing from the spirit and scope of the present invention.

도 1은 종래에 따른 횡전계 방식 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도.1 is a plan view showing a unit pixel of a conventional array substrate for a transverse electric field type liquid crystal display.

도 2는 스토리지 커패시터에 대응된 부분을 확대한 평면도.2 is an enlarged plan view of a portion corresponding to the storage capacitor;

도 3은 도 2의 Ⅲ-Ⅲ'선을 따라 절단하여 나타낸 단면도.3 is a cross-sectional view taken along line III-III 'of FIG.

도 4는 본 발명에 따른 횡전계 방식 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도.4 is a plan view showing a unit pixel of an array substrate for a transverse electric field type liquid crystal display device according to the present invention.

도 5는 스토리지 커패시터에 대응된 부분을 확대한 평면도.5 is an enlarged plan view of a portion corresponding to the storage capacitor;

도 6은 도 5의 Ⅵ-Ⅵ'선을 따라 절단하여 나타낸 단면도.6 is a cross-sectional view taken along the line VI-VI 'of FIG. 5;

* 도면의 주요부분에 대한 부호의 설명*Description of the Related Art [0002]

110 : 기판 135 : 액정110: substrate 135: liquid crystal

150b : 제 2 공통 배선 170 : 화소 전극150b: second common wiring 170: pixel electrode

180b : 화소 전극 수직부 T1, T2 : 제 1 및 제 2 함몰부180b: pixel electrode vertical portion T1, T2: first and second depressed portions

P : 화소 영역 Cst : 스토리지 커패시터P: pixel region Cst: storage capacitor

Claims (7)

기판과;Claims [1] 상기 기판 상의 일 방향으로 구성된 게이트 배선과;A gate wiring formed in one direction on the substrate; 상기 게이트 배선과 평행하게 이격 구성된 제 1 및 제 2 공통 배선과;First and second common wirings arranged in parallel to the gate wirings; 상기 게이트 배선과 수직 교차하여 화소 영역을 정의하는 데이터 배선과;A data line crossing the gate line and defining a pixel region; 상기 게이트 및 데이터 배선의 교차지점에 구성된 박막트랜지스터와;A thin film transistor formed at an intersection of the gate and the data line; 상기 박막트랜지스터와 접촉되고, 상기 제 2 공통 배선과 중첩된 상부에 대응하여 다수의 제 1 함몰부를 포함하는 연장부와, 상기 연장부에서 수직 분기된 다수의 수직부를 포함하는 화소 전극과;A pixel electrode which is in contact with the thin film transistor and includes an extension portion including a plurality of first depressions corresponding to an upper portion overlapped with the second common wiring and a plurality of vertical portions branched vertically in the extension portion; 상기 제 1 공통 배선과 접촉되고, 상기 제 1 공통 배선과 중첩된 상부에 대응하여 다수의 제 2 함몰부를 포함하는 연장부와, 상기 연장부에서 수직 분기된 다수의 수직부를 포함하는 공통 전극을 포함하고, An extension portion which is in contact with the first common wiring and includes a plurality of second depressions corresponding to an upper portion overlapping with the first common wiring, and a common electrode including a plurality of vertical portions branched vertically from the extension portion and, 상기 제 1 및 제 2 공통 배선은 상기 화소 영역을 사이에 두고 서로 마주보도록 형성되되, 상기 화소 영역 상에서 서로 분리된 것을 특징으로 하며, 상기 화소전극의 다수의 수직부 각각의 일 끝단은 상기 다수의 제 2 함몰부 각각에 일대일 대응하여 위치함으로서 상기 제 1 공통배선과 중첩하며, 상기 공통전극의 다수의 수직부 각각의 일 끝단은 상기 다수의 제 1 함몰부 각각에 일대일 대응하여 위치함으로서 상기 제 2 공통배선과 중첩하는 것이 특징이며, 상기 화소 영역 내에서 최외각에는 상기 데이터 배선과 인접하여 상기 화소전극의 수직부가 위치하며 상기 화소전극의 수직부와 상기 공통전극의 수직부는 서로 교대하도록 배치된 것이 특징인 횡전계 방식 액정표시장치용 어레이 기판.Wherein the first and second common wirings are formed to face each other with the pixel region therebetween, and are separated from each other on the pixel region, and one end of each of the plurality of vertical portions of the pixel electrode is connected to the plurality And one end of each of the plurality of vertical portions of the common electrode is located in a one-to-one correspondence with each of the plurality of first depressions, And the vertical portion of the pixel electrode and the vertical portion of the common electrode alternate with each other in the outermost portion of the pixel region, Wherein the liquid crystal display device is a liquid crystal display device. 제 1 항에 있어서,The method according to claim 1, 상기 제 1 및 제 2 함몰부는 상기 화소 전극과 공통 전극을 형성하는 단계에 마스크로 패턴된 빈 공간인 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이 기판.Wherein the first and second depressions are empty spaces patterned by a mask in the step of forming the common electrode with the pixel electrode. 제 2 항에 있어서,3. The method of claim 2, 상기 제 1 및 제 2 함몰부는 직사각형을 포함하는 다각형으로 설계된 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이 기판.Wherein the first and second depressions are designed as a polygon including a rectangle. 제 1 항에 있어서,The method according to claim 1, 상기 화소 전극과 공통 전극은 동일층 동일 물질로 형성된 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이 기판.Wherein the pixel electrode and the common electrode are formed of the same material of the same layer. 제 4 항에 있어서,5. The method of claim 4, 상기 동일 물질은 인듐-틴-옥사이드 또는 인듐-징크-옥사이드를 포함하는 투명한 도전성 금속 물질 그룹 중 선택된 하나인 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이 기판.Wherein the same material is selected from the group of transparent conductive metal materials including indium-tin-oxide or indium-zinc-oxide. 제 1 항에 있어서,The method according to claim 1, 상기 제 1 및 제 2 공통 배선은 공통 전압 발생부로부터 동일한 공통 전압을 인가받는 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이 기판.Wherein the first and second common wirings receive the same common voltage from the common voltage generating unit. 제 1 항에 있어서,The method according to claim 1, 상기 제 2 공통 배선을 제 1 전극으로 하고, 상기 제 2 공통 배선과 중첩된 상부에 위치하는 상기 화소 전극 연장부를 제 2 전극으로 하며, 상기 제 1 및 제 2 전극의 중첩된 사이 공간에 개재된 절연막을 유전체층으로 하는 스토리지 커패시터가 구성된 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이 기판.Wherein the second common wiring is a first electrode and the pixel electrode extending portion which overlaps with the second common wiring is a second electrode, And a storage capacitor having an insulating film as a dielectric layer.
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