KR101420538B1

KR101420538B1 - Gate driver

Info

Publication number: KR101420538B1
Application number: KR1020120155033A
Authority: KR
Inventors: 황종태; 박득희; 차상현; 이창석; 이연중
Original assignee: 삼성전기주식회사
Priority date: 2012-12-27
Filing date: 2012-12-27
Publication date: 2014-07-16
Also published as: KR20140084976A; US20140184276A1; US8975927B2

Abstract

본 발명은 게이트 드라이버에 관한 것이다.
본 발명에 따른 게이트 드라이버는, 전압원에 의해 인가된 전압에 따른 전류를 소싱(sourcing)하는 제1 전력 스위치; 상기 제1 전력 스위치와 직렬 연결되며, 전압원에 의해 인가된 전압에 따른 전류를 씽킹(sinking)하는 제2 전력 스위치; 및외부로부터 전압 펄스를 입력받아 피크 전류를 출력함으로써 상기 제1 전력 스위치의 온/오프 동작을 빠르게 하기 위한 스피드 부스터를 포함한다.
이와 같은 본 발명에 의하면, 복수의 MOSFET와 커패시터로 구성된 스피드 부스터를 부가함으로써, 전류원의 전류를 증대시키지 않고도 게이트 드라이버의 구동 속도를 향상시킬 수 있는 장점이 있다.The present invention relates to a gate driver.
A gate driver according to the present invention includes: a first power switch for sourcing a current according to a voltage applied by a voltage source; A second power switch connected in series with the first power switch and sinking current according to a voltage applied by the voltage source; And a speed booster for receiving a voltage pulse from the outside and outputting a peak current to speed up the on / off operation of the first power switch.
According to the present invention, there is an advantage that the speed of the gate driver can be improved without increasing the current of the current source by adding the speed booster composed of a plurality of MOSFETs and capacitors.

Description

Gate driver {Gate driver}

본 발명은 파워 IC 등에 채용되는 게이트 드라이버에 관한 것으로서, 특히 전류원의 전류를 증대시키지 않고도 게이트 드라이버의 구동 속도를 향상시킬 수 있는 게이트 드라이버에 관한 것이다.
The present invention relates to a gate driver employed in a power IC and the like, and more particularly to a gate driver capable of improving a driving speed of a gate driver without increasing a current of a current source.

도 1은 종래 게이트 드라이버의 구조를 보여주는 도면이다.1 is a view showing the structure of a conventional gate driver.

도 1을 참조하면, 종래 게이트 드라이버는 제1 전력 스위치(110)와 제2 전력 스위치(120), 인버터부(130), 레벨 시프터(140) 및 증폭부(150)를 포함하여 구성된다. 제1 전력 스위치(110)는 전류를 소싱(sourcing)하기 위한 파워 트랜지스터(PMOS)이고, 제2 전력 스위치 (120)는 전류를 씽킹(sinking)하기 위한 파워 트랜지스터(NMOS)이다.Referring to FIG. 1, a conventional gate driver includes a first power switch 110, a second power switch 120, an inverter 130, a level shifter 140, and an amplifier 150. The first power switch 110 is a power transistor (PMOS) for sourcing current and the second power switch 120 is a power transistor (NMOS) for sinking current.

인버터부(130)는 제2 전력 스위치(120)와 제1 전력 스위치(110)를 효율적으로 구동하기 위한 것이다. 이때, 인버터부(130)의 각 인버터들(INV2∼INV9)의 전류 구동능력을 크기 별로 표현하면 다음과 같이 나타낼 수 있다.The inverter unit 130 is for efficiently driving the second power switch 120 and the first power switch 110. At this time, the current driving capability of each of the inverters INV2 to INV9 of the inverter unit 130 can be represented by size as follows.

INV2 < INV3 < NV4 < INV5, INV6 < INV7 < INV8 < INV9INV2 <INV3 <NV4 <INV5, INV6 <INV7 <INV8 <INV9

한편, 제1 전력 스위치(110)와 제2 전력 스위치(120)의 게이트 내압이 전원 전압 VDD3 보다 낮을 경우, 게이트 구동 전압을 제한해야 하므로 제1 전력 스위치 (110)의 게이트 전압의 최대 스윙은 VDD2∼0V 사이, 제2 전력 스위치(120)의 게이트 전압의 최대 스윙은 VDD1∼0V 사이로 제한된다. 따라서, 보조전원 VDD1과 VDD2가 필요하며, 이러한 구성에서는 제1 전력 스위치(110)를 구동하기 위해 트랜지스터 M1과 M2로 구성된 레벨 시프터(level shifter)(140)가 필요하다. On the other hand, when the gate internal voltages of the first power switch 110 and the second power switch 120 are lower than the power supply voltage VDD3, since the gate driving voltage is limited, the maximum swing of the gate voltage of the first power switch 110 is VDD2 The maximum swing of the gate voltage of the second power switch 120 is limited to between VDD1 and 0V. Accordingly, auxiliary power sources VDD1 and VDD2 are required. In this configuration, a level shifter 140 composed of transistors M1 and M2 is required to drive the first power switch 110. [

외부로부터의 입력 전류(IN)가 하이(high)이면, 레벨 시프터(140)의 M1이 온(ON)되고 레벨 시프터(140)에 연결되어 있는 전류원(CS)의 전류가 M1을 통해 흐르게 된다. 이 전류가 증폭기(150)의 트랜지스터 M8에 카피(copy)되는 반면, M2의 전류가 0이므로 M6의 전류는 0이 된다. 따라서, M8과 M6에 의한 출력은 로우 레벨 (low level)이 된다. 입력 전류(IN)가 로우(low)이면, 반대로 M8의 전류가 0이 되므로, M8과 M6에 의한 출력은 하이(high) 레벨이 된다.When the input current IN from the outside is high, M1 of the level shifter 140 is turned on and the current of the current source CS connected to the level shifter 140 flows through M1. This current is copied to the transistor M8 of the amplifier 150, while the current of M2 is 0, so that the current of M6 becomes zero. Therefore, the output of M8 and M6 becomes low level. When the input current IN is low, on the contrary, the current of M8 becomes 0, so that the output of M8 and M6 becomes high level.

제1 전력 스위치(MP)를 빠르게 온/오프(ON/OFF)하려면 레벨 시프터(140)와 증폭기(150)의 동작이 빨라야 한다. 증폭기(150)의 속도는 레벨 시프터(140)에 연결되어 있는 전류원(CS)의 전류량에 비례한다. 따라서 전류원(CS)의 전류를 증대시키면 게이트 드라이버(gate driver)의 속도를 향상시킬 수 있다. 그러나, 이와 같이 전류를 증대시키면 전력 소모가 증가하는 문제가 있다.
The operation of the level shifter 140 and the amplifier 150 must be fast in order to quickly turn on / off the first power switch MP. The speed of the amplifier 150 is proportional to the amount of current of the current source CS connected to the level shifter 140. Therefore, by increasing the current of the current source CS, the speed of the gate driver can be improved. However, there is a problem that power consumption increases when the current is increased as described above.

일본 공개특허공보 특개2007-305284Japanese Unexamined Patent Application Publication No. 2007-305284 미국 공개특허공보 US 2012/0229189US Patent Publication No. US 2012/0229189

본 발명은 상기와 같은 사항을 감안하여 창출된 것으로서, 복수의 MOSFET와 커패시터로 구성된 스피드 부스터를 부가함으로써, 전류원의 전류를 증대시키지 않고도 게이트 드라이버의 구동 속도를 향상시킬 수 있는 게이트 드라이버를 제공함에 그 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances and provides a gate driver capable of improving a driving speed of a gate driver without increasing a current of a current source by adding a speed booster composed of a plurality of MOSFETs and capacitors, There is a purpose.

상기의 목적을 달성하기 위하여 본 발명에 따른 게이트 드라이버는,According to an aspect of the present invention,

전압원에 의해 인가된 전압에 따른 전류를 소싱(sourcing)하는 제1 전력 스위치;A first power switch for sourcing a current according to a voltage applied by the voltage source;

상기 제1 전력 스위치와 직렬 연결되며, 전압원에 의해 인가된 전압에 따른 전류를 씽킹(sinking)하는 제2 전력 스위치; 및A second power switch connected in series with the first power switch and sinking current according to a voltage applied by the voltage source; And

외부로부터 전압 펄스를 입력받아 피크 전류를 출력함으로써 상기 제1 전력 스위치의 온/오프 동작을 빠르게 하기 위한 스피드 부스터를 포함하는 점에 그 특징이 있다.And a speed booster for receiving a voltage pulse from the outside and outputting a peak current to speed up the on / off operation of the first power switch.

여기서, 상기 제1 및 제2 전력 스위치를 구동시키기 위한 신호를 출력하는 인버터부를 더 포함할 수 있다.The power switch may further include an inverter unit for outputting a signal for driving the first and second power switches.

또한, 상기 제1 전력 스위치의 구동을 위해 전압 레벨을 변환하는 레벨 시프터를 더 포함할 수 있다. The apparatus may further include a level shifter for converting a voltage level for driving the first power switch.

이때, 상기 레벨 시프터는 서로 병렬 연결 관계인 제1 및 제2 NMOS를 포함한다.In this case, the level shifters include first and second NMOSs connected in parallel with each other.

또한, 상기 제1 전력스위치의 빠른 온/오프 동작을 위해 제1 전력스위치 측으로 흐르는 전류를 증폭하는 증폭부를 더 포함할 수 있다.The apparatus may further include an amplifier for amplifying a current flowing to the first power switch for quick on / off operation of the first power switch.

삭제delete

이때, 또한 상기 스피드 부스터는 제1 내지 제4 NMOS와 커패시터를 포함하여 구성되며, 상기 제1 및 제3 NMOS의 게이트는 상기 레벨 시프터의 입력단과 연결되고, 상기 제2 및 제4 NMOS의 게이트는 상기 레벨 시프터의 출력단과 연결되며, 상기 제1 NMOS의 소스와 제4 NMOS의 드레인이 서로 연결되고, 상기 제2 NMOS의 소스와 제3 NMOS의 드레인이 서로 연결되며, 상기 제1 및 제2 NMOS의 드레인은 상기 레벨 시프터의 제1 및 제2 NMOS의 드레인과 각각 연결되고, 상기 제3 및 제4 NMOS의 소스는 각각 접지와 연결되며, 상기 제1 NMOS의 소스와 제4 NMOS의 드레인이 서로 연결되는 제1 공통 노드(N1)와 상기 제2 NMOS의 소스와 제3 NMOS의 드레인이 서로 연결되는 제2 공통 노드(N2) 사이에 상기 커패시터가 설치되는 구조로 구성된다.
In this case, the speed booster includes first to fourth NMOSs and a capacitor, the gates of the first and third NMOSs are connected to the input terminal of the level shifter, and the gates of the second and fourth NMOSs are connected to The source of the first NMOS and the drain of the fourth NMOS are connected to each other, the source of the second NMOS and the drain of the third NMOS are connected to each other, the first and second NMOSs are connected to the output terminal of the level shifter, The sources of the third and fourth NMOSs are respectively connected to the ground, and the source of the first NMOS and the drain of the fourth NMOS are connected to the drain of the first and second NMOSs of the level shifter, The capacitor is provided between a first common node N1 connected to the second NMOS and a second common node N2 connected between the source of the second NMOS and the drain of the third NMOS.

이와 같은 본 발명에 의하면, 복수의 MOSFET와 커패시터로 구성된 스피드 부스터를 부가함으로써, 전류원의 전류를 증대시키지 않고도 게이트 드라이버의 구동 속도를 향상시킬 수 있는 장점이 있다.
According to the present invention, there is an advantage that the speed of the gate driver can be improved without increasing the current of the current source by adding the speed booster composed of a plurality of MOSFETs and capacitors.

도 1은 종래 게이트 드라이버의 구조를 보여주는 도면.
도 2는 본 발명의 실시 예에 따른 게이트 드라이버의 구조를 보여주는 도면.
도 3a 및 도 3b는 본 발명에 따른 게이트 드라이버에 있어서, 입력 전류의 변동에 따른 스피드 부스터의 동작을 설명하는 도면.
도 4는 본 발명에 따른 게이트 드라이버에 있어서, 입력 전류의 변동에 따른 스피드 부스터의 제1 NMOS와 제2 NMOS의 전류를 각각 보여주는 도면.
도 5는 상기 커패시터에 1nF 부하를 연결하고 수행한 시뮬레이션 결과를 보여주는 도면.1 shows the structure of a conventional gate driver;
2 illustrates a structure of a gate driver according to an embodiment of the present invention.
FIGS. 3A and 3B are diagrams for explaining the operation of the speed booster according to the variation of the input current in the gate driver according to the present invention; FIG.
4 is a view showing currents of a first NMOS and a second NMOS of a speed booster according to a variation of an input current in a gate driver according to the present invention.
FIG. 5 is a diagram showing a simulation result obtained by connecting a 1 nF load to the capacitor. FIG.

본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정되어 해석되지 말아야 하며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 한다.The terms and words used in the present specification and claims should not be construed as limited to ordinary or dictionary terms and the inventor can properly define the concept of the term to describe its invention in the best way Should be construed in accordance with the principles and meanings and concepts consistent with the technical idea of the present invention.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈", "장치" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.Throughout the specification, when an element is referred to as "comprising ", it means that it can include other elements as well, without excluding other elements unless specifically stated otherwise. Also, the terms " part, "" module, "and" device " Lt; / RTI >

이하 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시 예에 따른 게이트 드라이버의 구조를 보여주는 도면이다.2 is a view showing a structure of a gate driver according to an embodiment of the present invention.

도 2를 참조하면, 본 발명에 따른 게이트 드라이버는, 제1 전력 스위치 (210), 제2 전력 스위치(220), 스피드 부스터(260)를 포함하여 구성된다.Referring to FIG. 2, the gate driver according to the present invention includes a first power switch 210, a second power switch 220, and a speed booster 260.

상기 제1 전력 스위치(210)는 전압원에 의해 인가된 전압에 따른 전류를 소싱(sourcing)하는 역할을 한다. 이와 같은 제1 전력 스위치(210)는 PMOS로 구성될 수 있다.The first power switch 210 sources a current according to the voltage applied by the voltage source. The first power switch 210 may be a PMOS.

상기 제2 전력 스위치(220)는 상기 제1 전력 스위치(210)와 직렬 연결되며, 전압원에 의해 인가된 전압에 따른 전류를 씽킹(sinking)하는 역할을 한다. 이와 같은 제2 전력 스위치(220)는 NMOS로 구성될 수 있다.The second power switch 220 is connected in series to the first power switch 210 and sinks current according to the voltage applied by the voltage source. The second power switch 220 may be an NMOS.

상기 스피드 부스터(260)는 외부로부터 전압 펄스를 입력받아 피크 전류를 출력함으로써 상기 제1 전력 스위치(210)의 온/오프 동작을 빠르게 하기 위한 것이다.The speed booster 260 receives a voltage pulse from the outside and outputs a peak current to speed up the on / off operation of the first power switch 210.

여기서, 바람직하게는 상기 제1 및 제2 전력 스위치(210,220)를 구동시키기 위한 신호를 출력하는 인버터부(230)를 더 포함할 수 있다.The power switch 210 may further include an inverter 230 for outputting a signal for driving the first and second power switches 210 and 220.

또한, 바람직하게는 상기 제1 전력 스위치(210)의 구동을 위해 전압 레벨을 변환하는 레벨 시프터(240)를 더 포함할 수 있다. 이때, 이와 같은 레벨 시프터 (240)는 서로 병렬 연결 관계인 제1 및 제2 NMOS(M1,M2)를 포함하여 구성될 수 있다.Further, it may further include a level shifter 240 for converting a voltage level for driving the first power switch 210. In this case, the level shifter 240 may include first and second NMOSs M1 and M2 which are connected in parallel with each other.

또한, 바람직하게는 상기 제1 전력스위치(210)의 빠른 온/오프 동작을 위해 제1 전력스위치(210) 측으로 흐르는 전류를 증폭하는 증폭부(250)를 더 포함할 수 있다.The first power switch 210 may further include an amplifier 250 for amplifying a current flowing to the first power switch 210 for quick on / off operation of the first power switch 210.

삭제delete

이때, 또한 상기 스피드 부스터(260)는 제1 내지 제4 NMOS(MS1∼MS4)와 커패시터(C)를 포함하여 구성되며, 상기 제1 및 제3 NMOS(MS1,MS3)의 게이트는 상기 레벨 시프터(240)의 입력단과 연결되고, 상기 제2 및 제4 NMOS(MS2,MS4)의 게이트는 상기 레벨 시프터(240)의 출력단과 연결되며, 상기 제1 NMOS(MS1)의 소스와 제4 NMOS (MS4)의 드레인이 서로 연결되고, 상기 제2 NMOS(MS2)의 소스와 제3 NMOS(MS3)의 드레인이 서로 연결되며, 상기 제1 및 제2 NMOS(MS1,MS2)의 드레인은 상기 레벨 시프터(240)의 제1 및 제2 NMOS(M1,M2)의 드레인과 각각 연결되고, 상기 제3 및 제4 NMOS(MS3,MS4)의 소스는 각각 접지와 연결되며, 상기 제1 NMOS(MS1)의 소스와 제4 NMOS(MS4)의 드레인이 서로 연결되는 제1 공통 노드(N1)와 상기 제2 NMOS(MS2)의 소스와 제3 NMOS(MS3)의 드레인이 서로 연결되는 제2 공통 노드(N2) 사이에 상기 커패시터(C)가 설치되는 구조로 구성된다. The speed booster 260 includes first to fourth NMOSs MS1 to MS4 and a capacitor C and the gates of the first and third NMOSs MS1 and MS3 are connected to the level shifter 260. [ And the gates of the second and fourth NMOSs MS2 and MS4 are connected to the output terminal of the level shifter 240. A source of the first NMOS MS1 and a gate of the fourth NMOS The source of the second NMOS MS2 and the drain of the third NMOS MS3 are connected to each other and the drains of the first and second NMOSs MS1 and MS2 are connected to the drain of the level shifter, And the sources of the third and fourth NMOSs MS3 and MS4 are respectively connected to the ground and the first NMOS transistor MS1 is connected to the drains of the first and second NMOS transistors M1 and M2, And the drain of the fourth NMOS MS4 are connected to each other and the drain of the third NMOS MS2 and the source of the second NMOS MS2 are connected to each other. N2, Consists of a structure (C) is installed.

이상과 같은 구성을 갖는 본 발명의 게이트 드라이버에 있어서, 도 3a에 도시된 바와 같이, 외부로부터의 입력 전류(IN)가 하이(high)이면, 제1 및 제3 NMOS (MS1,MS3)가 온(ON)되므로 화살표로 표시된 것처럼 커패시터(C)에 충전 전류가 흐른다. 또한, 도 3b에 도시된 바와 같이, 외부로부터의 입력 전류(IN)가 로우(low)이면, 제2 및 제4 NMOS(MS2,MS4)가 온(ON)되므로 화살표로 표시된 것처럼 커패시터(C)에 충전 전류가 흐른다. 3A, when the input current IN from the outside is high, the first and third NMOSs MS1 and MS3 are turned on, as shown in FIG. 3A, (ON), so that a charge current flows in the capacitor C as indicated by an arrow. 3B, when the input current IN from the outside is low, the second and fourth NMOSs MS2 and MS4 are turned on, so that the capacitor C is turned on, The charging current flows.

이때, 커패시터(C)에 충전되는 충전 전류는 다음과 같이 표현될 수 있다.At this time, the charge current charged in the capacitor C can be expressed as follows.

I= C*dV/dtI = C * dV / dt

여기서, dV/dt는 커패시터 양단의 전압변동률이다. 이 경우 입력 전류(IN)의 변동률과 거의 같아진다.Where dV / dt is the rate of voltage variation across the capacitor. In this case, the variation rate of the input current IN becomes almost the same.

입력 전류(IN)는 구형파이고, 변동률이 매우 크므로, 용량이 작은 커패시터를 사용한다고 하더라도 상당히 큰 피크 전류를 얻을 수 있다. Since the input current IN is a square wave and the fluctuation rate is very large, a considerably large peak current can be obtained even if a capacitor having a small capacity is used.

이상과 같은 입력 전류(IN)의 변동에 따른 제1 NMOS(MS1)와 제2 NMOS(MS2)의 전류는 도 4에 도시된 바와 같다.The currents of the first NMOS MS1 and the second NMOS MS2 according to the variation of the input current IN are as shown in FIG.

제1 NMOS(MS1)와 제2 NMOS(MS2)의 드레이인이 상기 레벨 시프터(240)의 제1 및 제2 NMOS(M1,M2)의 드레인과 각각 연결되어 있으므로, 입력 전류(IN)가 변동되는 시점에 많은 전류를 공급할 수 있게 된다.Since the drains of the first NMOS MS1 and the second NMOS MS2 are connected to the drains of the first and second NMOSs Ml and M2 of the level shifter 240, A large amount of current can be supplied.

따라서, 레벨 시프터(240)의 제1 및 제2 NMOS(M1,M2)의 소스에 연결되어 있는 전류원(CS)의 전류를 증대시키지 않고도 제1 전력 스위치(210)를 고속으로 구동시킬 수 있게 된다.Therefore, the first power switch 210 can be driven at a high speed without increasing the current of the current source CS connected to the sources of the first and second NMOSs M1 and M2 of the level shifter 240 .

한편, 도 5는 상기 커패시터에 1nF 부하를 연결하고 수행한 시뮬레이션 결과를 보여주는 도면이다.Meanwhile, FIG. 5 is a diagram showing a result of a simulation in which a 1 nF load is connected to the capacitor.

도 5에 도시된 바와 같이, 본 발명의 스피드 부스터를 적용한 경우(A)에는 전파 지연이 41ns인 것에 반해, 스피드 부스터를 적용하지 않은 일반 회로인 경우(B)에는 전파 지연이 284ns이다. 이를 통해 본 발명의 게이트 드라이버를 채용할 경우 현저한 성능 향상을 기대할 수 있다.As shown in Fig. 5, the propagation delay is 41 ns when the speed booster of the present invention is applied, whereas the propagation delay is 284 ns when the speed booster is not applied to the general circuit (B). Thus, when the gate driver of the present invention is employed, remarkable performance improvement can be expected.

이상의 설명에서와 같이, 본 발명에 따른 게이트 드라이버는 복수의 MOSFET와 커패시터로 구성된 스피드 부스터를 부가함으로써, 전류원의 전류를 증대시키지 않고도 게이트 드라이버의 구동 속도를 현저하게 향상시킬 수 있는 장점이 있다.As described above, the gate driver according to the present invention has an advantage that the driving speed of the gate driver can be remarkably improved without increasing the current of the current source by adding a speed booster composed of a plurality of MOSFETs and capacitors.

이상, 바람직한 실시 예를 통하여 본 발명에 관하여 상세히 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양하게 변경, 응용될 수 있음은 당해 기술분야의 통상의 기술자에게 자명하다. 따라서, 본 발명의 진정한 보호 범위는 다음의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but many variations and modifications may be made without departing from the spirit and scope of the invention. Be clear to the technician. Accordingly, the true scope of protection of the present invention should be construed according to the following claims, and all technical ideas within the scope of the same should be construed as being included in the scope of the present invention.

110,210...제1 전력 스위치 120,220...제2 전력 스위치
130,230...인버터부 140,240...레벨 시프터
150,250...증폭부 260...스피드 부스터110, 210 ... first power switch 120, 220 ... second power switch
130, 230 ... Inverter section 140, 240 ... Level shifter
150, 250 ... amplification unit 260 ... speed booster

Claims

A first power switch for sourcing a current according to a voltage applied by the voltage source;
A second power switch connected in series with the first power switch and sinking current according to a voltage applied by the voltage source;
A level shifter for converting a voltage level for driving the first power switch; And
And a speed booster for receiving a voltage pulse from the outside and outputting a peak current to speed up the on / off operation of the first power switch,
Wherein the speed booster comprises first to fourth NMOSs and a capacitor, the gates of the first and third NMOSs are connected to the input terminal of the level shifter, and the gates of the second and fourth NMOSs are connected to the level shifter The source of the first NMOS and the drain of the fourth NMOS are connected to each other, the source of the second NMOS and the drain of the third NMOS are connected to each other, and the drains of the first and second NMOSs are connected to the output terminal of the second NMOS, The source of the third NMOS and the drain of the fourth NMOS are connected to the ground, and the source of the first NMOS and the drain of the fourth NMOS are connected to each other, And the capacitor is provided between the first common node (N1) and the second common node (N2), the source of the second NMOS and the drain of the third NMOS being connected to each other.

The method according to claim 1,
And an inverter section for outputting a signal for driving the first and second power switches.

delete

The method according to claim 1,
Wherein the level shifter includes first and second NMOSs in parallel connection relationship with each other.

The method according to claim 1,
Further comprising an amplifier for amplifying a current flowing to the first power switch side for quick on / off operation of the first power switch.

delete